WO2012070369A1 - 軟判定値生成回路 - Google Patents

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decision value
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西本　浩
栗田　明
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三菱電機株式会社
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    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
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    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/067—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing soft decisions, i.e. decisions together with an estimate of reliability
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    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
    • H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
    • H04L27/2273—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals associated with quadrature demodulation, e.g. Costas loop

Definitions

  • the present invention relates to a soft decision value generation circuit included in a receiving device or the like in a digital communication system.
  • error correction that corrects data errors that occur in transmission lines is often used. This error correction is realized by error correction coding on the transmission side and error correction decoding on the reception side.
  • turbo codes and LDPC codes are known as codes having strong error correction capability. These codes can achieve a high error correction effect by performing turbo decoding and LDPC decoding on the receiving side.
  • Soft decision value Information input to these decoders is generally called “soft decision value”. Since the digital data has bit information of “0” or “1”, the information input to the decoder is determined by binary values of 0 or 1 (this is called “hard decision value”) and There is a method in which a soft decision value expressed as a probability, likelihood, or logarithmic likelihood of becoming 0 or 1 instead of binary is input to a decoder. In particular, the latter method is called soft decision decoding, has high affinity with turbo decoding and LDPC decoding, and exhibits a higher error correction effect than the former method (this is called hard decision decoding).
  • a circuit that generates a soft decision value to be supplied to the decoder is called a soft decision value generation circuit.
  • a soft decision value generation circuit a soft decision value is generated from a received signal (hereinafter, the signal is referred to as a symbol) in accordance with the digital modulation method used.
  • digital modulation schemes such as phase shift keying (Phase Shift Keying: PSK) and quadrature amplitude modulation (QAM) having good transmission characteristics are generally used.
  • PSK Phase Shift Keying
  • QAM quadrature amplitude modulation
  • Patent Document 1 in a differentially encoded modulation scheme such as DEBPSK and DEQPSK, a minimum value of an error from a pattern (modulation symbol candidate point) in which a transmission bit is 1 with respect to a received symbol, and a transmission bit is 0
  • An invention is disclosed in which a minimum value of an error from each modulation symbol candidate point to be obtained is obtained, and the difference is used as reliability information, that is, a soft decision value.
  • Hidehiro Matsuoka Seiichi Sampei, Norihiko Morinaga, and Yukiyoshi Kamio, "Adaptive Modulation System with Punctured Convolutional Code for High Quality Personal Communication Systems” IEICE Trans. Commun., Vol.E33-334,. March 1996.
  • Patent Document 1 corresponds to a general soft decision value calculation principle.
  • a soft decision value is generated in DEQPSK, according to the present invention, there are eight modulation symbol candidate points where the transmission bit is 1, and it is necessary to find an error from the received symbol for each and search for the minimum value. . Since there are eight candidate points where the transmission bit is 0, error calculation and minimum value search are also necessary for this. Also, since the error between the received symbol and the candidate point is calculated by the square of the Euclidean distance, a hardware or a square circuit is required in hardware.
  • the present invention when the present invention is realized by a digital circuit, the amount of calculation is large, and in implementation in a digital LSI (Large Scale Integration) or FPGA (Field-Programmable Gate Array), a circuit to which the present invention is applied is particularly provided.
  • a digital LSI Large Scale Integration
  • FPGA Field-Programmable Gate Array
  • the present invention has been made to solve the above-described problems, and in a differential encoding modulation method, a soft decision value capable of reducing the amount of calculation and the hardware scale for generating a soft decision value.
  • An object is to obtain a generation circuit.
  • a soft decision value generation circuit includes a phase rotation means for rotating the phase of a received symbol after synchronous detection, and an absolute value of a soft decision value for a soft decision value candidate previously limited from the phase-rotated received symbol. Adding means for calculating; minimum value selecting means for selecting a minimum value from the absolute value of the soft decision value; and code reflecting means for reflecting code information to the minimum value based on the phase of the received symbol after phase rotation. Is.
  • soft decision values can be calculated for a predetermined soft decision value candidate by simple operations such as positive / negative inversion processing and addition / subtraction processing. It is possible to reduce the power consumption, which is excellent.
  • r 1 is a diagram showing a soft decision value calculation example after candidate reduction when located in the first quadrant.
  • R 1 ' is a diagram showing a soft decision value after candidate reduction for the quadrant located in the soft decision value generating circuit according to the first embodiment of the present invention. It is a figure which shows the process of the phase rotation part of the soft decision value generation circuit which concerns on Embodiment 1 of this invention. It is a figure which shows the process of the addition part of the soft decision value generation circuit which concerns on Embodiment 1 of this invention. It is a figure which shows the process of the code
  • the DEQPSK modulation used here is a DEQPSK modulation that is not shifted by ⁇ / 4.
  • the specific modulation points that can be taken are the same four points as QPSK, as will be described later.
  • LLR Log Likelihood Ratio
  • the transmission information (transmission bit) sequence is b ⁇ (0, 1)
  • the reception signal is r (complex number).
  • r) that the transmission information sequence is b is expressed by the following equation (1) from Bayes' theorem.
  • the probability density of the received signal r when q i is transmitted is given by the following equation (3).
  • the modulation symbols q i shall M bits are mapped, and representing each bit b 0, b 1, ⁇ , and b M-1.
  • b k 0 (0 ⁇ k ⁇ M-1)
  • Formula (4) which is a calculation formula for L (b k
  • the LLR is approximated by using only the maximum terms for these exponent sums. This approximation method is called logarithmic sum maximum approximation.
  • the transmission signal s (n) is given by the following equations (6) and (7), where n is a sequence number, DEQPSK transmission symbol is s (n) (complex number), and transmission information bits are b n .
  • a represents the absolute value of the transmission amplitude of I-ch (Inphase Channel) and Q-ch (Quadrature-phase Channel).
  • the transmission symbol has the same constellation as normal QPSK.
  • Expression (2) is the definition of LLR when the received 1 symbol is associated with the transmission information. However, in the differentially encoded symbol, the transmission information is included in the state transition between two consecutive symbols.
  • Expression (14) is expanded as the following Expression (15).
  • equation (16) is expressed by the following equation (17).
  • the approximate LLR given by equation (17) is the conventional method.
  • FIG. 10 is a block diagram showing a configuration of a soft decision value generation circuit for realizing the conventional method.
  • the same reference numerals indicate the same or corresponding parts.
  • a conventional soft decision value generation circuit 30a includes a maximum likelihood bit likelihood calculation unit 31a, a square error minimum value selection unit 32a, a log likelihood ratio calculation unit 33a, a code reflection unit 34a, a soft decision.
  • a value correction unit 35a is provided.
  • the conventional soft decision value generation circuit 30b includes a maximum likelihood bit likelihood calculation unit 31b, a square error minimum value selection unit 32b, a log likelihood ratio calculation unit 33b, A code reflecting unit 34b and a soft decision value correcting unit 35b are provided. Note that the delay unit 1 is provided before the soft decision value generation circuits 30a and 30b.
  • Soft decision value generating circuit 30a generates the soft decision value for b 0, a soft decision value generating circuit 30b generates the soft decision value for b 1.
  • a soft decision value generation circuit 30a that generates a soft decision value for b 0 will be described below.
  • the input received symbols are first branched, and one is input as r 1 to the delay unit 1 and the other is directly input to the soft decision value generation circuit 30a.
  • the delay unit 1 delays an input received symbol by one symbol.
  • the output of the delay unit 1 is input to the soft decision value generating circuit 30a as r 0.
  • the maximum likelihood bit likelihood calculating unit 31a uses the received symbol r 0 input from the delay unit 1 and the received symbol r 1 input from the input side (previous stage) of the delay unit 1 to each maximum likelihood point q m0 , q m1 is obtained, and the maximum likelihood bit of b 0 is determined.
  • the determined maximum likelihood bit is output to the square error minimum value selection unit 32a and the code reflection unit 34a. Also, the likelihood for the maximum likelihood bit is calculated.
  • the likelihood for the maximum likelihood bit is obtained from terms corresponding to q m0 and q m1 in equation (17), that is, the following equation (18).
  • the obtained likelihood is output to the log likelihood ratio calculation unit 33a.
  • Square error minimum value selecting unit 32a determines the inverted bit of the maximum likelihood bit b 0 which is input from the maximum likelihood bit likelihood calculating section 31a.
  • the likelihood of the inverted bit term in equation (17) is obtained. That is, the following equation (19) is calculated for all eight combinations of candidates.
  • q r0 and q r1 indicate inversion bit candidate points corresponding to r 0 and r 1 , respectively.
  • the calculation of Expression (19) is performed for all eight patterns, the minimum value ⁇ rm (b 0
  • the log likelihood ratio calculation unit 33a receives ⁇ m (b 0
  • the absolute value of the approximate LLR is calculated by the following equation (20).
  • the soft decision value correction unit 35a multiplies the value input from the code reflection unit 34a by 1 / (2 ⁇ 2 ). That is, the process in the soft decision value correction unit 35a can be expressed by the following equation (22).
  • the conventional approximate LLR for the bit b 0 is converted into the maximum likelihood bit likelihood calculating unit 31a, the square error minimum value selecting unit 32a, the log likelihood ratio calculating unit 33a, the code reflecting unit 34a, and the soft decision value correction. It has been described that the calculation can be performed by the soft decision value generation circuit 30a including the unit 35a. Also in the soft decision value generation circuit 30b, the approximate LLR for the bit b 1 can be calculated by performing the processing in the same procedure. However, since the square error minimum value selection units 32a and 32b need to perform the square error calculation of the equation (19) for all eight inverted bit combination candidates and search for the minimum value, the conventional method has a large amount of calculation. There were many problems.
  • a circuit is configured so as to reduce the amount of calculation processing based on the above-described conventional LLR calculation method.
  • FIG. 1 is a block diagram showing a configuration of a soft decision value generation circuit according to Embodiment 1 of the present invention.
  • a soft decision value generation circuit 20 includes a phase rotation unit (phase rotation unit) 2, a bit processing unit 10a, and a bit processing unit 10b.
  • the delay unit (delay means) 1 will be described later.
  • the bit processing unit 10a includes an addition unit (addition unit) 3a, a minimum value selection unit (minimum value selection unit) 4a, a code reflection unit (code reflection unit) 5a, and a soft decision value correction unit (soft decision value correction unit). ) 6a.
  • the bit processing unit 10b includes an adding unit (adding unit) 3b, a minimum value selecting unit (minimum value selecting unit) 4b, a code reflecting unit (sign reflecting unit) 5b, and a soft decision value correcting unit (soft decision value). Correction means) 6b.
  • Bit processing unit 10a is a processing unit for b
  • bit processing unit 10b is a processing unit for b 1.
  • the configurations of the bit processing unit 10a and the bit processing unit 10b are the same.
  • the approximate LLR can be expressed by the following equation (26).
  • r 0 , r 1 ) of bit b 0 when r 1 ′ is located in the first quadrant (FIG. 2) will be developed.
  • the specific candidate values can be limited to three.
  • the coefficient 2a / ⁇ 2 is common to the three candidate values, it may be multiplied after the minimum value is selected.
  • r 0, r 1) further r 1' and the second, third, respectively located in the fourth quadrant ⁇ (b 0
  • These correspondence tables are shown in FIG.
  • r 0 , r 1 ) are each divided into four types by dividing into cases in the quadrant where r 1 ′ is located. It can be seen that it can be limited to.
  • r 0 , r 1 ) can be calculated. It can also be seen that the calculation can be performed by simple processing such as positive / negative inversion processing and addition / subtraction processing. In addition, description of the coefficient 2a / ⁇ 2 is omitted from the values shown in FIG.
  • Phase rotating unit 2 includes a received symbol r 0 which is input from the delay unit 1, on the received symbols r 1 inputted from the input side of the delay unit 1 is subjected to phase rotation.
  • a rotation in units of 90 degrees is applied to each symbol so that x 0 ⁇ 0 and y 1 ⁇ 0.
  • the rotation process in units of 90 degrees can be realized by sign inversion and switching of I-ch (real part) / Q-ch (imaginary part).
  • the adder 3a obtains three values of soft decision value candidates by addition based on r 0 ′ and r 1 ′ respectively input from the phase rotator 2.
  • FIG. 8 shows a summary of the processing of the adding unit 3a. In the figure, the processing of both the bits b 0 and b 1 , that is, the processing of both the adders 3a and 3b is described. Note that all three values to be obtained are non-negative. The obtained three values are output to the minimum value selection unit 4a.
  • the minimum value selection unit 4a obtains the minimum value among the three values input from the addition unit 3a. The obtained minimum value is output to the code reflecting unit 5a.
  • the code reflecting unit 5a reflects the code on the value input from the minimum value selecting unit 4a based on r 1 ′ input from the phase rotating unit 2.
  • FIG. 9 shows a summary of the processing of the code reflecting unit 5a. In the figure, the processing of both the bits b 0 and b 1 , that is, the processing of both the code reflecting units 5a and 5b is described. As can be seen from the figure, the sign is reflected according to the phase of r 1 ′. The value reflecting the sign is output to the soft decision value correction unit 6a.
  • Soft decision value correction unit 6a the value input from the code reflecting portions 5a, multiplies the coefficient 2a / ⁇ 2.
  • the coefficient 2a / ⁇ 2 is a fixed value, and this multiplication is a fixed value multiplication.
  • the fixed value multiplication includes a technique realized without using a multiplier, such as a technique realized by a bit shift and an adder, and a technique of table lookup using a reference table. Therefore, the soft decision value correction units 6a and 6b are used. Multiplication of has little effect on the increase in processing amount and circuit scale. The same applies to the soft decision value correction units 35a and 35b in the conventional method. In this way, a value obtained by multiplying the coefficient 2a / ⁇ 2 is set as an approximate LLR, and is output as a calculation result of the soft decision value generation circuit 20.
  • the approximate LLR for the bit b 0 in the present embodiment can be easily generated by the phase rotation unit 2 and the bit processing unit 10a.
  • the approximate LLR for the bit b 1 can be similarly easily generated by the phase rotation unit 2 and the bit processing unit 10b. Since the processing for bit b 1 is included in the above description, the details are omitted.
  • the soft decision value generation circuit 20 of the present embodiment does not include the delay unit 1 for delaying received symbols by one symbol.
  • the present invention is not limited to this, and the delay unit 1 may be included in the soft decision value generation circuit 20.
  • the soft decision value generation circuit 20 of the present embodiment includes soft decision value correction units 6a and 6b that multiply the coefficient 2a / ⁇ 2 .
  • soft decision value correction units 6a and 6b that multiply the coefficient 2a / ⁇ 2 .
  • the soft decision value generation circuit 20 does not have to include the soft decision value correction units 6a and 6b.
  • the target communication system may be wired communication or wireless communication.
  • multicarrier communication may be sufficient and single carrier communication may be sufficient.
  • the method of the present invention can also be implemented in DEBPSK modulation.
  • the soft decision value candidate reduction effect is not obtained as compared with the conventional method, but the square error calculation required in the conventional method is unnecessary, and as described in the present embodiment, the positive / negative inversion processing and The soft decision value can be easily generated by the addition / subtraction process and the comparison process.
  • soft decision value candidates can be reduced more easily than in the conventional case in DEQPSK modulation, and the soft decision value can be easily calculated by positive / negative inversion processing, addition / subtraction processing, and comparison processing.
  • the soft decision value generation circuit 20 is useful for a receiving device and a signal processing device that perform soft decision decoding.
  • 1 delay unit 1 delay unit, 2 phase rotation unit, 3a, 3b addition unit, 4a, 4b minimum value selection unit, 5a, 5b code reflection unit, 6a, 6b soft decision value correction unit, 10a bit processing unit, 10b bit processing unit, 20 Soft decision value generation circuit.

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Abstract

　軟判定値生成のための演算量、ハードウェア規模を削減できる軟判定値生成回路を得る。　同期検波後の受信シンボルの位相を回転させる位相回転部２と、位相回転された受信シンボルから予め限定された軟判定値候補に対する軟判定値の絶対値を算出する加算部３ａ、３ｂと、軟判定値の絶対値から最小値を選択する最小値選択部４ａ、４ｂと、位相回転後の受信シンボルの位相に基づき最小値に符号情報を反映させる符号反映部５ａ、５ｂと、符号反映部５ａ、５ｂの出力に対して雑音分散値及び変調シンボルの振幅値に応じた係数を乗算する軟判定値補正部６ａ、６ｂとを設けた。

Description

軟判定値生成回路
　この発明は、ディジタル通信システムにおける受信装置等に含まれる軟判定値生成回路に関するものである。
　ディジタル通信では、通常、伝送路において生じたデータの誤りを訂正する誤り訂正が用いられることが多い。この誤り訂正は、送信側の誤り訂正符号化と、受信側の誤り訂正復号により実現される。
　誤り訂正符号化には幾つか種類があるが、近年、強力な誤り訂正能力を有する符号として、ターボ符号や、ＬＤＰＣ符号が知られている。これらの符号は、受信側でそれぞれターボ復号、及び、ＬＤＰＣ復号を行うことで、高い誤り訂正効果が得られる。
　これらの復号器に入力する情報は、一般に、「軟判定値」と呼ばれるものである。ディジタルデータは、「０」か「１」のビット情報を持つため、復号器に入力する情報を０か１の２値で判定したもの（これを「硬判定値」と呼ぶ）とする方法と、２値ではなく０または１となる確率、尤度、あるいは対数尤度として表した軟判定値を復号器に入力する方法とがある。特に、後者の方法は、軟判定復号と呼ばれ、ターボ復号やＬＤＰＣ復号との親和性が高く、前者の方法（これを硬判定復号と呼ぶ）に比べ、高い誤り訂正効果を発揮する。
　復号器に供給する軟判定値を生成する回路を、軟判定値生成回路と呼ぶ。この軟判定値生成回路では、使用されるディジタル変調方式に応じて、受信信号（以降、信号をシンボルと呼ぶ）から軟判定値を生成する。同期検波を前提としたディジタル通信では、一般に、伝送特性の良い位相シフトキーイング（Phase Shift Keying：ＰＳＫ）や直交振幅変調（Quadrature Amplitude Modulation：ＱＡＭ）などのディジタル変調方式が用いられる。ＰＳＫやＱＡＭでの軟判定値の生成法は、例えば、非特許文献１において開示されている。
　一方、２値ＰＳＫ（Binary PSK：ＢＰＳＫ）や４値ＰＳＫ（Quadrature PSK：ＱＰＳＫ）では、変調シンボルを差動符号化した差動符号化（Differentially Encoded：ＤＥ）ＢＰＳＫやＤＥＱＰＳＫなどの変調方式がある。これらは、受信機において遅延検波を実施することで復調（軟判定値の生成）が可能であり、一般には同期検波を不要とするものである。ただし、受信機において同期検波を実施することで、遅延検波を実施するよりも高い受信性能を発揮できる（例えば、非特許文献２において受信性能が報告されている）。
　特許文献１では、ＤＥＢＰＳＫやＤＥＱＰＳＫなどの差動符号化された変調方式において、受信シンボルに対し、送信ビットが１となるパターン（変調シンボル候補点）との誤差の最小値と、送信ビットが０となる変調シンボル候補点との誤差の最小値をそれぞれ求め、その差を信頼度情報、すなわち、軟判定値とする発明が開示されている。
特開平１０－７５２７４号公報
Hidehiro Matsuoka, Seiichi Sampei, Norihiko Morinaga, and Yukiyoshi Kamio, "Adaptive Modulation System with Punctured Convolutional Code for High Quality Personal Communication Systems" IEICE Trans. Commun., vol.E79-B, no.3, pp.328-334, March 1996. Hiroshi Nishimoto, Toshihiko Nishimura, Takeo Ohgane, and Yasutaka Ogawa, "Blind Iterative Decoding in Bit-Interleaved Coded DPSK," Proc. WPMC2008, CC2-4, Sept. 2008.
　しかしながら、特許文献１記載の発明は、一般的な軟判定値計算の原理に相当するものである。ＤＥＱＰＳＫにおいて軟判定値を生成する場合、当該発明に従えば、送信ビットが１となる変調シンボル候補点は８通り存在し、各々について受信シンボルとの誤差を求め、最小値を探索する必要がある。送信ビットが０となる候補点も８通り存在するため、これについても同様に誤差計算及び最小値探索が必要である。また、受信シンボルと候補点との誤差は、ユークリッド距離の二乗で算出されるため、ハードウェアでは乗算器あるいは二乗回路を必要とする。このため、当該発明をディジタル回路で実現する場合には、演算量が多く、ディジタルＬＳＩ（Large Scale Integration）やＦＰＧＡ（Field-Programmable Gate Array）への実装においては、特に当該発明を適用した回路を複数並列動作させる場合、多大な回路規模及び多大な消費電力を要するという問題点があった。
　本発明は、前記のような課題を解決するためになされたものであり、差動符号化変調方式において、軟判定値生成のための演算量及びハードウェア規模を削減することができる軟判定値生成回路を得ることを目的とする。
　本発明に係る軟判定値生成回路は、同期検波後の受信シンボルの位相を回転させる位相回転手段と、位相回転された受信シンボルから予め限定された軟判定値候補に対する軟判定値の絶対値を算出する加算手段と、前記軟判定値の絶対値から最小値を選択する最小値選択手段と、位相回転後の受信シンボルの位相に基づき前記最小値に符号情報を反映させる符号反映手段とを備えるものである。
　本発明に係る軟判定値生成回路によれば、予め限定された軟判定値候補について、正負反転処理、加減算処理といった簡易な演算で軟判定値を算出することができ、演算量、回路規模を低減することができ、ひいては消費電力を低減することができるという優れた効果を奏する。
この発明の実施の形態１に係る軟判定値生成回路の構成を示すブロック図である。 この発明の実施の形態１に係る軟判定値生成回路の位相回転後の受信シンボル位置を示す図である。 ＤＥＱＰＳＫのマッピング則を示す図である。 この発明の実施の形態１に係る軟判定値生成回路の軟判定値候補の削減を示す図である。 この発明の実施の形態１に係る軟判定値生成回路においてｒ1'が第１象限に位置する場合の候補削減後の軟判定値算出例を示す図である。 この発明の実施の形態１に係る軟判定値生成回路においてｒ1'が位置する象限に対する候補削減後の軟判定値を示す図である。 この発明の実施の形態１に係る軟判定値生成回路の位相回転部の処理を示す図である。 この発明の実施の形態１に係る軟判定値生成回路の加算部の処理を示す図である。 この発明の実施の形態１に係る軟判定値生成回路の符号反映部の処理を示す図である。 従来の軟判定値生成回路の構成を示すブロック図である。
　以下、本発明の軟判定値生成回路の好適な実施の形態につき図面を用いて説明する。
　まず、前提条件として、本発明を適用しない場合の従来の軟判定値生成回路の動作を説明する。
　具体的には、一般的な軟判定値の考え方とその近似値について説明し、ＤＥＱＰＳＫ変調を用いるシステムにおいて同期検波後の受信シンボルから軟判定値を生成する従来法について図面を参照しながら説明する。なお、ここで扱うＤＥＱＰＳＫ変調は、π／４シフトされないＤＥＱＰＳＫ変調とする。つまり、具体的な取りうる変調点は、後述するように、ＱＰＳＫと同一の４点である。
　はじめに、対数尤度比（Log Likelihood Ratio：ＬＬＲ）の定義を説明する。なお、従来法、本発明ともに、後述する近似ＬＬＲを軟判定値として出力するものとする。
　送信情報（送信ビット）系列をｂ∈（０，１）、受信信号をｒ（複素数）とする。受信信号がｒであるとき送信情報系列がｂである事後確率Ｐ（ｂ｜ｒ）は、ベイズの定理より次の式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
　従って、受信信号がｒであるときのｂの対数尤度比Ｌ（ｂ｜ｒ）は、次の式（２）で与えられる。
Figure JPOXMLDOC01-appb-M000002
　なお、一般的に、送信情報系列ｂにおいて、０の生起確率と１の生起確率は等しいとみなすため、Ｐ（ｂ＝０）＝Ｐ（ｂ＝１）である。すなわち、式（２）の第２項を０と考える。
　ここで、変調シンボル点をｑi（複素数）、ガウス雑音の分散をσ2とすると、ｑiを送信した場合の受信信号ｒの確率密度は、次の式（３）で与えられる。
Figure JPOXMLDOC01-appb-M000003
　変調シンボルｑiにはＭビットがマッピングされているものとし、各ビットをｂ0，ｂ1，・，ｂM-1と表すこととする。ｂk＝０（０≦ｋ≦Ｍ－１）である変調シンボル点の集合をＣ（ｂk＝０）、ｂk＝１である変調シンボル点の集合をＣ（ｂk＝１）とし、それぞれの要素数は等しいとすると、式（２）より、ｂkの対数尤度比Ｌ（ｂk｜ｒ）は、次の式（４）で与えられる。
Figure JPOXMLDOC01-appb-M000004
　Ｌ（ｂk｜ｒ）の算出式である式（４）には、ｑi∈Ｃ（ｂk＝０）に関する指数和と、ｑi∈Ｃ（ｂk＝１）に関する指数和があり、総和の対象となる変調シンボルの集合Ｃ（ｂk＝０）とＣ（ｂk＝１）の要素数が大きい場合には、これら指数和は膨大な演算を要する。そこで、これら指数和に対して、それぞれ最大項のみを用いることによりＬＬＲを近似する。この近似法を対数和最大近似と呼ぶ。
Figure JPOXMLDOC01-appb-M000005
　すなわち、ｂk＝０である変調シンボルと受信信号ｒとの最小二乗距離と、ｂk＝１である変調シンボルと受信信号ｒとの最小二乗距離と、雑音電力から、近似ＬＬＲλ（ｂk｜ｒ）を導出することができる。
　ここで、ＤＥＱＰＳＫ変調における近似ＬＬＲ計算について説明する。以下は従来法の計算である。
　ｎを系列番号、ＤＥＱＰＳＫの送信シンボルをｓ（ｎ）（複素数）、送信情報ビットをｂnとすると、送信信号ｓ（ｎ）は、次の式（６）、式（７）で与えられる。
Figure JPOXMLDOC01-appb-M000006
　ここで、ｓ（０）＝√２ａ・ｅjπ/4を開始点とする。ａはＩ－ｃｈ（Inphase Channel）、及びＱ－ｃｈ（Quadrature-phase Channel）の送信振幅の絶対値を表している。これにより、送信シンボルは通常のＱＰＳＫと同一のコンステレーションとなる。通常のＱＰＳＫのコンステレーションとは、すなわち、ｑ0＝（ａ，ａ）、ｑ1＝（－ａ，ａ）、ｑ2＝（－ａ，－ａ）、ｑ3＝（ａ，－ａ）の４点である。
　連続する受信シンボルｒ（ｎ－１）、ｒ（ｎ）から、当該シンボル遷移に関わる情報ビット２ビットそれぞれのＬＬＲを求めることを考える。以降では、シンボル時刻ｎ－１とｎにのみ着目し、以下の式（８）～式（１３）ように表記を簡単にする。また、ＤＥＱＰＳＫのマッピング則を図３に示す。
Figure JPOXMLDOC01-appb-M000007
　式（２）は受信１シンボルと送信情報が対応づけられる場合のＬＬＲの定義であるが、差動符号化されたシンボルにおいては、連続する２シンボル間の状態遷移に送信情報が含まれるため、この場合のビットｂk（ｋ＝０，１）の対数尤度比Ｌ（ｂk｜ｒ0，ｒ1）は、次の式（１４）で与えられる。
Figure JPOXMLDOC01-appb-M000008
　式（１４）は、以下の式（１５）ように展開される。なお、ｂk＝０である変調シンボル点ｓ0、ｓ1の組合せの集合をＤ（ｂk＝０）、ｂk＝１である変調シンボル点ｓ0、ｓ1の組合せの集合をＤ（ｂk＝１）とする。
Figure JPOXMLDOC01-appb-M000009
　ここで、式（５）と同様に、対数和最大近似を適用すると、次の式（１６）の近似ＬＬＲが得られる。
Figure JPOXMLDOC01-appb-M000010
　ｒ0に最も近い変調シンボル点をｑm0、ｒ1に最も近い変調シンボル点をｑm1とすると、式（１６）は次の式（１７）で表される。
Figure JPOXMLDOC01-appb-M000011
　式（１７）で与えられる近似ＬＬＲが従来法である。従来法をより具体的に考える。ｋ＝０のとき、つまり、ｂ0を考えると、ｑm0、ｑm1が集合Ｄ（ｂ0＝０）に含まれる場合、ｂ0＝０が最尤ビットとなり、近似ＬＬＲは式（１７）の上段の式に従って計算される。すなわち、ｂ0＝０の尤度は一意的に求められるため（式（１７）上段第２項目）、反転ビットｂ0＝１となる（ｑi，ｑj）の組合せ候補から二乗距離最小となる組合せを探索する必要がある（式（１７）上段第１項目）。図３より、ｂ0＝１となる（ｑi，ｑj）の組合せ候補は８通り存在するため、ｂ0の近似ＬＬＲ算出のためには受信シンボル毎に８通りの組合せ候補の中から探索が必要となる。これは、ｂ0＝１が最尤ビットとなる場合についても、近似ＬＬＲは式（１７）下段で算出されるため、ｂ0＝０の８通りの組合せ候補の探索が同様に必要となる。ｂ1についても同様である。従って、従来法をハードウェアで実現する場合には、演算量が多く、多大な回路規模、及び多大な消費電力を要するという問題がある。
　図１０は、従来法を実現する軟判定値生成回路の構成を示すブロック図である。なお、以降では、各図中、同一符号は同一又は相当部分を示す。
　図１０において、従来の軟判定値生成回路３０ａは、最尤ビット尤度算出部３１ａと、二乗誤差最小値選択部３２ａと、対数尤度比算出部３３ａと、符号反映部３４ａと、軟判定値補正部３５ａとが設けられている。
　また、従来の軟判定値生成回路３０ｂは、軟判定値生成回路３０ａと同様に、最尤ビット尤度算出部３１ｂと、二乗誤差最小値選択部３２ｂと、対数尤度比算出部３３ｂと、符号反映部３４ｂと、軟判定値補正部３５ｂとが設けられている。なお、軟判定値生成回路３０ａ及び３０ｂの前段に遅延部１が設けられている。
　軟判定値生成回路３０ａはｂ0に対する軟判定値を生成し、軟判定値生成回路３０ｂはｂ1に対する軟判定値を生成する。説明を簡単にするため、以下ではｂ0に対する軟判定値を生成する軟判定値生成回路３０ａについて説明する。
　入力される受信シンボルは、まず分岐され、一方は遅延部１に、もう一方はそのまま軟判定値生成回路３０ａにｒ1として入力される。遅延部１は、入力される受信シンボルを１シンボル遅延させる。遅延部１の出力は、ｒ0として軟判定値生成回路３０ａに入力される。
　最尤ビット尤度算出部３１ａは、遅延部１から入力される受信シンボルｒ0と、遅延部１の入力側（前段）から入力される受信シンボルｒ1から、それぞれの最尤点ｑm0、ｑm1を求め、ｂ0の最尤ビットを決定する。決定した最尤ビットを二乗誤差最小値選択部３２ａ及び符号反映部３４ａへ出力する。また、最尤ビットに対する尤度を算出する。最尤ビットに対する尤度は、式（１７）におけるｑm0、ｑm1に対応する項、すなわち、次の式（１８）から求める。
Figure JPOXMLDOC01-appb-M000012
　求めた尤度は、対数尤度比算出部３３ａへ出力する。
　二乗誤差最小値選択部３２ａは、最尤ビット尤度算出部３１ａから入力されるｂ0の最尤ビットの反転ビットを求める。遅延部１から入力される受信シンボルｒ0と、遅延部１の入力側から入力される受信シンボルｒ1から、反転ビットとなるｒ0とｒ1の組合せ候補８通り（図３参照）全てに対し、式（１７）における反転ビット項の尤度を求める。すなわち、次の式（１９）を組合せ候補８通り全てに対し計算する。
Figure JPOXMLDOC01-appb-M000013
　ここで、ｑr0、ｑr1はそれぞれｒ0、ｒ1に対応する反転ビットの候補点を示している。式（１９）の計算を８通り全てに対して実施し、その最小値λrm（ｂ0｜ｒ0，ｒ1）を求め、反転ビットの尤度として対数尤度比算出部３３ａへ出力する。
　対数尤度比算出部３３ａは、最尤ビット尤度算出部３１ａ、二乗誤差最小値選択部３２ａからそれぞれ入力されるλm（ｂ0｜ｒ0，ｒ1）、λrm（ｂ0｜ｒ0，ｒ1）より、近似ＬＬＲの絶対値（ただし、係数１／（２σ2）は未反映）を求める。近似ＬＬＲの絶対値は次の式（２０）により算出される。
Figure JPOXMLDOC01-appb-M000014
　ここで、λm（ｂ0｜ｒ0，ｒ1）は最尤候補点から求めた尤度のため、常にλrm（ｂ0｜ｒ0，ｒ1）≧λm（ｂ0｜ｒ0，ｒ1）の関係を満たしており、（－）λ（ｂ0｜ｒ0，ｒ1）は必ず非負値となる（なお、（－）λは、λのオーバーラインを表す）。算出した値を符号反映部３４ａへ出力する。
　符号反映部３４ａは、最尤ビット尤度算出部３１ａから入力される最尤ビットに従い、対数尤度比算出部３３ａから入力される値に符号を反映する。具体的には、最尤ビットがｂ0＝１のとき、近似ＬＬＲの絶対値に負の符号を与える。すなわち、符号反映部３４ａでの処理は、次の式（２１）で表せる。
Figure JPOXMLDOC01-appb-M000015
　式（２１）で求めたλ\quote （ｂ0｜ｒ0，ｒ1）を軟判定値補正部３５ａへ出力する。
　軟判定値補正部３５ａは、符号反映部３４ａから入力される値に、１／（２σ2）を乗算する。すなわち、軟判定値補正部３５ａでの処理は、次の式（２２）で表現できる。
Figure JPOXMLDOC01-appb-M000016
　式（２２）で求めたλ（ｂ0｜ｒ0，ｒ1）を軟判定値生成回路３０ａの演算結果として出力する。
　以上、ビットｂ0に対する従来の近似ＬＬＲを、最尤ビット尤度算出部３１ａと、二乗誤差最小値選択部３２ａと、対数尤度比算出部３３ａと、符号反映部３４ａと、軟判定値補正部３５ａとから構成される軟判定値生成回路３０ａにより算出可能であることを説明した。軟判定値生成回路３０ｂにおいても、同様の手順で処理を実施することで、ビットｂ1に対する近似ＬＬＲを算出できる。ただし、二乗誤差最小値選択部３２ａ、３２ｂは、反転ビットの組合せ候補８通り全てについて式（１９）の二乗誤差計算を実施し、最小値を探索する必要があるため、従来法は演算量が多いという問題があった。
　本発明は、上述の従来法における近似ＬＬＲ算出法を踏まえ、演算処理量を削減するよう回路を構成したものである。
　実施の形態１．
　この発明の実施の形態１に係る軟判定値生成回路について図１から図９までを参照しながら説明する。図１は、この発明の実施の形態１に係る軟判定値生成回路の構成を示すブロック図である。
　図１において、この発明の実施の形態１に係る軟判定値生成回路２０は、位相回転部（位相回転手段）２と、ビット処理部１０ａと、ビット処理部１０ｂとが設けられている。遅延部（遅延手段）１については、後述する。
　ビット処理部１０ａは、加算部（加算手段）３ａと、最小値選択部（最小値選択手段）４ａと、符号反映部（符号反映手段）５ａと、軟判定値補正部（軟判定値補正手段）６ａとが設けられている。また、ビット処理部１０ｂは、加算部（加算手段）３ｂと、最小値選択部（最小値選択手段）４ｂと、符号反映部（符号反映手段）５ｂと、軟判定値補正部（軟判定値補正手段）６ｂとが設けられている。
　ビット処理部１０ａはｂ0に対する処理部であり、ビット処理部１０ｂはｂ1に対する処理部である。ビット処理部１０ａとビット処理部１０ｂの構成は同一である。
　まず、本発明における軟判定値生成法の原理を説明する。
　差動符号化ＰＳＫにおいては連続する２シンボル間の相対的な位相差のみが問題となることから、ｒ0が第１象限に位置するよう、π／２単位の位相回転をｒ0に施すものとし、位相回転後のシンボルをｒ0'とする。また、同一の位相回転をｒ1に施したものをｒ1'とする。また、ｒ0＝（ｕ0，ｖ0）、ｒ1＝（ｕ1，ｖ1）、ｒ0'＝（ｘ0，ｙ0）、ｒ1'＝（ｘ1，ｙ1）と表すこととする。このとき、位相回転前後のシンボルの関係は、次の式（２３）、（２４）、（２５）で表現される。
Figure JPOXMLDOC01-appb-M000017
　ｒ0'に最も近い変調シンボル点をｑm0'、ｒ1'に最も近い変調シンボル点をｑm1'とすると、近似ＬＬＲは次の式（２６）で表せる。
Figure JPOXMLDOC01-appb-M000018
　以下に、ｒ1'が第１象限に位置するとき（図２）のビットｂ0のＬＬＲλ（ｂ0｜ｒ0，ｒ1）について展開する。
　ｒ0'が第１象限に位置するため、必ずｑm0'＝ｑ0であり、ｒ1'が第１象限に位置するためｑm1'＝ｑ0である。ｑ0→ｑ0の遷移における情報ビットｂ0はｂ0＝０である（図３参照）から、λ（ｂ0｜ｒ0，ｒ1）は、次の式（２７）で表される。
Figure JPOXMLDOC01-appb-M000019
　（ｑi，ｑj）∈Ｄ（ｂ0＝１）となる８通りの遷移（ｑi→ｑj）（図３参照）に対する
Figure JPOXMLDOC01-appb-M000020
　を図４に示す。図４に示す通り、ｒ1'が第１象限に位置することから、項番（２）、（３）、（５）、（６）、（８）は最小値とはなり得ないことが分かる。従って、項番（１）、（４）、（７）の３通りのみを計算対象とすれば良い。
　次に、式（２７）を次の式（２８）に展開する。
Figure JPOXMLDOC01-appb-M000021
　式（２８）中の
Figure JPOXMLDOC01-appb-M000022
　を、図４の項番（１）、（４）、（７）について具体的に求めると、図５の通りになる。図５に示す通り、具体的な候補値は３通りに限定できる。
　従って、ｒ1'が第１象限に位置するときのλ（ｂ0｜ｒ0，ｒ1）は、次の式（２９）により求められる。
Figure JPOXMLDOC01-appb-M000023
　係数２ａ／σ2は３通りの候補値に共通であるため、最小値選択後に乗算すれば良い。
　同様にして、ｒ1'が第１象限に位置するときのビットｂ1の近似ＬＬＲλ（ｂ1｜ｒ0，ｒ1）、更にｒ1'が第２、第３、第４象限にそれぞれ位置するときのλ（ｂ0｜ｒ0，ｒ1）、λ（ｂ1｜ｒ0，ｒ1）を求めることができる。これらの対応表を図６に示す。同図に示す通り、ｒ1'の位置する象限で場合分けすることにより、λ（ｂ0｜ｒ0，ｒ1）、λ（ｂ1｜ｒ0，ｒ1）の候補値をそれぞれ４通りに限定できることが分かる。これらの候補値の最小値を求めることで、λ（ｂ0｜ｒ0，ｒ1）、λ（ｂ1｜ｒ0，ｒ1）を算出できる。また、正負反転処理、加減算処理といった簡易な処理で算出可能であることが分かる。なお、同図に示す値には、係数２ａ／σ2の記載を省略している。
　以下では、説明を簡単にするため、ｂ0に対する近似ＬＬＲ算出法を説明する。すなわち、位相回転部２とビット処理部１０ａの動作を説明する。
　位相回転部２は、遅延部１から入力される受信シンボルｒ0と、遅延部１の入力側から入力される受信シンボルｒ1に対し、位相回転を施す。位相回転は、ｘ0≧０、ｙ1≧０となるよう、９０度単位の回転を各シンボルに適用する。９０度単位の回転処理は、符号反転と、Ｉ－ｃｈ（実部）／Ｑ－ｃｈ（虚部）の入れ替えで実現可能である。これらの対応表を図７に示す。位相回転を適用したｒ0'、ｒ1'は、それぞれ加算部３ａへ出力される。
　加算部３ａは、位相回転部２からそれぞれ入力されるｒ0'、ｒ1'を基に、加算により軟判定値候補の３値を求める。図８に加算部３ａの処理をまとめたものを示す。同図には、ビットｂ0、ｂ1両方の処理、すなわち、加算部３ａ、３ｂ両方の処理を記載している。なお、求める３値は全て非負である。求めた３値を最小値選択部４ａへ出力する。
　最小値選択部４ａは、加算部３ａから入力された３値のうち、最小値を求める。求めた最小値を符号反映部５ａへ出力する。
　符号反映部５ａは、位相回転部２から入力されるｒ1'に基づき、最小値選択部４ａから入力された値に符号を反映させる。図９に、符号反映部５ａの処理をまとめたものを示す。同図には、ビットｂ0、ｂ1両方の処理、すなわち、符号反映部５ａ、５ｂ両方の処理を記載している。同図から分かる通り、ｒ1'の位相に応じて符号の反映を行う。符号を反映させた値を軟判定値補正部６ａへ出力する。
　軟判定値補正部６ａは、符号反映部５ａから入力される値に、係数２ａ／σ2を乗算する。ただし、想定する雑音レベルを固定とする場合には、係数２ａ／σ2は固定値となり、本乗算は固定値乗算となる。固定値乗算は、ビットシフトと加算器で実現する手法や、参照テーブルを用いて出力をテーブル引きする手法など、乗算器を用いずに実現する手法があるため、軟判定値補正部６ａ、６ｂの乗算は、処理量増加や回路規模増加にはあまり影響を与えない。これは、従来法における軟判定値補正部３５ａ、３５ｂについても同様である。このようにして、係数２ａ／σ2を乗算した値を近似ＬＬＲとし、軟判定値生成回路２０の演算結果として出力する。
　このように、本実施の形態におけるビットｂ0に対する近似ＬＬＲは、位相回転部２と、ビット処理部１０ａにより、簡易に生成可能である。ビットｂ1対する近似ＬＬＲについても、位相回転部２と、ビット処理部１０ｂにより、同様に簡易に生成可能である。ビットｂ1対する処理は、上述の説明に含まれているため、詳細は省略する。
　なお、本実施の形態の軟判定値生成回路２０には、受信シンボルを１シンボル遅延させるための遅延部１を含めていない。しかしながら、これに限らず、遅延部１を軟判定値生成回路２０に含めても良い。
　また、本実施の形態の軟判定値生成回路２０には、係数２ａ／σ2を乗算する軟判定値補正部６ａ、６ｂを含めた。しかしながら、例えば、後段の誤り訂正復号器が軟判定ビタビ（Viterbi）復号を実施する場合は、軟判定値の相対的な大小関係が識別できれば良いので、係数２ａ／σ2の乗積が不要である。従って、上述の実施の形態に限らず、軟判定値生成回路２０に軟判定値補正部６ａ、６ｂを含めなくても良い。
　また、本実施の形態では、対象とする通信システムが、有線通信であっても良く、無線通信であっても良い。また、マルチキャリア通信であっても良く、シングルキャリア通信であっても良い。
　なお、ＤＥＢＰＳＫ変調においても本発明の手法を実施可能である。その場合には、従来法に比べて軟判定値候補の削減効果は得られないが、従来法で必要となる二乗誤差計算を不要とし、本実施の形態で説明したように、正負反転処理と、加減算処理と、比較処理とで容易に軟判定値を生成できる。
　本実施の形態の軟判定値生成回路２０では、ＤＥＱＰＳＫ変調において、従来よりも軟判定値候補を削減し、正負反転処理と加減算処理と比較処理で簡易に軟判定値を算出できる。
　以上、本発明について実施の形態をもとに説明した。これらの実施の形態の各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なことは、言うまでもない。
　以上のように、本発明に係る軟判定値生成回路２０は、軟判定復号を行う受信装置、信号処理装置に有用である。
　１　遅延部、２　位相回転部、３ａ、３ｂ　加算部、４ａ、４ｂ　最小値選択部、５ａ、５ｂ　符号反映部、６ａ、６ｂ　軟判定値補正部、１０ａ　ビット処理部、１０ｂ　ビット処理部、２０　軟判定値生成回路。

Claims (3)

  1. 　同期検波後の受信シンボルの位相を回転させる位相回転手段と、
    　位相回転された受信シンボルから予め限定された軟判定値候補に対する軟判定値の絶対値を算出する加算手段と、
    　前記軟判定値の絶対値から最小値を選択する最小値選択手段と、
    　位相回転後の受信シンボルの位相に基づき前記最小値に符号情報を反映させる符号反映手段と
    　を備えた軟判定値生成回路。
  2. 　前記符号反映手段の出力に対して雑音分散値及び変調シンボルの振幅値に応じた係数を乗算する軟判定値補正手段をさらに備えた
    　請求項１記載の軟判定値生成回路。
  3. 　前記位相回転手段の前段に設けられ、受信シンボルを１シンボル遅延させる遅延手段をさらに備えた
    　請求項１又は２記載の軟判定値生成回路。
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