WO2012070336A1 - チップサーミスタ及びサーミスタ集合基板 - Google Patents

チップサーミスタ及びサーミスタ集合基板 Download PDF

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WO2012070336A1
WO2012070336A1 PCT/JP2011/073962 JP2011073962W WO2012070336A1 WO 2012070336 A1 WO2012070336 A1 WO 2012070336A1 JP 2011073962 W JP2011073962 W JP 2011073962W WO 2012070336 A1 WO2012070336 A1 WO 2012070336A1
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WO
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electrode
thermistor
main surface
region
chip
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PCT/JP2011/073962
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French (fr)
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斎藤　洋
孝樹 山田
幸弘 村上
Original Assignee
Tdk株式会社
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/008—Thermistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/02—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having positive temperature coefficient
    • H01C7/021—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having positive temperature coefficient formed as one or more layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/04—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having negative temperature coefficient
    • H01C7/041—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having negative temperature coefficient formed as one or more layers or coatings

Definitions

  • the present invention relates to a chip thermistor and a thermistor aggregate substrate.
  • a chip thermistor that includes a thermistor element body having a pair of main surfaces opposed to each other and a pair of electrodes that are spaced apart from each other on one main surface of the thermistor element body (for example, see Patent Document 1).
  • the entire thermistor body does not contribute to the characteristics, but between the pair of electrodes in the thermistor body and a part of the vicinity of the main surface where the pair of electrodes are arranged.
  • the region mainly contributes to the characteristics. Variations are likely to occur in the depth (the distance from the main surface on which the pair of electrodes are disposed) of a part of the region contributing to the characteristics. This variation affects the resistance value, and it has been difficult to obtain a highly accurate chip thermistor with stable characteristics. Further, in the chip thermistor described in Patent Document 1, the dimensional accuracy between the pair of electrodes is likely to vary. This variation may affect the resistance value.
  • An object of the present invention is to provide a high-precision chip thermistor with small variations in resistance value.
  • Another object of the present invention is to provide a thermistor aggregate substrate for obtaining a highly accurate chip thermistor with small variations in resistance value.
  • the chip thermistor according to the present invention includes a thermistor body having first and second main surfaces facing each other in a first direction, and a first main surface of the thermistor body in a second direction orthogonal to the first direction. First and second electrodes arranged apart from each other, and a third electrode arranged on the second main surface of the thermistor body so as to overlap the first and second electrodes when viewed from the first direction. ing.
  • first region a region sandwiched between the first electrode and the third electrode
  • second region a region sandwiched between the second electrode and the third electrode
  • the resistance component of the chip thermistor is composed of the combined resistance component of the first region and the second region connected in series, and between the first electrode and the second electrode in the thermistor element body and in the vicinity of the first main surface.
  • third region The resistance component of the region (hereinafter referred to as “third region”) and the combined resistance component connected in parallel are indicated.
  • the resistance component of the third region is extremely large compared to the resistance component of the first region and the resistance component of the second region because the third region is an extremely thin region of the thermistor body. For this reason, the current flowing through the chip thermistor tends to flow through the first region and the second region, and hardly flows through the third region. Therefore, the characteristics of the chip thermistor are dominated by the first area and the second area, and these areas mainly contribute to the characteristics.
  • the value of the resistance component in the first region is proportional to the distance between the first electrode and the third electrode, and inversely proportional to the overlapping area between the first electrode and the third electrode. Since the distance between the first electrode and the third electrode is managed by the thickness of the thermistor body, variations are unlikely to occur. Since the overlapping area of the first electrode and the third electrode is a relatively large value, even if variations occur, the influence is small. Therefore, it is difficult for the resistance component value in the first region to vary. Similarly, the resistance component values in the second region are less likely to vary. As a result, the chip thermistor of the present invention has high resistance with small variations in resistance value.
  • the creeping distance between the first electrode and the second electrode in the second direction may be set larger than the spatial distance between the first electrode and the second electrode in the second direction.
  • the value of the resistance component in the third region is further increased. For this reason, as for the characteristic of the chip thermistor, the first region and the second region become more dominant, and the variation in resistance value can be extremely reduced.
  • Irregularities may be formed in a region between the first electrode and the second electrode on the first main surface. In this case, it is possible to reliably obtain a configuration in which the creeping distance between the first electrode and the second electrode in the second direction is set larger than the spatial distance between the first electrode and the second electrode in the second direction. it can.
  • a groove extending in a direction intersecting the second direction may be formed in a region between the first electrode and the second electrode on the first main surface.
  • a configuration in which the creeping distance between the first electrode and the second electrode in the second direction is set larger than the spatial distance between the first electrode and the second electrode in the second direction is appropriately and easily obtained. be able to.
  • the value of the resistance component in the third region can be easily managed to a desired value depending on the depth and number of grooves formed.
  • the first main surface may be located inside the outer contour of the second main surface, and the first and second electrodes may be located inside the outer contour of the third electrode. Even when the first and second electrodes are displaced, the overlapping area between the first electrode and the third electrode and the overlapping area between the second electrode and the third electrode do not change. Therefore, the characteristics do not vary due to the positional deviation.
  • a thermistor aggregate substrate comprises a thermistor substrate having first and second main surfaces facing each other in a first direction, and first and second electrodes spaced apart from each other in a second direction orthogonal to the first direction.
  • portions corresponding to the respective electrode pairs function as chip thermistors. Therefore, as described above, it is possible to obtain a thermistor aggregate substrate for obtaining a highly accurate chip thermistor with small variations in resistance value.
  • the thermistor substrate may be provided with a groove from the first main surface side so as to partition a plurality of electrode pairs.
  • the creeping distance between the first electrode and the second electrode in the second direction may be set larger than the spatial distance between the first electrode and the second electrode in the second direction.
  • the resistance component value in the region between the first electrode and the second electrode in the thermistor substrate and in the vicinity of the first main surface is further increased. Therefore, it is possible to obtain a thermistor aggregate substrate for obtaining a highly accurate chip thermistor with extremely small variation in resistance value.
  • Irregularities may be formed in a region between the first electrode and the second electrode on the first main surface. In this case, it is possible to reliably obtain a configuration in which the creeping distance between the first electrode and the second electrode in the second direction is set larger than the spatial distance between the first electrode and the second electrode in the second direction. it can.
  • a groove extending in a direction intersecting the second direction may be formed in a region between the first electrode and the second electrode on the first main surface.
  • a configuration in which the creeping distance between the first electrode and the second electrode in the second direction is set larger than the spatial distance between the first electrode and the second electrode in the second direction is appropriately and easily obtained. be able to.
  • the present invention it is possible to provide a highly accurate chip thermistor with small variations in resistance value.
  • FIG. 1 is a perspective view showing a chip thermistor according to the present embodiment.
  • FIG. 2 is a perspective view showing the chip thermistor according to the present embodiment.
  • FIG. 3 is a plan view showing the chip thermistor according to the present embodiment.
  • FIG. 4 is a diagram illustrating a cross-sectional configuration along the line IV-IV shown in FIG.
  • FIG. 5 is a diagram illustrating a cross-sectional configuration along the line VV shown in FIG.
  • FIG. 6 is a diagram for explaining the positional relationship between the first to third electrodes.
  • FIG. 7 is a view for explaining the manufacturing process of the chip thermistor according to the present embodiment.
  • FIG. 8 is a view for explaining the manufacturing process of the chip thermistor according to the present embodiment.
  • FIG. 9 is a diagram for explaining a manufacturing process of the chip thermistor according to the present embodiment.
  • FIG. 10 is a view for explaining the manufacturing process of the chip thermistor according to the present embodiment.
  • FIG. 11 is a perspective view showing a chip thermistor according to a modification of the present embodiment.
  • FIG. 12 is a diagram for explaining a cross-sectional configuration along the line XII-XII shown in FIG.
  • FIG. 13 is a perspective view showing a chip thermistor according to a modification of the present embodiment.
  • FIG. 14 is a diagram illustrating a cross-sectional configuration along the line XIV-XIV shown in FIG.
  • FIG. 15 is a perspective view showing a chip thermistor according to a modification of the present embodiment.
  • FIG. 16 is a diagram illustrating a cross-sectional configuration along the line XVI-XVI shown in FIG.
  • FIG. 17 is a view for explaining a cross-sectional configuration along the line XVII-XVII shown in FIG.
  • FIG. 18 is a view for explaining the manufacturing process of the chip thermistor according to the modification of the present embodiment.
  • FIGS. 1 and 2 are perspective views showing the chip thermistor according to the present embodiment.
  • FIG. 3 is a plan view showing the chip thermistor according to the present embodiment.
  • FIG. 4 is a diagram illustrating a cross-sectional configuration along the line IV-IV shown in FIG.
  • FIG. 5 is a diagram illustrating a cross-sectional configuration along the line VV shown in FIG.
  • the chip thermistor 1 includes a thermistor body 3, a first electrode 5, a second electrode 7, and a third electrode 9, as shown in FIGS.
  • the chip thermistor 1 is an NTC (Negative Temperature Coefficient) thermistor.
  • the chip thermistor 1 has a substantially rectangular parallelepiped shape. For example, the chip thermistor 1 has a length set to about 0.6 mm, a width set to about 0.4 mm, and a height set to about 0.2 mm.
  • the thermistor body 3 has first and second main surfaces 3a and 3b and four side surfaces 3c to 3f.
  • the first and second main surfaces 3a and 3b face each other in the first direction (Z direction in the figure).
  • the four side surfaces 3c to 3f extend along the first direction so as to connect the first main surface 3a and the second main surface 3b.
  • the thermistor body 3 is formed of, for example, a spinel metal oxide containing Mn as a main component and further containing at least one of Ni, Co, Ca, Zr, Al, Cu, and Fe as subcomponents. Yes.
  • the thermistor body 3 is a semiconductor ceramic made of this spinel type metal oxide.
  • the area of the first main surface 3a is smaller than the area of the second main surface 3b.
  • the first main surface 3a is located inside the outer contour of the second main surface 3b when viewed from the first direction. Accordingly, steps are formed on the side surfaces 3c to 3f of the thermistor body 3 between the region on the first main surface 3a side and the region on the second main surface 3b side.
  • the thickness of the thermistor body 3 is set to about 0.2 mm, for example.
  • the first electrode 5 and the second electrode 7 are disposed on the first main surface 3 a of the thermistor body 3.
  • the 1st electrode 5 and the 2nd electrode 7 are mutually spaced apart and located in the 2nd direction (for example, X direction in a figure) orthogonal to a 1st direction.
  • the first and second electrodes 5 and 7 have a rectangular shape (in this embodiment, a rectangular shape).
  • the first electrode 5 and the second electrode 7 are juxtaposed so that the long sides of the electrodes 5 and 7 are parallel to each other.
  • the first and second electrodes 5 and 7 are set to a size of about 0.4 mm ⁇ 0.2 mm, for example.
  • the spatial distance between the first electrode 5 and the second electrode 7 in the second direction is set to about 0.2 mm, for example.
  • the third electrode 9 is disposed on the second main surface 3 b of the thermistor body 3.
  • the third electrode 9 is positioned so as to overlap the first and second electrodes 5 and 7 when viewed from the first direction.
  • the third electrode 9 has a rectangular shape (in this embodiment, a rectangular shape).
  • the third electrode 9 is formed so as to cover the entire second main surface 3b.
  • the first and second electrodes 5 and 7 are set to a size of about 0.6 mm ⁇ 0.4 mm, for example.
  • FIG. 6 is a diagram for explaining the positional relationship between the first to third electrodes when viewed from the first direction.
  • the first to third electrodes 5, 7, and 9 are made of a conductive material (eg, Ag) that is usually used as an electrode of a chip-type electronic component.
  • the first to third electrodes 5, 7, and 9 are configured as a sintered body of a conductive paste containing the conductive material.
  • the first to third electrodes 5, 7, and 9 may include a plating layer as the outermost layer.
  • the conductive material may contain Au, Pt, Pd, Cu, or the like in addition to the Ag described above.
  • a plurality (in the Y direction in the figure) extending in the direction intersecting (for example, orthogonal to) the second direction ( In the present embodiment, four) grooves 11 are formed.
  • the plurality of grooves 11 are formed to be aligned in a direction orthogonal to the direction in which the grooves 11 extend. For this reason, unevenness is formed in the region between the first electrode 5 and the second electrode 7 on the first main surface 3a when viewed in the second direction.
  • the creeping distance between the first electrode 5 and the second electrode 7 in the second direction is larger than the spatial distance between the first electrode 5 and the second electrode 7 in the second direction. Is set.
  • the direction in which the groove 11 extends is parallel to the long side direction of the electrodes 5 and 7.
  • the width of the groove 11 is set to about 50 ⁇ m and the depth is set to about 30 ⁇ m.
  • the first main surface 3a is a mounting surface facing other components (for example, a circuit board, an electronic component, etc.). That is, the chip thermistor 1 is mounted on other components by connecting the first and second electrodes 5 and 7 to the land electrodes of the other components.
  • FIGS. 7 to 10 are views for explaining a manufacturing process of the chip thermistor according to the present embodiment.
  • a thermistor substrate 21 is prepared.
  • the thermistor substrate 21 has a first main surface 21a and a second main surface 21b that face each other in the first direction (Z direction in the drawing).
  • the thermistor substrate 21 is formed by the following process.
  • a metal oxide of Mn which is the main component of the thermistor body 3 and a metal oxide of at least one of the subcomponents (Ni, Co, Ca, Zr, Al, Cu and Fe) are obtained.
  • the thermistor material is adjusted by mixing at a predetermined ratio.
  • an organic binder or the like is added to the thermistor material to obtain a slurry.
  • a green sheet is formed from the prepared slurry, and the formed green sheet is fired. Thereby, the thermistor substrate 21 can be obtained.
  • electrodes 23 and 24 are formed on the first and second main surfaces 21a and 21b of the thermistor substrate 21, respectively.
  • the electrodes 23 and 24 are formed by the following process, for example.
  • a conductive paste is applied to each main surface 21a, 21b of the thermistor substrate 21 by a known method such as a screen printing method.
  • a desired heat treatment is performed on the thermistor substrate 21 to which the conductive paste is applied, and the conductive paste is baked on the thermistor substrate 21.
  • the thermistor substrate 21 in which the electrodes 23 and 24 are respectively formed on the first and second main surfaces 21a and 21b is obtained.
  • the electrodes 23 and 24 may be formed by a sputtering method or the like.
  • grooves 11 and 25 are formed in the thermistor substrate 21 from the first main surface 21a side.
  • the grooves 11 and 25 can be formed by, for example, half-cutting the thermistor substrate 21 with a dicing blade.
  • the grooves 11 and 25 are formed using the same dicing blade.
  • 9A is a perspective view showing a thermistor substrate
  • FIG. 9B is a view for explaining a cross-sectional configuration along the line bb shown in FIG. 9A.
  • the grooves 25 extend in two directions (X direction and Y direction in the figure) orthogonal to the first direction and orthogonal to each other, and are formed in a lattice shape.
  • the depth of the groove 25 is larger than the depth of the groove 11.
  • the groove 11 is formed between the grooves 25 extending in the Y direction so as to extend in the Y direction.
  • the width of the groove 25 is set to about 50 ⁇ m and the depth is set to about 100 ⁇ m.
  • the first electrode 5 and the second electrode 7 are defined. .
  • the contours of the first and second electrodes 5 and 7 are defined by the grooves 11 and 25.
  • a plurality of electrode pairs each including the first electrode 5 and the second electrode 7 are arranged on the first main surface 21 a of the thermistor substrate 21.
  • the plurality of electrode pairs (first and second electrodes 5, 7) are partitioned by grooves 25.
  • the electrode 24 formed on the second main surface 21b of the thermistor substrate 21 is disposed so as to overlap a plurality of electrode pairs (first and second electrodes 5 and 7) when viewed from the first direction.
  • the thermistor substrate 21 in which the grooves 11 and 25 are formed becomes a thermistor aggregate substrate in which a plurality of electrode pairs (first and second electrodes 5 and 7) and electrodes 24 are formed.
  • FIG. 10 is a perspective view showing a cut thermistor substrate, and (b) is a diagram for explaining a cross-sectional configuration along the line bb shown in (a).
  • the thermistor substrate 21 can be cut by a dicing blade in the same manner as the grooves 11 and 25 are formed. At this time, the dicing blade used for cutting the thermistor substrate 21 is smaller in width than the dicing blade used for forming the grooves 11 and 25. Since the width of the dicing blade used for cutting the thermistor substrate 21 is smaller than the width of the dicing blade used for forming the grooves 11 and 25, the thermistor substrate 21 can be easily cut.
  • the third electrode 9 is defined by cutting the thermistor substrate 21, that is, by cutting the electrode 24.
  • the contour of the third electrode 9 is defined by cutting the thermistor substrate 21.
  • the region 4 a sandwiched between the first electrode 5 and the third electrode 9 and the region 4 b sandwiched between the second electrode 7 and the third electrode 9 in the thermistor body 3 are electrically connected.
  • the first electrode 5 and the second electrode 7 are connected in series through the third electrode 9 (see FIGS. 4 and 5).
  • the resistance component of the chip thermistor 1 is between the combined resistance component of the region 4a and the region 4b connected in series, the first electrode 5 and the second electrode 7 in the thermistor body 3, and the first main surface.
  • the resistance component of the region 4c in the vicinity of 3a is indicated by a combined resistance component connected in parallel.
  • the resistance component of the region 4 c is extremely large compared to the resistance component of the region 4 a and the resistance component of the region 4 b because the region 4 c is an extremely thin region of the thermistor element body 3. For this reason, the current flowing through the chip thermistor 1 tends to flow through the region 4a and the region 4b, and hardly flows through the region 4c. Therefore, the characteristics of the chip thermistor 1 are dominated by the areas 4a and 4b, and these areas 4a and 4b mainly contribute to the characteristics.
  • a is a coefficient
  • ⁇ is a specific resistance value of the thermistor material
  • t is a distance between the electrodes
  • S is an overlapping area of the electrodes.
  • the value of the resistance component in the region 4 a is proportional to the distance between the first electrode 5 and the third electrode 9 and inversely proportional to the overlapping area between the first electrode 5 and the third electrode 9. Since the distance between the first electrode 5 and the third electrode 9 is managed by the thickness of the thermistor element body 3, variations are unlikely to occur. Since the overlapping area of the first electrode 5 and the third electrode 9 has a relatively large value, even if a variation occurs, the influence is small. Therefore, it is difficult for the resistance component value in the region 4a to vary. Similarly, the resistance component value in the region 4b is less likely to vary. As a result, the chip thermistor 1 is highly accurate with small variations in resistance value.
  • a plurality of grooves 11 are formed in a region between the first electrode 5 and the second electrode 7 on the first main surface 3a.
  • the creeping distance between the first electrode 5 and the second electrode 7 in the second direction is appropriately set to be larger than the spatial distance between the first electrode 5 and the second electrode 7 in the second direction. And it can obtain easily.
  • the value of the resistance component of the region 4c can be easily managed to a desired value depending on the depth and number of the grooves 11 to be formed.
  • the first main surface 3 a when viewed from the first direction, the first main surface 3 a is positioned inside the outer contour of the second main surface 3 b, and the first and second electrodes 5, 7 are the outer contour of the third electrode 9. Is located on the inside.
  • the overlapping area between the first electrode 5 and the third electrode 9 and the overlapping area between the second electrode 7 and the third electrode 9 change.
  • the characteristics of the chip thermistor 1 do not vary due to the above-described positional deviation.
  • the third electrode 9 functions as a heat radiating member.
  • the thermistor body 3 When the thermistor body 3 generates heat, the generated heat is dissipated through the third electrode 9. For this reason, it becomes possible to set the rated power of the chip thermistor 1 high, and the self-heating of the chip thermistor 1 (thermistor body 3) can be suppressed.
  • the self-heating of the chip thermistor 1 is suppressed, the temperature measurement accuracy is improved by the chip thermistor 1.
  • FIG. 11 is a perspective view showing a chip thermistor according to a modification of the present embodiment.
  • FIG. 12 is a diagram for explaining a cross-sectional configuration along the line XII-XII shown in FIG. This modification differs from the embodiment described above in the number of grooves 11.
  • the grooves 11 are formed along the long sides of the first and second electrodes 5 and 7 facing each other.
  • the number of the grooves 11 is two.
  • the creeping distance between the first electrode 5 and the second electrode 7 in the second direction due to the groove 11 is greater than the spatial distance between the first electrode 5 and the second electrode 7 in the second direction. Is set. Therefore, the variation in resistance value of the chip thermistor 1 can be extremely reduced.
  • FIG. 13 is a perspective view showing a chip thermistor according to a modification of the present embodiment.
  • FIG. 14 is a diagram illustrating a cross-sectional configuration along the line XIV-XIV shown in FIG. In the present modification, the surface of the region between the first electrode 5 and the second electrode 7 on the first main surface 3a is roughened.
  • the surface of the region between the first electrode 5 and the second electrode 7 on the first main surface 3a is roughened by blasting or laser irradiation.
  • irregular irregularities 31 are formed in a region between the first electrode 5 and the second electrode 7 on the first main surface 3a.
  • the creeping distance between the first electrode 5 and the second electrode 7 in the second direction is set to be larger than the spatial distance between the first electrode 5 and the second electrode 7 in the second direction. . Therefore, the variation in resistance value of the chip thermistor 1 is extremely small.
  • the composition of the thermistor body 3 is not limited to the above-described composition.
  • the thermistor body 3 may have a composition containing, for example, BaTiO 3 as a main component and rare earth and a metal oxide such as Pb and Sr as subcomponents.
  • the third electrode 9 may be covered with a material having electrical insulating properties (for example, insulating resin such as glass containing SiO 2 or polyimide resin). In this case, it is possible to prevent the third electrode 9 from coming into contact with other components and causing a short circuit or the like.
  • insulating resin such as glass containing SiO 2 or polyimide resin.
  • glass or insulating resin containing SiO 2 is used as the material having electrical insulation, the function as a heat radiating member is not hindered.
  • the first and second electrodes 5 and 7 are formed by cutting the electrode 23 along with the formation of the grooves 11 and 25, but are not limited thereto.
  • the first and second electrodes 5 and 7 may be formed by patterning in advance on the first main surface 21 a of the thermistor substrate 21.
  • Irregularities are not necessarily formed in the region between the first electrode 5 and the second electrode 7 on the first main surface 3a.
  • the creeping distance between the first electrode 5 and the second electrode 7 in the second direction is set larger than the spatial distance between the first electrode 5 and the second electrode 7 in the second direction. Is done. Accordingly, it is preferable that irregularities are formed in the region in that the variation in resistance value of the chip thermistor 1 can be extremely reduced.
  • the number and depth of the grooves 11 are not limited to the values described above.
  • the thermistor substrate 21 in which the grooves 11 and 25 are formed is cut from the first main surface 21a side at the position where the grooves 25 are formed, but is not limited thereto.
  • the thermistor substrate 21 in which the grooves 11 and 25 are formed may be cut from the second main surface 21b side at the position where the grooves 25 are formed.
  • the thermistor substrate 21 may be cut from the first main surface 21a side or the second main surface 21b side.
  • the first main surface 3 a when viewed from the first direction, the first main surface 3 a is positioned inside the outer contour of the second main surface 3 b, and the first and second electrodes 5, 7 are the outer contour of the third electrode 9.
  • the outer contour of the first main surface 3a and the outer contour of the second main surface 3b may coincide with each other when viewed from the first direction.
  • Part of the outer contour of the first and second electrodes 5 and 7 may coincide with the outer contour of the third electrode 9.
  • FIG. 18A is a perspective view showing the cut thermistor substrate
  • FIG. 18B is a diagram for explaining a cross-sectional configuration along the line bb shown in FIG. 18A.
  • the thermistor substrate 21 in which the grooves 11 are formed is cut as shown in FIG. Thereby, the chip thermistor 1 shown in FIGS. 15 to 17 is obtained. As described above, the thermistor substrate 21 can be cut by a dicing blade. At this time, the third electrode 9 is defined as in the manufacturing process of the above-described embodiment.
  • an NTC thermistor has been described as an example of the chip thermistor 1, but the present invention is not limited to this.
  • the present invention may be applied to other chip thermistors such as a PTC (Positive Temperature Coefficient) thermistor.
  • the present invention can be used for a chip thermistor.

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Abstract

　チップサーミスタ１は、サーミスタ素体３と、第一電極５と、第二電極７と、第三電極９と、を備えている。サーミスタ素体３は、第一方向で互いに対向する第一主面３ａと第二主面３ｂを有している。第一電極５と第二電極７とは、サーミスタ素体３の第一主面３ａに、第一方向に直交する第二方向に互いに離間して配置されている。第三電極９は、サーミスタ素体３の第二主面３ｂに、第一方向から見て第一電極５と第二電極７とに重なるように配置されている。

Description

チップサーミスタ及びサーミスタ集合基板
　本発明は、チップサーミスタ及びサーミスタ集合基板に関する。
　チップサーミスタとして、互いに対向する一対の主面を有するサーミスタ素体と、サーミスタ素体の一の主面に互いに離間して配置された一対の電極と、を備えているものが知られている（例えば、特許文献１参照）。
特開昭６２－３３４０１号公報
　特許文献１に記載されているチップサーミスタでは、サーミスタ素体全体が特性に寄与するのではなく、サーミスタ素体における一対の電極の間で且つ一対の電極が配置された主面近傍の一部の領域が主として特性に寄与する。特性に寄与する一部の領域の深さ（一対の電極が配置された主面からの距離）にばらつきが生じ易い。このばらつきが抵抗値に影響を及ぼし、特性が安定した高精度のチップサーミスタを得ることは困難であった。また、特許文献１に記載されているチップサーミスタでは、一対の電極間の寸法精度にもばらつきが生じ易い。このばらつきも抵抗値に影響を及ぼす懼れがある。
　本発明の目的は、抵抗値のばらつきの小さい高精度のチップサーミスタを提供することである。本発明の別の目的は、抵抗値のばらつきの小さい高精度のチップサーミスタを得るためのサーミスタ集合基板を提供することである。
　本発明に係るチップサーミスタは、第一方向で互いに対向する第一及び第二主面を有するサーミスタ素体と、サーミスタ素体の第一主面に、第一方向に直交する第二方向に互いに離間して配置された第一及び第二電極と、サーミスタ素体の第二主面に、第一方向から見て第一及び第二電極と重なるように配置された第三電極と、を備えている。
　本発明に係るチップサーミスタでは、サーミスタ素体における、第一電極と第三電極とで挟まれる領域（以下、「第一領域」と称する）及び第二電極と第三電極とで挟まれる領域（以下、「第二領域」と称する）が、電気的に、第一電極と第二電極との間で第三電極を通して直列に接続される。このため、チップサーミスタの抵抗成分は、直列接続された第一領域と第二領域との合成抵抗成分と、サーミスタ素体における第一電極と第二電極との間で且つ第一主面近傍の領域（以下、「第三領域」と称する）の抵抗成分と、が並列接続されている合成抵抗成分で示される。第三領域の抵抗成分は、第三領域がサーミスタ素体の極薄い領域であることから、第一領域の抵抗成分及び第二領域の抵抗成分に比して極めて大きい。このため、チップサーミスタに流れる電流は、第一領域と第二領域とを流れ易く、第三領域を流れ難い。したがって、チップサーミスタの特性は、第一領域と第二領域とが支配的になり、これらの領域が主として特性に寄与する。
　第一領域の抵抗成分の値は、第一電極と第三電極との間隔に比例し、第一電極と第三電極との重なり面積に反比例する。第一電極と第三電極との間隔は、サーミスタ素体の厚みで管理されるため、ばらつきが生じ難い。第一電極と第三電極との重なり面積は、比較的大きな値となるため、たとえばらつきが生じたとしても、その影響は小さい。したがって、第一領域の抵抗成分の値にはばつきが生じ難い。同様に、第二領域の抵抗成分の値にもばらつきは生じ難い。これらの結果、本発明のチップサーミスタは、抵抗値のばらつきが小さく高精度とされる。
　第二方向での第一電極と第二電極との沿面距離は、第二方向での第一電極と第二電極との空間距離よりも大きく設定されていてもよい。この場合、第三領域の抵抗成分の値がより一層大きくなる。このため、チップサーミスタの特性は、第一領域と第二領域とがより支配的となり、抵抗値のばらつきを極めて小さくできる。
　第一主面における第一電極と第二電極との間の領域には、凹凸が形成されていてもよい。この場合、第二方向での第一電極と第二電極との沿面距離が、第二方向での第一電極と第二電極との空間距離よりも大きく設定された構成を確実に得ることができる。
　第一主面における第一電極と第二電極との間の領域には、第二方向に交差する方向に延びる溝が形成されていてもよい。この場合、第二方向での第一電極と第二電極との沿面距離が、第二方向での第一電極と第二電極との空間距離よりも大きく設定された構成を適切且つ簡易に得ることができる。たとえば、形成される溝の深さや数により、第三領域の抵抗成分の値を所望の値に容易に管理することが可能となる。
　第一方向から見て、第一主面は第二主面の外輪郭よりも内側に位置し、第一及び第二電極は第三電極の外輪郭よりも内側に位置していてもよい。第一及び第二電極に位置ずれが生じた場合でも、第一電極と第三電極との重なり面積及び第二電極と第三電極との重なり面積が変化することはない。したがって、上記位置ずれにより特性がばらつくことはない。
　本発明に係るサーミスタ集合基板は、第一方向で互いに対向する第一及び第二主面を有するサーミスタ基板と、第一方向に直交する第二方向に互いに離間した第一及び第二電極からなり、サーミスタ基板の第一主面に配置された複数の電極対と、サーミスタ基板の第二主面に、第一方向から見て複数の電極対と重なるように配置された電極と、を備えている。
　本発明に係るサーミスタ集合基板では、各電極対に対応する部分がそれぞれチップサーミスタとして機能する。したがって、上述したように、抵抗値のばらつきの小さい高精度のチップサーミスタを得るためのサーミスタ集合基板を得ることができる。
　サーミスタ基板には、複数の電極対をそれぞれ区画するように、第一主面側から溝が形成されていてもよい。
　第二方向での第一電極と第二電極との沿面距離は、第二方向での第一電極と第二電極との空間距離よりも大きく設定されていてもよい。この場合、サーミスタ基板における第一電極と第二電極との間で且つ第一主面近傍の領域の抵抗成分の値がより一層大きくなる。したがって、抵抗値のばらつきの極めて小さい高精度のチップサーミスタを得るためのサーミスタ集合基板を得ることができる。
　第一主面における第一電極と第二電極との間の領域には、凹凸が形成されていてもよい。この場合、第二方向での第一電極と第二電極との沿面距離が、第二方向での第一電極と第二電極との空間距離よりも大きく設定された構成を確実に得ることができる。
　第一主面における第一電極と第二電極との間の領域には、第二方向に交差する方向に延びる溝が形成されていてもよい。この場合、第二方向での第一電極と第二電極との沿面距離が、第二方向での第一電極と第二電極との空間距離よりも大きく設定された構成を適切且つ簡易に得ることができる。
　本発明によれば、抵抗値のばらつきの小さい高精度のチップサーミスタを提供することができる。また、本発明によれば、抵抗値のばらつきの小さい高精度のチップサーミスタを得るためのサーミスタ集合基板を提供することができる。
図１は、本実施形態に係るチップサーミスタを示す斜視図である。 図２は、本実施形態に係るチップサーミスタを示す斜視図である。 図３は、本実施形態に係るチップサーミスタを示す平面図である。 図４は、図３に示されるIV－IV線に沿った断面構成を説明する図である。 図５は、図３に示されるV－V線に沿った断面構成を説明する図である。 図６は、第一～第三電極の位置関係を説明するための図である。 図７は、本実施形態に係るチップサーミスタの製造過程を説明するための図である。 図８は、本実施形態に係るチップサーミスタの製造過程を説明するための図である。 図９は、本実施形態に係るチップサーミスタの製造過程を説明するための図である。 図１０は、本実施形態に係るチップサーミスタの製造過程を説明するための図である。 図１１は、本実施形態の変形例に係るチップサーミスタを示す斜視図である。 図１２は、図１１に示されるXII－XII線に沿った断面構成を説明する図である。 図１３は、本実施形態の変形例に係るチップサーミスタを示す斜視図である。 図１４は、図１３に示されるXIV－XIV線に沿った断面構成を説明する図である。 図１５は、本実施形態の変形例に係るチップサーミスタを示す斜視図である。 図１６は、図１５に示されるXVI－XVI線に沿った断面構成を説明する図である。 図１７は、図１５に示されるXVII－XVII線に沿った断面構成を説明する図である。 図１８は、本実施形態の変形例に係るチップサーミスタの製造過程を説明するための図である。
　以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
　まず、図１～図５を参照して、本実施形態に係るチップサーミスタ１の構成を説明する。図１及び図２は、本実施形態に係るチップサーミスタを示す斜視図である。図３は、本実施形態に係るチップサーミスタを示す平面図である。図４は、図３に示されるIV－IV線に沿った断面構成を説明する図である。図５は、図３に示されるV－V線に沿った断面構成を説明する図である。
　チップサーミスタ１は、図１～図５に示されるように、サーミスタ素体３と、第一電極５と、第二電極７と、第三電極９と、を備えている。チップサーミスタ１は、ＮＴＣ（Negative　Temperature　Coefficient）サーミスタである。チップサーミスタ１は、略直方体形状を呈している。チップサーミスタ１は、たとえば、長さが０．６ｍｍ程度に設定され、幅が０．４ｍｍ程度に設定され、高さが０．２ｍｍ程度に設定される。
　サーミスタ素体３は、第一及び第二主面３ａ，３ｂと、４つの側面３ｃ～３ｆと、有している。第一及び第二主面３ａ，３ｂは、第一方向（図中Ｚ方向）で互いに対向している。４つの側面３ｃ～３ｆは、第一主面３ａと第二主面３ｂとを連結するように第一方向に沿うように延びている。サーミスタ素体３は、たとえば、Ｍｎを主成分とし、更に、副成分としてＮｉ、Ｃｏ、Ｃａ、Ｚｒ、Ａｌ、Ｃｕ、及びＦｅの少なくとも１種以上を含有するスピネル型金属酸化物により形成されている。サーミスタ素体３は、このスピネル型金属酸化物からなる半導体セラミックである。
　サーミスタ素体３では、第一主面３ａの面積が第二主面３ｂの面積よりも小さい。第一主面３ａは、第一方向から見て、第二主面３ｂの外輪郭よりも内側に位置している。したがって、サーミスタ素体３の側面３ｃ～３ｆには、第一主面３ａ側の領域と第二主面３ｂ側の領域との間に段差が形成されている。サーミスタ素体３の厚みは、たとえば、０．２ｍｍ程度に設定される。
　第一電極５と第二電極７とは、サーミスタ素体３の第一主面３ａに配置されている。第一電極５と第二電極７とは、第一方向に直交する第二方向（たとえば、図中Ｘ方向）に互いに離間して位置している。第一及び第二電極５，７は、矩形形状（本実施形態では、長方形状）を呈している。第一電極５と第二電極７とは、各電極５，７の長辺方向が互いに平行となるように併置されている。第一及び第二電極５，７は、たとえば、０．４ｍｍ×０．２ｍｍ程度のサイズに設定される。第二方向での第一電極５と第二電極７との空間距離は、たとえば、０．２ｍｍ程度に設定される。
　第三電極９は、サーミスタ素体３の第二主面３ｂに配置されている。第三電極９は、第一方向から見て第一及び第二電極５，７と重なるように位置している。第三電極９は、矩形形状（本実施形態では、長方形状）を呈している。本実施形態では、第三電極９は、第二主面３ｂ全体を覆うように形成されている。第一及び第二電極５，７は、たとえば、０．６ｍｍ×０．４ｍｍ程度のサイズに設定される。
　第一及び第二電極５，７は、図６に示されるように、第一方向から見て第三電極９の外輪郭よりも内側に位置している。したがって、第一電極５全体が第一方向で第三電極９と対向し、第二電極７全体が第一方向で第三電極９と対向する。図６は、第一方向から見たときの、第一～第三電極の位置関係を説明するための図である。
　第一～第三電極５，７，９は、チップ型電子部品の電極として通常用いられる導電性材料（たとえば、Ａｇなど）からなる。第一～第三電極５，７，９は、上記導電性材料を含む導電性ペーストの焼結体として構成される。第一～第三電極５，７，９は、最外層としてのめっき層を含んでいてもよい。導電性材料は、上述したＡｇ以外に、Ａｕ、Ｐｔ、Ｐｄ、又はＣｕなどを含んでいてもよい。
　サーミスタ素体３の第一主面３ａにおける第一電極５と第二電極７との間の領域には、第二方向に交差（たとえば、直交）する方向（図中Ｙ方向）に延びる複数（本実施形態では、４つ）の溝１１が形成されている。複数の溝１１は、溝１１が延びる方向と直交する方向に並ぶように形成されている。このため、第一主面３ａにおける第一電極５と第二電極７との間の領域には、第二方向に見て、凹凸が形成される。凹凸が形成されていることにより、第二方向での第一電極５と第二電極７との沿面距離は、第二方向での第一電極５と第二電極７との空間距離よりも大きく設定される。溝１１が延びる方向は、各電極５，７の長辺方向と平行である。本実施形態では、溝１１の幅は５０μｍ程度、深さは３０μｍ程度に設定される。
　チップサーミスタ１では、第１主面３ａが、他の部品（例えば、回路基板や電子部品等）に対向する実装面となる。すなわち、チップサーミスタ１は、第一及び第二電極５，７が他の部品のランド電極に接続されることにより、他の部品に実装される。
　続いて、図７～図１０を参照して、上述した構成を有するチップサーミスタ１の製造過程の一例について説明する。図７～図１０は、本実施形態に係るチップサーミスタの製造過程を説明するための図である。
　まず、図７に示されるように、サーミスタ基板２１を用意する。サーミスタ基板２１は、第一方向（図中Ｚ方向）で互いに対向する第一主面２１ａと第二主面２１ｂとを有している。サーミスタ基板２１は、たとえぱ、以下の過程により形成される。公知の方法により、サーミスタ素体３の主成分であるＭｎの金属酸化物と、副成分（Ｎｉ、Ｃｏ、Ｃａ、Ｚｒ、Ａｌ、Ｃｕ、及びＦｅの少なくとも１種以上）の金属酸化物とを所定の割合で混合してサーミスタ材料を調整する。そして、このサーミスタ材料に有機バインダなどを添加してスラリーを得る。作成したスラリーからグリーンシートを成形し、成形したグリーンシートを焼成する。これにより、サーミスタ基板２１を得ることができる。
　次に、図８に示されるように、サーミスタ基板２１の第一及び第二主面２１ａ，２１ｂにそれぞれ電極２３，２４を形成する。電極２３，２４は、たとえぱ、以下の過程により形成される。サーミスタ基板２１の各主面２１ａ，２１ｂ上に導電性ペーストをスクリーン印刷法などの公知の方法により付与する。そして、導電性ペーストが付与されたサーミスタ基板２１に所望の加熱処理を実施して、導電性ペーストをサーミスタ基板２１に焼き付ける。これにより、第一及び第二主面２１ａ，２１ｂに電極２３，２４がそれぞれ形成されたサーミスタ基板２１が得られる。電極２３，２４は、たとえは、スパッタリング法などにより形成してもよい。
　次に、図９に示されるように、サーミスタ基板２１に第一主面２１ａ側から溝１１，２５を形成する。溝１１，２５は、たとえば、ダイシングブレードによりサーミスタ基板２１をハーフカットすることにより形成することができる。本実施形態では、溝１１，２５は、同じダイシングブレードを用いて形成する。図９中、（ａ）はサーミスタ基板を示す斜視図であり、（ｂ）は（ａ）に示されるｂ－ｂ線に沿った断面構成を説明するための図である。
　溝２５は、第一方向に直交し且つ互いに直交する２方向（図中Ｘ方向及びＹ方向）に延びており、格子状に形成されている。溝２５の深さは、溝１１の深さよりも大きい。溝１１は、Ｙ方向に延びる溝２５の間に、Ｙ方向に延びるように形成される。本実施形態では、溝２５の幅は５０μｍ程度、深さは１００μｍ程度に設定される。
　サーミスタ基板２１に溝１１，２５が形成されることにより、すなわち、電極２３が溝１１，２５の形成に伴って切断されることにより、第一電極５と第二電極７とが画成される。第一及び第二電極５，７の輪郭は、溝１１，２５により規定される。これにより、サーミスタ基板２１の第一主面２１ａに、それぞれが第一電極５と第二電極７とからなる複数の電極対が配置される。複数の電極対（第一及び第二電極５，７）は、溝２５により区画されている。サーミスタ基板２１の第二主面２１ｂに形成された電極２４は、第一方向から見て複数の電極対（第一及び第二電極５，７）と重なるように配置される。溝１１，２５が形成されたサーミスタ基板２１は、複数の電極対（第一及び第二電極５，７）と電極２４とが形成されたサーミスタ集合基板となる。
　次に、図１０に示されるように、溝２５が形成された位置で、サーミスタ基板２１を第一主面２１ａ側から切断する。これにより、チップサーミスタ１が得られる。図１０中、（ａ）は切断されたサーミスタ基板を示す斜視図であり、（ｂ）は（ａ）に示されるｂ－ｂ線に沿った断面構成を説明するための図である。
　サーミスタ基板２１の切断は、溝１１，２５の形成と同様に、ダイシングブレードにより行うことができる。このとき、サーミスタ基板２１を切断するために用いるダイシングブレードは、その幅が溝１１，２５を形成するために用いるダイシングブレードの幅よりも小さくものを用いる。サーミスタ基板２１を切断するために用いるダイシングブレードの幅が、溝１１，２５を形成するために用いるダイシングブレードの幅より小さいことにより、サーミスタ基板２１の切断を容易に行うことができる。
　サーミスタ基板２１が切断されることにより、すなわち電極２４が切断されることにより、第三電極９が画成される。第三電極９の輪郭は、サーミスタ基板２１の切断により規定される。
　以上のように、本実施形態では、サーミスタ素体３における、第一電極５と第三電極９とで挟まれる領域４ａ及び第二電極７と第三電極９とで挟まれる領域４ｂが、電気的に、第一電極５と第二電極７との間で第三電極９を通して直列に接続される（図４及び図５参照）。このため、チップサーミスタ１の抵抗成分は、直列接続された領域４ａと領域４ｂとの合成抵抗成分と、サーミスタ素体３における第一電極５と第二電極７との間で且つ第一主面３ａ近傍の領域４ｃの抵抗成分と、が並列接続されている合成抵抗成分で示される。領域４ｃの抵抗成分は、領域４ｃがサーミスタ素体３の極薄い領域であることから、領域４ａの抵抗成分及び領域４ｂの抵抗成分に比して極めて大きい。このため、チップサーミスタ１に流れる電流は、領域４ａと領域４ｂとを流れ易く、領域４ｃを流れ難い。したがって、チップサーミスタ１の特性は、領域４ａと領域４ｂとが支配的になり、これらの領域４ａ，４ｂが主として特性に寄与する。
　一般に、対向する複数の電極を備えるチップサーミスタの抵抗値「Ｒ」は、
　　　Ｒ＝（ａ＊ρ＊ｔ）／Ｓ
の関係式で求められる。ここで、「ａ」は係数であり、「ρ」はサーミスタ材料の比抵抗値であり、「ｔ」は電極間の距離であり、「Ｓ」は電極の重なり面積である。
　したがって、領域４ａの抵抗成分の値は、第一電極５と第三電極９との間隔に比例し、第一電極５と第三電極９との重なり面積に反比例する。第一電極５と第三電極９との間隔は、サーミスタ素体３の厚みで管理されるため、ばらつきが生じ難い。第一電極５と第三電極９との重なり面積は、比較的大きな値となるため、たとえばらつきが生じたとしても、その影響は小さい。したがって、領域４ａの抵抗成分の値にはばつきが生じ難い。同様に、領域４ｂの抵抗成分の値にもばらつきは生じ難い。これらの結果、チップサーミスタ１は、抵抗値のばらつきが小さく高精度とされる。
　本実施形態では、第一主面３ａにおける第一電極５と第二電極７との間の領域には、複数の溝１１が形成されている。これにより、第一主面３ａにおける第一電極５と第二電極７との間の領域には、凹凸が形成されるので、第二方向での第一電極５と第二電極７との沿面距離が、第二方向での第一電極５と第二電極７との空間距離よりも大きく設定される。このため、領域４ｃの抵抗成分の値がより一層大きくなり、チップサーミスタ１の特性は、領域４ａと領域４ｂとがより支配的となる。したがって、チップサーミスタ１の抵抗値のばらつきを極めて小さくできる。
　本実施形態では、上述したように、溝１１により上記凹凸が形成される構成が採用されている。これにより、第二方向での第一電極５と第二電極７との沿面距離が、第二方向での第一電極５と第二電極７との空間距離よりも大きく設定された構成を適切且つ簡易に得ることができる。たとえば、形成される溝１１の深さや数により、領域４ｃの抵抗成分の値を所望の値に容易に管理することが可能となる。
　本実施形態では、第一方向から見て、第一主面３ａは第二主面３ｂの外輪郭よりも内側に位置し、第一及び第二電極５，７は第三電極９の外輪郭よりも内側に位置している。これにより、第一及び第二電極５，７に位置ずれが生じた場合でも、第一電極５と第三電極９との重なり面積及び第二電極７と第三電極９との重なり面積が変化することはない。したがって、上記位置ずれによりチップサーミスタ１の特性がばらつくことはない。
　本実施形態では、第三電極９は、放熱部材として機能する。サーミスタ素体３が発熱した場合、生じた熱は第三電極９を介して放熱される。このため、チップサーミスタ１の定格電力を高く設定することが可能となり、チップサーミスタ１（サーミスタ素体３）の自己発熱を抑制することができる。チップサーミスタ１の自己発熱が抑制されると、チップサーミスタ１により温度測定精度が向上する。
　続いて、図１１～図１２を参照して、本実施形態に係るチップサーミスタ１の一変形例を説明する。図１１は、本実施形態の一変形例に係るチップサーミスタを示す斜視図である。図１２は、図１１に示されるXII－XII線に沿った断面構成を説明する図である。本変形例は、溝１１の数が上述した実施形態と相違する。
　本変形例では、溝１１が、第一及び第二電極５，７の互いに対向する長辺に沿ってそれぞれ形成されている。本変形例では、溝１１の数は２つとされている。本変形例においても、溝１１により第二方向での第一電極５と第二電極７との沿面距離が、第二方向での第一電極５と第二電極７との空間距離よりも大きく設定される。したがって、チップサーミスタ１の抵抗値のばらつきを極めて小さくできる。
　続いて、図１３～図１４を参照して、本実施形態に係るチップサーミスタ１の一変形例を説明する。図１３は、本実施形態の一変形例に係るチップサーミスタを示す斜視図である。図１４は、図１３に示されるXIV－XIV線に沿った断面構成を説明する図である。本変形例は、第一主面３ａにおける第一電極５と第二電極７との間の領域の表面が荒らされている。
　本変形例では、第一主面３ａにおける第一電極５と第二電極７との間の領域の表面が、ブラスト処理やレーザ照射処理などにより荒らされている。これにより、第一主面３ａにおける第一電極５と第二電極７との間の領域には、不規則な凹凸３１が形成されている。本変形例においても、第二方向での第一電極５と第二電極７との沿面距離が、第二方向での第一電極５と第二電極７との空間距離よりも大きく設定される。したがって、チップサーミスタ１の抵抗値のばらつきが極めて小さい。
　以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
　サーミスタ素体３の組成は、上述した組成に限られない。サーミスタ素体３は、たとえば、ＢａＴｉＯ３を主成分とし、副成分として希土類及びＰｂ、Ｓｒなどの金属酸化物を含む組成であってもよい。
　第三電極９は、電気絶縁性を有する材料（たとえば、ＳｉＯ２を含有するガラス又はポリイミド樹脂などの絶縁性樹脂）により覆われていてもよい。この場合、第三電極９が他の部品に接触して、短絡等が生じるのを防ぐことができる。電気絶縁性を有する材料として、ＳｉＯ２を含有するガラス又は絶縁性樹脂を用いた場合、放熱部材として機能を阻害することはない。
　第一及び第二電極５，７は、電極２３を溝１１，２５の形成に伴って切断することにより形成されているが、これに限られない。第一及び第二電極５，７は、サーミスタ基板２１の第１主面２１ａに、予めパターニングされて形成されていてもよい。
　第一主面３ａにおける第一電極５と第二電極７との間の領域には、必ずしも凹凸が形成されている必要はない。凹凸が形成されることにより、第二方向での第一電極５と第二電極７との沿面距離が、第二方向での第一電極５と第二電極７との空間距離よりも大きく設定される。したがって、チップサーミスタ１の抵抗値のばらつきを極めて小さくできる点で、上記領域には凹凸が形成されていることが好ましい。溝１１の数や深さは、上述した値に限られない。
　溝１１，２５が形成されたサーミスタ基板２１を、溝２５が形成された位置で、第一主面２１ａ側から切断しているが、これに限られない。たとえば、溝１１，２５が形成されたサーミスタ基板２１を、溝２５が形成された位置で、第二主面２１ｂ側から切断してもよい。サーミスタ基板２１に溝１１を形成した後に、サーミスタ基板２１を第一主面２１ａ側又は第二主面２１ｂ側から切断してもよい。
　本実施形態では、第一方向から見て、第一主面３ａは第二主面３ｂの外輪郭よりも内側に位置し、第一及び第二電極５，７は第三電極９の外輪郭よりも内側に位置しているが、これに限られない。たとえば、図１５～図１７に示されるように、第一方向から見て、第一主面３ａの外輪郭と第二主面３ｂの外輪郭とが一致していてもよい。第一及び第二電極５，７の外輪郭の一部が、第三電極９の外輪郭と一致していてもよい。
　続いて、図１８を参照して、図１５～図１７に示されたチップサーミスタ１の製造過程の一例について説明する。本製造過程は、サーミスタ基板２１に溝１１を形成するまでは、上述した実施形態の製造過程と同じであり、それまでの工程の説明を省略する。図１８中、（ａ）は切断されたサーミスタ基板を示す斜視図であり、（ｂ）は（ａ）に示されるｂ－ｂ線に沿った断面構成を説明するための図である。
　溝１１が形成されたサーミスタ基板２１を、図１８に示されるように、切断する。これにより、図１５～図１７に示されたチップサーミスタ１が得られる。サーミスタ基板２１の切断は、上述したように、ダイシングブレードにより行うことができる。このとき、上述した実施形態の製造過程と同じく、第三電極９が画成される。
　上述した実施形態及び変形例では、チップサーミスタ１として、ＮＴＣサーミスタを例にとって説明したが、本発明は、これに限定されない。本発明は、ＰＴＣ（Positive　Temperature　Coefficient）サーミスタなど他のチップサーミスタに適用してもよい。
　本発明は、チップサーミスタに利用できる。
　１…チップサーミスタ、３…サーミスタ素体、３ａ…第一主面、３ｂ…第二主面、５…第一電極、７…第二電極、９…第三電極、１１…溝、２１…サーミスタ基板、２１ａ…第一主面、２１ｂ…第二主面、２３，２４…電極、２５…溝。

Claims (10)

  1. 　チップサーミスタであって、
    　第一方向で互いに対向する第一及び第二主面を有するサーミスタ素体と、
    　前記サーミスタ素体の前記第一主面に、前記第一方向に直交する第二方向に互いに離間して配置された第一及び第二電極と、
    　前記サーミスタ素体の前記第二主面に、前記第一方向から見て前記第一及び第二電極と重なるように配置された第三電極と、を備えている。
  2. 　請求項１に記載のチップサーミスタであって、
    　前記第二方向での前記第一電極と前記第二電極との沿面距離は、前記第二方向での前記第一電極と前記第二電極との空間距離よりも大きく設定されている。
  3. 　請求項２に記載のチップサーミスタであって、
    　前記第一主面における前記第一電極と前記第二電極との間の領域には、凹凸が形成されている。
  4. 　請求項３に記載のチップサーミスタであって、
    　前記第一主面における前記第一電極と前記第二電極との間の領域には、前記第二方向に交差する方向に延びる溝が形成されている。
  5. 　請求項１～４のいずれか一項に記載のチップサーミスタであって、
    　前記第一方向から見て、前記第一主面は前記第二主面の外輪郭よりも内側に位置し、前記第一及び第二電極は前記第三電極の外輪郭よりも内側に位置している。
  6. 　サーミスタ集合基板であって、
    　第一方向で互いに対向する第一及び第二主面を有するサーミスタ基板と、
    　前記第一方向に直交する第二方向に互いに離間した第一及び第二電極からなり、前記サーミスタ基板の前記第一主面に配置された複数の電極対と、
    　前記サーミスタ基板の前記第二主面に、前記第一方向から見て前記複数の電極対と重なるように配置された電極と、を備えている。
  7. 　請求項６に記載のサーミスタ集合基板であって、
    　前記サーミスタ基板には、前記複数の電極対をそれぞれ区画するように、前記第一主面側から溝が形成されている。
  8. 　請求項６又は７に記載のサーミスタ集合基板であって、
    　前記第二方向での前記第一電極と前記第二電極との沿面距離は、前記第二方向での前記第一電極と前記第二電極との空間距離よりも大きく設定されている。
  9. 　請求項８に記載のサーミスタ集合基板であって、
    　前記第一主面における前記第一電極と前記第二電極との間の領域には、凹凸が形成されている。
  10. 　請求項９に記載のサーミスタ集合基板であって、
    　前記第一主面における前記第一電極と前記第二電極との間の領域には、前記第二方向に交差する方向に延びる溝が形成されている。
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