JPS6233401A - 負特性サ−ミスタの製造方法 - Google Patents
負特性サ−ミスタの製造方法Info
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- JPS6233401A JPS6233401A JP17390785A JP17390785A JPS6233401A JP S6233401 A JPS6233401 A JP S6233401A JP 17390785 A JP17390785 A JP 17390785A JP 17390785 A JP17390785 A JP 17390785A JP S6233401 A JPS6233401 A JP S6233401A
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- JP
- Japan
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- electrode
- thermistor
- dicing
- wafer
- negative characteristic
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- Pending
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- Thermistors And Varistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
庄ＪＬＬｑ千団り正型一
本発明は負特性サーミスタの製造方法に関し、殊にプリ
ント基板等に直接取り付けるのに好適なフェイスダウン
（ｆａｃｅ ｄｏｗｎ） 形の負特性サーミスタの製
造方法に関するものである。
ント基板等に直接取り付けるのに好適なフェイスダウン
（ｆａｃｅ ｄｏｗｎ） 形の負特性サーミスタの製
造方法に関するものである。
従】ぴＩ１術−
従来、この種の負特性サーミスタの製造は次のようにし
て行われていた。先ず、第５図に示すようなウェハ吠の
、ＭｎｌＮｉｌＣＯ％ ＣＬＩ系等ノセラミックのウェ
ハ１の片面１ａに、銀又は銀バラジュウムペースト等の
電極材料をパターン印刷し、その後焼成して図示のよう
な帯状の多数の電極２・・・を形成する。次に、ダイシ
ング装置により、第６図の鎖線３及び点線４コこ沿って
所定寸法にダイシングすることによって、第７図に示す
ようなフェイスダウン形の負特性サーミスタＳが製造さ
れていた。
て行われていた。先ず、第５図に示すようなウェハ吠の
、ＭｎｌＮｉｌＣＯ％ ＣＬＩ系等ノセラミックのウェ
ハ１の片面１ａに、銀又は銀バラジュウムペースト等の
電極材料をパターン印刷し、その後焼成して図示のよう
な帯状の多数の電極２・・・を形成する。次に、ダイシ
ング装置により、第６図の鎖線３及び点線４コこ沿って
所定寸法にダイシングすることによって、第７図に示す
ようなフェイスダウン形の負特性サーミスタＳが製造さ
れていた。
前記の電極２・・・の形成は、パターン印刷に代えて、
ウェハ１に適当なマスキングを施して電極材料を蒸着さ
せることによっても行うことができるこのようにして製
造された負特性サーミスタＳは、例えば、２個の電極５
．６が形成されている而Ｓａを下にしてプリント基′板
等に直接取り付けられる。
ウェハ１に適当なマスキングを施して電極材料を蒸着さ
せることによっても行うことができるこのようにして製
造された負特性サーミスタＳは、例えば、２個の電極５
．６が形成されている而Ｓａを下にしてプリント基′板
等に直接取り付けられる。
口（’−−４
このようなサーミスタＳの特性は、電極５．６間の間隔
すの大きさに極めて鋭敏に左右されるので、所定の特性
のものを歩留り良く得ようとするならば、間隔すは常に
一定としなければならない。各電極５．６の位置、寸法
についても同様のことがいえる。
すの大きさに極めて鋭敏に左右されるので、所定の特性
のものを歩留り良く得ようとするならば、間隔すは常に
一定としなければならない。各電極５．６の位置、寸法
についても同様のことがいえる。
しかしながら、従来の製造方法に於いては、そのように
することは極めて困難である。即ち、前述のパターン印
刷法による場合は、パターン印刷時に発生するペースト
のタレ又はにじみ、及びダイシング時の位置ずれ等によ
って、蒸着法による場合は、同じくダイシング時の位置
すれ等によって間隔ｂ１電極５．６の位置、寸法のバラ
ツキが大きく、所望の特性のサーミスタを得ることが困
難であるという欠点がある。
することは極めて困難である。即ち、前述のパターン印
刷法による場合は、パターン印刷時に発生するペースト
のタレ又はにじみ、及びダイシング時の位置ずれ等によ
って、蒸着法による場合は、同じくダイシング時の位置
すれ等によって間隔ｂ１電極５．６の位置、寸法のバラ
ツキが大きく、所望の特性のサーミスタを得ることが困
難であるという欠点がある。
このような欠点を解消するためには、先ず、ペースト印
刷時にタレ又はにじみが発生しないようにすればよいの
であるが、現在の厚膜印刷技術ではそれを実現すること
は困難である。また、ダイシング時の位置ずれの発生の
防止は、パターン印刷又は蒸着とダイシングとが全く性
質の異なる別の工程で異なった装置を用いて行わなけれ
ばならない現在の技術をもってしてはこれまた困難であ
る。
刷時にタレ又はにじみが発生しないようにすればよいの
であるが、現在の厚膜印刷技術ではそれを実現すること
は困難である。また、ダイシング時の位置ずれの発生の
防止は、パターン印刷又は蒸着とダイシングとが全く性
質の異なる別の工程で異なった装置を用いて行わなけれ
ばならない現在の技術をもってしてはこれまた困難であ
る。
本発明は、上記のような現状に鑑みてなされたものであ
り、電極間隔を常に所定の大きさに、及び各電極の位置
、寸法を所定の値のものとすることができ、従って所定
の特性を存する負特性サーミスタを歩留り良く得ること
ができる負特性サーミスタの製造方法を提供することを
目的としている。
り、電極間隔を常に所定の大きさに、及び各電極の位置
、寸法を所定の値のものとすることができ、従って所定
の特性を存する負特性サーミスタを歩留り良く得ること
ができる負特性サーミスタの製造方法を提供することを
目的としている。
一〇 −の −
上記目的を達成するため、本発明の負特性サーミスタの
製造方法は、ウェハの片面全面に電極を形成した後、こ
の面にダイシング装置によってサーミスタチップの電極
間隔に等しい幅の溝を形成して前記全面電極を帯状の電
極となし、しがる後又は同時に、前記ダイシング装置を
用いてウェハをサーミスタチップにダイシングすること
を要旨としている。
製造方法は、ウェハの片面全面に電極を形成した後、こ
の面にダイシング装置によってサーミスタチップの電極
間隔に等しい幅の溝を形成して前記全面電極を帯状の電
極となし、しがる後又は同時に、前記ダイシング装置を
用いてウェハをサーミスタチップにダイシングすること
を要旨としている。
実−」Ｅ−出御
以下に、本発明方法の一実施例を添付図面と共に説明す
る。
る。
第２図乃至第４図は本発明の製造方法の一例を工程順に
説明する図である。
説明する図である。
先ず、ウェハ状に焼成された負特性サーミスタウェハ７
の片面７ａの全面に通常の厚膜印刷機によって銀ペース
ト又は銀バラジュウムペースト等を印刷し、その後焼成
して全面電極８を形成する。第２図（ａ）に全面電極８
が形成された状態の斜視図を、同図（ｂ）にその断面図
を示す。
の片面７ａの全面に通常の厚膜印刷機によって銀ペース
ト又は銀バラジュウムペースト等を印刷し、その後焼成
して全面電極８を形成する。第２図（ａ）に全面電極８
が形成された状態の斜視図を、同図（ｂ）にその断面図
を示す。
次いで、第３図に示すように、ダイシング装置によりウ
ェハ７の片面７ａ側をいわゆるハーフカットして縞状に
多数の所定幅の溝９を形成する、換言すれば、全面電極
８の所定幅を平行に取り除くことによって所定間隔を介
して配された多数の帯状電極１０を形成する。第３図（
ａ）はその斜視図、同図（ｂ）はその断面図である。こ
の時、谷溝９の幅及び深さは常に一定となるようにしな
ければならないが、これは一般に使用しているダイシン
グ装置により制御可能である。尚、溝９の所定幅とは、
サーミスタチップの電極間隔に等しい幅を意味する。
ェハ７の片面７ａ側をいわゆるハーフカットして縞状に
多数の所定幅の溝９を形成する、換言すれば、全面電極
８の所定幅を平行に取り除くことによって所定間隔を介
して配された多数の帯状電極１０を形成する。第３図（
ａ）はその斜視図、同図（ｂ）はその断面図である。こ
の時、谷溝９の幅及び深さは常に一定となるようにしな
ければならないが、これは一般に使用しているダイシン
グ装置により制御可能である。尚、溝９の所定幅とは、
サーミスタチップの電極間隔に等しい幅を意味する。
全面電極８のハーフカットにより溝９と帯状電極１０と
が形成されたウェノゾはその位置を保ったままで、溝９
を形成したダイシング装置を用いて第４図（ａ）及び（
ｂ）の鎖線１１及び点線１２に沿って、ダイシング（い
わゆるスルーカット）される。第４図（Ｃ）にこのダイ
シングがおこなわれた後のウェハ７の断面図を示す。
が形成されたウェノゾはその位置を保ったままで、溝９
を形成したダイシング装置を用いて第４図（ａ）及び（
ｂ）の鎖線１１及び点線１２に沿って、ダイシング（い
わゆるスルーカット）される。第４図（Ｃ）にこのダイ
シングがおこなわれた後のウェハ７の断面図を示す。
このダイシングの結果、第１図に示すような一方の而Ｔ
ａの両端のそれぞれに電極１３，１４が所定間隔ａを介
して設けられた、フェイスダウン形の負特性サーミスタ
Ｔが得られる。第１図（ａ）、（ｂ）はそれぞれサーミ
スタＴの平面図、側面図を示している。
ａの両端のそれぞれに電極１３，１４が所定間隔ａを介
して設けられた、フェイスダウン形の負特性サーミスタ
Ｔが得られる。第１図（ａ）、（ｂ）はそれぞれサーミ
スタＴの平面図、側面図を示している。
光匪旦象１
以上説明したことから明らがなように、本発明の負特性
サーミスタの製造方法によれば、次のような効果がもた
らされる。
サーミスタの製造方法によれば、次のような効果がもた
らされる。
（１）電極をスクリーン印刷によって或いはマスキング
を施しての蒸着によって所定パターンに形成することが
ないので、ペーストのタレ又はにじみによって電極間隔
がばらつくことがなく）また、電極パターンの形成と個
々のチップへのダイシングがウェハを動かすことなく行
うことができるので、電極の位置、寸法は常に所定の値
のものとすることができる。従って、得られる負特性サ
ーミスタの特性がばらつくことがないので、歩留りが向
上する。
を施しての蒸着によって所定パターンに形成することが
ないので、ペーストのタレ又はにじみによって電極間隔
がばらつくことがなく）また、電極パターンの形成と個
々のチップへのダイシングがウェハを動かすことなく行
うことができるので、電極の位置、寸法は常に所定の値
のものとすることができる。従って、得られる負特性サ
ーミスタの特性がばらつくことがないので、歩留りが向
上する。
（２）従来の方法では、パターン印刷又は蒸着による電
極パターンの形成と、ダイシングとが全く別の工程で行
われていたので、それぞれの工程に於いて位置合わせを
行わなければならなかったのであるが、本発明の方法に
よれば、位置合わせの作業は不要である。
極パターンの形成と、ダイシングとが全く別の工程で行
われていたので、それぞれの工程に於いて位置合わせを
行わなければならなかったのであるが、本発明の方法に
よれば、位置合わせの作業は不要である。
（３）更に、マスキング等の作業がないので、工程が少
なくなり、コストダウンを図ることができる。
なくなり、コストダウンを図ることができる。
第１図は本発明方法の一実施例により製造された負特性
サーミスタの一例の外形を示す図、第２図乃至第４図は
その実施例を工程順に説明する図、第５図は従来の製造
方法を説明するための図、第６図はその一部拡大図、第
７図は第５図の従来例により製造された負特性サーミス
タの斜視図である。 図に於いて、 ７・・・ウェハ、７ａ・・・片面、８・・・全面電極、
１０・・・帯状電極、Ｔ・・・負特性サーミスタ。 特許出願人 株式会社 村田製作所 第１図 第２図 第３図 第４図 第５図
サーミスタの一例の外形を示す図、第２図乃至第４図は
その実施例を工程順に説明する図、第５図は従来の製造
方法を説明するための図、第６図はその一部拡大図、第
７図は第５図の従来例により製造された負特性サーミス
タの斜視図である。 図に於いて、 ７・・・ウェハ、７ａ・・・片面、８・・・全面電極、
１０・・・帯状電極、Ｔ・・・負特性サーミスタ。 特許出願人 株式会社 村田製作所 第１図 第２図 第３図 第４図 第５図
Claims (1)
- ウェハの片面全面に電極を形成した後、この面にダイ
シング装置によってサーミスタチップの電極間隔に等し
い幅の溝を形成して前記全面電極を帯状の電極となし、
しかる後又は同時に、前記ダイシング装置を用いてウェ
ハをサーミスタチップにダイシングすることを特徴とす
る負特性サーミスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17390785A JPS6233401A (ja) | 1985-08-07 | 1985-08-07 | 負特性サ−ミスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17390785A JPS6233401A (ja) | 1985-08-07 | 1985-08-07 | 負特性サ−ミスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233401A true JPS6233401A (ja) | 1987-02-13 |
Family
ID=15969289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17390785A Pending JPS6233401A (ja) | 1985-08-07 | 1985-08-07 | 負特性サ−ミスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233401A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281055U (ja) * | 1988-12-09 | 1990-06-22 | ||
| JPH06215908A (ja) * | 1992-11-30 | 1994-08-05 | Mitsubishi Materials Corp | チップ型サーミスタ及びその製造方法 |
| JP2001167907A (ja) * | 1992-11-30 | 2001-06-22 | Mitsubishi Materials Corp | チップ型サーミスタ及びその製造方法 |
| US9076576B2 (en) | 2010-11-22 | 2015-07-07 | Tdk Corporation | Chip thermistor and thermistor assembly board |
| CN108039256A (zh) * | 2017-12-20 | 2018-05-15 | 广东爱晟电子科技有限公司 | 一种新型热敏电阻排芯片及其制备方法 |
| JP2018107412A (ja) * | 2016-12-28 | 2018-07-05 | 株式会社村田製作所 | 積層型電子部品の製造方法および積層型電子部品 |
| JP2018107411A (ja) * | 2016-12-28 | 2018-07-05 | 株式会社村田製作所 | 積層型電子部品の製造方法および積層型電子部品 |
-
1985
- 1985-08-07 JP JP17390785A patent/JPS6233401A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281055U (ja) * | 1988-12-09 | 1990-06-22 | ||
| JPH0627962Y2 (ja) * | 1988-12-09 | 1994-07-27 | 和泉電気株式会社 | 半導体装置 |
| JPH06215908A (ja) * | 1992-11-30 | 1994-08-05 | Mitsubishi Materials Corp | チップ型サーミスタ及びその製造方法 |
| JP2001167907A (ja) * | 1992-11-30 | 2001-06-22 | Mitsubishi Materials Corp | チップ型サーミスタ及びその製造方法 |
| US9076576B2 (en) | 2010-11-22 | 2015-07-07 | Tdk Corporation | Chip thermistor and thermistor assembly board |
| JP2018107412A (ja) * | 2016-12-28 | 2018-07-05 | 株式会社村田製作所 | 積層型電子部品の製造方法および積層型電子部品 |
| JP2018107411A (ja) * | 2016-12-28 | 2018-07-05 | 株式会社村田製作所 | 積層型電子部品の製造方法および積層型電子部品 |
| US10886061B2 (en) | 2016-12-28 | 2021-01-05 | Murata Manufacturing Co., Ltd. | Multilayer electronic component manufacturing method and multilayer electronic component |
| US10886060B2 (en) | 2016-12-28 | 2021-01-05 | Murata Manufacturing Co., Ltd. | Multilayer electronic component manufacturing method and multilayer electronic component |
| CN108039256A (zh) * | 2017-12-20 | 2018-05-15 | 广东爱晟电子科技有限公司 | 一种新型热敏电阻排芯片及其制备方法 |
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