WO2011114438A1 - 速度検出装置 - Google Patents

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WO2011114438A1
WO2011114438A1 PCT/JP2010/054428 JP2010054428W WO2011114438A1 WO 2011114438 A1 WO2011114438 A1 WO 2011114438A1 JP 2010054428 W JP2010054428 W JP 2010054428W WO 2011114438 A1 WO2011114438 A1 WO 2011114438A1
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WO
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pulse
value
unit
register
overflow
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PCT/JP2010/054428
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Inventor
広 吉川
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三菱電機株式会社
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P3/00—Measuring linear or angular speed; Measuring differences of linear or angular speeds
    • G01P3/42—Devices characterised by the use of electric or magnetic means
    • G01P3/44—Devices characterised by the use of electric or magnetic means for measuring angular speed
    • G01P3/48—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage
    • G01P3/481—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage of pulse signals
    • G01P3/489—Digital circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G06F7/49905—Exception handling
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P3/00—Measuring linear or angular speed; Measuring differences of linear or angular speeds
    • G01P3/42—Devices characterised by the use of electric or magnetic means
    • G01P3/44—Devices characterised by the use of electric or magnetic means for measuring angular speed
    • G01P3/48—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage
    • G01P3/481—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage of pulse signals

Definitions

  • the present invention relates to a speed detection device that detects an AC signal having a frequency proportional to the speed, rotational speed, rotational speed, or the like of a moving object.
  • the speed detection device disclosed in Patent Document 1 has a problem that it is difficult to perform digital filter processing at a later stage because the capture period, which is a period for obtaining a set of the pulse counting register and the pulse timing register, is not constant. there were. Therefore, when digital filter processing is put in the latter stage, the frequency is obtained and buffered using the latest set of pulse count register and pulse timing register obtained at each calculation cycle on the microprocessor side. Will go. For this reason, in some cases, some data may be discarded without being used, which causes a problem of frequency accuracy deterioration.
  • the present invention has been made in view of the above, and an object of the present invention is to obtain a speed detection device that does not degrade frequency accuracy, is constantly updated, has a relatively small circuit scale, and has little overhead on software. .
  • the present invention includes a pulse counting unit that counts the number of pulses of an input signal from the outside, and is counted up by a clock and cleared by the pulse.
  • a pulse timing unit that counts the time from the pulse
  • an overflow detection unit that detects that the pulse timing unit overflows and holds it in an overflow register
  • a capture clock that obtains measurement results at regular intervals
  • the output from the counting unit is held in the pulse counting register, and the capture unit that holds the output from the pulse timing unit in the pulse timing register, the value of the pulse counting register, the value of the pulse timing register, and the overflow Read the value of the register, and calculate the frequency by a predetermined calculation.
  • a frequency calculating unit that calculates the pulse timing data when the pulse timing unit overflows, the pulse timing data at the previous interrupt is obtained by the period of the capture clock / the period of the timing clock
  • the frequency calculation value is calculated by adding a predetermined constant and calculating pulse time data that is time from the last pulse / time clock.
  • the capture cycle is made constant, there is no frequency deterioration, data is constantly updated, the circuit scale is relatively small, and the overhead to software can be reduced.
  • FIG. 1 is a diagram illustrating a configuration example of a speed detection device according to the first exemplary embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a configuration example of the overflow detection unit and the calculation unit in FIG. 1.
  • FIG. 3 is a diagram illustrating a configuration example of an overflow detection unit and a calculation unit of the speed detection device according to the second exemplary embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a configuration example of an overflow detection unit and a calculation unit of the speed detection device according to the third embodiment of the present invention.
  • FIG. 5 is a diagram showing an example of a design procedure of the speed detection device of FIG.
  • FIG. 6 is a diagram illustrating an example of a processing procedure of the calculation unit in FIG. 1.
  • FIG. 7 is an explanatory diagram of processing contents of the calculation unit of FIG.
  • FIG. 8 is a diagram for explaining an operation of a hardware part of the speed detection device of FIG.
  • FIG. 9 is a diagram for explaining another operation of the hardware portion of the speed detection device of FIG.
  • FIG. 10 is a diagram illustrating a configuration example of a calculation unit according to the fourth embodiment of the present invention.
  • FIG. 11 is a diagram illustrating an example of a design procedure of the speed detection device according to the fourth embodiment of the present invention.
  • FIG. 12 is a diagram illustrating an example of a processing procedure of the buffer processing unit in FIG.
  • FIG. 13 is a diagram illustrating an example of a processing procedure of the arithmetic processing unit in FIG. 10.
  • FIG. 10 is a diagram illustrating a configuration example of a calculation unit according to the fourth embodiment of the present invention.
  • FIG. 11 is a diagram illustrating an example of a design procedure of the speed detection device according to the fourth embodiment of the present invention.
  • FIG. 14 is an explanatory diagram of processing contents of the calculation unit of FIG.
  • FIG. 15 is an explanatory diagram of other processing contents of the calculation unit of FIG.
  • FIG. 16 is a diagram of a configuration example of the speed detection device according to the fifth embodiment of the present invention.
  • FIG. 17 is a diagram of a configuration example of a speed detection device according to the sixth embodiment of the present invention.
  • FIG. 18 is a diagram illustrating an example of accuracy degradation of the speed detection device disclosed in Patent Document 1.
  • FIG. 19 is a diagram illustrating an example of a simulation result of the speed detection device disclosed in Patent Document 1.
  • FIG. 20 is a diagram illustrating an example of a simulation result of the speed detection device according to the fourth embodiment of the present invention.
  • FIG. 1 is a diagram illustrating a configuration example of a speed detection device according to the first exemplary embodiment of the present invention.
  • the role of the speed detection device 1 is to detect the frequency of the input signal IN.
  • the related diagrams are shown in FIGS.
  • the speed detection device 1 mainly includes a waveform shaping unit 101, an edge detection unit 106, a pulse counting unit 107, a clocking clock generation unit 103, a pulse timing unit 109, and a capture clock generation unit. 104, an overflow detection unit 108, a capture unit 110, an interrupt request unit 111, and a calculation unit (frequency calculation unit) 113.
  • the speed detection device 1 is described as a single device in FIG. 1, but may be a partial function of a certain device.
  • the name does not have to be a speed detection device, and is sometimes called “** control device” or “** control system”.
  • variable name may appear on the right and left sides of mathematical expressions. In that case, it means to use the previous value of the variable on the right side.
  • the waveform shaping unit 101 shapes the input signal IN to convert it into a rectangular wave (pulse signal P), and insulates the input signal IN from the internal signal using a photocoupler or the like.
  • the edge detection unit 106 detects only one of the rising edge and falling edge of the pulse signal P and outputs it as a pulse edge (pulse) PE.
  • This pulse edge PE becomes H of a predetermined pulse width only at the moment when the edge is detected, and becomes L otherwise.
  • the time clock generator 103 generates a time clock CK_TIM for the pulse timer 109 to measure time.
  • the capture clock generation unit 104 generates a capture clock CK_CAP that is a timing for obtaining a measurement result at regular intervals.
  • the pulse counting unit 107 is configured such that the initial state of the output value is 0, and the output value is counted up by the pulse edge PE from the edge detecting unit 106. In other words, this counter has no reset condition and operates in free run.
  • the pulse timer 109 counts up with the clock CK_TIM from the clock generator 103 and is cleared by the pulse edge PE from the edge detector 106 to measure the time from the last pulse edge PE.
  • the capture unit 110 holds the live pulse count value LN from the pulse count unit 107 in the pulse count register CN at the timing of the capture clock CK_CAP from the capture clock generation unit 104. In addition, the capture unit 110 holds the live pulse timing value LT from the pulse timing unit 109 in the pulse timing register CT at the timing of the capture clock CK_CAP from the capture clock generation unit 104.
  • the pulse timing unit 109 measures the time from the last input pulse edge PE, and when capture occurs, the capture unit 110 captures the instantaneous value.
  • the capture unit 110 holds the time from the last input pulse edge PE until capture occurs.
  • the timer (pulse timing unit 109) only needs to prepare a bit width that can be sufficiently measured during the capture period Tcap. If the pulse edge PE is not input for a longer time, the timer overflows to detect overflow. An overflow is detected by the unit 108.
  • the interrupt request unit 111 outputs an interrupt request IRQ at the timing of the capture clock CK_CAP from the capture clock generation unit 104. Further, the interrupt request unit 111 cancels the interrupt request IRQ by an interrupt request clear request ICRQ (not shown) from the arithmetic unit 113.
  • the interrupt request clear request ICRQ will be described later.
  • FIG. 2 is a diagram illustrating a configuration example of the overflow detection unit and the calculation unit in FIG.
  • the arithmetic unit 113 detects that the overflow occurs when there is a difference between the value of the pulse count register at the previous interrupt and the value of the pulse register at the current interrupt. It is determined that the error has not occurred, and the overflow register OVF is reset. In addition, when there is no difference between the value of the pulse count register at the previous interrupt and the value of the pulse count register at the current interrupt, the arithmetic unit 113 causes an overflow due to the value of the overflow register OVF. Judge whether or not. Whether an overflow has occurred is set in an overflow flag OVFF.
  • FIG. 8 is a diagram for explaining one operation of the hardware part of the speed detection device of FIG. FIG. 8 shows a timing chart of each signal when no overflow has occurred.
  • the live pulse count value LN is counted up according to the pulse edge PE and is held in the pulse count register CN at the timing of the capture clock CK_CAP.
  • the live pulse timing value LT increases from when the last pulse edge PE is input until it is cleared by the next pulse edge PE, and is held in the pulse timing register CT at the timing of the capture clock CK_CAP.
  • FIG. 9 is a diagram for explaining another operation of the hardware part of the speed detection device of FIG. FIG. 9 shows a timing chart of each signal when an overflow occurs.
  • the live pulse count value LN is held in the pulse count register CN, and the live pulse count value LT is held in the pulse count register CT. Is done.
  • the arithmetic unit 113 has a difference between the value of the pulse count register at the previous interrupt and the value of the pulse count register at the current interrupt. Then, it is determined that no overflow has occurred, and the value of the overflow register OVF is cleared.
  • the calculation unit 113 generates an overflow because there is no difference between the value of the pulse count register at the previous interrupt and the value of the pulse count register at the current interrupt and the value of OVF is 1.
  • FIG. 5 is a diagram showing an example of a design procedure of the speed detection device of FIG.
  • Specification setting step 301 A capture cycle Tcap, a maximum input frequency Fmax, a minimum input frequency Fmin, and a target accuracy ACCt are set.
  • the above are 0x1f, 160, 0x1fff, 6250, and 2500000, respectively.
  • FIG. 6 is a diagram illustrating an example of a processing procedure of the calculation unit in FIG.
  • the calculation unit 113 is activated by an interrupt request IRQ, and includes, as main components, a data reading step 201, an overflow processing step 202, an interrupt request clearing step 203, a numerator calculation step 204, a denominator calculation step 205, a frequency It has a calculation step 206 and a previous value setting step 207.
  • the clocking clock cycle is 1 / clocking clock frequency Ftim.
  • Read step 201 The calculation unit 113 reads CN and CT from the capture unit 110 and copies them to the local variables XN and XT.
  • Overflow processing step 202 The calculation unit 113 obtains the overflow flag OVFF by performing any one of FIG. 2, FIG. 3, and FIG.
  • Interrupt request clear step 203 Operation unit 113 outputs an interrupt request clear request ICRQ.
  • Molecular calculation step 204 The calculation unit 113 calculates the local variable NUM using the following equation.
  • NUM MIN ((XN-YN) & NMASK0, NMAX) That is, based on the value obtained by subtracting the value of the pulse count register (YN) at the previous interrupt from the value of the pulse count register (XN) at the current interrupt (from the previous interrupt to the current interrupt) The number NUM of pulse edges input during the period Tcap) is obtained.
  • the calculation unit 113 adds a predetermined constant value (TCAP) obtained by the capture clock cycle / timed clock cycle to the previous pulse timing data (YT), Pulse timing data (XT) that is the time / time clock period from the last pulse edge PE is obtained.
  • TCAP predetermined constant value
  • XT Pulse timing data
  • Frequency calculation step 206 The calculation unit 113 calculates the frequency calculation value F using the following equation using the pulse timing data (XT) obtained in step 205.
  • FIG. 7 is an explanatory diagram of processing contents of the calculation unit of FIG. CASE 1 is an example in which one or more pulse edges PE are input between the time when the first capture clock CK_CAP in FIG. 7 is input and the time when the second capture clock CK_CAP is input.
  • the number NUM of pulse edges PE is 12, and there are 12 pulse periods in the section described as (TCAP + YT ⁇ XT) / Ftim. Therefore, it can be seen that there is no problem with the value of NUM as the numerator of the formula for calculating the frequency calculation value F.
  • the calculation unit 113 calculates the frequency calculation value (that is, the time clock) assuming that the pulse edge PE is input immediately after the number of pulse edges input within a predetermined period is zero.
  • the frequency calculation value F is estimated by selecting the lower value of the frequency / pulse timing data) and the previous frequency calculation value (F).
  • FIG. 18 is a diagram illustrating an example of accuracy degradation of the speed detection device disclosed in Patent Document 1.
  • FIG. 18 shows a capture cycle Tcap (capture timing) that is a cycle in which a set of the pulse count register and the pulse timing register is obtained, and a calculation cycle Tcal on the microprocessor side.
  • Tcap capture timing
  • the frequency is obtained and buffered by using a set of the pulse count register and the pulse timing register. Therefore, as shown in FIG. 18, some data may be discarded without being used, which has been a cause of frequency accuracy deterioration. On the other hand, such a problem does not occur in the speed detection device 1 according to the first embodiment.
  • the speed detection device 1 includes the pulse counting unit 107, the pulse timing unit 109, the timing clock generation unit 103, the capture clock generation unit 104, the overflow detection unit 108, Since the capture unit 110 and the calculation unit 113 are included and the capture cycle Tcap is constant, a part of the data is discarded without being used as in the speed detection device disclosed in Patent Document 1. There is no deterioration in frequency accuracy.
  • the speed detection apparatus 1 periodically acquires data (frequency calculation value F) by the capture clock CK_CAP regardless of whether the pulse edge PE enters, and updates the data. Therefore, the problem that the data is not updated when there is no pulse edge PE as in the speed detection device disclosed in Patent Document 1 below does not occur. That is, in the speed detection device disclosed in Patent Document 1, when the pulse edge PE is not input, the set (capture period Tcap) of the pulse count register and the pulse timing register cannot be obtained, so the latest frequency calculation value F is obtained. There was a problem that I could not.
  • pulse missing detection means for detecting that the pulse signal has not been input for a long period of time is provided, and when the pulse is missing, a process of recognizing the frequency calculation value as 0 must be performed.
  • a missing pulse detection unit is unnecessary.
  • the pulse time measurement counter may be configured by only one latch (in this embodiment, the pulse timing register CT of the capture unit 110).
  • the speed detection device disclosed in Patent Document 2 requires a double latch to latch at the pulse edge to latch the counter value for measuring the pulse time, and further to latch at the capture clock.
  • the speed detection device 1 according to the first exemplary embodiment of the present invention does not require extra hardware resources.
  • the pulse timing data (YT) at the previous interruption is a predetermined constant value obtained by the capture clock cycle / timed clock cycle.
  • TCAP pulse time data
  • XT pulse time data that is the time / time clock period from the last pulse edge PE is obtained.
  • the speed detection device 1 when the number of pulse edges input within a predetermined period is zero, the frequency calculation value assumed that the pulse edge PE is input immediately after that. Since the lower value of the previous frequency calculation value is selected, the frequency calculation value F is periodically obtained by the clock CK_TIM regardless of whether or not the pulse edge PE enters. Is possible.
  • the speed detection device disclosed in Patent Document 2 the treatment content when no pulse edge PE is input within a predetermined period is not clearly described. However, the speed detection device according to the first embodiment of the present invention is not disclosed. In 1, these treatment contents are also clearly shown.
  • Embodiment 2 we introduce a slightly different method for detecting overflow.
  • whether or not an overflow has occurred is managed by the overflow register OVF of the overflow detection unit 108.
  • whether or not an overflow has occurred is managed by a memory. Other than that, there is no change at all, so only the changed part will be explained.
  • FIG. 3 is a diagram illustrating a configuration example of an overflow detection unit and a calculation unit of the speed detection device according to the second exemplary embodiment of the present invention.
  • the overflow detection unit 108 is the same as that in the first embodiment.
  • the calculation unit 113 is configured to determine whether or not an overflow has occurred, and is configured to hold the overflow flag OVFF in the memory.
  • the overflow register OVF When the overflow register OVF is set, it is determined that an overflow has occurred and the overflow flag is determined. OVFF is set and the overflow register OVF of the overflow detection unit 108 is cleared. If there is a difference between the value of the pulse count register at the previous interrupt and the value of the pulse count register at the current interrupt, the arithmetic unit 113 determines that no overflow has occurred and determines that the overflow flag OVFF To clear.
  • the overflow detection unit 108 in FIG. 3 sets the overflow register OVF when the live pulse timing value LT exceeds the maximum value.
  • the arithmetic unit 113 sets the overflow flag OVFF by interrupt processing, holds the overflow flag OVFF, and clears the overflow register OVF of the overflow detection unit 108. That is, when the overflow register OVF changes from 0 to 1, the overflow flag OVFF is held and the overflow register OVF is cleared.
  • the speed detection device 1 is configured to determine whether or not an overflow has occurred and hold the overflow flag OVFF in the memory.
  • the configuration of the calculation unit 113 can be simplified.
  • Embodiment 3 FIG. Next, we will introduce a slightly different method for detecting overflow.
  • whether or not an overflow has occurred is coordinated by the overflow detection unit 108 and the calculation unit 113.
  • whether or not an overflow has occurred is automatically detected by the overflow detection unit 108.
  • the arithmetic unit 113 reads the overflow register OVF and sets it to the overflow flag OVFF.
  • FIG. 4 is a diagram illustrating a configuration example of an overflow detection unit and a calculation unit of the speed detection device according to the third embodiment of the present invention.
  • the overflow detection unit 108 sets the overflow register OVF when the live pulse timing value LT exceeds the maximum value, and clears the overflow register OVF by the pulse edge PE. That is, the first and second embodiments are modes in which the overflow register OVF is cleared by the interrupt processing of the arithmetic unit 113, but the third embodiment is configured to clear the overflow register OVF by the pulse edge PE. Has been. Furthermore, the overflow detection unit 108 is configured to hold the value (1 or 0) of the overflow register OVF at the timing of the capture clock CK_CAP. The calculation unit 113 reads the overflow register OVF held by the overflow detection unit 108 and sets it to the overflow flag OVFF.
  • the overflow detection unit 108 determines whether or not an overflow has occurred. Therefore, the calculation unit 113 has the same effect as the first embodiment. It is possible to further simplify the configuration.
  • FIG. 10 is a diagram illustrating a configuration example of a calculation unit according to the fourth embodiment of the present invention. The related diagrams are shown in FIGS.
  • the speed detection device 1 according to the fourth embodiment is designed to keep the hardware scale (the number of bits of the pulse counting unit 107, the pulse timing unit 109) small by placing a little burden on the software.
  • 10 includes a buffer processing unit 901 and an arithmetic processing unit 902.
  • the buffer processing unit 901 does not calculate the frequency, but performs the writing process to the ring buffer by the interrupt request IRQ.
  • the portion for calculating the frequency is moved to the calculation processing unit 902 for each calculation cycle Tcal.
  • the buffer processing unit 901 includes a pulse counting ring buffer N [] that stores the value of the pulse counting register CN in time series, and a pulse timing ring that stores the value of the pulse timing register CT in time series. It has a buffer T [] and a ring buffer pointer PNT that holds the current position of the ring buffer.
  • the calculation processing unit 902 is activated every calculation cycle Tcal (predetermined calculation cycle) that is an integral multiple of the capture clock cycle, and calculates the frequency calculation value F based on the data buffered by the buffer processing unit 901.
  • FIG. 11 is a diagram illustrating an example of a design procedure of the speed detection device according to the fourth embodiment of the present invention.
  • Specification setting step 601 The calculation cycle Tcal, the maximum input frequency Fmax, the minimum input frequency Fmin, and the target accuracy ACCt are set.
  • Calculation cycle Tcal 20ms
  • Maximum input frequency Fmax 8000Hz
  • Minimum input frequency Fmin 1Hz
  • -Clock clock frequency setting step 602 Ftim ⁇ 1 / ACCt ⁇ 1 / Tcal For example, ⁇ 1.999995 MHz, and here, 2.5 MHz is set.
  • Various calculation constant calculation step 604 Find various constants. This value is used by the calculation unit 113 described later.
  • FIG. 12 is a diagram illustrating an example of a processing procedure of the buffer processing unit in FIG.
  • the buffer processing unit 901 is activated by an interrupt request IRQ.
  • the buffer processing unit 901 has a data reading step 401, an overflow processing step 402, an interrupt request clearing step 403, a count value editing step 404, and a time value editing step 405.
  • the buffer processing unit 901 reads CN and CT from the capture unit 110 and copies them to the local variables XN and XT.
  • Overflow processing 402 The buffer processing unit 901 obtains the overflow flag OVFF by performing any of FIG. 2, FIG. 3, and FIG.
  • Interrupt request clear step 403 The buffer processing unit 901 outputs an interrupt request clear request ICRQ.
  • Count value editing step 404 The buffer processing unit 901 obtains a value XN that is bit-extended from the capture cycle Tcap to the calculation cycle Tcal using the following equation.
  • XN (YN + (XN-YN) & NMASK0) & NMASK1 That is, the buffer processing unit 901 obtains the logical product of the value obtained by subtracting the value of the pulse count register YN at the previous interrupt from the value of the pulse count register XN at the current interrupt and NMASK0 from the previous interrupt time. Find the number of pulse edges input during the current interrupt. Further, the buffer processing unit 901 performs a logical product of the value obtained by adding the number of pulse edges input between the previous interrupt and the current interrupt to the previous pulse count data (YN), and NMASK1. Pulse count data (XN) is obtained.
  • Time value editing step 405 The buffer processing unit 901 obtains a time XT from the last input of the pulse edge PE to the capture clock CK_CAP using the following formula.
  • OVFF 0, ie no overflow
  • TCAP predetermined constant value
  • the pulse timing data (XT) which is the time / time clock cycle from the last pulse edge PE is obtained.
  • the pulse timing ring buffer T [] must be initialized with the maximum pulse count value TMAX.
  • FIG. 13 is a diagram illustrating an example of a processing procedure of the arithmetic processing unit in FIG.
  • the arithmetic processing unit 902 is activated every arithmetic cycle Tcal, and includes a pointer reading step 501, a molecular arithmetic step 502, and a frequency arithmetic step 503 for obtaining a frequency arithmetic value F as main components. .
  • Pointer reading step 501 The arithmetic processing unit 902 refers to the ring buffer pointer PNT only once, sets the current pointer position in the local variable C0, and sets the pointer position retroactive from T0 by TCAL / TCAP in the local variable C1.
  • FIG. 14 is an explanatory diagram of processing contents of the arithmetic unit of FIG. 10
  • FIG. 15 is an explanatory diagram of other processing contents of the arithmetic unit of FIG.
  • CASE 1 is an example in which one or more pulse edges PE are included.
  • NUMs there are 12 NUMs, and there are 12 pulse periods in the section described as (TCAL + T [C1] ⁇ T [C0]) / Ftim. Therefore, it can be seen that there is no problem with the value of NUM as the numerator of the equation for obtaining the frequency.
  • FIG. 19 is a diagram illustrating an example of a simulation result of the speed detection device disclosed in Patent Document 1
  • FIG. 20 is a diagram illustrating an example of a simulation result of the speed detection device according to the fourth embodiment of the present invention. .
  • the frequency calculation value F is saturated at 15.3 Hz in the operation of 701, because the pulse signal P is not input. Also, in the conventional speed detection device, as indicated by the operation 702, when the input signal IN is input for only one pulse from the state of the input frequency 0, the lowest recognition frequency is recognized.
  • the hardware scale (the number of bits of the pulse counting unit 107 and the pulse timing unit 109) can be further reduced with a slight burden on the software. Can keep. Although there are rare cases where data is lost without being used as in the speed detection device disclosed in Patent Document 1, it cannot be said that the accuracy of the frequency is deteriorated.
  • FIG. 16 is a diagram of a configuration example of the speed detection device according to the fifth embodiment of the present invention.
  • the same reference numerals are given to the same parts as those in the first embodiment, and the description thereof is omitted, and only different parts will be described here.
  • the speed detection device 1 of FIG. 16 has, as main components, a waveform shaping unit 101, a filter clock generation unit 102, a filter unit 105, an edge detection unit 106, a pulse counting unit 107, a time clock generation unit 103, The pulse timing unit 109, the capture clock generation unit 104, the overflow detection unit 108, the capture unit 110, the interrupt request unit 111, and the calculation unit 113 are configured.
  • a noise removing filter unit 105 installed at a subsequent stage of the waveform shaping unit 101, and a filter clock generation unit 102 for supplying a clock necessary for the filter unit 105, have.
  • the filter unit 105 is configured to sample the pulse signal P with the filter clock CK_FIL and change the output on the condition of a predetermined number of continuous matches.
  • the noise frequency is generally high, and when mixed in the circuit, the pulse signal P changes at high speed. Therefore, the noise component can be completely cut if the number of continuous matches with the filter clock CK_FIL is appropriately set. Further, even if it is not the noise superimposed on the input signal IN, if the output waveform of the waveform shaping unit 101 becomes oscillating, it contains a high frequency component like the noise. It can be removed by this filter circuit. Furthermore, since the filter unit 105 is a filter, a slight response delay occurs, but it is sufficiently shorter than the capture cycle Tcap, and does not affect the subsequent system (not shown).
  • the waveform shaping unit 101 may be insulated using a photocoupler.
  • the duty ratio of the pulse signal P is large even if the duty ratio of the input signal IN is 50:50. It may be biased.
  • the band obtained by the number of consecutive matches with the filter clock CK_FIL must be set to a band sufficiently higher than the band actually used in consideration of the deviation of the duty ratio. For example, it may be a recognizable band even when the duty ratio of the pulse signal P is 1:99 at the maximum input frequency on the specification.
  • the speed detection device 1 is installed at the subsequent stage of the waveform shaping unit 101, samples the pulse signal P with the filter clock CK_FIL, and changes the output on the condition of several consecutive matches.
  • a high noise filter effect can be obtained even when the output waveform of the waveform shaping unit 101 becomes oscillating. .
  • FIG. 17 is a diagram of a configuration example of a speed detection device according to the sixth embodiment of the present invention.
  • the same reference numerals are given to the same parts as those of the fifth embodiment, and the description thereof is omitted, and only different parts will be described here.
  • the speed detection device 1 of FIG. 17 has, as main components, a waveform shaping unit 101, a filter clock generation unit 102, a filter unit 105, an edge detection unit 106, a pulse counting unit 107, a timing clock generation unit 103, The pulse timing unit 109, the capture clock generation unit 104, the overflow detection unit 108, the capture unit 110, the interrupt request unit 111, and the calculation unit 113 are configured.
  • a filter unit 105 for noise removal installed at a subsequent stage of the waveform shaping unit 101, and a filter clock generation unit 102 for supplying a clock necessary for the filter unit 105 have.
  • the 17 includes a plurality of waveform shaping units 101, filter units 105, edge detection units 106, pulse counting units 107, pulse timing units 109, overflow detection units 108, and capture units 110, and further includes a filter.
  • the clock generator 102, the time clock generator 103, the capture clock generator 104, and the interrupt request unit 111 are configured. That is, the speed detection device 1 in FIG. 17 has a configuration in which the filter clock generation unit 102, the clock generation unit 103, the capture clock generation unit 104, and the interrupt request unit 111 are shared for a plurality of channels.
  • the speed detection device 1 is shared by the clocking clock generation unit 103, the capture clock generation unit 104, the filter clock generation unit 102, and the interrupt request unit 111. Therefore, even when the number of channels is increased, the interrupt request IRQ occurrence frequency does not change, so that overhead to software can be suppressed.
  • the speed detection device disclosed in Patent Document 1 when the number of channels is increased, interrupt requests IRQ are generated separately for each channel. Therefore, the interrupt request IRQ increases the interrupt frequency, and overhead to software is increased.
  • the speed detection device 1 of the sixth embodiment even if the number of channels is increased, the frequency of interrupt request IRQ occurrence does not change, and overhead to software can be suppressed.
  • the speed detection apparatus includes a waveform shaping unit 101, an edge detection unit 106, a clocking clock generation unit 103, and a capture clock generation unit 104.
  • the present invention is not limited to this, and the waveform shaping unit 101, the edge detection unit 106, the timing clock generation unit 103, and the capture clock generation unit 104 are installed outside the speed detection device and obtained from the speed detection device.
  • the pulse edge PE, the capture clock CK_CAP, and the clock CK_TIM may be used.
  • speed detection device has been described by taking the speed detection device for railway vehicles as an example, it can also be applied to any device that measures frequency signals.
  • present invention can be variously modified and implemented without departing from the spirit of the present invention.
  • the speed detection device can be applied to any device that measures a frequency signal, including a speed detection device for a railway vehicle, and in particular, there is no deterioration in the accuracy of frequency, and data is always obtained.
  • the invention is useful as an invention that is updated, has a relatively small circuit scale, and has little overhead on software.

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Abstract

　パルス計数部１０７と、パルス計時部１０９と、オーバーフローレジスタＯＶＦに保持するオーバーフロー検出部１０８と、パルス計数部１０７の出力をパルス計数レジスタＣＮに保持しパルス計時部１０９の出力をパルス計時レジスタＣＴに保持するキャプチャー部１１０と、パルス計数レジスタＣＮとパルス計時レジスタＣＴとオーバーフローレジスタＯＶＦとを読み取り周波数演算値Ｆを算出する演算部１１３（周波数算出部）と、を備え、演算部１１３は、パルス計時部１０９がオーバーフローした場合、前回割込時におけるパルス計時データ（ＹＴ）に、キャプチャークロックＣＫ＿ＣＡＰの周期／計時クロックＣＫ＿ＴＩＭの周期で得られる所定の定数（ＴＣＡＰ）を加算して、最後のパルスＰＥからの時間／計時クロックＣＫ＿ＴＩＭの周期で得られるパルス計時データ（ＸＴ）を求める。

Description

速度検出装置
　本発明は、運動物体の速度、回転速度、または回転数等に比例した周波数を有する交流信号を検出する速度検出装置に関する。
　従来から、パルス信号から運動物体（電気車両等）の速度を検出し、種々の制御（例えば、空転や滑走の防止）等に用いる装置がよく知られている。例えば、下記特許文献１～２に示される速度検出装置が挙げられる。
特開平８－２３３８４２号公報 特開平８－１３６５６３号公報
　しかし、上記特許文献１に示される速度検出装置は、パルス計数レジスタとパルス計時レジスタとのセットが得られる周期であるキャプチャー周期が一定していないため、後段でデジタルフィルタ処理を入れ難いという課題があった。そのためデジタルフィルタ処理を後段に入れる場合には、マイクロプロセッサ側の演算周期毎に、そのとき得られている最新のパルス計数レジスタとパルス計時レジスタとのセットを用いて周波数を求め、バッファリングしていくことになる。そのため、場合によっては一部のデータは使われずに捨てられる状況もあり、周波数の精度劣化の要因になっているという課題があった。
　また、上記特許文献２に示される速度検出装置では、パルスの時間を測定するためのカウンターの値をラッチするのに、パルスエッジでラッチし、さらにキャプチャークロックでさらにラッチさせるため、ハードウェアリソースが余分に必要であるという課題があった。
　また、上記特許文献２に示される速度検出装置では、所定の周期内にパルスエッジが１個も入力されなかった場合と、オーバーフローが発生している場合との処置内容が明示されていないという課題があった。
　本発明は、上記に鑑みてなされたものであって、周波数の精度劣化がなく、常にデータ更新され、回路規模も比較的小さく、ソフトウェアへのオーバーヘッドも少ない速度検出装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、外部からの入力信号のパルス数を計数するパルス計数部と、計時クロックによりカウントアップし、パルスによってクリアされることで、最後のパルスからの時間を計時するパルス計時部と、前記パルス計時部がオーバーフローしたことを検出しオーバーフローレジスタに保持するオーバーフロー検出部と、一定周期毎に測定結果を得るキャプチャークロックのタイミングで、前記パルス計数部からの出力をパルス計数レジスタに保持すると共に、前記パルス計時部からの出力をパルス計時レジスタに保持するキャプチャー部と、前記パルス計数レジスタの値と、前記パルス計時レジスタの値と、前記オーバーフローレジスタの値と、を読み取り、所定の演算により、周波数演算値を算出する周波数算出部と、を備え、前記周波数算出部は、前記パルス計時部がオーバーフローした場合、前回割込時におけるパルス計時データに、前記キャプチャークロックの周期／前記計時クロックの周期で得られる所定の定数を加算して、最後のパルスからの時間／前記計時クロックであるパルス計時データを求めることにより、前記周波数演算値を算出すること、を特徴とする。
　この発明によれば、キャプチャー周期を一定にしているため、周波数の精度劣化がなく、常にデータ更新され、回路規模も比較的小さく、ソフトウェアへのオーバーヘッドも少なくできるという効果を奏する。
図１は、本発明の実施の形態１にかかる速度検出装置の構成例を示す図である。 図２は、図１のオーバーフロー検出部と演算部との構成例を示す図である。 図３は、本発明の実施の形態２にかかる速度検出装置のオーバーフロー検出部と演算部との構成例を示す図である。 図４は、本発明の実施の形態３にかかる速度検出装置のオーバーフロー検出部と演算部との構成例を示す図である。 図５は、図１の速度検出装置の設計手順の一例を示す図である。 図６は、図１の演算部の処理手順の一例を示す図である。 図７は、図１の演算部の処理内容の説明図である。 図８は、図１の速度検出装置のハードウェア部分の一の動作を説明するための図である。 図９は、図１の速度検出装置のハードウェア部分の他の動作を説明するための図である。 図１０は、本発明の実施の形態４にかかる演算部の構成例を示す図である。 図１１は、本発明の実施の形態４にかかる速度検出装置の設計手順の一例を示す図である。 図１２は、図１０のバッファ処理部の処理手順の一例を示す図である。 図１３は、図１０の演算処理部の処理手順の一例を示す図である。 図１４は、図１０の演算部の処理内容の説明図である。 図１５は、図１０の演算部の他の処理内容の説明図である。 図１６は、本発明の実施の形態５にかかる速度検出装置の構成例を示す図である。 図１７は、本発明の実施の形態６にかかる速度検出装置の構成例を示す図である。 図１８は、特許文献１に示される速度検出装置の精度劣化の一例を示す図である。 図１９は、特許文献１に示される速度検出装置のシミュレーション結果の一例を示す図である。 図２０は、本発明の実施の形態４にかかる速度検出装置のシミュレーション結果の一例を示す図である。
　以下に、本発明にかかる速度検出装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
　図１は、本発明の実施の形態１にかかる速度検出装置の構成例を示す図である。速度検出装置１の役割は、入力信号ＩＮの周波数を検出することである。関連図は、図１～図９である。
　実施の形態１の速度検出装置１は、主たる構成として、波形整形部１０１と、エッジ検出部１０６と、パルス計数部１０７と、計時クロック発生部１０３と、パルス計時部１０９と、キャプチャークロック発生部１０４と、オーバーフロー検出部１０８と、キャプチャー部１１０と、割込要求部１１１と、演算部（周波数算出部）１１３と、を有して構成されている。
　速度検出装置１は、図１では単体の装置のように記載しているが、ある装置の一部の機能であってもよい。名前も速度検出装置でなくてもよく、「＊＊制御装置」や、「＊＊制御システム」と呼ばれることもある。
　本明細書の中では、数式の中に右辺と左辺に同じ変数名が出てくることがある。その場合右辺の変数前回値を使うことを意味している。
　波形整形部１０１は、入力信号ＩＮを波形整形して矩形波（パルス信号Ｐ）に変換すると共に、フォトカプラなどを用いて入力信号ＩＮと装置内部の信号の絶縁を行う。
　エッジ検出部１０６は、パルス信号Ｐの立ち上がりまたは立下りのどちらか一方のエッジのみを検出し、パルスエッジ（パルス）ＰＥとして出力する。このパルスエッジＰＥは、エッジが検出された瞬間だけ所定のパルス幅のＨとなり、それ以外はＬとなる。
　計時クロック発生部１０３は、パルス計時部１０９が時間を計測するための計時クロックＣＫ＿ＴＩＭを発生する。
　キャプチャークロック発生部１０４は、一定周期毎に測定結果を得るためのタイミングであるキャプチャークロックＣＫ＿ＣＡＰを発生する。
　パルス計数部１０７は、出力値の初期状態が０であり、エッジ検出部１０６からのパルスエッジＰＥによって、出力値をカウントアップするように構成されている。つまり、このカウンターにはリセット条件はなく、フリーランで動作する。
　パルス計時部１０９は、計時クロック発生部１０３からの計時クロックＣＫ＿ＴＩＭによりカウントアップし、エッジ検出部１０６からのパルスエッジＰＥによってクリアされることで、最後のパルスエッジＰＥからの時間を測定する。
　キャプチャー部１１０は、キャプチャークロック発生部１０４からのキャプチャークロックＣＫ＿ＣＡＰのタイミングで、パルス計数部１０７からのライブパルス計数値ＬＮをパルス計数レジスタＣＮに保持する。また、キャプチャー部１１０は、キャプチャークロック発生部１０４からのキャプチャークロックＣＫ＿ＣＡＰのタイミングで、パルス計時部１０９からのライブパルス計時値ＬＴをパルス計時レジスタＣＴに保持する。
　ここで、パルス計時部１０９とキャプチャー部１１０とオーバーフロー検出部１０８との関係を説明する。パルス計時部１０９は、最後に入力したパルスエッジＰＥからの時間を計測していて、キャプチャーが発生した際に、キャプチャー部１１０によって、その瞬間の値がキャプチャーされる。キャプチャー部１１０は、最後に入力したパルスエッジＰＥからキャプチャーが発生するまでの時間を保持していることになる。また、このタイマー（パルス計時部１０９）は、キャプチャー周期Ｔｃａｐの間を十分に測定可能なビット幅を用意すればよく、それ以上に長い間パルスエッジＰＥが入力されない場合、オーバーフローして、オーバーフロー検出部１０８でオーバーフローが検出される。
　割込要求部１１１は、キャプチャークロック発生部１０４からのキャプチャークロックＣＫ＿ＣＡＰのタイミングで、割込要求ＩＲＱを出力する。また、割込要求部１１１は、演算部１１３からの割込要求クリア要求ＩＣＲＱ（図示せず）によって、割込要求ＩＲＱを取りやめる。なお、割込要求クリア要求ＩＣＲＱに関しては、後述する。
　図２は、図１のオーバーフロー検出部と演算部との構成例を示す図である。オーバーフロー検出部１０８は、パルス計時部１０９からのライブパルス計時値ＬＴが所定の最大値を超えたことを検出してオーバーフローレジスタＯＶＦをセット（ＯＶＦ＝１）し、演算部１１３からリセットされるまでオーバーフローレジスタＯＶＦを保持する。
　演算部１１３は、オーバーフローレジスタＯＶＦがセットされている場合であっても、前回割込時のパルス計数レジスタの値と、今回割込時のパルスレジスタの値と、の差があるとき、オーバーフローが発生していないと判断するとともに、オーバーフローレジスタＯＶＦをリセットする。また、演算部１１３は、前回割込時のパルス計数レジスタの値と、今回割込時のパルス計数レジスタの値と、の差が無い場合には、オーバーフローレジスタＯＶＦの値により、オーバーフローが発生しているか否かを判断する。オーバーフローしているか否かは、オーバーフローフラグＯＶＦＦに設定される。
　図８および図９に、実施の形態１にかかる速度検出装置１の動作の一例を示す。
　図８は、図１の速度検出装置のハードウェア部分の一の動作を説明するための図である。図８には、オーバーフローが発生していない場合における各信号のタイミングチャートが示されている。ライブパルス計数値ＬＮは、パルスエッジＰＥに応じてカウントアップされ、キャプチャークロックＣＫ＿ＣＡＰのタイミングでパルス計数レジスタＣＮに保持される。ライブパルス計時値ＬＴは、最後のパルスエッジＰＥが入力されてから次のパルスエッジＰＥによってクリアされるまで増加し、キャプチャークロックＣＫ＿ＣＡＰのタイミングでパルス計時レジスタＣＴに保持される。
　図９は、図１の速度検出装置のハードウェア部分の他の動作を説明するための図である。図９には、オーバーフローが発生している場合における各信号のタイミングチャートが示され、ライブパルス計数値ＬＮは、パルス計数レジスタＣＮに保持され、ライブパルス計時値ＬＴは、パルス計時レジスタＣＴに保持される。
　例えば、図９の場合、演算部１１３は、２つめのキャプチャークロックＣＫ＿ＣＡＰの後、前回割込時のパルス計数レジスタの値と、今回割込時のパルス計数レジスタの値と、の差があるため、オーバーフローが発生していないと判断し、オーバーフローレジスタＯＶＦの値をクリアする。ここで、図９の２つめのキャプチャークロックＣＫ＿ＣＡＰから３つめのキャプチャークロックＣＫ＿ＣＡＰまでの間で、ライブパルス計時値ＬＴが所定の最大値を超えたため、オーバーフロー検出部１０８は、オーバーフローレジスタＯＶＦをセット（ＯＶＦ＝１）する。演算部１１３は、前回割込時のパルス計数レジスタの値と、今回割込時のパルス計数レジスタの値との差が無く、かつ、ＯＶＦの値が１であることで、オーバーフローが発生していると判断する。
　図５は、図１の速度検出装置の設計手順の一例を示す図である。以下、速度検出装置１の設計手順例を説明する。
・スペック設定ステップ３０１
　キャプチャー周期Ｔｃａｐ、最大入力周波数Ｆｍａｘ、最小入力周波数Ｆｍｉｎ、目標精度ＡＣＣｔを設定する。例えば、
　　キャプチャー周期　Ｔｃａｐ＝２．５ｍｓ
　　最大入力周波数　Ｆｍａｘ＝８０００Ｈｚ
　　最小入力周波数　Ｆｍｉｎ＝１Ｈｚ
　　目標精度　ＡＣＣｔ＝２００ｐｐｍ＊２．５ｍｓ＝０．５ｐｐｍ・ｓ
とする。
・計時クロック周波数設定ステップ３０２
　計時クロック周波数　Ｆｔｉｍ≧１／ＡＣＣｔ－１／Ｔｃａｐ（例えば、≧１．９９９６ＭＨｚで、ここでは２．５ＭＨｚに設定する。）
・ハードウェア設定ステップ３０３
　パルス計数必要ビット数　Ｎｗｉｄｔｈ＝Ｒｏｕｎｄｕｐ（ｌｏｇ（Ｆｍａｘ＊Ｔｃａｐ）／ｌｏｇ（２），０）
　パルス計時必要ビット数　Ｔｗｉｄｔｈ＝Ｒｏｕｎｄｕｐ（ｌｏｇ（Ｆｔｉｍ＊Ｔｃａｐ）／ｌｏｇ（２），０）
　例えば、両者は、それぞれ、５、１３となるため、パルス計数部１０７のビット数を５、パルス計時部１０９のビット数を１３に設定する。
・各種演算定数算出ステップ３０４
　各種定数を求める。この値は、後述する演算部１１３で用いられる。
　　パルス計数マスク値０　ＮＭＡＳＫ０＝２＾Ｎｗｉｄｔｈ－１
　　パルス計数最大値　ＮＭＡＸ＝Ｆｍａｘ＊Ｔｃａｐ
　　パルス計時マスク値０　ＴＭＡＳＫ０＝２＾Ｔｗｉｄｔｈ－１
　　キャプチャー周期指数　ＴＣＡＰ＝Ｔｃａｐ＊Ｆｔｉｍ
　　パルス計時最大値　ＴＭＡＸ＝Ｆｔｉｍ／Ｆｍｉｎ
　例えば、上記はそれぞれ、０ｘ１ｆ、１６０、０ｘ１ｆｆｆ、６２５０、２５０００００となる。
　図６は、図１の演算部の処理手順の一例を示す図である。演算部１１３は、割込要求ＩＲＱにより起動し、主たる構成として、データ読込ステップ２０１と、オーバーフロー処理ステップ２０２と、割込要求クリアステップ２０３と、分子演算ステップ２０４と、分母演算ステップ２０５と、周波数演算ステップ２０６と、前回値設定ステップ２０７と、を有して構成されている。なお、計時クロック周期は、１／計時クロック周波数Ｆｔｉｍである。
・読込ステップ２０１
　演算部１１３は、キャプチャー部１１０よりＣＮ、ＣＴを読み取りローカル変数ＸＮ、ＸＴにコピーする。
・オーバーフロー処理ステップ２０２
　演算部１１３は、図２、図３、図４の何れかを実施してオーバーフローフラグＯＶＦＦを得る。
・割込要求クリアステップ２０３
　演算部１１３は、割込要求クリア要求ＩＣＲＱを出力する。
・分子演算ステップ２０４
　演算部１１３は、下記の式にて、ローカル変数ＮＵＭを求める。
　　ＮＵＭ＝ＭＩＮ（（ＸＮ－ＹＮ）＆ＮＭＡＳＫ０，ＮＭＡＸ）
　即ち、今回割込時におけるパルス計数レジスタの値（ＸＮ）から、前回割込時におけるパルス計数レジスタの値（ＹＮ）を減じた値に基づき、前回割込時から今回割込時の間（直前のキャプチャー周期Ｔｃａｐの間）に入力されたパルスエッジの数ＮＵＭを求める。
・分母演算ステップ２０５
　演算部１１３は、下記の式にて、ＸＴを求める。
　　ＯＶＦＦ＝０即ちオーバーフローなしの時、
　　ＸＴ＝ＸＴ＆ＴＭＡＳＫ０
　即ち、演算部１１３は、パルス計時部１０９でオーバーフローが発生していない場合、パルス計時レジスタＣＴの値により、パルス計時データＸＴを求める。
　それ以外、即ちオーバーフローありの時、
　　ＸＴ＝ＭＩＮ（ＹＴ＋ＴＣＡＰ，ＴＭＡＸ）
　このオーバーフローありの時の設定については、パルス計時レジスタＣＴがオーバーフローで無効であるため、前回値ＹＴから計算しているのである。ただし、上限ＴＭＡＸを設けている。なお、ソフトウェアで値を足しこんでいるので、周波数の精度劣化が発生するのかというと、そうではない。仮にパルス計時部１０９のビット幅が十分あったとしたら、キャプチャー周期Ｔｃａｐの時間にキャプチャー周期指数ＴＣＡＰ分増加する。従って、これによる周波数の精度劣化はない。ハードウェア（パルス計時部１０９）は短い時間に関して分担し、ソフトウェアは長い時間に関して分担しているのである。即ち、演算部１１３は、パルス計時部１０９がオーバーフローしている場合、前回のパルス計時データ（ＹＴ）に、キャプチャークロック周期／計時クロック周期で得られる所定の定数値（ＴＣＡＰ）を加算して、最後のパルスエッジＰＥからの時間／計時クロック周期であるパルス計時データ（ＸＴ）を求める。
・周波数演算ステップ２０６
　演算部１１３は、ステップ２０５で得られたパルス計時データ（ＸＴ）を用いて、下記演算式にて周波数演算値Ｆを算出する。
　ＮＵＭが０のとき、
　　Ｆ＝ＭＩＮ（Ｆｔｉｍ／ＸＴ，Ｆ）
　即ち、演算部１１３は、所定の周期内に入力されたパルスエッジＰＥが０個の場合、直後にパルスエッジＰＥが入力されると仮定した周波数演算値（Ｆｔｉｍ／ＸＴ）と、前回の周波数演算値Ｆと、の低い方の値を選択することにより、周波数演算値Ｆを推定する。
　それ以外のとき、
　　Ｆ＝ＮＵＭ＊Ｆｔｉｍ／（ＴＣＡＰ＋ＹＴ－ＸＴ）
・前回値設定ステップ２０７
　演算部１１３は、次回の演算のために、ＸＴと、ＸＮを、前回値ＹＴとＹＮとへ保存する。ここでひとつ注意点がある。※前回値ＹＴはパルス計数最大値ＴＭＡＸで初期化しなければならない。
　ここで、図７を用いて、演算部１１３の処理を解説する。図７は、図１の演算部の処理内容の説明図である。ＣＡＳＥ１は、図７の１つめのキャプチャークロックＣＫ＿ＣＡＰが入力されてから、２つめのキャプチャークロックＣＫ＿ＣＡＰが入力されるまでの間に、パルスエッジＰＥが１個以上入ってきている例である。図では、パルスエッジＰＥの数ＮＵＭが１２個であり、また（ＴＣＡＰ＋ＹＴ－ＸＴ）／Ｆｔｉｍと記載した区間には、パルス周期が１２周期ある。よって、周波数演算値Ｆを求める式の分子として、ＮＵＭの値で問題ないことが分かる。
　また、周波数演算値Ｆを求める式の分母、つまり１２周期分の時間については、（ＴＣＡＰ＋ＹＴ－ＸＴ）／Ｆｔｉｍ、と図示したところをみれば、ＴＣＡＰ／Ｆｔｉｍ、と図示した時間より、ＹＴ／Ｆｔｉｍ分左側が長く、ＸＴ／Ｆｔｉｍ分右側が短くなっていることから、（ＴＣＡＰ＋ＹＴ－ＸＴ）／Ｆｔｉｍで正しいことは明白だろう。
　そのため、周波数演算値Ｆを求める式として「Ｆ＝ＮＵＭ＊Ｆｔｉｍ／（ＴＣＡＰ＋ＹＴ－ＸＴ）」が正しいことが分かる。
　次にＣＡＳＥ２では、図７の１つめのキャプチャークロックＣＫ＿ＣＡＰが入力されてから、２つめのキャプチャークロックＣＫ＿ＣＡＰが入力されるまで間（所定の周期内）に、パルスエッジＰＥが１つも入ってきていない状態である。このとき、情報としては、パルスエッジＰＥが入ってきていないからといって何もないのではなく、現時点で、最後のパルスエッジＰＥからＸＴ／Ｆｔｉｍだけ経過しているため、少なくとも、周波数としてＦｔｉｍ／ＸＴよりは小さいことは明白である。従って、演算部１１３は、前回の周波数演算値ＦとＦｔｉｍ／ＸＴとの小さい方を、新しい周波数演算値Ｆとして出力する。つまり「Ｆ＝ＭＩＮ（Ｆｔｉｍ／ＸＴ，Ｆ）」という式を使っている。
　このように、演算部１１３は、所定の周期内に入力されたパルスエッジの数が０個であっても、直後に仮にパルスエッジＰＥが入力されると仮定した周波数演算値（即ち、計時クロック周波数／パルス計時データで得られる値）と、前回の周波数演算値（Ｆ）と、の低い方の値を選択することにより、周波数演算値Ｆを推定する。
　図１８は、特許文献１に示される速度検出装置の精度劣化の一例を示す図である。図１８には、パルス計数レジスタとパルス計時レジスタとのセットが得られる周期であるキャプチャー周期Ｔｃａｐ（キャプチャータイミング）と、マイクロプロセッサ側の演算周期Ｔｃａｌとが示されている。図１８に示すように、特許文献１に示される速度検出装置では、キャプチャー周期Ｔｃａｐが一定でないため、デジタルフィルタ処理を後段に入れた場合には、マイクロプロセッサ側の演算周期毎に得られる最新のパルス計数レジスタとパルス計時レジスタとのセットを用いて周波数を求め、バッファリングしていくことになる。従って、図１８に示すように、一部のデータが使われずに捨てられる場合があり、周波数の精度劣化の要因になっていた。一方、実施の形態１にかかる速度検出装置１では、このような問題が発生しない。
　以上説明したように、実施の形態１にかかる速度検出装置１は、パルス計数部１０７と、パルス計時部１０９と、計時クロック発生部１０３と、キャプチャークロック発生部１０４と、オーバーフロー検出部１０８と、キャプチャー部１１０と、演算部１１３とを有し、キャプチャー周期Ｔｃａｐが一定になるようにしたので、特許文献１に示される速度検出装置のように、一部のデータが使われずに捨てられるというケースがなく、周波数の精度劣化が生じない。
　また、実施の形態１にかかる速度検出装置１は、パルスエッジＰＥが入ってくるかどうかに関わらず、キャプチャークロックＣＫ＿ＣＡＰによって定期的にデータ（周波数演算値Ｆ）の取得が行われ、データが更新されるので、下記特許文献１に示される速度検出装置であったような、パルスエッジＰＥが無いときにデータが更新されないといった問題は発生しない。即ち、特許文献１に示される速度検出装置では、パルスエッジＰＥが入力されない場合、パルス計数レジスタとパルス計時レジスタとのセット（キャプチャー周期Ｔｃａｐ）が得られないため、最新の周波数演算値Ｆが求めることができないという問題があった。さらに、その対処方法として、パルス信号が長期に渡って入力されていないことを検出するパルス欠落検出手段を設け、パルス欠落しているときには、周波数演算値を０と認識するという処理を行わなければならなかったが、本発明の実施の形態１にかかる速度検出装置１では、このようなパルス欠落検出手段は不要である。
　また、実施の形態１にかかる速度検出装置１では、キャプチャークロックＣＫ＿ＣＡＰによって定期的にデータ取得が行われるため、ハードウェアのタイマーに大きな値を格納する必要がなく、格段に小さなリソースによって低い周波数に対応できる。即ち、特許文献１に示される速度検出装置では、低い周波数まで認識可能とするためには、その周波数に相当する周期分の時間を測定可能な容量の時間計測回路を設けなければならない。例えば、計時用クロック＝１ＭＨｚ、１６ビット幅のパルス計時部で計時する場合、１ＭＨｚ／６５５３６＝１５．３Ｈｚが測定可能な下限周波数となる。このように、特許文献１に示される速度検出装置では、低い周波数に対応するために大きなハードウェアリソースが必要となるという問題があったのに対して、本発明の実施の形態１にかかる速度検出装置１では、このような大きなハードウェアリソースが不要である。
　また、実施の形態１にかかる速度検出装置１によれば、パルスの時間測定用カウンターを１つのラッチのみで構成すればよい（本実施の形態では、キャプチャー部１１０のパルス計時レジスタＣＴ）。即ち、特許文献２に示される速度検出装置では、パルスの時間を測定するためのカウンターの値をラッチするためにパルスエッジでラッチし、さらにキャプチャークロックでさらにラッチさせるため、二重のラッチが必要であったが、本発明の実施の形態１にかかる速度検出装置１では、余分なハードウェアリソースが不要である。
　また、実施の形態１にかかる速度検出装置１は、パルス計時部１０９がオーバーフローした場合、前回割込時におけるパルス計時データ（ＹＴ）に、キャプチャークロック周期／計時クロック周期で得られる所定の定数値（ＴＣＡＰ）を加算することで、最後のパルスエッジＰＥからの時間／計時クロック周期であるパルス計時データ（ＸＴ）を求めるように構成されている。特許文献２に示される速度検出装置は、オーバーフローが発生している場合の処置内容が明示されていなかったが、本発明の実施の形態１にかかる速度検出装置１では、これらの処置内容も明確に示している。
　また、実施の形態１にかかる速度検出装置１によれば、所定の周期内に入力されたパルスエッジの数が０個の場合、直後に仮にパルスエッジＰＥが入力されると仮定した周波数演算値と、前回の周波数演算値と、の低い方の値を選択するようにしたので、パルスエッジＰＥが入ってくるかどうかに関わらず、計時クロックＣＫ＿ＴＩＭによって、定期的に周波数演算値Ｆを得ることが可能である。特許文献２に示される速度検出装置は、所定の周期内にパルスエッジＰＥが１つも入力されなかった場合の処置内容が明示されていなかったが、本発明の実施の形態１にかかる速度検出装置１では、これらの処置内容も明確に示している。
実施の形態２．
　次に、オーバーフローの検出方法が若干異なるものを紹介する。実施の形態１では、オーバーフローしているか否かをオーバーフロー検出部１０８のオーバーフローレジスタＯＶＦで管理していた。実施の形態２では、オーバーフローしているか否かを、メモリーで管理する。それ以外は全く変わらないので、変更のある部分のみの説明を行う。
　図３は、本発明の実施の形態２にかかる速度検出装置のオーバーフロー検出部と演算部との構成例を示す図である。オーバーフロー検出部１０８は、実施の形態１と同様である。
　演算部１１３は、オーバーフローしているか否かを判断し、オーバーフローフラグＯＶＦＦをメモリーに保持するように構成され、オーバーフローレジスタＯＶＦがセットされている場合、オーバーフローが発生していると判断してオーバーフローフラグＯＶＦＦをセットするとともに、オーバーフロー検出部１０８のオーバーフローレジスタＯＶＦをクリアする。また、前回割込時のパルス計数レジスタの値と、今回割込時のパルス計数レジスタの値と、の差がある場合、演算部１１３は、オーバーフローが発生していないと判断してオーバーフローフラグＯＶＦＦをクリアする。
　図３のオーバーフロー検出部１０８および演算部１１３の動作を説明する。図３のオーバーフロー検出部１０８は、ライブパルス計時値ＬＴが最大値を超えたとき、オーバーフローレジスタＯＶＦをセットする。演算部１１３は、割込処理によって、オーバーフローフラグＯＶＦＦをセットし、オーバーフローフラグＯＶＦＦを保持するとともに、オーバーフロー検出部１０８のオーバーフローレジスタＯＶＦをクリアする。即ち、オーバーフローレジスタＯＶＦが０から１に変化したとき、オーバーフローフラグＯＶＦＦが保持されるとともに、オーバーフローレジスタＯＶＦがクリアされる。
　以上説明したように、実施の形態２にかかる速度検出装置１は、オーバーフローしているか否かを判断し、オーバーフローフラグＯＶＦＦをメモリーに保持するように構成されているので、実施の形態１と同様の効果と共に、演算部１１３の構成を簡素化することが可能である。
実施の形態３．
　次に、さらにオーバーフローの検出方法が若干異なるものを紹介する。実施の形態１、２では、オーバーフローしているか否かをオーバーフロー検出部１０８および演算部１１３で協調して行うが、実施の形態３では、オーバーフローしているか否かを、オーバーフロー検出部１０８で自動的に判定し、演算部１１３では、このオーバーフローレジスタＯＶＦを読み込んでオーバーフローフラグＯＶＦＦに設定する。
　図４は、本発明の実施の形態３にかかる速度検出装置のオーバーフロー検出部と演算部との構成例を示す図である。オーバーフロー検出部１０８は、ライブパルス計時値ＬＴが最大値を超えたときオーバーフローレジスタＯＶＦをセットするとともに、パルスエッジＰＥによりオーバーフローレジスタＯＶＦをクリアする。即ち、実施の形態１および２は、演算部１１３の割込処理によって、オーバーフローレジスタＯＶＦをクリアする態様であるが、実施の形態３は、パルスエッジＰＥによって、オーバーフローレジスタＯＶＦをクリアするように構成されている。さらに、オーバーフロー検出部１０８は、オーバーフローレジスタＯＶＦの値（１または０）を、キャプチャークロックＣＫ＿ＣＡＰのタイミングで保持するように構成されている。演算部１１３は、オーバーフロー検出部１０８で保持されたオーバーフローレジスタＯＶＦを読み込んでオーバーフローフラグＯＶＦＦに設定する。
　以上説明したように、実施の形態３にかかる速度検出装置１は、オーバーフローしているか否かをオーバーフロー検出部１０８で判定するようにしたので、実施の形態１と同様の効果と共に、演算部１１３の構成を一層簡素化することが可能である。
実施の形態４．
　次に、ハードウェアの制約などにより、パルス計数部１０７のビット数や、パルス計時部１０９のビット数をあまり大きく出来ないが、精度を高める目的で、周波数を求める分母にあたるベース時間（＝演算周期）を大きくしたいケースのために、実施の形態３に比べて、演算部１１３の構成を変更した実施の形態４を説明する。
　図１０は、本発明の実施の形態４にかかる演算部の構成例を示す図である。関連図は、図１０～図１４である。実施の形態４にかかる速度検出装置１は、ソフトウェアに少しだけ負担をかけることで、ハードウェアの規模（パルス計数部１０７のビット数、パルス計時部１０９）を小さく保つように設計されている。
　図１０に示される演算部１１３は、バッファ処理部９０１と、演算処理部９０２とを有して構成されている。
　バッファ処理部９０１は、周波数を求めるところは行わず、割込要求ＩＲＱによって、リングバッファへの書き込み処理を行う。周波数を演算する部分は、演算周期Ｔｃａｌ毎の演算処理部９０２に移す。より具体的には、バッファ処理部９０１は、パルス計数レジスタＣＮの値を時系列的に記憶するパルス計数リングバッファＮ［　］と、パルス計時レジスタＣＴの値を時系列的に記憶するパルス計時リングバッファＴ［　］と、リングバッファの現在の位置を保持するリングバッファポインタＰＮＴとを有している。
　演算処理部９０２は、キャプチャークロックの周期の整数倍の演算周期Ｔｃａｌ（所定の演算周期）毎に起動し、バッファ処理部９０１でバッファされたデータに基づいて、周波数演算値Ｆを算出する。
　図１１は、本発明の実施の形態４にかかる速度検出装置の設計手順の一例を示す図である。
・スペック設定ステップ６０１
　演算周期Ｔｃａｌ、最大入力周波数Ｆｍａｘ、最小入力周波数Ｆｍｉｎ、目標精度ＡＣＣｔを設定する。例えば、
　　演算周期　Ｔｃａｌ＝２０ｍｓ
　　最大入力周波数　Ｆｍａｘ＝８０００Ｈｚ
　　最小入力周波数　Ｆｍｉｎ＝１Ｈｚ
　　目標精度　ＡＣＣｔ＝２５ｐｐｍ＊２０ｍｓ＝０．５ｐｐｍ・ｓ
とする。
・計時クロック周波数設定ステップ６０２
　Ｆｔｉｍ≧１／ＡＣＣｔ－１／Ｔｃａｌ　例えば、≧１．９９９９５ＭＨｚで、ここでは２．５ＭＨｚに設定する。
・キャプチャー周期設定ステップ６０３
　ハードウェア制約、ソフトウェア制約を考慮し、以下の条件を満たす様にキャプチャー周期Ｔｃａｐを設定する。
　パルス計数必要ビット数　Ｎｗｉｄｔｈ＝Ｒｏｕｎｄｕｐ（ｌｏｇ（Ｆｍａｘ＊Ｔｃａｐ）／ｌｏｇ（２），０）
　パルス計時必要ビット数　Ｔｗｉｄｔｈ＝Ｒｏｕｎｄｕｐ（ｌｏｇ（Ｆｔｉｍ＊Ｔｃａｐ）／ｌｏｇ（２），０）
　上記必要ビット数が大きくなると、ハードウェア制約となり、Ｔｃａｐが小さくなると、割込頻度が増え、ソフトウェア制約となる。バランスを考慮して決定する。例えば、Ｔｃａｐ＝２．５ｍｓ、Ｎｗｉｄｔｈ＝５、Ｔｗｉｄｔｈ＝１３に設定する。
・各種演算定数算出ステップ６０４
　各種定数を求める。この値は後述する演算部１１３で用いられる。
　　パルス計数マスク値０（第１のマスク値）　ＮＭＡＳＫ０　＝　２＾Ｎｗｉｄｔｈ－１
　　パルス計数最大値　ＮＭＡＸ　＝　Ｆｍａｘ　＊　Ｔｃａｌ
　　パルス計数マスク値１（第２のマスク値）　ＮＭＡＳＫ１　＝　２＾（Ｒｏｕｎｄｕｐ（ｌｏｇ（ＮＭＡＸ）／ｌｏｇ（２），０））－１
　　パルス計時マスク値０　ＴＭＡＳＫ０　＝　２＾Ｔｗｉｄｔｈ－１
　　キャプチャー周期指数　ＴＣＡＰ　＝　Ｔｃａｐ　＊　Ｆｔｉｍ
　　パルス計時最大値　ＴＭＡＸ　＝　Ｆｔｉｍ　／　Ｆｍｉｎ
　　演算周期指数　ＴＣＡＬ　＝　Ｔｃａｌ　＊　Ｆｔｉｍ
　例えば、上記はそれぞれ、０ｘ１ｆ、１６０、０ｘｆｆ、０ｘ１ｆｆｆ、６２５０、２５０００００、５００００となる。
　図１２は、図１０のバッファ処理部の処理手順の一例を示す図である。バッファ処理部９０１は、割込要求ＩＲＱにより起動し、主たる構成として、データ読込ステップ４０１と、オーバーフロー処理ステップ４０２と、割込要求クリアステップ４０３と、計数値編集ステップ４０４と、計時値編集ステップ４０５と、バッファ更新ステップ４０６と、ポインタ更新ステップ４０７と、前回値設定ステップ４０８と、を有して構成されている。
・データ読込ステップ４０１
　バッファ処理部９０１は、キャプチャー部１１０よりＣＮ、ＣＴを読み取り、ローカル変数ＸＮ、ＸＴにコピーする。
・オーバーフロー処理４０２
　バッファ処理部９０１は、図２、図３、図４の何れかを実施してオーバーフローフラグＯＶＦＦを得る。
・割込要求クリアステップ４０３
　バッファ処理部９０１は、割込要求クリア要求ＩＣＲＱを出力する。
・計数値編集ステップ４０４
　バッファ処理部９０１は、下記の式にて、キャプチャー周期Ｔｃａｐ用から演算周期Ｔｃａｌ用にビット拡張した値ＸＮを求める。
　　ＸＮ＝（ＹＮ＋（ＸＮ－ＹＮ）＆ＮＭＡＳＫ０）＆ＮＭＡＳＫ１
　即ち、バッファ処理部９０１は、今回割込時におけるパルス計数レジスタＸＮの値から前回割込時におけるパルス計数レジスタＹＮの値を減じた値と、ＮＭＡＳＫ０と、の論理積から、前回割込時から今回割込時の間に入力されたパルスエッジの数を求める。さらに、バッファ処理部９０１は、前回のパルス計数データ（ＹＮ）に、前回割込時から今回割込時の間に入力されたパルスエッジの数を加算した値と、ＮＭＡＳＫ１と、の論理積により今回のパルス計数データ（ＸＮ）を求める。
・計時値編集ステップ４０５
　バッファ処理部９０１は、下記の式にて、最後にパルスエッジＰＥが入力されてから、キャプチャークロックＣＫ＿ＣＡＰまでの時間ＸＴを求める。
　　ＯＶＦＦ＝０即ちオーバーフローなしの時、
　　ＸＴ＝ＸＴ＆ＴＭＡＳＫ０
　即ち、バッファ処理部９０１は、パルス計時部１０９でオーバーフローが発生していない場合、パルス計時レジスタＣＴの値によって、パルス計時データＸＴを求める。
　それ以外のとき、
　　ＸＴ＝ＭＩＮ（ＹＴ＋ＴＣＡＰ，ＴＭＡＸ）
　即ち、バッファ処理部９０１は、パルス計時部１０９でオーバーフローが発生している場合、前回のパルス計時データ（ＹＴ）に、キャプチャークロック周期／計時クロック周期で得られる所定の定数値（ＴＣＡＰ）を加算することで、最後のパルスエッジＰＥからの時間／計時クロック周期であるパルス計時データ（ＸＴ）を求める。
・バッファ更新ステップ４０６
　バッファ処理部９０１は、次のリングバッファポインタの位置ＰＮＴ２を求める。
　下記の式にて、リングバッファを更新する。
　　Ｎ［ＰＮＴ２］＝ＸＮ
　　Ｔ［ＰＮＴ２］＝ＸＴ
・ポインタ更新ステップ４０７
　バッファ処理部９０１は、リングバッファポインタＰＮＴを更新する。
・前回値設定ステップ４０８
　バッファ処理部９０１は、下記の式にて、前回値を設定する。
　　ＹＮ＝ＸＮ
　　ＹＴ＝ＸＴ
　ここでひとつ注意点がある。パルス計時リングバッファＴ［　］はパルス計数最大値ＴＭＡＸで初期化されていなければならない。
　図１３は、図１０の演算処理部の処理手順の一例を示す図である。演算処理部９０２は、演算周期Ｔｃａｌ毎に起動し、主たる構成として、ポインタ読込ステップ５０１と、分子演算ステップ５０２と、周波数演算値Ｆを求める周波数演算ステップ５０３と、を有して構成されている。
・ポインタ読込ステップ５０１
　演算処理部９０２は、リングバッファポインタＰＮＴを一度だけ参照し、ローカル変数Ｃ０には今回のポインタ位置を設定し、ローカル変数Ｃ１にはＣ０からＴＣＡＬ／ＴＣＡＰ個分遡ったポインタ位置を設定する。
・分子演算ステップ５０２
　演算処理部９０２は、下記の式にて、ＮＵＭを求める。
　ＮＵＭ　＝　ＭＩＮ（（Ｎ［Ｃ０］－Ｎ［Ｃ１］）＆ＭＡＳＫ１，ＮＭＡＸ）
　即ち、演算処理部９０２は、リングバッファを参照して、今回のパルス計数データ（Ｎ［Ｃ０］）から、所定の演算周期（ＴＣＡＬ／ＴＣＡＰ）分遡った位置のパルス計数データ（Ｎ［Ｃ１］）を減じた値と、ＭＡＳＫ１との論理積から、所定の演算周期の間に入力されたパルスエッジの数ＮＵＭを求める。
・周波数演算ステップ５０３
　演算処理部９０２は、下記の式にて、Ｆを求める。
　ＮＵＭが０のとき、
　　Ｆ＝ＭＩＮ（Ｆｔｉｍ／Ｔ［Ｃ０］，Ｆ）
　それ以外のとき、
　　Ｆ＝ＮＵＭ＊Ｆｔｉｍ／（ＴＣＡＬ＋Ｔ［Ｃ１］－Ｔ［Ｃ０］）
　ここで、図１４および図１５を用いて、演算部１１３の処理を解説する。図１４は、図１０の演算部の処理内容の説明図であり、図１５は、図１０の演算部の他の処理内容の説明図である。
　図１４において、ＣＡＳＥ１は、パルスエッジＰＥが１個以上入ってきている例である。図では、ＮＵＭが１２個であり、また（ＴＣＡＬ＋Ｔ［Ｃ１］－Ｔ［Ｃ０］）／Ｆｔｉｍと記載した区間には、パルス周期が１２周期ある。よって、周波数を求める式の分子としてＮＵＭの値で問題ないことが分かる。
　また、周波数演算値Ｆを求める式の分母、つまり１２周期分の時間については、（ＴＣＡＬ＋Ｔ［Ｃ１］－Ｔ［Ｃ０］）／Ｆｔｉｍと図示したところをみれば、ＴＣＡＬ／Ｆｔｉｍと図示した時間より、Ｔ［Ｃ１］／Ｆｔｉｍ分左側が長く、Ｔ［Ｃ０］／Ｆｔｉｍ分右側が短くなっていることから、（ＴＣＡＬ＋Ｔ［Ｃ１］－Ｔ［Ｃ０］）／Ｆｔｉｍで正しいことは明白だろう。
　そのため、周波数演算値Ｆを求める式として、「Ｆ　＝　ＮＵＭ＊Ｆｔｉｍ／（ＴＣＡＬ＋Ｔ［Ｃ１］－Ｔ［Ｃ０］）」が正しいことが分かる。
　次にＣＡＳＥ２では、パルスエッジＰＥが１つも入ってきていない状態である。このとき、情報としては、パルスエッジＰＥが入ってきていないからといって何もないのではなく、現時点で、最後のパルスエッジＰＥからＴ［Ｃ０］／Ｆｔｉｍだけ経過しているため、少なくとも、周波数として、Ｆｔｉｍ／Ｔ［Ｃ０］よりは小さいことは明白である。従って、演算部１１３は、前回の周波数演算値ＦとＦｔｉｍ／Ｔ［Ｃ０］との小さい方を、新しい周波数演算値Ｆとして出力する。つまり、「Ｆ＝ＭＩＮ（Ｆｔｉｍ／Ｔ［Ｃ０］，Ｆ）」という式を使っている。
　なお、図１５のＣＡＬは、本演算部１１３が動作している部分を示すが、これはソフトウェアの負荷変動の都合上、ぴったり演算周期Ｔｃａｌとはならず、毎回多少変動する。しかし、これは演算には全く影響しない。なぜなら、ポインタ読込ステップ５０１でリングバッファポインタＰＮＴを一度だけ参照することで、直前のキャプチャデータの位置を憶え、それから所定の数だけポインタを遡ることできっちり演算周期Ｔｃａｌ間のデータを参照することができるからである。よって、非常に稀ではあるが、図１５に示すようなタイミングで本演算部１１３が動作した場合には、ＣＡＳＥ１では、図中Ｇ（ギャップ）と示されている区間のデータは用いられず、ＣＡＳＥ２では、図中Ｗ（ラップ）と示されている区間のデータは２度使われる。
　ここで、図１９および図２０を用いて、シミュレーション結果の説明を行う。図１９は、特許文献１に示される速度検出装置のシミュレーション結果の一例を示す図であり、図２０は、本発明の実施の形態４にかかる速度検出装置のシミュレーション結果の一例を示す図である。
　図１９において、従来の速度検出装置では、７０１の動作で、周波数演算値Ｆが、１５．３Ｈｚで飽和しているは、パルス信号Ｐが入力されない期間であるためである。また、従来の速度検出装置では、７０２の動作が示すように、入力周波数０の状態から１パルスだけ、入力信号ＩＮが入力された場合、最低認識周波数を認識してしまう。
　図２０において、実施の形態４にかかる速度検出装置１では、パルスエッジＰＥが入ってくるかどうかに関わらず、計時クロックＣＫ＿ＴＩＭによって定期的にデータ取得が行われる。図２０の８０１の動作を図１９の７０１の動作と比較すると、図２０の８０１の動作には図１９の７０１に見られるような飽和は見られない。さらに、図１９の７０２の動作に見られるような、最低周波数を認識してしまう現象も見られない。
　以上説明したように、実施の形態４にかかる速度検出装置１によれば、ソフトウェアに少し負担をかけるだけで、ハードウェアの規模（パルス計数部１０７のビット数、パルス計時部１０９）を更に小さく保つことができる。特許文献１に示される速度検出装置のように、データが使われることなく失われるケースは稀にあるものの、周波数の精度劣化とはいえない。
実施の形態５．
　次に、ノイズの影響を除去するために、フィルタ部１０５を追加した実施の形態５について説明する。図１６は、本発明の実施の形態５にかかる速度検出装置の構成例を示す図である。以下、実施の形態１と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。
　図１６の速度検出装置１は、主たる構成として、波形整形部１０１と、フィルタクロック発生部１０２と、フィルタ部１０５と、エッジ検出部１０６と、パルス計数部１０７と、計時クロック発生部１０３と、パルス計時部１０９と、キャプチャークロック発生部１０４と、オーバーフロー検出部１０８と、キャプチャー部１１０と、割込要求部１１１と、演算部１１３と、を有して構成されている。実施の形態５では、実施の形態１と異なる要素として、波形整形部１０１の後段に設置されたノイズ除去用のフィルタ部１０５と、フィルタ部１０５に必要なクロックを供給するフィルタクロック発生部１０２とを有している。
　フィルタ部１０５は、フィルタクロックＣＫ＿ＦＩＬでパルス信号Ｐをサンプリングし、所定回数の連続一致を条件に、出力を変化させるように構成されている。
　ノイズの周波数は一般的に高く、回路に混入した場合、パルス信号Ｐが高速に変化する。そのため、フィルタクロックＣＫ＿ＦＩＬと連続一致の回数を適切に設定すれば、ノイズ成分は完全にカットできる。また、入力信号ＩＮに重畳されるノイズではなくても、波形整形部１０１の出力波形が振動的になった場合には、ノイズと同様に高い周波数成分を含んでしまうが、この場合も同様に、本フィルタ回路で除去することができる。さらに、フィルタ部１０５はフィルタであるので、若干の応答遅れが発生するが、キャプチャー周期Ｔｃａｐに比べて十分短いものであり、図示しない後段のシステムへは全く影響を与えない。
　ここで、フィルタを設定する上での注意点がある。波形整形部１０１ではフォトカプラを用いて絶縁することがある。この場合、フォトカプラのＯＮ時間とＯＦＦ時間との違いによって、高い周波数を入力信号ＩＮに入力したとき、入力信号ＩＮのデューティ比がたとえ５０：５０だとしても、パルス信号Ｐのデューティ比が大きく偏ってしまうことがある。フィルタクロックＣＫ＿ＦＩＬと連続一致の回数によって得られる帯域については、このデューティ比の偏りを考慮して、実際に使用する帯域より十分高い帯域に設定しなければならない。例えば、スペック上の最大入力周波数で、パルス信号Ｐのデューティ比１：９９となった場合でも認識可能な帯域としてもよいだろう。
　以上説明したように、実施の形態５にかかる速度検出装置１は、波形整形部１０１の後段に設置され、フィルタクロックＣＫ＿ＦＩＬでパルス信号Ｐをサンプリングし、数回の連続一致を条件に出力を変化させるフィルタ部１０５を備えるようにしたので、実施の形態１～４の効果に加えて、波形整形部１０１の出力波形が振動的になった場合でも、高いノイズフィルタ効果を得ることが可能である。
実施の形態６．
　次に、多チャンネル化した実施の形態６について説明する。図１７は、本発明の実施の形態６にかかる速度検出装置の構成例を示す図である。以下、実施の形態５と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。
　図１７の速度検出装置１は、主たる構成として、波形整形部１０１と、フィルタクロック発生部１０２と、フィルタ部１０５と、エッジ検出部１０６と、パルス計数部１０７と、計時クロック発生部１０３と、パルス計時部１０９と、キャプチャークロック発生部１０４と、オーバーフロー検出部１０８と、キャプチャー部１１０と、割込要求部１１１と、演算部１１３と、を有して構成されている。実施の形態５では、実施の形態１と異なる要素として、波形整形部１０１の後段に設置されたノイズ除去用のフィルタ部１０５と、フィルタ部１０５に必要なクロックを供給するフィルタクロック発生部１０２とを有している。
　図１７の速度検出装置１は、波形整形部１０１、フィルタ部１０５、エッジ検出部１０６、パルス計数部１０７、パルス計時部１０９、オーバーフロー検出部１０８、およびキャプチャー部１１０を複数有し、さらに、フィルタクロック発生部１０２、計時クロック発生部１０３、キャプチャークロック発生部１０４、および割込要求部１１１を有して構成されている。即ち、図１７の速度検出装置１は、複数のチャンネルに対して、フィルタクロック発生部１０２、計時クロック発生部１０３、キャプチャークロック発生部１０４、および割込要求部１１１を共用する構成である。
　以上説明したように、実施の形態６にかかる速度検出装置１は、計時クロック発生部１０３と、キャプチャークロック発生部１０４と、フィルタクロック発生部１０２と、割込要求部１１１と共用するようにしたので、多チャンネル化した場合でも割込要求ＩＲＱ発生頻度は変わらないため、ソフトウェアへのオーバーヘッドを抑えることが可能である。特許文献１に示される速度検出装置では、多チャンネル化した際に、チャンネル毎に、ばらばらに割込要求ＩＲＱが発生するため、この割込要求ＩＲＱが割込頻度を上げ、ソフトウェアへのオーバーヘッドが発生する場合があるという問題があったが、実施の形態６の速度検出装置１では、多チャンネル化しても割込要求ＩＲＱ発生頻度は変わらず、ソフトウェアへのオーバーヘッドを抑えることが可能である。
　なお、本発明の実施の形態１～６にかかる速度検出装置は、波形整形部１０１と、エッジ検出部１０６と、計時クロック発生部１０３と、キャプチャークロック発生部１０４とを有して構成されているが、これに限定されるものではなく、波形整形部１０１と、エッジ検出部１０６と、計時クロック発生部１０３と、キャプチャークロック発生部１０４とを速度検出装置の外部に設置し、そこから得られたパルスエッジＰＥ、キャプチャークロックＣＫ＿ＣＡＰ、計時クロックＣＫ＿ＴＩＭを用いてもよい。
　また、本発明の実施の形態１～６にかかる速度検出装置は、鉄道車両の向けの速度検出装置を例に説明したが、他にも周波数信号を測定するあらゆる機器にも適用可能である。その他、本発明は、その趣旨を逸脱しない範囲で種々変形して実施可能である。
　以上のように、本発明にかかる速度検出装置は、鉄道車両向け速度検出装置を始め、他にも周波数信号を測定するあらゆる機器に適用可能であり、特に、周波数の精度劣化がなく、常にデータ更新され、回路規模も比較的小さく、ソフトウェアへのオーバーヘッドも少ない発明として有用である。
　１　速度検出装置
　１０１　波形整形部
　１０２　フィルタクロック発生部
　１０３　計時クロック発生部
　１０４　キャプチャークロック発生部
　１０５　フィルタ部
　１０６　エッジ検出部
　１０７　パルス計数部
　１０８　オーバーフロー検出部
　１０９　パルス計時部
　１１０　キャプチャー部
　１１１　割込要求部
　１１３　演算部（周波数算出部）
　７０１，７０２，８０１周波数演算値の波形
　９０１　バッファ処理部
　９０２　演算処理部
　ＡＣＣｔ　目標精度
　ＣＫ＿ＣＡＰ　キャプチャークロック
　ＣＫ＿ＦＩＬ　フィルタクロック
　ＣＫ＿ＴＩＭ　計時クロック
　ＣＮ　パルス計数レジスタ
　ＣＴ　パルス計時レジスタ
　Ｆ　周波数演算値
　Ｆｍａｘ　最大入力周波数
　Ｆｍｉｎ　最小入力周波数
　Ｆｔｉｍ　計時クロック周波数
　ＩＣＲＱ　割込要求クリア要求
　ＩＮ　入力信号
　ＩＲＱ　割込要求
　ＬＮ　ライブパルス計数値
　ＬＴ　ライブパルス計時値
　Ｎ［　］　パルス計数リングバッファ
　ＮＭＡＳＫ０　パルス計数マスク値０（第１のマスク値）
　ＮＭＡＳＫ１　パルス計数マスク値１（第２のマスク値）
　ＮＭＡＸ　パルス計数最大値
　ＮＵＭ　パルスエッジの数
　Ｎｗｉｄｔｈ　パルス計数必要ビット数
　ＯＶＦ　オーバーフローレジスタ
　ＯＶＦＦ　オーバーフローフラグ
　Ｐ　パルス信号
　ＰＥ　パルスエッジ（パルス）
　ＰＮＴ　リングバッファポインタ
　Ｔ［　］　パルス計時リングバッファ
　ＴＣＡＬ　演算周期指数
　ＴＣＡＰ　キャプチャー周期指数（所定の定数）
　Ｔｃａｐ　キャプチャー周期
　Ｔｃａｌ　演算周期
　ＴＭＡＳＫ０　パルス計時マスク値０
　ＴＭＡＸ　パルス計時最大値
　Ｔｗｉｄｔｈ　パルス計時必要ビット数

Claims (10)

  1. 　外部からの入力信号のパルス数を計数するパルス計数部と、
    　計時クロックによりカウントアップし、パルスによってクリアされることで、最後のパルスからの時間を計時するパルス計時部と、
    　前記パルス計時部がオーバーフローしたことを検出しオーバーフローレジスタに保持するオーバーフロー検出部と、
    　一定周期毎に測定結果を得るキャプチャークロックのタイミングで、前記パルス計数部からの出力をパルス計数レジスタに保持すると共に、前記パルス計時部からの出力をパルス計時レジスタに保持するキャプチャー部と、
    　前記パルス計数レジスタの値と、前記パルス計時レジスタの値と、前記オーバーフローレジスタの値と、を読み取り、所定の演算により、周波数演算値を算出する周波数算出部と、
    　を備え、
    　前記周波数算出部は、前記パルス計時部がオーバーフローした場合、前回割込時におけるパルス計時データに、前記キャプチャークロックの周期／前記計時クロックの周期で得られる所定の定数を加算して、最後のパルスからの時間／前記計時クロックであるパルス計時データを求めることにより、前記周波数演算値を算出すること、
    　を特徴とする速度検出装置。
  2. 　外部からの入力信号のパルス数を計数するパルス計数部と、
    　計時クロックによりカウントアップし、パルスによってクリアされることで、最後のパルスからの時間を計時するパルス計時部と、
    　前記パルス計時部がオーバーフローしたことを検出しオーバーフローレジスタに保持するオーバーフロー検出部と、
    　一定周期毎に測定結果を得るキャプチャークロックのタイミングで、前記パルス計数部からの出力をパルス計数レジスタに保持すると共に、前記パルス計時部からの出力をパルス計時レジスタに保持するキャプチャー部と、
    　前記パルス計数レジスタの値と、前記パルス計時レジスタの値と、前記オーバーフローレジスタの値と、を読み取り、所定の演算により、周波数演算値を算出する周波数算出部と、
    　を備え、
    　前記周波数算出部は、所定の周期内に入力されたパルスが０個の場合、直後にパルスが入力されると仮定した周波数演算値と、前回の周波数演算値と、の低い方の値を選択することにより、周波数演算値を推定すること、
    　を特徴とする速度検出装置。
  3. 　外部からの入力信号のパルス数を計数するパルス計数部と、
    　計時クロックによりカウントアップし、パルスによってクリアされることで、最後のパルスからの時間を計時するパルス計時部と、
    　前記パルス計時部がオーバーフローしたことを検出しオーバーフローレジスタに保持するオーバーフロー検出部と、
    　一定周期毎に測定結果を得るキャプチャークロックのタイミングで、前記パルス計数部からの出力をパルス計数レジスタに保持すると共に、前記パルス計時部からの出力をパルス計時レジスタに保持するキャプチャー部と、
    　前記パルス計数レジスタの値と、前記パルス計時レジスタの値と、前記オーバーフローレジスタの値と、を読み取り、所定の演算により、周波数演算値を算出する周波数算出部と、
    　を備え、
    　前記周波数算出部は、前記パルス計時部がオーバーフローした場合、前回割込時におけるパルス計時データに、前記キャプチャークロックの周期／前記計時クロックの周期で得られる所定の定数を加算して、最後のパルスからの時間／前記計時クロックであるパルス計時データを求めることにより、前記周波数演算値を算出し、
    　所定の周期内に入力されたパルスが０個の場合、直後にパルスが入力されると仮定した周波数演算値と、前回の周波数演算値と、の低い方の値を選択することにより、周波数演算値を推定すること、
    　を特徴とする速度検出装置。
  4. 　前記オーバーフロー検出部は、
    　前記オーバーフローレジスタを、前記パルス計時部が所定の最大値を超えたことを検出してセットし、前記周波数算出部からクリアされるまで保持するように構成され、
    　前記周波数算出部は、
    　前回割込時のパルス計数レジスタの値と、今回割込時のパルス計数レジスタの値と、の差がない場合、オーバーフローが発生していないと判断すると共に、前記オーバーフローレジスタをクリアし、
    　前回割込時のパルス計数レジスタの値と、今回割込時のパルス計数レジスタの値と、の差がある場合、前記オーバーフローレジスタの値によりオーバーフローが発生しているか否かを判断すること、
    　を特徴とする請求項１～３のいずれか１つに記載の速度検出装置。
  5. 　前記オーバーフロー検出部は、
    　前記オーバーフローレジスタを、パルス計時部が所定の最大値を超えたことを検出してセットし、前記周波数算出部からクリアされるまで保持するように構成され、
    　前記周波数算出部は、
    　前記オーバーフローレジスタがセットされている場合、所定のメモリーに、オーバーフローの発生を示すオーバーフローフラグをセットすると共に、前記オーバーフローレジスタをクリアし、
    　前回割込時のパルス計数レジスタの値と、今回割込時のパルス計数レジスタの値と、の差がある場合、オーバーフローが発生していないと判断し、前記オーバーフローフラグをクリアすること、
    　を特徴とする請求項１～３のいずれか１つに記載の速度検出装置。
  6. 　前記オーバーフロー検出部は、
    　オーバーフロービットを、パルス計時部が所定の最大値を超えたことを検出してセットし、パルスによりクリアし、
    　前記キャプチャークロックにあわせて、前記オーバーフロービットを前記オーバーフローレジスタに保持すること、
    　を特徴とする請求項１～３のいずれか１つに記載の速度検出装置。
  7. 　前記周波数算出部は、
    　パルス計時レジスタのビット数を拡張して保持する変数であるパルス計時データを備え、
    　今回割込時におけるパルス計数レジスタの値から、前回割込時におけるパルス計数レジスタの値を減じた値に基づき、前回割込時から今回割込時の間に入力されたパルスの数を求め、
    　前記パルス計時部でオーバーフローが発生していない場合、前記パルス計時レジスタの値により、パルス計時データを求め、
    　前記パルス計時部でオーバーフローが発生している場合、前回のパルス計時データに、前記キャプチャークロックの周期／前記計時クロックの周期で得られる所定の定数を加算することで、最後のパルスからの時間／前記計時クロックであるパルス計時データを求め、
    　下記演算式により周波数演算値を求めること、
    　を特徴とする請求項１～３のいずれか１つに記載の速度検出装置。
    ＮＵＭが０以外の場合、
    　Ｆ＝ＮＵＭ＊Ｆｔｉｍ÷（ＴＣＡＰ＋ＹＴ－ＸＴ）
    ＮＵＭが０の場合、
    　Ｆ＝ＭＩＮ（Ｆｔｉｍ÷ＸＴ，Ｆ）
    ここで、
    右辺に現れるＦは、前回の周波数演算値。
    左辺に現れるＦは、今回の周波数演算値。
    ＮＵＭは、前回割込時から今回割込時の間に入力されたパルスの数。
    Ｆｔｉｍは、計時クロック周波数。
    ＴＣＡＰは、前記キャプチャークロックの周期を、計時クロックの周期で割った所定の定数。
    ＸＴは、今回割込時における最後のパルスからの時間／計時クロックの周期であるパルス計時データ。
    ＹＴは、前回割込時における最後のパルスからの時間／計時クロックの周期である前回のパルス計時データ。
  8. 　前記周波数算出部は、
    　前記パルス計数レジスタの値と、前記パルス計時レジスタの値と、前記オーバーフローレジスタの値と、を読み取りバッファリングするバッファ処理部と、
    　前記キャプチャークロックの周期の整数倍の演算周期毎に起動し、前記バッファ処理部でバッファしたデータに基づき、演算周波数を算出する演算処理部と、
    　を有し、
    　前記バッファ処理部は、
    　前記パルス計数レジスタの値と前記パルス計時レジスタの値とを時系列的に記憶するリングバッファと、前記リングバッファの現在の位置を保持するリングバッファポインタとを備え、
    　今回割込時におけるパルス計数レジスタの値から前回割込時におけるパルス計数レジスタの値を減じた値と、第１のマスク値と、の論理積から前回割込時から今回割込時の間に入力されたパルスの数を求め、
    　前回のパルス計数データに、前回割込時から今回割込時の間に入力されたパルスの数を加算した値と、第２のマスク値と、の論理積により今回のパルス計数データを求め、
    　ここで、マスク値は２のべき乗－１の形式で表され、第２のマスク値は第１のマスク値より大きい値であり、
    　前記パルス計時部でオーバーフローが発生していない場合、前記パルス計時レジスタの値により、パルス計時データを求め、
    　前記パルス計時部でオーバーフローが発生している場合、前回のパルス計時データに、前記キャプチャークロックの周期／前記計時クロックの周期で得られる所定の定数を加算することで、最後のパルスからの時間／前記計時クロックであるパルス計時データを求め、
    　リングバッファの現在の位置の次の位置に、パルス計数データおよびパルス計時データを保存してからポインタを更新する処理を含み、
    　前記演算処理部は、
    　ポインタの値を参照し、今回のポインタ位置と、今回のポインタ位置から所定の演算周期分過去に遡ったポインタ位置と、を求め、
    　リングバッファを参照して、今回のパルス計数データから、所定の演算周期分過去のパルス計数データを減じた値と、第２のマスク値と、の論理積から、所定の演算周期の間に入力されたパルスの数を求め、
    　下記演算式により周波数演算値を求めること、
    　を特徴とする請求項１～３のいずれか１つに記載の速度検出装置。
    ＮＵＭが０以外の場合、
    　Ｆ＝ＮＵＭ＊Ｆｔｉｍ÷（ＴＣＡＬ＋Ｔ［Ｃ１］－Ｔ［Ｃ０］）
    ＮＵＭが０の場合、
    　Ｆ＝ＭＩＮ（Ｆｔｉｍ÷Ｔ［Ｃ０］，Ｆ）
    ここで、
    右辺に現れるＦは、前回の周波数演算値。
    左辺に現れるＦは、今回の周波数演算値。
    ＮＵＭは、所定の演算周期の間に入力されたパルスの数。
    Ｆｔｉｍは、計時クロック周波数。
    ＴＣＡＬは、所定の演算周期を、計時クロック周期で割った所定の定数。
    Ｔ［Ｃ０］は、今回のパルス計時データ。
    Ｔ［Ｃ１］は、所定の演算周期分過去のパルス計時データ。
  9. 　前記波形整形部の後段に設置されたフィルタ部と、
    　前記フィルタ部に必要なクロックを供給するフィルタクロック発生部と、
    　を備え、
    　前記フィルタ部は、フィルタクロックでパルス信号をサンプリングし、所定回数の連続一致を条件に、出力を変化させること、
    　を特徴とする請求項１～３のいずれか１つに記載の速度検出装置。
  10. 　前記エッジ検出部と、前記パルス計数部と、前記オーバーフロー検出部と、前記パルス計時部と、前記キャプチャー部と、前記フィルタ部とを複数備え、
    　前記フィルタクロック発生部を共用すること、
    　を特徴とする請求項９に記載の速度検出装置。
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