WO2011108663A1 - プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置 - Google Patents

プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置 Download PDF

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佐々木　勝
和基 茂山
井上　雅喜
陽子 能登
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Tokyo Electron Ltd
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    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]

Definitions

  • the present invention relates to a plasma etching method using plasma, a semiconductor device manufacturing method, and a plasma etching apparatus.
  • Plasma etching technology is an important basic technology along with lithography for forming fine patterns in semiconductor manufacturing.
  • the basic mechanism of plasma etching is an ion-assisted etching reaction that occurs due to adsorption of radicals generated by plasma generation onto the film to be etched and ion irradiation by RF. So far, parallel plate, ECR (Electron Cyclotron Resonance), and ICP (Inductively Coupled Plasma) types have been used as plasma sources.
  • a silicon nitride film on a silicon substrate or a silicon oxide film may be etched.
  • it is required to increase the selectivity of the silicon nitride film with respect to the underlying silicon substrate or silicon oxide film.
  • the selection ratio is expressed by the ratio of the etching rate of the silicon nitride film to be etched and the etching rate of the base film not to be etched, and the higher the selection ratio, the better.
  • An etching method in which the selection ratio of a silicon nitride film to a silicon substrate or a silicon oxide film is increased is used, for example, in a method for manufacturing a MOS (Metal-Oxide-Semiconductor) transistor.
  • MOS Metal-Oxide-Semiconductor
  • An example of a method for manufacturing a MOS transistor is as follows.
  • FIG. 24 shows an example of a method for manufacturing a MOS transistor.
  • MOS transistors As transistors.
  • a so-called “shallow junction” in which a pn junction depth is formed shallow is required for the source and drain of the MOS transistor.
  • extension regions are formed in the source and drain of the MOS transistor (see, for example, Patent Document 1).
  • a silicon oxide film 102 is formed on a silicon substrate 101.
  • the polysilicon is patterned by lithography and dry etching to form the gate electrode 103.
  • a silicon oxide film 104 is deposited on the substrate by the CVD method. 24C, the silicon oxide film 104 is etched back to form an offset spacer 104a on the side surface of the gate electrode 103, and a gate insulating film 102a is formed under the gate electrode 103. . Subsequently, ion implantation is performed using the gate electrode 103 and the offset spacer 104a as a mask to form extension regions 108 on both sides of the gate electrode 103 in the silicon substrate 101.
  • a sidewall spacer 109 made of a silicon oxide film is formed outside the offset spacer 104a.
  • ion implantation is performed using the gate electrode 103, the offset spacer 104a, and the sidewall spacer 109 as a mask to form a high concentration source / drain region 107 outside the extension region 108 in the silicon substrate 101.
  • the upper surface of the gate electrode 103 and the exposed silicon surface portion of the high-concentration source / drain region 107 are formed.
  • a silicide film 110 for reducing resistance is formed in a self-aligned manner on the upper portion of the gate electrode 103 and the exposed surface portion of the high concentration source / drain region 107. .
  • miniaturized gate electrode 103 When the miniaturized gate electrode 103 is etched, plasma is generated in the processing container, and RF is applied to a mounting table on which the substrate in the processing container is mounted. Is dry-etched.
  • a step of etching the silicon nitride film above the source / drain regions and above the gate electrode 103 is required. There is a case. In this case, etching with an increased selectivity of the silicon nitride film to the underlying silicon substrate or silicon oxide film is required.
  • the sidewall spacer 109 is required to have a strength that can withstand ion implantation, a silicon nitride film may be used. Then, in the step shown in FIG. 24E, etching for removing the sidewall spacer 109 made of the silicon nitride film used as a mask at the time of ion implantation is required. That is, it is necessary to perform etching for selectively removing the sidewall spacer 109 made of the silicon nitride film with respect to the offset spacer 104a made of the silicon oxide film.
  • an object of the present invention is to increase the selectivity of the silicon nitride film to the underlying silicon substrate or silicon oxide film, thereby preventing the base from being damaged (recessed), and manufacturing a semiconductor device.
  • a method and a plasma etching apparatus are provided.
  • the first aspect of the present invention is to exhaust the processing gas while supplying the processing gas into the processing container, and set the pressure in the processing container to a predetermined value.
  • the silicon nitride film is made to silicon and / or silicon oxide film.
  • the processing gas includes a plasma excitation gas, a CHxFy gas, and at least one oxidizing gas selected from the group of O 2 , CO 2 , and CO, with respect to the CHxFy gas.
  • the flow rate ratio of the oxidizing gas is set to 4/9 or more when O 2 or CO 2 is used as the oxidizing gas, and CO is used as the oxidizing gas.
  • a mixed gas in which at least two of O 2 , CO 2 and CO are used as the oxidizing gas it is converted to O 2 to 4/9 or more.
  • It is a plasma etching method characterized by setting.
  • X and Y are integers of 1 or more.
  • a second aspect of the present invention is a plasma etching method for selectively etching a silicon nitride film, wherein the processing gas is supplied while supplying a processing gas for etching processing into a processing container.
  • the pressure in the processing container is set to a pressure of 40.0 Pa or more (300 mTorr or more), and microwaves are introduced into the processing container through a dielectric window on the upper part of the processing container.
  • a plasma etching method for selectively etching the silicon nitride film in a non-biased state in which plasma is generated in a container and RF (radio frequency) is not applied to a mounting table on which a substrate in the processing container is mounted. is there.
  • X and Y are integers of 1 or more.
  • the oxidizing gas is supplied in excess of the amount necessary for removing the CF-based deposit, so that the surface of the silicon substrate is etched while being oxidized.
  • a SiO 2 film is formed on the silicon surface. Since there is a relationship of Si—O>Si—N> Si—Si with respect to the binding energy, forming the SiO 2 film on the surface of the silicon substrate hardens the surface of the silicon substrate and lowers the etching rate of silicon. Become.
  • the silicon nitride film is also oxidized like the silicon substrate, but the etching rate is not as low as that of silicon, so the selectivity of the silicon nitride film to silicon is increased.
  • the etching rate of the silicon oxide film that is originally oxidized is lowered. Therefore, the selectivity of the silicon nitride film to the silicon oxide film is increased.
  • the inside of the processing vessel is set to a high pressure of 40.0 Pa or more (300 mTorr or more), and the RF bias applied to the mounting table is set to 0 (no RF bias is applied).
  • the ion energy applied to the substrate has a correlation with the sum of the plasma potential energy and the bias applied to the substrate.
  • FIG. 1 is an overall configuration diagram of an RLSA etching apparatus according to an embodiment of the present invention.
  • a perspective view (including a partial cross-sectional view) showing a slit pattern of RLSA Graph showing the relationship between the distance from the dielectric window and the electron density in the RLSA etching apparatus Graph showing the relationship between the distance from the dielectric window and the electron temperature in the RLSA etching apparatus Process diagram of MOS transistor manufacturing method Cross-sectional view of MOS transistor with side wall spacer isotropically etched Schematic diagram showing damage and footing generated in a silicon substrate ((a) shows damage and (b) shows footing) Process drawing of isotropic etching of sidewall spacer of MOS transistor Process diagram of MOS transistor etching ((a) shows anisotropic etching, (b) shows isotropic etching) Process diagram of FinFET manufacturing method Process diagram of anisotropic etching of semiconductor devices prepared in the example Photograph showing the observation result of recess Photograph showing the observation result of reces
  • the plasma etching method of the first and second embodiments of the present invention will be described with reference to the accompanying drawings.
  • the plasma etching methods of the first and second embodiments are executed in etching apparatuses having the same structure.
  • an RLSA etching apparatus that generates microwave plasma using RLSA (Radial Line Slot Slot Antenna) is used.
  • FIG. 1 shows an overall configuration diagram of the RLSA etching apparatus.
  • the RLSA etching apparatus uses microwaves as a plasma source. By using the microwave, it is possible to generate a plasma with a low electron temperature and a high density in a region where the etching process is performed.
  • the structure of each part of the RLSA etching apparatus is as follows.
  • the RLSA etching apparatus includes a cylindrical processing container 1 made of an aluminum alloy or the like.
  • the processing container 1 is grounded.
  • a mounting table 10 that is erected by a column 9 is provided in the center of the bottom of the processing container 1.
  • a semiconductor wafer W is held on the upper surface of the mounting table 10.
  • the mounting table 10 is made of a ceramic material such as alumina or alumina nitride.
  • the mounting table 10 is embedded with a resistance heater 11 over substantially the entire area thereof, so that the semiconductor wafer W can be heated and maintained at a predetermined temperature.
  • the resistance heater 11 is connected to a heater power source 13 through wiring arranged in the support column 9.
  • a cooling medium path (not shown) is provided inside the mounting table 10.
  • the cooling medium path is formed in an annular shape.
  • a thin plate-like electrostatic chuck 14 having conductor wires 12 arranged in a mesh shape inside is provided on the upper surface of the mounting table 10.
  • a DC power supply 15 is connected to the conductor wire 12, and the electrostatic chuck 14 electrostatically attracts the semiconductor wafer W placed on the mounting table 10 by a DC voltage supplied from the DC power supply 15.
  • a bias high-frequency power source 16 serving as a bias application unit that applies high-frequency power for bias of 13.56 MHz is connected to the conductor wire 12 inside the electrostatic chuck 14 via a matching unit (not shown).
  • the matching unit matches the output impedance of the bias high-frequency power supply 16 with the impedance of a load including the mounting table 10, the plasma generated in the processing container 1, and the processing container 1.
  • the matching unit includes a blocking capacitor for generating a self-bias.
  • the frequency of the high frequency power supplied from the bias high frequency power supply 16 is not limited to 13.56 MHz, but may be a frequency in another RF band such as 27 MHz.
  • a plurality of lifting pins 17 are provided for moving the mounting table 10 up and down when the semiconductor wafer W is carried in and out.
  • the raising / lowering pin 17 is raised / lowered by the raising / lowering rod 19 provided penetrating the bottom part of the processing container 1 through the bellows 18 which can be expanded and contracted.
  • the mounting table 10 is formed with an insertion hole 20 through which the elevating pin 17 can be inserted.
  • a loading / unloading port 21 for loading and unloading the semiconductor wafer W is provided in the peripheral wall of the processing container 1.
  • the carry-in / out port 21 is provided with a gate valve 22 for opening and closing the carry-in / out port 21 while keeping the inside of the processing container 1 sealed.
  • a center gas introduction path 23 for supplying a processing gas into the processing container 1 is provided in the center of the dielectric window 2 on the ceiling of the processing container 1.
  • the center gas introduction path 23 is provided so as to penetrate the inner conductor of the coaxial pipe 38.
  • an injection port 23a that opens to the processing container is formed in the center of the dielectric window 2a.
  • the center gas introduction path 23 is connected to a gas supply source 24 through a gas path 25a.
  • a flow rate controller (MFC) for controlling the flow rate of each gas and a valve for turning on and off are provided so that the gas passage 23 can be supplied while controlling the flow rate of each gas of the processing gas. It has become.
  • MFC flow rate controller
  • the processing gas from the gas supply source 24 flows through the gas passage 25a and the center gas introduction path 23, and is injected toward the mounting table 10 located below from the injection port 23a. Since the processing gas is drawn to the annular exhaust path surrounding the mounting table 10 by the vacuum pump 30, the processing gas sprayed toward the semiconductor wafer W diffuses radially outward in the processing container.
  • a gas ring 7 for supplying a processing gas is provided below the injection port 23a and above the semiconductor wafer W.
  • the gas ring 7 and the center gas introduction path 23 constitute a processing gas supply unit.
  • the gas ring 7 is formed in a hollow ring shape, and has a plurality of side surface outlets at equal intervals in the circumferential direction on the inner peripheral side surface thereof. The plurality of side injection holes are opened in the plasma region in the processing container 1.
  • the gas ring 7 is connected to the gas supply source 24 through the gas passage 25b.
  • a flow rate controller (MFC) for controlling the flow rate of each processing gas and a valve for turning on and off are provided. The gas ring 7 is controlled while controlling the flow rate of each processing gas.
  • the processing gas from the gas supply source 24 is introduced into the gas ring 7 through the gas passage 25b.
  • the internal pressure of the gas ring 7 becomes uniform in the circumferential direction when the processing gas is filled, and the processing gas is uniformly injected from a large number of side surface injection ports toward the radially inner region of the gas ring 7 in the processing container 1. Is done. Since the processing gas is supplied from the gas ring 7 to the region where the plasma electron temperature is low (plasma diffusion region), excessive dissociation of the processing gas can be suppressed and an optimal dissociation state can be obtained.
  • the processing gas includes plasma excitation gas, CHxFy gas (X and Y are integers of 1 or more), and oxidizing gas.
  • the plasma excitation gas includes at least one of Ar, He, Ne, Kr, and Xe.
  • CHxFy gas comprises at least one selected from the group consisting of CH 2 F 2, CH 3 F , CHF 2, CHF 3.
  • the oxidizing gas includes at least one selected from the group of O 2 , CO 2 , and CO.
  • the CHxFy gas and the oxidizing gas constitute the etching gas.
  • CHF-based gas radicals are deposited on the substrate to form a deposited film. Oxidizing gases such as O 2 , CO 2 , and CO are used to remove and adjust the carbon component in the deposited film.
  • an exhaust port 28 for discharging the processing gas is provided at the bottom of the processing vessel 1.
  • a large number of exhaust ports 28 are provided at equal intervals in the circumferential direction.
  • an exhaust path 31 Connected to the exhaust port 28 is an exhaust path 31 in which a pressure adjusting valve 29 as a control unit and a vacuum pump 30 as a gas exhaust unit are interposed. Thereby, the pressure in the processing container 1 can be adjusted to a required value.
  • a dielectric window 2 is provided on the ceiling of the processing container 1 so as to seal the inside of the processing container 1.
  • the dielectric window 2 is made of a dielectric such as quartz, ceramic, alumina (Al 2 O 3 ), or aluminum nitride (AlN), and is permeable to microwaves.
  • a convex portion 2 a that protrudes toward the inside of the processing container 1 is formed on the lower surface of the dielectric window 2.
  • the configuration of the RLSA 4 that generates microwave plasma is as follows. On the upper surface of the dielectric window 2, an RLSA 4 that generates plasma inside the processing chamber 1 is installed as a microwave introduction unit.
  • the RLSA 4 includes a slot plate 3 made of a conductive material and a disk-shaped dielectric plate 5 provided on the upper surface of the slot plate 3.
  • the diameter of the slot plate 3 is larger than the diameter of the semiconductor wafer W. For example, when the size of the semiconductor wafer W is 300 mm, the diameter of the slot plate 3 is about 400 to 500 mm.
  • the thickness of the slot plate 3 is set to about 1 to several mm.
  • the slot plate 3 is made of a copper plate or an aluminum plate whose surface is gold-plated.
  • a number of T-shaped slits 3 a that are concentrically distributed are formed in the slot plate 3, and microwaves are radiated into the processing container 1 from the number of slits 3 a.
  • the arrangement of the slits 3a is not particularly limited.
  • the slits 3a are arranged concentrically, spirally, or radially.
  • the dielectric plate 5 provided on the upper surface of the slot plate 3 is made of a dielectric such as quartz, ceramic, alumina (Al 2 O 3 ), or aluminum nitride (AlN).
  • the dielectric plate 5 propagates the microwave introduced from the coaxial waveguide 6 in the radial direction and compresses the wavelength of the microwave.
  • the upper and lower surfaces of the dielectric plate 5 are covered with a conductor.
  • a cooling jacket 8 for cooling the RLSA 4 is provided on the top of the dielectric plate 5.
  • the cooling jacket 8 is formed with a flow path connected to a chiller unit (not shown). The cooling jacket 8 absorbs heat generated in the dielectric plate 5 and discharges it to the outside.
  • a coaxial waveguide 6 for introducing a microwave is connected to the dielectric plate 5.
  • the coaxial waveguide 6 is connected to the microwave generator 34 via the mode converter 32 and the rectangular waveguide 33.
  • the microwave generator 34 generates a microwave of 2.45 GHz, for example.
  • the frequency of the microwave is not limited to 2.45 GHz, and may be another frequency such as 8.35 GHz.
  • the high frequency electric power for generating a microwave is 100 W or more, for example, set to 1500 W, 2000 W, 3000 W, or the like.
  • the rectangular waveguide 33 is composed of a rectangular pipe, and propagates microwaves from the microwave generator 34 to the mode converter 32 in the TE mode.
  • the mode converter 32 is for connecting the rectangular waveguide 33 to the coaxial waveguide 6, and the TE mode microwave in the rectangular waveguide 33 is converted to the TEM mode microwave in the coaxial waveguide 6. Convert to waves.
  • the mode converter 32 is formed in a conical shape that is pointed downward.
  • the upper part of the mode converter 32 is coupled to the rectangular waveguide 33, and the lower part of the mode converter 32 is coupled to the inner conductor of the coaxial waveguide 6.
  • the coaxial waveguide 6 extends vertically downward from the mode converter 32 toward the RLSA 4 and is connected to the slot plate 3.
  • the coaxial waveguide 6 is composed of a double tube having an outer conductor and an inner conductor. The microwave propagates in the TEM mode between the outer conductor and the inner conductor.
  • the microwave output from the microwave generator 34 is supplied to the RLSA 4 after passing through the rectangular waveguide 33, the mode converter 32, and the coaxial waveguide 6.
  • the microwave is diffused in the radial direction through the dielectric plate 5 of the RLSA 4 and is radiated into the processing container 1 through the slit 3 a of the slot plate 3.
  • the processing gas immediately below the dielectric window 2 is ionized, and plasma is generated in the processing container 1.
  • FIG. 2 shows an example of four slit patterns of RLSA.
  • a large number of T-shaped slits 3 a are concentrically arranged in the slot plate 3.
  • Each slit 3a is composed of two types of individual slits whose longitudinal directions are orthogonal to each other.
  • the pitch in the radial direction of the concentric circles is determined based on the wavelength of the microwave propagating through the RLSA 4 in the radial direction.
  • the microwave is converted into a plane wave having two polarization components orthogonal to each other.
  • Such an RLSA 4 is effective for uniformly radiating microwaves into the processing container 1 from the entire area of the antenna, and is suitable for generating uniform plasma below the antenna.
  • the individual operation and overall operation of the microwave generator 34, the high frequency power supply 16 for bias, the DC power supply 15, the heater power supply 13, the gas supply source 24, the exhaust pump 29, and the like are controlled by the control unit 36.
  • the control unit 36 is composed of, for example, a microcomputer.
  • a program that defines individual operations and overall operations is stored in a storage medium 37 such as an HDD, a semiconductor memory, or a CD.
  • the control unit is provided with a recipe setting unit for setting the flow rate of the processing gas, the pressure in the processing container, the microwave power of the microwave generator 34, and the RF power of the mounting table 10.
  • a recipe setting unit for setting the flow rate of the processing gas, the pressure in the processing container, the microwave power of the microwave generator 34, and the RF power of the mounting table 10.
  • Various values set in the recipe setting unit are stored in a storage medium 37 such as an HDD, a semiconductor memory, or a CD.
  • a feature of the RLSA etching apparatus is that plasma having a low electron temperature and a high density can be generated in the region where the etching process is performed.
  • FIG. 3 when microwaves are introduced through the dielectric window 2 at the top of the processing container 1, high-density plasma is excited in a region of 10 to 50 mm immediately below the dielectric window 2.
  • FIG. 4 although the plasma in the generation region has a high density and a relatively high electron temperature, the plasma is transported from the generation region to the region where the etching process is performed by diffusion, so that the electron temperature decreases. Since the semiconductor wafer W is placed in a diffusion region having a sufficiently low electron temperature, etching with less ion bombardment damage becomes possible.
  • the electron density is attenuated by diffusion, but since the plasma in the generation region is high in density, a sufficiently high density is maintained in the diffusion region.
  • the etching method of the first and second embodiments of the present invention is executed using the RLSA etching apparatus having the above configuration.
  • the etching methods of the first and second embodiments of the present invention are performed as one step of a semiconductor device manufacturing method.
  • a MOS transistor manufacturing method will be described as an example of a semiconductor device manufacturing method.
  • FIG. 5 shows a method of manufacturing a MOS transistor in which a “shallow junction” is formed.
  • a silicon oxide film 42 as a gate insulating film is formed on the active region of the silicon substrate 41 by thermal oxidation.
  • a polysilicon film 43 is deposited on the silicon oxide film 42 by CVD.
  • the polysilicon film 43 is patterned by a lithography technique and a dry etching technique to form a gate electrode 44.
  • a high-K material may be used for the gate insulating film and a metal may be used for the gate electrode.
  • a silicon oxide film 45 is formed on the surface of the gate electrode 44 by, eg, CVD.
  • impurity ions are implanted using the gate electrode 44 and the offset spacer 45a as a mask to form extension regions 46 on both sides of the gate electrode 44 in the silicon substrate 41.
  • the offset spacer 45a it is possible to shallow the extension region 46 in the silicon substrate 41 directly below the gate electrode 44.
  • a silicon nitride film 48 is formed on the silicon substrate 41 by the CVD method, and this is etched back in the step shown in FIG. Is formed on the side surface of the offset spacer 45a. Thereafter, ion implantation of impurity ions is performed using the gate electrode 44, the offset spacer 45a, and the sidewall spacer 48a as a mask, and the high concentration source / drain region 50 is formed outside the extension region 46.
  • a cobalt film is deposited on the substrate by the CVD method, the cobalt film and polysilicon are reacted, and then the unreacted metallic cobalt film is removed by etching. Thereafter, by performing phase conversion of the silicide, a silicide film 51 is formed on the gate electrode 44, and a silicide film is also formed on the surface portion of the high concentration source / drain region 50 (not shown).
  • the silicon nitride film 48 above the gate electrode 44 and the extension region 46 is formed as shown in FIG. 5 (e) ⁇ FIG. 5 (f). Used for anisotropic etching.
  • FIG. 6 shows steps from (e) to (f) in FIG.
  • the semiconductor wafer W in which the silicon nitride film 48 is laminated on the silicon substrate 41 is transferred to the RLSA etching apparatus.
  • the silicon oxide film 48 is etched back to form sidewall spacers 48a on the side surfaces of the offset spacers 45a.
  • the processing gas is exhausted while supplying the processing gas into the processing container 1, and the pressure in the processing container 1 is set to a predetermined value.
  • the silicon nitride film 48 is etched by supplying a microwave to generate plasma and setting a bias applied to the mounting table 10 on which the semiconductor wafer W in the processing container 1 is mounted to a predetermined value.
  • the processing gas is a gas in which plasma excitation gas, CHxFy gas, and oxidizing gas are mixed.
  • the plasma excitation gas includes at least one selected from the group consisting of Ar, He, Ne, Kr, and Xe.
  • CHxFy gas comprises at least one selected from the group consisting of CH 2 F 2, CH 3 F , CHF 2, CHF 3.
  • the oxidizing gas includes at least one selected from the group of O 2 , CO 2 , and CO.
  • the CHxFy gas and the oxidizing gas constitute the etching gas.
  • CHF-based gas radicals are deposited on the substrate to form a deposited film. Oxidizing gases such as O 2 , CO 2 , and CO are used to remove and adjust the C content in the deposited film.
  • the flow rate ratio of the oxidizing gas to the CHxFy gas is set to O 2 as the oxidizing gas.
  • O 2 the oxidizing gas.
  • CO 2 the oxidizing gas
  • it is set to 4/9 or more
  • CO the oxidizing gas
  • it is set to 8/9 or more.
  • a mixed gas obtained by mixing at least two of O 2 , CO 2 and CO is used as the oxidizing gas, it is set to 4/9 or more in terms of O 2 .
  • the flow rate converted to O 2 is ⁇ + ⁇ / 2.
  • the flow rate converted to O 2 is ⁇ + ⁇ / 2.
  • the flow rate converted to O 2 is ⁇ + ⁇ / 2.
  • the flow rate ratio is obtained by dividing the flow rate converted to O 2 by the flow rate of the CHxFy gas.
  • the flow rate ratio when converted into O 2 may be set to more than 4/9.
  • the flow rate of the oxidizing gas as a scavenger for removing the CF-based deposit is about 1/20 of the flow rate of the CHxFy gas.
  • the SiO 2 film is damaged (recessed). For this reason, it is desirable that the thickness of the SiO 2 coating is thin.
  • the thickness of the SiO 2 film has a correlation with the ion energy, and the smaller the ion energy, the thinner the SiO 2 film. If the RF bias applied to the mounting table 10 is reduced, the ion energy is reduced. Therefore, when the diameter of the semiconductor wafer W is 300 mm, the RF (less than 30 W / (15 ⁇ 15 ⁇ ⁇ cm 2 ) per 1 cm 2 of wafer ( radio frequency) is applied to the mounting table 10. When the diameter of the semiconductor wafer W is 450 mm, RF of 30 W ⁇ (22.5 ⁇ 22.5 ⁇ ⁇ cm 2 ) / (15 ⁇ 15 ⁇ ⁇ cm 2 ) or less may be applied.
  • a footing 48a1 (footing) is formed in the sidewall spacer 48a of the silicon nitride film 48. . If the footing 48a1 is generated, the accuracy of doping in the next process is adversely affected. In order not to generate the footing 48a1 (footing), it is desirable to apply RF (radio frequency) of 20 W / (15 ⁇ 15 ⁇ ⁇ cm 2 ) or more. In the case of etching that does not cause footing, RF may be 20 W or less.
  • Table 1 shows an example of the processing conditions of the semiconductor wafer etching method according to the first embodiment of the present invention (when a 300 mm semiconductor wafer W is etched).
  • the silicide film 51 is formed on the upper portion of the gate electrode 44 and the surface portion of the source / drain region 50 in the step shown in FIG. It is used in the step of removing the side wall spacer 48a on the side wall of the gate electrode 44 used as a mask.
  • the semiconductor wafer W in which the side wall spacer 48a is formed on the gate electrode 44 is transferred to the RLSA etching apparatus.
  • the sidewall spacer 48 a on the sidewall of the gate electrode 44 is etched.
  • the processing gas is exhausted while supplying the processing gas into the processing container 1, and the pressure in the processing container 1 is set to a predetermined value.
  • the silicon nitride film 48 is selectively etched by supplying a microwave to generate plasma and setting a bias applied to the mounting table 10 on which the semiconductor wafer W in the processing chamber 1 is mounted to 0.
  • the processing gas is a gas in which plasma excitation gas, CHxFy gas, and oxidizing gas are mixed.
  • the plasma excitation gas includes at least one selected from the group consisting of Ar, He, Ne, Kr, and Xe.
  • CHxFy gas comprises at least one selected from the group consisting of CH 2 F 2, CH 3 F , CHF 2, CHF 3.
  • the oxidizing gas includes at least one selected from the group of O 2 , CO 2 , and CO.
  • the CHxFy gas and the oxidizing gas constitute the etching gas.
  • CHF-based gas radicals are deposited on the substrate to form a deposited film. Oxidizing gases such as O 2 , CO 2 , and CO are used to remove and adjust the carbon component in the deposited film.
  • FIG. 8A shows a state before the removal of the sidewall spacer 48a
  • FIG. 8B shows a state after the removal of the sidewall spacer 48a.
  • the pressure in the processing chamber 1 where the microwave plasma is generated is 40.0 Pa or more (300 mTorr or more) in order not to damage or recess the underlying silicon oxide film 45 or silicide film 51.
  • the sidewall spacer 48a is isotropically etched without applying RF to the mounting table 10. By not applying RF, the ions have no directionality, so that isotropic etching is possible.
  • the pressure in the processing container 1 By setting the pressure in the processing container 1 to a high pressure of 40.0 Pa or more (300 mTorr or more), the number of times the ions collide with the gas molecules before reaching the substrate increases, and the directionality tends to be lost. For this reason, isotropic etching becomes possible.
  • FIG. 9A shows a comparative example in which RF is applied. When RF is applied, ions are attracted to the silicon substrate 41, and the directionality of ions, that is, anisotropy is generated.
  • Table 2 shows an example of the processing conditions of the semiconductor wafer etching method according to the second embodiment of the present invention (when a 300 mm wafer W is etched).
  • an RLSA etching apparatus is used to generate plasma.
  • a parallel plate, ECR (Electron Cyclotron Resonance), An etching apparatus of ICP (Inductively Coupled Plasma) may be used.
  • an RLSA etching apparatus is used to generate plasma.
  • plasma can be generated in a processing vessel by microwaves.
  • an RLSA etching apparatus can be used.
  • another etching apparatus may be used.
  • FIG. 10 is a process diagram of a FinFET manufacturing method.
  • a silicon region called a fin 62 is formed on the silicon substrate 61, and a silicon oxide film is formed on the upper surface of the fin 62.
  • the gate electrode 63 made of polysilicon is etched using the silicon nitride film 65 as a mask. The gate electrode 63 is formed so as to straddle the fin 62, and the side surface of the fin 62 is used as a channel.
  • the gate electrode 63 is formed on the silicon substrate 61 via the gate insulating film 64.
  • a silicon nitride film 66 is formed on the upper surfaces of the silicon substrate 61, the fins 62, and the silicon nitride film 65 by, for example, the CVD method, and this is a step shown in FIG. Etch back to form a spacer 46 a on the side wall of the gate electrode 63.
  • anisotropic etching with an increased selectivity of the silicon nitride film 66 to the silicon substrate and the silicon oxide film is required.
  • the semiconductor wafer etching method of the first embodiment of the present invention can be used.
  • the spacer 66a on the side wall of the gate electrode 63 needs to be isotropically etched.
  • the semiconductor wafer etching method of the second embodiment of the present invention can be used.
  • etching methods of the first and second embodiments of the present invention can be applied not only to MOSFET manufacturing methods but also to various semiconductor device manufacturing methods.
  • the semiconductor device shown in FIG. 11A was prepared, and the gate electrode 72 made of polysilicon was etched using the silicon nitride film 73 as a hard mask. Next, a 6 nm silicon nitride film 74 was formed on the silicon substrate 71, the gate electrode 72, and the silicon nitride film 73 by CVD. Using the RLSA etching apparatus, the silicon nitride film 74 was anisotropically etched as shown in FIG. Etching process conditions are as follows.
  • FIG. 12 shows the observation results of the recess.
  • initial indicates a recess before etching
  • ME indicates a recess after main etching
  • 50% OE indicates a recess after 50% over-etching.
  • the number in parentheses in the recess column represents the depth of the recess
  • the number with ⁇ represents the amount of increase in the recess after etching. Even when 50% overetching was performed, the amount of increase in the recess was less than 1 nm. The recess value was much lower than that allowed on semiconductor devices. 50% overetching eliminates footing.
  • FIG. 13 shows an observation result of the recess when the RF bias is changed from 15 W to 25 W.
  • the RF bias was set to 15 W, footing occurred although the recess was small.
  • the RF bias was 25 W, there was no footing. In order to eliminate the footing, it was necessary to set the RF bias to 20 W or more.
  • a blanket wafer coated with polysilicon or a silicon nitride film was prepared and etched under various conditions using an RLSA etching apparatus.
  • the etching process conditions are as shown in Table 4 below.
  • etching rates were measured using an optical interference method, and the dependency of the etching rate on the O 2 flow rate, microwave power, and RF power was examined. Moreover, the surface of the blanket wafer was analyzed using XPS.
  • FIG. 14A shows the O 2 flow rate dependency of the etching rate.
  • the selection ratio of the silicon nitride film to silicon increased rapidly.
  • the selection ratio became a large value of about 40.
  • Increasing the O 2 flow rate decreases both the etching rate of the silicon nitride film and the etching rate of silicon.
  • the rate at which the etching rate of silicon decreases is larger than the rate of the silicon nitride film, the etching rate increases.
  • the etching rate did not depend on the magnitude of the microwave power or the magnitude of the RF power.
  • FIG. 15 shows the results of XPS analysis.
  • the surface of the silicon substrate after the etching was analyzed by XPS.
  • FIG. 15 shows the results of XPS analysis.
  • the O 2 flow rate was increased to 20 sccm or more
  • the surface of the silicon substrate was covered with a SiO 2 film. That is, the silicon nitride film is etched while the silicon surface is oxidized to SiO 2 .
  • the bond energy has a relationship of Si—O>Si—N> Si—Si.
  • the oxide film has a large binding energy and is not easily etched as shown in FIG. Although the binding energy of silicon is small, it is presumed that it becomes difficult to be etched by being oxidized, and this causes a high selection ratio.
  • the purpose of adding O 2 gas was to remove carbon (C) in the CF-based deposit. For this reason, the flow rate ratio of O 2 gas to CHxFy gas was set to about 1/20.
  • the O 2 gas is supplied in excess to oxidize the silicon surface.
  • the relationship between the ion energy and the thickness of the silicon oxide film formed on the silicon surface was examined.
  • a silicon oxide film is formed on the surface of the silicon substrate by O 2 gas. This silicon oxide film is counted as a recess.
  • the higher the Vpp in other words, the higher the ion energy, the thicker the oxide film. It is considered that the thickness of the silicon oxide film can be reduced if the ion energy is kept low.
  • the ion energy has a correlation with the sum of the RF bias voltage Vdc and the plasma potential. As shown in FIG.
  • the plasma potential can be reduced compared with the case where the parallel plate etching apparatus is used, so that the ion energy can also be reduced. For this reason, it is considered that the thickness of the oxide film can be reduced.
  • an RLSA etching apparatus using RLSA as a plasma source (applicant's RLSA etching apparatus for polyetcher) and an etching apparatus using parallel plates (applicant's parallel plate etching apparatus for polyetcher). ) And the plasma potential were compared.
  • the ion energy decreased as the pressure in the processing container 1 was increased.
  • the ion energy of plasma generated by the RLSA etching apparatus was smaller than that of the parallel plate type etching apparatus.
  • the RLSA etching apparatus When viewed at a pressure of 30 mTorr, the RLSA etching apparatus was 7 to 8 eV or less, while the parallel plate etching apparatus was 40 eV.
  • the ion energy is proportional to the electron temperature. It has been found that low electron temperature plasma is generated in the RLSA etching apparatus.
  • the graph does not show data for RLSA with a pressure of 30 mTorr or higher, but the ion energy continued to decrease even when the pressure was 30 mTorr or higher.
  • FIG. 21 (c) shows changes in ion energy when RF is applied to the silicon substrate.
  • the ion energy is correlated with the sum of the plasma potential and the RF bias.
  • etching can be performed only with the plasma potential.
  • etching can be performed with a low ion energy of 7 to 8 eV unless an RF bias is applied.
  • high ion energy of about 80 eV remains even if the RF bias is set to zero.
  • FIG. 22 shows the etching rate (longitudinal etching rate) and slimming rate (etching rate in the width direction) of the sidewall spacer 48a.
  • the slimming rate is measured at two locations, an upper portion and a lower portion of the sidewall spacer 48a.
  • the etching rate is increased, the side wall spacer 48a is easily etched in the vertical direction, and when the slimming rate is increased, the side wall spacer 48a is easily etched in the width direction.
  • Etching processing conditions processing gas flow rate, pressure, microwave high frequency power, RF bias are as shown in Table 5 below.
  • the slimming rate in the width direction of the sidewall spacer 48a hardly changed even when the pressure increased.
  • the slimming rate at the lower part of the side wall spacer 48a became a substantially constant value regardless of the pressure, and the slimming rate at the upper part of the side wall spacer 48a became almost constant at 300 mTorr or more.
  • the side wall spacer 48a has an etching rate in the vertical direction and a slimming rate in the width direction close to each other, so that isotropic etching is possible.
  • the plasma becomes unstable when the pressure is increased to 500 mTorr or more.
  • the pressure is preferably set to 500 mTorr or less.
  • FIG. 23 shows changes in the etching rates of the silicon nitride film, silicon oxide film, and polysilicon when the pressure is changed.
  • the flow rate of O 2 is optimized (specifically, the flow rate of O 2 is 17 to 18 sccm or more).
  • the etching rate can be a positive value.
  • the etching rate of polysilicon or silicon oxide film is always a negative value of 0 or less regardless of the flow rate of O 2 , that is, a deposited film is formed without being etched. That is, the etching selectivity of the silicon nitride film to the silicon oxide film or polysilicon can be made infinite. Therefore, only the silicon nitride film can be etched without etching the silicon oxide film or the polysilicon.
  • the etching rate of the silicon nitride film is an extremely small value, it is possible to control the thickness of the silicon nitride film as thin as about 10 nm. This is particularly effective when the silicon nitride film is left thin without etching the silicon nitride film.
  • FIG. 23 shows the etching rates of the silicon nitride film, the silicon oxide film, and the polysilicon when 50 W RF is applied to the silicon substrate.
  • the inside of the processing chamber 1 is 40 mTorr, as shown in the upper part of FIG. 23, when the RF bias is 0, the silicon nitride film cannot be etched. However, as shown in the lower part of FIG. 23, when a 50 W RF bias is applied, the silicon nitride film can be etched.
  • an RF bias it is estimated that ions enter the silicon nitride film without reacting with the surface of the silicon nitride film and react with the silicon nitride film.
  • the etching rate of silicon oxide film and polysilicon is close to 0 even when an RF bias is applied. Therefore, it can be seen that the selection ratio of the silicon nitride film to the silicon oxide film or polysilicon can be increased by applying the RF bias.
  • the etching rate of the silicon nitride film can be similarly increased with respect to the silicon oxide film or polysilicon. It was.
  • the silicon nitride film 48 is actually etched at an RF of 80 W or less and a pressure of 500 mTorr or less, there are few recesses generated in the silicon oxide film 45 or the gate electrode 44 made of polysilicon, and the shape of the sidewall spacer 48a is also stabilized. I was able to.

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Abstract

　下地となるシリコンやシリコン酸化膜に対するシリコン窒化膜の選択比を高めることができるプラズマエッチング方法を提供する。　処理容器１内に処理ガスを供給しながら処理ガスを排気して処理容器１内の圧力を所定値に設定し、処理ガスに外部エネルギを供給してプラズマを生成し、処理容器１内の基板が載置される載置台１０に印加するバイアスを所定値に設定することによって、シリコン窒化膜をシリコン及び／又はシリコン酸化膜に対して選択的にエッチングするプラズマエッチング方法において、処理ガスは、プラズマ励起用ガス、ＣＨxＦyガス、並びにＯ２、ＣＯ２、ＣＯの群から選ばれる少なくとも一つの酸化性ガスを含み、ＣＨxＦyガスに対する酸化性ガスの流量比を４／９以上に設定する。

Description

プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置
　本発明は、プラズマを用いたプラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置に関する。
　ＬＳＩ(Large Scale Integration)は、これまで２～３年毎に４倍のスピードで集積化が進められてきており、今後も続くものと予想される。プラズマエッチング技術は半導体製造の微細パターンを形成する上で、リソグラフィと並び重要な基盤技術である。プラズマエッチングの基本メカニズムはプラズマ生成によって発生するラジカルの被エッチング膜への吸着と、ＲＦによるイオン照射とによって起こるイオンアシストエッチング反応である。これまでにプラズマソースとして平行平板、ＥＣＲ(Electron Cyclotron Resonance)、ＩＣＰ(Inductively Coupled Plasma)タイプが使用されている。
　プラズマエッチング方法として、シリコン基板上やシリコン酸化膜上のシリコン窒化膜をエッチングする場合がある。この場合、下地となるシリコン基板やシリコン酸化膜に対してシリコン窒化膜の選択比を高くすることが要求される。選択比は、エッチング対象のシリコン窒化膜のエッチングレートとエッチング非対象の下地膜のエッチングレートの比で表され、選択比が大きいほどよいことになる。
　シリコン基板やシリコン酸化膜に対するシリコン窒化膜の選択比を高めたエッチング方法は、例えばＭＯＳ(Metal-Oxide-Semiconductor)トランジスタの製造方法において使用される。ＭＯＳトランジスタの製造方法の一例は以下のとおりである。
　図２４は、ＭＯＳトランジスタの製造方法の一例を示す。大規模ＬＳＩはほとんどがトランジスタとしてＭＯＳトランジスタを用いている。ＭＯＳトランジスタを微細化する上で、ＭＯＳトランジスタのソース、ドレインには、ｐｎ接合深さを浅く形成する所謂「浅い接合」が要求される。「浅い接合」を実現するため、ＭＯＳトランジスタのソース、ドレインには、エクステンション領域が形成される（例えば特許文献１参照）。
　まず、図２４（ａ）に示すように、シリコン基板１０１上にシリコン酸化膜１０２を形成する。次に、基板上にポリシリコン膜を堆積した後、リソグラフィ技術及びドライエッチングにより、ポリシリコンをパターニングしてゲート電極１０３を形成する。
　次に、図２４（ｂ）に示す工程で、ＣＶＤ法により基板上にシリコン酸化膜１０４を堆積する。続いて、図２４（ｃ）に示す工程で、シリコン酸化膜１０４をエッチバックしてゲート電極１０３の側面上にオフセットスペーサ１０４ａを形成するとともに、ゲート電極１０３の下にゲート絶縁膜１０２ａを形成する。これに続いて、ゲート電極１０３及びオフセットスペーサ１０４ａをマスクとしてイオン注入を行い、シリコン基板１０１内のゲート電極１０３の両側方にエクステンション領域１０８を形成する。
　次に、図２４（ｄ）に示す工程で、基板上にシリコン酸化膜等の絶縁膜を堆積した後、これをエッチバックし、オフセットスペーサ１０４ａの外側にシリコン酸化膜からなるサイドウォールスペーサ１０９を形成する。その後、ゲート電極１０３、オフセットスペーサ１０４ａ及びサイドウォールスペーサ１０９をマスクとしてイオン注入を行い、シリコン基板１０１内のエクステンション領域１０８の外側に高濃度ソース・ドレイン領域１０７を形成する。
　次に、図２４（ｅ）に示す工程で、基板上にコバルト、ニッケル等の金属膜を堆積してから、ゲート電極１０３の上部及び高濃度ソース・ドレイン領域１０７の露出しているシリコン表面部とコバルト、ニッケル等とを反応させることにより、低抵抗化のためのシリサイド膜１１０を、ゲート電極１０３の上部及び高濃度ソース・ドレイン領域１０７の露出している表面部に自己整合的に形成する。
　微細化したゲート電極１０３をエッチングする際、処理容器内にプラズマを発生させ、処理容器内の基板が載置される載置台にＲＦを印加することによって、基板上にイオンを引き込み、ゲート電極１０３をドライエッチングする。
特開２００２－２８９８４１号公報
　上記図２４（ｄ）に示す工程において、ゲート電極１０３の側壁にサイドウォールスペーサ１０９を形成するにあたり、ソース・ドレイン領域の上部及びゲート電極１０３の上部のシリコン窒化膜をエッチングする工程が必要になる場合がある。この場合、下地となるシリコン基板やシリコン酸化膜に対するシリコン窒化膜の選択比を高めたエッチングが要求される。
　また、サイドウォールスペーサ１０９には、イオン注入に耐えられる強度が要求されることから、シリコン窒化膜が使用される場合がある。そして、上記図２４（ｅ）に示す工程で、イオン注入の際にマスクとして使用されたシリコン窒化膜からなるサイドウォールスペーサ１０９を除去するエッチングが必要になる。すなわち、シリコン窒化膜からなるサイドウォールスペーサ１０９をシリコン酸化膜からなるオフセットスペーサ１０４ａに対して選択的に除去するエッチングが必要になる。
　そこで本発明の目的は、下地となるシリコン基板やシリコン酸化膜に対するシリコン窒化膜の選択比を高めることができ、これにより下地にダメージ（リセス）入るのを防止できるプラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置を提供することにある。
　上記課題を解決するために、本発明の第一の態様は、処理容器内に処理ガスを供給しながら前記処理ガスを排気して前記処理容器内の圧力を所定値に設定し、処理ガスに外部エネルギを供給してプラズマを生成し、前記処理容器内の基板が載置される載置台に印加するバイアスを所定値に設定することによって、シリコン窒化膜をシリコン及び／又はシリコン酸化膜に対して選択的にエッチングするプラズマエッチング方法において、前記処理ガスは、プラズマ励起用ガス、ＣＨxＦyガス、並びにＯ２、ＣＯ２、ＣＯの群から選ばれる少なくとも一つの酸化性ガスを含み、前記ＣＨxＦyガスに対する前記酸化性ガスの流量比を、前記酸化性ガスとしてＯ２又はＣＯ２を用いた場合には４／９以上に設定し、前記酸化性ガスとしてＣＯを用いた場合には８／９以上に設定し、前記酸化性ガスとしてＯ２、ＣＯ２及びＣＯの少なくとも二つを混合した混合ガスを用いた場合にはＯ２に換算して４／９以上に設定することを特徴とするプラズマエッチング方法である。ただし、前記ＣＨxＦyガスにおいてＸ及びＹは１以上の整数である。
　上記課題を解決するために、本発明の第二の態様は、シリコン窒化膜を選択的にエッチングするプラズマエッチング方法であって、処理容器内にエッチング処理用の処理ガスを供給しながら前記処理ガスを排気して、前記処理容器内の圧力を４０．０Ｐａ以上（３００mTorr以上）の圧力に設定し、前記処理容器の上部の誘電体窓を介して前記処理容器にマイクロ波を導入して前記処理容器内にプラズマを発生させ、前記処理容器内の基板が載置される載置台にＲＦ（radio frequency）を印加しないノンバイアスの状態で、前記シリコン窒化膜を選択的にエッチングするプラズマエッチング方法である。ただし、前記ＣＨxＦyガスにおいてＸ及びＹは１以上の整数である。
　本発明の第一の態様によれば、ＣＦ系の堆積物（deposit）を除去するために必要な量よりも過剰に酸化性ガスが供給されるので、シリコン基板の表面を酸化しながらエッチングすることになり、シリコンの表面にＳｉＯ２の被膜が形成される。結合エネルギに関して、Ｓｉ－Ｏ＞Ｓｉ－Ｎ＞Ｓｉ－Ｓｉの関係があるので、シリコン基板の表面にＳｉＯ２の被膜を形成することで、シリコン基板の表面が硬くなり、シリコンのエッチングレートが低くなる。一方、シリコン基板と同様にシリコン窒化膜も酸化されるが、エッチングレートはシリコンほど低くならないので、シリコンに対するシリコン窒化膜の選択比が高くなる。
　また、ＣＦ系の堆積物（deposit）を除去するために必要な量よりも過剰に酸化性ガスを供給することで、もともと酸化されているシリコン酸化膜のエッチングレートも低くなる。したがって、シリコン酸化膜に対するシリコン窒化膜の選択比が高くなる。
　本発明の第二の態様によれば、処理容器内を４０．０Ｐａ以上（３００mTorr以上）の高圧にし、載置台に印加するＲＦバイアスを０にする（ＲＦバイアスを印加しない）ので、シリコン窒化膜を等方的にエッチングすることができる。基板に照射されるイオンエネルギは、プラズマのポテンシャルエネルギと基板に印加されるバイアスの和と相関関係がある。ＲＦバイアスを略０にすることで、プラズマのポテンシャルエネルギだけでのエッチングが可能になる。プラズマのポテンシャルエネルギもマイクロ波プラズマを用いることで低くなるので、ダメージを与えずにシリコン窒化膜をエッチングすることが可能になる。
本発明の一実施形態のＲＬＳＡエッチング装置の全体構成図 ＲＬＳＡのスリットのパターンを示す斜視図(一部断面図を含む) ＲＬＳＡエッチング装置における誘電体窓からの距離と電子密度との関係を示すグラフ ＲＬＳＡエッチング装置における誘電体窓からの距離と電子温度との関係を示すグラフ ＭＯＳトランジスタの製造方法の工程図 サイドウォールスペーサを等方性エッチングしたＭＯＳトランジスタの断面図 シリコン基板に発生するダメージ、フッティングを示す模式図（図中（ａ）はダメージを示し、図中（ｂ）はフッティングを示す） ＭＯＳトランジスタのサイドウォールスペーサの等方性エッチングの工程図 ＭＯＳトランジスタのエッチングの工程図（図中（ａ）は異方的エッチングを示し、図中（ｂ）は等方的エッチングを示す） ＦｉｎＦＥＴの製造方法の工程図 実施例にて用意された半導体デバイスの異方性エッチングの工程図 リセスの観察結果を示す写真 リセスの観察結果を示す写真 エッチングレートのパラメータ依存性を示すグラフ（図中（ａ）はＯ２流量依存性を示し、図中（ｂ）はマイクロ波パワー依存性を示し、図中（ｃ）はＲＦパワー依存性を示す） エッチング後のシリコン表面のＸＰＳ分析結果を示すグラフ Ｏ２流量とシリコン酸化膜のエッチングレートとの関係を示すグラフ シリコン窒化膜の酸化状態を示す（図中（ａ）は深さと酸素濃度との関係を示し、図中（ｂ）は表面のＯ２濃度とエッチングレートとの関係を示す） シリコン基板の表面に形成されるシリコン酸化膜を示す模式図 Ｖｐｐとシリコン酸化膜の関係を示すグラフ ＲＬＳＡエッチング装置と平行平板のエッチング装置とでイオンエネルギを比較した模式図 プラズマ源としてＲＬＳＡを用いたエッチング装置と平行平板を用いたエッチング装置とで、プラズマポテンシャルを比較したグラフ（図中（ａ）はマイクロ波パワーを変化させたグラフを示し、図中（ｂ）は圧力を変化させたグラフを示し、図中（ｃ）はＲＦパワーを変化させたグラフを示す） 圧力を変化させたときのシリコン窒化膜のエッチングレート及びスリミングレートの変化を示すグラフ 圧力・ＲＦを変化させたときのシリコン窒化膜、シリコン酸化膜、及びポリシリコンのエッチングレートの変化を示すグラフ 従来のＭＯＳトランジスタの製造方法の工程図
　以下、添付図面を参照して、本発明の第一及び第二の実施形態のプラズマエッチング方法を説明する。第一及び第二の実施形態のプラズマエッチング方法は同一の構造のエッチング装置において実行される。エッチング装置には、ＲＬＳＡ（Radial Line Slot Antenna）を用いてマイクロ波プラズマを生成するＲＬＳＡエッチング装置が用いられる。
　図１は、ＲＬＳＡエッチング装置の全体の構成図を示す。ＲＬＳＡエッチング装置はプラズマ源としてマイクロ波を利用する。マイクロ波を利用することで、エッチング処理を行う領域において低電子温度かつ高密度のプラズマを生成することが可能になる。ＲＬＳＡエッチング装置の各部の構造は以下のとおりである。
　ＲＬＳＡエッチング装置は、アルミニウム合金等からなる筒状の処理容器１を備える。処理容器１は接地されている。処理容器１の底部の中央には、支柱９により起立された載置台１０が設けられる。載置台１０の上面に半導体ウェハＷが保持される。この載置台１０は、例えばアルミナや窒化アルミナ等のセラミック材からなる。載置台１０には、その略全域に亘って抵抗加熱ヒータ１１が埋め込まれ、半導体ウェハＷを所定の温度に加熱維持できるようになっている。この抵抗加熱ヒータ１１は、支柱９内に配された配線を介してヒータ電源１３に接続される。載置台１０の内部には、図示しない冷却媒体経路が設けられる。冷却媒体経路は円環状に形成される。チラーユニットから供給される冷却媒体を冷却媒体経路に循環させることで、半導体ウェハＷを所定の温度に冷却維持できるようになっている。
　載置台１０の上面には、網目状に配設した導体線１２を内部に備える薄板状の静電チャック１４が設けられる。導体線１２には、直流電源１５を接続してあり、直流電源１５が供給する直流電圧により、静電チャック１４は、載置台１０に載置される半導体ウェハＷを静電吸着する。静電チャック１４の内部の導体線１２には、例えば、整合器（不図示）を介して１３．５６ＭＨｚのバイアス用の高周波電力を印加するバイアス印加部としてのバイアス用高周波電源１６が接続される。整合器は、載置台１０、処理容器１内に生成されたプラズマ、及び処理容器１を含む負荷のインピーダンスにバイアス用高周波電源１６の出力インピーダンスを整合させる。整合器は自己バイアスを発生させるためのブロックコンデンサ（blocking condenser）を含む。バイアス用高周波電源１６が供給する高周波電力の周波数は、１３．５６ＭＨｚに限定されるものではなく、２７ＭＨｚなど他のＲＦ帯の周波数でもよい。
　載置台１０の下方には、半導体ウェハＷの搬出入時に載置台１０を昇降させるための複数の昇降ピン１７が設けられる。昇降ピン１７は、伸縮可能なベローズ１８を介して処理容器１の底部を貫通して設けられた昇降ロッド１９により昇降される。載置台１０には、昇降ピン１７が挿通可能な挿通孔２０が形成される。
　処理容器１の周囲壁には、半導体ウェハＷを搬入、搬出するための搬出入口２１が設けられる。搬出入口２１には、処理容器１内を密閉状態にしたまま搬出入口２１を開閉するためのゲートバルブ２２が設けられる。
　処理容器１の天井部の誘電体窓２の中央には、処理容器１内に処理ガスを供給するセンターガス導入路２３が設けられる。センターガス導入路２３は同軸管３８の内側導体を貫通するように設けられる。誘電体窓２ａの中央には処理容器に開口する噴射口２３ａが形成される。センターガス導入路２３はガス通路２５ａを介してガス供給源２４に接続される。ガス通路２５ａの途中には、各ガスの流量を制御する流量制御器（ＭＦＣ）及びオンオフを行うバルブが設けられていて、処理ガスの各ガスの流量を制御しつつガス通路２３に供給できるようになっている。ガス供給源２４からの処理ガスは、ガス通路２５ａ及びセンターガス導入路２３を流れ、噴射口２３ａから下方に位置する載置台１０に向かって噴射される。処理ガスは真空ポンプ３０によって載置台１０を囲む円環状の排気経路に引かれているので、半導体ウェハＷに向かって噴射された処理ガスは処理容器内を半径方向外側に拡散する。
　また、噴射口２３ａよりも下方でかつ半導体ウェハＷよりも上方には、処理ガスを供給するためのガスリング７が設けられる。これらのガスリング７及びセンターガス導入路２３が処理ガス供給部を構成する。ガスリング７は中空のリング形状に形成され、その内周側の側面には周方向に均等間隔を空けて複数の側面噴出口を有する。複数の側面噴射口は処理容器１内のプラズマ領域内に開口する。ガスリング７は、ガス通路２５ｂを介してガス供給源２４に接続される。ガス通路２５ｂの途中には、処理ガスの各ガスの流量を制御する流量制御器（ＭＦＣ）及びオンオフを行うバルブが設けられていて、処理ガスの各ガスの流量を制御しつつガスリング７に供給できるようになっている。ガス供給源２４からの処理ガスはガス通路２５ｂを介してガスリング７に導入される。ガスリング７の内部圧力は処理ガスが充満することで周方向に均一になり、多数の側面噴射口から処理容器１内のガスリング７の半径方向の内側領域に向かって均一に処理ガスが噴射される。ガスリング７からプラズマの電子温度の低い領域(プラズマ拡散領域)に処理ガスが供給されるので、処理ガスの過剰解離を抑制し、最適な解離状態を得ることができる。
　処理ガスには、プラズマ励起用ガス、ＣＨxＦyガス（Ｘ及びＹは１以上の整数）、及び酸化性ガスが含まれる。プラズマ励起用ガスは、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ及びＸｅの少なくも一つを含む。ＣＨxＦyガスは、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＣＨＦ２、ＣＨＦ３の群から選ばれる少なくとも一つを含む。酸化性ガスは、Ｏ２、ＣＯ２、ＣＯの群から選ばれる少なくとも一つを含む。ＣＨxＦyガス及び酸化性ガスがエッチングガスを構成する。エッチングガスのうち、ＣＨＦ系ガスのラジカルは基板に堆積して堆積膜を形成する。Ｏ２、ＣＯ２、ＣＯなどの酸化性ガスは堆積膜中の炭素成分を除去・調整するために使用される。
　処理容器１の底部には、処理ガスを排出する排気口２８が設けられる。載置台１０の上の基板Ｗに関して対称に分布する均一なガスの流れを得るために、排気口２８は円周方向に均等間隔を空けて多数設けられる。排気口２８には、制御部としての圧力調整弁２９、ガス排気部としての真空ポンプ３０が介装された排気路３１が接続される。これにより、処理容器１内の圧力を所要の値に調節することができる。
　処理容器１の天井部には、処理容器１の内部を密封するように誘電体窓２が設けられる。誘電体窓２は、石英、セラミック、アルミナ（Ａｌ2Ｏ3）、あるいは窒化アルミニウム（ＡｌＮ）などの誘電体からなり、マイクロ波に対して透過性を有する。誘電体窓２の下面には処理容器１の内部に向かって突出する凸部２ａが形成される。凸部２ａを形成することで、プラズマ領域に対して斜めにマイクロ波が入射し、高真空から低真空まで広い圧力範囲にわたって共鳴吸収を起こさせることが可能になる。このため、高真空から低真空まで高密度プラズマを生成することが可能になる。
　マイクロ波プラズマを発生させるＲＬＳＡ４の構成は以下のとおりである。誘電体窓２の上面には、マイクロ波導入部として、処理容器１の内部にプラズマを発生させるＲＬＳＡ４が設置される。ＲＬＳＡ４は、導電性材料よりなるスロット板３と、スロット板３の上面に設けられる円盤状の誘電体板５と、を備える。スロット板３の直径は半導体ウェハＷの直径よりも大きい。例えば半導体ウェハＷのサイズが３００ｍｍである場合、スロット板３の直径は４００～５００ｍｍ程度である。スロット板３の厚みは１～数ｍｍ程度に設定される。
　スロット板３は、その表面が金メッキされた銅板又はアルミニウム板からなる。スロット板３には、同心円状に分布するＴ字状形状の多数のスリット３ａが形成され、多数のスリット３ａから処理容器１内にマイクロ波が放射される。スリット３ａの配置は特に限定されるものでなく、例えば同心円状、渦巻状、あるいは放射状に配置される。
　スロット板３の上面に設けられる誘電体板５は、石英、セラミック、アルミナ（Ａｌ2Ｏ3）、あるいは窒化アルミニウム（ＡｌＮ）などの誘電体からなる。誘電体板５は、同軸導波管６から導入されるマイクロ波を半径方向に伝搬させると共に、マイクロ波の波長を圧縮する。誘電体板５の上面及び下面は導体で覆われる。誘電体板５の上部にはＲＬＳＡ４を冷却するための冷却ジャケット８が設けられる。冷却ジャケット８には図示しないチラーユニットに接続される流路が形成される。冷却ジャケット８は誘電体板５に発生する熱を吸収し、外部に排出する。
　誘電体板５には、マイクロ波を導入する同軸導波管６が接続される。同軸導波管６は、モード変換器３２及び矩形導波管３３を介してマイクロ波発生器３４に接続される。マイクロ波発生器３４は、例えば、２．４５ＧＨｚのマイクロ波を発生する。マイクロ波の周波数は２．４５ＧＨｚに限定されるものではなく、例えば８．３５ＧＨｚなど他の周波数でもよい。また、マイクロ波を発生させるための高周波電力は１００Ｗ以上であり、例えば、１５００Ｗ、２０００Ｗ、３０００Ｗなどに設定される。矩形導波管３３は矩形状のパイプから構成され、マイクロ波発生器３４からモード変換器３２にＴＥモードでマイクロ波を伝搬する。モード変換器３２は、矩形導波管３３を同軸導波管６に連結するためのものであり、矩形導波管３３内のＴＥモードのマイクロ波を同軸導波管６内のＴＥＭモードのマイクロ波に変換する。モード変換器３２は下方に向かって尖った円錐形状に形成される。モード変換器３２の上部は矩形導波管３３に結合され、モード変換器３２の下部は同軸導波管６の内側導体に結合される。同軸導波管６はモード変換器３２からＲＬＳＡ４に向かって垂直下方に延び、スロット板３に連結される。同軸導波管６は、外側導体と内側導体とを有する二重管から構成される。マイクロ波は外側導体と内側導体との間をＴＥＭモードで伝搬する。
　マイクロ波発生器３４から出力されたマイクロ波は、矩形導波管３３、モード変換器３２、同軸導波管６を経由した後、ＲＬＳＡ４に供給される。マイクロ波はＲＬＳＡ４の誘電体板５を半径方向に拡散し、スロット板３のスリット３ａを介して処理容器１内に放射される。これにより、誘電体窓２の直下の処理ガスがイオン化され、処理容器１内にプラズマが発生する。
　図２はＲＬＳＡの４の多数のスリットのパターンの一例を示す。スロット板３にはＴ字状の多数のスリット３ａが同心円状に配列される。各スリット３ａは長手方向が直交する二種類の個別スリットから構成される。同心円の半径方向のピッチは、ＲＬＳＡ４を半径方向に伝搬するマイクロ波の波長に基づいて定められる。スリット３ａを通過することで、マイクロ波は互いに直交する二つの偏光成分を有する平面波に変換される。このようなＲＬＳＡ４はアンテナの全領域から処理容器１内に均一にマイクロ波を放射するのに効果的であり、アンテナの下方に均一なプラズマを生成するのに適している。
　マイクロ波発生器３４、バイアス用高周波電源１６、直流電源１５、ヒータ電源１３、ガス供給源２４、排気ポンプ２９等の個々の作動及び全体の動作は、制御部３６によって制御される。制御部３６は、例えばマイクロコンピュータ等から構成される。個々の作動及び全体の動作を定めたプログラムは、ＨＤＤ、半導体メモリ又はＣＤ等の記憶媒体３７に記憶される。
　制御部には、処理ガスの流量、処理容器内の圧力、マイクロ波発生器３４のマイクロ波パワー、載置台１０のＲＦパワーを設定するためのレシピ設定部が設けられる。レシピ設定部に設定された各種の値はＨＤＤ、半導体メモリ又はＣＤ等の記憶媒体３７に記憶される。
　ＲＬＳＡエッチング装置の特徴は、エッチング処理を行う領域において低電子温度、かつ高密度のプラズマを生成できることにある。図３に示すように、処理容器１の上部の誘電体窓２を介してマイクロ波を導入すると、誘電体窓２の直下の１０～５０ｍｍの領域に高密度のプラズマが励起される。図４に示すように、発生領域のプラズマは高密度で電子温度も比較的高いが、プラズマは拡散によって発生領域からエッチング処理を行う領域に輸送されるので、電子温度が低下する。半導体ウェハＷは電子温度の十分に低い拡散領域に設置されるため、イオン衝撃ダメージの少ないエッチングが可能になる。電子密度も同様に拡散によって減衰するが、発生領域のプラズマは高密度であるため、拡散領域においても十分に高密度が維持される。誘電体窓２の下方のガスリング７からプラズマ拡散領域に処理ガスを供給することで、処理ガスの解離制御が可能になる。
　上記構成のＲＬＳＡエッチング装置を用いて、本発明の第一及び第二の実施形態のエッチング方法を実行する。本発明の第一及び第二の実施形態のエッチング方法は、半導体デバイスの製造方法の一工程として行われる。まず、半導体デバイスの製造方法の一例として、ＭＯＳトランジスタの製造方法を説明する。
　図５は、「浅い接合」が形成されるＭＯＳトランジスタの製造方法を示す。まず、図５（ａ）に示すように、シリコン基板４１に活性領域を囲むための素子分離を形成した後、熱酸化法により、シリコン基板４１の活性領域上にゲート絶縁膜としてシリコン酸化膜４２を形成する。次に、ＣＶＤ法により、シリコン酸化膜４２上にポリシリコン膜４３を堆積する。その後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜４３をパターニングして、ゲート電極４４を形成する。なお、ゲート絶縁膜としてHigh-K材料を用い、ゲート電極として金属を用いてもよい。
　次に、図５（ｂ）に示す工程で、例えばＣＶＤ法により、ゲート電極４４の表面上にシリコン酸化膜４５を形成する。
　次に、図５（ｃ）に示す工程で、ゲート電極４４のポリシリコン表面が露出するまで、ドライエッチングを行ない、シリコン酸化膜４５のうちゲート電極４４の上面の部分、及びシリコン基板４１の上面の部分を除去する。これにより、オフセットスペーサ４５ａがゲート電極４４の側壁に形成される。
　この後、図５（ｄ）に示す工程で、ゲート電極４４及びオフセットスペーサ４５ａをマスクとして不純物イオンを注入し、シリコン基板４１内のゲート電極４４の両側方にエクステンション領域４６を形成する。オフセットスペーサ４５ａを形成することにより、シリコン基板４１内の、ゲート電極４４の直下方へのエクステンション領域４６の入り込みを浅くすることができる。
　次に、図５（ｅ）に示す工程で、シリコン基板４１上にＣＶＤ法により、シリコン窒化膜４８を形成し、これを図５（ｆ）に示す工程で、エッチバックしてサイドウォールスペーサ４８ａをオフセットスペーサ４５ａの側面上に形成する。その後、ゲート電極４４、オフセットスペーサ４５ａ及びサイドウォールスペーサ４８ａをマスクとして不純物イオンのイオン注入を行ない、エクステンション領域４６の外側に高濃度ソース・ドレイン領域５０を形成する。
　次に、図５（ｇ）に示す工程で、ＣＶＤ法によりコバルト膜を基板上に堆積し、コバルト膜とポリシリコンとを反応させた後、エッチングにより未反応の金属コバルト膜を除去する。その後、シリサイドの相転換を行うことにより、ゲート電極４４の上部にはシリサイド膜５１が形成され、高濃度ソース・ドレイン領域５０の表面部にもシリサイド膜が形成される（図示せず）。
　本発明の第一の実施形態の半導体ウェハのエッチング方法は、上記図５（ｅ）→図５（ｆ）に示すように、ゲート電極４４の上部及びエクステンション領域４６の上部のシリコン窒化膜４８を異方性エッチングする工程に使用される。
　以下に、本発明の第一の実施形態の半導体ウェハのエッチング方法を説明する。図６には、図５の（ｅ）から（ｆ）に至る工程が示されている。シリコン基板４１上にシリコン窒化膜４８が積層された半導体ウェハＷは、ＲＬＳＡエッチング装置に搬送される。ＲＬＳＡエッチング装置では、シリコン酸化膜４８をエッチバックしてサイドウォールスペーサ４８ａをオフセットスペーサ４５ａの側面上に形成する。
　本発明の第一の実施形態の半導体ウェハのエッチング方法においては、処理容器１内に処理ガスを供給しながら処理ガスを排気して処理容器１内の圧力を所定値に設定し、処理ガスにマイクロ波を供給してプラズマを生成し、処理容器１内の半導体ウェハＷが載置される載置台１０に印加するバイアスを所定値に設定することによって、シリコン窒化膜４８をエッチングする。
　処理ガスは、プラズマ励起用ガス、ＣＨxＦyガス、及び酸化性ガスを混合したガスである。プラズマ励起ガスは、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ及びＸｅの群から選ばれる少なくも一つを含む。ＣＨxＦyガスは、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＣＨＦ２、ＣＨＦ３の群から選ばれる少なくとも一つを含む。酸化性ガスは、Ｏ２、ＣＯ２、ＣＯの群から選ばれる少なくとも一つを含む。ＣＨxＦyガス及び酸化性ガスがエッチングガスを構成する。エッチングガスのうち、ＣＨＦ系ガスのラジカルは基板に堆積して堆積膜を形成する。Ｏ２、ＣＯ２、ＣＯなどの酸化性ガスは堆積膜中のＣ分を除去・調整するために使用される。
　シリコン窒素膜４８をエッチングするにあたり、シリコン基板４１に対するシリコン窒化膜４８の選択比を高くすることが課題となる。図７（ａ）に示すように、選択比が低いと、シリコン基板４１にダメージ（リセス）が発生し、トランジスタの電流駆動能力（drivability）に悪影響を及ぼすからである。
　シリコン基板４１に対するシリコン窒化膜４８の選択比を高くするために、本発明の第一の実施形態の半導体ウェハのエッチング方法においては、ＣＨxＦyガスに対する酸化性ガスの流量比を、酸化性ガスとしてＯ２又はＣＯ２を用いた場合には４／９以上に設定し、酸化性ガスとしてＣＯを用いた場合には８／９以上に設定する。酸化性ガスとしてＯ２、ＣＯ２及びＣＯの少なくとも二つを混合した混合ガスを用いた場合にはＯ２に換算して４／９以上に設定する。例えばＯ２の流量がα、ＣＯの流量がβだとすると、Ｏ２に換算した流量はα＋β／２になる。同様にＣＯ２の流量がγ、ＣＯの流量がβだとすると、Ｏ２に換算した流量はγ＋β／２になる。Ｏ２の流量がα、ＣＯの流量がβ、ＣＯ２の流量がγだとすると、Ｏ２に換算した流量はα＋β／２＋γになる。これらのＯ２に換算した流量をＣＨxＦyガスの流量で割ることで流量比が得られる。Ｏ２に換算したときの流量比を４／９以上に設定すればよい。
　ＣＦ系の堆積物（deposit）を除去する捕集材（scavenger）としての酸化性ガスの流量は、ＣＨxＦyガスの流量の１／２０程度である。ＣＨxＦyガスに対する酸化性ガスの流量比を酸素ガスに換算して４／９以上という大きな値に設定することで過剰に酸化性ガスが供給され、シリコン基板４１の表面を酸化しながらエッチングすることになる。詳しくは実施例にて後述するが、シリコンの表面にＳｉＯ２の被膜を形成することで、シリコン基板４１の表面が硬くなり、シリコンのエッチングレートが低くなる。したがって、シリコン基板４１に対するシリコン窒化膜４８の選択比が高くなる。
　ただし、シリコン基板４１の表面にＳｉＯ２の被膜を形成すると、ＳｉＯ２の被膜がダメージ(リセス)となってしまう。このため、ＳｉＯ２の被膜の厚さは薄いことが望まれる。ＳｉＯ２の被膜の厚さはイオンエネルギと相関関係があり、イオンエネルギが小さければ小さいほどＳｉＯ２の被膜が薄くなる。載置台１０に印加されるＲＦバイアスを小さくすれば、イオンエネルギが小さくなるので、半導体ウェハＷの直径が３００ｍｍの場合、ウェハ１ｃｍ２あたり、３０Ｗ／（１５×１５×πｃｍ２）以下のＲＦ（radio frequency）を載置台１０に印加する。半導体ウェハＷの直径が４５０ｍｍの場合、３０Ｗ×（２２．５×２２．５×πｃｍ２）／（１５×１５×πｃｍ２）以下のＲＦを印加すればよい。
　ただし、ＲＦバイアスを１５Ｗ／（１５×１５×πｃｍ２）以下にすると、図７（ｂ）に示すように、シリコン窒化膜４８のサイドウォールスペーサ４８ａにフッティング４８ａ１（footing）が形成されてしまう。フッティング４８ａ１が生ずると、次工程のドーピングの精度に悪影響を及ぼす。フッティング４８ａ１（footing）を生じさせないため、２０Ｗ／（１５×１５×πｃｍ２）以上のＲＦ（radio frequency）を印加するのが望ましい。なお、フッティングが生じないエッチングの場合には、ＲＦを２０Ｗ以下にしてもよい。
　表１に本発明の第一の実施形態の半導体ウェハのエッチング方法の処理条件（３００ｍｍの半導体ウェハＷをエッチングするとき）の一例を示す。
Figure JPOXMLDOC01-appb-T000001
　本発明の第二の実施形態の半導体ウェハのエッチング方法は、上記図５（ｇ）に示す工程で、ゲート電極４４の上部及びソース・ドレイン領域５０の表面部にシリサイド膜５１を形成した後、マスクとして使用されたゲート電極４４の側壁のサイドウォールスペーサ４８ａを除去する工程に使用される。
　ゲート電極４４に側壁のサイドウォールスペーサ４８ａが形成された半導体ウェハＷは、ＲＬＳＡエッチング装置に搬送される。ＲＬＳＡエッチング装置では、ゲート電極４４の側壁のサイドウォールスペーサ４８ａをエッチングする。
　本発明の第二の実施形態の半導体ウェハのエッチング方法においては、処理容器１内に処理ガスを供給しながら処理ガスを排気して処理容器１内の圧力を所定値に設定し、処理ガスにマイクロ波を供給してプラズマを生成し、処理容器１内の半導体ウェハＷが載置される載置台１０に印加するバイアスを０に設定することによって、シリコン窒化膜４８を選択的にエッチングする。
　処理ガスは、プラズマ励起用ガス、ＣＨxＦyガス、及び酸化性ガスを混合したガスである。プラズマ励起ガスは、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ及びＸｅの群から選ばれる少なくも一つを含む。ＣＨxＦyガスは、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＣＨＦ２、ＣＨＦ３の群から選ばれる少なくとも一つを含む。酸化性ガスは、Ｏ２、ＣＯ２、ＣＯの群から選ばれる少なくとも一つを含む。ＣＨxＦyガス及び酸化性ガスがエッチングガスを構成する。エッチングガスのうち、ＣＨＦ系ガスのラジカルは基板に堆積して堆積膜を形成する。Ｏ２、ＣＯ２、ＣＯなどの酸化性ガスは堆積膜中の炭素成分を除去・調整するために使用される。
　図８（ａ）はサイドウォールスペーサ４８ａの除去前の状態を示し、図８（ｂ）はサイドウォールスペーサ４８ａの除去後の状態を示す。ゲート電極４４の側壁のＳｉＮからなるサイドウォールスペーサ４８ａをエッチングするにあたり、下地のシリコン酸化膜４５やシリサイド膜５１にダメージ（リセス）を与えず、設計値どおりにデバイスを製造することが課題になる。
　本実施形態のエッチング方法では、下地のシリコン酸化膜４５やシリサイド膜５１にダメージ、リセスを与えないために、マイクロ波プラズマが生成される処理容器１内の圧力を４０．０Ｐａ以上（３００mTorr以上）に設定し、載置台１０にＲＦを印加しない状態でサイドウォールスペーサ４８ａを等方的にエッチングする。ＲＦを印加しないことで、イオンが方向性を持たなくなるので、等方的なエッチングが可能になる。処理容器１内の圧力を４０．０Ｐａ以上（３００mTorr以上）に高圧に設定することで、イオンが基板に到達するまでにガス分子に衝突する回数が多くなり、その方向性を失い易くなる。このため、より等方的なエッチングが可能になる。図９（ａ）はＲＦを印加した比較例を示す。ＲＦを印加すると、イオンがシリコン基板４１に引き込まれ、イオンの方向性、すなわち異方性が生まれる。
　表２に本発明の第二の実施形態の半導体ウェハのエッチング方法の処理条件（３００ｍｍのウェハＷのエッチングするとき）の一例を示す。
Figure JPOXMLDOC01-appb-T000002
　なお、本発明は、本発明の教示を考慮して様々に修正・変更可能である。具体的な実施形態についても、本発明の範囲から逸脱しない範囲で様々に修正・変更可能である。
　例えば本発明の第一の実施形態の半導体ウェハのエッチング方法においては、プラズマを発生させるのにＲＬＳＡエッチング装置を用いているが、ＲＬＳＡエッチング装置の替わりに、平行平板、ＥＣＲ(Electron Cyclotron Resonance)、ＩＣＰ(Inductively Coupled Plasma)のエッチング装置を用いてもよい。
　本発明の第二の実施形態の半導体ウェハのエッチング方法においても、プラズマを発生させるのにＲＬＳＡエッチング装置を用いているが、マイクロ波によって処理容器内にプラズマを発生させることができれば、ＲＬＳＡエッチング装置の替わりに、他のエッチング装置を用いてもよい。
　また、本発明の第一及び第二の実施形態の半導体ウェハのエッチング方法は、三次元構造のＭＯＳＦＥＴであるＦｉｎＦＥＴのエッチングにも適用することができる。図１０はＦｉｎＦＥＴの製造方法の工程図を示す。図１０（ａ）に示すように、シリコン基板６１にフィン（fin）６２と呼ばれるシリコン領域を形成し、フィン（fin）６２の上面にシリコン酸化膜を形成する。次に、シリコン窒化膜６５をマスクにしてポリシリコンからなるゲート電極６３をエッチングする。ゲート電極６３はフィン６２をまたぐように形成されていて、フィン６２の側面がチャネルとして使用される。ゲート電極６３はゲート絶縁膜６４を介してシリコン基板６１上に形成される。次に、図１０（ｂ）に示すように、シリコン基板６１、フィン６２及びシリコン窒化膜６５の上面に例えばＣＶＤ法によりシリコン窒化膜６６を形成し、これを図１０（ｃ）に示す工程で、エッチバックしてゲート電極６３の側壁にスペーサ４６ａを形成する。
　図１０（ｂ）から図１０（ｃ）に至る過程で、シリコン基板及びシリコン酸化膜に対するシリコン窒化膜６６の選択比を高めた異方性エッチングが必要になる。この異方性エッチングに本発明の第一の実施形態の半導体ウェハのエッチング方法を使用することができる。また図５（ｃ）に示す工程で、ゲート電極６３の側壁のスペーサ６６ａを等方的なエッチングが必要になる。この等方的なエッチングに本発明の第二の実施形態の半導体ウェハのエッチング方法を使用することができる。
　本発明の第一及び第二の実施形態のエッチング方法はＭＯＳＦＥＴの製造方法だけでなく、各種の半導体デバイスの製造方法に適用できる、
　図１１（ａ）に示す半導体デバイスを用意し、シリコン窒化膜７３をハードマスクにしてポリシリコンからなるゲート電極７２をエッチングした。次に、ＣＶＤ法によりシリコン基板７１、ゲート電極７２及びシリコン窒化膜７３の上面に６ｎｍのシリコン窒化膜７４を形成した。ＲＬＳＡエッチング装置を用いて、図１１（ｂ）に示すように、シリコン窒化膜７４を異方性エッチングした。エッチングの処理条件は以下のとおりである。
Figure JPOXMLDOC01-appb-T000003
　そして、シリコン７１の表面のリセスをＴＥＭ（Transmission Electron Microscope）で観察した。
　図１２はリセスの観察結果を示す。図１２中のinitialはエッチング前のリセスを示し、ＭＥはメインエッチング後のリセスを示し、５０％ＯＥは５０％オーバーエッチング後のリセスを示す。リセスの欄の括弧書き内の数字はリセスの深さを表し、Δが付された数字はエッチング後のリセスの増加量を表す。５０％オーバーエッチングしてもリセスの増加量は１ｎｍ未満であった。このリセスの値は半導体デバイス上許容される値よりもかなり低かった。５０％オーバーエッチングによりフッティングもなくなった。
　図１３はＲＦバイアスを１５Ｗから２５Ｗに変化させたときのリセスの観察結果を示す。ＲＦバイアスを１５Ｗにすると、リセスは小さいもののフッティングが生じた。ＲＦバイアスを２５Ｗにすると、フッティングが無くなった。フッティングをなくすためにはＲＦバイアスを２０Ｗ以上にする必要があった。
　ポリシリコン又はシリコン窒化膜を被覆したブランケットウェハを用意し、ＲＬＳＡエッチング装置を用いて各種の条件でエッチングした。エッチングの処理条件は下記の表４のとおりである。
Figure JPOXMLDOC01-appb-T000004
　そして、光学干渉法を用いてこれらのエッチングレートを測定し、エッチングレートのＯ２流量、マイクロ波パワー、ＲＦパワーの依存性を調べた。またＸＰＳを用いてブランケットウェハの表面を解析した。
　図１４（ａ）はエッチングレートのＯ２流量依存性を示す。Ｏ２流量を２０ｓｃｃｍ以上に増やすと、シリコンに対するシリコン窒化膜の選択比が急激に増加した。このときのＣＨ２Ｆ２ガスに対するＯ２ガスの流量比は、２０／４５＝４／９であった。Ｏ２流量を３０ｓｃｃｍ以上に増やすと、選択比は４０程度の大きな値となった。Ｏ２流量を増やすと、シリコン窒化膜のエッチングレート及びシリコンのエッチングレートが共に低下する。しかし、シリコンのエッチングレートが低下する割合がシリコン窒化膜の割合よりも大きいので、エッチングレートが増加する。一方、図１４（ｂ）に示すように、エッチングレートはマイクロ波パワーの大きさやＲＦパワーの大きさには依存しなかった。
　Ｏ２流量を増やすとエッチングレートが増加する原因を調べるために、エッチング後のシリコン基板の表面をＸＰＳ分析した。図１５にＸＰＳ分析の結果を示す。分析の結果、Ｏ２流量を２０ｓｃｃｍ以上に増やしたとき、シリコン基板の表面がＳｉＯ２の膜で被覆されていたることがわかった。つまり、シリコンの表面がＳｉＯ２に酸化されながらシリコン窒化膜のエッチングが行われていたことになる。結合エネルギには、Ｓｉ－Ｏ＞Ｓｉ－Ｎ＞Ｓｉ－Ｓｉの関係がある。酸化膜は結合エネルギが大きく、図１６に示すように、エッチングしされにくい。シリコンが同士の結合エネルギが小さいが、酸化することでエッチングしされにくくなり、これが原因で選択比が高くなるものと推測される。
　従来のエッチング方法において、Ｏ２ガスを添加する目的はＣＦ系の堆積物中の炭素（Ｃ）を除去することにあった。このため、ＣＨxＦyガスに対するＯ２ガスの流量比は１／２０程度に設定されていた。これに対して、本発明のエッチング方法において、ＣＦ系の堆積物を取りきるだけでなく、さらに過剰にＯ２ガスを供給することで、シリコンの表面を酸化させている。
　図１４（ａ）にも示すように、Ｏ２流量を増やすとシリコン窒化膜のエッチングレートが低下する。シリコン窒化膜も酸化されているのではないかと考え、シリコン窒化膜の表面をＸＰＳ分析した。その結果、図１７（ａ）に示すように、シリコン窒化膜の表面も酸化されているというデータが得られた。図１７（ｂ）に示すように、シリコン窒化膜の表面が酸化されると、シリコン窒化膜のエッチングレートも低下した。しかし、Ｓｉを酸化してＳｉＯ２になるのとは異なり、ＳｉＯＮになっているので、膜の強さが弱く、酸化してもエッチングされ易いと考えられる。
　次に、イオンエネルギとシリコン表面に形成されるシリコン酸化膜の厚さとの関係を調べた。図１８に示すように、シリコン基板の表面にはＯ２ガスによってシリコン酸化膜が形成される。このシリコン酸化膜はリセスとしてカウントされる。図１９に示すように、Ｖｐｐが高くなればなるほど、言い換えればイオンエネルギが高くなればなるほど、酸化膜の厚さが厚くなった。イオンエネルギを低く抑えればシリコン酸化膜の厚さを薄くできると考えられる。イオンエネルギはＲＦバイアス電圧Ｖｄｃとプラズマポテンシャルとの和と相関関係がある。図２０に示すように、ＲＬＳＡエッチング装置を用いた場合には、平行平板のエッチング装置を用いた場合に比べて、プラズマポテンシャルを小さくできるので、イオンエネルギも小さくできる。このため、酸化膜の厚さを薄くできると考えられる。
　図２１に示すうように、プラズマ源としてＲＬＳＡを用いたＲＬＳＡエッチング装置（出願人のポリエッチャー用ＲＬＳＡエッチング装置）と平行平板を用いたエッチング装置（出願人のポリエッチャー用平行平板型のエッチング装置）とで、プラズマポテンシャルを比較した。
　図２１（ａ）に示すように、ＲＬＳＡエッチング装置において、マイクロ波電力を増加させても、イオンエネルギは殆ど変化しなかった。
　図２１（ｂ）に示すように、ＲＬＳＡエッチング装置及び平行平板型のエッチング装置においては、いずれも処理容器１内の圧力を上げれば上げるほどイオンエネルギは低下した。そして、ＲＬＳＡエッチング装置で発生させたプラズマのイオンエネルギは平行平板型のエッチング装置よりも小さかった。圧力３０mTorrでみたとき、ＲＬＳＡエッチング装置は７～８ｅＶ以下であるのに対して、平行平板型のエッチング装置は４０ｅＶもあった。イオンエネルギは電子温度に比例する。ＲＬＳＡエッチング装置では、低電子温度のプラズマが生成することがわかった。なお、このグラフには、ＲＬＳＡについて圧力が３０mTorr以上のデータが示されていないが、３０mTorr以上にしてもイオンエネルギは減少し続けた。
　図２１（ｃ）はシリコン基板にＲＦを印加したときのイオンエネルギの変化を示す。イオンエネルギは、プラズマポテンシャルとＲＦバイアスの和と相関関係がある。ＲＦバイアスを印加しない場合、プラズマポテンシャルだけでエッチングできることになる。ＲＬＳＡ装置では、ＲＦバイアスを印加しないと、７～８ｅＶの低いイオンエネルギでエッチングできる。平行平板型のエッチング装置では、ＲＦバイアスを０にしても８０ｅＶ程度の高いイオンエネルギが残る。
　処理容器１内の圧力を高圧に設定することでも、図９（ｂ）に示すような等方的なエッチングが可能になる。低圧の場合よりもイオンがサイドウォールスペーサ４８ａやシリコン基板４１に到達するまでにガス分子に衝突し易くなり、その方向性を失うからである。処理容器１内の圧力を高圧にすると、電子温度も低下する。
　図２２は、サイドウォールスペーサ４８ａのエッチングレート（縦方向のエッチング速度）及びスリミングレート（幅方向のエッチング速度）を示す。スリミングレートはサイドウォールスペーサ４８ａの上部と下部の二か所で測定されている。エッチングレートが高くなると、サイドウォールスペーサ４８ａが縦方向にエッチングされ易くなり、スリミングレートが高くなると、サイドウォールスペーサ４８ａが幅方向にエッチングされ易くなることを示す。
　エッチングの処理条件（処理ガスの流量、圧力、マイクロ波の高周波電力、ＲＦバイアス）は以下の表５のとおりである。
Figure JPOXMLDOC01-appb-T000005
　図２２から圧力が１００mTorrから高くなるにしたがって、サイドウォールスペーサ４８ａの縦方向のエッチングレートが線形に落ちていき、３００mTorr以上になるとスリミングレートに近づいた。
　これに対して、サイドウォールスペーサ４８ａの幅方向のスリミングレートは圧力が高くなっても殆ど変化しなかった。サイドウォールスペーサ４８ａの下部のスリミングレートは圧力にかかわらずほぼ一定の値になり、サイドウォールスペーサ４８ａの上部のスリミングレートは３００mTorr以上でほぼ一定になった。
　そして、圧力が３００mTorr以上になると、サイドウォールスペーサ４８ａ縦方向のエッチングレートと幅方向のスリミングレートが近くなるので、等方的なエッチングが可能になることがわかる。
　なお、低圧仕様のＲＬＳＡでは、圧力を５００mTorr以上にするとプラズマが安定しなくなる。このため、圧力は５００mTorr以下に設定するのが好ましい。
　図２３は、圧力を変化させたときのシリコン窒化膜、シリコン酸化膜、及びポリシリコンのエッチングレートの変化を示す。使用したガス種、流量、マイクロ波の高周波電力、ＲＦバイアスは表５のとおりである。図中上段がＲＦ＝０（Ｗ）の場合である。エッチングレートはＯ２の流量に依存性があるため、横軸にＯ２の流量をとっている。
　図２３の上段に示すように、圧力が３５０mTorr以上の高圧になるとき、Ｏ２の流量を最適化するとことで（具体的にはＯ２の流量が１７～１８ｓｃｃｍ以上で）、シリコン窒化膜のエッチングレートを正の値にすることができる。これに対し、ポリシリコンやシリコン酸化膜のエッチングレートはＯ２の流量によらず、常に０以下の負の値になること、すなわちエッチングされずに堆積膜が形成されることがわかった。すなわち、シリコン酸化膜やポリシリコンに対するシリコン窒化膜のエッチング選択比を無限大にすることができる。したがって、シリコン酸化膜やポリシリコンをエッチングすることなく、シリコン窒化膜のみをエッチングすることができる。また、シリコン窒化膜のエッチングレートは極めて小さい値なので、１０ｎｍ程度と薄いシリコン窒化膜の厚さ制御も可能になる。特に、シリコン窒化膜をエッチングすることなく、シリコン窒化膜を薄く残す場合に有効である。
　これに対し、圧力が４０mTorrのときは、シリコン酸化膜及びポリシリコンのエッチングレートだけでなく、シリコン窒化膜のエッチングレートも負になってしまう（つまり、堆積性の反応が生ずる）。
　図２３の下段は、シリコン基板に５０ＷのＲＦを印加したときのシリコン窒化膜、シリコン酸化膜、及びポリシリコンのエッチングレートを示す。処理容器１内が４０mTorrのとき、図２３の上段に示すように、ＲＦバイアスが０のときはシリコン窒化膜がエッチングできない。しかし、図２３の下段に示すように、ＲＦバイアスを５０Ｗ印加するとシリコン窒化膜がエッチングできるようになる。ＲＦバイアスを印加すると、イオンがシリコン窒化膜の表面に留まることなく、シリコン窒化膜の中に入り、シリコン窒化膜と反応すると推定される。
　これに対し、シリコン酸化膜やポリシリコンのエッチングレートは、ＲＦバイアスを印加しても０に近い。このため、ＲＦバイアスを印加することで、シリコン酸化膜やポリシリコンに対するシリコン窒化膜の選択比を高くできることがわかる。
　なお、図示されてはいないが、ＲＦバイアスを８０Ｗまで上げても、また圧力を５００mTorrまで上げても、同様にシリコン酸化膜やポリシリコンに対してシリコン窒化膜のエッチングレートを高くすることができた。実際にＲＦを８０Ｗ以下、圧力を５００mTorr以下にしてシリコン窒化膜４８をエッチングしたところ、シリコン酸化膜４５やポリシリコンからなるゲート電極４４に発生するリセスが少なく、サイドウォールスペーサ４８ａの形状も安定化させることができた。
　本明細書は、２０１０年３月４日出願の特願２０１０－０４８４５０に基づく。この内容はすべてここに含めておく。
１…処理容器
２…誘電体窓
４…ＲＬＳＡ（マイクロ波導入部）
７…シャワーヘッド（処理ガス供給部）
１０…載置台
１６…バイアス用高周波電源（バイアス印加部）
２３…ガス導入管（処理ガス供給部）
２９…圧力調整弁
３０…真空ポンプ（ガス排気部）
３６…制御部
４１…シリコン基板（基板）
４４…ゲート電極
４５…シリコン酸化膜
４５ａ…オフセットスペーサ
４８…シリコン窒化膜
４９ａ…スペーサ（サイドウォールスペーサ）

Claims (10)

  1. 　処理容器内に処理ガスを供給しながら前記処理ガスを排気して前記処理容器内の圧力を所定値に設定し、処理ガスに外部エネルギを供給してプラズマを生成し、前記処理容器内の基板が載置される載置台に印加するバイアスを所定値に設定することによって、シリコン窒化膜をシリコン及び／又はシリコン酸化膜に対して選択的にエッチングするプラズマエッチング方法において、
    　前記処理ガスは、プラズマ励起用ガス、ＣＨxＦyガス、並びにＯ２、ＣＯ２、ＣＯの群から選ばれる少なくとも一つの酸化性ガスを含み、
    　前記ＣＨxＦyガスに対する前記酸化性ガスの流量比を、前記酸化性ガスとしてＯ２又はＣＯ２を用いた場合には４／９以上に設定し、前記酸化性ガスとしてＣＯを用いた場合には８／９以上に設定し、前記酸化性ガスとしてＯ２、ＣＯ２及びＣＯの少なくとも二つを混合した混合ガスを用いた場合にはＯ２に換算して４／９以上に設定することを特徴とするプラズマエッチング方法。
    　ただし、前記ＣＨxＦyガスにおいてＸ及びＹは１以上の整数。
  2. 　前記外部エネルギとして、前記処理容器の上部の誘電体窓を介して前記処理容器内にマイクロ波を導入し、
    　前記処理容器内の基板が載置される載置台に基板１ｃｍ２あたり、３０Ｗ／（１５×１５×πｃｍ２）以下のＲＦ（radio frequency）を印加することを特徴とする請求項１に記載のプラズマエッチング方法。
  3. 　前記処置容器内の圧力を１３．３Pa以下（１００mTorr以下）に設定することを特徴とする請求項１又は２に記載のプラズマエッチング方法。
  4. 　前記プラズマエッチング方法は、ゲート電極の側壁にシリコン窒化膜からなるスペーサを形成するためのものであることを特徴とする請求項１ないし３のいずれかに記載のプラズマエッチング方法。
  5. 　処理容器内に処理ガスを供給しながら前記処理ガスを排気して前記処理容器内の圧力を所定値に設定し、処理ガスに外部エネルギを供給してプラズマを生成し、前記処理容器内の基板が載置される載置台に印加するバイアスを所定値に設定することによって、シリコン窒化膜をシリコン及び／又はシリコン酸化膜に対して選択的にエッチングする半導体デバイスの製造方法において、
    　前記処理ガスは、プラズマ励起用ガス、ＣＨxＦyガス、並びにＯ２、ＣＯ２、ＣＯの群から選ばれる少なくとも一つの酸化性ガスを含み、
    　前記酸化性ガスの前記ＣＨxＦyガスに対する前記酸化性ガスの流量比を、前記酸化性ガスとしてＯ２又はＣＯ２を用いた場合には４／９以上に設定し、前記酸化性ガスとしてＣＯを用いた場合には８／９以上に設定し、前記酸化性ガスとしてＯ２、ＣＯ２及びＣＯの少なくとも二つを混合した混合ガスを用いた場合にはＯ２に換算して４／９以上に設定することを特徴とする半導体デバイスの製造方法。
    　ただし、前記ＣＨxＦyガスにおいてＸ及びＹは１以上の整数。
  6. 　シリコン窒化膜をシリコン及び／又はシリコン酸化膜に対して選択的にエッチングするプラズマエッチング装置であって、
    　内部が減圧可能な処理容器と、前記処理容器の内部に設けられる載置台と、前記処理容器に処理ガスを供給する処理ガス供給部と、前記処理容器内の前記処理ガスを排気するガス排気部と、プラズマを生成するために前記処理ガスに外部エネルギを供給するエネルギ供給部と、前記載置台にＲＦ（radio frequency）を印加するバイアス印加部と、前記処理ガスの流量、前記処理容器内の圧力、及び前記載置台に印加されるバイアスを制御する制御部と、を備え、
    　前記処理ガスは、プラズマ励起用ガス、ＣＨxＦyガス、並びにＯ２、ＣＯ２、ＣＯの群から選ばれる少なくとも一つの酸化性ガスを含み、
    　前記制御部は、前記酸化性ガスの前記ＣＨxＦyガスに対する前記酸化性ガスの流量比を、前記酸化性ガスとしてＯ２又はＣＯ２を用いた場合には４／９以上に制御し、前記酸化性ガスとしてＣＯを用いた場合には８／９以上に制御し、前記酸化性ガスとしてＯ２、ＣＯ２及びＣＯの少なくとも二つを混合した混合ガスを用いた場合にはＯ２に換算して４／９以上に制御することを特徴とするプラズマエッチング装置。
    　ただし、前記ＣＨxＦyガスにおいてＸ及びＹは１以上の整数。
  7. 　シリコン窒化膜を選択的にエッチングするプラズマエッチング方法であって、
    　処理容器内にエッチング処理用の処理ガスを供給しながら前記処理ガスを排気して、前記処理容器内の圧力を４０．０Ｐａ以上（３００mTorr以上）の圧力に設定し、
    　前記処理容器の上部の誘電体窓を介して前記処理容器にマイクロ波を導入して前記処理容器内にプラズマを発生させ、
    　前記処理容器内の基板が載置される載置台にＲＦ（radio frequency）を印加しないノンバイアスの状態で、前記シリコン窒化膜を選択的にエッチングするプラズマエッチング方法。
  8. 　前記処理ガスは、
    　プラズマ励起用ガス、ＣＨxＦyガス、並びにＯ２、ＣＯ２、及びＣＯの群から選ばれる少なくとも一つの酸化性ガスを含むことを特徴とする請求項７に記載のプラズマエッチング方法。
    　ただし、前記ＣＨxＦyガスにおいてＸ及びＹは１以上の整数。
  9. 　前記プラズマエッチング方法は、ゲート電極の側壁のシリコン窒化膜からなるスペーサをエッチングすることを特徴とする請求項７に記載のプラズマエッチング方法。
  10. 　シリコン窒化膜を選択的にエッチングするプラズマエッチング装置であって、
    　内部が減圧可能な処理容器と、前記処理容器の内部に設けられる載置台と、前記処理容器の上部の誘電体窓を介して前記処理容器にマイクロ波を導入するマイクロ波導入部と、前記処理容器に処理ガスを供給する処理ガス供給部と、前記処理容器内の前記処理ガスを排気するガス排気部と、前記処理容器内の圧力を制御する制御部と、を備え、
    　前記制御部は、前記処理容器内の圧力を４０．０Ｐａ以上（３００mTorr以上）の圧力に制御し、
    　前記処理容器内の基板が載置される載置台にＲＦ（radio frequency）を印加しないノンバイアスの状態で、前記シリコン窒化膜を選択的にエッチングするプラズマエッチング装置。
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