WO2011027545A1 - Ｓｏｉウェーハの製造方法 - Google Patents

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横川　功
正弘 加藤
今井　正幸
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信越半導体株式会社
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    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Definitions

  • the present invention relates to an SOI wafer manufacturing method in which heat treatment for planarizing the surface of an SOI wafer is performed in manufacturing an SOI wafer using an ion implantation separation method.
  • an SOI wafer using the ion implantation delamination method, for example, a wafer (bond wafer) into which hydrogen ions or rare gas ions have been ion-implanted and another wafer (base wafer) are bonded together via an oxide film, and thereafter By separating the ion-implanted wafer from the ion-implanted layer, an SOI wafer having an SOI layer with high film thickness uniformity can be manufactured.
  • a void means a defect having a concave shape in which a hole is formed in the SOI layer surface and the hole penetrates to the base wafer through a BOX layer (buried oxide film layer), and a blister is a hole that is not formed in the SOI layer. This is a portion where a minute cavity is formed at the bonding interface, and the SOI layer is swollen and thereby observed.
  • the SOI wafer immediately after peeling has a large surface roughness, and a device circuit cannot be formed as it is.
  • One method for improving the surface roughness of the SOI layer surface is an annealing method in which high-temperature heat treatment is performed in an argon-containing atmosphere. According to this annealing method, the film thickness uniformity of the SOI layer obtained by the ion implantation separation method can be kept high while the surface of the SOI layer is flattened (see Patent Document 1).
  • the present invention has been made in view of the above problems, and in manufacturing an SOI wafer, an SOI layer having an SOI layer with high flatness and high film thickness uniformity while preventing the enlargement of voids due to flattening heat treatment.
  • An object of the present invention is to provide an SOI wafer manufacturing method capable of manufacturing a wafer with a high yield.
  • the present invention forms an ion implantation layer by ion-implanting at least one kind of gas ions of hydrogen ions or rare gas ions from the surface of a bond wafer made of at least a silicon single crystal, After bonding the ion-implanted surface of the bond wafer and the surface of the base wafer through a silicon oxide film, the bond wafer is peeled off by the ion-implanted layer, whereby a BOX layer and an SOI are formed on the base wafer.
  • the thickness of the SOI layer of the SOI wafer subjected to the planarizing heat treatment is The manufacturing conditions of the SOI wafer are set so that the thickness of the BOX layer is 1.4 times or more. And performing sacrificial oxidation treatment on the SOI layer of the SOI wafer subjected to the planarization heat treatment to reduce the thickness of the SOI layer to less than 1.4 times the thickness of the BOX layer.
  • the thickness of the SOI layer of the SOI wafer on which the planarization heat treatment is performed is 1.4 times or more the thickness of the BOX layer, it is exposed to the void inner wall during the planarization heat treatment. Since the end surfaces of the BOX layer and the SOI layer that have been etched can be effectively suppressed from disappearing, expansion of voids due to planarization heat treatment can be prevented. By performing the planarization heat treatment, the surface can be efficiently planarized while maintaining high film thickness uniformity of the SOI layer of the SOI wafer.
  • the sacrificial oxidation process is performed on the SOI layer of the SOI wafer after the planarization heat treatment, thereby adjusting the thickness of the SOI layer to a desired thickness while maintaining the film thickness uniformity of the SOI layer. can do. Furthermore, even when the thickness of the SOI layer is reduced to less than 1.4 times the thickness of the BOX layer by reducing the SOI layer of the SOI wafer after the planarization heat treatment to a desired thickness by sacrificial oxidation treatment, The film thickness uniformity is not deteriorated and the flatness is sufficiently high.
  • an SOI wafer having an SOI layer that is flattened with high film thickness uniformity by a flattening heat treatment and does not have a void having a size that affects the device yield. Can be manufactured efficiently.
  • the ion implantation implantation condition is set so that the thickness of the SOI layer of the SOI wafer subjected to the planarization heat treatment is 1.4 times or more the thickness of the BOX layer. It is preferable to set the thickness of the silicon oxide film.
  • the thickness of the obtained SOI layer and BOX layer can be easily adjusted by setting the implantation conditions of the ion implantation and the thickness of the silicon oxide film as the manufacturing conditions of the SOI wafer, The manufacturing method of the invention can be carried out more easily.
  • sacrificial oxidation treatment is performed on the SOI layer of the SOI wafer subjected to the planarization heat treatment to reduce the thickness of the SOI layer by 50 nm or more.
  • the ion implantation damage remaining in the surface layer portion can be reliably removed by reducing the thickness of the SOI layer by 50 nm or more by the sacrificial oxidation treatment.
  • an epitaxial layer on the surface of the SOI layer of the SOI wafer subjected to the sacrificial oxidation treatment.
  • a flattening heat treatment and sacrificial oxidation treatment are performed, and an SOI layer having high flatness, high film thickness uniformity, and no large voids has few defects on the surface.
  • a high quality epitaxial layer can be formed.
  • the thickness of the silicon oxide film it is preferable to set the thickness of the silicon oxide film so that the thickness of the BOX layer becomes 200 nm or more. In this way, if the thickness of the silicon oxide film is set so that the thickness of the BOX layer becomes 200 nm or more, the rigidity of the thin film (SOI layer + BOX layer) at the time of peeling is high, so the generation of voids and blisters is reduced. Thus, an SOI wafer can be manufactured with higher yield.
  • an SOI wafer of the present invention voids having such a size as to be flattened while maintaining high film thickness uniformity by the flattening heat treatment and sacrificial oxidation treatment and affect the device yield.
  • An SOI wafer having no SOI layer can be efficiently manufactured.
  • FIG. 2 is a schematic diagram showing changes in voids during the planarization heat treatment in the conventional method.
  • the void 21 has a hole in the surface of the SOI layer 22, and further the hole penetrates to the base wafer 24 through the BOX layer 23.
  • the end face of the BOX layer 23 is exposed on the inner wall of the void 21 (FIG. 2A).
  • the present inventors set the conditions for manufacturing the SOI wafer so that the thickness of the SOI layer of the SOI wafer subjected to the planarization heat treatment is 1.4 times or more the thickness of the BOX layer.
  • the present invention was completed by finding that an SOI layer having a desired film thickness can be planarized while maintaining a high film thickness uniformity while preventing the void from becoming enormous.
  • FIG. 1 is a schematic diagram showing changes in voids during planarization heat treatment in the method for manufacturing an SOI wafer of the present invention.
  • the SOI wafer 14 (FIG. 1 (a)) manufactured by setting the manufacturing conditions by the manufacturing method of the present invention is subjected to planarization heat treatment
  • the initial temperature (FIG. 1 (b))
  • the BOX layer 12 disappears, since the SOI layer 11 is thick, the end surface of the BOX layer 12 on the inner wall of the void 10 is covered with the SOI layer 11 to prevent the end surface of the BOX layer 12 from being further exposed to the planarization heat treatment atmosphere.
  • the reaction rate at the end faces of the SOI layer and the BOX layer can be rapidly reduced.
  • the void 10 hardly becomes large by the planarization heat treatment (FIG. 1C).
  • the surface of the base wafer 13 on the bottom of the void 10 is not roughened, and a huge void that affects the device yield is not formed.
  • FIG. 3 is a flowchart showing an example of an embodiment of the method for manufacturing an SOI wafer according to the present invention.
  • a bond wafer 30 and a base wafer 32 are prepared.
  • the wafer prepared at this time is not particularly limited as long as the bond wafer 30 is made of a silicon single crystal, and a polished wafer, an epitaxial wafer, a heat-treated wafer, or the like can be prepared.
  • the silicon oxide film 31 is formed with a desired thickness on the surface of the bond wafer 30 by, for example, thermal oxidation or CVD. This silicon oxide film 31 may be formed only on the base wafer 32 or may be formed on both wafers.
  • the thickness of the silicon oxide film 31 formed on the bond wafer 30 it is preferable to set the thickness of the silicon oxide film 31 formed on the bond wafer 30 so that the thickness of the BOX layer 34 formed in a later step becomes 200 nm or more.
  • the thin film (SOI layer + BOX layer) peeled off at the time of peeling in a later process has high rigidity, so that generation of voids and blisters is reduced. can do.
  • the BOX layer is as thick as 200 nm or more, the area of the BOX layer end face of the void inner wall exposed to the planarization heat treatment atmosphere during the planarization heat treatment becomes larger, so that the BOX layer is thinner than the thin BOX layer. There was a significant increase in the size of voids.
  • the manufacturing method of the present invention by forming a sufficiently thick SOI layer with respect to the BOX layer having the above thickness, generation of voids and blisters at the time of peeling is reduced, and voids at the time of planarization heat treatment are reduced. Since it can prevent enlarging, it is suitable.
  • At least one kind of gas ion of hydrogen ions or rare gas ions is ion-implanted from the surface of the bond wafer 30 to form an ion-implanted layer 33.
  • the ion implantation conditions are not particularly limited, and the implantation amount, acceleration voltage, and the like can be set as appropriate.
  • the thickness of the SOI layer 35 of the SOI wafer 36 to be planarized heat treatment is 1.4 times or more of the thickness of the BOX layer 34.
  • the thickness of the silicon oxide film 31 is set.
  • the thickness of the silicon oxide film 31 formed in the step of FIG. 3A is substantially the same as the thickness of the BOX layer 34 in the subsequent step, and is determined by the acceleration voltage that is the ion implantation condition in the step of FIG.
  • the depth of ion implantation from the surface of the silicon single crystal is substantially the same as the thickness of the SOI layer 35 immediately after peeling in a later step.
  • the thickness of the silicon oxide film 31 to be formed and the ion implantation conditions acceleration voltage
  • the thickness of the SOI layer 35 and the thickness of the BOX layer 34 of the SOI wafer 36 can be easily set to satisfy the above conditions. Can be adjusted.
  • the thickness of the silicon oxide film 31 and the ion implantation conditions are set in consideration of the machining allowance due to polishing, etching, sacrificial oxidation treatment, etc. of the SOI layer 35 after the peeling and before the planarization heat treatment.
  • the ion-implanted surface of the bond wafer 30 and the surface of the base wafer 32 are bonded together, for example, at room temperature via the silicon oxide film 31.
  • particle contamination and organic matter contamination may occur from the atmosphere of the bonding process or the box in which the wafer is stored. Therefore, it is preferable to perform cleaning before bonding, and it is preferable to bond as soon as possible after cleaning.
  • a defect heat treatment is performed to form a defect layer in the ion implantation layer 33 formed in the bond wafer 30, and the defect layer is connected in the horizontal direction.
  • the SOI wafer 36 having the BOX layer 34 and the SOI layer 35 on the base wafer 32 is manufactured.
  • a minute void having a diameter of several tens of ⁇ m or less that does not affect the device yield is formed.
  • a bonding heat treatment at 1000 ° C. or higher is performed on the peeled SOI wafer 36 in a non-oxidizing atmosphere to increase the bonding strength at the bonding interface.
  • sacrificial oxidation is performed on the peeled SOI wafer 36 at a temperature lower than 1000 ° C., and then a bonding heat treatment at 1000 ° C. or higher is performed in a non-oxidizing atmosphere or an oxidizing atmosphere, and then the oxide film is removed with an HF aqueous solution. You can also. Thereby, ion implantation damage on the SOI layer surface can be sufficiently removed.
  • argon gas is applied to the SOI wafer 36 in which the thickness of the SOI layer is set to 1.4 times the thickness of the BOX layer by setting the manufacturing conditions.
  • a planarization heat treatment is performed in a contained atmosphere.
  • the flattening heat treatment conditions are not particularly limited, and the heat treatment temperature is preferably 1100 ° C. or higher in order to sufficiently flatten the surface, and the argon-containing atmosphere may be 100% argon atmosphere, argon and others.
  • a mixed gas atmosphere of non-oxidizing gas or an atmosphere containing a trace amount of oxygen in argon can also be used.
  • sacrificial oxidation treatment is performed on the SOI layer 35 of the SOI wafer 36 that has been subjected to planarization heat treatment, and the thickness of the SOI layer 35 is set to 1 of the thickness of the BOX layer 34. Reduce to less than 4 times.
  • the void can be prevented from expanding, the film thickness uniformity is not deteriorated, and the flatness is sufficiently increased.
  • the thickness (removal allowance) of the SOI layer 35 reduced by the sacrificial oxidation treatment can be 50 nm or more, preferably 100 nm or more, in order to reliably remove the ion implantation damage remaining in the surface layer portion. More preferably, it can be 150 nm or more.
  • an epitaxial layer 37 can be formed on the surface of the SOI layer 35 of the SOI wafer 36.
  • the dopant concentration, film thickness, conductivity type, and the like of this epitaxial layer 37 can be appropriately changed and grown.
  • a high-quality epitaxial layer with few defects can be formed on the surface of the SOI layer obtained by the manufacturing method of the present invention if it is an SOI layer with high flatness, high film thickness uniformity, and no voids.
  • the thickness of the SOI layer of the SOI wafer subjected to the planarization heat treatment is equal to the thickness of the BOX layer.
  • it was made 1.4 times or more it is not limited to these conditions, and by appropriately performing polishing, etching, sacrificial oxidation treatment, etc., and setting the allowance, the thickness of the SOI layer and the BOX layer can be reduced. It can be manufactured to meet the conditions of the present invention.
  • Example 1 Two sets of silicon single crystal wafers each having a diameter of 300 mm were prepared, and one wafer (bond wafer) was thermally oxidized to form an oxide film having a thickness of 150 nm on the surface. Next, hydrogen ion implantation (acceleration voltage: 40 keV, implantation amount: 7 ⁇ 10 16 / cm 2 ) was performed on this wafer and bonded to the other wafer.
  • the acceleration voltage (40 keV) for hydrogen ion implantation is set such that the thickness of the oxide film (150 nm) formed on the bond wafer surface so that the thickness of the SOI layer when performing planarization heat treatment (Ar annealing) is 250 nm. And the allowance for removing the SOI layer that is removed between the time after peeling and the planarization heat treatment.
  • the bonded wafer was subjected to a peeling heat treatment at 500 ° C. for 30 minutes, and the bond wafer was peeled off to obtain an SOI wafer.
  • blister defects occurred on 5 out of 100 wafers.
  • bonding heat treatment at 1100 ° C. in an oxidizing atmosphere followed by a non-oxidizing atmosphere (N 2 ) in order to increase the bonding strength at the bonding interface. went.
  • the number of detected voids was an average of 95 / 2.1 wafers / wafer.
  • the average diameter per void was 23 ⁇ m.
  • Example 2 Two sets of 100 silicon single crystal wafers each having a diameter of 300 mm were prepared, and one of the wafers (bond wafer) was thermally oxidized to form an oxide film having a thickness of 200 nm on the surface. Subsequently, hydrogen ion implantation (acceleration voltage 55.5 keV, implantation amount 7.5 ⁇ 10 16 / cm 2 ) was performed on this wafer, and the wafer was bonded to the other wafer. At this time, the acceleration voltage (55.5 keV) for hydrogen ion implantation is such that the thickness of the oxide film formed on the surface of the bond wafer so that the thickness of the SOI layer during the planarization heat treatment (Ar annealing) becomes 320 nm. (200 nm) and the removal allowance of the SOI layer removed between the time after peeling and the planarization heat treatment.
  • the bonded wafer was subjected to a peeling heat treatment at 500 ° C. for 30 minutes, and the bond wafer was peeled off to obtain an SOI wafer.
  • the obtained SOI wafer was subjected to bonding heat treatment at 1100 ° C. in a non-oxidizing atmosphere (N 2 ) following 900 ° C. in an oxidizing atmosphere in order to increase the bonding strength at the bonding interface.
  • N 2 non-oxidizing atmosphere
  • the number of detected voids was 1.9 / wafer on average of 100 sheets.
  • the average diameter per void was 22 ⁇ m.
  • Example 3 Two sets of 100 silicon single crystal wafers each having a diameter of 300 mm were prepared, and one of the wafers (bond wafer) was thermally oxidized to form an oxide film having a thickness of 200 nm on the surface. Next, hydrogen ion implantation (acceleration voltage 54 keV, implantation amount 7.5 ⁇ 10 16 / cm 2 ) was performed on this wafer, and the wafer was bonded to the other wafer. At this time, the acceleration voltage (54 keV) for hydrogen ion implantation is such that the thickness of the oxide film formed on the bond wafer surface (200 nm) so that the thickness of the SOI layer during the planarization heat treatment (Ar annealing) becomes 310 nm. And the allowance for removing the SOI layer that is removed between the time after peeling and the planarization heat treatment.
  • the bonded wafer was subjected to a peeling heat treatment at 500 ° C. for 30 minutes, and the bond wafer was peeled off to obtain an SOI wafer.
  • the obtained SOI wafer was subjected to bonding heat treatment at 1100 ° C. in a non-oxidizing atmosphere (N 2 ) following 900 ° C. in an oxidizing atmosphere in order to increase the bonding strength at the bonding interface.
  • N 2 non-oxidizing atmosphere
  • the number detected as voids was 2.5 / wafer on an average of 100 sheets.
  • the average diameter per void was 23 ⁇ m.
  • Example 4 Two sets of 100 silicon single crystal wafers each having a diameter of 300 mm were prepared, and one of the wafers (bond wafer) was thermally oxidized to form an oxide film having a thickness of 200 nm on the surface. Subsequently, hydrogen ion implantation (acceleration voltage 52.5 keV, implantation amount 7.5 ⁇ 10 16 / cm 2 ) was performed on this wafer, and the wafer was bonded to the other wafer. At this time, the acceleration voltage (52.5 keV) for hydrogen ion implantation is such that the thickness of the oxide film formed on the surface of the bond wafer so that the thickness of the SOI layer when performing planarization heat treatment (Ar annealing) is 300 nm. (200 nm) and the removal allowance of the SOI layer removed between the time after peeling and the planarization heat treatment.
  • the acceleration voltage (52.5 keV) for hydrogen ion implantation is such that the thickness of the oxide film formed on the surface of the bond wafer so that
  • the bonded wafer was subjected to a peeling heat treatment at 500 ° C. for 30 minutes, and the bond wafer was peeled off to obtain an SOI wafer.
  • a blister defect occurred in one of 100 wafers.
  • 99 sheets without blister defects were subjected to bonding heat treatment at 1100 ° C. in an oxidizing atmosphere followed by a non-oxidizing atmosphere (N 2 ) in order to increase the bonding strength at the bonding interface. went.
  • the number detected as voids was 1.6 / wafer on an average of 99 sheets.
  • the average diameter per void was 21 ⁇ m.
  • Example 5 Two sets of 100 silicon single crystal wafers having a diameter of 300 mm were prepared, and one wafer (bond wafer) was thermally oxidized to form a 205 nm oxide film on the surface. Subsequently, hydrogen ion implantation (acceleration voltage 52.5 keV, implantation amount 7.5 ⁇ 10 16 / cm 2 ) was performed on this wafer, and the wafer was bonded to the other wafer. At this time, the acceleration voltage (52.5 keV) for hydrogen ion implantation is such that the thickness of the oxide film formed on the surface of the bond wafer is 293 nm so that the thickness of the SOI layer during the planarization heat treatment (Ar annealing) is 293 nm. (205 nm) and the removal allowance for the SOI layer removed between the time after peeling and the planarization heat treatment.
  • the bonded wafer was subjected to a peeling heat treatment at 500 ° C. for 30 minutes, and the bond wafer was peeled off to obtain an SOI wafer.
  • a blister defect occurred in one of 100 wafers.
  • 99 sheets without blister defects were subjected to bonding heat treatment at 1100 ° C. in an oxidizing atmosphere followed by a non-oxidizing atmosphere (N 2 ) in order to increase the bonding strength at the bonding interface. went.
  • the number of detected voids was an average of 2.3 wafers / wafer.
  • the average diameter per void was 25 ⁇ m.
  • the average diameter of voids in Example 1-4 was smaller than the average diameter of voids in Example 5. Therefore, in order to suppress the expansion of voids, it is more preferable that the ratio of the SOI layer thickness to the BOX layer (SOI layer / BOX layer) of the SOI wafer subjected to the planarization heat treatment is 1.5 or more. I understand.
  • the number detected as voids was 1.8 / wafer on an average of 100 sheets.
  • the average diameter per void was 120 ⁇ m.
  • the number detected as voids was 2.3 / wafer on an average of 100 sheets.
  • the average diameter per void was as large as 160 ⁇ m.
  • the number of detected voids was 3.2 / wafer on an average of 100 sheets.
  • the average diameter per void was as large as 140 ⁇ m.
  • the number detected as voids was 2.1 / wafer on an average of 100 sheets.
  • the average diameter per void was 120 ⁇ m.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has the same configuration as the technical idea described in the claims of the present invention. It is included in the technical scope of the invention.

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Abstract

　本発明は、ＳＯＩウェーハに対してアルゴンガス含有雰囲気で平坦化熱処理を行うＳＯＩウェーハの製造方法において、前記平坦化熱処理を行うＳＯＩウェーハのＳＯＩ層の厚さがＢＯＸ層の厚さの１．４倍以上になるように、前記ＳＯＩウェーハの作製条件を設定し、かつ、前記平坦化熱処理を行ったＳＯＩウェーハの前記ＳＯＩ層に対して犠牲酸化処理を行って前記ＳＯＩ層の厚さを前記ＢＯＸ層の厚さの１．４倍未満にまで減ずるＳＯＩウェーハの製造方法である。これにより、ＳＯＩウェーハの製造において、平坦化熱処理によるボイドの巨大化を防止しながら高平坦度で膜厚均一性が高いＳＯＩ層を有するＳＯＩウェーハを歩留まり良く製造できるＳＯＩウェーハの製造方法を提供することを目的とする。

Description

ＳＯＩウェーハの製造方法
　本発明は、イオン注入剥離法を用いたＳＯＩウェーハの製造において、ＳＯＩウェーハの表面を平坦化するための熱処理を行うＳＯＩウェーハの製造方法に関する。
　
　イオン注入剥離法を用いたＳＯＩウェーハの製造では、例えば水素イオンや希ガスイオンをイオン注入したウェーハ（ボンドウェーハ）と、もう一方のウェーハ（ベースウェーハ）とを酸化膜を介して貼り合わせ、その後イオン注入したウェーハをイオン注入層で剥離することで、膜厚均一性の高いＳＯＩ層を有するＳＯＩウェーハを製造することができる。
　この際、貼り合わせ界面に、異物、有機物、傷、あるいは、ウェーハ起因の微小な結晶欠陥等が存在すると、貼り合わせ界面に微小な空洞等を形成し、ウェーハを剥離した時点においてＳＯＩ層表面にボイドやブリスターと呼ばれる欠陥が形成される。
　ボイドとは、ＳＯＩ層表面に穴があき、ＢＯＸ層（埋め込み酸化膜層）を通してベースウェーハまで穴が貫通した凹み形状の欠陥を言い、ブリスターとは、ＳＯＩ層に穴は形成されていないが、貼り合わせ界面に微小な空洞が形成され、これによりＳＯＩ層が膨れ上がって観察される部分である。
　また、剥離直後のＳＯＩウェーハは表面の面粗さが大きく、そのままではデバイス回路を形成することが出来ない。このＳＯＩ層表面の面粗さを改善する方法の一つとして、アルゴン含有雰囲気で高温熱処理を行うアニール法がある。このアニール法によれば、ＳＯＩ層表面を平坦化しつつ、イオン注入剥離法により得られたＳＯＩ層の膜厚均一性を高く維持することが出来る（特許文献１参照）。
　
国際公開第２００３／００９３８６号パンフレット
　しかしながら、ＳＯＩウェーハの平坦化のためにアニール法を用いた場合、直径が１００μｍを越える大きなボイドが形成されることがあり、ウェーハ製造歩留まり、および、デバイス製造歩留まりが大きく低下するという問題があった。
　本発明は、上記問題点に鑑みてなされたものであって、ＳＯＩウェーハの製造において、平坦化熱処理によるボイドの巨大化を防止しながら高平坦度で膜厚均一性が高いＳＯＩ層を有するＳＯＩウェーハを歩留まり良く製造できるＳＯＩウェーハの製造方法を提供することを目的とする。
　上記目的を達成するために、本発明は、少なくとも、シリコン単結晶からなるボンドウェーハの表面から水素イオン又は希ガスイオンのうち少なくとも１種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハの前記イオン注入した表面とベースウェーハの表面とをシリコン酸化膜を介して貼り合わせた後、前記イオン注入層で前記ボンドウェーハを剥離することにより、前記ベースウェーハ上にＢＯＸ層とＳＯＩ層とを有するＳＯＩウェーハを作製し、該ＳＯＩウェーハに対してアルゴンガス含有雰囲気で平坦化熱処理を行うＳＯＩウェーハの製造方法において、前記平坦化熱処理を行うＳＯＩウェーハの前記ＳＯＩ層の厚さが前記ＢＯＸ層の厚さの１．４倍以上になるように、前記ＳＯＩウェーハの作製条件を設定し、かつ、前記平坦化熱処理を行ったＳＯＩウェーハの前記ＳＯＩ層に対して犠牲酸化処理を行って前記ＳＯＩ層の厚さを前記ＢＯＸ層の厚さの１．４倍未満にまで減ずることを特徴とするＳＯＩウェーハの製造方法を提供する。
　このように、作製条件を設定して、平坦化熱処理を行うＳＯＩウェーハのＳＯＩ層の厚さをＢＯＸ層の厚さの１．４倍以上とすれば、平坦化熱処理中にボイド内壁に露出しているＢＯＸ層及びＳＯＩ層の端面がエッチングされて消滅することを効果的に抑制することができるため、平坦化熱処理によるボイドの拡大を防止できる。そして平坦化熱処理を行うことで、ＳＯＩウェーハのＳＯＩ層の膜厚均一性を高く維持しながら表面を効率的に平坦化することができる。
　また、本発明において、平坦化熱処理後のＳＯＩウェーハのＳＯＩ層に対して犠牲酸化処理を行うことで、ＳＯＩ層の膜厚均一性を維持しながらＳＯＩ層の厚さを所望の厚さに調整することができる。さらに、平坦化熱処理後のＳＯＩウェーハのＳＯＩ層に対して犠牲酸化処理により所望厚さまで減ずることにより、ＳＯＩ層の厚さをＢＯＸ層の厚さの１．４倍未満にまで減ずる場合にも、膜厚均一性を悪化させることも無く、平坦度も十分に高くなる。
　以上のように、本発明のＳＯＩウェーハの製造方法であれば、平坦化熱処理によって膜厚均一性高く平坦化され、デバイス歩留まりに影響するような大きさのボイドが無いＳＯＩ層を有するＳＯＩウェーハを効率的に製造できる。
　このとき、前記平坦化熱処理を行うＳＯＩウェーハの前記ＳＯＩ層の厚さが前記ＢＯＸ層の厚さの１．４倍以上になるように、前記ＳＯＩウェーハの作製条件として、前記イオン注入の注入条件及び前記シリコン酸化膜の厚さを設定することが好ましい。
　このように、ＳＯＩウェーハの作製条件として、イオン注入の注入条件及びシリコン酸化膜の厚さを設定することで、得られるＳＯＩ層とＢＯＸ層の厚さを簡易に調節することができるため、本発明の製造方法をより容易に実施できる。
　このとき、前記平坦化熱処理を行ったＳＯＩウェーハの前記ＳＯＩ層に対して犠牲酸化処理を行って前記ＳＯＩ層の厚さを５０ｎｍ以上減ずることが好ましい。
　このように、本発明において、犠牲酸化処理でＳＯＩ層の厚さを５０ｎｍ以上減ずることで、表層部に残留しているイオン注入ダメージを確実に除去することができる。
　このとき、前記犠牲酸化処理を行ったＳＯＩウェーハの前記ＳＯＩ層の表面にエピタキシャル層を形成することが好ましい。
　このような、本発明の製造方法において、平坦化熱処理、犠牲酸化処理を行って高平坦度で膜厚均一性が高く、巨大化したボイドが無いＳＯＩ層であれば、その表面に欠陥の少ない高品質のエピタキシャル層を形成することができる。
　このとき、前記ＢＯＸ層の厚さが２００ｎｍ以上になるように前記シリコン酸化膜の厚さを設定することが好ましい。
　このように、ＢＯＸ層の厚さが２００ｎｍ以上になるようにシリコン酸化膜の厚さを設定すれば、剥離時の薄膜（ＳＯＩ層＋ＢＯＸ層）の剛性が高いため、ボイドやブリスターの発生を低減して、より歩留まり良くＳＯＩウェーハを製造できる。
　以上のように、本発明のＳＯＩウェーハの製造方法によれば、平坦化熱処理及び犠牲酸化処理によって膜厚均一性を高く維持しながら平坦化され、デバイス歩留まりに影響するような大きさのボイドが無いＳＯＩ層を有するＳＯＩウェーハを効率的に製造できる。
　
本発明のＳＯＩウェーハの製造方法において、平坦化熱処理時のＳＯＩウェーハのボイドの変化を示す模式図である。 従来のＳＯＩウェーハの製造方法において、平坦化熱処理時のＳＯＩウェーハのボイドの変化を示す模式図である。 本発明のＳＯＩウェーハの製造方法の実施態様の一例を示すフロー図である。
　ＳＯＩウェーハの製造において、剥離時に生じる微小なボイドがその後拡大して、デバイス歩留まりが悪化するという問題があった。
　このような問題に対して、本発明者らが鋭意検討した結果、平坦化熱処理中にボイドが巨大化していることを見出した。
　図２は、従来法における平坦化熱処理時のボイドの変化を示す模式図である。図２に示すように、ＳＯＩウェーハ２５の剥離後のＳＯＩ層２２表面を観察した場合、ボイド２１はＳＯＩ層２２表面に穴が開き、さらにＢＯＸ層２３を通してベースウェーハ２４まで穴が貫通して、ボイド２１の内壁にはＢＯＸ層２３の端面が剥き出しの状態になっている（図２（ａ））。この状態で、アルゴン含有雰囲気での平坦化熱処理を行うと、剥き出しになったＢＯＸ層２３中の酸素がＳＯＩ層２２のＳｉと反応することでエッチングされてＳＯＩ層２２とＢＯＸ層２３の端部が共に消滅して行き（図２（ｂ））、熱処理後にはボイド２１がデバイス歩留まりに影響するほど大きくなってしまう（図２（ｃ））ということを本発明者らは見出した。このＳＯＩ層とＢＯＸ層が失われた部分には面荒れしたＳｉが残される。また、ボイドの大きさは平坦化熱処理時間が長くなるほど大きくなってしまう。
　これに対して、本発明者らは、ＳＯＩウェーハの作製条件を設定して、平坦化熱処理するＳＯＩウェーハのＳＯＩ層の厚さがＢＯＸ層の厚さの１．４倍以上になるようにすることで、当該ＳＯＩウェーハを平坦化熱処理しても、ボイドが巨大化しないことを見出し、さらに、その後犠牲酸化処理を行ってＳＯＩ層の厚さをＢＯＸ層の厚さの１．４倍未満になるまで減ずることで、ボイドの巨大化を防止しつつ、所望の膜厚を有するＳＯＩ層を膜厚均一性を高く保ちながら平坦化できることを見出して、本発明を完成させた。
　図１は、本発明のＳＯＩウェーハの製造方法において平坦化熱処理時のボイドの変化を示す模式図である。
　図１に示すように、本発明の製造方法で作製条件を設定して作製したＳＯＩウェーハ１４（図１（ａ））を、平坦化熱処理すると、熱処理初期（図１（ｂ））にはわずかながらＢＯＸ層１２の消滅はあるが、ＳＯＩ層１１が厚いためボイド１０の内壁のＢＯＸ層１２端面がＳＯＩ層１１で覆われてＢＯＸ層１２端面がそれ以上平坦化熱処理雰囲気にさらされることを防止し、ＳＯＩ層及びＢＯＸ層端面での反応速度を急速に低下させることが出来る。これにより、平坦化熱処理により、ボイド１０はほとんど大きくならない（図１（ｃ））。このため、ボイド１０底面のベースウェーハ１３表面が面荒れすることも無く、さらにデバイス歩留まりに影響するような巨大なボイドは形成されない。
　以下、本発明のＳＯＩウェーハの製造方法について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
　図３は、本発明のＳＯＩウェーハの製造方法の実施態様の一例を示すフロー図である。
　まず、図３（ａ）に示すように、ボンドウェーハ３０とベースウェーハ３２を準備する。この際準備するウェーハとしては、ボンドウェーハ３０がシリコン単結晶からなるものであれば、特に限定されず、ポリッシュドウェーハ、エピタキシャルウェーハ、熱処理ウェーハ等を準備することができる。
　また、この際、例えば熱酸化処理やＣＶＤ等により、ボンドウェーハ３０の表面にシリコン酸化膜３１を所望の厚さで形成する。このシリコン酸化膜３１は、ベースウェーハ３２のみに形成されていてもよく、または、両ウェーハに形成されていてもよい。
　このとき、後工程で形成されるＢＯＸ層３４の厚さが２００ｎｍ以上になるように、ボンドウェーハ３０に形成するシリコン酸化膜３１の厚さを設定することが好ましい。
　このように、厚さ２００ｎｍ以上のシリコン酸化膜がＢＯＸ層として形成されていれば、後工程での剥離時に剥離される薄膜（ＳＯＩ層＋ＢＯＸ層）の剛性が高いためボイドやブリスターの発生を低減することができる。また、従来では、ＢＯＸ層が２００ｎｍ以上と厚い場合には、平坦化熱処理の際に平坦化熱処理雰囲気にさらされるボイド内壁のＢＯＸ層端面の面積が大きくなるため、ＢＯＸ層が薄い場合に比べてボイドの巨大化が顕著に生じていた。しかし、本発明の製造方法であれば、上記の厚さのＢＯＸ層に対して十分に厚いＳＯＩ層とすることで剥離時のボイドやブリスターの発生を低減しながら、平坦化熱処理時のボイドの巨大化を防止できるため、好適である。
　次に、図３（ｂ）に示すように、ボンドウェーハ３０の表面から水素イオン又は希ガスイオンのうち少なくとも１種類のガスイオンをイオン注入してイオン注入層３３を形成する。
　イオン注入条件としては、特に限定されず、注入量、加速電圧等は適宜設定することができる。
　この際、平坦化熱処理を行うＳＯＩウェーハ３６のＳＯＩ層３５の厚さがＢＯＸ層３４の厚さの１．４倍以上になるように、ＳＯＩウェーハ３６の作製条件として、イオン注入の注入条件及びシリコン酸化膜３１の厚さを設定する。
　図３（ａ）の工程で形成するシリコン酸化膜３１の厚さが後工程でＢＯＸ層３４の厚さとほぼ同じになり、図３（ｂ）の工程でのイオン注入条件である加速電圧により決まるシリコン単結晶表面からのイオン注入深さが後工程で剥離直後のＳＯＩ層３５の厚さとほぼ同じになる。従って、形成するシリコン酸化膜３１の厚さとイオン注入条件（加速電圧）を設定することで、ＳＯＩウェーハ３６のＳＯＩ層３５の厚さ及びＢＯＸ層３４の厚さが上記条件になるように容易に調節することができる。この際、シリコン酸化膜３１の厚さやイオン注入条件の設定に際しては、剥離後、平坦化熱処理前のＳＯＩ層３５の研磨、エッチング、犠牲酸化処理等による取り代を考慮して設定する。
　次に、図３（ｃ）に示すように、ボンドウェーハ３０のイオン注入した表面とベースウェーハ３２の表面とをシリコン酸化膜３１を介して例えば室温で貼り合わせる。
　この際、貼り合わせ工程の雰囲気や、ウェーハを保管したボックスから、パーティクル汚染および有機物汚染を受ける場合があるので、貼り合わせ前洗浄を行うことが好ましく、洗浄後出来る限り早く貼り合わせることが好ましい。
　次に、図３（ｄ）に示すように、剥離熱処理を行うことにより、ボンドウェーハ３０内に形成されたイオン注入層３３に欠陥層が形成され、それが水平方向につながることで、ボンドウェーハ３０が剥離して、ベースウェーハ３２上にＢＯＸ層３４とＳＯＩ層３５とを有するＳＯＩウェーハ３６を作製する。
　この剥離の際に、デバイス歩留まりに影響しない直径数１０μｍ以下の微小なボイドが形成される。
　この剥離後のＳＯＩウェーハ３６に対して、例えば非酸化性雰囲気で１０００℃以上の結合熱処理を行い貼り合わせ界面の結合強度を高める。
　または、剥離後のＳＯＩウェーハ３６に対して１０００℃未満で犠牲酸化を行って、その後非酸化性雰囲気或いは酸化性雰囲気で１０００℃以上の結合熱処理を行って、その後ＨＦ水溶液で酸化膜を除去することもできる。これにより、ＳＯＩ層表面のイオン注入ダメージを十分に除去することが可能となる。
　次に本発明では、図３（ｅ）に示すように、作製条件を設定することでＳＯＩ層の厚さをＢＯＸ層の厚さの１．４倍以上にしたＳＯＩウェーハ３６に対してアルゴンガス含有雰囲気で平坦化熱処理を行う。
　このように作製条件を設定してＳＯＩ層の厚さをＢＯＸ層の厚さの１．４倍以上にしたＳＯＩウェーハを平坦化熱処理することで、ボイド内壁に露出しているＢＯＸ層端面がわずかに消滅してもすぐにＳＯＩ層により覆われてＢＯＸ層及びＳＯＩ層のさらなる消滅を効果的に抑制することができる。これにより、平坦化熱処理によるボイドの拡大を防止でき、イオン注入剥離法により得られたＳＯＩ層の膜厚均一性を高く維持しながら表面を平坦化することができる。
　この平坦化熱処理条件としては、特に限定されず、熱処理温度としては十分に平坦化するために１１００℃以上で行うことが好ましく、また、アルゴン含有雰囲気としては、１００％アルゴン雰囲気や、アルゴンと他の非酸化性ガスの混合ガスの雰囲気或いは、アルゴンに微量酸素を含む雰囲気とすることもできる。
　次に、図３（ｆ）に示すように、平坦化熱処理を行ったＳＯＩウェーハ３６のＳＯＩ層３５に対して犠牲酸化処理を行ってＳＯＩ層３５の厚さをＢＯＸ層３４の厚さの１．４倍未満にまで減ずる。
　このように、犠牲酸化処理により所望厚さまで減ずることにより、所望の薄い厚さのＳＯＩ層を得ることが出来るとともに、ＢＯＸ層の厚さの１．４倍未満の厚さを有するＳＯＩ層を作製する場合にもボイドの拡大を防止でき、膜厚均一性を悪化させることも無く、平坦度も十分に高くなる。
　この際、犠牲酸化処理で減ずるＳＯＩ層３５の厚さ（取り代）は、表層部に残留しているイオン注入ダメージを確実に除去するため、５０ｎｍ以上とすることができ、好ましくは１００ｎｍ以上、より好ましくは１５０ｎｍ以上とすることができる。
　次に、図３（ｇ）に示すように、ＳＯＩウェーハ３６のＳＯＩ層３５の表面にエピタキシャル層３７を形成することができる。このエピタキシャル層３７のドーパント濃度、膜厚、導電型等としては、適宜変更して成長させることができる。
　本発明の製造方法により得られた高平坦度で膜厚均一性が高く、巨大化したボイドが無いＳＯＩ層であれば、その表面に欠陥の少ない高品質のエピタキシャル層を形成することができる。このようなエピタキシャル層形成により、イオン注入剥離法のみでは形成不可能な、例えば厚さ５μｍ以上のＳＯＩ層を有する高品質の厚膜ＳＯＩウェーハを製造できる。
　なお、上記の実施形態では、本発明において、イオン注入の注入条件とシリコン酸化膜の厚さを設定することで、平坦化熱処理を行うＳＯＩウェーハのＳＯＩ層の厚さがＢＯＸ層の厚さの１．４倍以上となるようにしたが、この条件に限定されず、適宜研磨、エッチング、犠牲酸化処理等を行って、その取り代を設定することで、ＳＯＩ層とＢＯＸ層の厚さを本発明の条件に合うように作製することが可能である。
　
　以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
　直径３００ｍｍのシリコン単結晶ウェーハを、１００枚ずつ２組準備し、一方のウェーハ（ボンドウェーハ）を熱酸化処理して表面に１５０ｎｍの酸化膜を形成した。ついで、このウェーハに水素イオン注入（加速電圧４０ｋｅＶ、注入量７×１０１６／ｃｍ２）を行い、他方のウェーハと貼り合わせた。
　この際、水素イオン注入の加速電圧（４０ｋｅＶ）は、平坦化熱処理（Ａｒアニール）を行う際のＳＯＩ層の厚さが２５０ｎｍになる様に、ボンドウェーハ表面に形成した酸化膜の膜厚（１５０ｎｍ）と、剥離後から平坦化熱処理までの間に除去されるＳＯＩ層の取り代を考慮して設定した。
　その後、この貼り合わせたウェーハに対して、５００℃、３０分の剥離熱処理を行い、ボンドウェーハを剥離してＳＯＩウェーハを得た。剥離時において、１００枚中５枚のウェーハにブリスター不良が発生していた。
　得られたＳＯＩウェーハのうち、ブリスター不良のない９５枚について、貼り合わせ界面の結合強度を高めるため、酸化性雰囲気で９００℃に続いて非酸化性雰囲気（Ｎ２）で１１００℃の結合熱処理を行った。その後、ＨＦ洗浄によりＳＯＩ層表面の酸化膜を除去し、ＳＯＩ層厚２５０ｎｍ、ＢＯＸ層厚１５０ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝１．６７）のＳＯＩウェーハを作製した。
　この段階では、ＳＯＩ層表面の面粗さは剥離時の影響を引きずっており十分な平坦性が得られていないため、Ａｒアニール１２００℃、２時間の平坦化熱処理を行った。この後、ＳＯＩ層表面を犠牲酸化し、ＨＦ洗浄にて酸化膜を除去して、ＳＯＩ層厚１００ｎｍ、ＢＯＸ層厚１４５ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝０．６９）のＳＯＩウェーハを形成した。
　得られたＳＯＩウェーハのボイド個数をパーティクルカウンターにて調査したところ、ボイドとして検出された個数は、９５枚平均で２．１個／ｗａｆｅｒであった。
　得られたＳＯＩウェーハ１０枚のボイドの実サイズを顕微鏡にて調査した結果、ボイド１個当たりの平均直径は２３μｍであった。
　この後、トリクロロシランを用い、１１００℃にて３μｍのエピ成長を行ってＳＯＩ層膜厚が３μｍ以上のＳＯＩウェーハを作製した。そのときのボイドのサイズを顕微鏡にて調査したところ、エピ成長前とほぼ同じ大きさであった。
　
（実施例２）
　直径３００ｍｍのシリコン単結晶ウェーハを１００枚ずつ２組準備し、一方のウェーハ（ボンドウェーハ）を熱酸化処理して表面に２００ｎｍの酸化膜を形成した。ついで、このウェーハに水素イオン注入（加速電圧５５．５ｋｅＶ、注入量７．５×１０１６／ｃｍ２）を行い、他方のウェーハと貼り合わせた。
　この際、水素イオン注入の加速電圧（５５．５ｋｅＶ）は、平坦化熱処理（Ａｒアニール）を行う際のＳＯＩ層の厚さが３２０ｎｍになる様に、ボンドウェーハ表面に形成した酸化膜の膜厚（２００ｎｍ）と、剥離後から平坦化熱処理までの間に除去されるＳＯＩ層の取り代を考慮して設定した。
　その後、この貼り合わせたウェーハに対して、５００℃、３０分の剥離熱処理を行い、ボンドウェーハを剥離してＳＯＩウェーハを得た。剥離時において、１００枚中いずれのウェーハにもブリスター不良は発生していなかった。
　得られたＳＯＩウェーハについて、貼り合わせ界面の結合強度を高めるため、酸化性雰囲気で９００℃に続いて非酸化性雰囲気（Ｎ２）で１１００℃の結合熱処理を行った。その後、ＨＦ洗浄によりＳＯＩ層表面の酸化膜を除去し、ＳＯＩ層厚３２０ｎｍ、ＢＯＸ層厚２００ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝１．６０）のＳＯＩウェーハを形成した。
　この段階では、ＳＯＩ層表面の面粗さは剥離時の影響を引きずっており十分な平坦性が得られていないため、Ａｒアニール１２００℃、２時間の平坦化熱処理を行った。この後、ＳＯＩ層表面を犠牲酸化し、ＨＦ洗浄にて酸化膜を除去して、ＳＯＩ層厚１７０ｎｍ、ＢＯＸ層厚１９５ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝０．８７）のＳＯＩウェーハを形成した。
　得られたＳＯＩウェーハのボイド個数をパーティクルカウンターにて調査したところ、ボイドとして検出された個数は、１００枚平均で１．９個／ｗａｆｅｒであった。
　得られたＳＯＩウェーハ１０枚のボイドの実サイズを顕微鏡にて調査した結果、ボイド１個当たりの平均直径は２２μｍであった。
　この後、トリクロロシランを用い、１１００℃にて３μｍのエピ成長を行ってＳＯＩ層膜厚が３μｍ以上のＳＯＩウェーハを作製した。そのときのボイドのサイズを顕微鏡にて調査したところ、エピ成長前とほぼ同じ大きさであった。
　
（実施例３）
　直径３００ｍｍのシリコン単結晶ウェーハを１００枚ずつ２組準備し、一方のウェーハ（ボンドウェーハ）を熱酸化処理して表面に２００ｎｍの酸化膜を形成した。ついで、このウェーハに水素イオン注入（加速電圧５４ｋｅＶ、注入量７．５×１０１６／ｃｍ２）を行い、他方のウェーハと貼り合わせた。
　この際、水素イオン注入の加速電圧（５４ｋｅＶ）は、平坦化熱処理（Ａｒアニール）を行う際のＳＯＩ層の厚さが３１０ｎｍになる様に、ボンドウェーハ表面に形成した酸化膜の膜厚（２００ｎｍ）と、剥離後から平坦化熱処理までの間に除去されるＳＯＩ層の取り代を考慮して設定した。
　その後、この貼り合わせたウェーハに対して、５００℃、３０分の剥離熱処理を行い、ボンドウェーハを剥離してＳＯＩウェーハを得た。剥離時において、１００枚中いずれのウェーハにもブリスター不良は発生していなかった。
　得られたＳＯＩウェーハについて、貼り合わせ界面の結合強度を高めるため、酸化性雰囲気で９００℃に続いて非酸化性雰囲気（Ｎ２）で１１００℃の結合熱処理を行った。その後、ＨＦ洗浄によりＳＯＩ層表面の酸化膜を除去し、ＳＯＩ層厚３１０ｎｍ、ＢＯＸ層厚２００ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝１．５５）のＳＯＩウェーハを作製した。
　この段階では、ＳＯＩ層表面の面粗さは剥離時の影響を引きずっており十分な平坦性が得られていないため、Ａｒアニール１２００℃、２時間の平坦化熱処理を行った。この後、ＳＯＩ層表面を犠牲酸化し、ＨＦ洗浄にて酸化膜を除去して、ＳＯＩ層厚１６０ｎｍ、ＢＯＸ層厚１９５ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝０．８２）のＳＯＩウェーハを形成した。
　得られたＳＯＩウェーハのボイド個数をパーティクルカウンターにて調査したところ、ボイドとして検出された個数は、１００枚平均で２．５個／ｗａｆｅｒであった。
　得られたＳＯＩウェーハ１０枚のボイドの実サイズを顕微鏡にて調査した結果、ボイド１個当たりの平均直径は２３μｍであった。
　この後、トリクロロシランを用い、１１００℃にて３μｍのエピ成長を行ってＳＯＩ層膜厚が３μｍ以上のＳＯＩウェーハを作製した。そのときのボイドのサイズを顕微鏡にて調査したところ、エピ成長前とほぼ同じ大きさであった。
　
（実施例４）
　直径３００ｍｍのシリコン単結晶ウェーハを１００枚ずつ２組準備し、一方のウェーハ（ボンドウェーハ）を熱酸化処理して表面に２００ｎｍの酸化膜を形成した。ついで、このウェーハに水素イオン注入（加速電圧５２．５ｋｅＶ、注入量７．５×１０１６／ｃｍ２）を行い、他方のウェーハと貼り合わせた。
　この際、水素イオン注入の加速電圧（５２．５ｋｅＶ）は、平坦化熱処理（Ａｒアニール）を行う際のＳＯＩ層の厚さが３００ｎｍになる様に、ボンドウェーハ表面に形成した酸化膜の膜厚（２００ｎｍ）と、剥離後から平坦化熱処理までの間に除去されるＳＯＩ層の取り代を考慮して設定した。
　その後、この貼り合わせたウェーハを、５００℃、３０分の剥離熱処理を行い、ボンドウェーハを剥離してＳＯＩウェーハを得た。剥離時において、１００枚中１枚のウェーハにブリスター不良が発生していた。
　得られたＳＯＩウェーハのうち、ブリスター不良のない９９枚について、貼り合わせ界面の結合強度を高めるため、酸化性雰囲気で９００℃に続いて非酸化性雰囲気（Ｎ２）で１１００℃の結合熱処理を行った。その後、ＨＦ洗浄によりＳＯＩ層表面の酸化膜を除去し、ＳＯＩ層厚３００ｎｍ、ＢＯＸ層厚２００ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝１．５０）のＳＯＩウェーハを作製した。
　この段階では、ＳＯＩ層表面の面粗さは剥離時の影響を引きずっており十分な平坦性が得られていないため、Ａｒアニール１２００℃、２時間の平坦化熱処理を行った。この後、ＳＯＩ層表面を犠牲酸化し、ＨＦ洗浄にて酸化膜を除去して、ＳＯＩ層厚１５０ｎｍ、ＢＯＸ層厚１９５ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝０．７７）のＳＯＩウェーハを形成した。
　得られたＳＯＩウェーハのボイド個数をパーティクルカウンターにて調査したところ、ボイドとして検出された個数は、９９枚平均で１．６個／ｗａｆｅｒであった。
　得られたＳＯＩウェーハ１０枚のボイドの実サイズを顕微鏡にて調査した結果、ボイド１個当たりの平均直径は２１μｍであった。
　この後、トリクロロシランを用い、１１００℃にて３μｍのエピ成長を行ってＳＯＩ層膜厚が３μｍ以上のＳＯＩウェーハを作製した。そのときのボイドのサイズを顕微鏡にて調査したところ、エピ成長前とほぼ同じ大きさであった。
　
（実施例５）
　直径３００ｍｍのシリコン単結晶ウェーハを、１００枚ずつ２組準備し、一方のウェーハ（ボンドウェーハ）を熱酸化処理して表面に２０５ｎｍの酸化膜を形成した。ついで、このウェーハに水素イオン注入（加速電圧５２．５ｋｅＶ、注入量７．５×１０１６／ｃｍ２）を行い、他方のウェーハと貼り合わせた。
　この際、水素イオン注入の加速電圧（５２．５ｋｅＶ）は、平坦化熱処理（Ａｒアニール）を行う際のＳＯＩ層の厚さが２９３ｎｍになる様に、ボンドウェーハ表面に形成した酸化膜の膜厚（２０５ｎｍ）と、剥離後から平坦化熱処理までの間に除去されるＳＯＩ層の取り代を考慮して設定した。
　その後、この貼り合わせたウェーハに対して、５００℃、３０分の剥離熱処理を行い、ボンドウェーハを剥離してＳＯＩウェーハを得た。剥離時において、１００枚中１枚のウェーハにブリスター不良が発生していた。
　得られたＳＯＩウェーハのうち、ブリスター不良のない９９枚について、貼り合わせ界面の結合強度を高めるため、酸化性雰囲気で９００℃に続いて非酸化性雰囲気（Ｎ２）で１１００℃の結合熱処理を行った。その後、ＨＦ洗浄によりＳＯＩ層表面の酸化膜を除去し、ＳＯＩ層厚２９３ｎｍ、ＢＯＸ層厚２０５ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝１．４３）のＳＯＩウェーハを作製した。
　この段階では、ＳＯＩ層表面の面粗さは剥離時の影響を引きずっており十分な平坦性が得られていないため、Ａｒアニール１２００℃、２時間の平坦化熱処理を行った。この後、ＳＯＩ層表面を犠牲酸化し、ＨＦ洗浄にて酸化膜を除去して、ＳＯＩ層厚２４３ｎｍ、ＢＯＸ層厚２００ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝１．２２）のＳＯＩウェーハを形成した。
　得られたＳＯＩウェーハのボイド個数をパーティクルカウンターにて調査したところ、ボイドとして検出された個数は、９９枚平均で２．３個／ｗａｆｅｒであった。
　得られたＳＯＩウェーハ１０枚のボイドの実サイズを顕微鏡にて調査した結果、ボイド１個当たりの平均直径は２５μｍであった。
　この後、トリクロロシランを用い、１１００℃にて３μｍのエピ成長を行ってＳＯＩ層膜厚が３μｍ以上のＳＯＩウェーハを作製した。そのときのボイドのサイズを顕微鏡にて調査したところ、エピ成長前とほぼ同じ大きさであった。
　上記したように、実施例１－４におけるボイドの平均直径の方が、実施例５におけるボイドの平均直径に比べ、より小さかった。このため、ボイドの拡大抑制のためには、平坦化熱処理を行うＳＯＩウェーハのＳＯＩ層厚とＢＯＸ層の膜厚比（ＳＯＩ層／ＢＯＸ層）が１．５以上である場合が、より好ましいことがわかる。
　
（比較例１）
　直径３００ｍｍのシリコン単結晶ウェーハを１００枚ずつ２組準備し、一方のウェーハ（ボンドウェーハ）を熱酸化処理して表面に２００ｎｍの酸化膜を形成した。ついで、このウェーハに水素イオン注入（加速電圧４６ｋｅＶ、注入量７×１０１６／ｃｍ２）を行い、他方のウェーハと貼り合わせた。
　その後、この貼り合わせたウェーハに対して、５００℃、３０分の剥離熱処理を行い、ボンドウェーハを剥離してＳＯＩウェーハを形成した。剥離時において、１００枚中いずれのウェーハにもブリスター不良は発生していなかった。
　得られたＳＯＩウェーハについて、貼り合わせ界面の結合強度を高めるため、酸化性雰囲気で９００℃に続いて非酸化性雰囲気（Ｎ２）で１１００℃の結合熱処理を行った。その後、ＨＦ洗浄によりＳＯＩ層表面の酸化膜を除去し、ＳＯＩ層厚２５０ｎｍ、ＢＯＸ層厚２００ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝１．２５）のＳＯＩウェーハを作製した。
　この段階では、ＳＯＩ層表面の面粗さは剥離時の影響を引きずっており十分な平坦性が得られていないため、Ａｒアニール１２００℃、２時間の平坦化熱処理を行った。この後、ＳＯＩ層表面を犠牲酸化し、ＨＦ洗浄にて酸化膜を除去して、ＳＯＩ層厚１００ｎｍ、ＢＯＸ層厚１９５ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝０．５１）のＳＯＩウェーハを形成した。
　得られたＳＯＩウェーハのボイド個数をパーティクルカウンターにて調査したところ、ボイドとして検出された個数は、１００枚平均で１．８個／ｗａｆｅｒであった。
　得られたＳＯＩウェーハ１０枚のボイドの実サイズを顕微鏡にて調査した結果、ボイド１個当たりの平均直径は１２０μｍと巨大化していた。
　この後、トリクロロシランを用い、１１００℃にて３μｍのエピ成長を行ってＳＯＩ層膜厚が３μｍ以上のＳＯＩウェーハを作製した。そのときのボイドのサイズを顕微鏡にて調査したところ、エピ成長前とほぼ同じ大きさであった。
　
（比較例２）
　直径３００ｍｍのシリコン単結晶ウェーハを１００枚ずつ２組準備し、一方のウェーハ（ボンドウェーハ）を熱酸化処理して表面に３００ｎｍの酸化膜を形成した。ついで、このウェーハに水素イオン注入（加速電圧７４ｋｅＶ、注入量８．５×１０１６／ｃｍ２）を行い、他方のウェーハと貼り合わせた。
　その後、この貼り合わせたウェーハに対して、５００℃、３０分の剥離熱処理を行い、ボンドウェーハを剥離してＳＯＩウェーハを形成した。剥離時において、１００枚中いずれのウェーハにもブリスター不良は発生していなかった。
　得られたＳＯＩウェーハについて、貼り合わせ界面の結合強度を高めるため、酸化性雰囲気で９００℃に続いて非酸化性雰囲気（Ｎ２）で１１００℃の結合熱処理を行った。その後、ＨＦ洗浄によりＳＯＩ表面の酸化膜を除去し、ＳＯＩ層厚３７０ｎｍ、ＢＯＸ層厚３００ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝１．２３）のＳＯＩウェーハを作製した。
　この段階では、ＳＯＩ層表面の面粗さは剥離時の影響を引きずっており十分な平坦性が得られていないため、Ａｒアニール１２００℃、２時間の平坦化熱処理を行った。この後、ＳＯＩ層表面を犠牲酸化し、ＨＦ洗浄にて酸化膜を除去して、ＳＯＩ層厚２２０ｎｍ、ＢＯＸ層厚２９５ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝０．７５）のＳＯＩウェーハを形成した。
　得られたＳＯＩウェーハのボイド個数をパーティクルカウンターにて調査したところ、ボイドとして検出された個数は、１００枚平均で２．３個／ｗａｆｅｒであった。
　得られたＳＯＩウェーハ１０枚のボイドの実サイズを顕微鏡にて調査した結果、ボイド１個当たりの平均直径は１６０μｍと巨大化していた。
　この後、トリクロロシランを用い、１１００℃にて３μｍのエピ成長を行ってＳＯＩ層膜厚が３μｍ以上のＳＯＩウェーハを作製した。そのときのボイドのサイズを顕微鏡にて調査したところ、エピ成長前とほぼ同じ大きさであった。
　
（比較例３）
　直径３００ｍｍのシリコン単結晶ウェーハを１００枚ずつ２組準備し、一方のウェーハ（ボンドウェーハ）を熱酸化処理して表面に２５０ｎｍの酸化膜を形成した。ついで、このボンドウェーハに水素イオン注入（加速電圧４５ｋｅＶ、注入量７×１０１６／ｃｍ２）を行い、他方のウェーハと貼り合わせた。
　その後、この貼り合わせたウェーハに対して、５００℃、３０分の剥離熱処理を行い、ボンドウェーハを剥離してＳＯＩウェーハを形成した。剥離時において、１００枚中いずれのウェーハにもブリスター不良は発生していなかった。
　得られたＳＯＩウェーハについて、貼り合わせ界面の結合強度を高めるため、酸化性雰囲気で９００℃に続いて非酸化性雰囲気（Ｎ２）で１１００℃の結合熱処理を行った。その後、ＨＦ洗浄によりＳＯＩ表面の酸化膜を除去し、ＳＯＩ層厚２００ｎｍ、ＢＯＸ層厚２５０ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝０．８０）のＳＯＩウェーハを作製した。
　この段階では、ＳＯＩ層表面の面粗さは剥離時の影響を引きずっており十分な平坦性が得られていないため、Ａｒアニール１２００℃、２時間の平坦化熱処理を行った。この後、ＳＯＩ層表面を犠牲酸化し、ＨＦ洗浄にて酸化膜を除去して、ＳＯＩ層厚５０ｎｍ、ＢＯＸ層厚２４５ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝０．２０）のＳＯＩウェーハを形成した。
　得られたＳＯＩウェーハのボイド個数をパーティクルカウンターにて調査したところ、ボイドとして検出された個数は、１００枚平均で３．２個／ｗａｆｅｒであった。
　得られたＳＯＩウェーハ１０枚のボイドの実サイズを顕微鏡にて調査した結果、ボイド１個当たりの平均直径は１４０μｍと巨大化していた。
　この後、トリクロロシランを用い、１１００℃にて３μｍのエピ成長を行ってＳＯＩ層膜厚が３μｍ以上のＳＯＩウェーハを作製した。そのときのボイドのサイズを顕微鏡にて調査したところ、エピ成長前とほぼ同じ大きさであった。
　
（比較例４）
　直径３００ｍｍのシリコン単結晶ウェーハを１００枚ずつ２組準備し、一方のウェーハ（ボンドウェーハ）を熱酸化処理して表面に２００ｎｍの酸化膜を形成した。ついで、このウェーハに水素イオン注入（加速電圧５０ｋｅＶ、注入量７．４×１０１６／ｃｍ２）を行い、他方のウェーハと貼り合わせた。
　その後、この貼り合わせたウェーハに対して、５００℃、３０分の剥離熱処理を行い、ボンドウェーハを剥離してＳＯＩウェーハを形成した。剥離時において、１００枚中１枚のウェーハにブリスター不良が発生していた。
　得られたＳＯＩウェーハのうち、ブリスター不良のない９９枚について、貼り合わせ界面の結合強度を高めるため、酸化性雰囲気で９００℃に続いて非酸化性雰囲気（Ｎ２）で１１００℃の結合熱処理を行った。その後、ＨＦ洗浄によりＳＯＩ層表面の酸化膜を除去し、ＳＯＩ層厚２７５ｎｍ、ＢＯＸ層厚２０５ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝１．３４）のＳＯＩウェーハを作製した。
　この段階では、ＳＯＩ層表面の面粗さは剥離時の影響を引きずっており十分な平坦性が得られていないため、Ａｒアニール１２００℃、２時間の平坦化熱処理を行った。この後、ＳＯＩ層表面を犠牲酸化し、ＨＦ洗浄にて酸化膜を除去して、ＳＯＩ層厚２２５ｎｍ、ＢＯＸ層厚２００ｎｍ（膜厚比：ＳＯＩ層／ＢＯＸ層＝１．１３）のＳＯＩウェーハを形成した。
　得られたＳＯＩウェーハのボイド個数をパーティクルカウンターにて調査したところ、ボイドとして検出された個数は、１００枚平均で２．１個／ｗａｆｅｒであった。
　得られたＳＯＩウェーハ１０枚のボイドの実サイズを顕微鏡にて調査した結果、ボイド１個当たりの平均直径は１２０μｍと巨大化していた。
　この後、トリクロロシランを用い、１１００℃にて３μｍのエピ成長を行ってＳＯＩ層膜厚が３μｍ以上のＳＯＩウェーハを作製した。そのときのボイドのサイズを顕微鏡にて調査したところ、エピ成長前とほぼ同じ大きさであった。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (5)

  1. 　少なくとも、シリコン単結晶からなるボンドウェーハの表面から水素イオン又は希ガスイオンのうち少なくとも１種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハの前記イオン注入した表面とベースウェーハの表面とをシリコン酸化膜を介して貼り合わせた後、前記イオン注入層で前記ボンドウェーハを剥離することにより、前記ベースウェーハ上にＢＯＸ層とＳＯＩ層とを有するＳＯＩウェーハを作製し、該ＳＯＩウェーハに対してアルゴンガス含有雰囲気で平坦化熱処理を行うＳＯＩウェーハの製造方法において、
    　前記平坦化熱処理を行うＳＯＩウェーハの前記ＳＯＩ層の厚さが前記ＢＯＸ層の厚さの１．４倍以上になるように、前記ＳＯＩウェーハの作製条件を設定し、かつ、前記平坦化熱処理を行ったＳＯＩウェーハの前記ＳＯＩ層に対して犠牲酸化処理を行って前記ＳＯＩ層の厚さを前記ＢＯＸ層の厚さの１．４倍未満にまで減ずることを特徴とするＳＯＩウェーハの製造方法。
    　
  2. 　前記平坦化熱処理を行うＳＯＩウェーハの前記ＳＯＩ層の厚さが前記ＢＯＸ層の厚さの１．４倍以上になるように、前記ＳＯＩウェーハの作製条件として、前記イオン注入の注入条件及び前記シリコン酸化膜の厚さを設定することを特徴とする請求項１に記載のＳＯＩウェーハの製造方法。
    　
  3. 　前記平坦化熱処理を行ったＳＯＩウェーハの前記ＳＯＩ層に対して犠牲酸化処理を行って前記ＳＯＩ層の厚さを５０ｎｍ以上減ずることを特徴とする請求項１又は請求項２に記載のＳＯＩウェーハの製造方法。
    　
  4. 　前記犠牲酸化処理を行ったＳＯＩウェーハの前記ＳＯＩ層の表面にエピタキシャル層を形成することを特徴とする請求項１乃至請求項３のいずれか一項に記載のＳＯＩウェーハの製造方法。
    　
  5. 　前記ＢＯＸ層の厚さが２００ｎｍ以上になるように前記シリコン酸化膜の厚さを設定することを特徴とする請求項１乃至請求項４のいずれか一項に記載のＳＯＩウェーハの製造方法。
     
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10347525B2 (en) 2015-10-28 2019-07-09 Shin-Etsu Handotai Co., Ltd. Method for producing bonded SOI wafer

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8962224B2 (en) * 2012-08-13 2015-02-24 Applied Materials, Inc. Methods for controlling defects for extreme ultraviolet lithography (EUVL) photomask substrate
JP6200273B2 (ja) * 2013-10-17 2017-09-20 信越半導体株式会社 貼り合わせウェーハの製造方法
US12068246B2 (en) 2017-11-30 2024-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layer layouts on integrated circuits and methods for manufacturing the same
US11791299B2 (en) * 2017-11-30 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution layer (RDL) layouts for integrated circuits
CN110534474B (zh) * 2019-09-03 2020-11-24 中国科学院上海微系统与信息技术研究所 衬底上薄膜的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000030995A (ja) * 1998-07-07 2000-01-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP2004193515A (ja) * 2002-12-13 2004-07-08 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法
JP2006013179A (ja) * 2004-06-28 2006-01-12 Sumco Corp Ｓｏｉウェーハの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
FR2797714B1 (fr) * 1999-08-20 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
KR100874724B1 (ko) 2001-07-17 2008-12-19 신에쯔 한도타이 가부시키가이샤 접합 웨이퍼의 제조방법
JP4715470B2 (ja) * 2005-11-28 2011-07-06 株式会社Ｓｕｍｃｏ 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ
JP5168788B2 (ja) * 2006-01-23 2013-03-27 信越半導体株式会社 Ｓｏｉウエーハの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000030995A (ja) * 1998-07-07 2000-01-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP2004193515A (ja) * 2002-12-13 2004-07-08 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法
JP2006013179A (ja) * 2004-06-28 2006-01-12 Sumco Corp Ｓｏｉウェーハの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10347525B2 (en) 2015-10-28 2019-07-09 Shin-Etsu Handotai Co., Ltd. Method for producing bonded SOI wafer

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