WO2010143336A1 - 電子装置 - Google Patents

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cross
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electronic circuit
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森脇弘幸
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シャープ株式会社
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Definitions

  • the present invention relates to an electronic apparatus including an electronic circuit, and in particular, a display panel, a device such as a display panel, and an electronic circuit that is a driving circuit for driving the device are integrally formed on the same substrate.
  • the present invention relates to an electronic device.
  • each drive circuit is inside a glass substrate with the opposing substrate bonded together, and the wiring width in each drive circuit is usually increased in order to increase the degree of integration. Since the wiring is protected by an insulating film, the probe waveform can be directly applied to the wiring and the output waveform can be checked by an external device such as an oscilloscope. It is very difficult. For this reason, the driver monolithic liquid crystal display device cannot check the output waveform of the drive circuit when a failure occurs in the inspection stage of the completed device, so the cause of the failure cannot be identified, and the result As a result, there arises a problem that the yield of the liquid crystal display device is reduced.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide an electronic device capable of confirming an output waveform of a drive circuit (electronic circuit) even in a liquid crystal display device having a driver monolithic structure. It is to provide.
  • an electronic device includes an electronic circuit integrally formed on a substrate and a connection terminal that can be electrically connected to an external device provided separately from the electronic circuit.
  • the first wiring, the second wiring for taking out the output waveform of the electronic circuit to the outside of the electronic circuit, and the conductive / non-conductive state between the first wiring and the second wiring are set in advance. And a switching unit that switches the number of times.
  • the preset number of times of switching is the first time that the first wiring and the second wiring are switched from the non-conductive state to the conductive state (or switched from the conductive state to the non-conductive state).
  • switching from the conductive state to the non-conductive state is counted as the second time.
  • the switching unit switches the conductive / non-conductive state between the first wiring and the second wiring a predetermined number of times.
  • the wiring and connection terminals for capturing the output waveform of the electronic circuit are formed separately from the electronic circuit, so that the electronic circuit is integrally formed on the substrate, that is, a so-called monolithic electronic circuit.
  • the output waveform of the electronic circuit it is possible to reliably check the output waveform of the electronic circuit.
  • the output waveform of the electronic circuit can be confirmed when a failure occurs in the inspection stage, so that the cause of the failure can be identified. There is an effect of improving the yield.
  • the first wiring has a branch wiring branched from the main line, and the second wiring has at least two cross wirings intersecting the branch wiring in the switching unit, or
  • the first wiring has a branch wiring branched from the main line, and the branch wiring has at least two intersecting wirings intersecting the second wiring in the switching unit, in any of the above cases
  • the cross wirings are formed so as to be electrically connected to the branch wiring or the second wiring one by one.
  • At least two cross wirings included in the second wiring or the branch wiring are formed so as to be electrically connected to the branch wiring or the second wiring one by one.
  • the output waveform from the same part of the electronic circuit can be confirmed at least twice.
  • the intersecting wiring is characterized in that it is formed through an insulating film with respect to the branch wiring or the second wiring.
  • the cross wiring is formed through the insulating film with respect to the branch wiring or the second wiring, so that the intersection between the cross wiring and the branch wiring or the second wiring is welded by a laser or the like. By doing so, it can be made conductive.
  • the second wiring is provided for each type of output waveform of the electronic circuit, the first wiring has a branch wiring branched from the main line by the number of the second wirings, and the second wiring is the switching The portion is formed so as to be conductive with the branch wiring.
  • the said 2nd wiring is formed so that it may become a conduction
  • the branch wiring is formed so as to intersect the main line of the first wiring through an insulating film.
  • the terminal wiring connected to the connection terminal is formed so as to intersect the main line of the first wiring through an insulating film.
  • the second wiring is characterized in that it is formed so as to intersect with a lead wire electrically connected to a wiring of an output waveform to be taken out in an electronic circuit through an insulating film.
  • the second wiring and the lead-out line of the electronic circuit cannot be electrically connected until necessary, so that unnecessary signals do not enter the electronic circuit through the second wiring. It is difficult to adversely affect
  • the length of the lead line is set such that the capacitance generated at the intersection of the lead line and the second wiring is not more than a predetermined value.
  • the length of the lead line is set to such a length that the capacitance generated at the intersection between the lead line and the second wiring is equal to or less than a predetermined value, so that the capacitance generated at the intersection. It is possible to minimize the influence of.
  • the first wiring and the second wiring are provided for the electronic circuit in the final stage.
  • the first wiring and the second wiring are provided for the first stage electronic circuit.
  • checking the output waveform in the first stage electronic circuit is equivalent to checking the operation of the original electronic circuit, and confirming the output waveform in the last stage electronic circuit. This is equivalent to confirming an output waveform having the largest waveform change in the entire electronic circuit group.
  • the electronic circuit is preferably a shift register, for example.
  • the electronic device of the present invention has an electronic circuit, and signal wirings connected to the source electrode, the drain electrode, and the gate electrode of the transistor included in the electronic circuit are bifurcated in the middle.
  • a connection terminal that can be electrically connected to an external device is connected to the first branch wiring.
  • a switching unit is formed to switch the second branch wiring and a wiring for supplying or outputting a signal to each of the electrodes to a conductive / non-conductive state.
  • a signal supplied to or output from each electrode of the transistor can be captured from the connection terminal, so that it is easy to specify the cause when a malfunction occurs in the electronic circuit. Become.
  • the cross wiring is in conduction with the second branch wiring one by one.
  • the cross wiring is in conduction with the wiring one by one. It is characterized by being formed.
  • At least two cross wirings included in the wiring are formed so as to be electrically connected to the second branch wiring one by one, or one wiring each The output waveform from each electrode of the transistor can be confirmed at least twice.
  • the cross wiring is formed through an insulating film with respect to the second branch wiring.
  • the cross wiring is formed via an insulating film with respect to the wiring. It is characterized by that.
  • the cross wiring when the wiring has at least two cross wirings crossing the second branch wiring in the switching unit, the cross wiring is insulated from the second branch wiring. It is formed through a film, and can be brought into a conductive state by welding a crossing portion between the cross wiring and the second branch wiring with a laser or the like. Further, when the second branch wiring has at least two cross wirings crossing the wiring in the switching unit, the cross wiring is formed with respect to the wiring via an insulating film. Therefore, the crossing portion between the cross wiring and the second wiring can be brought into a conductive state by welding with a laser or the like.
  • the electronic circuit is preferably a shift register.
  • the first wiring is characterized in that it is cut at a portion other than the switching portion with the second wiring.
  • the cut point of the first wiring is provided closest to the connection terminal and the connection terminal. To the switching unit provided.
  • the present invention relates to an electronic circuit integrally formed on a substrate, a first wiring having a connection terminal that can be electrically connected to an external device provided separately from the electronic circuit, and an output waveform of the electronic circuit.
  • a second wiring for taking out to the outside of the electronic circuit, and a switching unit that switches a conduction / non-conduction state between the first wiring and the second wiring for a preset number of times.
  • the output waveform of the electronic circuit can be reliably confirmed as many times as the number of times of switching in a preset number of switching times. Play.
  • FIG. 5 is a circuit configuration diagram of a data signal line driving circuit provided in the liquid crystal display device shown in FIG. 4.
  • FIG. 5 is a circuit configuration diagram of a scanning signal line driving circuit provided in the liquid crystal display device shown in FIG. 4.
  • FIG. 6 is another circuit configuration diagram of the data signal line driving circuit provided in the liquid crystal display device shown in FIG. 4.
  • FIG. 6 is another circuit configuration diagram of the scanning signal line driving circuit provided in the liquid crystal display device shown in FIG. 4.
  • FIG. 10 is a circuit configuration diagram of a level shifter provided in the drive circuit shown in FIG. 8 or FIG. 9. It is a circuit block diagram of the electronic apparatus used as the comparative example of this invention. It is a principal part enlarged view of the electronic device shown in FIG. It is BB arrow sectional drawing of the electronic device shown in FIG. It is a circuit block diagram of the other electronic device used as the comparative example of this invention.
  • Embodiment 1 An embodiment of the present invention will be described as follows. In this embodiment, an example in which the electronic device of the present invention is applied to a driving circuit of an active matrix driving type liquid crystal display device will be described.
  • FIG. 4 is a schematic block diagram showing an active matrix driving type liquid crystal display device 10 according to the present embodiment.
  • the liquid crystal display device 10 includes a pixel array ARY, a scanning signal line drive circuit GD, and a data signal line drive circuit SD.
  • the pixel array ARY pixels PIX are arranged in a matrix in the vicinity of the intersection positions of a large number of scanning signal lines GL and a large number of data signal lines SL that intersect each other. Each pixel PIX is connected to an adjacent scanning signal line GL and data signal line SL.
  • the liquid crystal display device 10 has a so-called driver monolithic structure in which the pixel array ARY, the data signal line driving circuit SD, and the scanning signal line driving circuit GD are formed on the same substrate SUB, and an external control circuit CTRL. Are driven in accordance with the video signal dat, the clock signal cks, the start signal sps, the clock signal ckg, the start signal spg, the pulse width control signal gps, and various drive power supplies from the external power supply circuit VGEN.
  • the data signal line drive circuit SD samples the input video signal dat in synchronization with a timing signal such as the clock signal cks, amplifies it if necessary, and writes it to each data signal line SL.
  • the scanning signal line driving circuit GD sequentially selects the scanning signal lines GL in synchronization with timing signals such as the clock signal ckg, and controls the switching elements in the pixels PIX to open / close the data signal lines SL.
  • the written video signal (data) dat is written to the corresponding pixel PIX and the data written to each pixel PIX is held.
  • the pixel PIX is generally composed of a field effect transistor serving as the switching element and a pixel capacitor including a liquid crystal capacitor and an auxiliary capacitor (added as necessary).
  • the data signal line SL and one electrode of the pixel capacitor are connected through the drain and source of the transistor, while the gate of the transistor is connected to the scanning signal line GL.
  • the other electrode of the pixel capacitor is connected to a common electrode common to all pixels.
  • FIG. 5 is a schematic block diagram showing the data signal line driving circuit SD.
  • the data signal line driving circuit SD includes a shift register circuit 1 including a plurality of shift registers SR, a buffer circuit including a plurality of NAND circuits and NOT circuits, and a plurality of shift registers SR corresponding to each shift register SR.
  • the analog switch circuit AS is included.
  • the buffer circuit captures and amplifies a series signal (n1, n2, n3, n4,%) Of the output signal n of the adjacent shift register SR constituting the shift register circuit 1 by a NAND circuit, and a NOT circuit.
  • a series signal (n1, n2, n3, n4,9) Of the output signal n of the adjacent shift register SR constituting the shift register circuit 1 by a NAND circuit, and a NOT circuit.
  • the analog switch circuit AS opens and closes based on the sampling signals s and / s, and supplies video data from the video signal line DAT to the data signal line SL.
  • FIG. 6 is a schematic block diagram showing the scanning signal line driving circuit GD.
  • the scanning signal line drive circuit GD includes a shift register circuit 2 composed of a plurality of shift registers SR and a buffer circuit composed of a plurality of NAND circuits, NOR circuits, and NOT circuits. ing.
  • the buffer circuit takes in a series signal (n1, n2, n3, n4,%) Of the output signal n of the adjacent shift register SR constituting the shift register circuit 2 by a NAND circuit, and outputs a pulse width from the outside. An overlap with the control signal gps is obtained, and a desired pulse width is obtained by a NOT circuit.
  • each shift register SR constituting the shift register circuit 1 which is one of the components of the scanning signal line drive circuit GD has a configuration as shown in FIG. 11, for example.
  • the shift register circuit 2 of the data signal line drive circuit SD has the same configuration.
  • the shift register SR is composed of six switching elements M1 to M6 made of thin film transistors and one capacitor C1, and the generated pulse is transmitted to the pixel array ARY through the NAND circuit of the scanning signal line driving circuit GD. Output to the gate line.
  • the switching elements M1 to M6 are gates for driving the pixel array ARY from the input gate clocks S1 to S4, the voltage V1 as the drive voltage VGL from the external power supply circuit VGEN, and the voltage V2 as the drive voltage VGH.
  • the generated gate pulse is output from the output terminal OUT.
  • a so-called pixel array ARY, a data signal line driving circuit SD, and a scanning signal line driving circuit GD that are responsible for display are integrally formed on the same substrate SUB. Since it is a driver monolithic liquid crystal display device, the wiring width in each drive circuit is usually very narrow, from several ⁇ m to several tens of ⁇ m, in order to increase the degree of integration, and the wiring is protected by an insulating film. Therefore, it is difficult to check the output waveform with an external device such as an oscilloscope by applying the probe pin.
  • an inspection wiring group in addition to the switching elements M1 to M6 constituting the shift register SR, a plurality of wirings for inspection that enable electrical connection with an external device such as an oscilloscope. (Hereinafter referred to as an inspection wiring group).
  • the inspection wiring group includes a first wiring SE having a connection terminal 201 for electrically connecting to an external device, and a second wiring GE electrically connected to the output terminal OUT of the shift register SR. ing.
  • FIG. 12 is an enlarged view of the portion Z in FIG. 11, and FIG. 13 is a cross-sectional view taken along line BB in FIG.
  • the first wiring SE is made of the same material and in the same process as the source electrode of the switching element constituting the shift register SR.
  • the second wiring GE is formed of the same material and in the same process as the gate electrode of the switching element that constitutes the shift register SR. Therefore, the first wiring SE and the second wiring GE are formed so as to partially intersect with the above-described insulating film.
  • the line width of the first wiring SE is 10 ⁇ m
  • the line width of the second wiring GE is 20 ⁇ m.
  • the welding region a between the first wiring SE and the second wiring GE over the insulating film is welded and short-circuited by laser.
  • the first wiring SE is electrically connected to the second wiring GE at the SEc portion, so that the output pulse of the shift register SR is transmitted from the connection terminal 201 via the second wiring GE and the first wiring SE.
  • the connection terminal 201 that can make contact with the probe pin, and the first wiring SE and the second wiring GE that are output lines can be brought into conduction.
  • the output waveform to the gate line can be confirmed, and it can be confirmed whether the output waveform of the shift register SR is normal.
  • the inspection wiring group (1) connected to the output terminal OUT of the shift register SR in addition to the inspection wiring group (1) connected to the output terminal OUT of the shift register SR, the inspection connected to the wiring N1 through which the output pulse of the switching element M1 to be inspected flows.
  • the inspection wiring group (3) connected to the wiring group (2) and the wiring N2 through which the output pulses of the switching elements M2 and M3 flow may be provided. This is because the inspection wiring groups (1) to (3) have the same configuration as the inspection wiring group shown in FIG. 11, and are provided with connection terminals 201a to 201c for connection to external devices, respectively. .
  • FIG. 1 is a view showing an example in which a wiring pattern for inspection is formed in a shift register SR as an electronic circuit provided in an electronic device.
  • FIG. 2 is an enlarged view of the Y region, which is the main part of the shift register SR shown in FIG.
  • FIG. 3 is a view showing a cross section taken along line AA of the enlarged view shown in FIG.
  • the electronic device includes a first wiring 11 having a connection terminal 101 that can be electrically connected to an external device provided separately from the shift register SR, and three locations of the shift register SR.
  • the second wirings 12a to 12c for extracting the output waveforms of the first and second output waveforms to the outside of the shift register SR, and the conductive / non-conductive state between the first wiring 11 and the second wirings 12a to 12c are set in advance. It has a configuration including at least switching sections 13a to 13c for switching the number of times.
  • second wirings 12a to 12c are provided so as to extract three types of output waveforms of the output terminal OUT of the shift register SR, the output waveform of the switching element M1, and the output waveforms of the switching elements M2 and M3. ing.
  • connection relationship between the first wiring 11 and the second wirings 12a to 12c will be described below.
  • the first wiring 11 is made of the same material as that of the source electrode of the switching element constituting the shift register SR, and is composed of one wiring SE as a main line formed in the same process, and three branches branched from the wiring SE.
  • the branch wiring GEa is formed so as to intersect with an insulating film (not shown).
  • the branch wiring GEa is made of the same material and in the same process as the gate electrode of the switching element constituting the shift register SR, there is an insulating film between the branch wiring GEa and the wiring SE. Intervene. For this reason, each wiring is formed in a different layer and is normally non-conductive. In order to switch this non-conductive state to the conductive state, it is necessary to weld a region where the wiring SE and the branch wiring GEa intersect using a laser or the like.
  • the wiring SE and the branch wiring GEa are in a non-conducting state in the initial state as described above to prevent a noise signal from being input from the wiring SE to the shift register SR via the branch wiring GEa.
  • the branch wiring GEa and the second wiring 12 from the shift register SR are in a non-conductive state in the initial state, the influence of the noise signal as described above is extremely high. It is considered small.
  • the wiring SE and the branch wiring GEa do not necessarily have to be in the non-conductive state in the initial state, and may be integrally formed with the same wiring in order to change from the initial state to the conductive state. That is, the wiring SE and the branch wiring GEa may be formed integrally with the same material and in the same process as the source electrode of the switching element of the shift register SR, for example.
  • the number of branch wirings GEa is not particularly limited as long as it is equal to or greater than the number of second wirings.
  • the second wirings 12a to 12c are formed with at least two cross wirings SEa... Intersecting the branch wiring GE of the first wiring 11 in the switching sections 13a to 13c, respectively.
  • the cross wiring SEa is formed integrally with the second wirings 12a to 12c by the same material and the same process as the second wirings 12a to 12c.
  • the cross wiring SEa has a comb-like shape and a branch-like shape as shown in the figure, but is not limited to this.
  • the cross wiring SEa branches to a plurality of wirings. If you do.
  • the cross wiring SEa is formed so as to be electrically connected to the branch wiring GEa one by one. Specifically, the cross wiring SEa is formed so as to cross the branch wiring GEa via an insulating film (not shown).
  • the conductive / non-conductive state between the first wiring and the second wiring may be switched by a preset number of times. For example, in FIG. Since five lines SEa are provided in each switching unit, the conductive / non-conductive state between the first wiring and the second wiring is switched five times. Therefore, by adjusting the number of the cross wirings SEa formed, it is possible to adjust the number of times of switching the conductive / non-conductive state between the first wiring and the second wiring in each switching unit.
  • the preset number of times of switching is the first time that the first wiring and the second wiring are switched from the non-conductive state to the conductive state (or switched from the conductive state to the non-conductive state).
  • switching from the conductive state to the non-conductive state is counted as the second time.
  • the first state is a non-conduction state
  • the first time is switched from the non-conduction state to the conduction state for one cross wiring SEa
  • the second time is the reverse conduction state.
  • the cross wiring SEa and the branch wiring GEa are in a non-conductive state.
  • the number of times of switching between the conductive state and the non-conductive state is not particularly problematic even if it is once (only switching from the non-conductive state to the conductive state), assuming the case of switching to the conductive state.
  • the number of times of the state is preferably two or more times. This is because it is possible to repeatedly acquire output waveforms from the same wiring if the number of times of switching between the conductive and non-conductive states is set to a plurality of times and the conductive state is set to two times or more.
  • a terminal wiring GEb is connected to the connection terminal 101 as a wiring formed in the same layer as the branch wiring GEa.
  • the terminal wiring GEb is formed so as to intersect the wiring SE which is the main line of the first wiring 11 via an insulating film (not shown).
  • welding by laser irradiation is performed to bring the wiring SE and the terminal wiring GEb into a conductive state.
  • the terminal wiring GEb and the wiring SE which is the main line of the first wiring 11, cannot be electrically connected until necessary, and therefore unnecessary from the connection terminal 101 connected to the external device.
  • the second wirings 12a to 12c are connected through lead lines GEc electrically connected to output waveform wirings (N1, N2, etc.) to be extracted in the shift register SR, and an insulating film (not shown). Are formed to intersect.
  • the region W where the second wirings 12a to 12c intersect with the lead line GEc similarly to the region X, welding by laser irradiation is performed, and the second wirings 12a to 12c and the lead line GEc are in a conductive state.
  • the second wiring 12a and the lead-out line GEc of the shift register SR cannot be electrically connected until necessary as with the relationship between the terminal wiring GEb and the wiring SE connected to the connection terminal 101. Therefore, there is an effect that unnecessary signals do not enter the shift register SR through the second wirings 12a to 12c, and it is difficult to adversely affect the shift register SR.
  • the length of the lead line GEc is set to such a length that the capacitance generated at the intersection of the lead line GEc and the second wiring 12a is not more than a predetermined value.
  • the length of the lead line GEc is set to such a length that the capacity generated at the intersection of the lead line GEc and the second wiring 12a is equal to or less than a predetermined value. As a result of this, it is possible to minimize waveform rounding.
  • the shift register SR is provided in a plurality of stages in series, the first wiring 11 as shown in FIG.
  • the first-stage shift register SR this is equivalent to confirming the operation of the original shift register SR.
  • the last-stage shift register SR This is equivalent to confirming the output waveform having the largest waveform change.
  • the first wiring 11 and the second wirings 12a to 12c may be provided for the last-stage shift register SR.
  • the first wiring 11 and the second wirings 12a to 12c may be provided for the first-stage shift register SR, and may be provided for both stages of the shift register SR.
  • the cross wiring SEa is formed on the second wiring 12a to 12c side and intersects with the branch wiring GEa of the first wiring 11.
  • the present invention is not limited to this.
  • the cross wiring SEa may be provided on the branch wiring GEa side. In this case, since the cross wiring SEa is formed by the same material and the same process as the branch wiring GEa, it is one of the components of the first wiring 11.
  • the first wiring 11 has a branch wiring GEa branched from the main line SE, and the second wirings 12a to 12c intersect at least two of the branch wirings GEa in the switching units 13a to 13c.
  • the branch wiring GEa of the first wiring 11 is connected to the second wiring in the switching units 13a to 13c.
  • the cross wirings may be formed so as to be in conduction with the branch wiring one by one.
  • the main line SE of the first wiring 11 shown in FIG. 1 is cut to block external noise and prevent electrostatic breakdown. It is possible to prevent (confidentiality) from confirming the output waveform.
  • disconnection location as long as it is the connection terminal 101 side rather than the branch wiring GEa on the main line SE of the 1st wiring 11, it may be anywhere.
  • the first wiring 11 may be cut anywhere as long as it is cut at a place other than the intersections 13a to 13c with the second wirings 12a to 12c.
  • connection terminal 101 As a result, it is possible to prevent noise and static electricity entering from the connection terminal 101 that can be connected to the external device connected to the first wiring 11 from entering the electronic circuit. Electrostatic breakdown of the electronic circuit can be prevented. In addition, in a state where the first wiring 11 is cut at the above-described location, the output waveform of the electronic circuit cannot be taken out from the connection terminal 101, so that the electronic circuit inside the electronic device cannot be analyzed by a third party. It is possible to prevent so-called information leakage and keep the electronic circuit configuration secret.
  • the cut points of the first wiring 11 are the most connected to the connection terminal 101 and the connection terminal 101. It is preferable that it is between a switching unit provided nearby (a portion indicated by a broken line x in FIG. 1).
  • FIGS. 1 to 3 show examples for confirming the output waveform in the shift register SR. If the technical idea of the present invention is applied, each electrode of the transistor constituting the shift register SR is applied. It is also possible to check the input / output of the signal. This point will be described below with reference to FIG. 7 is the same as that of the shift register SR shown in FIG. 1 and is a general configuration, and thus detailed description thereof is omitted.
  • the signal wiring connected to the source electrode, the drain electrode, and the gate electrode of the transistor M3 included in the shift register SR is bifurcated on the way, and one branch wiring is connected to the first branch wiring GEa.
  • the other branch wiring is the second branch wiring GEb
  • the first branch wiring GEa is connected to connection terminals 101a to 101c that can be electrically connected to external devices, respectively.
  • Switching portions 21a to 21c are formed to switch the GEb and the wiring SE for signal supply or signal output to the electrodes to a conductive / nonconductive state.
  • the signal supplied to each electrode of the transistor M3 or the output signal can be taken in from the connection terminals 101a to 101c. It becomes easy to identify.
  • the wiring SE has at least two cross wirings SEa intersecting the second branch wiring GEb in the switching units 21a to 21c.
  • the cross wiring SEa is one by one in the second branch wiring GEb. And is in a conductive state.
  • At least two cross wirings SEa included in the wiring SE are formed so as to be electrically connected to the second branch wiring GEb one by one, thereby allowing each of the transistors
  • the output waveform from the electrode can be confirmed at least twice.
  • the cross wiring SEa is formed on the second branch wiring via an insulating film, the cross wiring SEa and the second branch wiring are connected to each other by welding with a laser or the like. can do.
  • the second branch wiring GEb and the cross wiring SEa are brought into conduction by the contact holes 20a to 20c as shown in FIG. 7, and the operation of the entire drive circuit including the shift register SR is confirmed. You may do it. After this operation confirmation is completed, if the portions connected to the contact holes 20a to 20c in the cross wiring SEa are cut, individual confirmation (e.g. confirmation of output waveform) for each electrode can be performed.
  • the transistor M3 has been described.
  • the present invention is not limited to this, and any of the other transistors M1, M2, and M4 to M6 is provided with a wiring pattern similar to that of the transistor M3. It is possible to perform an input / output confirmation operation for the signal.
  • the wiring SE has at least two cross wirings SEa intersecting the second branch wiring GEb in the switching units 21a to 21c, and the cross wiring SEa is one by one.
  • the second branch wiring GEb is formed in a conductive state
  • the present invention is not limited to this.
  • the second branch wiring GEb is connected to the switching sections 21a to 21c. You may make it have at least 2 cross wiring (not shown) which cross
  • the cross wirings included in the second branch wiring GEb may be formed so as to be electrically connected to the wiring SE one by one.
  • the cross wiring GEb has at least two cross wirings (not shown) crossing the wiring SE in the switching units 21a to 21c, the cross wiring is connected to the wiring SE. In contrast, it is formed through an insulating film.
  • FIG. 8 is a circuit configuration diagram of the data signal line driving circuit SD according to the present embodiment.
  • FIG. 9 shows a circuit configuration diagram of the scanning signal line driving circuit GD according to the present embodiment.
  • FIG. 10 shows a circuit configuration diagram of the level shifter LS shown in FIGS.
  • the data signal line drive circuit SD shown in FIG. 8 includes a shift register circuit 5 having the same configuration as the shift register circuit 1 of the data signal line drive circuit SD shown in FIG. 5, and the clock pulse CLK input to the shift register circuit 5 Level shifters LS are provided on the input side and the start pulse SPS input side, respectively.
  • the data signal line drive circuit SD shown in FIG. 8 has the same configuration as the data signal line drive circuit SD shown in FIG. 5 except for the level shifter LS.
  • Level shifters LS are provided on the CLK input side, the start pulse SPS input side, and the NOR circuit input side, respectively.
  • the scanning signal line driving circuit GD shown in FIG. 9 has the same configuration as the scanning signal line driving circuit GD shown in FIG. 6 except for the level shifter LS.
  • FIG. 10 is a circuit configuration diagram of the level shifter LS. That is, the level shifter LS includes p-type transistors M1 and M2, and further includes n-type transistors M3 to M4.
  • the first wiring and the second wiring are provided as in FIG. 1 of the first embodiment.
  • the relationship between the first wiring and the second wiring is the same as in the first embodiment. That is, the second wiring is formed to extract the output waveform, the first wiring having the connection terminal that can be electrically connected to the external device is formed, and the first wiring and the second wiring are electrically connected. It has the structure which switches a non-conduction state.
  • Each SE is formed.
  • the second wirings 12 are formed with a plurality of cross wirings SEa that cross the first wirings 11 connected to the connection terminals 103 that can be electrically connected to external devices.
  • An insulating film (not shown) is formed between the intersection wiring SEa and the first wiring 11.
  • the second wiring 12 for taking out each output waveform from the data signal line drive circuit SD and the first connection terminal 103 connected to the external terminal can be electrically connected.
  • the output waveform at a necessary location can be confirmed.
  • the second wiring 12 for extracting each output waveform from the data signal line drive circuit SD, and the external device as in the electronic device shown in FIG.
  • the output waveform at a necessary location can be confirmed.
  • two second wirings 12 are formed to take out two output waveforms.
  • the second wirings 12 are formed with a plurality of cross wirings SEa that cross the first wirings 11 connected to the connection terminals 105 that can be electrically connected to external devices.
  • An insulating film (not shown) is formed between the intersection wiring SEa and the first wiring 11.
  • the second wiring 12 for taking out each output waveform from the data signal line drive circuit SD and a connection terminal that enables electrical connection to an external device By switching the conduction / non-conduction state with the first wiring 11 connected to 105, the output waveform at a necessary location can be confirmed.
  • the output waveform inside the electronic circuit which was difficult in an electronic device having a monolithic structure in which the electronic circuit is integrally formed with the substrate, can be taken out and easily confirmed.
  • the output waveform inside the electronic circuit can be checked, so that when a failure is found, the location of the failure can be easily identified.
  • the conduction / non-conduction state of the wiring for confirming the output waveform can be repeatedly switched, the output waveform can be confirmed even before the electronic device is completely completed.
  • it is easy to identify the defective part even during the manufacturing it is possible to appropriately provide feedback within the manufacturing process, and as a result, it is possible to improve the yield of the apparatus.
  • the present invention can be used for any electronic device as long as it is a so-called monolithic electronic device in which an electronic circuit is integrally formed on a substrate.

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Abstract

　本発明の電子装置は、基板に一体的に形成されたシフトレジスタＳＲと、当該シフトレジスタＳＲとは別に設けられた外部機器と電気的に接続可能な接続端子（１０１）を有する第１配線（１１）と、上記シフトレジスタＳＲの出力波形を当該シフトレジスタＳＲの外部に取り出すための第２配線（１２ａ～１２ｃ）と、上記第１配線（１１）と上記第２配線（１２ａ～１２ｃ）との間における導通・非導通の状態を切り替える切替部（１３ａ～１３ｃ）とを有する。これにより、ドライバモノリシック構造の液晶表示装置であっても、駆動回路（電子回路）の出力波形を確認可能にする。

Description

電子装置
　本発明は、電子回路を備えた電子装置に関し、特に、表示パネルと表示パネル等のデバイスと、当該デバイスを駆動するための駆動回路である電子回路とが同一基板上に一体的に形成された電子装置に関する。
　近年、装置の小型化、実装コストの低減等を図るために、表示パネルと表示パネルを駆動する駆動回路（電子回路）とが同一基板上に一体的に形成された電子装置、所謂ドライバモノリシック構造の液晶表示装置が提案されている（例えば、特許文献１）。
日本国公開特許公報「特開２０００－１８７９９４号公報（２０００年７月４日公開）」
　しかしながら、ドライバモノリシック構造の液晶表示装置では、対向基板が貼り合さった状態で各駆動回路がガラスで囲まれた内部にある事、また、通常、集積度を上げるため、各駆動回路における配線幅は、数μｍ～数十μｍと非常に細く、また、配線上は、絶縁膜で保護されているため、プローブのピンを直接配線にあてて、オシロスコープなどの外部機器により出力波形を確認することは非常に困難である。このため、ドライバモノリシック構造の液晶表示装置では、完成した装置の検査段階で不具合が生じた場合に、駆動回路の出力波形を確認することができないので、不具合が生じた原因を特定できず、結果として、液晶表示装置の歩留まりの低下を招くという問題が生じる。
　本発明は、上記の問題点に鑑みなされたものであって、その目的は、ドライバモノリシック構造の液晶表示装置であっても、駆動回路（電子回路）の出力波形を確認可能にした電子装置を提供することにある。
　上記の課題を解決するために、本発明の電子装置は、基板に一体的に形成された電子回路と、当該電子回路とは別に設けられた外部機器と電気的に接続可能な接続端子を有する第１配線と、上記電子回路の出力波形を当該電子回路の外部に取り出すための第２配線と、上記第１配線と上記第２配線との間における導通・非導通の状態を予め設定された回数切り替える切替部とを有することを特徴としている。
　ここで、上記の予め設定された切替回数とは、第１配線と第２配線とが、非導通状態から導通状態に切り替える（あるいは導通状態から非導通状態に切り替える）ことを１回目とし、次に、導通状態から非導通状態に切り替える（あるいは非導通状態から導通状態に切り替える）ことを２回目としてカウントする。
　上記構成によれば、電子回路とは別に設けられた外部機器と電気的に接続可能な接続端子を有する第１配線と、上記電子機器の出力波形を取り出すための第２配線との間における導通・非導通の状態を予め設定された回数切り替える切替部を有していることで、上記切替部により第１配線と第２配線との間における導通・非導通の状態を予め設定された回数切り替えるだけで、電子回路とは別の外部機器が、当該電子回路において第２配線により取り出した出力波形を予め設定された切替回数のうち導通状態となる回数分だけ取得することが可能となる。
　このように、電子回路の出力波形を取り込むための配線や接続端子が当該電子回路とは別に形成されていることで、基板に一体的に形成された電子回路、所謂モノリシック構造の電子回路であっても、電子回路の出力波形を確実に確認することが可能となる。
　従って、モノリシック構造の電子回路であっても、検査段階で不具合が生じた場合に、電子回路の出力波形を確認することができるので、不具合が生じた原因を特定でき、結果として、電子装置の歩留まりを向上させるという効果を奏する。
　上上記第１配線は、本線から分岐した分岐配線を有し、上記第２配線は、上記切替部において、上記分岐配線に交差する少なくとも２本の交差配線を有している場合、または、上記第１配線は、本線から分岐した分岐配線を有し、上記分岐配線は、上記切替部において、上記第２配線に交差する少なくとも２本の交差配線を有している場合、上記の何れの場合においても、上記交差配線は、１本ずつ上記分岐配線または第２配線と導通状態になるように形成されていることをと特徴としている。
　上記の構成によれば、上記第２配線または上記分岐配線が有している少なくとも２本の交差配線は、１本ずつ上記分岐配線または第２配線と導通状態になるように形成されていることで、電子回路の同じ箇所からの出力波形を少なくとも２回確認することができる。
　上記の何れの場合においても、上記交差配線は、上記分岐配線または第２配線に対して絶縁膜を介して形成されていることを特徴としている。
　上記の構成によれば、交差配線は、分岐配線または第２配線に対して絶縁膜を介して形成されていることで、交差配線と分岐配線または第２配線との交差部をレーザー等により溶接することで導通状態にすることができる。
　上記第２配線が、電子回路の出力波形の種類毎に設けられ、上記第１配線が、本線から上記第２配線の本数分以上分岐した分岐配線を有し、上記第２配線は、上記切替部において、上記分岐配線と導通状態になるように形成されていることを特徴としている。
　上記の構成によれば、上記第２配線は、１本ずつ上記第１配線の分岐配線と導通状態になるように形成されていることで、電子回路の異なる出力波形を１回以上取り込むことが可能となる。
　しかも、電子回路からの取り込み対象となる出力波形の数が増えても第２配線の本数が増えるだけで、第１配線の本線は１本で済むので、配線の集積度を低下させることはない。
　上記分岐配線は、上記第１配線の本線に対して絶縁膜を介して交差するように形成されていることを特徴としている。
　上記の構成によれば、必要なときまで、分岐配線と第１配線の本線とを電気的に接続できないようになるので、外部機器に接続される接続端子からの不要な信号が本線を介して分岐配線、そして第２配線に入り込み難くなり、その先の電子回路に悪影響を与え難くすることができる。
　上記接続端子に接続されてた端子配線は、上記第１配線の本線に対して絶縁膜を介して交差するように形成されていることを特徴としている。
　上記の構成によれば、必要なときまで、端子配線と第１配線の本線とを電気的に接続できないようになるので、外部機器に接続される接続端子からの不要な信号が本線を介して入り込むことがなく、その先の電子回路に悪影響を与え難くすることができる。
　上記第２配線は、電子回路における取り出し対象となる出力波形の配線に電気的に接続された引き出し線と、絶縁膜を介して交差するように形成されていることを特徴としている。
　上記の構成によれば、必要なときまで、第２配線と電子回路の引き出し線とを電気的に接続できないようになるので、第２配線を通して不要な信号が電子回路に入り込まず、当該電子回路に悪影響を与え難くできる。
　上記引き出し線の長さは、当該引き出し線と第２配線との交差部に生じる容量が所定値以下になる長さに設定されていることを特徴としている。
　上記の構成によれば、引き出し線の長さが、当該引き出し線と第２配線との交差部に生じる容量が所定値以下になる長さに設定されていることで、上記交差部に生じる容量による影響を最小限に抑えることが可能となる。
　上記電子回路が直列に複数段設けられているとき、最終段の電子回路に対して上記第１配線及び第２配線を設けたことを特徴としている。
　上記電子回路が直列に複数段設けられているとき、初段の電子回路に対して上記第１配線及び第２配線を設けたことを特徴としている。
　通常、電子回路が直列に複数段設けられた場合、初段の電子回路における出力波形を確認することは、本来の電子回路の動作を確認することに等しく、最終段の電子回路における出力波形を確認することは、電子回路群全体において波形変化が一番大きい出力波形を確認することに等しい。
　上記電子回路としては、例えばシフトレジスタであることが好ましい。
　本発明の電子装置は、電子回路を有し、当該電子回路に含まれるトランジスタのソース電極、ドレイン電極、ゲート電極それぞれに接続された信号配線は途中で二手に分岐され、一方の分岐の配線を第１分岐配線とし、他方の分岐の配線を第２分岐配線としたとき、
　上記第１分岐配線には、外部機器と電気的に接続可能な接続端子が接続され、
　上記第２分岐配線と、上記各電極への信号供給あるいは信号出力のための配線とを導通・非導通の状態に切り替える切替部が形成されていることを特徴としている。
　上記の構成によれば、トランジスタの各電極に対して供給される信号あるいは出力される信号を上記接続端子から取り込むことが可能となるので、電子回路において不具合が生じた場合の原因を特定しやすくなる。
　上記配線は、上記切替部において、上記第２分岐配線に交差する少なくとも２本の交差配線を有しているとき、上記交差配線は、１本ずつ上記第２分岐配線と導通状態になるように形成され、上記第２分岐配線は、上記切替部において、上記配線に交差する少なくとも２本の交差配線を有しているとき、上記交差配線は、１本ずつ上記配線と導通状態になるように形成されていることをと特徴としている。
　上記の構成によれば、上記配線が有している少なくとも２本の交差配線は、１本ずつ上記第２分岐配線と導通状態になるように形成されていること、または、１本ずつ上記配線と導通状態になるように形成されていることで、トランジスタの各電極からの出力波形を少なくとも２回確認することができる。
　上記配線は、上記切替部において、上記第２分岐配線に交差する少なくとも２本の交差配線を有しているとき、上記交差配線は、上記第２分岐配線に対して絶縁膜を介して形成され、上記第２分岐配線は、上記切替部において、上記配線に交差する少なくとも２本の交差配線を有しているとき、上記交差配線は、上記配線に対して絶縁膜を介して形成されていることを特徴としている。
　上記の構成によれば、上記配線が、上記切替部において、上記第２分岐配線に交差する少なくとも２本の交差配線を有しているとき、上記交差配線は、第２分岐配線に対して絶縁膜を介して形成されていることになり、交差配線と第２分岐配線との交差部をレーザー等により溶接することで導通状態にすることができる。また、上記第２分岐配線が、上記切替部において、上記配線に交差する少なくとも２本の交差配線を有しているとき、上記交差配線は、上記配線に対して絶縁膜を介して形成されていることになり、交差配線と第配線との交差部をレーザー等により溶接することで導通状態にすることができる。
　上記電子回路は、シフトレジスタであることが好ましい。
　上記第１配線は、上記第２配線との切替部以外の箇所で切断されていることを特徴としている。
　これにより、第１配線に接続されている外部機器との接続が可能な接続端子から入力されるノイズ及び静電気の電子回路への侵入を防ぐことができるので、電子回路へのノイズによる悪影響や、電子回路の静電破壊を防止することができる。また、第１配線が上記の箇所で切断されている状態では、接続端子から電子回路の出力波形を取り出すことができないので、第３者による電子装置内部の電子回路の解析が行えない。所謂情報漏洩の防止、電子回路構成の秘密保持が可能になる。
　なお、電子回路からの出力波形の取り出しを確実に防止し、且つ、最小限の切断箇所で済ませるには、上記第１配線の切断箇所は、上記接続端子と、当該接続端子に最も近くに設けられた切替部との間が好ましい。
　本発明は、基板に一体的に形成された電子回路と、当該電子回路とは別に設けられた外部機器と電気的に接続可能な接続端子を有する第１配線と、上記電子回路の出力波形を当該電子回路の外部に取り出すための第２配線と、上記第１配線と上記第２配線との間における導通・非導通の状態を予め設定された回数切り替える切替部とを有することで、基板に一体的に形成された電子回路、所謂モノリシック構造の電子回路であっても、電子回路の出力波形を予め設定された切替回数のうち導通状態となる回数分だけ確実に確認することができるという効果を奏する。
本発明の実施形態に係る電子装置の回路構成図である。 図１に示す電子装置の要部拡大図である。 図２に示す電子装置のＡＡ線矢視断面図である。 図１に示す電子装置を駆動回路として搭載した液晶表示装置の概略構成ブロック図である。 図４に示す液晶表示装置に備えられたデータ信号線駆動回路の回路構成図である。 図４に示す液晶表示装置に備えられた走査信号線駆動回路の回路構成図である。 本発明の実施形態に係る他の電子装置の回路構成図である。 図４に示す液晶表示装置に備えられたデータ信号線駆動回路の他の回路構成図である。 図４に示す液晶表示装置に備えられた走査信号線駆動回路の他の回路構成図である。 図８または図９に示す駆動回路に備えられたレベルシフタの回路構成図である。 本発明の比較例となる電子装置の回路構成図である。 図１１に示す電子装置の要部拡大図である。 図１２に示す電子装置のＢＢ線矢視断面図である。 本発明の比較例となる他の電子装置の回路構成図である。
　〔実施形態１〕
　本発明の一実施形態について説明すれば以下の通りである。なお、本実施形態では、本発明の電子装置をアクティブ・マトリックス駆動方式の液晶表示装置の駆動回路に適用した場合の例について説明する。
　図４は、本実施形態に係るアクティブ・マトリックス駆動方式の液晶表示装置１０を示す概略ブロック図である。
　上記液晶表示装置１０は、図４に示すように、画素アレイＡＲＹ、走査信号線駆動回路ＧＤおよびデータ信号線駆動回路ＳＤで構成される。上記画素アレイＡＲＹには、互いに交差する多数の走査信号線ＧＬと多数のデータ信号線ＳＬとの各交差位置近傍に画素ＰＩＸがマトリクス状に配置されている。各画素ＰＩＸは、隣接する走査信号線ＧＬとデータ信号線ＳＬとに接続されている。
　上記液晶表示装置１０は、上記画素アレイＡＲＹと、データ信号線駆動回路ＳＤと、走査信号線駆動回路ＧＤとが、同一基板ＳＵＢ上に形成された、所謂ドライバモノリシック構造を呈し、外部コントロール回路ＣＴＲＬからの映像信号ｄａｔ、クロック信号ｃｋｓ、スタート信号ｓｐｓ、クロック信号ｃｋｇ、スタート信号ｓｐｇ、パルス幅制御信号ｇｐｓと、外部電源回路ＶＧＥＮからの各種駆動電源とに従って駆動される。
　上記データ信号線駆動回路ＳＤは、クロック信号ｃｋｓ等のタイミング信号に同期して、入力された映像信号ｄａｔをサンプリングし、必要に応じて増幅して各データ信号線ＳＬに書き込む。走査信号線駆動回路ＧＤは、クロック信号ｃｋｇ等のタイミング信号に同期して、走査信号線ＧＬを順次選択し、画素ＰＩＸ内にあるスイッチング素子の開閉を制御することによって、各データ信号線ＳＬに書き込まれた映像信号(データ)ｄａｔを、対応する画素ＰＩＸに書き込むと共に、各画素ＰＩＸに書き込まれたデータを保持させる。
　上記画素ＰＩＸは、図示しないが、一般的に、上記スイッチング素子としての電界効果トランジスタと、液晶容量および補助容量(必要に応じて付加される)からなる画素容量とで構成される。そして、トランジスタのドレインおよびソースを介して上記データ信号線ＳＬと上記画素容量の一方の電極とが接続される一方、トランジスタのゲートは走査信号線ＧＬに接続されている。なお、上記画素容量の他方の電極は全画素に共通の共通電極に接続されている。
　図５は、上記データ信号線駆動回路ＳＤを示す概略ブロック図である。
　上記データ信号線駆動回路ＳＤは、図５に示すように、複数のシフトレジスタＳＲからなるシフトレジスタ回路１と、複数のＮＡＮＤ回路およびＮＯＴ回路からなるバッファ回路と、各シフトレジスタＳＲに対応した複数のアナログスイッチ回路ＡＳとを含んだ構成となっている。
　上記バッファ回路は、上記シフトレジスタ回路１を構成する隣接するシフトレジスタＳＲの出力信号ｎの連なり信号（ｎ１，ｎ２，ｎ３，ｎ４，・・・・）をＮＡＮＤ回路により取り込み増幅すると共に、ＮＯＴ回路により必要に応じて反転信号を生成し、サンプリング信号ｓ（ｓ１，ｓ２，ｓ３，ｓ４，・・・・）およびその反転信号／ｓ（／ｓ１，／ｓ２，／ｓ３，／ｓ４，・・・・）をアナログスイッチ回路（サンプリング回路）ＡＳに出力する。
　上記アナログスイッチ回路ＡＳは、サンプリング信号ｓ，／ｓに基づいて開閉して、映像信号線ＤＡＴからの映像データをデータ信号線ＳＬに供給する。
　図６は、上記走査信号線駆動回路ＧＤを示す概略ブロック図である。
　上記走査信号線駆動回路ＧＤは、図６に示すように、複数のシフトレジスタＳＲからなるシフトレジスタ回路２と、複数のＮＡＮＤ回路、ＮＯＲ回路及びＮＯＴ回路からなるバッファ回路とを含んだ構成となっている。
　上記バッファ回路は、上記シフトレジスタ回路２を構成する隣接するシフトレジスタＳＲの出力信号ｎの連なり信号（ｎ１，ｎ２，ｎ３，ｎ４，・・・・）をＮＡＮＤ回路により取り込み、外部からのパルス幅制御信号ｇｐｓとの重なりをとり、ＮＯＴ回路により所望のパルス幅を得る。
　ここで、上記走査信号線駆動回路ＧＤの構成要素の一つであるシフトレジスタ回路１を構成する各シフトレジスタＳＲは、例えば図１１に示すような構成を有している。なお、データ信号線駆動回路ＳＤのシフトレジスタ回路２も同様の構成をしている。
　上記シフトレジスタＳＲは、薄膜トランジスタからなる６つのスイッチング素子Ｍ１～Ｍ６と、１つのコンデンサＣ１とで構成され、生成したパルスを、走査信号線駆動回路ＧＤのＮＡＮＤ回路を解して、画素アレイＡＲＹのゲートラインに出力する。
　上記スイッチング素子Ｍ１～Ｍ６は、入力されるゲートクロックＳ１～Ｓ４、及び外部電源回路ＶＧＥＮからの駆動電圧ＶＧＬである電圧Ｖ１、駆動電圧ＶＧＨである電圧Ｖ２から、画素アレイＡＲＹを駆動するためのゲートパルスを生成するように働き、生成したゲートパルスは出力端子ＯＵＴから出力される。
　ところで、本実施形態に係る液晶表示装置は、図４に示すように、表示を司る画素アレイＡＲＹおよびデータ信号線駆動回路ＳＤ及び走査信号線駆動回路ＧＤを同一基板ＳＵＢ上に一体形成した、所謂ドライバモノリシック構造の液晶表示装置であるので、通常、集積度を上げるため、各駆動回路における配線幅は、数μｍ～数十μｍと非常に細く、また、配線上は、絶縁膜で保護されているため、プローブのピンをあてて、オシロスコープなどの外部機器により出力波形を確認することは困難である。
　このため、図１１に示すシフトレジスタＳＲにおいては、当該シフトレジスタＳＲを構成するスイッチング素子Ｍ１～Ｍ６等とは別に、オシロスコープなどの外部機器との電気的接続を可能とする検査用の複数の配線（以下、検査用配線群と称する）が形成されている。
　上記検査用配線群は、外部機器と電気的に接続するための接続端子２０１を有する第１配線ＳＥと、シフトレジスタＳＲの出力端子ＯＵＴに電気的に接続された第２配線ＧＥとを有している。
　上記第１配線ＳＥの接続端子２０１が形成されている側と反対側の端部と、上記第２配線ＧＥの出力端子ＯＵＴとの接続側と反対側の端部とが絶縁膜（図示せず）を介して交差している。図１１における符号Ｚの部分を拡大した図が図１２となり、図１２のＢＢ線矢視断面図が図１３となる。
　ここで、第１配線ＳＥは、シフトレジスタＳＲを構成するスイッチング素子のソース電極と同じ材料で、且つ、同じ工程で形成されている。また、第２配線ＧＥは、上記シフトレジスタＳＲを構成するスイッチング素子のゲート電極と同じ材料で、且つ、同じ工程で形成されている。よって、第１配線ＳＥと第２配線ＧＥとは、上述した絶縁膜を介して部分的に交差するように形成されている。図１２に示す例では、第１配線ＳＥの線幅が１０μｍ、第２配線ＧＥの線幅が２０μｍの場合を示している。
　上記交差部Ｚでは、図１２及び図１３に示すように、絶縁膜越しの第１配線ＳＥと第２配線ＧＥとの間の溶接領域ａをレーザーにて溶接、短絡させている。これにより、第１配線ＳＥがＳＥｃ部分において第２配線ＧＥと電気的に接続されることになるので、シフトレジスタＳＲの出力パルスを第２配線ＧＥ及び第１配線ＳＥを介して接続端子２０１から取得することができる。例えば、プローブピンとコンタクトが取れる接続端子２０１と、出力ラインとなる第１配線ＳＥと第２配線ＧＥとを導通状態に出来る。
　これにより、ゲートラインへの出力波形の確認が可能であり、シフトレジスタＳＲの出力波形が正常であるかを確認することができる。
　また、シフトレジスタＳＲが動作不良の場合、接続端子２０１を通じて、外部から出力波形を入力し、画素に波形を入力する事も可能である。
　ところで、上述のように、シフトレジスタＳＲの出力端子ＯＵＴからの出力パルスを検査することは容易であるが、ドライバモノリシック型の駆動回路の場合、シフトレジスタＳＲの表面が絶縁膜で覆われているので、当該シフトレジスタＳＲを構成している各スイッチング素子における出力波形について検査することが困難である。
　そこで、図１４に示すように、シフトレジスタＳＲの出力端子ＯＵＴに接続される検査用配線群（１）のほかに、検査対象となるスイッチング素子Ｍ１の出力パルスが流れる配線Ｎ１に接続される検査用配線群（２）、スイッチング素子Ｍ２，Ｍ３の出力パルスが流れる配線Ｎ２に接続される検査用配線群（３）を設ければよい。これは、上記検査用配線群（１）～（３）は、図１１に示す検査用配線群と同じ構成であり、それぞれに外部機器と接続するための接続端子２０１ａ～２０１ｃが設けられている。
　ところで、図１４に示すように検査用配線群（１）～（３）を設けた場合、シフトレジスタＳＲを構成している各スイッチング素子における出力波形について検査することが可能となるものの、シフトレジスタＳＲの周囲を引き回す配線数が増加し、集積度が低下するという問題が生じる。また、外部機器接続用の接続端子の数も増加する。
　そこで、本実施形態では、図１～３に示す電子装置を提案している。
　図１は、電子装置に備えられた電子回路としてシフトレジスタＳＲに検査用の配線パターンを形成した例を示した図である。図２は、図１に示すシフトレジスタＳＲの要部であるＹ領域を拡大した図である。図３は、図２に示す拡大図のＡＡ線矢視断面を示す図である。
　すなわち、上記電子装置は、図１に示すように、シフトレジスタＳＲとは別に設けられた外部機器と電気的に接続可能な接続端子１０１を有する第１配線１１と、上記シフトレジスタＳＲの３箇所の出力波形をそれぞれ当該シフトレジスタＳＲの外部に取り出すための第２配線１２ａ～１２ｃと、上記第１配線１１と上記第２配線１２ａ～１２ｃとの間における導通・非導通の状態を予め設定した回数切り替える切替部１３ａ～１３ｃとを少なくとも有した構成となっている。
　図１に示す電子装置では、シフトレジスタＳＲの出力端子ＯＵＴの出力波形、スイッチング素子Ｍ１の出力波形、スイッチング素子Ｍ２，Ｍ３の出力波形の３種類を取り出すように第２配線１２ａ～１２ｃが設けられている。
　なお、図１に示す電子装置内のシフトレジスタＳＲの構成については一般的な構造であるので、詳細な説明は省略する。
　第１配線１１と第２配線１２ａ～１２ｃとの接続関係について以下に説明する。
　上記第１配線１１は、シフトレジスタＳＲを構成するスイッチング素子のソース電極と同じ材料で、且つ、同じ工程で形成されている本線として１本の配線ＳＥからなり、この配線ＳＥから分岐した３つの分岐配線ＧＥａが絶縁膜（図示せず）を介して交差するように形成されている。ここで、分岐配線ＧＥａは、上記シフトレジスタＳＲを構成するスイッチング素子のゲート電極と同じ材料で、且つ、同じ工程で形成されているので、分岐配線ＧＥａと配線ＳＥとは、間に絶縁膜が介在している。このため、それぞれの配線は別の層で形成されたものであり、通常は非導通状態である。この非導通状態を、導通状態に切り替えるためには、配線ＳＥと分岐配線ＧＥａとが交差する領域をレーザー等を用いて溶接する必要がある。
　但し、配線ＳＥと分岐配線ＧＥａとは、上記のように初期状態において非導通状態にしているのは、配線ＳＥから分岐配線ＧＥａを介してシフトレジスタＳＲ側にノイズ信号が入力されることを防止することが目的であるが、後述のように、分岐配線ＧＥａとシフトレジスタＳＲからの第２配線１２とは、初期状態において非導通状態であるので、上述のようなノイズ信号による影響は非常に小さいものと考えられる。
　従って、配線ＳＥと分岐配線ＧＥａとは、必ずしも初期状態が非導通状態である必要はなく、初期状態から導通状態にするために同一配線で一体的に形成してもよい。すなわち、配線ＳＥと分岐配線ＧＥａとを、例えば上記シフトレジスタＳＲのスイッチング素子のソース電極と同じ材料、且つ、同じ工程で一体的に形成してもよい。
　さらに、上記分岐配線ＧＥａの本数は、第２配線の本数以上あればよく、特に限定されるものではない。
　また、上記第２配線１２ａ～１２ｃは、それぞれ上記切替部１３ａ～１３ｃにおいて、上記第１配線１１の分岐配線ＧＥに交差する少なくとも２本の交差配線ＳＥａ・・が形成されている。この交差配線ＳＥａは、上記第２配線１２ａ～１２ｃと同じ材料、同じ工程で、当該第２配線１２ａ～１２ｃと一体的に形成されている。
　この交差配線ＳＥａについては、図示のような、櫛歯状、枝状のものがあるが、これに限定されるものではなく、分岐配線ＧＥと複数箇所で交差するために、複数の配線に分岐していればよい。
　上記交差配線ＳＥａは、１本ずつ上記分岐配線ＧＥａと導通状態になるように形成されている。具体的には、交差配線ＳＥａは、上記分岐配線ＧＥａに対して絶縁膜（図示せず）介して交差するように形成されている。
　ここで、切替部１３ａ～１３ｃにおいては、それぞれ予め設定された回数分、第１配線と第２配線との間における導通・非導通の状態を切り替えるようにすればよく、例えば図１では、交差配線ＳＥａは、各切替部において５本ずつ設けられているので、第１配線と第２配線との間における導通・非導通の状態を５回切り替えるようになっている。従って、この交差配線ＳＥａの形成本数を調整すれば、各切替部における第１配線と第２配線との間における導通・非導通の状態を切り替える回数を調整することが可能となる。
　ここで、上記の予め設定された切替回数とは、第１配線と第２配線とが、非導通状態から導通状態に切り替える（あるいは導通状態から非導通状態に切り替える）ことを１回目とし、次に、導通状態から非導通状態に切り替える（あるいは非導通状態から導通状態に切り替える）ことを２回目としてカウントする。
　具体的には、上記構成の場合、最初が非導通状態であるので、１本の交差配線ＳＥａに対して、１回目が非導通状態から導通状態に切り替えることになり、２回目が逆の導通状態から非導通状態に切り替えることになる。これを交差配線ＳＥａの本数、すなわち５本分だけ行うことが可能となる。従って、導通・非導通状態の切替回数は、２×５＝１０回となる。つまり、導通状態になるのは５回である。
　以上のことから、予め設定された切替回数（上記例では１０回）のうち導通状態となる回数（上記例では５回）分だけ、第２配線により取り出した出力波形を取得することが可能となる。
　なお、最初の状態が導通状態である場合には、１＋２×５＝１１回が導通状態と非導通状態の切り替えであるので、予め設定された切替回数は、１１回となり、導通状態となる回数は６回となり、この６回分だけ、第２配線により取り出した出力波形を取得することが可能となる。
　ここで、本実施形態では、交差配線ＳＥａと分岐配線ＧＥａとの導通・非導通の状態を予め設定された回数切り替えることが可能であり、具体的には、図２に示すように、交差配線ＳＥａと分岐配線ＧＥａとが交差する一部の領域ａ・ａに対して、図３に示すように、レーザーを照射して当該配線同士を溶接することで、交差配線ＳＥａと分岐配線ＧＥａとを導通状態にしている。逆に、図２に示すように、交差配線ＳＥａの、上記分岐配線ＧＥａと交差していない領域ｂに対して、図３に示すように、レーザーを照射して当該交差配線ＳＥａを切断することで、交差配線ＳＥａと分岐配線ＧＥａとを非導通状態にしている。
　このように、第２配線１２ａ～１２ｃの交差配線ＳＥａを２本以上設けることで、交差配線ＳＥａと分岐配線ＧＥａとの導通・非導通状態を繰り返し切り替えることができる。すなわち、第１配線１１と第２配線１２ａ～１２ｃとの導通・非導通状態を予め設定された回数だけ繰り返し切り替えることができる。
　なお、導通・非導通状態を切り替える回数としては、導通状態になるように切り替える場合を想定すれば、１回（非導通状態から導通状態の切り替えのみ）であっても特に問題はないが、導通状態となる回数が２回以上の複数回が好ましい。これは、導通・非導通状態の切り替え回数を複数回として、導通状態を２回以上にすれば、同じ配線からの出力波形を繰り返し取得することが可能となるからである。
　上記のような構成とすることで、シフトレジスタＳＲ（電子回路）からの取り込み対象となる出力波形の数が増えても第２配線の本数が増えるだけで、第１配線１１の本線は１本で済むので、配線の集積度を低下させることはないという効果を奏する。
　また、上記接続端子１０１には、前述の分岐配線ＧＥａと同じ層に形成された配線として端子配線ＧＥｂが接続されている。この端子配線ＧＥｂは、上記第１配線１１の本線である配線ＳＥに対して絶縁膜（図示せず）を介して交差するように形成されている。この配線ＳＥと端子配線ＧＥｂとが交差している領域Ｘでは、領域Ｙと同様にして、レーザー照射による溶接が行われ、配線ＳＥと端子配線ＧＥｂとを導通状態にする。
　上記の構成によれば、必要なときまで、端子配線ＧＥｂと第１配線１１の本線である配線ＳＥとを電気的に接続できないようになるので、外部機器に接続される接続端子１０１からの不要な信号が配線ＳＥを介して入り込むことがなく、その先のシフトレジスタＳＲに悪影響を与え難くすることができる。
　また、上記第２配線１２ａ～１２ｃは、シフトレジスタＳＲにおける取り出し対象となる出力波形の配線（Ｎ１、Ｎ２等）に電気的に接続された引き出し線ＧＥｃと、絶縁膜（図せず）を介して交差するように形成されている。この第２配線１２ａ～１２ｃと引き出し線ＧＥｃとが交差している領域Ｗでは、領域Ｘと同様にして、レーザー照射による溶接が行われ、第２配線１２ａ～１２ｃと引き出し線ＧＥｃとを導通状態にする。
　この場合も接続端子１０１に接続された端子配線ＧＥｂと配線ＳＥとの関係とどうように、必要なときまで、第２配線１２ａとシフトレジスタＳＲの引き出し線ＧＥｃとを電気的に接続できないようになるので、第２配線１２ａ～１２ｃを通して不要な信号がシフトレジスタＳＲに入り込まず、当該シフトレジスタＳＲに悪影響を与え難くできるという効果を奏する。
　上記引き出し線ＧＥｃの長さは、当該引き出し線ＧＥｃと第２配線１２ａとの交差部に生じる容量が所定値以下になる長さに設定されていること好ましい。
　このように、引き出し線ＧＥｃの長さが、当該引き出し線ＧＥｃと第２配線１２ａとの交差部に生じる容量が所定値以下になる長さに設定されていることで、上記交差部に生じる容量による影響として波形のなまりなどを最小限に抑えることが可能となる。
　ここで、液晶表示装置に備えられた駆動回路では、図５及び図６に示すように、シフトレジスタＳＲは、直列に複数段設けられているので、図１に示すような第１配線１１、第２配線１２ａ～１２ｃ用いた出力波形を確認する場合、初段のシフトレジスタＳＲの場合、本来のシフトレジスタＳＲの動作を確認することに等しく、最終段のシフトレジスタＳＲの場合、駆動回路全体において波形変化が一番大きい出力波形を確認することに等しくなる。
　従って、必要に応じて、上記シフトレジスタＳＲが直列に複数段設けられているとき、最終段のシフトレジスタＳＲに対して上記第１配線１１及び第２配線１２ａ～１２ｃとを設けたてもよいし、初段のシフトレジスタＳＲに対して上記第１配線１１及び第２配線１２ａ～１２ｃとを設けてもよく、さらに、両段のシフトレジスタＳＲに対して設けてもよい。
　なお、図１において、上記交差配線ＳＥａは、第２配線１２ａ～１２ｃ側に形成され、上記第１配線１１の分岐配線ＧＥａと交差する例ついて示したが、これに限定されるものではなく、逆に、分岐配線ＧＥａ側に交差配線ＳＥａを設けてもよい。この場合、交差配線ＳＥａは、分岐配線ＧＥａと同一材料、同一工程で形成されるので、第１配線１１の構成要素の一つとなる。
　つまり、上記第１配線１１が、本線である配線ＳＥから分岐した分岐配線ＧＥａを有し、上記第２配線１２ａ～１２ｃが、上記切替部１３ａ～１３ｃにおいて、上記分岐配線ＧＥａに交差する少なくとも２本の交差配線ＳＥａを有している場合（図１の場合）であっても、また、図示しないが、上記第１配線１１の分岐配線ＧＥａが、上記切替部１３ａ～１３ｃにおいて、上記第２配線１２ａ～１２ｃに交差する少なくとも２本の交差配線を有している場合であっても、上記交差配線は、１本ずつ上記分岐配線と導通状態になるように形成されていればよい。
　上記構成の電子装置においては、検査後、図１に示す第１配線１１の本線ＳＥを切断することにより、外部からのノイズを遮断し、静電気破壊を防止し、さらに、他社が接続端子１０１から出力波形を確認することを防止（秘密保持）を行うことが可能となる。この切断箇所については、第１配線１１の本線ＳＥ上の分岐配線ＧＥａよりも接続端子１０１側であれば、どこでもよい。
　すなわち、上記第１配線１１は、上記第２配線１２ａ～１２ｃとの交差部１３ａ～１３ｃ以外の箇所で切断されていればどこで切断されていてもよい。
　これにより、第１配線１１接続されている外部機器との接続が可能な接続端子１０１から入力されるノイズ及び静電気の電子回路への侵入を防ぐことができるので、電子回路へのノイズによる悪影響や、電子回路の静電破壊を防止することができる。また、第１配線１１が上記の箇所で切断されている状態では、接続端子１０１から電子回路の出力波形を取り出すことができないので、第３者による電子装置内部の電子回路の解析が行えない。所謂情報漏洩の防止、電子回路構成の秘密保持が可能になる。
　なお、電子回路からの出力波形の取り出しを確実に防止し、且つ、最小限の切断箇所で済ませるには、上記第１配線１１の切断箇所は、上記接続端子１０１と、当該接続端子１０１に最も近くに設けられた切替部との間（図１に示す破線×印の箇所）が好ましい。
　図１～図３は、シフトレジスタＳＲ内の出力波形を確認するための例を示したものであるが、本願発明の技術的思想を応用すれば、シフトレジスタＳＲを構成するトランジスタの各電極への信号の入出力を確認することも可能となる。この点について、図７を参照しながら以下に説明する。なお、図７に示すシフトレジスタＳＲのベースとしての構成は、図１に示すシフトレジスタＳＲと同じであり、一般的な構成であるので、詳細な説明は省略する。
　図７に示すように、シフトレジスタＳＲに含まれるトランジスタＭ３のソース電極、ドレイン電極、ゲート電極それぞれに接続された信号配線は途中で二手に分岐され、一方の分岐の配線を第１分岐配線ＧＥａとし、他方の分岐の配線を第２分岐配線ＧＥｂとしたとき、上記第１分岐配線ＧＥａには、それぞれ外部機器と電気的に接続可能な接続端子１０１ａ～１０１ｃが接続され、上記第２分岐配線ＧＥｂと、上記各電極への信号供給あるいは信号出力のための配線ＳＥとを導通・非導通の状態に切り替える切替部２１ａ～２１ｃが形成されている。
　上記の構成によれば、トランジスタＭ３の各電極に対して供給される信号あるいは出力される信号を上記接続端子１０１ａ～１０１ｃから取り込むことが可能となるので、シフトレジスタにおいて不具合が生じた場合の原因を特定しやすくなる。
　また、上記配線ＳＥは、上記切替部２１ａ～２１ｃにおいて、上記第２分岐配線ＧＥｂに交差する少なくとも２本の交差配線ＳＥａを有し、上記交差配線ＳＥａは、１本ずつ上記第２分岐配線ＧＥｂと導通状態になるように形成されている。
　上記の構成によれば、上記配線ＳＥが有している少なくとも２本の交差配線ＳＥａは、１本ずつ上記第２分岐配線ＧＥｂと導通状態になるように形成されていることで、トランジスタの各電極からの出力波形を少なくとも２回確認することができる。
　しかも、上記交差配線ＳＥａは、上記第２分岐配線に対して絶縁膜を介して形成されているので、交差配線ＳＥａと第２分岐配線との交差部をレーザー等により溶接することで導通状態にすることができる。
　なお、上記第２分岐配線ＧＥｂと交差配線ＳＥａとは、初期状態においては、図７に示すように、コンタクトホール２０ａ～２０ｃにより導通状態として、シフトレジスタＳＲを含めた駆動回路全体の動作を確認するようにしておいてもよい。この動作確認が完了した後、交差配線ＳＥａにおけるコンタクトホール２０ａ～２０ｃに接続されている箇所の切断を行えば、各電極に対する個別の確認（出力波形の確認等）を行うことができる。
　また、上記の例では、トランジスタＭ３を取り上げて説明したが、これに限定されず、他のトランジスタＭ１，Ｍ２，Ｍ４～Ｍ６の何れもトランジスタＭ３と同様の配線パターンを設けることによりトランジスタの各電極に対する信号の入出力の確認動作を行うことが可能となる。
　図７に示す構成では、上記配線ＳＥは、上記切替部２１ａ～２１ｃにおいて、上記第２分岐配線ＧＥｂに交差する少なくとも２本の交差配線ＳＥａを有し、上記交差配線ＳＥａは、１本ずつ上記第２分岐配線ＧＥｂと導通状態になるように形成されている例を示しているが、これに限定されるものではなく、例えば、上記第２分岐配線ＧＥｂが、上記切替部２１ａ～２１ｃにおいて、上記配線ＳＥに交差する少なくとも２本の交差配線（図示せず）を有するようにしてもよい。この場合、第２分岐配線ＧＥｂが有する上記交差配線は、１本ずつ上記配線ＳＥと導通状態になるように形成されていればよい。
　また、上記第２分岐配線ＧＥｂが、上記切替部２１ａ～２１ｃにおいて、上記配線ＳＥに交差する少なくとも２本の交差配線（図示せず）を有しているとき、上記交差配線は、上記配線ＳＥに対して絶縁膜を介して形成されている。
　ところで、図５に示すシフトレジスタ回路１，図６に示すシフトレジスタ回路２に入力されるクロック信号ｃｋｓ、ｃｋｇ等の振幅を大きくすると、クロック信号等を生成するコントロール回路ＣＴＬ（図４）等の外部回路における消費電力の増大を招くという問題が生ずる。また、信号線による不要幅射も大きな問題となる。
　このため、液晶表示装置の各駆動回路ＳＤ、ＧＤ側にレベルシフタ回路（信号昇圧回路)を搭載することで、上記クロック信号ｃｋｓ、ｃｋｇ等の振幅を大きくすることによる問題を解消することができる。この例について以下の実施形態２において説明する。
　〔実施形態２〕
　本発明の他の実施形態について説明すれば以下の通りである。なお、本実施形態では、前記実施形態１で説明した部材と同一機能を有する部材についての説明は省略する。従って、配線、電極に付記した記号ＳＥ，ＧＥは、それぞれ前記実施形態１と同様に、ＳＥは、ソース電極と同じ材料、同じ工程で形成された配線及び電極を示す記号として使用し、ＧＥは、ゲート電極と同じ材料、同じ工程で形成された配線及び電極を示す記号として使用する。
　図８は、本実施形態に係るデータ信号線駆動回路ＳＤの回路構成図を示す。
　図９は、本実施形態に係る走査信号線駆動回路ＧＤの回路構成図を示す。
　図１０は、図８、図９に示すレベルシフタＬＳの回路構成図を示す。
　図８に示すデータ信号線駆動回路ＳＤは、図５に示すデータ信号線駆動回路ＳＤのシフトレジスタ回路１と同様の構成のシフトレジスタ回路５を備え、当該シフトレジスタ回路５へのクロックパルスＣＬＫ入力側と、スタートパルスＳＰＳ入力側とにレベルシフタＬＳがそれぞれ設けられている。
　なお、図８に示すデータ信号線駆動回路ＳＤは、上記のレベルシフタＬＳ以外の構成については、図５に示すデータ信号線駆動回路ＳＤと同様の構成である。
　また、図９に示す走査信号線駆動回路ＧＤは、図６に示す走査信号線駆動回路ＧＤのシフトレジスタ回路２と同様の構成のシフトレジスタ回路６を備え、当該シフトレジスタ回路６へのクロックパルスＣＬＫ入力側と、スタートパルスＳＰＳ入力側と、ＮＯＲ回路の入力側にレベルシフタＬＳがそれぞれ設けられている。
　なお、図９に示す走査信号線駆動回路ＧＤは、上記のレベルシフタＬＳ以外の構成については、図６に示す走査信号線駆動回路ＧＤと同様の構成である。
　図１０は、上記のレベルシフタＬＳの回路構成図である。すなわち、レベルシフタＬＳは、ｐ型トランジスタであるＭ１、Ｍ２を備え、はり、ｎ型トランジスタであるＭ３～Ｍ４を備えている。
　ここで、図８～図１０に示す何れの回路においても、前記実施形態１の図１と同様に、第１配線、第２配線が設けられている。これら、第１配線、第２配線の関係は前記実施形態１同じである。つまり、出力波形を取り出すために第２配線を形成して、外部機器と電気的に接続可能な接続端子を備えた第１配線を形成し、第１配線と第２配線との間で導通・非導通状態を切り替える構成を有している。
　すなわち、図８に示すデータ信号線駆動回路ＳＤを備えた電子装置では、２つのレベルシフタＬＳ、初段のシフトレジスタＳＲ、初段と次段のアナログスイッチＡＳにおけるそれぞれの出力波形を取り出すための第２配線ＳＥがそれぞれ形成されている。そして、これら第２配線１２は、それぞれ外部機器と電気的に接続可能な接続端子１０３に接続された第１配線１１と交差する複数の交差配線ＳＥａが形成されている。この交差配線ＳＥａと第１配線１１との間には絶縁膜（図示せず）が形成されている。これにより、前記実施形態１で説明したとおり、レーザーを使用することで、必要に応じて、交差配線ＳＥａと第１配線１１との導通・非導通の状態を切り替えることが可能となる。
　つまり、図８に示す電子装置では、データ信号線駆動回路ＳＤからの各出力波形を取り出すための第２配線１２と、外部機器との電気的接続を可能とする接続端子１０３に接続された第１配線１１との導通・非度通の状態を切り替えることで、必要な箇所の出力波形を確認できる。
　図９に示す走査信号線駆動回路ＧＤを備えた電子装置においても、図８に示す電子装置と同様に、データ信号線駆動回路ＳＤからの各出力波形を取り出すための第２配線１２と、外部機器との電気的接続を可能とする接続端子１０４に接続された第１配線１１との導通・非度通の状態を切り替えることで、必要な箇所の出力波形を確認できる。
　図１０に示すレベルシフタＬＳを備えた電子装置では、２つの出力波形を取り出すために２本の第２配線１２が形成されている。そして、これら第２配線１２は、それぞれ外部機器と電気的に接続可能な接続端子１０５に接続された第１配線１１と交差する複数の交差配線ＳＥａが形成されている。この交差配線ＳＥａと第１配線１１との間には絶縁膜（図示せず）が形成されている。
　図１０に示す場合も図８に示す電子装置と同様に、データ信号線駆動回路ＳＤからの各出力波形を取り出すための第２配線１２と、外部機器との電気的接続を可能とする接続端子１０５に接続された第１配線１１との導通・非度通の状態を切り替えることで、必要な箇所の出力波形を確認できる。
　以上のように、本実施形態によれば、電子回路を基板と一体的に形成したモノリシック構造の電子装置においては困難であった電子回路内部の出力波形を取り出して容易に確認できる。これにより、例えば、電子装置完成後に、動作確認のための検査を行った場合、電子回路内部の出力波形を確認できるので、不具合を発見した場合に容易に、不具合の箇所を特定することができる。出力波形確認のための配線の導通・非導通の状態は、繰り返し切り替えることが可能であるので、電子装置が完全に完成する前であっても、出力波形の確認が可能である。この結果、製造途中であっても不具合箇所を特定しやすいので、製造工程内で適切にフィードバックを行うことができ、この結果、装置の歩留まりの向上を図ることが可能となる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、電子回路が基板に一体的に形成された、所謂モノリシック構造の電子装置であれば、どのような電子装置であっても利用することができる。
１　シフトレジスタ回路
２　シフトレジスタ回路
５　シフトレジスタ回路
６　シフトレジスタ回路
１０　液晶表示装置
１１　第１配線
１２　第２配線
１２ａ～１２ｃ　第２配線
１３ａ～１３ｃ　切替部
２０ａ～２０ｃ　コンタクトホール
２１ａ～２１ｃ　切替部
１０１　接続端子
１０１ａ～１０１ｃ　接続端子
１０３　接続端子
１０４　接続端子
１０５　接続端子
２０１　接続端子
２０１ａ～２０１ｃ　接続端子

Claims (15)

  1. 　基板に一体的に形成された電子回路と、
    　当該電子回路とは別に設けられた外部機器と電気的に接続可能な接続端子を有する第１配線と、
    　上記電子回路の出力波形を当該電子回路の外部に取り出すための第２配線と、
    　上記第１配線と上記第２配線との間における導通・非導通の状態を予め設定された回数切り替える切替部とを有することを特徴とする電子装置。
  2. 　上記第１配線は、本線から分岐した分岐配線を有し、
    　上記第２配線は、上記切替部において、上記分岐配線に交差する少なくとも２本の交差配線を有している場合、または、
    　上記第１配線は、本線から分岐した分岐配線を有し、
    　上記分岐配線は、上記切替部において、上記第２配線に交差する少なくとも２本の交差配線を有している場合、
    　上記の何れの場合においても、上記交差配線は、１本ずつ上記分岐配線または第２配線と導通状態になるように形成されていることをと特徴とする請求項１に記載の電子装置。
  3. 　上記の何れの場合においても、上記交差配線は、上記分岐配線または第２配線に対して絶縁膜を介して形成されていることを特徴とする請求項２に記載の電子装置。
  4. 　上記第２配線が、電子回路の出力波形の種類毎に設けられ、
    　上記第１配線が、本線から上記第２配線の本数分以上分岐した分岐配線を有し、
    　上記第２配線は、上記切替部において、上記分岐配線と導通状態になるように形成されていることを特徴とする請求項１に記載の電子装置。
  5. 　上記分岐配線は、上記第１配線の本線に対して絶縁膜を介して交差するように形成されていることを特徴とする請求項４に記載の電子装置。
  6. 　上記接続端子に接続されてた端子配線は、上記第１配線の本線に対して絶縁膜を介して交差するように形成されていることを特徴とする請求項１～５の何れか１項に記載の電子装置。
  7. 　上記第２配線は、電子回路における取り出し対象となる出力波形の配線に電気的に接続された引き出し線と、絶縁膜を介して交差するように形成されていることを特徴とする請求項１～６の何れか１項に記載の電子装置。
  8. 　上記引き出し線の長さは、当該引き出し線と第２配線との交差部に生じる容量が所定値以下になる長さに設定されていることを特徴とする請求項７に記載の電子装置。
  9. 　上記電子回路が直列に複数段設けられているとき、最終段の電子回路に対して上記第１配線及び第２配線を設けたことを特徴とする請求項１～８の何れか１項に記載の電子装置。
  10. 　上記電子回路が直列に複数段設けられているとき、初段の電子回路に対して上記第１配線及び第２配線を設けたことを特徴とする請求項１～８の何れか１項に記載の電子装置。
  11. 　基板に一体的に形成された電子回路を有し、当該電子回路に含まれるトランジスタのソース電極、ドレイン電極、ゲート電極それぞれに接続された信号配線は途中で二手に分岐され、一方の分岐の配線を第１分岐配線とし、他方の分岐の配線を第２分岐配線としたとき、
    　上記第１分岐配線には、外部機器と電気的に接続可能な接続端子が接続され、
    　上記第２分岐配線と、上記各電極への信号供給あるいは信号出力のための配線とを導通・非導通の状態に予め設定された回数切り替える切替部が形成されていることを特徴とする電子装置。
  12. 　上記配線は、上記切替部において、上記第２分岐配線に交差する少なくとも２本の交差配線を有しているとき、
    　上記交差配線は、１本ずつ上記第２分岐配線と導通状態になるように形成され、
    　上記第２分岐配線は、上記切替部において、上記配線に交差する少なくとも２本の交差配線を有しているとき、
    　上記交差配線は、１本ずつ上記配線と導通状態になるように形成されていることをと特徴とする請求項１１に記載の電子装置。
  13. 　上記配線は、上記切替部において、上記第２分岐配線に交差する少なくとも２本の交差配線を有しているとき、
    　上記交差配線は、上記第２分岐配線に対して絶縁膜を介して形成され、
    　上記第２分岐配線は、上記切替部において、上記配線に交差する少なくとも２本の交差配線を有しているとき、
    　上記交差配線は、上記配線に対して絶縁膜を介して形成されていることを特徴とする請求項１２に記載の電子装置。
  14. 　上記電子回路は、シフトレジスタであることを特徴とする請求項１～１３の何れか１項に記載の電子装置。
  15. 　上記第１配線は、上記第２配線との切替部以外の箇所で切断されていることを特徴とする請求項１～１４の何れか１項に記載の電子装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8743095B2 (en) * 2009-09-30 2014-06-03 Sharp Kabushiki Kaisha Electronic apparatus and display panel
CN110428760A (zh) * 2019-06-27 2019-11-08 重庆惠科金渝光电科技有限公司 一种显示面板测试方法、显示面板以及显示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58138064A (ja) * 1982-02-10 1983-08-16 Toshiba Corp 半導体装置及びその評価方法
JPH06216253A (ja) * 1993-01-19 1994-08-05 Sony Corp トリミング装置
JPH07312390A (ja) * 1994-01-12 1995-11-28 Texas Instr Inc <Ti> リプログラマブル電気回路及びリプログラマブル性を可能にするための接続変更方法
JPH088728A (ja) * 1994-04-22 1996-01-12 Semiconductor Energy Lab Co Ltd 冗長化シフトレジスタ回路
JP2000040792A (ja) * 1998-07-22 2000-02-08 Toshiba Corp 半導体装置
JP2001330650A (ja) * 2000-05-23 2001-11-30 Toshiba Corp 表示パネル基板およびその検査方法
JP2004198671A (ja) * 2002-12-18 2004-07-15 Sony Corp 表示装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4819038A (en) * 1986-12-22 1989-04-04 Ibm Corporation TFT array for liquid crystal displays allowing in-process testing
US4820222A (en) * 1986-12-31 1989-04-11 Alphasil, Inc. Method of manufacturing flat panel backplanes including improved testing and yields thereof and displays made thereby
JP2612618B2 (ja) * 1989-10-13 1997-05-21 富士通株式会社 半導体集積回路装置
US6747627B1 (en) 1994-04-22 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Redundancy shift register circuit for driver circuit in active matrix type liquid crystal display device
DE4420988A1 (de) 1994-06-16 1995-12-21 Philips Patentverwaltung Verfahren zum Testen einer integrierten Schaltung sowie integrierte Schaltungsanordnung mit einer Testschaltung
JP3609956B2 (ja) 1998-04-28 2005-01-12 シャープ株式会社 ラッチ回路、シフトレジスタ回路、および画像表示装置
US7196699B1 (en) 1998-04-28 2007-03-27 Sharp Kabushiki Kaisha Latch circuit, shift register circuit, logical circuit and image display device operated with a low consumption of power
US6580411B1 (en) 1998-04-28 2003-06-17 Sharp Kabushiki Kaisha Latch circuit, shift register circuit and image display device operated with a low consumption of power
EP0992809A1 (de) * 1998-09-28 2000-04-12 Siemens Aktiengesellschaft Schaltungsanordnung mit deaktivierbarem Scanpfad
GB2342213B (en) 1998-09-30 2003-01-22 Lg Philips Lcd Co Ltd Thin film transistor substrate with testing circuit
US6380729B1 (en) 1999-02-16 2002-04-30 Alien Technology Corporation Testing integrated circuit dice
JP4498489B2 (ja) * 1999-03-19 2010-07-07 シャープ株式会社 液晶表示装置とその製造方法
JP3439410B2 (ja) * 2000-02-03 2003-08-25 Ｎｅｃエレクトロニクス株式会社 被評価素子を備えた高集積回路チップおよびその被評価素子検査法
US6762735B2 (en) * 2000-05-12 2004-07-13 Semiconductor Energy Laboratory Co., Ltd. Electro luminescence display device and method of testing the same
JP2002116423A (ja) * 2000-10-10 2002-04-19 Sharp Corp 液晶表示装置とその検査方法
US7518602B2 (en) * 2004-12-06 2009-04-14 Semiconductor Energy Laboratory Co., Ltd. Test circuit and display device having the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58138064A (ja) * 1982-02-10 1983-08-16 Toshiba Corp 半導体装置及びその評価方法
JPH06216253A (ja) * 1993-01-19 1994-08-05 Sony Corp トリミング装置
JPH07312390A (ja) * 1994-01-12 1995-11-28 Texas Instr Inc <Ti> リプログラマブル電気回路及びリプログラマブル性を可能にするための接続変更方法
JPH088728A (ja) * 1994-04-22 1996-01-12 Semiconductor Energy Lab Co Ltd 冗長化シフトレジスタ回路
JP2000040792A (ja) * 1998-07-22 2000-02-08 Toshiba Corp 半導体装置
JP2001330650A (ja) * 2000-05-23 2001-11-30 Toshiba Corp 表示パネル基板およびその検査方法
JP2004198671A (ja) * 2002-12-18 2004-07-15 Sony Corp 表示装置

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