JP3439410B2 - 被評価素子を備えた高集積回路チップおよびその被評価素子検査法 - Google Patents
被評価素子を備えた高集積回路チップおよびその被評価素子検査法Info
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- JP3439410B2 JP3439410B2 JP2000026475A JP2000026475A JP3439410B2 JP 3439410 B2 JP3439410 B2 JP 3439410B2 JP 2000026475 A JP2000026475 A JP 2000026475A JP 2000026475 A JP2000026475 A JP 2000026475A JP 3439410 B2 JP3439410 B2 JP 3439410B2
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Description
【０００１】
【発明の属する技術分野】本発明は、検査用プローブが
接触する探針用電極パッドを介して、チップ上に構成さ
れた被評価素子の電気的特性をテストできる構成の高集
積回路チップおよびその被評価素子検査法に関する。
接触する探針用電極パッドを介して、チップ上に構成さ
れた被評価素子の電気的特性をテストできる構成の高集
積回路チップおよびその被評価素子検査法に関する。
【０００２】
【従来の技術】高集積回路チップにおいて、そのチップ
上に構成される各種電子機能素子（例えば、電子放出素
子、回路抵抗素子、ＭＯＳトランジスタなど）の特性を
検査し、評価しておくことは、その回路特性を理解する
上で重要である。そこで、従来から、高集積回路の設計
初期には、各電子機能素子の特性を評価するために、当
該電子機能素子を基板上に構成する際に、同時に、検査
のための被評価素子（所謂、チェック素子）を構成し、
これに対応してチップ上に形成した所要の探針用電極パ
ッドに、検査用プローブを接触させて、前記被評価素子
を検査し、評価することが成されている。
上に構成される各種電子機能素子（例えば、電子放出素
子、回路抵抗素子、ＭＯＳトランジスタなど）の特性を
検査し、評価しておくことは、その回路特性を理解する
上で重要である。そこで、従来から、高集積回路の設計
初期には、各電子機能素子の特性を評価するために、当
該電子機能素子を基板上に構成する際に、同時に、検査
のための被評価素子（所謂、チェック素子）を構成し、
これに対応してチップ上に形成した所要の探針用電極パ
ッドに、検査用プローブを接触させて、前記被評価素子
を検査し、評価することが成されている。
【０００３】しかしながら、通常、被評価素子の種類
は、１チップ上において、１０種に下ることはないの
で、その数に対応する被評価素子および各被評価素子の
ために用意した探針用電極パッドの配置には、かなりの
領域が占有されるので、本質的な機能に関して、チップ
の集積度を低下する畏れがある。特に、探針用電極パッ
ドの大きさは、検査用プローブの大きさによる制約か
ら、通常、１００μｍ角に設計されるので、これに占め
るチップ上の占有領域は、かなり大きくなる。
は、１チップ上において、１０種に下ることはないの
で、その数に対応する被評価素子および各被評価素子の
ために用意した探針用電極パッドの配置には、かなりの
領域が占有されるので、本質的な機能に関して、チップ
の集積度を低下する畏れがある。特に、探針用電極パッ
ドの大きさは、検査用プローブの大きさによる制約か
ら、通常、１００μｍ角に設計されるので、これに占め
るチップ上の占有領域は、かなり大きくなる。
【０００４】そこで、例えば、特公平１−５３５１３号
公報に所載のように、チップ上の空き領域に、集約的に
被評価素子を設けると共に、各被評価素子に共用される
探針用電極パッドを設け、該電極パッドと各被評価素子
とを共通接続配線で予め、接続しておき、あるいは、接
続可能な状態にしておき、ＦＩＢ（ Focused Ion Beam
）などのエネルギービームで、テスト対象が特定され
た（何れかの被評価素子が選択された）際に、不要接続
配線部分を切断し、あるいは、所要接続配線部分を接続
することが提案されている。そして、このように、探針
用電極パッドを共用することによる占有領域の縮小で、
チップの集約度が低減されるのを回避できる。
公報に所載のように、チップ上の空き領域に、集約的に
被評価素子を設けると共に、各被評価素子に共用される
探針用電極パッドを設け、該電極パッドと各被評価素子
とを共通接続配線で予め、接続しておき、あるいは、接
続可能な状態にしておき、ＦＩＢ（ Focused Ion Beam
）などのエネルギービームで、テスト対象が特定され
た（何れかの被評価素子が選択された）際に、不要接続
配線部分を切断し、あるいは、所要接続配線部分を接続
することが提案されている。そして、このように、探針
用電極パッドを共用することによる占有領域の縮小で、
チップの集約度が低減されるのを回避できる。
【０００５】
【発明が解決しようとする課題】しかし、ここで問題に
なるのは、共通接続配線を予め設けることで、そのため
に必要な占有空間がかなり必要になること、選択された
被評価素子と探針用電極パッドとの間の配線抵抗に、か
なりのバラ付きがあり、検査に際しての評価に影響する
ことである。
なるのは、共通接続配線を予め設けることで、そのため
に必要な占有空間がかなり必要になること、選択された
被評価素子と探針用電極パッドとの間の配線抵抗に、か
なりのバラ付きがあり、検査に際しての評価に影響する
ことである。
【０００６】本発明は、上記事情に基づいてなされたも
ので、その第１の目的とするところは、共通配線を設け
ることによる占有空間を回避し、選択された被評価素子
についてのみ接続配線を設けることで、被評価素子とこ
れに対応する共通探針用電極パッドとで占める占有空間
を縮小し、集積度を低下することなく、比較的容易にチ
ップ上の空き領域を確保できるようにした、被評価素子
を備えた高集積回路チップおよびその被評価素子検査法
を提供するにある。
ので、その第１の目的とするところは、共通配線を設け
ることによる占有空間を回避し、選択された被評価素子
についてのみ接続配線を設けることで、被評価素子とこ
れに対応する共通探針用電極パッドとで占める占有空間
を縮小し、集積度を低下することなく、比較的容易にチ
ップ上の空き領域を確保できるようにした、被評価素子
を備えた高集積回路チップおよびその被評価素子検査法
を提供するにある。
【０００７】また、本発明の第２の目的とするところ
は、チップ上に構成された被評価素子毎に共通探針用電
極パッドとの接続配線を設け、検査に際して、選択され
た被評価素子に係わる、前記電極パッドと他の被評価素
子との接続配線を切断することで、検査時の評価に影響
しない配線抵抗で、各被評価素子と前記電極パッドとの
接続配線を予め用意できるようにした、被評価素子を備
えた高集積回路チップおよび被評価素子検査法を提供す
るにある。
は、チップ上に構成された被評価素子毎に共通探針用電
極パッドとの接続配線を設け、検査に際して、選択され
た被評価素子に係わる、前記電極パッドと他の被評価素
子との接続配線を切断することで、検査時の評価に影響
しない配線抵抗で、各被評価素子と前記電極パッドとの
接続配線を予め用意できるようにした、被評価素子を備
えた高集積回路チップおよび被評価素子検査法を提供す
るにある。
【０００８】
【課題を解決するための手段】前記第１の目的を達成す
るために、本発明では、検査用プローブが接触する探針
用電極パッドを介して、チップ上に構成された被評価素
子の電気的特性をテストできる構成の高集積回路チップ
において、内部セル領域の周囲にある空き領域に、前記
チップ上に構成される電子機能素子についての被評価素
子を、集約的に構成し、これに共用する探針用電極パッ
ドを設けると共に、被評価素子に対しては、前記電極パ
ッドとの接続配線に必要なルートを確保する空隙を、前
記空き領域に設けていることを特徴とする。
るために、本発明では、検査用プローブが接触する探針
用電極パッドを介して、チップ上に構成された被評価素
子の電気的特性をテストできる構成の高集積回路チップ
において、内部セル領域の周囲にある空き領域に、前記
チップ上に構成される電子機能素子についての被評価素
子を、集約的に構成し、これに共用する探針用電極パッ
ドを設けると共に、被評価素子に対しては、前記電極パ
ッドとの接続配線に必要なルートを確保する空隙を、前
記空き領域に設けていることを特徴とする。
【０００９】また、本発明では、検査用プローブが接触
する探針用電極パッドを介して、チップ上に被評価素子
を構成した高集積回路チップでの、被評価素子検査法に
おいて、前記チップ上には、予め、内部セル領域の周囲
にある空き領域に、前記チップ上に構成される電子機能
素子についての被評価素子を、集約的に構成し、これに
共用する探針用電極パッドを設けると共に、被評価素子
に対しては、前記電極パッドとの接続配線に必要なルー
トを確保する空隙を、前記空き領域に設けてあり、テス
トの対象となる被評価素子を選択した段階で、エネルギ
ービームを用いて、当該被評価素子を前記電極パッドに
接続するために、前記接続配線を形成し、その後に評価
のためのテストを行うことを特徴とする。
する探針用電極パッドを介して、チップ上に被評価素子
を構成した高集積回路チップでの、被評価素子検査法に
おいて、前記チップ上には、予め、内部セル領域の周囲
にある空き領域に、前記チップ上に構成される電子機能
素子についての被評価素子を、集約的に構成し、これに
共用する探針用電極パッドを設けると共に、被評価素子
に対しては、前記電極パッドとの接続配線に必要なルー
トを確保する空隙を、前記空き領域に設けてあり、テス
トの対象となる被評価素子を選択した段階で、エネルギ
ービームを用いて、当該被評価素子を前記電極パッドに
接続するために、前記接続配線を形成し、その後に評価
のためのテストを行うことを特徴とする。
【００１０】更に、前記第２の目的を達成するために、
本発明では、検査用プローブが接触する探針用電極パッ
ドを介して、チップ上に構成された被評価素子の電気的
特性をテストできる構成の高集積回路チップにおいて、
内部セル領域の周囲にある空き領域に、前記チップ上に
構成される電子機能素子についての被評価素子を、集約
的に構成し、これに共用する探針用電極パッドを設ける
と共に、各被評価素子毎に、前記電極パッドとの接続配
線を、前記空き領域に形成していることを特徴とする。
本発明では、検査用プローブが接触する探針用電極パッ
ドを介して、チップ上に構成された被評価素子の電気的
特性をテストできる構成の高集積回路チップにおいて、
内部セル領域の周囲にある空き領域に、前記チップ上に
構成される電子機能素子についての被評価素子を、集約
的に構成し、これに共用する探針用電極パッドを設ける
と共に、各被評価素子毎に、前記電極パッドとの接続配
線を、前記空き領域に形成していることを特徴とする。
【００１１】また、本発明では、検査用プローブが接触
する探針用電極パッドを介して、チップ上に被評価素子
を構成した高集積回路チップでの、被評価素子検査法に
おいて、前記チップ上には、予め、内部セル領域の周囲
にある空き領域に、前記チップ上に構成される電子機能
素子についての被評価素子を、集約的に構成し、これに
共用する探針用電極パッドを設けると共に、各被評価素
子毎に、前記電極パッドとの接続配線を、前記空き領域
に形成してあり、テストの対象となる被評価素子を選択
した段階で、選択された被評価素子と前記電極パッドと
を接続する接続配線以外での、前記電極パッドに係わる
他の被評価素子の接続配線を、エネルギービームを用い
て、切断することを特徴とする。
する探針用電極パッドを介して、チップ上に被評価素子
を構成した高集積回路チップでの、被評価素子検査法に
おいて、前記チップ上には、予め、内部セル領域の周囲
にある空き領域に、前記チップ上に構成される電子機能
素子についての被評価素子を、集約的に構成し、これに
共用する探針用電極パッドを設けると共に、各被評価素
子毎に、前記電極パッドとの接続配線を、前記空き領域
に形成してあり、テストの対象となる被評価素子を選択
した段階で、選択された被評価素子と前記電極パッドと
を接続する接続配線以外での、前記電極パッドに係わる
他の被評価素子の接続配線を、エネルギービームを用い
て、切断することを特徴とする。
【００１２】
【発明の実施の形態】次に、本発明を、以下に示す２つ
の実施の形態について、具体的に説明する。なお、図１
は本発明に係わる高集積回路基板の模式的平面図であ
り、図２ないし図６は第１の実施の形態における検査時
の各被評価素子（所謂、チェック素子）と共通探針用電
極パッドの配置およびこれらに対する接続配線の事例を
示す模式図である。また、図７は接続配線の形成に際し
て電極パッドを同時形成する変形例を示す模式図であ
る。
の実施の形態について、具体的に説明する。なお、図１
は本発明に係わる高集積回路基板の模式的平面図であ
り、図２ないし図６は第１の実施の形態における検査時
の各被評価素子（所謂、チェック素子）と共通探針用電
極パッドの配置およびこれらに対する接続配線の事例を
示す模式図である。また、図７は接続配線の形成に際し
て電極パッドを同時形成する変形例を示す模式図であ
る。
【００１３】更に、図８は第２の実施の形態における接
続配線を示す模式図、図９ないし図１２は、選択された
被評価素子について、接続配線を特定する場合の、接続
配線の切断の事例を示す模式図である。
続配線を示す模式図、図９ないし図１２は、選択された
被評価素子について、接続配線を特定する場合の、接続
配線の切断の事例を示す模式図である。
【００１４】図１には、検査用プローブ（図示せず）が
接触する探針用電極パッド（後述する）を介して、チッ
プ１上に構成された被評価素子の電気的特性をテストで
きる構成の高集積回路基板が示されている。なお、通常
のように、チップ１上には、その中央に内部セル領域２
が構成され、また、この外部接続用端子としての多数の
電極パッド３が、内部セル領域２の各辺縁外側に位置し
て、配列形成されている。
接触する探針用電極パッド（後述する）を介して、チッ
プ１上に構成された被評価素子の電気的特性をテストで
きる構成の高集積回路基板が示されている。なお、通常
のように、チップ１上には、その中央に内部セル領域２
が構成され、また、この外部接続用端子としての多数の
電極パッド３が、内部セル領域２の各辺縁外側に位置し
て、配列形成されている。
【００１５】また、この実施の形態では、空き領域とし
て、チップ１の１つのコーナー部に、チップ１上（特
に、内部セル領域２）に構成される各種電子機能素子の
評価のために、被評価素子４〜７、および、これに共通
する探針用電極パッド８ａ〜８ｃが、前記電子機能素子
の構成と同時に、集約的に構成・配置されている。
て、チップ１の１つのコーナー部に、チップ１上（特
に、内部セル領域２）に構成される各種電子機能素子の
評価のために、被評価素子４〜７、および、これに共通
する探針用電極パッド８ａ〜８ｃが、前記電子機能素子
の構成と同時に、集約的に構成・配置されている。
【００１６】なお、他の実施の形態として、チップ１の
他のコーナー部など、幾つかに分けて、更なる被評価素
子および共通探針用電極パッド（何れも図示せず）を、
集約的に構成・配置しても良いことは勿論である。
他のコーナー部など、幾つかに分けて、更なる被評価素
子および共通探針用電極パッド（何れも図示せず）を、
集約的に構成・配置しても良いことは勿論である。
【００１７】（第１の実施の形態）この実施の形態での
高集積回路チップにおいて、被評価素子４〜７に対して
は、電極パッド８ａ〜８ｃとの接続配線（後述する）に
必要なルートを確保する空隙を、前記空き領域に設けて
いる。なお、被評価素子４〜７は、例えば、電子放出素
子、メタル容量素子、抵抗などである。
高集積回路チップにおいて、被評価素子４〜７に対して
は、電極パッド８ａ〜８ｃとの接続配線（後述する）に
必要なルートを確保する空隙を、前記空き領域に設けて
いる。なお、被評価素子４〜７は、例えば、電子放出素
子、メタル容量素子、抵抗などである。
【００１８】前記接続配線は、被評価素子を選択して、
テストする際に、ＦＩＢなどのエネルギービームを用い
て、選択された被評価素子の１つと、これに対応する前
記電極パッドとを接続するように、前記空隙に形成す
る。この各事例が、図２〜図６に示されている。
テストする際に、ＦＩＢなどのエネルギービームを用い
て、選択された被評価素子の１つと、これに対応する前
記電極パッドとを接続するように、前記空隙に形成す
る。この各事例が、図２〜図６に示されている。
【００１９】即ち、当初のチップには、図２に示すよう
に、接続配線は形成されていないが、テストの対象とな
る被評価素子が選択された段階で、例えば、電子放出素
子としての被評価素子４が検査のために選択されると、
検査用プローブを用いた検査に先立って、まず、被評価
素子４と電極パッド８ａおよび８ｂとの間に、ＦＩＢな
どのエネルギービームで、例えば、Ａｌなどの金属イオ
ンを線状に注入し、所要の配線抵抗値で、接続配線９ａ
を形成する（図３を参照）。
に、接続配線は形成されていないが、テストの対象とな
る被評価素子が選択された段階で、例えば、電子放出素
子としての被評価素子４が検査のために選択されると、
検査用プローブを用いた検査に先立って、まず、被評価
素子４と電極パッド８ａおよび８ｂとの間に、ＦＩＢな
どのエネルギービームで、例えば、Ａｌなどの金属イオ
ンを線状に注入し、所要の配線抵抗値で、接続配線９ａ
を形成する（図３を参照）。
【００２０】同様に、メタル容量素子としての被評価素
子５が選択されると、検査用プローブを用いた検査に先
立って、まず、被評価素子５と電極パッド８ａおよび８
ｂとの間に、ＦＩＢなどのエネルギービームで、例え
ば、Ａｌなどの金属イオンを線状に注入し、所要の配線
抵抗値で、接続配線９ｂを形成する（図３を参照）。
子５が選択されると、検査用プローブを用いた検査に先
立って、まず、被評価素子５と電極パッド８ａおよび８
ｂとの間に、ＦＩＢなどのエネルギービームで、例え
ば、Ａｌなどの金属イオンを線状に注入し、所要の配線
抵抗値で、接続配線９ｂを形成する（図３を参照）。
【００２１】また、抵抗素子としての被評価素子６ある
いは７が選択されると、検査用プローブを用いた検査に
先立って、まず、被評価素子６あるいは７と電極パッド
８ａおよび８ｃとの間に、ＦＩＢなどのエネルギービー
ムで、例えば、Ａｌなどの金属イオンを線状に注入し、
所要の配線抵抗値で、接続配線９ｃあるいは９ｄを形成
する（図４および図５を参照）。
いは７が選択されると、検査用プローブを用いた検査に
先立って、まず、被評価素子６あるいは７と電極パッド
８ａおよび８ｃとの間に、ＦＩＢなどのエネルギービー
ムで、例えば、Ａｌなどの金属イオンを線状に注入し、
所要の配線抵抗値で、接続配線９ｃあるいは９ｄを形成
する（図４および図５を参照）。
【００２２】なお、各被評価素子には、接続配線のため
の端子部を外側に延出しておくと良い。これは、エネル
ギービームによる、被評価素子への熱的影響を回避する
ためである。
の端子部を外側に延出しておくと良い。これは、エネル
ギービームによる、被評価素子への熱的影響を回避する
ためである。
【００２３】このように、空き領域には、集約的に、被
評価素子および共通探針用電極パッドのみが構成・配置
されており、共通接続配線がなく、従って、そのための
占有領域を削減できる。そして、ここで必要なのは、空
き領域において、選択された１つの被評価素子とこれに
対応する電極パッドとの間に、専用の接続配線を設ける
ための空隙を残すことだけである。即ち、前記空隙は、
１配線分を通す幅であればよい。
評価素子および共通探針用電極パッドのみが構成・配置
されており、共通接続配線がなく、従って、そのための
占有領域を削減できる。そして、ここで必要なのは、空
き領域において、選択された１つの被評価素子とこれに
対応する電極パッドとの間に、専用の接続配線を設ける
ための空隙を残すことだけである。即ち、前記空隙は、
１配線分を通す幅であればよい。
【００２４】斯くして、被評価素子とこれに対応する共
通探針用電極パッドとで占める占有空間を縮小し、集積
度を低下することなく、比較的容易にチップ上の空き領
域を確保できる。
通探針用電極パッドとで占める占有空間を縮小し、集積
度を低下することなく、比較的容易にチップ上の空き領
域を確保できる。
【００２５】なお、図７に示すように、共通探針用電極
パッドの一部（その全部でも良いが）を、被評価素子の
選択後に、その専用の接続配線を構成する時、同時に形
成しても良い。このような変形は、本発明の技術的範疇
に属するものである。
パッドの一部（その全部でも良いが）を、被評価素子の
選択後に、その専用の接続配線を構成する時、同時に形
成しても良い。このような変形は、本発明の技術的範疇
に属するものである。
【００２６】（第２の実施の形態）この実施の形態で
は、各被評価素子４〜７毎に、電極パッド８ａ〜８ｃと
の接続配線９ａ〜９ｄを、チップ１上での各種電子機能
素子（図示せず）の構成と同時に、前記被評価素子およ
び共通探針用電極パッドを集約的に構成・配置する際
に、予め、前記空き領域に形成している。なお、この実
施の形態における接続配線は、各被評価素子毎に、専用
の回線で、対応する電極パッドに接続される構成である
（図８を参照）。
は、各被評価素子４〜７毎に、電極パッド８ａ〜８ｃと
の接続配線９ａ〜９ｄを、チップ１上での各種電子機能
素子（図示せず）の構成と同時に、前記被評価素子およ
び共通探針用電極パッドを集約的に構成・配置する際
に、予め、前記空き領域に形成している。なお、この実
施の形態における接続配線は、各被評価素子毎に、専用
の回線で、対応する電極パッドに接続される構成である
（図８を参照）。
【００２７】そして、被評価素子を選択して、その特性
評価のテストをする際に、選択された被評価素子と前記
電極パッドとを接続する接続配線以外での、前記電極パ
ッドに係わる他の被評価素子の接続配線を、ＦＩＢなど
のエネルギービームを用いて切断するのである。
評価のテストをする際に、選択された被評価素子と前記
電極パッドとを接続する接続配線以外での、前記電極パ
ッドに係わる他の被評価素子の接続配線を、ＦＩＢなど
のエネルギービームを用いて切断するのである。
【００２８】例えば、図９は、電子放電素子としての被
評価素子４が選択された場合を示しており、電極パッド
８ｂにおけるメタル容量素子５への接続配線９ｂの一部
のみを切断すればよい。これは、被評価素子４に対応す
る電極パッド８ａ、８ｂに関する検査プローブ（図示せ
ず）の接触により、検査が行われるためであって、この
際には、電極パッド８ｃとの接続配線は関係ない。
評価素子４が選択された場合を示しており、電極パッド
８ｂにおけるメタル容量素子５への接続配線９ｂの一部
のみを切断すればよい。これは、被評価素子４に対応す
る電極パッド８ａ、８ｂに関する検査プローブ（図示せ
ず）の接触により、検査が行われるためであって、この
際には、電極パッド８ｃとの接続配線は関係ない。
【００２９】また、図１０に示す構成は、メタル容量素
子としての被評価素子５が選択された場合であり、ここ
では、電子パッド８ｂにおける接続配線９ａのみを切断
すればよい。更に、抵抗素子としての被評価素子６（図
１１を参照）あるいは被評価素子７（図１２を参照）が
選択された場合には、電子パッド８ｃにおける一方の不
使用接続線９ｄあるいは９ｃを切断すればよい。
子としての被評価素子５が選択された場合であり、ここ
では、電子パッド８ｂにおける接続配線９ａのみを切断
すればよい。更に、抵抗素子としての被評価素子６（図
１１を参照）あるいは被評価素子７（図１２を参照）が
選択された場合には、電子パッド８ｃにおける一方の不
使用接続線９ｄあるいは９ｃを切断すればよい。
【００３０】このように、この実施の形態では、チップ
１上に構成された被評価素子４〜７毎に共通探針用電極
パッド８ａ〜８ｃとの接続配線９ａ〜９ｄを設け、検査
に際して、選択された被評価素子に係わる、前記電極パ
ッドと他の被評価素子との接続配線を切断する。従っ
て、各被評価素子毎に独立して接続配線を持つので、検
査時の評価に影響しない配線抵抗で、各被評価素子と前
記電極パッドとの接続配線を予め用意できる。
１上に構成された被評価素子４〜７毎に共通探針用電極
パッド８ａ〜８ｃとの接続配線９ａ〜９ｄを設け、検査
に際して、選択された被評価素子に係わる、前記電極パ
ッドと他の被評価素子との接続配線を切断する。従っ
て、各被評価素子毎に独立して接続配線を持つので、検
査時の評価に影響しない配線抵抗で、各被評価素子と前
記電極パッドとの接続配線を予め用意できる。
【００３１】
【実施例】次に、本発明の更に詳細な具体的構成を以下
に例示する。ここでは、探針用電極パッドには、その面
積が６０×６０μｍの正方形のものを３個、使用し、例
えば、チップ上の各種電子機能素子に対応して、２０個
の、特性評価のための被評価素子を前記電極パッドと共
に、チップ上の空き領域に、集約的に構成・配置する。
に例示する。ここでは、探針用電極パッドには、その面
積が６０×６０μｍの正方形のものを３個、使用し、例
えば、チップ上の各種電子機能素子に対応して、２０個
の、特性評価のための被評価素子を前記電極パッドと共
に、チップ上の空き領域に、集約的に構成・配置する。
【００３２】ここでは、従来型の配列で、被評価素子２
０個について、それぞれ、専用の電極パッド（各３個）
を設けた場合（合計：６０個の電極パッドが必要）と比
較すると、約４６０×４６０μｍ2から約１００×１０
０μｍ2までの占用面積を減少することができる。これ
は、先述の両実施の形態での、チップサイズの縮小、集
積度の向上につながる。
０個について、それぞれ、専用の電極パッド（各３個）
を設けた場合（合計：６０個の電極パッドが必要）と比
較すると、約４６０×４６０μｍ2から約１００×１０
０μｍ2までの占用面積を減少することができる。これ
は、先述の両実施の形態での、チップサイズの縮小、集
積度の向上につながる。
【００３３】しかも、第１の実施の形態に示すように、
接続配線を、検査のための、被評価素子の選択後に行う
形式では、予め、共用電極パッドに対して、全ての被評
価素子のために接続配線を設けているもの（一部断線、
あるいは、一部接続）に比べて、接続配線に要するルー
トの設置領域も縮小できることになり、更なるチップサ
イズの縮小、集積度の向上をもたらすことになる。
接続配線を、検査のための、被評価素子の選択後に行う
形式では、予め、共用電極パッドに対して、全ての被評
価素子のために接続配線を設けているもの（一部断線、
あるいは、一部接続）に比べて、接続配線に要するルー
トの設置領域も縮小できることになり、更なるチップサ
イズの縮小、集積度の向上をもたらすことになる。
【００３４】
【発明の効果】本発明は、以上詳述したようになり、検
査用プローブが接触する探針用電極パッドを介して、チ
ップ上に構成された被評価素子の電気的特性をテストで
きる構成の高集積回路チップにおいて、内部セル領域の
周囲にある空き領域に、前記チップ上に構成される電子
機能素子についての被評価素子を、集約的に構成し、こ
れに共用する探針用電極パッドを設けると共に、被評価
素子に対しては、前記電極パッドとの接続配線に必要な
ルートを確保する空隙を、前記空き領域に設けている。
査用プローブが接触する探針用電極パッドを介して、チ
ップ上に構成された被評価素子の電気的特性をテストで
きる構成の高集積回路チップにおいて、内部セル領域の
周囲にある空き領域に、前記チップ上に構成される電子
機能素子についての被評価素子を、集約的に構成し、こ
れに共用する探針用電極パッドを設けると共に、被評価
素子に対しては、前記電極パッドとの接続配線に必要な
ルートを確保する空隙を、前記空き領域に設けている。
【００３５】そして、本発明では、テストの対象となる
被評価素子を選択した段階で、エネルギービームを用い
て、当該被評価素子を前記電極パッドに接続するため
に、前記接続配線を形成し、その後に評価のためのテス
トを行う。
被評価素子を選択した段階で、エネルギービームを用い
て、当該被評価素子を前記電極パッドに接続するため
に、前記接続配線を形成し、その後に評価のためのテス
トを行う。
【００３６】従って、共通配線を設けることによる占有
空間を回避し、選択された被評価素子についてのみ接続
配線を設けることで、被評価素子とこれに対応する共通
探針用電極パッドとで占める占有空間を縮小し、集積度
を低下することなく、比較的容易にチップ上の空き領域
を確保できる。
空間を回避し、選択された被評価素子についてのみ接続
配線を設けることで、被評価素子とこれに対応する共通
探針用電極パッドとで占める占有空間を縮小し、集積度
を低下することなく、比較的容易にチップ上の空き領域
を確保できる。
【００３７】また、本発明は、検査用プローブが接触す
る探針用電極パッドを介して、チップ上に構成された被
評価素子の電気的特性をテストできる構成の高集積回路
チップにおいて、内部セル領域の周囲にある空き領域
に、前記チップ上に構成される電子機能素子についての
被評価素子を、集約的に構成し、これに共用する探針用
電極パッドを設けると共に、各被評価素子毎に、前記電
極パッドとの接続配線を、前記空き領域に形成してい
る。
る探針用電極パッドを介して、チップ上に構成された被
評価素子の電気的特性をテストできる構成の高集積回路
チップにおいて、内部セル領域の周囲にある空き領域
に、前記チップ上に構成される電子機能素子についての
被評価素子を、集約的に構成し、これに共用する探針用
電極パッドを設けると共に、各被評価素子毎に、前記電
極パッドとの接続配線を、前記空き領域に形成してい
る。
【００３８】そして、本発明では、テストの対象となる
被評価素子を選択した段階で、選択された被評価素子と
前記電極パッドとを接続する接続配線以外での、前記電
極パッドに係わる他の被評価素子の接続配線を、エネル
ギービームを用いて、切断するのである。
被評価素子を選択した段階で、選択された被評価素子と
前記電極パッドとを接続する接続配線以外での、前記電
極パッドに係わる他の被評価素子の接続配線を、エネル
ギービームを用いて、切断するのである。
【００３９】従って、検査時の評価に影響しない配線抵
抗で、各被評価素子と前記電極パッドとの接続配線を予
め用意できる。
抗で、各被評価素子と前記電極パッドとの接続配線を予
め用意できる。
【図１】本発明に係わる高集積回路基板の模式的平面図
である。
である。
【図２】第１の実施の形態における検査時の各被評価素
子と共通探針用電極パッドとに対する配置の事例を示す
模式図である。
子と共通探針用電極パッドとに対する配置の事例を示す
模式図である。
【図３】同じく、検査時における各被評価素子と共通探
針用電極パッドとに対する接続配線の事例（１）を示す
模式図である。
針用電極パッドとに対する接続配線の事例（１）を示す
模式図である。
【図４】同じく、検査時における各被評価素子と共通探
針用電極パッドとに対する接続配線の事例（２）を示す
模式図である。
針用電極パッドとに対する接続配線の事例（２）を示す
模式図である。
【図５】同じく、検査時における各被評価素子と共通探
針用電極パッドとに対する接続配線の事例（３）を示す
模式図である。
針用電極パッドとに対する接続配線の事例（３）を示す
模式図である。
【図６】同じく、検査時における各被評価素子と共通探
針用電極パッドとに対する接続配線の事例（４）を示す
模式図である。
針用電極パッドとに対する接続配線の事例（４）を示す
模式図である。
【図７】第１の実施の形態における検査時の各被評価素
子と共通探針用電極パッドとに対する接続配線の変形例
を示す模式図である。
子と共通探針用電極パッドとに対する接続配線の変形例
を示す模式図である。
【図８】本発明に係わる第２の実施の形態における接続
配線を示す模式図である。
配線を示す模式図である。
【図９】同じく、選択された被評価素子について、接続
配線を特定する場合の、接続配線の切断の事例（１）を
示す模式図である。
配線を特定する場合の、接続配線の切断の事例（１）を
示す模式図である。
【図１０】同じく、接続配線の切断の事例（２）を示す
模式図である。
模式図である。
【図１１】同じく、接続配線の切断の事例（３）を示す
模式図である。
模式図である。
【図１２】同じく、接続配線の切断の事例（４）を示す
模式図である。
模式図である。
１ チップ
２ 内部セル領域
３ 電極パッド
４〜７ 被評価素子
８ａ〜８ｃ 探針用電極パッド
９ａ〜９ｄ 接続配線
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/04
H01L 21/822
H01L 21/66
Claims (6)
- 【請求項１】 検査用プローブが接触する探針用電極パ
ッドを介して、チップ上に構成された被評価素子の電気
的特性をテストできる構成の高集積回路チップにおい
て、 内部セル領域の周囲にある空き領域に、前記チップ上に
構成される電子機能素子についての被評価素子を、集約
的に構成し、これに共用する探針用電極パッドを設ける
と共に、被評価素子に対しては、前記電極パッドとの接
続配線に必要なルートを確保する空隙を、前記空き領域
に設けていることを特徴とする、被評価素子を備えた高
集積回路チップ。 - 【請求項２】 前記接続配線は、被評価素子を選択し
て、テストする際に、エネルギービームを用いて、被評
価素子と前記電極パッドとを接続するように、前記空隙
に形成することを特徴とする請求項１に記載の、被評価
素子を備えた高集積回路チップ。 - 【請求項３】 前記電極パッドは、少なくとも、その一
部を、前記接続配線の形成時に形成することを特徴とす
る請求項２に記載の、被評価素子を備えた高集積回路チ
ップ。 - 【請求項４】 前記空き領域は、チップのコーナー部に
位置していることを特徴とする請求項１ないし３の何れ
かに記載の、被評価素子を備えた高集積回路チップ。 - 【請求項５】 検査用プローブが接触する探針用電極パ
ッドを介して、チップ上に被評価素子を構成した高集積
回路チップでの、被評価素子検査法において、 前記チップ上には、予め、内部セル領域の周囲にある空
き領域に、前記チップ上に構成される電子機能素子につ
いての被評価素子を、集約的に構成し、これに共用する
探針用電極パッドを設けると共に、被評価素子に対して
は、前記電極パッドとの接続配線に必要なルートを確保
する空隙を、前記空き領域に設けてあり、テストの対象
となる被評価素子を選択した段階で、エネルギービーム
を用いて、当該被評価素子を前記電極パッドに接続する
ために、前記接続配線を形成し、その後に評価のための
テストを行うことを特徴とする、高集積回路チップの被
評価素子検査法。 - 【請求項６】 前記電極パッドは、少なくとも、その一
部を、前記接続配線の形成時に形成することを特徴とす
る請求項５に記載の、高集積回路チップの被評価素子検
査法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026475A JP3439410B2 (ja) | 2000-02-03 | 2000-02-03 | 被評価素子を備えた高集積回路チップおよびその被評価素子検査法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026475A JP3439410B2 (ja) | 2000-02-03 | 2000-02-03 | 被評価素子を備えた高集積回路チップおよびその被評価素子検査法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001217390A JP2001217390A (ja) | 2001-08-10 |
| JP3439410B2 true JP3439410B2 (ja) | 2003-08-25 |
Family
ID=18552205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000026475A Expired - Fee Related JP3439410B2 (ja) | 2000-02-03 | 2000-02-03 | 被評価素子を備えた高集積回路チップおよびその被評価素子検査法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3439410B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2500053C2 (ru) * | 2009-06-09 | 2013-11-27 | Шарп Кабусики Кайся | Электронное устройство |
| JP6432443B2 (ja) * | 2015-05-20 | 2018-12-05 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP7101457B2 (ja) * | 2017-04-13 | 2022-07-15 | 株式会社日本マイクロニクス | 電気的接続装置 |
-
2000
- 2000-02-03 JP JP2000026475A patent/JP3439410B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001217390A (ja) | 2001-08-10 |
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