JPH088728A - 冗長化シフトレジスタ回路 - Google Patents
冗長化シフトレジスタ回路Info
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- JPH088728A JPH088728A JP7120677A JP12067795A JPH088728A JP H088728 A JPH088728 A JP H088728A JP 7120677 A JP7120677 A JP 7120677A JP 12067795 A JP12067795 A JP 12067795A JP H088728 A JPH088728 A JP H088728A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタで構成されたシフトレジス
タ回路の信頼性を向上させるための構成を提供する。 【構成】 薄膜トランジスタで構成されたシフトレジス
タ回路に関し、直列接続したシフトレジスタを冗長化し
て有することでシフトレジスタ回路を構成する。直列接
続したシフトレジスタ回路を検査する回路を有し、なお
かつ検査後不良であるシフトレジスタ回路を検出した場
合、正常なシフトレジスタ回路を選択することができる
切り替えスイッチ回路を有する。このようにして、シフ
トレジスタ回路の信頼性を向上させることができる。
タ回路の信頼性を向上させるための構成を提供する。 【構成】 薄膜トランジスタで構成されたシフトレジス
タ回路に関し、直列接続したシフトレジスタを冗長化し
て有することでシフトレジスタ回路を構成する。直列接
続したシフトレジスタ回路を検査する回路を有し、なお
かつ検査後不良であるシフトレジスタ回路を検出した場
合、正常なシフトレジスタ回路を選択することができる
切り替えスイッチ回路を有する。このようにして、シフ
トレジスタ回路の信頼性を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタで構
成されるシフトレジスタ回路に関し、特に冗長化したシ
フトレジスタ回路に関する。
成されるシフトレジスタ回路に関し、特に冗長化したシ
フトレジスタ回路に関する。
【０００２】
【従来の技術】薄膜トランジスタを使用したシフトレジ
スタは、イメージセンサ・液晶表示装置の駆動回路に用
いられ、特に最近アクティブマトリクス型の表示装置の
駆動回路に用いることが盛んである。アクティブマトリ
クス型の表示装置とは、マトリクスの各交差部に画素が
配置され、全ての画素にはスイッチング用の素子が設け
られており、画像情報はスイッチング素子のオン・オフ
によって制御されるものをいう。このような表示装置の
表示媒体としては液晶、プラズマ、その他、電気的に光
学特性（反射率、屈折率、透過率、発光強度等）を変化
させることが可能な物体、状態を用いる。本発明ではス
イッチング素子として、特に三端子素子、すなわち、ゲ
ート、ソース、ドレインを有する電界効果型トランジス
タを用いる。
スタは、イメージセンサ・液晶表示装置の駆動回路に用
いられ、特に最近アクティブマトリクス型の表示装置の
駆動回路に用いることが盛んである。アクティブマトリ
クス型の表示装置とは、マトリクスの各交差部に画素が
配置され、全ての画素にはスイッチング用の素子が設け
られており、画像情報はスイッチング素子のオン・オフ
によって制御されるものをいう。このような表示装置の
表示媒体としては液晶、プラズマ、その他、電気的に光
学特性（反射率、屈折率、透過率、発光強度等）を変化
させることが可能な物体、状態を用いる。本発明ではス
イッチング素子として、特に三端子素子、すなわち、ゲ
ート、ソース、ドレインを有する電界効果型トランジス
タを用いる。
【０００３】また、マトリクスにおける行とは、当該行
に平行に配置された信号線（ゲート線）が当該行のトラ
ンジスタのゲート電極に接続されているものを言い、列
とは、当該列に平行に配置された信号線（ソース線）が
当該列のトランジスタのソース（もしくはドレイン）電
極に接続されているものを言う。さらに、ゲート線を駆
動する回路をゲート駆動回路、ソース線を駆動する回路
をソース駆動回路と称する。
に平行に配置された信号線（ゲート線）が当該行のトラ
ンジスタのゲート電極に接続されているものを言い、列
とは、当該列に平行に配置された信号線（ソース線）が
当該列のトランジスタのソース（もしくはドレイン）電
極に接続されているものを言う。さらに、ゲート線を駆
動する回路をゲート駆動回路、ソース線を駆動する回路
をソース駆動回路と称する。
【０００４】前記ゲート駆動回路ではアクティブマトリ
クス型表示装置の垂直方向走査タイミングの信号を発生
するため、垂直方向のゲート線数のシフトレジスタが１
列に直列に接続している。このようにして、該ゲート駆
動回路でアクティブマトリクス型表示装置内の薄膜トラ
ンジスタのスイッチングを行なっている。前記ソース駆
動回路ではアクティブマトリクス型表示装置の表示する
画像データの水平方向画像データを表示させるため、水
平方向のソース線数のシフトレジスタが１列に直列に接
続している。また水平走査信号に同期したラッチパルス
で前記アナログスイッチをオン・オフする。このように
して、該ソース駆動回路でアクティブマトリクス型表示
装置内の薄膜トランジスタに電流を流し、液晶セルの配
向をコントロールしている。
クス型表示装置の垂直方向走査タイミングの信号を発生
するため、垂直方向のゲート線数のシフトレジスタが１
列に直列に接続している。このようにして、該ゲート駆
動回路でアクティブマトリクス型表示装置内の薄膜トラ
ンジスタのスイッチングを行なっている。前記ソース駆
動回路ではアクティブマトリクス型表示装置の表示する
画像データの水平方向画像データを表示させるため、水
平方向のソース線数のシフトレジスタが１列に直列に接
続している。また水平走査信号に同期したラッチパルス
で前記アナログスイッチをオン・オフする。このように
して、該ソース駆動回路でアクティブマトリクス型表示
装置内の薄膜トランジスタに電流を流し、液晶セルの配
向をコントロールしている。
【０００５】一般のアクティブマトリクス型表示装置に
ついて図５で説明する。シフトレジスタＸで水平方向走
査タイミングの信号を発生させ、ビデオ信号を前記タイ
ミング信号でアナログメモリに保持させる。前記アナロ
グメモリに保持された画像データは、前記ラッチパルス
によるタイミングでアナログバッファに入力される。前
記アナログバッファは、前記ラッチパルスによるタイミ
ングで画像データをアクティブマトリクス型表示装置内
の薄膜トランジスタのソース線に供給する。
ついて図５で説明する。シフトレジスタＸで水平方向走
査タイミングの信号を発生させ、ビデオ信号を前記タイ
ミング信号でアナログメモリに保持させる。前記アナロ
グメモリに保持された画像データは、前記ラッチパルス
によるタイミングでアナログバッファに入力される。前
記アナログバッファは、前記ラッチパルスによるタイミ
ングで画像データをアクティブマトリクス型表示装置内
の薄膜トランジスタのソース線に供給する。
【０００６】一方シフトレジスタＹは、垂直方向走査タ
イミングの信号を発生させ、前記アクティブマトリクス
型表示装置内の薄膜トランジスタのゲート線に信号を入
力することで、該薄膜トランジスタのソース線に加えら
れた電流が流れ、該薄膜トランジスタのドレイン線に接
続された液晶の配向を決める。以上のようにして、アク
ティブマトリクス型表示装置は動作している。一般にシ
フトレジスタは、図６に示すような回路がありＤ型フリ
ップフロップを使用したものが多く用いられる。図６ａ
はアナログスイッチを使用したものであり、図６ｂはク
ロックトインバータを使用したものである。以下その動
作を説明する。
イミングの信号を発生させ、前記アクティブマトリクス
型表示装置内の薄膜トランジスタのゲート線に信号を入
力することで、該薄膜トランジスタのソース線に加えら
れた電流が流れ、該薄膜トランジスタのドレイン線に接
続された液晶の配向を決める。以上のようにして、アク
ティブマトリクス型表示装置は動作している。一般にシ
フトレジスタは、図６に示すような回路がありＤ型フリ
ップフロップを使用したものが多く用いられる。図６ａ
はアナログスイッチを使用したものであり、図６ｂはク
ロックトインバータを使用したものである。以下その動
作を説明する。
【０００７】図６ａにおいて、動作クロックＣＫのレベ
ルＨ、入力信号データのレベルＨの場合、ａ−１の相補
型トランスミッションゲートが導通し、入力信号データ
は、ａ−２の相補型インバータ回路に入力される。従っ
てａ−２の相補型インバータ回路の出力端子では信号の
レベルはＬになる。尚、この時ａ−４・ａ−５各々の相
補型トランスミッションゲートは非導通状態である。
ルＨ、入力信号データのレベルＨの場合、ａ−１の相補
型トランスミッションゲートが導通し、入力信号データ
は、ａ−２の相補型インバータ回路に入力される。従っ
てａ−２の相補型インバータ回路の出力端子では信号の
レベルはＬになる。尚、この時ａ−４・ａ−５各々の相
補型トランスミッションゲートは非導通状態である。
【０００８】動作クロックＣＫがレベルＬに変化する
と、ａ−１の相補型トランスミッションゲートは非導通
状態になり、ａ−４・ａ−５の相補型トランスミッショ
ンゲートが導通状態になる。このことにより信号のレベ
ルは、ａ−２の相補型インバータ回路の出力端子で見る
と、Ｌで保持される。
と、ａ−１の相補型トランスミッションゲートは非導通
状態になり、ａ−４・ａ−５の相補型トランスミッショ
ンゲートが導通状態になる。このことにより信号のレベ
ルは、ａ−２の相補型インバータ回路の出力端子で見る
と、Ｌで保持される。
【０００９】また、ａ−５の相補型トランスミッション
ゲートが導通状態になるため、ａ−６の相補型インバー
タ回路の出力端子では、レベルＨの出力となる。この
時、ａ−８の相補型トランスミッションゲートは非導通
状態である。
ゲートが導通状態になるため、ａ−６の相補型インバー
タ回路の出力端子では、レベルＨの出力となる。この
時、ａ−８の相補型トランスミッションゲートは非導通
状態である。
【００１０】動作クロックＣＫがレベルＨに再び変化す
ると、ａ−５の相補型トランスミッションゲートが非導
通状態になり、ａ−８の相補型トランスミッションゲー
トは導通状態になり、以前の信号のレベルを保持する。
従って、ａ−６の相補型インバータ回路の出力端子でみ
ると、動作クロックＣＫに同期して、入力信号データの
レベルＨを保持することが可能になる。
ると、ａ−５の相補型トランスミッションゲートが非導
通状態になり、ａ−８の相補型トランスミッションゲー
トは導通状態になり、以前の信号のレベルを保持する。
従って、ａ−６の相補型インバータ回路の出力端子でみ
ると、動作クロックＣＫに同期して、入力信号データの
レベルＨを保持することが可能になる。
【００１１】以上のようにして、トランスミッションゲ
ートを使用してＤ型フリップフロップが構成できる。ま
た、入力信号データのレベルがＬの場合も同様である。
ートを使用してＤ型フリップフロップが構成できる。ま
た、入力信号データのレベルがＬの場合も同様である。
【００１２】図６ｂにおいて、動作クロックＣＫのレベ
ルＨ、入力信号データのレベルＨの場合、ｂ−１の相補
型クロックトインバータ回路の出力端子での信号レベル
はＬになり、ｂ−２の相補型インバータ回路の出力端子
での信号レベルはＨになる。この時ｂ−３・ｂ−４各々
の相補型クロックトインバータ回路は非導通状態であ
る。
ルＨ、入力信号データのレベルＨの場合、ｂ−１の相補
型クロックトインバータ回路の出力端子での信号レベル
はＬになり、ｂ−２の相補型インバータ回路の出力端子
での信号レベルはＨになる。この時ｂ−３・ｂ−４各々
の相補型クロックトインバータ回路は非導通状態であ
る。
【００１３】動作クロックＣＫのレベルがＬに変化する
と、ｂ−３とｂ−４の相補型クロックトインバータ回路
が導通する。従って、ｂ−２の相補型インバータ回路の
出力端子では信号レベルＨを保持する。そして、ｂ−５
の相補型インバータ回路の出力端子での信号レベルはＨ
になる。この時ｂ−６の相補型クロックトインバータ回
路は非導通状態である。
と、ｂ−３とｂ−４の相補型クロックトインバータ回路
が導通する。従って、ｂ−２の相補型インバータ回路の
出力端子では信号レベルＨを保持する。そして、ｂ−５
の相補型インバータ回路の出力端子での信号レベルはＨ
になる。この時ｂ−６の相補型クロックトインバータ回
路は非導通状態である。
【００１４】動作クロックＣＫのレベルが再びＨに変化
すると、ｂ−４の相補型クロックトインバータ回路は非
導通状態になり、ｂ−６の相補型クロックトインバータ
回路は導通状態になる。従って、ｂ−５の相補型インバ
ータ回路の出力端子では、動作クロックの周期に同期し
て、入力信号データのレベルＨを保持することが可能に
なる。以上のようにして、クロックトインバータからＤ
型フリップフロップが構成される。尚、入力信号データ
のレベルがＬでも同様である。
すると、ｂ−４の相補型クロックトインバータ回路は非
導通状態になり、ｂ−６の相補型クロックトインバータ
回路は導通状態になる。従って、ｂ−５の相補型インバ
ータ回路の出力端子では、動作クロックの周期に同期し
て、入力信号データのレベルＨを保持することが可能に
なる。以上のようにして、クロックトインバータからＤ
型フリップフロップが構成される。尚、入力信号データ
のレベルがＬでも同様である。
【００１５】
【発明が解決しようとする課題】従来のアクティブマト
リクス型表示装置のゲート・ソース駆動回路を構成して
いる各々のシフトレジスタ回路は、図２ａ・ｂで示すよ
うに前記表示装置のゲート線またはソース線と同数のシ
フトレジスタが直列に接続している。ゲート駆動回路の
場合、各シフトレジスタの出力は図２ａに示すようにイ
ンバータ型のバッファ回路を介してゲート線に接続され
ている。ソース駆動回路の場合、各シフトレジスタの出
力は図２ｂに示すようにインバータ型のバッファ回路を
介して、サンプリング用トランスミッションゲートの制
御端子に接続されている。
リクス型表示装置のゲート・ソース駆動回路を構成して
いる各々のシフトレジスタ回路は、図２ａ・ｂで示すよ
うに前記表示装置のゲート線またはソース線と同数のシ
フトレジスタが直列に接続している。ゲート駆動回路の
場合、各シフトレジスタの出力は図２ａに示すようにイ
ンバータ型のバッファ回路を介してゲート線に接続され
ている。ソース駆動回路の場合、各シフトレジスタの出
力は図２ｂに示すようにインバータ型のバッファ回路を
介して、サンプリング用トランスミッションゲートの制
御端子に接続されている。
【００１６】このため、前記直列に接続したシフトレジ
スタの内、最低１個不具合のシフトレジスタが存在する
と、該不具合シフトレジスタ及び前記不具合シフトレジ
スタより後段に接続されるシフトレジスタから出力する
前記表示装置の画像データと走査タイミングが正常でな
くなり、正確な画像が得られなくなるという問題点を有
している。この問題はシフトレジスタの製造上の歩留り
が原因となっている。
スタの内、最低１個不具合のシフトレジスタが存在する
と、該不具合シフトレジスタ及び前記不具合シフトレジ
スタより後段に接続されるシフトレジスタから出力する
前記表示装置の画像データと走査タイミングが正常でな
くなり、正確な画像が得られなくなるという問題点を有
している。この問題はシフトレジスタの製造上の歩留り
が原因となっている。
【００１７】
【課題を解決するための手段】上述の課題を解決するた
め、本発明は次に示す手段を施す。図１に示すように、
シフトレジスタ単独（例えばＳＲＡi ）を複数個直列接
続したものを、１つのシフトレジスタ行と定義する。そ
して、複数のシフトレジスタ行と複数のシフトレジスタ
行の出力を選択するスイッチ回路１−２を、１つのシフ
トレジスタ群と定義する。
め、本発明は次に示す手段を施す。図１に示すように、
シフトレジスタ単独（例えばＳＲＡi ）を複数個直列接
続したものを、１つのシフトレジスタ行と定義する。そ
して、複数のシフトレジスタ行と複数のシフトレジスタ
行の出力を選択するスイッチ回路１−２を、１つのシフ
トレジスタ群と定義する。
【００１８】このとき、任意の１列のシフトレジスタ行
を主系のシフトレジスタ行と定め、それ以外を予備系の
シフトレジスタ行と定める。前記シフトレジスタ群を複
数直列に接続して、前記ゲート・ソース駆動回路を構成
するシフトレジスタ回路とする。前記シフトレジスタ群
の主系・予備系の各々のシフトレジスタ行に対して前記
各系に障害検知用端子１−１を備え、各シフトレジスタ
行が正常動作するか確認できることを特徴とする。
を主系のシフトレジスタ行と定め、それ以外を予備系の
シフトレジスタ行と定める。前記シフトレジスタ群を複
数直列に接続して、前記ゲート・ソース駆動回路を構成
するシフトレジスタ回路とする。前記シフトレジスタ群
の主系・予備系の各々のシフトレジスタ行に対して前記
各系に障害検知用端子１−１を備え、各シフトレジスタ
行が正常動作するか確認できることを特徴とする。
【００１９】前記シフトレジスタ群を接続している出力
配線に、前記シフトレジスタ行を選択するためのシフト
レジスタ行切り替えスイッチ１−２を備えることを特徴
とする。
配線に、前記シフトレジスタ行を選択するためのシフト
レジスタ行切り替えスイッチ１−２を備えることを特徴
とする。
【００２０】前記シフトレジスタ行切り替えスイッチ１
−２は、常に電圧を印加しておき、任意の一方のバイア
スに振ることにより、スイッチング動作することを特徴
とするバイアス回路を有する。
−２は、常に電圧を印加しておき、任意の一方のバイア
スに振ることにより、スイッチング動作することを特徴
とするバイアス回路を有する。
【００２１】前記シフトレジスタ行を選択すると同時
に、前記シフトレジスタ行内のシフトレジスタ数と同数
の前記シフトレジスタ列切り替えスイッチ１−３を備え
ることを特徴とする。
に、前記シフトレジスタ行内のシフトレジスタ数と同数
の前記シフトレジスタ列切り替えスイッチ１−３を備え
ることを特徴とする。
【００２２】前記シフトレジスタ列切り替えスイッチ１
−３は、多入力信号の内１つの信号を選択して出力信号
とする。この時、該出力信号を選択する信号は前記バイ
アス回路の出力信号を利用して作られる。
−３は、多入力信号の内１つの信号を選択して出力信号
とする。この時、該出力信号を選択する信号は前記バイ
アス回路の出力信号を利用して作られる。
【００２３】前記障害検知用端子１−１で前記主系のシ
フトレジスタ行を検査し、不具合があった場合、前記予
備系の任意のシフトレジスタ行を前記障害検知用端子１
−１で検査し問題がなければ、前記シフトレジスタ行切
り替えスイッチ１−２を該予備系のシフトレジスタ行に
接続する。それと同時に、前記シフトレジスタ列切りり
替えスイッチ１−３も予備系のシフトレジスタ行に接続
する。以上のようにして、前記シフトレジスタ群内のシ
フトレジスタ行を冗長化することで、前記シフトレジス
タ回路全体の歩留りを向上させることができる。
フトレジスタ行を検査し、不具合があった場合、前記予
備系の任意のシフトレジスタ行を前記障害検知用端子１
−１で検査し問題がなければ、前記シフトレジスタ行切
り替えスイッチ１−２を該予備系のシフトレジスタ行に
接続する。それと同時に、前記シフトレジスタ列切りり
替えスイッチ１−３も予備系のシフトレジスタ行に接続
する。以上のようにして、前記シフトレジスタ群内のシ
フトレジスタ行を冗長化することで、前記シフトレジス
タ回路全体の歩留りを向上させることができる。
【００２４】
【実施例】まず、本発明に使用する薄膜デバイスについ
て説明する。ここでは相補型インバータ回路を例にと
る。ガラス基板（コーニング７０５９等の低アルカリガ
ラスまたは石英ガラス等を使用する。）上に下地酸化膜
として厚さ１０００〜３０００Åの酸化珪素膜を形成し
た。この酸化膜の形成方法としては、酸素雰囲気中での
スパッタ法を使用した。しかし、より量産性を高めるに
は、ＴＥＯＳをプラズマＣＶＤ法で分解・堆積した膜を
用いてもよい。
て説明する。ここでは相補型インバータ回路を例にと
る。ガラス基板（コーニング７０５９等の低アルカリガ
ラスまたは石英ガラス等を使用する。）上に下地酸化膜
として厚さ１０００〜３０００Åの酸化珪素膜を形成し
た。この酸化膜の形成方法としては、酸素雰囲気中での
スパッタ法を使用した。しかし、より量産性を高めるに
は、ＴＥＯＳをプラズマＣＶＤ法で分解・堆積した膜を
用いてもよい。
【００２５】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によって非晶質珪素膜を３００〜５０００Å、好ましく
は５００〜１０００Å堆積し、これを、５５０〜６００
℃の還元雰囲気に４〜４８時間放置して、結晶化せしめ
た。この工程の後に、レーザ照射によっておこなって、
さらに結晶化の度合いを高めてもよい。そして、このよ
うにして結晶化させた珪素膜をパターニングして島状領
域１、２を形成した。さらに、この上にスパッタ法によ
って厚さ７００〜１５００Åの酸化珪素膜３を形成し
た。
によって非晶質珪素膜を３００〜５０００Å、好ましく
は５００〜１０００Å堆積し、これを、５５０〜６００
℃の還元雰囲気に４〜４８時間放置して、結晶化せしめ
た。この工程の後に、レーザ照射によっておこなって、
さらに結晶化の度合いを高めてもよい。そして、このよ
うにして結晶化させた珪素膜をパターニングして島状領
域１、２を形成した。さらに、この上にスパッタ法によ
って厚さ７００〜１５００Åの酸化珪素膜３を形成し
た。
【００２６】その後、厚さ１０００Å〜３μｍのアルミ
ニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ
％のＳｃ（スカンジウム）を含む）膜を電子ビーム蒸着
法もしくはスパッタ法によって形成した。そして、フォ
トレジスト（例えば、東京応化製、ＯＦＰＲ８００／３
０ｃｐ）をスピンコート法によって形成した。フォトレ
ジストの形成前に、陽極酸化法によって厚さ１００〜１
０００Åの酸化アルミニウム膜を表面に形成しておく
と、フォトレジストとの密着性が良く、また、フォトレ
ジストからの電流のリークを抑制することにより、後の
陽極酸化工程において、多孔質陽極酸化物を側面のみに
形成するうえで有効であった。その後、フォトレジスト
とアルミニウム膜をパターニングして、アルミニウム膜
と一緒にエッチングし、ゲート電極４、５及びマスク膜
６、７とした。（図１０ａ）
ニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ
％のＳｃ（スカンジウム）を含む）膜を電子ビーム蒸着
法もしくはスパッタ法によって形成した。そして、フォ
トレジスト（例えば、東京応化製、ＯＦＰＲ８００／３
０ｃｐ）をスピンコート法によって形成した。フォトレ
ジストの形成前に、陽極酸化法によって厚さ１００〜１
０００Åの酸化アルミニウム膜を表面に形成しておく
と、フォトレジストとの密着性が良く、また、フォトレ
ジストからの電流のリークを抑制することにより、後の
陽極酸化工程において、多孔質陽極酸化物を側面のみに
形成するうえで有効であった。その後、フォトレジスト
とアルミニウム膜をパターニングして、アルミニウム膜
と一緒にエッチングし、ゲート電極４、５及びマスク膜
６、７とした。（図１０ａ）
【００２７】さらにこれに電解液中で電流を通じて陽極
酸化し、厚さ３０００〜６０００Å、例えば、厚さ５０
００Åの陽極酸化物を形成した。陽極酸化は、３〜２０
％のクエン酸もしくはショウ酸、燐酸、クロム酸、硫酸
等の酸性水溶液を用いておこない、１０〜３０Ｖの一定
電流をゲート電極に印加すればよい。本実施例ではシュ
ウ酸溶液（３０℃）中で電圧を１０Ｖとし、２０〜４０
分、陽極酸化した。陽極酸化物の厚さは陽極酸化時間に
よって制御した。（図１０ｂ）
酸化し、厚さ３０００〜６０００Å、例えば、厚さ５０
００Åの陽極酸化物を形成した。陽極酸化は、３〜２０
％のクエン酸もしくはショウ酸、燐酸、クロム酸、硫酸
等の酸性水溶液を用いておこない、１０〜３０Ｖの一定
電流をゲート電極に印加すればよい。本実施例ではシュ
ウ酸溶液（３０℃）中で電圧を１０Ｖとし、２０〜４０
分、陽極酸化した。陽極酸化物の厚さは陽極酸化時間に
よって制御した。（図１０ｂ）
【００２８】次に、マスクを除去し、再び電解溶液中に
おいて、ゲート電極に電流を印加した。今回は、３〜１
０％の酒石液、硼酸、硝酸が含まれたエチレングルコー
ル溶液を用いた。溶液の温度は１０℃前後の室温より低
い方が良好な酸化膜が得られた。このため、ゲート電極
の上面および側面にバリヤ型の陽極酸化物１０、１１が
形成された。陽極酸化物１０、１１の厚さは印加電圧に
比例し、例えば、印加電圧が１５０Ｖでは２０００Åの
陽極酸化物が形成された。陽極酸化物１０、１１の厚さ
は必要とされるオフセットの大きさによって決定した
が、３０００Å以上の厚さの陽極酸化物を得るには２５
０Ｖ以上の高電圧が必要であり、薄膜トランジスタの特
性に悪影響を及ぼすので３０００Å以下の厚さとするこ
とが好ましい。本実施例では８０〜１５０Ｖまで上昇さ
せ、必要とする陽極酸化膜１０、１１の厚さによって電
圧を選択した。
おいて、ゲート電極に電流を印加した。今回は、３〜１
０％の酒石液、硼酸、硝酸が含まれたエチレングルコー
ル溶液を用いた。溶液の温度は１０℃前後の室温より低
い方が良好な酸化膜が得られた。このため、ゲート電極
の上面および側面にバリヤ型の陽極酸化物１０、１１が
形成された。陽極酸化物１０、１１の厚さは印加電圧に
比例し、例えば、印加電圧が１５０Ｖでは２０００Åの
陽極酸化物が形成された。陽極酸化物１０、１１の厚さ
は必要とされるオフセットの大きさによって決定した
が、３０００Å以上の厚さの陽極酸化物を得るには２５
０Ｖ以上の高電圧が必要であり、薄膜トランジスタの特
性に悪影響を及ぼすので３０００Å以下の厚さとするこ
とが好ましい。本実施例では８０〜１５０Ｖまで上昇さ
せ、必要とする陽極酸化膜１０、１１の厚さによって電
圧を選択した。
【００２９】注目すべきは、バリヤ型の陽極酸化が後の
工程であるにもかかわらず、多孔質の陽極酸化物の外側
にバリヤ型の陽極酸化物ができるのではなく、バリヤ型
の陽極酸化物１０、１１は多孔質陽極酸化物８、９とゲ
ート電極４、５の間に形成されることである。
工程であるにもかかわらず、多孔質の陽極酸化物の外側
にバリヤ型の陽極酸化物ができるのではなく、バリヤ型
の陽極酸化物１０、１１は多孔質陽極酸化物８、９とゲ
ート電極４、５の間に形成されることである。
【００３０】そして、ドライエッチング法（もしくはウ
ェットエッチング法）によって絶縁膜３をエッチングし
た。このエッチング深さは任意であり、下に存在する活
性層が露出するまでエッチングをおこなっても、その途
中でとめてもよい。しかし、量産性・歩留り・均一性の
観点からは、活性層に至るまでエッチングすることが望
ましい。この際には陽極酸化物８、９、およびゲート電
極４、５に覆われた領域の下側の絶縁膜（ゲート絶縁
膜）にはもとの厚さの絶縁膜１２、１３が残される。
（図１０ｃ）
ェットエッチング法）によって絶縁膜３をエッチングし
た。このエッチング深さは任意であり、下に存在する活
性層が露出するまでエッチングをおこなっても、その途
中でとめてもよい。しかし、量産性・歩留り・均一性の
観点からは、活性層に至るまでエッチングすることが望
ましい。この際には陽極酸化物８、９、およびゲート電
極４、５に覆われた領域の下側の絶縁膜（ゲート絶縁
膜）にはもとの厚さの絶縁膜１２、１３が残される。
（図１０ｃ）
【００３１】その後、陽極酸化物８、９を除去した。エ
ッチャントとしては、燐酸系の溶液、例えば、燐酸、酢
酸、硝酸の混酸等が好ましい。この際、燐酸系のエッチ
ャントにおいては、多孔質陽極酸化物のエッチングレー
トはバリヤ型陽極酸化物のエッチングレートの１０倍以
上である。したがって、バリヤ型の陽極酸化物１０、１
１は、燐酸系のエッチャントでは実質的にエッチングさ
れないので、内側のゲート電極を守ることができた。
ッチャントとしては、燐酸系の溶液、例えば、燐酸、酢
酸、硝酸の混酸等が好ましい。この際、燐酸系のエッチ
ャントにおいては、多孔質陽極酸化物のエッチングレー
トはバリヤ型陽極酸化物のエッチングレートの１０倍以
上である。したがって、バリヤ型の陽極酸化物１０、１
１は、燐酸系のエッチャントでは実質的にエッチングさ
れないので、内側のゲート電極を守ることができた。
【００３２】この構造で加速したＮ型もしくはＰ型の不
純物のイオンを活性層に注入することによって、ソース
・ドレインを形成した。まず、左側の薄膜トランジスタ
領域をマスク１４によって覆った状態で、イオンドーピ
ング法によって、比較的低速（典型的には、加速電圧は
５〜３０ｋＶ）の燐イオンを照射した。本実施例では加
速電圧は２０ｋＶとした。ドーピングガスとしてはフォ
スフィン（ＰＨ3 ）を用いた。ドーズ量は５×１０14〜
５×１０15ｃｍ-2とした。この工程では、燐イオンは絶
縁膜１３を透過できないので、活性層のうち、表面の露
出された領域のみ注入され、Ｎチャネル型薄膜トランジ
スタのドレイン１５、ソース１６が形成された。（図１
０ｄ）
純物のイオンを活性層に注入することによって、ソース
・ドレインを形成した。まず、左側の薄膜トランジスタ
領域をマスク１４によって覆った状態で、イオンドーピ
ング法によって、比較的低速（典型的には、加速電圧は
５〜３０ｋＶ）の燐イオンを照射した。本実施例では加
速電圧は２０ｋＶとした。ドーピングガスとしてはフォ
スフィン（ＰＨ3 ）を用いた。ドーズ量は５×１０14〜
５×１０15ｃｍ-2とした。この工程では、燐イオンは絶
縁膜１３を透過できないので、活性層のうち、表面の露
出された領域のみ注入され、Ｎチャネル型薄膜トランジ
スタのドレイン１５、ソース１６が形成された。（図１
０ｄ）
【００３３】次に、同じくイオンドーピング法によっ
て、比較的高速（典型的には、加速電圧は６０〜１２０
ｋＶ）の燐イオンを照射した。本実施例では加速電圧は
９０ｋＶとした。ドーズ量は１×１０13〜５×１０14ｃ
ｍ-2とした。この工程では、燐イオンは絶縁膜１３を透
過して、その下の領域にも到達するが、ドーズ量が少な
いので、低濃度のＮ型領域１７、１８が形成された。
（図１０ｅ）
て、比較的高速（典型的には、加速電圧は６０〜１２０
ｋＶ）の燐イオンを照射した。本実施例では加速電圧は
９０ｋＶとした。ドーズ量は１×１０13〜５×１０14ｃ
ｍ-2とした。この工程では、燐イオンは絶縁膜１３を透
過して、その下の領域にも到達するが、ドーズ量が少な
いので、低濃度のＮ型領域１７、１８が形成された。
（図１０ｅ）
【００３４】燐のドーピングが終了したのち、マスク１
４を除去し、今度は、Ｎチャネル型薄膜トランジスタを
マスクして、同様に、Ｐチャネル型薄膜トランジスタに
もソース１９、ドレイン２０、低濃度のＰ型領域２１、
２２を形成した。そして、ＫｒＦエキシマレーザ（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、活性
層中に導入された不純物イオンの活性化をおこなった。
４を除去し、今度は、Ｎチャネル型薄膜トランジスタを
マスクして、同様に、Ｐチャネル型薄膜トランジスタに
もソース１９、ドレイン２０、低濃度のＰ型領域２１、
２２を形成した。そして、ＫｒＦエキシマレーザ（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、活性
層中に導入された不純物イオンの活性化をおこなった。
【００３５】最後に、全面に層間絶縁物２３として、Ｃ
ＶＤ法によって酸化珪素膜を厚さ３０００〜６０００Å
形成した。そして、薄膜トランジスタのソース・ドレイ
ンにコンタクトホールを形成し、アルミニウム配線・電
極２４、２５、２６を形成した。さらに２００〜４００
℃で水素アニールをおこなった。以上によって、薄膜ト
ランジスタを用いた相補型インバータ回路が完成した。
（図１０ｆ） 本実施例で述べるシフトレジスタは前記の相補型インバ
ータを基本にしたものである。尚、駆動回路に用いられ
るシフトレジスタは、アクティブマトリクス型表示装置
の画素ＴＦＴと同一基板上に形成される。
ＶＤ法によって酸化珪素膜を厚さ３０００〜６０００Å
形成した。そして、薄膜トランジスタのソース・ドレイ
ンにコンタクトホールを形成し、アルミニウム配線・電
極２４、２５、２６を形成した。さらに２００〜４００
℃で水素アニールをおこなった。以上によって、薄膜ト
ランジスタを用いた相補型インバータ回路が完成した。
（図１０ｆ） 本実施例で述べるシフトレジスタは前記の相補型インバ
ータを基本にしたものである。尚、駆動回路に用いられ
るシフトレジスタは、アクティブマトリクス型表示装置
の画素ＴＦＴと同一基板上に形成される。
【００３６】以下、本発明の実施例を説明する。図３に
実施例を示す。本実施例では、シフトレジスタ群内のシ
フトレジスタ行を構成するシフトレジスタの数は３個、
主系・予備系のシフトレジスタ行は各１行の合計２行の
場合で、シフトレジスタ群の数は正の整数かつ３の倍数
（Ｎ／３）の場合を図示する。最初に前記障害検知用端
子で主系シフトレジスタ行を検査して、正常であれば前
記シフトレジスタ行切り替えスイッチを主系シフトレジ
スタ行に接続する。前記障害検知用端子で前記主系シフ
トレジスタ行に不具合があれば、前記シフトレジスタ行
切り替えスイッチを予備系シフトレジスタ行に接続す
る。
実施例を示す。本実施例では、シフトレジスタ群内のシ
フトレジスタ行を構成するシフトレジスタの数は３個、
主系・予備系のシフトレジスタ行は各１行の合計２行の
場合で、シフトレジスタ群の数は正の整数かつ３の倍数
（Ｎ／３）の場合を図示する。最初に前記障害検知用端
子で主系シフトレジスタ行を検査して、正常であれば前
記シフトレジスタ行切り替えスイッチを主系シフトレジ
スタ行に接続する。前記障害検知用端子で前記主系シフ
トレジスタ行に不具合があれば、前記シフトレジスタ行
切り替えスイッチを予備系シフトレジスタ行に接続す
る。
【００３７】従来のシフトレジスタ回路と本発明による
シフトレジスタ回路について比較する。図２のシフトレ
ジスタＳＲi １個あたりの不良率をｆn （０＜ｆn ＜
１）とする。図２より直列接続しているシフトレジスタ
の数をＮ（Ｎは正の整数かつ３の倍数）とすると、図２
の従来のシフトレジスタ回路が正常動作する確率Ａ
n は、 Ａn ＝（１−ｆn ）N となる。
シフトレジスタ回路について比較する。図２のシフトレ
ジスタＳＲi １個あたりの不良率をｆn （０＜ｆn ＜
１）とする。図２より直列接続しているシフトレジスタ
の数をＮ（Ｎは正の整数かつ３の倍数）とすると、図２
の従来のシフトレジスタ回路が正常動作する確率Ａ
n は、 Ａn ＝（１−ｆn ）N となる。
【００３８】図３より、シフトレジスタ群内のシフトレ
ジスタ行を構成するシフトレジスタＳＲＭi 、ＳＲＳi
の各々の不良率もｆn （０＜ｆn ＜１）で同じとする。
図３よりシフトレジスタ行の１行を全て直列接続したと
きのシフトレジスタの数をＮ（Ｎは正の整数かつ３の倍
数）とする。また、シフトレジスタ行の１行を３個のシ
フトレジスタで構成する。
ジスタ行を構成するシフトレジスタＳＲＭi 、ＳＲＳi
の各々の不良率もｆn （０＜ｆn ＜１）で同じとする。
図３よりシフトレジスタ行の１行を全て直列接続したと
きのシフトレジスタの数をＮ（Ｎは正の整数かつ３の倍
数）とする。また、シフトレジスタ行の１行を３個のシ
フトレジスタで構成する。
【００３９】図３より１つのシフトレジスタ群の正常に
動作しない確率Ｂn は、 Ｂn ＝｛１−（１−ｆn ）3 ｝2 従って図３よりシフトレジスタ回路全体が正常に動作す
る確率Ｃn は、シフトレジスタ群の数がＮ／３であるこ
とから Ｃn ＝［１−｛１−（１−ｆn ）3 ｝2 ］N/3 ＝［１−
｛１−２（１−ｆn ）3 ＋（１−ｆn ）6 ｝］N/3 ＝
［（１−ｆn ）3 ｛２−（１−ｆn ）3 ｝］N/3 ここで、Ｆn ＝１−ｆn 、ｒ＝Ｎ／３（ｒは正の整数）
とすると、 Ａn ＝Ｆn 3r Ｃn ＝Ｆn 3r（２−Ｆn 3 ）r となる。
動作しない確率Ｂn は、 Ｂn ＝｛１−（１−ｆn ）3 ｝2 従って図３よりシフトレジスタ回路全体が正常に動作す
る確率Ｃn は、シフトレジスタ群の数がＮ／３であるこ
とから Ｃn ＝［１−｛１−（１−ｆn ）3 ｝2 ］N/3 ＝［１−
｛１−２（１−ｆn ）3 ＋（１−ｆn ）6 ｝］N/3 ＝
［（１−ｆn ）3 ｛２−（１−ｆn ）3 ｝］N/3 ここで、Ｆn ＝１−ｆn 、ｒ＝Ｎ／３（ｒは正の整数）
とすると、 Ａn ＝Ｆn 3r Ｃn ＝Ｆn 3r（２−Ｆn 3 ）r となる。
【００４０】ここで、０＜ｆn ＜１より、 ０＜（１−ｆn ）＝Ｆn ＜１ ０＜Ｆn 3 ＜１ 故に、 １＜（２−Ｆn 3 ）＜２ １＜（２−Ｆn 3 ）r ＜２r よって Ｃn −Ａn ＝Ｆn 3r｛（２−Ｆn 3 ）r −１｝＞０ 従って、Ａn ＜Ｃn となる。
【００４１】例えば、ソース駆動回路内のシフトレジス
タの数を、Ｎ＝４８０で、該シフトレジスタの不良率を
０．００１とすると、従来のソース駆動回路が正常に動
作する確率Ａn ’は、 Ａn ’＝（１−０．００１）480 ＝０．６１９ となる。本発明による冗長化したソース駆動回路が正常
に動作する確率Ｃn ’は、 Ｃn ’＝［１−｛１−（１−（０．００１）3 ｝2 ］
480/3 ＝０．９９９ となる。よって、Ａn ’＜Ｃn ’が確認された。
タの数を、Ｎ＝４８０で、該シフトレジスタの不良率を
０．００１とすると、従来のソース駆動回路が正常に動
作する確率Ａn ’は、 Ａn ’＝（１−０．００１）480 ＝０．６１９ となる。本発明による冗長化したソース駆動回路が正常
に動作する確率Ｃn ’は、 Ｃn ’＝［１−｛１−（１−（０．００１）3 ｝2 ］
480/3 ＝０．９９９ となる。よって、Ａn ’＜Ｃn ’が確認された。
【００４２】以上のように、シフトレジスタ行を冗長化
した場合の方が正常に動作する確率は高くなることがわ
かる。これは、シフトレジスタ単独の不良率が同じであ
ると仮定する限り、シフトレジスタ行内の接続シフトレ
ジスタ数・シフトレジスタ行数・シフトレジスタ群数に
関係なく、普遍的に成立することがわかる。
した場合の方が正常に動作する確率は高くなることがわ
かる。これは、シフトレジスタ単独の不良率が同じであ
ると仮定する限り、シフトレジスタ行内の接続シフトレ
ジスタ数・シフトレジスタ行数・シフトレジスタ群数に
関係なく、普遍的に成立することがわかる。
【００４３】前記シフトレジスタ行切り替えスイッチの
構成についての説明を以下図１１ででおこなう。前記シ
フトレジスタ行の出力端子を行専用のマルチプレクサ回
路の入力端子に接続する。前記各シフトレジスタ行に対
応して、出力端子を持ったバイアス回路を設け、バイア
ス回路出力端子をプライオリティエンコーダ回路の入力
端子に接続する。
構成についての説明を以下図１１ででおこなう。前記シ
フトレジスタ行の出力端子を行専用のマルチプレクサ回
路の入力端子に接続する。前記各シフトレジスタ行に対
応して、出力端子を持ったバイアス回路を設け、バイア
ス回路出力端子をプライオリティエンコーダ回路の入力
端子に接続する。
【００４４】プライオリティエンコーダ回路とは、ビッ
ト列の入力に対して該入力ビット列のＬであるビットの
位置を２進数に変換して出力する回路である。前記バイ
アス回路の出力を固定すると、前記プライオリティエン
コーダ回路が該当するビット列を出力する。前記プライ
オリティエンコーダ回路の出力端子は、インバータ回路
を介して、前記行専用のマルチプレクサ回路の入力信号
選択端子に接続される。このようにして、前記プライオ
リティエンコーダ回路と前記行専用のマルチプレクサ回
路を組み合わせて、前記シフトレジスタ行を選択するこ
とにより、前記シフトレジスタ行の切り替えスイッチを
構成している。
ト列の入力に対して該入力ビット列のＬであるビットの
位置を２進数に変換して出力する回路である。前記バイ
アス回路の出力を固定すると、前記プライオリティエン
コーダ回路が該当するビット列を出力する。前記プライ
オリティエンコーダ回路の出力端子は、インバータ回路
を介して、前記行専用のマルチプレクサ回路の入力信号
選択端子に接続される。このようにして、前記プライオ
リティエンコーダ回路と前記行専用のマルチプレクサ回
路を組み合わせて、前記シフトレジスタ行を選択するこ
とにより、前記シフトレジスタ行の切り替えスイッチを
構成している。
【００４５】例として、８ビットのプライオリティエン
コーダ回路の等価回路を図７ａに示す。例として、８入
力のマルチプレクサ回路の等価回路を図７ｂに示す。図
４は、シフトレジスタ行が２行の場合である。該シフト
レジスタ行の選択は２対１であるため、この場合は前記
プライオリティエンコーダ回路は不要である。全シフト
レジスタ行の出力配線が行専用のマルチプレクサ回路の
入力端子に接続され、前記各シフトレジスタ行に対応し
て、バイアス回路を設け、前記バイアス回路の出力端子
を前記マルチプレクサ回路の入力信号選択端子に接続す
る。
コーダ回路の等価回路を図７ａに示す。例として、８入
力のマルチプレクサ回路の等価回路を図７ｂに示す。図
４は、シフトレジスタ行が２行の場合である。該シフト
レジスタ行の選択は２対１であるため、この場合は前記
プライオリティエンコーダ回路は不要である。全シフト
レジスタ行の出力配線が行専用のマルチプレクサ回路の
入力端子に接続され、前記各シフトレジスタ行に対応し
て、バイアス回路を設け、前記バイアス回路の出力端子
を前記マルチプレクサ回路の入力信号選択端子に接続す
る。
【００４６】この例では、正常なシフトレジスタ行を確
認できれば、該シフトレジスタ行に対応するバイアス回
路にレベルＬのバイアスをかける。このようにして、前
記行専用のマルチプレクサ回路の入力信号選択端子のレ
ベルが確定して、前記行専用のマルチプレクサ回路は前
記正常なシフトレジスタ行を選択して、前記シフトレジ
スタ群の出力端子とする。
認できれば、該シフトレジスタ行に対応するバイアス回
路にレベルＬのバイアスをかける。このようにして、前
記行専用のマルチプレクサ回路の入力信号選択端子のレ
ベルが確定して、前記行専用のマルチプレクサ回路は前
記正常なシフトレジスタ行を選択して、前記シフトレジ
スタ群の出力端子とする。
【００４７】前記シフトレジスタ列切り替えスイッチの
構成について、以下図４でおこなう。前記シフトレジス
タ列の出力端子を列専用のマルチプレクサ回路の入力端
子に接続する。尚、シフトレジスタ列の選択は、バイア
ス回路の出力を列専用のマルチプレクサの入力信号選択
端子に接続して行う。このようにして、前記バイアス回
路と前記列専用のマルチプレクサ回路を組み合わせて、
前記シフトレジスタ列の切り替えスイッチを構成してい
る。また、シフトレジスタ行が２行の場合であって、シ
フトレジスタ群が複数設けられていない場合、前記行専
用のマルチプレクサ回路は不要となり、該マルチプレク
サ回路へ入力されていた、各シフトレジスタ行の出力配
線およびバイアス回路の出力端子も不要となる。この場
合の回路図の例を図１２に示す。
構成について、以下図４でおこなう。前記シフトレジス
タ列の出力端子を列専用のマルチプレクサ回路の入力端
子に接続する。尚、シフトレジスタ列の選択は、バイア
ス回路の出力を列専用のマルチプレクサの入力信号選択
端子に接続して行う。このようにして、前記バイアス回
路と前記列専用のマルチプレクサ回路を組み合わせて、
前記シフトレジスタ列の切り替えスイッチを構成してい
る。また、シフトレジスタ行が２行の場合であって、シ
フトレジスタ群が複数設けられていない場合、前記行専
用のマルチプレクサ回路は不要となり、該マルチプレク
サ回路へ入力されていた、各シフトレジスタ行の出力配
線およびバイアス回路の出力端子も不要となる。この場
合の回路図の例を図１２に示す。
【００４８】次に、前記バイアス回路についての具体例
を２例あげる。第一に図８ａにプルアップ抵抗とプルダ
ウン抵抗を直列に接続し、各々抵抗の間に検査用端子と
切断箇所から構成されるバイアス回路を示す。前記プル
アップとプルダウン抵抗の抵抗値の比を１００：１にす
る。この値は、前記検査用端子で測定する電圧レベルが
Ｌになる範囲に設定すればよい。
を２例あげる。第一に図８ａにプルアップ抵抗とプルダ
ウン抵抗を直列に接続し、各々抵抗の間に検査用端子と
切断箇所から構成されるバイアス回路を示す。前記プル
アップとプルダウン抵抗の抵抗値の比を１００：１にす
る。この値は、前記検査用端子で測定する電圧レベルが
Ｌになる範囲に設定すればよい。
【００４９】前記検査用端子にレベルＨとＬの各々のバ
イアスをかけて、正常に前記マルチプレクサ回路が動作
することを確認した後、正常なシフトレジスタ行に対応
するバイアス回路は現状のレベルＬを保持し、それ以外
のシフトレジスタ行に対応するバイアス回路は該バイア
ス回路の切断箇所をレーザで切断して、プルアップして
レベルＨを保持する。このようにして、前記マルチプレ
クサ回路の入力信号の選択を可能にする。
イアスをかけて、正常に前記マルチプレクサ回路が動作
することを確認した後、正常なシフトレジスタ行に対応
するバイアス回路は現状のレベルＬを保持し、それ以外
のシフトレジスタ行に対応するバイアス回路は該バイア
ス回路の切断箇所をレーザで切断して、プルアップして
レベルＨを保持する。このようにして、前記マルチプレ
クサ回路の入力信号の選択を可能にする。
【００５０】第二に図８ｂにＮ型ＴＦＴによるアナログ
スイッチと検査用端子と切断箇所から構成されるバイア
ス回路を示す。前記検査用端子にレベルＨとＬの各々の
バイアスをかけて、正常に前記マルチプレクサ回路が動
作することを確認した後、正常なシフトレジスタ行に対
応するバイアス回路は現状のレベルＬを保持し、それ以
外のシフトレジスタ行に対応するバイアス回路は該バイ
アス回路の切断箇所をレーザで切断して、プルアップし
てレベルＨを保持する。このようにして、前記マルチプ
レクサ回路の入力信号の選択を可能にする。前記バイア
ス回路の切断箇所の切断方法について図８ｃに示す。２
点のフットプリントに高電圧を印加して切断してもよ
い。
スイッチと検査用端子と切断箇所から構成されるバイア
ス回路を示す。前記検査用端子にレベルＨとＬの各々の
バイアスをかけて、正常に前記マルチプレクサ回路が動
作することを確認した後、正常なシフトレジスタ行に対
応するバイアス回路は現状のレベルＬを保持し、それ以
外のシフトレジスタ行に対応するバイアス回路は該バイ
アス回路の切断箇所をレーザで切断して、プルアップし
てレベルＨを保持する。このようにして、前記マルチプ
レクサ回路の入力信号の選択を可能にする。前記バイア
ス回路の切断箇所の切断方法について図８ｃに示す。２
点のフットプリントに高電圧を印加して切断してもよ
い。
【００５１】図１１は、一般例としてシフトレジスタ行
がＭ個（Ｍ＞２）の場合のシフトレジスタ群の回路であ
る。全シフトレジスタ行の出力配線が行専用のマルチプ
レクサ回路の入力端子に接続され、前記各シフトレジス
タ行に対応して、出力端子を持ったバイアス回路を設
け、前記バイアス回路の出力端子をプライオリティエン
コーダ回路の入力端子に接続する。前記プライオリティ
エンコーダ回路の出力端子は、インバータ回路を介して
前記行専用のマルチプレクサ回路の入力信号選択端子に
接続される。
がＭ個（Ｍ＞２）の場合のシフトレジスタ群の回路であ
る。全シフトレジスタ行の出力配線が行専用のマルチプ
レクサ回路の入力端子に接続され、前記各シフトレジス
タ行に対応して、出力端子を持ったバイアス回路を設
け、前記バイアス回路の出力端子をプライオリティエン
コーダ回路の入力端子に接続する。前記プライオリティ
エンコーダ回路の出力端子は、インバータ回路を介して
前記行専用のマルチプレクサ回路の入力信号選択端子に
接続される。
【００５２】この例では、正常なシフトレジスタ行を確
認できれば、該シフトレジスタ行に対応するバイアス回
路の出力端子のレベルをＬに固定する。また、それ以外
のシフトレジスタ行に対応するバイアス回路の出力端子
のレベルをＨに固定する。このようにして、バイアス回
路の出力端子の出力レベルを固定して前記プライオリテ
ィエンコーダ回路の出力を確定することにより、前記行
専用のマルチプレクサ回路の入力信号選択端子のレベル
が確定して前記行専用のマルチプレクサ回路は前記正常
なシフトレジスタ行の出力端子を選択して、多入力ＯＲ
回路の入力端子に入力される。多入力ＯＲ回路の出力端
子が前記シフトレジスタ群の出力端子となる。
認できれば、該シフトレジスタ行に対応するバイアス回
路の出力端子のレベルをＬに固定する。また、それ以外
のシフトレジスタ行に対応するバイアス回路の出力端子
のレベルをＨに固定する。このようにして、バイアス回
路の出力端子の出力レベルを固定して前記プライオリテ
ィエンコーダ回路の出力を確定することにより、前記行
専用のマルチプレクサ回路の入力信号選択端子のレベル
が確定して前記行専用のマルチプレクサ回路は前記正常
なシフトレジスタ行の出力端子を選択して、多入力ＯＲ
回路の入力端子に入力される。多入力ＯＲ回路の出力端
子が前記シフトレジスタ群の出力端子となる。
【００５３】前記シフトレジスタ行において、該シフト
レジスタ行内のシフトレジスタの列方向にシフトレジス
タ列を定義する。そして、該シフトレジスタ列の各列に
対して切り替え用の列専用のマルチプレクサ回路を備え
る。尚、該列専用のマルチプレクサ回路は前記シフトレ
ジスタ行内のシフトレジスタ数必要である。前述のよう
に、前記シフトレジスタ群内で正常なシフトレジスタ行
が選択されると、前記プライオリティエンコーダ回路の
出力信号がインバータ回路を介して前記列専用のシフト
レジスタ列用の前記マルチプレクサ回路の入力信号選択
端子入力される。
レジスタ行内のシフトレジスタの列方向にシフトレジス
タ列を定義する。そして、該シフトレジスタ列の各列に
対して切り替え用の列専用のマルチプレクサ回路を備え
る。尚、該列専用のマルチプレクサ回路は前記シフトレ
ジスタ行内のシフトレジスタ数必要である。前述のよう
に、前記シフトレジスタ群内で正常なシフトレジスタ行
が選択されると、前記プライオリティエンコーダ回路の
出力信号がインバータ回路を介して前記列専用のシフト
レジスタ列用の前記マルチプレクサ回路の入力信号選択
端子入力される。
【００５４】このようにして、前記選択されたシフトレ
ジスタ行内のシフトレジスタが列方向でも選択され、前
記アクティブマトリクス型表示装置のソース線のサンプ
ルタイミングを出力することができる。
ジスタ行内のシフトレジスタが列方向でも選択され、前
記アクティブマトリクス型表示装置のソース線のサンプ
ルタイミングを出力することができる。
【００５５】以上のようにして、各シフトレジスタ群内
で正常なシフトレジスタ行を選択して、シフトレジスタ
群毎に接続してシフトレジスタ回路を構成する。以上の
説明において、相補型を考えてきたが、必ずしも相補型
である必要はなく、Ｎチャネル型またはＰチャネル型の
みで回路を構成しても構わない。製造工程は、不純物を
ドーピングする工程がどちらか一方になるため削減され
る。Ｐチャネル型のみで、シフトレジスタ回路を構成し
た場合の例を図９ａ、図９ｂに示す。
で正常なシフトレジスタ行を選択して、シフトレジスタ
群毎に接続してシフトレジスタ回路を構成する。以上の
説明において、相補型を考えてきたが、必ずしも相補型
である必要はなく、Ｎチャネル型またはＰチャネル型の
みで回路を構成しても構わない。製造工程は、不純物を
ドーピングする工程がどちらか一方になるため削減され
る。Ｐチャネル型のみで、シフトレジスタ回路を構成し
た場合の例を図９ａ、図９ｂに示す。
【００５６】図９ａは、インバータ回路をＰチャネルト
ランジスタと抵抗を使用して構成した例であり、図９ｂ
は、インバータ回路をＰチャネルトランジスタのみで構
成した例であり、図９ｃは、ダイナミック型シフトレジ
スタの例である。同様に、Ｐチャネルトランジスタと抵
抗を使用してマルチプレクサ回路、プライオリティエン
コーダ回路等も構成することは可能である。以上、トラ
ンジスタをＰチャネル型のみとした場合を説明したが、
これはＮチャネル型のみであっても同様である。
ランジスタと抵抗を使用して構成した例であり、図９ｂ
は、インバータ回路をＰチャネルトランジスタのみで構
成した例であり、図９ｃは、ダイナミック型シフトレジ
スタの例である。同様に、Ｐチャネルトランジスタと抵
抗を使用してマルチプレクサ回路、プライオリティエン
コーダ回路等も構成することは可能である。以上、トラ
ンジスタをＰチャネル型のみとした場合を説明したが、
これはＮチャネル型のみであっても同様である。
【００５７】
【発明の効果】本発明により、シフトレジスタ単体の不
良率はそのままで、シフトレジスタ回路を冗長化するこ
とで、シフトレジスタ回路全体の歩留りを上がることが
可能になり、シフトレジスタ回路の信頼性を向上させる
ことができる。
良率はそのままで、シフトレジスタ回路を冗長化するこ
とで、シフトレジスタ回路全体の歩留りを上がることが
可能になり、シフトレジスタ回路の信頼性を向上させる
ことができる。
【図１】 本発明によるアクティブマトリクス型表示装
置の駆動回路を冗長化したシフトレジスタの回路図。
置の駆動回路を冗長化したシフトレジスタの回路図。
【図２】 従来のアクティブマトリクス型表示装置の駆
動回路のシフトレジスタの回路図。
動回路のシフトレジスタの回路図。
【図３】 本発明の実施例のシフトレジスタの回路図。
【図４】 本発明の実施例のシフトレジスタ行切り替え
スイッチの回路図
スイッチの回路図
【図５】 従来のアクティブマトリクス型表示装置の概
略図。
略図。
【図６】 従来の実施例のシフトレジスタの回路図。
【図７】 本発明の実施例のプライオリティエンコーダ
・マルチプレクサ回路の等価回路を示す図。
・マルチプレクサ回路の等価回路を示す図。
【図８】 本発明の実施例のバイアス回路の回路図。
【図９】 Ｐチャネルトランジスタで構成されたシフト
レジスタの回路図。
レジスタの回路図。
【図１０】 相補型インバータ回路の製造工程を示す
図。
図。
【図１１】 本発明のシフトレジスタ行切り替えスイッ
チの回路図。
チの回路図。
【図１２】 本発明の実施例のシフトレジスタ行切り替
えスイッチの回路図
えスイッチの回路図
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 3/36 Ｈ０１Ｌ 21/82 29/786 21/336
Claims (19)
- 【請求項１】 薄膜トランジスタで構成されたシフトレ
ジスタ回路において、該シフトレジスタ回路は直列接続
された複数のシフトレジスタ群から構成され、該シフト
レジスタ群は複数のシフトレジスタ行と該複数のシフト
レジスタ行の出力を選択するシフトレジスタ行切り替え
スイッチから構成され、該シフトレジスタ行は直列接続
したシフトレジスタから構成され、かつ複数のシフトレ
ジスタ行の列方向のシフトレジスタに対して出力を選択
するシフトレジスタ列方向切り替えスイッチを有するこ
とを特徴とする冗長化シフトレジスタ回路。 - 【請求項２】 請求項１において、シフトレジスタ行切
り替えスイッチはマルチプレクサ回路で構成されている
ことを特徴とする冗長化シフトレジスタ回路。 - 【請求項３】 請求項２において、前記マルチプレクサ
回路はプライオリティエンコーダ回路で制御されている
ことを特徴とする冗長化シフトレジスタ回路。 - 【請求項４】 請求項２において、前記マルチプレクサ
回路は抵抗器または抵抗器と薄膜トランジスタにより構
成されたバイアス回路により制御されていることを特徴
とする冗長化シフトレジスタ回路。 - 【請求項５】 請求項３において、前記プライオリティ
エンコーダ回路は抵抗器または抵抗器と薄膜トランジス
タにより構成されたバイアス回路により制御されている
ことを特徴とする冗長化シフトレジスタ回路。 - 【請求項６】 請求項４または請求項５において、前記
バイアス回路の出力電位は初期において、レベルＨまた
はレベルＬに固定されていることを特徴とする冗長化シ
フトレジスタ回路。 - 【請求項７】 請求項４または請求項５において、前記
バイアス回路は外部端子に接続され、外部端子に印加さ
れる電圧によって、任意にレベルＨまたはレベルＬの電
圧を出力することができることを特徴とする冗長化シフ
トレジスタ回路。 - 【請求項８】 請求項６において、前記バイアス回路は
レーザ照射または高電圧印加により配線を切断し、初期
の出力電位を変更することが可能であることを特徴とす
る冗長化シフトレジスタ回路。 - 【請求項９】 請求項１において、前記シフトレジスタ
行の出力に接続した障害検出用端子を有することを特徴
とする冗長化シフトレジスタ回路。 - 【請求項１０】 請求項１において、前記シフトレジス
タ列方向切り替えスイッチはマルチプレクサ回路で構成
され、該マルチプレクサ回路はシフトレジスタ行方向切
り替えスイッチを制御するプライオリティエンコーダ回
路、もしくはバイアス回路によって制御されることを特
徴とする冗長化シフトレジスタ回路。 - 【請求項１１】 請求項１０において、前記シフトレジ
スタ列方向切り替えスイッチを構成するマルチプレクサ
回路はシフトレジスタ列と同数であることを特徴とする
冗長化シフトレジスタ回路。 - 【請求項１２】 請求項１〜９のシフトレジスタ回路に
おいて、障害検出用端子の測定を行う工程と測定したシ
フトレジスタ行に不良を検出した場合に外部端子より電
圧印加し、シフトレジスタ行方向切り替えスイッチを動
作させ、他のシフトレジスタ行の障害検出用端子の測定
を行う工程と初期と異なるスイッチ選択を固定すること
を特徴とする冗長化シフトレジスタ回路。 - 【請求項１３】 請求項１２において、初期と異なるス
イッチ選択を固定する手段として、前記バイアス回路の
配線または抵抗または薄膜トランジスタをレーザ照射ま
たは高電圧印加により、分断することを特徴とする冗長
化シフトレジスタ回路。 - 【請求項１４】 請求項１乃至請求項１１において、シ
フトレジスタは相補型トランジスタで構成されているこ
とを特徴とする冗長化シフトレジスタ回路。 - 【請求項１５】 請求項１乃至請求項１１において、シ
フトレジスタはＮチャネル型またはＰチャネル型のいず
れか一方で構成されていることを特徴とする冗長化シフ
トレジスタ回路。 - 【請求項１６】 請求項１乃至請求項１１において、シ
フトレジスタを構成する薄膜トランジスタは６００℃以
下の低温プロセスで製造されることを特徴とする冗長化
シフトレジスタ回路。 - 【請求項１７】 請求項１乃至請求項１１において、シ
フトレジスタを構成する薄膜トランジスタは８００℃以
上の高温プロセスで製造されることを特徴とする冗長化
シフトレジスタ回路。 - 【請求項１８】 請求項１乃至請求項１１において、シ
フトレジスタはクロックトインバータを構成要素として
有することを特徴とする冗長化シフトレジスタ回路。 - 【請求項１９】 請求項１乃至請求項１１において、シ
フトレジスタはトランスミッシオンゲートを構成要素と
して有することを特徴とする冗長化シフトレジスタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12067795A JP3573824B2 (ja) | 1994-04-22 | 1995-04-20 | 冗長化シフトレジスタ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10757494 | 1994-04-22 | ||
| JP6-107574 | 1994-04-22 | ||
| JP12067795A JP3573824B2 (ja) | 1994-04-22 | 1995-04-20 | 冗長化シフトレジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088728A true JPH088728A (ja) | 1996-01-12 |
| JP3573824B2 JP3573824B2 (ja) | 2004-10-06 |
Family
ID=26447597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12067795A Expired - Lifetime JP3573824B2 (ja) | 1994-04-22 | 1995-04-20 | 冗長化シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3573824B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010143336A1 (ja) * | 2009-06-09 | 2010-12-16 | シャープ株式会社 | 電子装置 |
-
1995
- 1995-04-20 JP JP12067795A patent/JP3573824B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010143336A1 (ja) * | 2009-06-09 | 2010-12-16 | シャープ株式会社 | 電子装置 |
| JP5350475B2 (ja) * | 2009-06-09 | 2013-11-27 | シャープ株式会社 | 電子装置 |
| US9177521B2 (en) | 2009-06-09 | 2015-11-03 | Sharp Kabushiki Kaisha | Electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3573824B2 (ja) | 2004-10-06 |
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