JP3255627B2

JP3255627B2 - 基板の検査方法

Info

Publication number: JP3255627B2
Application number: JP26554299A
Authority: JP
Inventors: 暁富田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-09-25
Filing date: 1999-09-20
Publication date: 2002-02-12
Anticipated expiration: 2019-09-20
Also published as: JP2000162571A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ポリシリコン膜
などを半導体層とする薄膜トランジスタをスイッチング
素子とする画素電極がマトリクス状に配置されたアクテ
ィブマトリクス型液晶表示装置のアレイ基板、またはア
レイ基板を含む液晶表示装置を検査するための検査方法
に関する。

【０００２】

【従来の技術】アクティブマトリクス型液晶表示装置に
適用されるアレイ基板は、絶縁基板上に互いに交差する
方向に複数本の走査線と複数本の信号線とを備えてい
る。また、アレイ基板は、これらの走査線と信号線との
交差部にポリシリコン膜を半導体層とする薄膜トランジ
スタすなわちＴＦＴと、走査線と信号線とにより区画さ
れた複数の画素領域にマトリクス状に設けられた画素電
極とを備えている。

【０００３】アクティブマトリクス型液晶表示装置にお
いては、走査線が選択された期間に、画素電極と対向電
極との間の液晶容量に書き込まれた電荷が、非選択期間
に、寄生容量、ＴＦＴ素子のオフリーク電流、さらに、
隣接信号線の電位変動の影響を受けることにより変動
し、クロストークの発生やコントラスト比の低下を引き
起こす。こうした問題の発生を抑制するため、この種の
液晶表示装置においては、画素電極と対向電極との間の
液晶容量と電気的に並列に補助容量を形成する構成が一
般的である。

【０００４】このようなポリシリコン膜を利用したアク
ティブマトリクス型液晶表示装置では、補助容量をＭＯ
Ｓ構造で形成している。すなわち、補助容量は、不純物
ドープされたポリシリコン膜からなる補助容量電極と、
絶縁膜を介して補助容量電極に対向配置された金属膜か
らなる補助容量線とで構成される。

【０００５】この液晶表示装置で利用されるポリシリコ
ン膜からなるＴＦＴの半導体層および補助容量電極は、
ガラス基板に成膜したアモルファスシリコン膜にエキシ
マレーザなどのエネルギービームを照射してアニールす
ることにより形成される。

【０００６】

【発明が解決しようとする課題】しかしながら、ポリシ
リコン膜を形成するプロセスでは、一時的に溶融したア
モルファスシリコンが再結晶化して凝固することにより
ポリシリコンとなるが、この際、体積差等の原因によ
り、形成したポリシリコン膜の表面に突起が形成される
ことがある。

【０００７】この突起上では、ポリシリコン膜の上に成
膜されるゲート絶縁膜の膜厚が実質的に薄くなり、ゲー
ト絶縁膜上に成膜される金属膜との間に電位差が生じる
と、その耐電圧特性が低下する。このため、ポリシリコ
ン膜（ＴＦＴの半導体層）とゲート電極との間、及びポ
リシリコン膜（補助容量電極）と補助容量線との間にお
いて、将来的に、短絡や電流リークが発生し、点欠陥不
良が発生するといった問題がある。

【０００８】このような不良が発生すると、その画素
は、ある電位に固定されるため、常時点灯の画素欠陥と
なる。さらには、対向電極との間に直流電圧が印加され
続けるために、画素領域に対応した液晶層に含まれる液
晶組成物が劣化することになり、信頼性上も問題であ
る。

【０００９】この発明は、上記問題点を解決するために
なされたものであり、その目的は、将来的に欠陥となり
うる可能性を含む画素については、電極間で積極的に短
絡させて点欠陥化することにより、市場不良の発生が防
止される基板の検査方法を提供することにある。

【００１０】また、この発明の目的は、点欠陥が規定数
以下の基板については、補助容量を形成している電極間
の短絡不良を改善し、製造歩留まりを向上するととも
に、信頼性を向上できる基板の検査方法を提供すること
にある。

【００１１】

【課題を解決するための手段】上記課題を解決し目的を
達成するために、請求項１によれば、マトリクス状に配
置された画素電極と、これら画素電極の行に沿って配置
される複数の走査線と、前記走査線に沿って配置され第
１電圧が印加される複数の補助容量線と、前記画素電極
の列に沿って形成され第２電圧と前記第２電圧よりも高
い第３電圧との間の所定電圧が印加される複数の信号線
と、前記走査線と前記信号線との交点近傍に配置される
とともに前記信号線に印加された前記所定電圧を前記画
素電極に選択的に印加する複数のスイッチ素子と、前記
各画素電極毎に前記補助容量線に絶縁膜を介して対向配
置されるとともに前記画素電極と連結配線を介して電気
的に接続され前記所定電圧が印加される補助容量電極
と、を備えた基板の検査方法において、すべての画素に
一括に、複数本の前記走査線に接続されるスイッチ素子
を導通状態として、前記補助容量線と前記補助容量電極
との間の電位差を、前記第１電圧と前記所定電圧との最
大電位差と実質的に等しい、または大きく設定した状態
で所定時間維持する電圧印加工程と、前記補助容量線と
前記補助容量電極との実質的な短絡を検出する検査工程
と、前記連結配線は前記補助容量線、前記補助容量電極
及び前記画素電極と重ならない露出部分を有し、前記補
助容量線と前記補助容量電極との実質的な短絡が検出さ
れた場合、前記露出部分にレーザビームを照射して、前
記補助容量電極と、対応する前記画素電極とを電気的に
切り離す修復工程と、を備えたことを特徴とする基板の
検査方法が提供される。

【００１２】請求項２によれば、前記スイッチ素子は、
活性層として再結晶化された第１シリコン半導体膜を含
む薄膜トランジスタであり、且つ前記補助容量電極は、
前記第１シリコン半導体膜と同一工程で作成された第２
シリコン半導体膜からなることを特徴とする請求項１に
記載の基板の検査方法が提供される。

【００１３】請求項３によれば、前記第１及び第２シリ
コン半導体膜は、ポリシリコン膜であることを特徴とす
る請求項２に記載の基板の検査方法が提供される。

【００１４】請求項４によれば、前記基板は、前記信号
線に接続される信号線駆動回路、および前記走査線に接
続される走査線駆動回路を含むことを特徴とする請求項
１に記載の基板の検査方法が提供される。

【００１５】請求項５によれば、前記電圧印加工程は、
前記信号線に前記第２電圧を印加するとともに、前記補
助容量線に前記第１電圧よりも高い第４電圧を印加する
ことを特徴とする請求項１に記載の基板の検査方法が提
供される。

【００１６】請求項６によれば、前記電圧印加工程にお
ける前記補助容量線と前記補助容量電極との間の前記電
位差は、２０Ｖよりも小さいことを特徴とする請求項１
に記載の基板の検査方法が提供される。

【００１７】

【００１８】この発明の基板の検査方法によれば、複数
本の走査線に接続されたスイッチ素子を導通状態とし
て、補助容量線と補助容量電極との間の電位差を、補助
容量形成時以上とするような電圧を、所定時間の間、補
助容量及び補助容量電極に印加することで、将来的に補
助容量を形成する電極間で短絡不良が発生しうる画素を
点欠陥化する。

【００１９】この後、欠陥数を測定し、規定数以下の基
板のみを後の工程に投入する。

【００２０】また、欠陥数が規定数以下の基板について
は、補助容量電極と対応する画素領域の画素電極とを電
気的に切り離すことにより、短絡不良が生じた画素を半
点灯状態まで改善することが可能となる。

【００２１】したがって、製造歩留まりを向上するとと
もに、信頼性を向上できる基板の検査方法を提供するこ
とができる。

【００２２】

【発明の実施の形態】以下、この発明のアクティブマト
リクス型液晶表示装置に利用されるアレイ基板の検査方
法の実施の形態について図面を参照して説明する。

【００２３】図４に示すように、この液晶表示装置は、
アレイ基板と、アレイ基板に対向配置された対向基板
と、アレイ基板と対向基板との間に保持された液晶層１
００とを備えている。

【００２４】アレイ基板は、マトリクス状に配置された
ｍｘｎ個の画素電極５３、これら画素電極５３の行に沿
って形成されたｍ本の走査線Ｙ１〜Ｙｍ、これら画素電
極５３の列に沿って形成されたｎ本の信号線Ｘ１〜Ｘ
ｎ、ｍｘｎ個の画素電極５３に対応して走査線Ｙ１〜Ｙ
ｍおよび信号線Ｘ１〜Ｘｎの交差位置近傍に非線形スイ
ッチング素子として配置されたｍｘｎ個の薄膜トランジ
スタ７５、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路
１８、これら信号線Ｘ１〜Ｘｎを駆動する信号線駆動回
路１９を一体的に有している。

【００２５】対向基板は、複数の画素電極に対向して基
準電位に設定される対向電極９１を有している。対向電
極９１を駆動する対向電極駆動回路２０は、アレイ基板
に電気的に接続される外部回路として設けられている。

【００２６】そして、画素電極５３と、対向電極９１と
の間の液晶層１００により、液晶容量ＣＬを形成する。

【００２７】アレイ基板は、液晶容量と電気的に並列に
補助容量ＣＳを形成するための複数の補助容量素子、す
なわち一対の電極を備えている。すなわち、補助容量
は、画素電極５３と同電位の補助容量電極６１と、所定
の電位に設定された補助容量線５２との間に形成される
電位差によって形成される。補助容量線５２を駆動する
補助容量線駆動回路２１は、対向電極駆動回路２０と同
様に、アレイ基板に電気的に接続される外部回路として
設けられている。

【００２８】各薄膜トランジスタ７５は、対応走査線が
走査線駆動回路１８によって駆動されることにより対応
行の画素電極５３が選択されたときに信号線駆動回路１
９によって駆動される信号線Ｘ１〜Ｘｎの電位をこれら
対応行の画素電極５３に印加するスイッチング素子とし
て用いられる。

【００２９】走査線駆動回路１８は、水平走査周期で順
次走査線Ｙ１〜Ｙｍに走査電圧を供給し、信号線駆動回
路１９は、各水平走査周期において画素信号電圧を信号
線Ｘ１〜Ｘｎに供給する。

【００３０】また、信号線駆動回路１９、走査線駆動回
路１８、対向電極駆動回路２０、補助容量線駆動回路２
１は、映像信号、制御信号などを生成するコントロール
回路２２に接続されている。

【００３１】図２乃至図４に示すように、アレイ基板８
６の１画素領域内において、信号線５０は、層間絶縁膜
７６を介して、走査線５１及び補助容量線５２に対して
直交するように配置されている。補助容量線５２は、走
査線５１と同一の層に設けられているとともに、走査線
５１に対して平行に形成されている。補助容量線５２の
一部は、ゲート絶縁膜６２を介して不純物ドープされた
ポリシリコン膜によって形成された補助容量電極６１に
対向配置され、補助容量ＣＳを形成している。

【００３２】画素電極５３は、信号線５０及び補助容量
線５２の上にその周縁部を重ねるように配置されてい
る。スイッチング素子として機能する薄膜トランジスタ
すなわちＴＦＴ７５は、信号線５０と走査線５１の交点
近傍に配置されている。このＴＦＴ７５は、Ｎチャネル
型ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ、すなわち
Ｎｃｈ型ＬＤＤ構造の素子を利用している。

【００３３】ＴＦＴ７５は、補助容量電極６１と同層の
ポリシリコン膜によって形成されたドレイン領域６６及
びソース領域６７を有する半導体層８７と、ゲート絶縁
膜６２を介して配置された走査線５１の一部からなるゲ
ート電極６３とを備えている。ドレイン領域６６は、コ
ンタクトホール７７を介して、信号線５０に電気的に接
続され、ドレイン電極８８を形成している。ソース領域
６７は、コンタクトホール７８を介して連結配線８０に
より、画素電極５３に電気的に接続され、ソース電極８
９を形成している。

【００３４】連結配線８０は、ＴＦＴ７５のソース電極
８９、画素電極５３、および、補助容量電極６１を電気
的に接続している。

【００３５】すなわち、ソース領域６７は、コンタクト
ホール７８を介して第１コンタクト電極６７Ｃに電気的
に接続されている。画素電極５３は、コンタクトホール
８３Ａ、８３Ｂを介して第２コンタクト電極５３Ｃに電
気的に接続されている。補助容量電極６１は、コンタク
トホール７９を介して第３コンタクト電極６１Ｃに電気
的に接続されている。

【００３６】第１コンタクト電極６７Ｃと第２コンタク
ト電極５３Ｃとは、連結配線８０の第１連結部８０Ａに
よって電気的に接続されている。これにより、第１連結
部８０Ａは、ソース電極６７と画素電極５３とを電気的
に連結する。

【００３７】第２コンタクト電極５３Ｃと第３コンタク
ト電極６１Ｃとは、連結配線８０の第２連結部８０Ｂに
よって電気的に接続されている。これにより、第２連結
部８０Ｂは、画素電極５３と補助容量電極６１とを電気
的に連結する。この第２連結部８０Ｂは、第１連結部８
０Ａに連続して形成されている。

【００３８】これにより、ＴＦＴ７５のソース電極８
９、画素電極５３、及び補助容量電極６１は、同電位と
なる。

【００３９】第２連結部８０Ｂの少なくとも一部は、補
助容量線５２及び補助容量電極６１に重ならない配線部
８０Ｘを含んでいる。すなわち、この実施の形態では、
図２乃至図４に示したように、補助容量線５２及び補助
容量電極６１は、配線部８０Ｘに重なる所定の領域に開
口部５４を有している。これにより、図４に示すよう
に、アレイ基板８６の裏面側から見て、配線部８０Ｘ
は、開口部５４を介して補助容量線５２及び補助容量電
極６１から露出することになる。アレイ基板８６と対向
基板９２との間を所定の間隔に維持する柱状スペーサ５
５は、補助容量線５２及び補助容量電極６１の開口部５
４に対応するように設けられ、光漏れによるコントラス
ト比の低下を防いでいる。

【００４０】このような構造とすることにより、第３コ
ンタクト電極６１Ｃに近い第２連結部８０Ｂと補助容量
線５２との間、あるいは、補助容量線５２と補助容量電
極６１との間で短絡が生じた場合には、アレイ基板８６
の裏面側から見て露出している配線部８０Ｘに向けてレ
ーザビームを照射して切断する。このように、連結配線
８０の配線部８０Ｘを切断することにより、補助容量Ｃ
ｓの短絡部をＴＦＴ７５から電気的に切り離し、短絡を
修復することが可能となる。

【００４１】次に、図１乃至図４を参照して、上述した
構造のアクティブマトリクス型液晶表示装置の製造方法
について説明する。

【００４２】まず、高歪点ガラス基板や石英基板などの
透明な絶縁性の基板６０上に、ＣＶＤ法などによりアモ
ルファスシリコン膜すなわちａ−Ｓｌ膜を５０ｎｍ程度
被着する。ここで、ＴＦＴ７５のしきい値制御のために
イオン注入を行う。そして、４５０℃で１時間、アニー
ルを行い、脱水素処理を施した後、エキシマレーザビー
ムを照射し、ａ−Ｓｉ膜を多結晶化する。その後に、多
結晶化されたシリコン膜すなわちポリシリコン膜を、フ
ォトエッチング法によりパターニングして、表示領域に
おける各画素領域にそれぞれ設けられるＴＦＴすなわち
画素ＴＦＴ７５のチャネル層、及び駆動回路領域に設け
られるＴＦＴすなわち回路ＴＦＴ６９、７２のチャネル
層を形成するとともに、補助容量を形成するための補助
容量電極６１を開口部５４とともに形成する。

【００４３】続いて、ＣＶＤ法により、基板６０の全面
にシリコン酸化膜すなわちＳｉＯｘ膜を１００ｎｍ程度
被着して、ゲート絶縁膜６２を形成する。

【００４４】続いて、ゲート絶縁膜６２上の全面にタン
タル（Ｔａ）、クロム（Ｃｒ）、アルミニウム（Ａ
ｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅
（Ｃｕ）などの単体、または、これらの積層膜、あるい
は、これらの合金膜、例えばＭｏ−Ｗ合金膜を４００ｎ
ｍ程度被着し、フォトエッチング法により所定の形状に
パターニングする。これにより、走査線５１、ゲート絶
縁膜６２を介して補助容量電極６１に対向する補助容量
線５２、走査線５１を延在してなる画素ＴＦＴ７５のゲ
ート電極６３、回路ＴＦＴ６９、７２のゲート電極６
４、６５、および、駆動回路領域内の各種配線を形成す
る。この時、補助容量線５２についても、補助容量電極
６１と同様に、開口部５４を形成する。

【００４５】続いて、これらのゲート電極６３、６４、
６５をマスクとして、イオン注入法やイオンドーピング
法により不純物を注入する。これにより、画素ＴＦＴ７
５のドレイン電極６６及びソース電極６７、補助容量電
極６１のコンタクト領域６８、及びＮｃｈ型の回路ＴＦ
Ｔ６９のソース電極７０及びドレイン電極７１を形成す
る。この実施の形態では、例えば加速電圧８０ｋｅＶで
５×１０^１５ａｔｏｍｓ／ｃｍ^２のドーズ量で、ＰＨ_３
／Ｈ_２の条件でリンを高濃度注入した。

【００４６】続いて、画素ＴＦＴ７５、駆動回路領域の
Ｎｃｈ型の回路ＴＦＴ６９に、不純物が注入されないよ
うにレジストで被覆した後、Ｐｃｈ型の回路ＴＦＴ７２
のゲート電極６４をマスクとして、不純物を注入する。
これにより、Ｐｃｈ型の回路ＴＦＴ７２のソース電極７
３及びドレイン電極７４を形成する。この実施の形態で
は、加速電圧８０ｋｅＶで５×１０^１５ａｔｏｍｓ／ｃ
ｍ^２のドーズ量で、Ｂ _２Ｈ_６／Ｈ_２の条件でボロンを高
濃度注入した。

【００４７】続いて、画素ＴＦＴ７５及び回路ＴＦＴ６
９にＮｃｈ型ＬＤＤ領域を形成するために、不純物を注
入し、基板全体をアニールすることにより不純物を活性
化する。

【００４８】続いて、基板６０の全面に二酸化シリコン
膜すなわちＳｉＯ_２を５００ｎｍ程度被着し、層間絶縁
膜７６を形成する。

【００４９】続いて、ゲート絶縁膜６２及び層間絶縁膜
７６に、フォトエッチング法により、画素ＴＦＴ７５の
ドレイン電極６６に至るコンタクトホール７７及びソー
ス電極６７に至るコンタクトホール７８と、補助容量電
極６１のコンタクト領域６８に至るコンタクトホール７
９と、回路ＴＦＴ６９，７２のソース電極７０，７３及
びドレイン電極７１，７４に至るコンタクトホールとを
形成する。

【００５０】次に、Ｔａ，Ｃｒ，Ａｌ，Ｍｏ，Ｗ，Ｃｕ
などの単体、または、これらの積層膜、あるいは、これ
らの合金膜、例えばＡｌ−Ｎｄ合金膜を５００ｎｍ程度
被着し、フォトエッチング法により所定の形状にパター
ニングする。

【００５１】これにより、信号線５０を形成するととも
に、画素ＴＦＴ７５のドレイン電極６６と信号線５０と
を電気的に接続する。また、同時に、画素ＴＦＴ７５の
ソース電極６７に電気的に接続された第１コンタクト電
極６７Ｃ、後に形成される画素電極５３に電気的に接続
される第２コンタクト電極５３Ｃ、および、補助容量電
極６１に電気的に接続された第３コンタクト電極６１Ｃ
を形成する。さらに、同時に、第１コンタクト電極６７
Ｃと第２コンタクト電極５３Ｃとを電気的に接続する第
１連結部８０Ａ、および、第２コンタクト電極５３Ｃと
第３コンタクト電極６１Ｃとを電気的に接続する第２連
結部８０Ｂを形成し、連結配線８０を形成する。またさ
らに、同時に、駆動回路領域内の回路ＴＦＴ６９、７２
の各種配線を形成する。

【００５２】第１コンタクト電極６７Ｃ、第１連結部８
０Ａ、第２コンタクト電極５３Ｃ、第２連結部８０Ｂ、
及び第２コンタクト電極６１Ｃは、すべて一体に形成さ
れ、連結配線８０を構成している。

【００５３】続いて、基板６０の全面にシリコン窒化膜
すなわちＳｉＮｘを成膜し、保護絶縁膜８２を形成す
る。そして、この保護絶縁膜８２に、フォトエッチング
法により、第２コンタクト電極５３Ｃに至るコンタクト
ホール８３Ａを形成する。

【００５４】続いて、例えば赤、青、緑のそれぞれの顔
料を分散させた着色層８４Ｒ、８４Ｇ、８４Ｂを各画素
領域毎に２μｍ程度の厚さに形成する。そして、後述す
る画素電極５３から第２コンタクト電極５３Ｃに至るコ
ンタクトホール８３Ｂを形成する。

【００５５】続いて、透明導電膜、例えばインジウム−
ティン−オキサイドすなわちＩＴＯをスパッタ法によ
り、全面に１００ｎｍ程度の厚さで成膜し、フォトエッ
チング法により所定の形状にパターニングする。これに
より、画素電極５３を形成するとともに、画素電極５３
と第２コンタクト電極５３Ｃとを電気的に接続し、連結
配線８０の第１配線部８０Ａを介して画素ＴＦＴ７５の
ソース電極６７と画素電極５３とを電気的に接続する。

【００５６】最後に、例えば黒色の顔料を分散させた有
機絶縁膜層を全面に約５μｍの厚さで塗布し、フォトエ
ッチング法により、開口部５４を塞ぐように、柱状スペ
ーサ５５を形成する。

【００５７】以上のような工程を経て、アクティブマト
リクス型液晶表示装置のアレイ基板８６が得られる。

【００５８】次に、このアレイ基板８６は、検査プロセ
スに投入される。

【００５９】この検査プロセスでは、まず、図５に示す
ように、アレイ基板８６に第１検査回路ＴＳ１が接続さ
れる。この第１検査回路ＴＳ１は、将来的に短絡して画
素欠陥が生じうる画素について、補助容量を形成する一
対の補助容量電極間に高電圧を印加し、点欠陥化するよ
うに機能するものである。

【００６０】すなわち、ポリシリコン膜を半導体層とす
るＴＦＴ７５を用いた液晶表示装置は、補助容量を形成
するための補助容量素子として、ポリシリコン膜からな
る補助容量電極６１と、ゲート絶縁膜６２を介して対向
配置された金属膜からなる補助容量線５２とを有してい
る。このポリシリコン膜は、上述したようにアモルファ
スシリコン膜をエキシマレーザビームでアニールするこ
とによって形成される。この時、ポリシリコン膜の表面
に突起が形成されることがあり、この突起周辺では、ゲ
ート絶縁膜の膜厚が実質的に薄くなり、耐電圧特性が低
下する。

【００６１】このため、第１検査回路ＴＳ１では、将来
的に短絡及び電流リークを起こしうる補助容量素子間、
すなわちポリシリコン膜の補助容量電極６１と、金属膜
の補助容量線５２との間に、通常駆動時以上の高電圧を
印加し、セル化する前に点欠陥化する。

【００６２】通常の駆動方法では、ＴＦＴがほとんどの
時間でオフ状態のため、補助容量線５２に高電圧を印加
しても補助容量電極６１がフローティング状態であり、
補助容量素子間に高電位差が形成されない。８．４イン
チの表示エリアを有するアレイ基板では、両補助容量素
子が同時にオン状態となる時間は、全体の２７０００分
の１であり、すべての画素の補助容量素子間に高電圧を
１秒間印加するためには、２７０００秒、すなわち約
７．７時間もの間、動作させる必要がある。

【００６３】そこで、この第１検査回路ＴＳ１は、走査
線駆動回路１８に対して、すべての走査線Ｙ１、Ｙ２、
…Ｙｍを駆動してそれぞれの走査線により選択された行
方向すべてのＴＦＴ７５をオン状態すなわち導通状態と
する信号を供給する。また、この第１検査回路ＴＳ１
は、信号線駆動回路１９に対して、すべての信号線Ｘ
１、Ｘ２、…Ｘｎを駆動し、オン状態としたすべてのＴ
ＦＴ７５に信号線を介して所定の電位を印加するための
信号を供給する。

【００６４】より具体的には、走査線駆動回路１８は、
例えば図６に示すように、ｍ個のシフトレジスタＳ／Ｒ
１〜Ｓ／Ｒｍ、及び、ｍ個のバッファＢ１〜Ｂｍを有す
る。このシフトレジスタＳ／Ｒ１〜Ｓ／Ｒｍは、直列に
接続され、外部から供給されるスタートパルスを、外部
からクロック信号に応答してラッチし、各バッファＢ１
〜Ｂｍにシフトパルスを並列的に出力する。

【００６５】検査プロセスにおいては、第１検査回路Ｔ
Ｓ１は、走査線駆動回路１８に対して、図７に示すよう
に、クロック信号と、ｈｉｇｈ固定したスタートパルス
を供給する。走査線駆動回路１８の各シフトレジスタ
は、クロック信号に応答して、Ｓ／Ｒ１、Ｓ／Ｒ２、…
Ｓ／Ｒｍの順にスタートパルスをラッチする。これによ
り、走査線が、Ｙ１、Ｙ２、…Ｙｍの順に駆動される。
この結果、１フレーム後には、すべての走査線Ｙ１〜Ｙ
ｍが駆動され、走査線により選択された行方向すべての
ＴＦＴ７５をオン状態とする。

【００６６】同様の方法で、第１検査回路ＴＳ１は、信
号線駆動回路１９に対して、クロック信号と、ｈｉｇｈ
固定したスタートパルスを供給し、また、所定の映像信
号電圧を供給することで、すべての信号線Ｘ１、Ｘ２、
…Ｘｎを駆動する。詳しくは、パッドＰＤからビデオバ
スＡ，Ｂのそれぞれに５Ｖの固定電圧を供給し、順次、
オンされるシフトレジスタＳ／Ｒの制御に基づいて、す
べての信号線Ｘ１、Ｘ２、…Ｘｎには５Ｖの電圧が印加
される（図８参照）。これにより、オン状態のすべての
ＴＦＴ７５に、信号線を介して所定の電位が印加され
る。すなわち、信号線の電位は、連結配線８０により電
気的に接続されたすべての画素電極５３及び補助容量電
極６１に印加される。

【００６７】そして、第１検査回路ＴＳ１は、この状態
で、すべての補助容量線５２に所定時間の間、高電圧を
印加する。ここで、補助容量線５２に印加される高電圧
とは、補助容量形成時に補助容量電極６１と補助容量線
５２との間に形成される最大電位差以上であって、且つ
最大電位差の５倍以下、好ましくは３倍以下の電位差を
形成するような電圧である。最大電位差の５倍を超える
電位差を形成するような高電圧を印加すると、正常な補
助容量素子間にも影響を及ぼすため好ましくない。

【００６８】この実施の形態では、補助容量形成時すな
わち通常駆動時には、信号線に５Ｖを中心として１〜９
Ｖの極性反転電圧が印加されている場合に、信号線Ｘに
ＴＦＴを介して接続された補助容量電極６１に１乃至９
Ｖの極性反転電圧が印加され、また、補助容量線５２に
１５Ｖの電圧が印加される。つまり、通常駆動時には、
補助容量素子間の電位差は、１０Ｖを中心とした６乃至
１４Ｖである。これに対して、第１検査回路ＴＳ１によ
る検査時には、信号線ＸにＴＦＴを介して接続された補
助容量電極６１に５Ｖの固定電圧が印加され、補助容量
線に対して２０Ｖの電圧が印加される。つまり、検査時
には、補助容量素子間の電位差は、１５Ｖである。そし
て、この状態が１０秒以下、好ましくは生産性を考慮す
ると５秒間保持される。

【００６９】このように、すべての画素のＴＦＴ７５を
オン状態とし、すべての信号線Ｘに所定の電圧を所定時
間印加することで、ＴＦＴ７５を介して接続された画素
電極５３及び補助容量電極６１すべてに所定の電圧を印
加し、この状態で、すべての補助容量線５２に対して、
対応する各補助容量電極６１との間に補助容量形成時以
上の電位差を形成するような高電圧を所定時間の間印加
する。

【００７０】これにより、短時間ですべての画素の補助
容量素子間に高電圧を印加することが可能となり、将来
的に短絡する可能性のある補助容量素子間を予め短絡さ
せ、点欠陥化することが可能となる。

【００７１】続いて、この検査プロセスでは、補助容量
線５２に高電圧が印加されたアレイ基板で発生した欠陥
数を測定する。ここでは、特願平１０−１６９９９６号
に記載の検査方法を利用して欠陥数を測定する。

【００７２】すなわち、第２検査回路ＴＳ２を信号線駆
動回路１９に接続する。

【００７３】信号線駆動回路１９は、図８に示すよう
に、ｎ個のレジスタＳ／Ｒ１〜Ｓ／Ｒｎ、ｎ個の選択回
路部ＳＣ１〜ＳＣｎ、ｎ個の第１アナログスイッチＳＷ
１Ａ〜ＳＷｎＡ、ｎ個の第２アナログスイッチＳＷ１Ｂ
〜ＳＷｎＢ、並びにビデオバスＡおよびＢを有する。第
１アナログスイッチＳＷ１Ａ〜ＳＷｎＡは、ｎチャネル
型ポリシリコン薄膜トランジスタで構成され、第２アナ
ログスイッチＳＷ１Ｂ〜ＳＷｎＢは、ｐ型ポリシリコン
薄膜トランジスタで構成されている。

【００７４】ビデオバスＡは、外部から供給される正極
性の画素信号を伝送し、ビデオバスＢは、外部から供給
される負極性の画素信号を伝送する。レジスタＳ／Ｒ１
〜Ｓ／Ｒｎは、直列に接続され、外部から水平走査周期
で供給される負論理のスタートパルスを、外部からの画
素信号に同期して供給されるクロック信号に応答してラ
ッチし、シフトパルスを並列的に出力する。

【００７５】”出画”モードにおいて、選択回路部ＳＣ
１〜ＳＣｎは、それぞれレジスタＳ／Ｒ１〜Ｓ／Ｒｎが
それぞれスタートパルスをラッチするタイミングで第１
アナログスイッチＳＷ１Ａ〜ＳＷｎＡおよび第２アナロ
グスイッチＳＷ１Ｂ〜ＳＷｎＢの一方を選択する選択動
作を行う。この選択動作は、外部から供給され例えば１
フレーム毎に反転される極性信号に基づいて行われる。

【００７６】正極性フレームでは、ｎチャネル型ＴＦＴ
からなる第１アナログスイッチＳＷ１Ａ〜ＳＷｎＡがシ
フトレジスタＳＲのシフト動作に同期して順次選択され
る。第１アナログスイッチＳＷ１Ａ〜ＳＷｎＡは、それ
ぞれ選択回路部ＳＣ１〜ＳＣｎによって選択されたタイ
ミングでビデオバスＡ上の画素信号をサンプルホールド
し信号線Ｘ１〜Ｘｎに出力する。

【００７７】負極性フレームでは、ｐチャネル型ＴＦＴ
からなる第２アナログスイッチＳＷ１Ｂ〜ＳＷｎＢがシ
フトレジスタＳＲのシフト動作に同期して順次選択され
る。第２アナログスイッチＳＷ１Ｂ〜ＳＷｎＢは、それ
ぞれ選択回路部ＳＣ１〜ＳＣｎによって選択されたタイ
ミングでビデオバスＢ上の画素信号をサンプルホールド
し信号線Ｘ１〜Ｘｎに出力する。

【００７８】また、この信号線駆動回路１９は、検査プ
ロセスにおいて、検査制御信号を受取ると共にビデオバ
スＡおよびＢの電流を測定するために第２検査回路ＴＳ
２に接続される。

【００７９】上述の信号線駆動回路１９では、ｎ組の第
１および第２アナログスイッチＳＷ１Ａ，ＳＷ１Ｂ；Ｓ
Ｗ２Ａ，ＳＷ２Ｂ；ＳＷ３Ａ，ＳＷ３Ｂ；…；ＳＷｎ
Ａ，ＳＷｎＢがそれぞれｎ本の信号線に割当てられ、シ
フトレジスタＳ／Ｒ１〜Ｓ／Ｒｎおよび選択回路部ＳＣ
１〜ＳＣｎがこれらｎ組のアナログスイッチＳＷ１Ａ，
ＳＷ１Ｂ；ＳＷ２Ａ，ＳＷ２Ｂ；ＳＷ３Ａ，ＳＷ３Ｂ；
…；ＳＷｎＡ，ＳＷｎＢを順次選択し、選択組のアナロ
グスイッチのうちの１つを導通させるために用いられ
る。

【００８０】検査制御信号は、デジタル信号であり、Ｈ
レベルあるいはＬレベルの一方が”出画”モードを指定
し、他の一方が”検査”モードを指定する。選択回路部
ＳＣｎは、”出画”モードで、従来と同様に動作し、”
検査”モードで、レジスタＳ／Ｒｎがスタートパルスを
ラッチするタイミングで、極性信号の論理値”Ｈ”，”
Ｌ”に関係なく、アナログスイッチＳＷｎＡおよびＳＷ
ｎＢの両方をオンする。

【００８１】検査プロセスにおいて、第２検査回路ＴＳ
２が接続されると、第２検査回路ＴＳ２の制御回路で生
成された検査モードを指定する検査制御信号を選択回路
部に出力する。

【００８２】選択回路部ＳＣ１〜ＳＣｎは、検査制御信
号により”検査”モードが指定された場合に、シフトレ
ジスタＳＲで順次選択される組の第１および第２アナロ
グスイッチの両方を同時に導通させる制御を極性信号の
論理値に関係なく優先的に行う。

【００８３】ここで、信号線に割当てられたアナログス
イッチ対ＳＷ１Ａ，ＳＷ１Ｂ；ＳＷ２Ａ，ＳＷ２Ｂ，…
は、同時に導通したときにその抵抗値の差が２００Ω以
内に設定されている。

【００８４】検査時には、例えばビデオバスＡがパッド
ＰＤから電流計Ａを介して直流電源ＶＡに接続され、ビ
デオバスＢがパッドＰＤから直流電源ＶＢに接続され
る。

【００８５】直流電源ＶＡおよびＶＢを接続した状態
で、まず薄膜トランジスタＰＴおよび薄膜トランジスタ
ＮＴのチャネルが同時に低抵抗状態になるようなゲート
電位をそれぞれ印加する。直流電源ＶＢの電圧が直流電
源ＶＡの電圧より大きく設定されていれば、直流電源Ｖ
Ｂからｐチャネル型ＴＦＴ（ＰＴ）およびｎチャネル型
ＴＦＴ（ＮＴ）を介して直流電源ＶＡに向って電流が流
れ、この電流値が電流計で測定される。

【００８６】直流電源ＶＡと直流電源ＶＢとの電位差、
並びに電流計で測定された電流値により１組のＴＦＴ
（ＰＴ）および（ＮＴ）で構成されるアナログスイッチ
対のオン抵抗を算出できる。

【００８７】そこで、アナログスイッチ対のオン抵抗を
全信号線Ｘ１〜Ｘｎについて検査する場合、シフトレジ
スタＳＲの制御によりこれら信号線Ｘ１〜Ｘｎにそれぞ
れ割当てられた複数組のＴＦＴ（ＰＴ）および（ＮＴ）
の両方を順次導通させ、これにより順次得られる電流値
をすべて測定する。上述のようにして、全信号線に対応
する全アナログスイッチ対のオン抵抗を測定できる。

【００８８】アナログスイッチ対のオン抵抗は、抵抗値
が２００〜５０００Ωの範囲で合格と判断する。それよ
り大きな抵抗がある場合には、欠陥数が規定値を超える
として、それ以降の製造ラインに投入することなく、除
去する。詳細な、欠陥の測定については、特願平１０−
１６９９９６号に説明されている。

【００８９】一方、欠陥数が規定値以下の基板に対して
は、改善可能な画素の短絡について、修復処理を行う。

【００９０】すなわち、図２乃至図４に示したように、
アレイ基板８６においては、画素ＴＦＴ７５のソース電
極８９と画素電極５３との間は、連結配線８０の第１連
結部８０Ａによって連結され、画素電極５３と補助容量
電極６１との間は、連結配線８０の第２連結部８０Ｂに
よって連結される。このように、ソース電極６７、画素
電極５３、及び補助容量電極６１は、互いに独立した連
結部によって電気的に接続されている。

【００９１】また、画素電極５３と補助容量電極６１と
の間を連結する第２連結部８０Ｂの少なくとも一部は、
他の導電膜が存在せず、且つ遮光性の膜が存在しない領
域５４に配線されている。すなわち、第２連結部８０Ｂ
の少なくとも一部は、遮光性を有する導電膜として機能
する補助容量線５２及び補助容量電極６１に重ならない
ように、補助容量線５２及び補助容量電極６１に共通に
形成された開口部５４上を通過するように配線されてい
る。これにより、第２連結部８０Ｂの少なくとも一部
は、アレイ基板８６の裏面側から見て、露出している。

【００９２】このため、上述した検査プロセスにおい
て、補助容量線５２に高電圧を印加した際に、補助容量
を形成する補助容量線５２と補助容量電極６１との間で
短絡不良が生じた場合には、アレイ基板８６の裏面側か
らレーザビームを照射して、露出している第２連結部８
０Ｂの一部を電気的に切断することにより、画素欠陥不
良を半点灯状態に改善することができる。このため、歩
留まりが改善される。

【００９３】また、この時、切断部分の上層及び下層に
は、導電膜が無いため、他の電極と新たな短絡不良を生
じることは無い。

【００９４】さらに、アレイ基板８６における対向基板
９２側の開口部５４に対応する位置には、遮光性の柱状
スペーサを配置しているため、コントラスト低下による
表示品位の劣化を防止することが可能となる。

【００９５】上述したように、この発明の基板の検査方
法によれば、アレイ基板に第１検査回路を接続し、走査
線駆動回路に対して、アレイ基板上のすべての薄膜トラ
ンジスタをオン状態とするための信号を供給し、信号線
駆動回路に対して、信号線を介して所定の電圧を印加し
て補助容量電極に所定の電圧を供給し、この状態で、補
助容量線に対して補助容量形成時以上の電位差を形成す
るような高電圧を印加する。

【００９６】これにより、すべての画素の補助容量線と
補助容量電極との間に効率的に高電圧を印加することが
可能となり、この高電圧の印加により、将来的に短絡が
生じそうな画素について、積極的に短絡を生じさせて点
欠陥化することが可能となる。したがって、市場に出回
った後に、ポリシリコン膜と金属膜との間で短絡し、画
素欠陥が頻発して発生することを防止できる。

【００９７】その後、アレイ基板に第２検査回路を接続
し、アレイ基板上の欠陥数を測定する。この時、規定値
を超える欠陥数を有するアレイ基板は、製造ラインから
除去される。また、規定値以下の欠陥数を有するアレイ
基板については、改善可能な短絡不良、すなわち、補助
容量線と補助容量電極との間の短絡は、露出した連結配
線の一部にレーザビームを照射することにより切断し、
半点灯状態まで改善することが可能である。

【００９８】したがって、製造歩留まりを向上できると
ともに、市場に出回った後に画素欠陥が生じるような信
頼性の低下を防止することが可能となる。

【００９９】なお、上述した実施の形態では、検査プロ
セスにおいて、すべての画素の補助容量素子間に高電圧
を印加したが、従来の方法より効率的に複数の画素の補
助容量素子間に同時に高電圧を印加できる構成であれ
ば、これに限定されるものではない。

【０１００】例えば、複数本の走査線または信号線毎に
対応する補助容量素子間に高電圧を印加しても良いし、
奇数行の走査線に対応する補助容量素子間に高電圧を印
加した後に偶数行の走査線に対応する補助容量素子間に
高電圧を印加しても良い。また、画面を上下または左右
に分割し、順に対応する補助容量素子間に高電圧を印加
しても良い。

【０１０１】

【発明の効果】以上説明したように、この発明によれ
ば、将来的に欠陥となりうる可能性を含む画素について
は、補助容量を形成している電極間で積極的に短絡させ
て点欠陥化することにより、市場不良の発生が防止され
る基板の検査方法を提供することができる。

【０１０２】また、この発明によれば、点欠陥が規定数
以下の基板については、補助容量を形成している電極間
の短絡不良を改善し、製造歩留まりを向上するととも
に、信頼性を向上できる基板の検査方法を提供すること
ができる。

【図面の簡単な説明】

【図１】図１は、この発明の基板の検査方法が適用され
るアクティブマトリクス型液晶表示装置の構成を概略的
に示す図である。

【図２】図２は、図１に示したアクティブマトリクス型
液晶表示装置の１画素領域を概略的に示す平面図であ
る。

【図３】図３は、図２に示したアクティブマトリクス型
液晶表示装置の連結配線を含む領域を拡大した拡大平面
図である。

【図４】図４は、図３中の一点鎖線Ａ−Ｂ−Ｃ−Ｄに沿
って切断した断面を概略的に示す断面図である。

【図５】図５は、この発明の基板の検査方法における補
助容量線と補助容量電極との間に高電圧を印加するため
の工程を説明するための図である。

【図６】図６は、走査線駆動回路の概略的な構成を示す
図である。

【図７】図７は、図５に示した工程において、第１検査
回路から走査線駆動回路に供給された信号に基づいて走
査線を駆動するタイミングチャートを示す図である。

【図８】図８は、この発明の基板の検査方法における欠
陥数の測定を行うための回路図である。

【符号の説明】

１８…走査線駆動回路１９…信号線駆動回路２０…対向電極駆動回路５０…信号線５１…走査線５２…補助容量線５３…画素電極５４…開口部６１…補助容量電極６２…ゲート絶縁膜８０…連結配線８２…保護絶縁膜８４（Ｒ、Ｇ、Ｂ）…着色層８６…アレイ基板９２…対向基板１００…液晶組成物ＴＳ１…第１検査回路ＴＳ２…第２検査回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＧ０９Ｆ 9/30 ３３８Ｇ０２Ｆ 1/136 ５００ (56)参考文献特開平９−159997（ＪＰ，Ａ) 特開平５−313132（ＪＰ，Ａ) 特開平３−80225（ＪＰ，Ａ) 特開平５−127192（ＪＰ，Ａ) 特開平２−165125（ＪＰ，Ａ) 特開平４−204831（ＪＰ，Ａ) 特開平５−66415（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368,1/13

Claims

(57)【特許請求の範囲】

【請求項１】マトリクス状に配置された画素電極と、こ
れら画素電極の行に沿って配置される複数の走査線と、
前記走査線に沿って配置され第１電圧が印加される複数
の補助容量線と、前記画素電極の列に沿って形成され第
２電圧と前記第２電圧よりも高い第３電圧との間の所定
電圧が印加される複数の信号線と、前記走査線と前記信
号線との交点近傍に配置されるとともに前記信号線に印
加された前記所定電圧を前記画素電極に選択的に印加す
る複数のスイッチ素子と、前記各画素電極毎に前記補助
容量線に絶縁膜を介して対向配置されるとともに前記画
素電極と連結配線を介して電気的に接続され前記所定電
圧が印加される補助容量電極と、を備えた基板の検査方
法において、すべての画素に一括に、複数本の前記走査線に接続され
るスイッチ素子を導通状態として、前記補助容量線と前
記補助容量電極との間の電位差を、前記第１電圧と前記
所定電圧との最大電位差と実質的に等しい、または大き
く設定した状態で所定時間維持する電圧印加工程と、前記補助容量線と前記補助容量電極との実質的な短絡を
検出する検査工程と、前記連結配線は前記補助容量線、前記補助容量電極及び
前記画素電極と重ならない露出部分を有し、前記補助容
量線と前記補助容量電極との実質的な短絡が検出された
場合、前記露出部分にレーザビームを照射して、前記補
助容量電極と、対応する前記画素電極とを電気的に切り
離す修復工程と、を備えたことを特徴とする基板の検査
方法。
【請求項２】前記スイッチ素子は、活性層として再結晶
化された第１シリコン半導体膜を含む薄膜トランジスタ
であり、且つ前記補助容量電極は、前記第１シリコン半
導体膜と同一工程で作成された第２シリコン半導体膜か
らなることを特徴とする請求項１に記載の基板の検査方
法。
【請求項３】前記第１及び第２シリコン半導体膜は、ポ
リシリコン膜であることを特徴とする請求項２に記載の
基板の検査方法。
【請求項４】前記基板は、前記信号線に接続される信号
線駆動回路、および前記走査線に接続される走査線駆動
回路を含むことを特徴とする請求項１に記載の基板の検
査方法。
【請求項５】前記電圧印加工程は、前記信号線に前記第
２電圧を印加するとともに、前記補助容量線に前記第１
電圧よりも高い第４電圧を印加することを特徴とする請
求項１に記載の基板の検査方法。
【請求項６】前記電圧印加工程における前記補助容量線
と前記補助容量電極との間の前記電位差は、２０Ｖより
も小さいことを特徴とする請求項１に記載の基板の検査
方法。