WO2010137544A1 - エッチング液およびそれを用いたトレンチ・アイソレーション構造の形成方法 - Google Patents

エッチング液およびそれを用いたトレンチ・アイソレーション構造の形成方法 Download PDF

Info

Publication number
WO2010137544A1
WO2010137544A1 PCT/JP2010/058711 JP2010058711W WO2010137544A1 WO 2010137544 A1 WO2010137544 A1 WO 2010137544A1 JP 2010058711 W JP2010058711 W JP 2010058711W WO 2010137544 A1 WO2010137544 A1 WO 2010137544A1
Authority
WO
WIPO (PCT)
Prior art keywords
etching solution
organic solvent
etching
isolation structure
trench isolation
Prior art date
Application number
PCT/JP2010/058711
Other languages
English (en)
French (fr)
Inventor
一成 櫻井
Original Assignee
Ａｚエレクトロニックマテリアルズ株式会社
ＡｚエレクトロニックマテリアルズＵｓａコーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ａｚエレクトロニックマテリアルズ株式会社, ＡｚエレクトロニックマテリアルズＵｓａコーポレーション filed Critical Ａｚエレクトロニックマテリアルズ株式会社
Priority to US13/320,833 priority Critical patent/US8828877B2/en
Priority to EP10780499.9A priority patent/EP2437283B1/en
Priority to CN201080022960.8A priority patent/CN102449746B/zh
Priority to SG2011078490A priority patent/SG175799A1/en
Publication of WO2010137544A1 publication Critical patent/WO2010137544A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H01L21/02222—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen the compound being a silazane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2

Definitions

  • the present invention relates to an etchant for etching a spin-on dielectric layer (hereinafter referred to as SOD film) which is an insulating film in a semiconductor element manufacturing process.
  • SOD film spin-on dielectric layer
  • an isolation region In general, in an electronic device such as a semiconductor device, semiconductor elements such as transistors, resistors, and others are arranged on a substrate, but they need to be electrically insulated. Therefore, a region for separating the elements is required between these elements, which is called an isolation region. Conventionally, this isolation region is generally performed by selectively forming an insulating film on the surface of a semiconductor substrate.
  • a trench isolation structure is a structure in which a fine trench is formed on the surface of a semiconductor substrate and an insulator is filled in the trench to electrically isolate elements formed on both sides of the trench.
  • Such a structure for element isolation is an element isolation structure that is effective for achieving the high degree of integration required in recent years because the isolation region can be made narrower than in the conventional method.
  • One method for forming such a trench isolation structure is a self-aligned shallow trench isolation process.
  • a composition containing an insulating material hereinafter referred to as SOD material
  • SOD material an insulating material
  • CMP chemical mechanical polishing method
  • etching solutions used in such a method have been studied.
  • a hydrofluoric acid aqueous solution and a hydrofluoric acid buffer solution As the simplest, there are a hydrofluoric acid aqueous solution and a hydrofluoric acid buffer solution.
  • a hydrofluoric acid aqueous solution to which isopropyl alcohol is added Patent Document 1
  • a solution in which a hydrofluoric acid salt is dissolved in an organic solvent Patent Document 2
  • the etching rate during wet etching may be non-uniform due to the influence of the trench isolation structure.
  • the etching rate around the trench is relatively large, and the intermediate portion may be convex, or the trench width may be uneven.
  • Such defects in the structure are not preferable in terms of poor insulation characteristics and mechanical strength, and thus need to be improved.
  • the etching solution according to the present invention comprises hydrofluoric acid and an organic solvent, wherein the organic solvent has a ⁇ H defined by a Hansen solubility parameter of 4 or more and 12 or less, and a saturated solubility in water at 20 ° C. of 5%. It is the above, It is characterized by the above.
  • the method for forming a shallow trench isolation structure includes: An application step of applying a composition containing an insulating material to a substrate surface having a trench structure to form a coating film; A baking process in which the coated substrate is baked to cure the insulating material and form an insulating film;
  • the insulating film after polishing comprises hydrofluoric acid and an organic solvent, and ⁇ H defined by the Hansen solubility parameter is 4 or more and 12 or less, and the saturation solubility in water at 20 ° C. is 5%. It is characterized by including the etching process processed with the etching liquid which is the above.
  • an etchant that can etch all trenches uniformly and flatly in the trenches is provided. By using this etching solution, it becomes possible to form a shallow trench isolation structure with few defects and excellent insulating properties and mechanical strength.
  • the cross-sectional conceptual diagram which shows the process of shallow trench isolation using the etching liquid of this invention.
  • Sectional conceptual diagram which shows the process of shallow trench isolation using the conventional etching liquid.
  • the trench cross-sectional conceptual diagram after an etching.
  • a circuit 2 made of a metal thin film is formed on the substrate 1.
  • the substrate can be selected from a semiconductor material such as silicon or any other material.
  • a circuit or the like can be formed on the substrate by any method such as etching or printing.
  • the cap 3 is formed on the circuit etc. as needed (FIG. 1 (a)).
  • the cap 3 is for protecting a circuit and the like during later etching, and can be formed using, for example, a photoresist.
  • a uniform metal thin film is formed on the substrate surface, and then the cap 3, that is, a mask is formed on the metal thin film by using a photoresist or the like.
  • the circuit 2 can be formed by etching the metal thin film.
  • the substrate 1 is etched using the cap 3 thus formed as a mask. By this operation, a desired pattern is transferred to the substrate 1 and a trench isolation structure is formed (FIG. 1B).
  • the width and depth of the trench are not particularly limited, but the width is generally 0.02 to 10 ⁇ m, preferably 0.02 to 5 ⁇ m.
  • the depth is 200 to 1000 nm, preferably 300 to 700 nm.
  • a silicon nitride liner film, a polysilicon film, a silicon oxide film, or the like can be further formed on the surface of the substrate on which the trench is formed by a CVD method, an ALD (Atomic Layer Deposition) method, or the like.
  • composition containing an SOD material as a material of the SOD film is applied on a silicon substrate having a trench formed on the surface. This application fills the trench with SOD material.
  • the SOD material is preferably selected from the group consisting of polysilazane, hydrogenated silsesquioxane, and mixtures thereof, more preferably polysilazane.
  • the polysilazane compound is not particularly limited and can be arbitrarily selected as long as the effects of the present invention are not impaired. These may be either inorganic compounds or organic compounds. Among these polysilazanes, the most preferable ones include those composed of combinations of units represented by the following general formulas (Ia) to (Ic): (Where m1 to m3 are numbers representing the degree of polymerization) Of these, those having a weight average molecular weight in terms of styrene of 700 to 30,000 are particularly preferred.
  • Examples of other polysilazanes include, for example, a general formula: (Wherein R 1 , R 2 and R 3 are each independently a hydrogen atom, an alkyl group, an alkenyl group, a cycloalkyl group, an aryl group, or a group directly connected to silicon such as a fluoroalkyl group other than these groups. A group which is carbon, an alkylsilyl group, an alkylamino group or an alkoxy group, provided that at least one of R 1 , R 2 and R 3 is a hydrogen atom, and n is a number representing the degree of polymerization). Examples thereof include polysilazane having a skeleton composed of the above structural units and a number average molecular weight of about 100 to 50,000 or a modified product thereof. These polysilazane compounds can be used in combination of two or more.
  • the composition containing the SOD material used in the present invention comprises a solvent capable of dissolving the SOD material.
  • a solvent is not particularly limited as long as it can dissolve each of the above-mentioned components.
  • preferable solvents include the following: (A) Aromatic compounds such as benzene, toluene, xylene, ethylbenzene, diethylbenzene, trimethylbenzene, triethylbenzene, etc.
  • solvents can be used in combination of two or more as appropriate in order to adjust the evaporation rate of the solvent, to reduce the harmfulness to the human body, or to adjust the solubility of each component.
  • the composition containing the SOD material used in the present invention may contain other additive components as necessary.
  • such components include cross-linking accelerators that promote the cross-linking reaction of SOD materials such as polysilazane, catalysts for reactions that convert SOD materials into insulators, and viscosity modifiers that adjust the viscosity of the composition. It is done.
  • a phosphorus compound such as tris (trimethylsilyl) phosphate may be contained for the purpose of obtaining a sodium gettering effect when used in a semiconductor device.
  • the content of each of the above components varies depending on the application conditions, firing conditions, and the like.
  • the content of the SOD material is preferably 1 to 30% by weight, more preferably 2 to 20% by weight, based on the total weight of the composition.
  • the concentration of the SOD material contained in the composition is not limited to this, and any concentration of the composition can be used as long as the trench isolation structure specified in the present invention can be formed.
  • the content of various additives other than the SOD material varies depending on the kind of the additive, etc., but the amount added to the SOD material is preferably 0.001 to 40% by weight, preferably 0.005 to 30% by weight. More preferred is 0.01 to 20% by weight.
  • the composition can be applied on the substrate by any method. Specific examples include spin coating, curtain coating, dip coating, and others. Of these, spin coating is particularly preferable from the viewpoint of uniformity of the coating surface.
  • the thickness of the coating film to be applied that is, the thickness of the coating film in the portion having no trench on the substrate surface is preferably 20 to 150 nm, and more preferably 30 to 100 nm.
  • the substrate coated with the composition can be pre-baked. This step aims to remove at least a part of the solvent contained in the coating film.
  • the temperature is usually in the range of 50 to 250 ° C., preferably 80 to 200 ° C., and the required time is generally 0.5 to 10 minutes, preferably 1 to 5 minutes. .
  • the coating film is baked to convert the entire coating film into the insulator film 4 (FIG. 1 (c)).
  • Firing is preferably performed in an inert gas or oxygen atmosphere containing water vapor using a curing furnace or a hot plate.
  • the water vapor is important for sufficiently converting an SOD material such as a polysilazane compound into an insulator, and is preferably 1% or more, more preferably 10% or more, and most preferably 20% or more. In particular, when the water vapor concentration is 20% or more, the conversion of the SOD material into an insulator is likely to proceed, the occurrence of defects such as voids is reduced, and the characteristics of the insulating film are improved.
  • an inert gas is used as the atmospheric gas, nitrogen, argon, helium, or the like is used.
  • the temperature condition for curing varies depending on the type of SOD material to be used and the combination of processes. However, when the temperature is relatively high, the rate at which the SOD material is converted into the insulator film tends to increase, and the lower the temperature, the device characteristics due to the oxidation of the substrate such as silicon or the change of the crystal structure. There is a tendency for adverse effects to be reduced. From such a viewpoint, in the method according to the present invention, heating is usually performed at 1000 ° C. or lower, preferably 300 to 900 ° C.
  • the temperature raising time to the target temperature is generally 1 to 100 ° C./min
  • the curing time after reaching the target temperature is generally 1 minute to 10 hours, preferably 15 minutes to 3 hours. If necessary, the curing temperature or the composition of the curing atmosphere can be changed stepwise.
  • Polishing is generally performed by CMP.
  • This polishing by CMP can be performed with a general abrasive and polishing apparatus.
  • the polishing agent an aqueous solution in which an abrasive such as silica, alumina, or ceria and other additives are dispersed as required can be used.
  • a typical CMP apparatus can be used.
  • the silicon dioxide film derived from the polysilazane composition formed on the flat portion on the surface of the cap 3 is almost removed by the polishing treatment, but the insulator film remaining between the adjacent circuits 2 is removed. Further, an etching process is performed using the etching solution according to the present invention. This etching process can be performed in the same manner as in the conventional method except that the etching solution specified in the present invention is used.
  • the etching solution used here contains water, hydrofluoric acid, and a specific organic solvent at a content of not more than the solubility in water.
  • the content of hydrofluoric acid varies depending on the type of SOD film to be etched, but is preferably 0.06 to 2% by weight, more preferably 0.1 to 1% by weight, based on the total weight of the etching solution. Included in the ratio.
  • the specific organic solvent is one having a hydrogen bond strength index ⁇ H defined by Hansen's solubility parameter of 4 or more and 12 or less and a saturated solubility in water of 20 ° C. of 5% by weight or more. is there.
  • Specific examples of such an organic solvent include those shown in Table 1.
  • the description of “arbitrary” means that the organic solvent is mixed with water at an arbitrary ratio. Two or more of these organic solvents can be used in combination.
  • the saturated solubility in water at 20 ° C. is preferably 8% by weight or more, and more preferably 10% by weight or more.
  • propylene glycol monomethyl ether, propylene glycol monomethyl ether acetate, ethyl acetoacetate, acetone, dimethyl ether, methyl ethyl ketone, and ethylene glycol dimethyl ether are preferable from the viewpoints of handleability and cost, and propylene glycol monomethyl ether and acetone are the effects of the present invention. Is particularly preferred since it is strongly expressed.
  • the content of the specific organic solvent contained in the etching solution is generally selected in a range where the components contained in the etching solution are uniformly mixed, and is not particularly limited. However, the greater the content, the stronger the effect of the present invention tends to be expressed. From such a viewpoint, the content of the organic solvent is preferably 1% by weight or more and 5% by weight or more based on the total weight of the etching solution within a range not exceeding the saturation solubility of the organic solvent in water. It is preferable. Moreover, when using the organic solvent whose solubility with respect to water is finite, it is preferable to contain an organic solvent in the ratio close
  • the etching rate tends to decrease as the content of the organic solvent in the etching solution increases, so the content of the organic solvent may not be excessively high from the viewpoint of securing the etching rate.
  • the content may be equal to or lower than the saturation solubility.
  • the content of the organic solvent with respect to the total weight of the etching solution is preferably 95% by weight or less, and more preferably 90% by weight or less. .
  • the etching solution according to the present invention contains the above-described hydrofluoric acid and a specific organic solvent, but may contain other components as necessary.
  • examples of such other components include ammonium fluoride and phosphoric acid which are considered to assist the etching action, and surfactants which are considered to improve the wettability of the etching solution.
  • the insulator film 4 between the circuits 2 is uniformly etched, and the etching is completed at an appropriate timing, so that the surface of the substrate 1 can be obtained.
  • a structure filled with an insulator film can be obtained.
  • the insulator film can be uniformly removed by etching.
  • FIGS. 2A to 2D are the same as those described above, but when a conventional etching solution is used for wet etching, the etching rate varies depending on the location, and FIG. As shown, the central part inside the trench is raised. This does not change even when the cap 3 is removed (FIG. 2 (f)). Therefore, the final semiconductor device often causes poor insulation and insufficient mechanical strength.
  • the portion of the insulating film formed on the substrate surface that is in contact with the inner side surface of the trench has a strong tensile stress and therefore tends to be easily etched. Therefore, the etching rate in the portion close to the inner side surface of the trench is increased, and the central portion inside the trench is raised as shown in FIG.
  • HF 2 ⁇ ions mainly contribute to the etching reaction. If the contribution of HF 2 ⁇ ions is too large, the above-described non-uniform etching proceeds, whereas in the present invention, a specific organic solvent associates with HF by hydrogen bonding, and ionization to HF 2 ⁇ ions is performed. It is considered that the effective concentration of HF 2 ⁇ is appropriately lowered by suppressing the HF 2 ⁇ .
  • the etching solution according to the present invention is suitable for forming the shallow trench isolation as described above, but can also be applied to other applications. Specifically, it can be used for cleaning a contact hole when forming a metal wiring interlayer insulating film (also referred to as IMD) and a premetal insulating film (also referred to as PMD) in the manufacturing process of a semiconductor device.
  • IMD metal wiring interlayer insulating film
  • PMD premetal insulating film
  • the film exposed inside the hole may be non-uniform in the film thickness direction.
  • the etching solution according to the present invention the film is uniformly cleaned even if the film quality is non-uniform. be able to. For this reason, when the etching solution according to the present invention is used for cleaning the contact hole, it is not necessary to control the composition of the etching solution and the etching time in order to maintain the shape of the contact hole as in the prior art.
  • Examples 1 to 19 and Comparative Examples 1 to 5 First, a silicon substrate having a trench structure on the surface was prepared.
  • the trench widths were 80 nm, 190 nm, and 1800 nm, and the depth was 540 nm.
  • a solution of polysilazane in dibutyl ether (solid content concentration based on the total weight of the composition is 19% by weight) is spin-coated on the above substrate at 1000 rpm and a part of the solvent at 150 ° C. for 3 minutes. Was removed. At this time, the film thickness of the polysilazane composition coating film in the portion other than the trench structure on the substrate surface was 600 nm.
  • H 2 O / (O 2 + H 2 O) 80 mol%
  • the undulation height is defined as a difference in height h between a portion where the removal of the SOD film by etching in the trench is the most and a portion where the removal is the smallest.
  • PGMEA is propylene glycol monomethyl ether acetate
  • PGME is propylene glycol monomethyl ether
  • EAA is ethyl acetoacetate
  • MEK is methyl ethyl ketone
  • EGMEA is ethylene glycol monomethyl ether acetate
  • CA is crotonic acid
  • PD is 2,4-pentanedione
  • IPA represents isopropanol.
  • the film shape was defined as A (excellent) when the undulation height was less than 57 nm, B (good) when 57 nm or more and less than 76 nm, and C (inferior) when 76 nm or more.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Weting (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

［課題］トレンチ構造の影響を受けにくいエッチング液とそれを用いたアイソレーション構造の形成方法の提供。 ［解決手段］フッ酸と有機溶媒とを含んでなるエッチング液。前記有機溶媒の、ハンセンの溶解度パラメーターによって定義されるδＨは４以上１２以下であり、２０℃の水に対する飽和溶解度が５％以上である。このエッチング液は、従来の半導体素子形成プロセスに用いられるエッチング液の代わりに用いることができる。

Description

エッチング液およびそれを用いたトレンチ・アイソレーション構造の形成方法
　本発明は、半導体素子製造プロセスにおける、絶縁膜であるスピンオン誘電体膜（ｓｐｉｎ－ｏｎ　ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ；　以下、ＳＯＤ膜という）をエッチングするためのエッチング液に関するものである。
　一般に、半導体装置の様な電子デバイスにおいては、半導体素子、例えばトランジスタ、抵抗、およびその他、が基板上に配置されているが、これらは電気的に絶縁されている必要がある。したがって、これら素子の間には、素子を分離するための領域が必要であり、これをアイソレーション領域と呼ぶ。従来は、このアイソレーション領域を半導体基板の表面に選択的に絶縁膜を形成させることにより行うことが一般的であった。
　一方、電子デバイスの分野においては、近年、高密度化、および高集積化が進んでいる。このような高密度および高集積度化が進むと、必要な集積度に見合った、微細なアイソレーション構造を形成させることが困難となり、そのようなニーズに合致した新たなアイソレーション構造が要求される。そのようなものとして、トレンチ・アイソレーション構造が挙げられる。この構造は、半導体基板の表面に微細なトレンチを形成させ、そのトレンチの内部に絶縁物を充填して、トレンチの両側に形成される素子の間を電気的に分離する構造である。このような素子分離のための構造は、従来の方法に比べてアイソレーション領域を狭くできるため、昨今要求される高集積度を達成するために有効な素子分離構造である。
　このようなトレンチ・アイソレーション構造を形成させるための方法のひとつとして、自己整合シャロー・トレンチ・アイソレーションプロセスがある。この方法によれば、絶縁材料（以下、ＳＯＤ材料という）を含む組成物をトレンチ構造が形成された基板表面に塗布してトレンチ内に組成物を充填し、次いでＳＯＤ材料を焼成などにより硬化させて絶縁材料に転化させ、基板表面に形成された余剰のＳＯＤ膜を化学的機械的研磨方法（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：以下、ＣＭＰという）によって除去し、さらに基板表面が平坦になるようにウェットエッチングを行うのが一般的である。
　このような方法に用いられるエッチング液としては、各種のものが検討されている。最も簡単なものとしては、フッ酸水溶液や、フッ酸緩衝液があり、さらには、イソプロピルアルコールを添加したフッ酸水溶液（特許文献１）や、フッ酸塩を有機溶媒に溶解させた溶液（特許文献２）なども挙げられる。
米国特許出願公開第２００７／０１４５００９号明細書 国際公開第２００６／１２６５８３号
　しかしながら、本発明者らの検討によれば、このような従来の方法には改良の余地があった。すなわち、ウェットエッチングの際のエッチングレートがトレンチ・アイソレーション構造の影響を受けて不均一になることがあった。具体的には、比較的狭いトレンチ部においては、トレンチ周囲部のエッチングレートが相対的に大きく、中間部が凸状になったり、トレンチ幅がひろい部分では凹凸になったりすることがあった。このような構造の欠陥は、絶縁特性の不良や機械的強度の点で好ましくないため、改良の必要があった。
　本発明によるエッチング液は、フッ酸と有機溶媒とを含んでなり、前記有機溶媒の、ハンセンの溶解度パラメーターによって定義されるδＨが４以上１２以下であり、２０℃の水に対する飽和溶解度が５％以上のものであることを特徴とするものである。
　また、本発明によるシャロー・トレンチ・アイソレーション構造の形成方法は、
　トレンチ構造を有する基板表面に絶縁材料を含む組成物を塗布して塗膜を形成させる塗布工程、
　塗布済みの基板を焼成して、絶縁材料を硬化させ、絶縁膜を形成させる焼成工程、
　研磨後の絶縁膜を、フッ酸と有機溶媒とを含んでなり、前記有機溶媒の、ハンセンの溶解度パラメーターによって定義されるδＨが４以上１２以下であり、２０℃の水に対する飽和溶解度が５％以上であるエッチング液で処理するエッチング工程
を含んでなることを特徴とするものである。
　本発明の方法によれば、半導体素子製造プロセス、特にシャロー・トレンチ・アイソレーション構造の形成において、基板上に混在する異なった幅のトレンチに絶縁材料を充填して絶縁膜を形成させる際に、すべてのトレンチを均一に、またトレンチ内は平坦にエッチングすることが可能なエッチング液が提供される。このエッチング液を用いることにより、欠陥が少なく、絶縁特性や機械的強度に優れたシャロー・トレンチ・アイソレーション構造を形成させることが可能となる。
本発明のエッチング液を用いたシャロー・トレンチ・アイソレーションのプロセスを示す断面概念図。 従来のエッチング液を用いたシャロー・トレンチ・アイソレーションのプロセスを示す断面概念図。 エッチング後のトレンチ部断面概念図。
　以下、本発明の実施の形態について、詳細に説明する。
　本発明によるエッチング液を用いた自己整合シャロー・トレンチ・アイソレーションプロセスを図１を参照しながら説明すると以下の通りである。
　まず、基板１上に金属薄膜からなる回路２等を形成させる。基板はシリコンなどの半導体材料やその他の任意のものから選択することができる。また回路などは基板上に、エッチングや印刷などの任意の方法で形成させることができる。そして、その回路等の上に、必要に応じてキャップ３を形成させる（図１（ａ））。このキャップ３は、のちに行うエッチングの際に回路等を保護するためのものであり、例えばフォトレジストなどを用いて形成させることができる。また、回路等を形成させてからキャップ３を形成させるばかりではなく、基板表面に均一な金属薄膜を形成させてから、フォトレジストなどにより金属薄膜上にキャップ３、すなわちマスクを形成させ、それを利用して金属薄膜をエッチングすることにより回路２を形成させることもできる。
　このように形成されたキャップ３をマスクとして、基板１をエッチングする。この操作によって基板１に所望のパターンが転写され、トレンチ・アイソレーション構造が形成される（図１（ｂ））。
　本発明によるエッチング液を用いてトレンチ・アイソレーション構造を形成させる場合、トレンチの幅、および深さは特に限定されないが、幅は一般に０．０２～１０μｍ、好ましくは０．０２～５μｍ、であり、深さは２００～１０００ｎｍ、好ましくは３００～７００ｎｍである。
　トレンチが形成された基板表面に、さらにＣＶＤ法やＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などにより窒化シリコンライナー膜、ポリシリコン膜、または酸化シリコン膜等を形成させることもできる。
　次に、表面にトレンチが形成されたシリコン基板上にＳＯＤ膜の材料となるＳＯＤ材料を含む組成物を塗布する。この塗布によって、トレンチ内にＳＯＤ材料が充填される。このＳＯＤ材料は、ポリシラザン、水素化シルセスキオキサン、およびそれらの混合物からなる群から選択されるものが好ましく、ポリシラザンがより好ましい。
　ポリシラザン化合物は特に限定されず、本発明の効果を損なわない限り任意に選択することができる。これらは、無機化合物あるいは有機化合物のいずれのものであってもよい。これらポリシラザンのうち、最も好ましいものとして下記一般式（Ｉａ）～（Ｉｃ）で表される単位の組み合わせからなるものが挙げられる： 
Figure JPOXMLDOC01-appb-C000001
 （式中、ｍ１～ｍ３は重合度を表す数である）
　このうち、特に好ましいものとしてスチレン換算重量平均分子量が７００～３０，０００であるものが好ましい。
　また、他のポリシラザンの例として、例えば、主として一般式：
Figure JPOXMLDOC01-appb-C000002
 （式中、Ｒ１、Ｒ２およびＲ３は、それぞれ独立に水素原子、アルキル基、アルケニル基、シクロアルキル基、アリール基、もしくはこれらの基以外でフルオロアルキル基等のケイ素に直結する基が炭素である基、アルキルシリル基、アルキルアミノ基またはアルコキシ基を表す。但し、Ｒ１、Ｒ２およびＲ３の少なくとも１つは水素原子であり、ｎは重合度を表す数である）で表される構造単位からなる骨格を有する数平均分子量が約１００～５０，０００のポリシラザンまたはその変性物が挙げられる。これらのポリシラザン化合物は２種類以上を組み合わせて用いることもできる。
　本発明に用いられるＳＯＤ材料を含む組成物は、前記のＳＯＤ材料を溶解し得る溶媒を含んでなる。このような溶媒としては、前記の各成分を溶解し得るものであれば特に限定されるものではないが、好ましい溶媒の具体例としては、次のものが挙げられる：
（ａ）芳香族化合物、例えば、ベンゼン、トルエン、キシレン、エチルベンゼン、ジエチルベンゼン、トリメチルベンゼン、トリエチルベンゼン等、（ｂ）飽和炭化水素化合物、例えばｎ－ペンタン、ｉ－ペンタン、ｎ－ヘキサン、ｉ－ヘキサン、ｎ－ヘプタン、ｉ－ヘプタン、ｎ－オクタン、ｉ－オクタン、ｎ－ノナン、ｉ－ノナン、ｎ－デカン、ｉ－デカン等、（ｃ）脂環式炭化水素化合物、例えばエチルシクロヘキサン、メチルシクロヘキサン、シクロヘキサン、シクロヘキセン、ｐ－メンタン、デカヒドロナフタレン、ジペンテン、リモネン等、（ｄ）エーテル類、例えばジプロピルエーテル、ジブチルエーテル、ジエチルエーテル、メチルターシャリーブチルエーテル（以下、ＭＴＢＥという）、アニソール等、および（ｅ）ケトン類、例えばメチルイソブチルケトン（以下、ＭＩＢＫという）等。これらのうち、（ｂ）飽和炭化水素化合物、（ｃ）脂環式炭化水素化合物（ｄ）エーテル類、および（ｅ）ケトン類がより好ましい。
　これらの溶媒は、溶剤の蒸発速度の調整のため、人体への有害性を低くするため、または各成分の溶解性の調製のために、適宜２種以上混合したものも使用できる。
　本発明に用いられるＳＯＤ材料を含む組成物は、必要に応じてその他の添加剤成分を含有することもできる。そのような成分として、例えばポリシラザンなどのＳＯＤ材料の架橋反応を促進する架橋促進剤等、ＳＯＤ材料を絶縁体に転化させる反応の触媒、組成物の粘度を調製するための粘度調整剤などが挙げられる。また、半導体装置に用いられたときにナトリウムのゲッタリング効果などを目的に、リン化合物、例えばトリス（トリメチルシリル）フォスフェート等、を含有することもできる。
　また、前記の各成分の含有率は、塗布条件や焼成条件などによって変化する。ただし、ＳＯＤ材料の含有率が組成物の総重量を基準として１～３０重量％であることが好ましく、２～２０重量％とすることがより好ましい。ただし、組成物に含まれるＳＯＤ材料の濃度はこれに限定されるものではなく、本発明において特定されたトレンチ・アイソレーション構造を形成できるのであれば、任意濃度の組成物を用いることができる。また、ＳＯＤ材料以外の各種添加剤の含有率は、添加剤の種類などによって変化するが、ＳＯＤ材料に対する添加量が０．００１～４０重量％であることが好ましく、０．００５～３０重量％であることがより好ましく、０．０１～２０重量％であることがさらに好ましい。
　前記の組成物は、任意の方法で基板上に塗布することができる。具体的には、スピンコート、カーテンコート、ディップコート、およびその他が挙げられる。これらのうち、塗膜面の均一性などの観点からスピンコートが特に好ましい。塗布される塗膜の厚さ、すなわち基板表面のトレンチのない部分における塗膜の厚さは、２０～１５０ｎｍであることが好ましく、３０～１００ｎｍであることがより好ましい。
　塗布後、組成物が塗布された基板をプリベーク処理をすることができる。この工程では、塗膜中に含まれる溶媒の少なくとも一部を除去することを目的とする。
　通常、溶媒を除去するためには、実質的に一定温度で加熱する方法がとられる。このとき、実質的にＳＯＤ材料の酸化または重合反応が起こらない条件で溶媒除去を行うべきである。したがって、溶媒の除去をする場合、温度は通常５０～２５０℃、好ましくは８０～２００℃、の範囲内であり、所要時間は一般に０．５～１０分、好ましくは１～５分、である。
　ＳＯＤ材料を含む組成物を塗布し、必要により溶媒を除去した後、塗膜を焼成して、塗膜全体を絶縁体膜４に転化させる（図１（ｃ））。焼成は、硬化炉やホットプレートを用いて、水蒸気を含んだ、不活性ガスまたは酸素雰囲気下で行うことが好ましい。水蒸気は、ポリシラザン化合物等のＳＯＤ材料を絶縁体に十分に転化させるのに重要であり、好ましくは１％以上、より好ましくは１０％以上、最も好ましくは２０％以上とする。特に水蒸気濃度が２０％以上であると、ＳＯＤ材料の絶縁体への転化が進行しやすくなり、ボイドなどの欠陥の発生が少なくなり、絶縁膜の特性が改良されるので好ましい。雰囲気ガスとして不活性ガスを用いる場合には、窒素、アルゴン、またはヘリウムなどを用いる。
　硬化させるための温度条件は、用いるＳＯＤ材料の種類や、工程の組み合わせ方によって変化する。しかしながら、温度が相対的に高い場合にＳＯＤ材料が絶縁体膜に転化される速度が速くなる傾向にあり、また、温度が低いほうがシリコンなどの基板の酸化または結晶構造の変化によるデバイス特性への悪影響が小さくなる傾向がある。このような観点から、本発明による方法では、通常１０００℃以下、好ましくは３００～９００℃で加熱を行う。ここで、目標温度までの昇温時間は一般に１～１００℃／分であり、目標温度に到達してからの硬化時間は一般に１分～１０時間、好ましくは１５分～３時間、である。
必要に応じて硬化温度または硬化雰囲気の組成を段階的に変化させることもできる。
　ＳＯＤ材料を絶縁体膜に転化させた後、形成された絶縁体膜４の不要な部分を除去する。そのために、必要応じて、まず研磨処理により、基板上のトレンチ部内側に形成された絶縁体膜を残し、基板表面の平坦部上に形成された絶縁体膜を研磨により除去する。この研磨処理により、キャップ３の表面よりも上部にある絶縁体膜が除去される（図１（ｄ））。この研磨処理は、硬化処理の後に行うほか、プリベーク工程を組み合わせる場合には、プリベーク直後に行うこともできる。
　研磨は、一般的にＣＭＰにより行う。このＣＭＰによる研磨は、一般的な研磨剤および研磨装置により行うことができる。具体的には、研磨剤としてはシリカ、アルミナ、またはセリアなどの研磨材と、必要に応じてその他の添加剤とを分散させた水溶液などを用いることができる、研磨装置としては、市販の一般的なＣＭＰ装置を用いることができる。
　前記の研磨処理により、キャップ３表面の平坦部上に形成されたポリシラザン組成物に由来する二酸化ケイ素膜はほとんど除去されるが、隣接する回路２の間に残っている絶縁体膜を除去するために、さらに本発明によるエッチング液を用いてエッチング処理を行う。このエッチング処理は、本発明において特定されたエッチング液を用いるほかは、従来の方法と同様にして行うことができる。
　ここで用いられるエッチング液は、水と、フッ酸と、特定の有機溶媒を水に対する溶解度以下の含有率で含むものである。フッ酸の含有率は、エッチングしようとするＳＯＤ膜の種類などによって変化するが、エッチング液の総重量を基準として、好ましくは０．０６～２重量％、より好ましくは０．１～１重量％の割合で含まれる。
　また、特定の有機溶媒とは、ハンセンの溶解度パラメーターによって定義される水素結合の強さの指標であるδＨが４以上１２以下であり、２０℃の水に対する飽和溶解度が５重量％以上のものである。このような有機溶媒としては、具体的には表１に示すものが挙げられる。
Figure JPOXMLDOC01-appb-T000003
 　表中、「任意」との記載は、水に対してその有機溶媒が任意の割合で混合することを意味している。これらの有機溶媒は２種類以上を組み合わせて用いることもできる。
　従来のエッチング液において使用されていたイソプロピルアルコール（δＨ＝１６．４）、乳酸エチル（δＨ＝１２．５）、酢酸（δＨ＝１３．５）などは、δＨが大きすぎて本発明の効果を十分に得ることができない。
　表１に記載された溶媒のうち、δＨが１１．６以下であるものがより好ましい。一方、δＨが５以上であるものが好ましく、７以上であるものがより好ましい。また、２０℃の水に対する飽和溶解度は８重量％以上であることが好ましく、１０重量％以上であることがより好ましい。これらのうち、プロピレングリコールモノメチルエーテル、プロピレングリコールモノメチルエーテルアセテート、エチルアセトアセテート、アセトン、ジメチルエーテル、メチルエチルケトン、およびエチレングリコールジメチルエーテルが取り扱い性およびコストの観点から好ましく、プロピレングリコールモノメチルエーテルおよびアセトンは本発明の効果が強く発現するので特に好ましい。
　エッチング液中に含まれる特定の有機溶媒の含有率は、一般にエッチング液に含まれる成分が均一に混合される範囲で選択され、特に限定されない。しかしながら、含有率が多いほど、本願発明の効果を強く発現する傾向にある。このような観点から、有機溶媒の水に対する飽和溶解度を超えない範囲で、エッチング液の総重量に対して、有機溶媒の含有率が１重量％以上であることが好ましく、５重量％以上であることが好ましい。また、水に対する溶解度が有限である有機溶媒を用いる場合には、飽和溶解度により近い割合で有機溶媒を含むことが好ましい。具体的には、エッチング液に含まれる有機溶媒の含有率が飽和溶解度に対して、好ましくは８０％以上、より好ましくは９０％以上である。
　一方で、エッチング処理を行う際に、エッチング液の有機溶媒の含有率が高くなるとエッチング速度が低下する傾向にあるので、エッチング速度の確保の観点から有機溶媒の含有率は過度に高くないことが好ましい。水に対する溶解度が有限である有機溶媒を用いる場合には、飽和溶解度以下の含有率であればよい。水に対して任意の割合で混合できる有機溶媒を用いる場合には、エッチング液の総重量に対する有機溶媒の含有率が９５重量％以下であることが好ましく、９０重量％以下であることがより好ましい。
　また、本発明によるエッチング液は、前記したフッ酸と特定の有機溶媒とを含むものであるが、必要に応じてその他の成分を含んでいてもよい。このようなその他の成分としては、エッチング作用を補助すると考えられるフッ化アンモニウムやリン酸、エッチング液の濡れ性などを改善すると考えられる界面活性剤などを挙げることができる。
　このようなエッチングにより、図１（ｅ）に示されるように、回路２の間にある絶縁体膜４が均一にエッチングされ、適切なタイミングでエッチングを完了することで、基板１の表面までを絶縁体膜で充填した構造を得ることができる。本発明によれば、図１（ｅ）に示されるように、回路間の間隔、言い換えるとトレンチ幅が異なっても、エッチングにより均一に絶縁体膜を除去することができる。
　引き続き、キャップ３を除去することにより、回路間がトレンチにより分離された構造を得ることができる（図１（ｆ））。
　従来、エッチング液にはフッ化アンモニウムを含有するフッ酸水溶液などが用いられていた。この場合のトレンチ・アイソレーションプロセスは図２に示す通りである。すなわち、図２（ａ）～図２（ｄ）までは、前記した場合と同様であるが、ウェットエッチングに従来のエッチング液を用いると、場所によってエッチングレートが変化し、図２（ｅ）に示す通り、トレンチ内部の中央部分が盛り上がってしまう。これはキャップ３を除去しても変化しない（図２（ｆ））。したがって、最終的な半導体装置において絶縁不良や機械的強度不足を引き起こしてしまうことが多かったのである。
　本発明によるエッチング液によって、均一なエッチング処理が可能になる理由は明らかにはなっていないが、以下のようなメカニズムが推定されている。
　基板表面に形成された絶縁膜のトレンチ内側側面に接触している部分は、引っ張り応力が強いため、エッチングされやすい傾向にある。そのため、トレンチ内側側面に近い部分におけるエッチング速度が速くなり、図２（ｅ）に示されるように、トレンチ内部の中央部が盛り上がる。
　一方、フッ酸を含むエッチング液において、エッチング反応に主として寄与するのはＨＦ２ －イオンと考えられる。このＨＦ２ －イオンの寄与が大きすぎると前記したような不均一なエッチングが進行するのに対し、本願発明においては特定の有機溶媒が水素結合によってＨＦと会合し、ＨＦ２ －イオンへの電離を抑制することにより、ＨＦ２ －の有効濃度を適切に下げるものと考えられる。このような効果により、トレンチ内側側面に近い部分におけるエッチング速度が下げられ、一方でトレンチ内部の中央部のエッチング速度は大きく変化しないために均一なエッチングが可能となるものと考えられる。このような効果はフッ酸濃度を下げるだけでは達成できず、本願発明に特定されているエッチング液を用いることが必要である。
　本発明によるエッチング液は、上記のようなシャロー・トレンチ・アイソレーションの形成に適したものであるが、その他の用途にも応用し得るものである。具体的には、半導体装置の製造過程において、金属配線層間絶縁膜（ＩＭＤとも呼ばれる）、プリメタル絶縁膜（ＰＭＤとも呼ばれる）を形成させる際の、コンタクトホールの洗浄などにも利用可能である。径の小さいコンタクトホールなどでは、ホール内側に露出している膜が膜厚方向で不均一である場合があり、本発明によるエッチング液を用いると、膜質が不均一であっても均一にクリーニングすることができる。このために、本発明によるエッチング液をコンタクトホールの洗浄に用いると、従来のようにコンタクトホールの形状を保つために、エッチング液の組成やエッチング時間を制御する必要が無い。
　本発明を諸例を用いて説明すると以下の通りである。
実施例１～１９および比較例１～５
　まず、表面にトレンチ構造を有するシリコン基板を準備した。そのトレンチの幅は８０ｎｍ、１９０ｎｍ、および１８００ｎｍであり、深さは５４０ｎｍであった。
　ポリシラザンのジブチルエーテル溶液（組成物の総重量を基準とした固形分濃度が１９重量％）を前記の基板に回転数１０００ｒｐｍの条件でスピンコートし、１５０℃で３分間の条件で溶媒の一部を除去した。このとき、基板表面のトレンチ構造以外の部分におけるポリシラザン組成物塗膜の膜厚は６００ｎｍであった。
　さらにこの基板を、水蒸気酸化炉ＶＦ－１０００（商品名：光洋サーモシステム株式会社製）にて、酸素／水蒸気混合ガス（Ｈ２Ｏ／（Ｏ２＋Ｈ２Ｏ）＝８０ｍｏｌ％）を８．３４リットル／分の速度で流した雰囲気下、３５０℃で２時間、焼成した。これによりポリシラザンに由来するＳＯＤ膜を形成させた。
　引き続き、ＣＭＰにより、基板表面が露出するまで研磨した。研磨後の基板を、２３℃でエッチング処理した。このとき、エッチング処理の時間を変化させてサンプリングを行った。用いたエッチング液は、表２に示す通りであった。エッチング後に、その断面を走査型電子顕微鏡（株式会社日立製作所製Ｓ－４７００型（商品名））で観察し、８０ｎｍ幅および１８００ｎｍ幅のトレンチにおけるエッチングレートと、１９０ｎｍ幅のトレンチにおける起伏高さを測定した。起伏高さは、図３に示す通り、トレンチ内においてエッチングによるＳＯＤ膜の除去が最も多い部分と、最も少ない部分の高さの差ｈとした。
　得られた結果は表２に示す通りであった。
Figure JPOXMLDOC01-appb-T000004
 　表中、
ＰＧＭＥＡはプロピレングリコールモノメチルエーテルアセテート、
ＰＧＭＥはプロピレングリコールモノメチルエーテル、
ＥＡＡはエチルアセトアセテート、
ＭＥＫはメチルエチルケトン、
ＥＧＭＥＡはエチレングリコールモノメチルエーテルアセテート、
ＣＡはクロトン酸、
ＰＤは２，４－ペンタンジオン、
ＩＰＡはイソプロパノールを表す。
　また、膜形状は、起伏高さが５７ｎｍ未満をＡ（優れる）、５７ｎｍ以上７６ｎｍ未満をＢ（良好）、７６ｎｍ以上をＣ（劣る）とした。
　なお、各実施例に対して、フッ酸を除いた溶液を用いてエッチング処理を行った場合には、エッチングが全くできなかった。
　　１　基板
　　２　回路
　　３　キャップ
　　４　絶縁膜

Claims (8)

  1. 　フッ酸と有機溶媒とを含んでなり、前記有機溶媒の、ハンセンの溶解度パラメーターによって定義されるδＨが４以上１２以下であり、２０℃の水に対する飽和溶解度が５重量％以上のものであることを特徴とするエッチング液。
  2. 　前記エッチング液の総重量を基準とした前記フッ酸の含有率が０．０６～２重量％である、請求項１に記載のエッチング液。
  3. 　前記有機溶媒が、プロピレングリコールモノメチルエーテル、プロピレングリコールモノメチルエーテルアセテート、およびエチルアセトアセテートからなる群から選択される、請求項１または２に記載のエッチング液。
  4. 　前記エッチング液の総重量を基準とした前記有機溶媒の含有率が１重量％以上である、請求項１～３のいずれか１項に記載のエッチング液。
  5. 　トレンチ構造を有する基板表面に絶縁材料を含む組成物を塗布して塗膜を形成させる塗布工程、
    　塗布済みの基板を焼成して、絶縁材料を硬化させ、絶縁膜を形成させる焼成工程、
    　研磨後の絶縁膜を、フッ酸と有機溶媒とを含んでなり、前記有機溶媒の、ハンセンの溶解度パラメーターによって定義されるδＨが４以上１２以下であり、２０℃の水に対する飽和溶解度が５％以上であるエッチング液で処理するエッチング工程
    を含んでなることを特徴とするシャロー・トレンチ・アイソレーション構造の形成方法。
  6. 　前記絶縁材料がポリシラザン化合物であり、前記絶縁膜がシリカ質膜である、請求項５に記載のシャロー・トレンチ・アイソレーション構造の形成方法。
  7. 　焼成工程の後、基板上に形成された絶縁膜を研磨する研磨工程をさらに含んでなる、請求項５または６に記載のシャロー・トレンチ・アイソレーション構造の形成方法。
  8. 　研磨を化学的機械的研磨により行う、請求項７に記載のシャロー・トレンチ・アイソレーション構造の形成方法。
PCT/JP2010/058711 2009-05-25 2010-05-24 エッチング液およびそれを用いたトレンチ・アイソレーション構造の形成方法 WO2010137544A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US13/320,833 US8828877B2 (en) 2009-05-25 2010-05-24 Etching solution and trench isolation structure-formation process employing the same
EP10780499.9A EP2437283B1 (en) 2009-05-25 2010-05-24 Method for forming trench isolation structure
CN201080022960.8A CN102449746B (zh) 2009-05-25 2010-05-24 蚀刻液及用其形成沟槽隔离结构的方法
SG2011078490A SG175799A1 (en) 2009-05-25 2010-05-24 Liquid etchant and method for forming trench isolation structure using same

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009125539 2009-05-25
JP2009-125539 2009-05-25
JP2009-255960 2009-11-09
JP2009255960A JP5535583B2 (ja) 2009-05-25 2009-11-09 トレンチ・アイソレーション構造の形成方法

Publications (1)

Publication Number Publication Date
WO2010137544A1 true WO2010137544A1 (ja) 2010-12-02

Family

ID=43222653

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/058711 WO2010137544A1 (ja) 2009-05-25 2010-05-24 エッチング液およびそれを用いたトレンチ・アイソレーション構造の形成方法

Country Status (8)

Country Link
US (1) US8828877B2 (ja)
EP (1) EP2437283B1 (ja)
JP (1) JP5535583B2 (ja)
KR (1) KR101624378B1 (ja)
CN (1) CN102449746B (ja)
SG (1) SG175799A1 (ja)
TW (1) TWI555883B (ja)
WO (1) WO2010137544A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5548225B2 (ja) * 2012-03-16 2014-07-16 富士フイルム株式会社 半導体基板製品の製造方法及びエッチング液
US20150093545A1 (en) * 2013-10-01 2015-04-02 Samsung Sdi Co., Ltd. Composition for a silica based layer, silica based layer, and method of manufacturing a silica based layer
JP6054856B2 (ja) * 2013-12-25 2016-12-27 東京エレクトロン株式会社 絶縁領域の形成方法
US10020185B2 (en) 2014-10-07 2018-07-10 Samsung Sdi Co., Ltd. Composition for forming silica layer, silica layer, and electronic device
KR101833800B1 (ko) 2014-12-19 2018-03-02 삼성에스디아이 주식회사 실리카계 막 형성용 조성물, 실리카계 막의 제조방법 및 상기 실리카계 막을 포함하는 전자 소자
KR101837971B1 (ko) 2014-12-19 2018-03-13 삼성에스디아이 주식회사 실리카계 막 형성용　조성물, 실리카계 막, 및 전자 디바이스
KR20170014946A (ko) 2015-07-31 2017-02-08 삼성에스디아이 주식회사 실리카 막 형성용 조성물, 실리카 막의 제조방법 및 실리카 막
CN105118775B (zh) * 2015-08-18 2019-02-05 上海华虹宏力半导体制造有限公司 屏蔽栅晶体管形成方法
TWI610392B (zh) * 2016-09-05 2018-01-01 Daxin Mat Corp 光電元件的製備方法
US10354924B2 (en) 2017-08-30 2019-07-16 Macronix International Co., Ltd. Semiconductor memory device and method of manufacturing the same
KR102629574B1 (ko) * 2017-11-24 2024-01-26 동우 화인켐 주식회사 절연막 식각액 조성물 및 이를 이용한 패턴 형성 방법
CN114988710B (zh) * 2022-05-17 2023-08-29 北方夜视科技(南京)研究院有限公司 采用有机油溶剂保护的利用酸溶剂刻蚀获得具有大开口面积比的喇叭口状的mcp的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297656A (ja) * 1998-04-14 1999-10-29 Mitsubishi Electric Corp 半導体装置の製造方法、リンス液、及び半導体基板洗浄液
JP2000164586A (ja) * 1998-11-24 2000-06-16 Daikin Ind Ltd エッチング液
US20060126583A1 (en) 2004-12-10 2006-06-15 Shlomo Markel Mobile communication device and system supporting personal media recorder functionality
US20070145009A1 (en) 2005-07-27 2007-06-28 Micron Technology, Inc. Etch Compositions and Methods of Processing a Substrate
JP4221601B2 (ja) * 2002-09-13 2009-02-12 ダイキン工業株式会社 エッチング液及びエッチング方法
JP2009094321A (ja) * 2007-10-10 2009-04-30 Tokyo Electron Ltd ポリシラザン膜の形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW515223B (en) * 2000-07-24 2002-12-21 Tdk Corp Light emitting device
AU2003257636A1 (en) * 2002-08-22 2004-03-11 Daikin Industries, Ltd. Removing solution
JP2004273519A (ja) * 2003-03-05 2004-09-30 Clariant (Japan) Kk トレンチ・アイソレーション構造の形成方法
KR100499171B1 (ko) 2003-07-21 2005-07-01 삼성전자주식회사 스핀온글래스에 의한 산화실리콘막의 형성방법
KR100670919B1 (ko) * 2005-01-12 2007-01-19 삼성전자주식회사 저유전율막 제거 방법 및 이를 이용한 웨이퍼 재생 방법
JP5034942B2 (ja) 2005-05-25 2012-09-26 ダイキン工業株式会社 Ｂｐｓｇ膜とｓｏｄ膜を含む基板のエッチング液
EP1946358A4 (en) * 2005-11-09 2009-03-04 Advanced Tech Materials COMPOSITION AND METHOD FOR RECYCLING SEMICONDUCTOR WAFERS WITH LOW DIELECTRICITY CONSTANT MATERIALS
US7892942B2 (en) * 2007-07-09 2011-02-22 Micron Technology Inc. Methods of forming semiconductor constructions, and methods of forming isolation regions

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297656A (ja) * 1998-04-14 1999-10-29 Mitsubishi Electric Corp 半導体装置の製造方法、リンス液、及び半導体基板洗浄液
JP2000164586A (ja) * 1998-11-24 2000-06-16 Daikin Ind Ltd エッチング液
JP4221601B2 (ja) * 2002-09-13 2009-02-12 ダイキン工業株式会社 エッチング液及びエッチング方法
US20060126583A1 (en) 2004-12-10 2006-06-15 Shlomo Markel Mobile communication device and system supporting personal media recorder functionality
US20070145009A1 (en) 2005-07-27 2007-06-28 Micron Technology, Inc. Etch Compositions and Methods of Processing a Substrate
JP2009094321A (ja) * 2007-10-10 2009-04-30 Tokyo Electron Ltd ポリシラザン膜の形成方法

Also Published As

Publication number Publication date
SG175799A1 (en) 2011-12-29
JP5535583B2 (ja) 2014-07-02
US20120064722A1 (en) 2012-03-15
CN102449746B (zh) 2015-02-18
TW201100591A (en) 2011-01-01
CN102449746A (zh) 2012-05-09
US8828877B2 (en) 2014-09-09
KR20120036878A (ko) 2012-04-18
EP2437283A4 (en) 2014-05-07
EP2437283B1 (en) 2017-09-20
TWI555883B (zh) 2016-11-01
KR101624378B1 (ko) 2016-05-25
JP2011009685A (ja) 2011-01-13
EP2437283A1 (en) 2012-04-04

Similar Documents

Publication Publication Date Title
JP5535583B2 (ja) トレンチ・アイソレーション構造の形成方法
JP5405031B2 (ja) シリカ質膜の製造に用いる浸漬用溶液およびそれを用いたシリカ質膜の製造法
JP4982659B2 (ja) シリカ質膜の製造法およびそれにより製造されたシリカ質膜付き基板
EP2677536B1 (en) Method for producing silicon dioxide film
US8889229B2 (en) Method for formation of siliceous film and siliceous film formed by the method
EP2677535B1 (en) Method for forming insulating film
WO2005119758A1 (ja) トレンチ・アイソレーション構造の形成方法
JP2011142207A (ja) ポリシラザンを含むコーティング組成物
US20060160321A1 (en) Method of forming trench isolation structure
JPWO2008029834A1 (ja) シリカ質膜形成用組成物およびそれを用いたシリカ質膜の製造法
WO2009157333A1 (ja) シャロー・トレンチ・アイソレーション構造とその形成方法
JP5405437B2 (ja) アイソレーション構造の形成方法
JP2005502202A (ja) 電子デバイスおよび製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080022960.8

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10780499

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13320833

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

REEP Request for entry into the european phase

Ref document number: 2010780499

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2010780499

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 20117030677

Country of ref document: KR

Kind code of ref document: A