WO2010073883A1 - 半導体発光素子 - Google Patents

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衛司 村本
布上　真也
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Toshiba Corp
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Definitions

  • the present invention relates to a semiconductor light emitting device.
  • an n-type semiconductor layer serving as a contact layer, an n-type cladding layer, an active layer, a p-type cladding layer, and a p-type semiconductor layer serving as a contact layer are stacked on a substrate to form an n-contact layer.
  • a structure in which an n electrode and a p electrode serving as ohmic electrodes are respectively formed on a p-type semiconductor layer and a p-type semiconductor layer is known.
  • ITO Indium Tin Oxide
  • this ITO has a low ohmic property, and it is difficult to produce a device having good characteristics only with ITO. Therefore, it has been proposed to provide a metal oxide layer made of materials other than In and Sn between ITO and the contact layer in order to provide good contact characteristics and transparency (for example, JP 2001-196633 A). See the official gazette).
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor light emitting device including a p-electrode having as good ohmic and transmissive properties as possible.
  • a semiconductor light emitting device includes a substrate, an n-type semiconductor layer provided on the substrate, an active layer provided on the first region of the n-type semiconductor layer, and emitting light.
  • a p-type semiconductor layer provided on the active layer; a p-electrode having a first conductive oxide layer provided on the p-type semiconductor layer and having an oxygen content of less than 40 atomic%; and the n-type semiconductor layer.
  • an n-electrode provided on the second region.
  • a semiconductor light emitting device includes a substrate, an n-type semiconductor layer provided on the substrate, an active layer provided on the n-type semiconductor layer and emitting light, and on the active layer.
  • FIG. 1 is a cross-sectional view of a semiconductor light emitting device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing a simulation result for explaining the effect of the semiconductor light emitting device of the first embodiment.
  • FIG. 3A to FIG. 3C are diagrams showing simulation results for explaining the effect of the semiconductor light emitting device of the first embodiment.
  • FIG. 4 is a graph in which the simulation results shown in FIG. 2 are plotted.
  • FIG. 5 is a view showing a simulation result for explaining the effect of the semiconductor light emitting device of the first embodiment.
  • FIG. 6 is a view showing a specific example of the shape of the electrode of the semiconductor light emitting device of the first embodiment.
  • FIG. 1 is a cross-sectional view of a semiconductor light emitting device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing a simulation result for explaining the effect of the semiconductor light emitting device of the first embodiment.
  • FIG. 3A to FIG. 3C are diagrams
  • FIG. 7 is a view showing another specific example of the shape of the electrode of the semiconductor light emitting device of the first embodiment.
  • FIG. 8 is a cross-sectional view of a semiconductor light emitting device according to a modification of the first embodiment.
  • FIG. 9 is a cross-sectional view of the semiconductor light emitting device according to the second embodiment.
  • FIG. 1 shows a cross section of the semiconductor light emitting device according to the first embodiment of the present invention.
  • the semiconductor light emitting device of this embodiment is manufactured as follows.
  • an undoped GaN buffer layer (not shown) is formed on the sapphire substrate 2 by MOCVD (Metal-Organic-Chemical-Vapor-Deposition) method or MBE (Molecular-Beam Epitaxy) method.
  • MOCVD Metal-Organic-Chemical-Vapor-Deposition
  • MBE Molecular-Beam Epitaxy
  • An n-type GaN layer 4 is formed thereon.
  • the sapphire substrate 2 may be a processed substrate having irregularities formed on the surface in order to improve light extraction efficiency, or a flat substrate having no irregularities formed on the surface. It may be used.
  • an active layer 6 made of InGaN is formed on the n-type GaN layer 4 by MOCVD, MBE, or the like.
  • the active layer 6 made of InGaN has a single quantum well (SQW (Single Quantum Well)) structure or a multiple quantum well (MQW (Multiple Quantum Wells)) structure.
  • a cladding layer made of p-type AlGaN (not shown) and a p-type GaN layer 8 are formed in this order on the active layer 6 made of InGaN by the MOCVD method or the like.
  • the substrate thus fabricated is heat-treated in an RTA (Rapid Thermal Annealing) furnace or the like, thereby accelerating the activation of p-type impurities in the p-type GaN layer 8.
  • RTA Rapid Thermal Annealing
  • a transparent p-electrode 10 is formed on the surface of the p-type GaN layer 13.
  • a detailed method for forming the transparent p-electrode 10 will be described later.
  • a clad layer made of the p-electrode 10, the p-type GaN layer 8, and the p-type AlGaN (Not shown) and a part of the laminated film of the active layer 6 made of InGaN are removed to expose the surface of the GaN layer 4 at the bottom, and a part of the exposed n-type GaN layer 6 is removed.
  • This removal method is not limited to the RIE method, and may be performed by wet etching.
  • a transparent insulating film 12 is formed on the entire surface by CVD or the like.
  • the transparent insulating film SiO 2 or the like is used.
  • a part of the transparent insulating film 12 on the n-type GaN layer 6 is removed by a lithography technique and a wet etching method to expose the n-type GaN layer 6.
  • an n electrode 14 is formed on the exposed n-type GaN layer 6 by vacuum deposition and lift-off.
  • the n electrode 14 is formed of a laminated film of Ti and Al, and more specifically, a four-layer laminated structure in which Ti / Al / Ti / Pt is laminated in order from the bottom is used. This n-electrode 14 improves ohmic contact by annealing at a temperature of 650 ° C. in a nitrogen atmosphere.
  • a part of the surface on the p electrode 10 is exposed by removing a part of the transparent insulating film 12 on the p electrode 10 by using a lithography technique and a wet etching method.
  • a vacuum deposition method a bonding pad electrode 16 is formed on the exposed p-electrode 10 and a bonding pad electrode 18 is formed on the n-electrode 14.
  • Au is used for the upper layer like a laminated film in which Ti / Pt / Au is laminated in order from the bottom or a laminated film in which Ni / Au is laminated in order from the bottom, Ni or Ti having high adhesion may be used at the interface with the n electrode 14 or the p electrode 10.
  • an element isolation groove 22 reaching the sapphire substrate 2 is provided so that the chip can be easily formed.
  • a transparent insulating film 14 is formed by a CVD method, a sputtering method, a vapor deposition method or the like so as to cover the side surfaces of the element isolation trenches 22.
  • the p-electrode 10 of the present embodiment is made of a transparent conductive oxide, for example, ITO, and includes a first ITO layer 10a and a second ITO layer 10b formed on the first ITO layer 10a. It has.
  • the first ITO layer 10a is formed, for example, so as to have a layer thickness of 100 nm or less, and to reduce the oxygen content of ITO as compared with the second ITO layer 10b.
  • the first ITO layer 10a becomes an ITO layer with many oxygen vacancies, so that it becomes a metal-like state and has a low contact resistance (contact resistance).
  • the second ITO layer 10b is an ITO layer having an oxygen content excellent in transmittance and electrical conductivity.
  • the p electrode 10 which has low contact resistance, the outstanding permeability
  • the thickness of the p-electrode 10 is 100 nm or less, the p-electrode 10 may be configured by only the first ITO layer 10a without providing the second ITO layer 10b.
  • the p electrode 10 made of ITO is formed by using, for example, an electron beam evaporation method.
  • the substrate temperature is about 200 ° C. to 450 ° C.
  • the deposition rate is 0.1 nm / sec to 1.5 nm / sec
  • the back pressure is normally recommended without introducing oxygen (1.0 ⁇ 10 ⁇
  • the first ITO layer 10a having a thickness of about 10 nm to 100 nm is formed on the p-type GaN layer 8 by irradiating the ITO sintered material with an electron beam under the condition of 5 Torr or less. At this time, the thickness of the first ITO layer 10a does not need to be limited to 10 nm to 100 nm because it depends on the desired transmittance and sheet resistance.
  • the ITO layer 10b is formed.
  • the second ITO layer 10b may be formed while increasing the oxygen inflow continuously from the formation of the first ITO layer 10a, and the boundary between the first ITO layer 10a and the introduction of oxygen may be eliminated. .
  • FIGS. 3 (a), 3 (b), and 3 (c) an n-type semiconductor layer
  • a voltage drop simulation was performed on a semiconductor light emitting device in which an n electrode and a p electrode were formed on a laminated film composed of an active layer and a p-type semiconductor layer.
  • a current of 20 mA is applied to a semiconductor light emitting device having a p-electrode contact resistance of 1 ⁇ 10 ⁇ 2 ( ⁇ ⁇ cm) and a semiconductor light emitting device having 1 ⁇ 10 ⁇ 3 ( ⁇ ⁇ cm).
  • the contact resistance of the first ITO layer 10a is preferably less than 1 ⁇ 10 ⁇ 2 ( ⁇ ⁇ cm), whereby a good contact resistance can be obtained.
  • FIG. 4 is a graph plotting the specific resistance and oxygen content of the samples a, b, c, and d and the oxygen partial pressure dependence of the contact resistance based on the measurement results shown in FIG.
  • the specific resistance is the lowest when the oxygen partial pressure is approximately 4 ⁇ 10 ⁇ 4 (Torr), and the specific resistance is larger even when the oxygen partial pressure is smaller than this value. Even then, the specific resistance increases.
  • the contact resistance of the first ITO layer 10a is preferably less than 1 ⁇ 10 ⁇ 2 ( ⁇ ⁇ cm)
  • the oxygen content of the first ITO layer 10a can be seen from FIG.
  • the rate is preferably greater than 0 atom% and less than 40 atom%, more preferably 5 atom% or more and less than 40 atom%.
  • samples e relating to an ITO electrode having a first ITO layer and a second ITO layer formed on the first ITO layer like a p-electrode made of ITO according to the present embodiment, Prepare f and g.
  • Samples e, f, and g all have a film thickness of 250 nm, the oxygen partial pressure at the time of forming the first ITO layer is all 0 Torr, and the oxygen partial pressure at the time of forming the second ITO layer is all 4.
  • the first ITO layer has a thickness of 10 nm, 30 nm, and 50 nm, respectively, 0 ⁇ 10 ⁇ 4 Torr.
  • the results of examining the contact resistance ( ⁇ cm 2 ), transmittance (%), and specific resistance for these samples e, f, and g are shown in FIG.
  • permeability has shown the value after heat-processing to an ITO layer.
  • the first ITO layer has no effect of reducing the contact resistance when the thickness is about 10 nm.
  • the oxygen partial pressure during film formation is the same or higher than that of sample c or sample d shown in FIG.
  • the contact resistance is about 1/3.
  • Japanese Laid-Open Patent Publication No. 2005-244128 discloses a semiconductor light emitting device using an electrode configured to have the highest oxygen concentration on the opposite surface.
  • the conductive oxide film is provided with a layer having a low sheet resistance, that is, a layer having a low specific resistance, on the interface side with the semiconductor laminated film. .
  • the sheet resistance of a conductive oxide such as ITO generally depends on the amount of oxygen deficiency. If the amount of oxygen deficiency is small, the number of carriers decreases and the specific resistance increases. On the other hand, if the amount of oxygen vacancies is too small, the crystallinity deteriorates, the carrier mobility decreases, and the specific resistance increases. That is, the characteristics shown in FIG. 4 are obtained. As shown in FIG. 4, the ITO layer having a low sheet resistance, ie, the ITO layer having a low specific resistance, has a specific resistance of about 1 ⁇ 10 ⁇ 4 ( ⁇ ⁇ cm) and an oxygen content of 61 atomic%. It will be about.
  • ITO having a specific resistance of 1 ⁇ 10 ⁇ 4 ( ⁇ ⁇ cm) has a carrier density of 1.0 ⁇ 10 20 (atoms / cm 3 ) to 1.0 ⁇ 10 21 (atoms / cm 3 ).
  • the visible light transmittance is 90% or more.
  • the oxygen content of the p electrode layer (corresponding to the first ITO layer in this embodiment) on the interface side with the semiconductor multilayer film is 61 atoms. %, which is smaller than the oxygen content of other parts of the p-electrode.
  • the first ITO layer has an oxygen content of less than 40 atomic%, as shown in FIG. 4, and is described in JP-A-2005-244128. Compared to the p-electrode layer of the semiconductor light emitting device, the crystallinity is somewhat poor and the sheet resistance (specific resistance) is also high.
  • the ITO layer having a high carrier density (conducting electron concentration) is used as the first ITO layer, so that the contact resistance is higher than that of the semiconductor light emitting device described in Japanese Patent Laid-Open No. 2005-244128. Low, that is, ohmic.
  • a second ITO layer having a low sheet resistance and a high transmittance is laminated on the first ITO layer in order to reduce the sheet resistance as a whole of the p electrode and improve the transmittance. It has become the composition.
  • the p-electrode made of ITO according to the present embodiment has an advantage that the side etching can be reduced to 1 ⁇ m or less and can be processed without a residue even if etching is performed 50% longer than the etching time converted from the etching rate. This will be described below.
  • the first ITO layer 10a has smaller crystal grains than the second ITO layer 10b into which oxygen is introduced.
  • the first ITO layer 10a having small crystal grains has a higher etching rate than the second ITO layer 10b having high conductivity and high permeability.
  • an etchant that has penetrated from a slight gap between crystal grains first etches the first ITO layer 10a and takes an etching form in which the upper second ITO layer 10b can be taken accordingly.
  • the etching rate at this time is assumed to be A.
  • Side etching is related to the slow etch rate of the upper second ITO layer. Let this rate be B.
  • the etching rate A of the first ITO layer is much higher than the etching rate B of the second ITO layer (that is, A >> B). A sufficient etching time can be taken so that no residue is formed.
  • the p-electrode 10 made of ITO according to the present embodiment can obtain good contact characteristics by heat treatment in nitrogen at a temperature of 500 ° C. to 800 ° C. This is considered to be because, by performing heat treatment, In diffused and reacted slightly from the p-electrode 10 made of ITO to the p-type GaN layer 8 side to form a narrow band layer of InGaN, and carriers are easily tunneled. It has been.
  • the first ITO layer 10a is in a metal-like state as described above, and has poor crystallinity as compared with the second ITO layer 10b having high conductivity and high transparency.
  • the heat treatment temperature should be as high as possible. Desirably, the temperature is around 700 ° C. This is because the growth of GaN crystals is generally carried out at 700 ° C. or higher, so that the crystal is not damaged and the highest interface reaction can occur.
  • the p-electrode 10 made of ITO may be formed by sputtering, for example.
  • film formation by sputtering method has high energy of scattered particles, so that the substrate temperature during film formation can be selected in the range of room temperature to 300 ° C.
  • the p-side pad electrode 16 and the n-side pad electrode 18 are respectively formed for wire bonding.
  • the p-side pad electrode 16 and the n-side pad electrode 18 may be formed in the vicinity of both ends of the upper surface of the semiconductor light emitting element as shown in FIG.
  • FIG. 6 shows an upper surface of the semiconductor light emitting device of this embodiment.
  • the p-side pad electrode 16 includes a pad portion 16a formed in the vicinity of one end of the semiconductor light emitting element, and extends from the pad portion 16a toward the n-side pad electrode 18.
  • the n electrode 18 includes a pad portion 18a formed in the vicinity of the other end of the semiconductor light emitting element, and the pad portion 18a to the p-side pad electrode 16. You may form so that the two thin wire
  • the p-side pad electrode 16 and the n-side pad electrode 18 may have a circular shape instead of a square shape, and the positions where the p-side pad electrode 16 and the n-side pad electrode 18 are formed are not in the vicinity of both ends. It may be provided near the center of.
  • the transparent insulating film 12 is made of, for example, SiO 2 .
  • the film forming method include various methods such as CVD, sputtering, and vapor deposition.
  • the transparent insulating film 12 is not limited to SiO 2 but may be TiO 2 or the like.
  • the transparent insulating film 12 is not formed on the ITO electrode 10, but the p electrode 10 made of ITO like the semiconductor light emitting device according to the modification of the first embodiment shown in FIG. It may be formed on the top.
  • the refractive index n of the transparent insulating film 12 is preferably smaller than the refractive index (around 2.0) of the p-electrode 10 made of ITO, and the film thickness d is the wavelength of light to be transmitted and extracted.
  • m ⁇ ⁇ / 4 n ⁇ d (m is an even number) It is preferable to form so as to satisfy the following conditions.
  • the light extraction efficiency and reliability can be improved by forming the transparent insulating film 12 on the p-electrode 10 made of ITO.
  • the semiconductor light emitting device of this embodiment is a semiconductor light emitting device in which crystals are grown on the GaN substrate 32. That is, in the semiconductor light emitting device of this embodiment, the n-type GaN layer 4, the InGaN active layer 6, the p-type GaN layer 8, the first ITO layer 10a, and the second ITO layer 10b are formed on the GaN substrate 32. It has a stacked structure. The first ITO layer 10 a and the second ITO layer 10 b constitute the p electrode 10.
  • the p-side pad electrode 16 is formed on the p-electrode 10
  • the n-electrode 14 is formed on the surface of the GaN substrate 32 opposite to the n-type GaN layer 4, and the surface of the n-electrode 14 opposite to the GaN substrate 32.
  • an n-side pad electrode 18 is formed.
  • the crystal growth method on the GaN substrate is basically the same as the crystal growth method on the sapphire substrate.
  • a crystal on a GaN substrate is considered to have a low transition density and a high light emission efficiency, and will be frequently used in the future if the price of the substrate decreases.
  • the n-electrode 14 can be formed on the substrate.
  • a low contact property can be expected when a Ti / Al-based electrode is used as in the case of using a sapphire substrate.
  • This second embodiment can also obtain the same effect as the first embodiment.
  • ITO is used as the material of the p-electrode, but at least selected from the group of In, Zn, Sn, Ni, Mg, Cu, Au, Pd, Rh, and Ga.
  • a conductive oxide containing one element may be used.
  • a conductive oxide layer having an oxygen content of less than 40 atomic% is used as a p-electrode in a region in contact with the semiconductor multilayer film, and a low sheet resistance is formed thereon.

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Abstract

　オーミック性および透過性が可及的に良いｐ電極を備えた半導体発光素子を提供することを可能にする。基板と、基板上に設けられたｎ型半導体層と、ｎ型半導体層の第１の領域上に設けられ発光する活性層と、活性層上に設けられたｐ型半導体層と、ｐ型半導体層上に設けられ酸素含有率が４０原子％未満の第１の導電性酸化物層を有するｐ電極と、ｎ型半導体層の第２の領域上に設けられるｎ電極と、を備えている。

Description

半導体発光素子
　本発明は、半導体発光素子に関する。
　一般に、半導体発光素子として、基板上にコンタクト層となるｎ型半導体層、ｎ型クラッド層、活性層、ｐ型クラッド層、およびコンタクト層となるｐ型半導体層を積層し、コンタクト層となるｎ型半導体層およびｐ型半導体層に対し、オーミック電極となるｎ電極およびｐ電極をそれぞれ形成した構造が知られている。このような半導体発光素子において、ｐ型半導体層側から光を取り出す場合には、ｐ電極として、高い透過率をもつＩＴＯ(Indium Tin Oxide)が使われることが一般的である。しかし、このＩＴＯは、低いオーミック性からＩＴＯのみでは特性のよいデバイスを作製することが困難であった。そこで、良好なコンタクト特性、透過性を持たせるためにＩＴＯと、コンタクト層との間にＩｎ、Ｓｎ以外から成る金属酸化物層を設けることが提案されている（例えば、特開２００１－１９６６３３号公報参照）。
　しかし、上記特開２００１－１９６６３３号公報では金属酸化物層の領域を挟んでＩＴＯが存在するために、実際はＩＴＯ本来の透過率が活かせない。また、ＩＴＯ以外の金属の酸化物を用いるためエッチング条件がＩＴＯと異なり、加工プロセスが煩雑になるという問題がある。
　本発明は、上記事情を考慮してなされたものであって、オーミック性および透過性が可及的に良いｐ電極を備えた半導体発光素子を提供することを目的とする。
　本発明の第１の態様による半導体発光素子は、基板と、前記基板上に設けられたｎ型半導体層と、前記ｎ型半導体層の第１の領域上に設けられ発光する活性層と、前記活性層上に設けられたｐ型半導体層と、前記ｐ型半導体層上に設けられ酸素含有率が４０原子％未満の第１の導電性酸化物層を有するｐ電極と、前記ｎ型半導体層の第２の領域上に設けられるｎ電極と、を備えていることを特徴とする。
　また、本発明の第２の態様による半導体発光素子は、基板と、前記基板上に設けられたｎ型半導体層と、前記ｎ型半導体層上に設けられ発光する活性層と、前記活性層上に設けられたｐ型半導体層と、前記ｐ型半導体層上に設けられ酸素含有率が４０原子％未満の第１の導電性酸化物層を有するｐ電極と、前記基板の前記ｎ型半導体層とは反対側の面に設けられるｎ電極と、を備えていることを特徴とする。
図１は、本発明の第１実施形態による半導体発光素子の断面図。 図２は、第１実施形態の半導体発光素子の効果を説明するためのシミュレーション結果を示す図。 図３（ａ）乃至図３（ｃ）は、第１実施形態の半導体発光素子の効果を説明するためのシミュレーション結果を示す図。 図４は、図２に示すシミュレーション結果をプロットしたグラフ。 図５は、第１実施形態の半導体発光素子の効果を説明するためのシミュレーション結果を示す図。 図６は、第１実施形態の半導体発光素子の電極の形状の一具体例を示す図。 図７は、第１実施形態の半導体発光素子の電極の形状の他の具体例を示す図。 図８は、第１実施形態の一変形例による半導体発光素子の断面図。 図９は、第２実施形態による半導体発光素子の断面図。
　本発明の実施形態について以下に図面を参照して説明する。
（第１実施形態）
　本発明の第１実施形態による半導体発光素子の断面を図１に示す。本実施形態の半導体発光素子は、以下のように製造される。
　まず、図１に示すように、サファイア基板２上にＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法やＭＢＥ(Molecular Beam Epitaxy)法等によりアンドープのＧａＮバッファ層（図示しない）を形成した後、このバッファ層上にｎ型ＧａＮ層４を形成する。ここでサファイア基板２は図１に示すように、光取り出し効率を向上させるために、表面に凹凸が形成された加工基板を用いてもよいし、表面に凹凸が形成されていない平坦な基板を用いてもよい。
　次に、ｎ型ＧａＮ層４上にＩｎＧａＮからなる活性層６をＭＯＣＶＤやＭＢＥ法等により形成する。ＩｎＧａＮからなる活性層６は単一量子井戸（ＳＱＷ(Single Quantum Well)）構造や多重量子井戸（ＭＱＷ(Multiple Quantum Wells)）構造を有している。更に、ＩｎＧａＮからなる活性層６上に、図示しないｐ型ＡｌＧａＮからなるクラッド層、およびｐ型ＧａＮ層８を、この順序でＭＯＣＶＤ法等により形成する。このようにして作製された基板をＲＴＡ(Rapid Thermal Annealing)炉等で熱処理することにより、ｐ型ＧａＮ層８のｐ型不純物の活性化を促進させる。
　次に、透明なｐ電極１０をｐ型ＧａＮ層１３の表面上に形成する。この透明なｐ電極１０の詳しい形成方法は後述する。ｐ電極１０の形成後に、リソグラフィ技術とＲＩＥ(Reactive Ion Etching)法等のエッチング技術とを用いて、図１に示すように、ｐ電極１０、ｐ型ＧａＮ層８、ｐ型ＡｌＧａＮからなるクラッド層（図示せず）、およびＩｎＧａＮからなる活性層６の積層膜の一部分を除去して底面にＧａＮ層４の表面を露出させるとともに、この露出したｎ型ＧａＮ層６の一部分を除去する。この除去方法としては、ＲＩＥ法に限らず、ウェットエッチングにより行ってもかまわない。
　次に、全面にＣＶＤ法等により透明な絶縁膜１２を形成する。透明な絶縁膜としてはＳｉＯ２等が用いられる。続いて、ｎ型ＧａＮ層６上の透明な絶縁膜１２の一部をリソグラフィ技術とウェットエッチング法等により除去して、ｎ型ＧａＮ層６を露出させる。その後、真空蒸着とリフトオフにより、露出したｎ型ＧａＮ層６上にｎ電極１４を形成する。
ｎ電極１４はＴｉとＡｌとの積層膜で形成され、より具体的には、下から順にＴｉ／Ａｌ／Ｔｉ／Ｐｔが積層された４層積層構造が用いられる。このｎ電極１４は、窒素雰囲気中で、温度６５０℃のアニールを施すことでオーミック接触性を向上させる。
　次に、リソグラフィ技術とウェットエッチング法を用いて、ｐ電極１０上の透明な絶縁膜１２の一部分を除去することにより、ｐ電極１０上の一部の表面を露出させる。真空蒸着法を用いて、露出したｐ電極１０上にボンディング用のパッド電極１６を形成するとともにｎ電極１４上にボンディング用のパッド電極１８を形成する。パッド電極１６、１８の材質としては、下から順にＴｉ／Ｐｔ／Ａｕが積層された積層膜や、下から順にＮｉ／Ａｕが積層された積層膜のように、上部の層にＡｕを用い、ｎ電極１４またはｐ電極１０との界面に密着性の高いＮｉやＴｉを用いるとよい。
　最後に、リソグラフィ技術とＲＩＥ技術とを用いて、サファイア基板２まで達する素子分離用溝２２を設けてチップ化が平易になるようにする。その後、この素子分離用溝２２の側面まで被覆されるように透明な絶縁膜１４をＣＶＤ法やスパッタ法、蒸着法等で形成する。
　本実施形態のｐ電極１０は、透明な導電性酸化物、例えばＩＴＯからなっており、第１のＩＴＯ層１０ａと、この第１のＩＴＯ層１０ａ上に形成された第２のＩＴＯ層１０ｂとを備えている。第１のＩＴＯ層１０ａは、例えば、層厚が１００ｎｍ以下とし、第２のＩＴＯ層１０ｂに比べてＩＴＯの酸素含有量が少なくなるように形成される。これにより、第１のＩＴＯ層１０ａは酸素欠損の多いＩＴＯ層となるので、メタルライクな状態となって、低い接触抵抗（コンタクト抵抗）を有することとなる。他方、第２のＩＴＯ層１０ｂは、透過率や電気伝導性に優れた酸素含有量をもつＩＴＯ層とする。このような構成とすることにより、低いコンタクト抵抗と、優れた透過性、電気伝導性とを有するｐ電極１０を得ることができる。なお、ｐ電極１０の厚さが１００ｎｍ以下の場合には、第２のＩＴＯ層１０ｂを設けずに、第１のＩＴＯ層１０ａのみでｐ電極１０を構成してもよい。
　このＩＴＯからなるｐ電極１０の形成方法は、例えば電子ビーム蒸着法を用いて形成される。まず、基板の温度は２００℃～４５０℃程度、蒸着レートは０．１ｎｍ／ｓｅｃ～１．５ｎｍ／ｓｅｃ、酸素を導入せずに背圧を通常推奨される真空度（１．０×１０－５Ｔｏｒｒ以下）の条件下とし、ＩＴＯ焼結材料に電子ビームを照射して、層厚が１０ｎｍ～１００ｎｍ程度の第１のＩＴＯ層１０ａを、ｐ型ＧａＮ層８上に成膜する。この時、第１のＩＴＯ層１０ａの層厚は、所望の透過率、シート抵抗に依存するため、１０ｎｍ～１００ｎｍに限られる必要はない。
　次に、上記温度、上記蒸着レートで酸素分圧が１．０×１０－４Ｔｏｒｒ～１．０×１０－３Ｔｏｒｒ程度になるよう酸素を流入させて導電率と透過性の優れた第２のＩＴＯ層１０ｂを成膜する。ここで、第２のＩＴＯ層１０ｂは第１のＩＴＯ層１０ａの形成時から連続的に酸素流入量を増やしながら成膜し、第１のＩＴＯ層１０ａと酸素導入の境界をなくしても構わない。
　まず、ＩＴＯ層の特性に関する、形成時の酸素分圧依存性について、図２を参照して説明する。膜厚を全て２５０ｎｍの単層のＩＴＯ層とし、酸素分圧が０Ｔｏｒｒ、１．０×１０－４Ｔｏｒｒ、４．０×１０－４Ｔｏｒｒ、７．０×１０－４Ｔｏｒｒとして形成した４種類のＩＴＯ層のサンプルａ、ｂ、ｃ、ｄを用意して、それぞれのサンプルａ、ｂ、ｃ、ｄに関する、コンタクト抵抗（Ωｃｍ２）、透過率（％）、比抵抗（シート抵抗）、および酸素含有率（原子％）を調べた結果を図２に示す。なお、透過率は、ＩＴＯ層に熱処理を施した後の値を示している。この図２からわかるように、酸素分圧が低いほどコンタクト抵抗が低い傾向にある。一方、透過率は酸素分圧が高いほど大きい傾向にあり、両者の両立が難しいことがわかる。
　そこで、本発明者達は、第１のＩＴＯ層１０ａの好適なコンタクト抵抗を得るために、図３（ａ）、図３（ｂ）、３（ｃ）に示すように、ｎ型半導体層、活性層、およびｐ型半導体層からなる積層膜上にｎ電極およびｐ電極が形成された半導体発光素子の電圧降下シミュレーションを行った。このシミュレーションは、ｐ電極のコンタクト抵抗が１×１０－２（Ω・ｃｍ）である半導体発光素子と、１×１０－３（Ω・ｃｍ）である半導体発光素子に対して、２０ｍＡの電流を注入した場合の半導体発光素子の各層における電圧降下を計算したものである。図３（ｂ）、３（ｃ）からわかるように、ｐ電極のコンタクト抵抗が１×１０－３（Ω・ｃｍ）の場合は、ｐ電極のコンタクト抵抗が１×１０－２（Ω・ｃｍ）の場合に比べてｐ電極における電圧降下は１桁小さくなっており、半導体発光素子として約６％の駆動電圧の低電圧化を達成することができる。このことから、本実施形態においては、第１のＩＴＯ層１０ａのコンタクト抵抗は、１×１０－２（Ω・ｃｍ）未満であることが好ましく、これにより良好なコンタクト抵抗を得ることができる。
　また、図２に示す測定結果に基づいて、上記サンプルａ、ｂ、ｃ、ｄの比抵抗および酸素含有率ならびにコンタクト抵抗の酸素分圧依存性をプロットしたグラフを図４に示す。
この図４に示すグラフから分かるように、比抵抗は、酸素分圧がほぼ４×１０－４（Ｔｏｒｒ）であるときが最低であって、この酸素分圧値よりも小さくなってもまた大きくなっても比抵抗は上昇する。当然ながら、酸素分圧の上昇に応じて、酸素含有率は上昇し、コンタクト抵抗も上昇する。上述したように、第１のＩＴＯ層１０ａのコンタクト抵抗は、１×１０－２（Ω・ｃｍ）未満であることが好ましいので、図４からわかるように、第１のＩＴＯ層１０ａの酸素含有率は０原子％より大きく４０原子％未満であることが好ましく、５原子％以上４０原子％未満であることが更に好ましい。
　次に、本実施形態に係るＩＴＯからなるｐ電極のように、第１のＩＴＯ層、この第１のＩＴＯ層上に形成された第２のＩＴＯ層を有するＩＴＯ電極に関する３種類のサンプルｅ、ｆ、ｇを用意する。サンプルｅ、ｆ、ｇは、膜厚は全て２５０ｎｍとし、第１のＩＴＯ層の成膜時の酸素分圧をすべて０Ｔｏｒｒとし、第２のＩＴＯ層の成膜時の酸素分圧を全て４．０×１０－４Ｔｏｒｒとし、第１のＩＴＯ層の層厚をそれぞれ１０ｎｍ、３０ｎｍ、５０ｎｍとして形成されている。これらのサンプルｅ、ｆ、ｇに関する、コンタクト抵抗（Ωｃｍ２）、透過率（％）、および比抵抗を調べた結果を図５に示す。なお、透過率は、ＩＴＯ層に熱処理を施した後の値を示している。この図５からわかるように、第１のＩＴＯ層は１０ｎｍ程度の厚さではコンタクト抵抗の低減効果がないことがわかる。また、第１のＩＴＯ層が設けられている場合（サンプルｅ、ｆ、ｇの場合）は、成膜時の酸素分圧が同じかまたは高い、図２に示すサンプルｃまたはサンプルｄに比べて、コンタクト抵抗は約１／３程度になる。また、サンプルｅ、ｆ、ｇの場合は、透過率が９０％以上、比抵抗も１．０×１０－３（Ω・ｃｍ）以下が得られ、一般的な蒸着法により形成した単層のＩＴＯからなるｐ電極の特性と遜色はないことがわかる。
　なお、半導体積層膜上に形成したｐ電極として、亜鉛、インジウム、スズ、およびマグネシウムよりなる群から選択された少なくとも一種の元素を含む導電性酸化物膜に酸素を導入し、上記半導体積層膜と反対側の面における酸素濃度が一番高くなるように構成した電極を用いた半導体発光素子が、特開２００５－２４４１２８号公報に開示されている。
しかし、この特開２００５－２４４１２８号公報に記載の半導体発光素子においては、導電性酸化物膜は、半導体積層膜との界面側にシート抵抗の低い層、すなわち比抵抗の小さな層を設けている。
　導電性酸化物、例えばＩＴＯのシート抵抗は、一般に酸素欠損量に依存する。酸素欠損量が少ないとキャリアが少なくなり、比抵抗は高くなる。また酸素欠損量が少なすぎると、結晶性が悪くなり、キャリアの移動度が減少して比抵抗は高くなる。すなわち、図４に示した特性となる。シート抵抗の低いＩＴＯ層、すなわち、比抵抗が低いＩＴＯ層は、図４からわかるように、その比抵抗は１×１０－４（Ω・ｃｍ）程度であって、酸素含有率が６１原子％程度となる。なお、比抵抗が１×１０－４（Ω・ｃｍ）となるＩＴＯは、キャリア密度が、１．０×１０２０（原子／ｃｍ３）～１．０×１０２１（原子／ｃｍ３）であって、可視光の透過率は９０％以上となる。
　したがって、特開２００５－２４４１２８号公報に記載の半導体発光素子においては、半導体積層膜との界面側における上記ｐ電極層（本実施形態の第１のＩＴＯ層に対応）の酸素含有率は６１原子％程度であって、ｐ電極の他の部分の酸素含有率よりも小さくなっている。
　これに対して、本実施形態の半導体発光素子においては、第１のＩＴＯ層は、図４からわかるように、酸素含有率が４０原子％未満であるので、特開２００５－２４４１２８号公報に記載の半導体発光素子の上記ｐ電極層に比べて、結晶性は多少悪く、シート抵抗（比抵抗）も高くなっている。しかし、本実施形態においては、キャリア密度の高い（伝導電子濃度の高い）ＩＴＯ層を第１のＩＴＯ層としているので、特開２００５－２４４１２８号公報に記載の半導体発光素子に比べて、コンタクト抵抗の低い、すなわちオーミック性の良い。そして、本実施形態においては、ｐ電極全体としてのシート抵抗を低下させ且つ透過率を向上させるために、第１のＩＴＯ層上にシート抵抗が低くかつ透過率の高い第２のＩＴＯ層を積層した構成となっている。
　以上説明したように、本実施形態によれば、オーミック性および透過性が可及的に良くかつ加工も容易な電極を備えた半導体発光素子を得ることができる。
　また、本実施形態に係るＩＴＯからなるｐ電極は、エッチングレートから換算したエッチング時間より５０％長くエッチングしてもサイドエッチングを１μｍ以下にでき、かつ残渣なく加工できるという利点もある。これを以下に説明する。第１のＩＴＯ層１０ａは、酸素導入した第２のＩＴＯ層１０ｂに比べて結晶粒が小さい。この結晶粒が小さい第１のＩＴＯ層１０ａは、高導電性、高透過性を有する第２のＩＴＯ層１０ｂと比べてエッチングレートが大きい。ウェットエッチング時には結晶粒のわずかな隙間からしみ込んだエッチャントがまず、第１のＩＴＯ層１０ａをエッチングし、上層の第２のＩＴＯ層１０ｂがそれにつられて取れるというエッチング形態をとる。この時のエッチングレートを仮にＡとする。サイドエッチングは上層の第２のＩＴＯ層の遅いエッチングレートに関係する。このレートをＢとする。通常、ＩＴＯからなるｐ電極を単層で成膜した場合はＡ＝Ｂであり、５０％オーバーエッチングすると大きなサイドエッチングができる。そのため、サイドエッチングを少なくし、かつ残渣なくエッチングするためのエッチング時間の選定は非常に難しい。しかし、本実施形態に係るＩＴＯ電極においては、第１のＩＴＯ層のエッチングレートＡが第２のＩＴＯ層のエッチングレートＢに比べて遙かに大きいため（すなわち、Ａ＞＞Ｂであるため）、残渣ができないよう十分なエッチング時間をかけることができる。
　本実施形態に係る、成膜したＩＴＯからなるｐ電極１０は、窒素中で５００℃～８００℃の温度で熱処理することにより良好なコンタクト特性を得ることができる。これは、熱処理を行うことにより、ＩＴＯからなるｐ電極１０からｐ型ＧａＮ層８側にわずかに拡散、反応したＩｎがＩｎＧａＮの狭バンド層を作り、キャリアがトンネリングしやすくなるためであると考えられている。本実施形態においては、第１のＩＴＯ層１０ａは前述したようにメタルライクの状態であり、高導電、高透過性の第２のＩＴＯ層１０ｂと比べて、結晶性が悪い。このため、熱処理により、Ｉｎがｐ型ＧａＮ層８側に拡散しやすく、通常のＩＴＯ電極よりコンタクト抵抗が低くなる。このため、上記熱処理温度はできるだけ高い方がよい。望ましくは７００℃付近がよい。これはＧａＮ結晶の成長が一般に７００℃以上で行われるため、結晶にダメージを与えず、かつ最も界面反応が起こりうる高い温度だからである。
　本実施形態において、ＩＴＯからなるｐ電極１０は、例えばスパッタ法で成膜しても良い。この際、スパッタ法による成膜は、飛散粒子のエネルギーが高いため、成膜時の基板温度として常温～３００℃の範囲で選択することができる。
　また、本実施形態の半導体発光素子において、ワイヤボンディングを行うためにｐ側パッド電極１６およびｎ側パッド電極１８がそれぞれ形成される。この際、ｐ側パッド電極１６およびｎ側パッド電極１８の形状は、図６に示すように、半導体発光素子の上面の両端の近傍に形成してもよい。ここで、図６は、本実施形態の半導体発光素子の上面を示す。また、図７に示すように、ｐ側パッド電極１６は、半導体発光素子の一方の端部の近傍に形成されたパッド部１６ａと、このパッド部１６ａからｎ側パッド電極１８に向かって延在する１本の細線部１６ｂとを備えるように形成し、ｎ電極１８は、半導体発光素子の他方の端部の近傍に形成されたパッド部１８ａと、このパッド部１８ａからｐ側パッド電極１６に向かって延在する２本の細線部１８ｂ、１８ｃとを備えるように形成してもよい。このように、細線部を設けることにより、電流の広がりをよくすることができる。なお、ｐ側パッド電極１６およびｎ側パッド電極１８は、形状が正方形でなく円状でもよく、その形成される位置も両端の近傍ではなく、いずれか一方のパッド電極が、半導体発光素子の上面の中心付近に設けられていてもよい。
　また、第１実施形態においては、透明な絶縁膜１２は、例えばＳｉＯ２で形成した。この成膜方法はＣＶＤ法、スパッタ法、蒸着法等の各種の方法が挙げられる。また、絶縁性を有していればよいので透明な絶縁膜１２としては、ＳｉＯ２に限らずＴｉＯ２等も使用することができる。
　また、第１実施形態では、ＩＴＯ電極１０上に透明な絶縁膜１２が形成されていないが、図８に示す、第１実施形態の変形例による半導体発光素子のようにＩＴＯからなるｐ電極１０上に形成されていても構わない。この場合、透明な絶縁膜１２の屈折率ｎはＩＴＯからなるｐ電極１０の屈折率（２．０前後）より小さいことが望ましく、その膜厚ｄは透過させて取り出したい光の波長をλとしたとき、
　　　　ｍ・λ／４＝ｎ・ｄ　　　（ｍは偶数）
となる条件を満たすように形成するとよい。この変形例のように構成することにより、透明な絶縁膜１２をＩＴＯからなるｐ電極１０上に形成することで光取り出し効率と信頼性を向上させることができる。
（第２実施形態）
　次に、本発明の第２実施形態による半導体発光素子を図９に示す。本実施形態の半導体発光素子は、ＧａＮ基板３２上に結晶成長させた半導体発光素子である。すなわち、本実施形態の半導体発光素子は、ＧａＮ基板３２上に、ｎ型ＧａＮ層４、ＩｎＧａＮの活性層６、ｐ型ＧａＮ層８、第１のＩＴＯ層１０ａ、および第２のＩＴＯ層１０ｂが順次積層された構造を有している。第１のＩＴＯ層１０ａおよび第２のＩＴＯ層１０ｂがｐ電極１０を構成する。そして、ｐ電極１０上にｐ側パッド電極１６が形成され、ＧａＮ基板３２のｎ型ＧａＮ層４と反対側の面にｎ電極１４が形成され、ｎ電極１４のＧａＮ基板３２と反対側の面にｎ側パッド電極１８が形成されている。
　ＧａＮ基板上の結晶成長方法は基本的にはサファイア基板上の結晶成長方法と変わらない。一般に、ＧａＮ基板上の結晶は転移密度が少なく発光効率が高いとされており、基板の値段が下がれば今後多用される基板である。ＧａＮ基板使用時には、図９に図示したように基板が導電性であるために基板にｎ電極１４を成膜することができる。ｎ電極１４としては、サファイア基板使用時と同様に、Ｔｉ／Ａｌ系の電極を用いると低コンタクト性を期待できる。
　この第２実施形態も第１実施形態と同様の効果を得ることができる。
　また、上記第１および第２実施形態においては、ｐ電極の材料としてＩＴＯを用いたが、Ｉｎ、Ｚｎ、Ｓｎ、Ｎｉ、Ｍｇ、Ｃｕ、Ａｕ、Ｐｄ、Ｒｈ、Ｇａの群から選択された少なくとも一つの元素を含む導電性酸化物を用いてもよい。
　以上説明したように、本発明の各実施形態においては、ｐ電極として、半導体積層膜と接する領域に、酸素含有率が４０原子％未満の導電性酸化物層を用い、その上部に低シート抵抗、高透過率な導電性酸化物層を形成することにより高い光取り出し効率と、低い駆動電圧を両立する半導体発光素子を得ることができる。また、ウェットエッチング時の残渣も軽減することができる。

Claims (14)

  1. 　基板と、
    　前記基板上に設けられたｎ型半導体層と、
    　前記ｎ型半導体層の第１の領域上に設けられ発光する活性層と、
    　前記活性層上に設けられたｐ型半導体層と、
    　前記ｐ型半導体層上に設けられ酸素含有率が４０原子％未満の第１の導電性酸化物層を有するｐ電極と、
    　前記ｎ型半導体層の第２の領域上に設けられるｎ電極と、
    　を備えていることを特徴とする半導体発光素子。
  2. 　前記第１導電性酸化物層は、Ｉｎ、Ｚｎ、Ｓｎ、Ｎｉ、Ｍｇ、Ｃｕ、Ａｕ、Ｐｄ、Ｒｈ、Ｇａの群から選ばれた元素を少なくとも一つ含むことを特徴とする請求項１または２記載の半導体発光素子。
  3. 　前記第１の導電性酸化物層は、コンタクト抵抗が１×１０－２Ω・ｃｍ未満であることを特徴とする請求項１記載の半導体発光素子。
  4. 　前記ｐ電極は、膜厚が１０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１記載の半導体発光素子。
  5. 　前記ｐ電極は、前記第１の導電性酸化物層上に設けられ前記第１の導電性酸化物層よりも酸素含有率の高い第２の導電性酸化物層を備えていることを特徴とする請求項１記載の半導体発光素子。
  6. 　前記第２の導電性酸化物層は、前記第１の導電性酸化物層よりも透過率が高いことを特徴とする請求項５記載の半導体発光素子。
  7. 　前記基板はサファイア基板または半導体基板のいずれかであることを特徴とする請求項１記載の半導体発光素子。
  8. 　基板と、
    　前記基板上に設けられたｎ型半導体層と、
    　前記ｎ型半導体層上に設けられ発光する活性層と、
    　前記活性層上に設けられたｐ型半導体層と、
    　前記ｐ型半導体層上に設けられ酸素含有率が４０原子％未満の第１の導電性酸化物層を有するｐ電極と、
    　前記基板の前記ｎ型半導体層とは反対側の面に設けられるｎ電極と、
    　を備えていることを特徴とする半導体発光素子。
  9. 　前記第１導電性酸化物層は、Ｉｎ、Ｚｎ、Ｓｎ、Ｎｉ、Ｍｇ、Ｃｕ、Ａｕ、Ｐｄ、Ｒｈ、Ｇａの群から選ばれた元素を少なくとも一つ含むことを特徴とする請求項８記載の半導体発光素子。
  10. 　前記第１の導電性酸化物層は、コンタクト抵抗が１×１０－２Ω・ｃｍ未満であることを特徴とする請求項８記載の半導体発光素子。
  11. 　前記ｐ電極は、膜厚が１０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項８記載の半導体発光素子。
  12. 　前記ｐ電極は、前記第１の導電性酸化物層上に設けられ前記第１の導電性酸化物層よりも酸素含有率の高い第２の導電性酸化物層を備えていることを特徴とする請求項８記載の半導体発光素子。
  13. 　前記第２の導電性酸化物層は、前記第１の導電性酸化物層よりも透過率が高いことを特徴とする請求項１２記載の半導体発光素子。
  14. 　前記基板はサファイア基板または半導体基板のいずれかであることを特徴とする請求項８記載の半導体発光素子。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012156503A (ja) * 2012-01-13 2012-08-16 Toshiba Corp 半導体発光素子及びその製造方法
CN103022308A (zh) * 2011-09-26 2013-04-03 展晶科技(深圳)有限公司 发光二极管晶粒及其制造方法
CN103165786A (zh) * 2011-12-12 2013-06-19 展晶科技(深圳)有限公司 发光二极管晶粒及其制造方法
US20140131737A1 (en) * 2011-01-14 2014-05-15 Rohm Co., Ltd. Light-emitting element

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5211121B2 (ja) * 2010-08-06 2013-06-12 株式会社東芝 半導体発光素子の製造方法
JP2012084667A (ja) * 2010-10-08 2012-04-26 Showa Denko Kk 化合物半導体発光素子及びその製造方法、ランプ、電子機器並びに機械装置
JP5848600B2 (ja) * 2011-12-22 2016-01-27 シャープ株式会社 窒化物半導体発光素子および窒化物半導体発光素子の製造方法
JP5792694B2 (ja) * 2012-08-14 2015-10-14 株式会社東芝 半導体発光素子
JP2014053458A (ja) * 2012-09-07 2014-03-20 Sharp Corp 窒化物半導体発光素子および窒化物半導体発光素子の製造方法
JP6058980B2 (ja) * 2012-11-20 2017-01-11 スタンレー電気株式会社 半導体発光素子及びその電極の形成方法
US20160020364A1 (en) * 2013-03-15 2016-01-21 Glo Ab Two step transparent conductive film deposition method and gan nanowire devices made by the method
US9666779B2 (en) * 2013-11-25 2017-05-30 Yangzhou Zhongke Semiconductor Lighting Co., Ltd. Semiconductor light emitting diode chip with current extension layer and graphical current extension layers
JP2016012611A (ja) * 2014-06-27 2016-01-21 サンケン電気株式会社 半導体発光装置
KR20160025455A (ko) * 2014-08-27 2016-03-08 서울바이오시스 주식회사 발광 소자 및 이의 제조 방법
JP6617401B2 (ja) * 2014-09-30 2019-12-11 日亜化学工業株式会社 半導体発光素子
CN106711200B (zh) * 2016-10-20 2020-05-19 浙江大学 一种p型ZnRhMO非晶氧化物半导体薄膜及其制备方法
JP7541813B2 (ja) * 2018-05-30 2024-08-29 ソウル バイオシス カンパニー リミテッド 発光ダイオード及びそれを有する発光素子
JP7424038B2 (ja) * 2019-12-23 2024-01-30 セイコーエプソン株式会社 発光装置、および、プロジェクター
DE21744964T1 (de) * 2020-01-25 2023-11-09 Jade Bird Display (shanghai) Limited Mikrolichtleuchtdiode mit hoher lichtauskopplung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098412A (ja) * 1995-06-15 1997-01-10 Nec Corp 窒化ガリウム系化合物半導体発光素子
JP2005244128A (ja) * 2004-02-27 2005-09-08 Nichia Chem Ind Ltd 半導体発光素子
JP2007073965A (ja) * 2005-09-08 2007-03-22 Samsung Electro Mech Co Ltd 窒化物半導体発光素子及び窒化物半導体発光素子の製造方法
JP2007287786A (ja) * 2006-04-13 2007-11-01 Showa Denko Kk 半導体発光素子の製造方法及び半導体発光素子とそれを備えたランプ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW439304B (en) 2000-01-05 2001-06-07 Ind Tech Res Inst GaN series III-V compound semiconductor devices
JP3846150B2 (ja) * 2000-03-27 2006-11-15 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子および電極形成方法
JP2003309285A (ja) 2002-04-16 2003-10-31 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法。
US7385226B2 (en) * 2004-03-24 2008-06-10 Epistar Corporation Light-emitting device
DE102005046190A1 (de) 2005-09-27 2007-04-05 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement mit Stromaufweitungsschicht

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098412A (ja) * 1995-06-15 1997-01-10 Nec Corp 窒化ガリウム系化合物半導体発光素子
JP2005244128A (ja) * 2004-02-27 2005-09-08 Nichia Chem Ind Ltd 半導体発光素子
JP2007073965A (ja) * 2005-09-08 2007-03-22 Samsung Electro Mech Co Ltd 窒化物半導体発光素子及び窒化物半導体発光素子の製造方法
JP2007287786A (ja) * 2006-04-13 2007-11-01 Showa Denko Kk 半導体発光素子の製造方法及び半導体発光素子とそれを備えたランプ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140131737A1 (en) * 2011-01-14 2014-05-15 Rohm Co., Ltd. Light-emitting element
US9231162B2 (en) * 2011-01-14 2016-01-05 Rohm Co., Ltd. Light-emitting element
US9755103B2 (en) 2011-01-14 2017-09-05 Rohm Co., Ltd. Light-emitting element
US10074767B2 (en) 2011-01-14 2018-09-11 Rohm Co., Ltd. Light-emitting element
CN103022308A (zh) * 2011-09-26 2013-04-03 展晶科技(深圳)有限公司 发光二极管晶粒及其制造方法
CN103165786A (zh) * 2011-12-12 2013-06-19 展晶科技(深圳)有限公司 发光二极管晶粒及其制造方法
JP2012156503A (ja) * 2012-01-13 2012-08-16 Toshiba Corp 半導体発光素子及びその製造方法

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