WO2010038559A1 - プリント配線板の製造方法及びプリント配線板 - Google Patents

プリント配線板の製造方法及びプリント配線板 Download PDF

Info

Publication number
WO2010038559A1
WO2010038559A1 PCT/JP2009/064616 JP2009064616W WO2010038559A1 WO 2010038559 A1 WO2010038559 A1 WO 2010038559A1 JP 2009064616 W JP2009064616 W JP 2009064616W WO 2010038559 A1 WO2010038559 A1 WO 2010038559A1
Authority
WO
WIPO (PCT)
Prior art keywords
forming
substrate
transfer
conductor circuit
insulating resin
Prior art date
Application number
PCT/JP2009/064616
Other languages
English (en)
French (fr)
Inventor
俊樹 古谷
剛士 古澤
Original Assignee
イビデン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by イビデン株式会社 filed Critical イビデン株式会社
Priority to JP2010531791A priority Critical patent/JP5223926B2/ja
Priority to KR1020117000630A priority patent/KR101199807B1/ko
Priority to CN2009801317270A priority patent/CN102124826B/zh
Publication of WO2010038559A1 publication Critical patent/WO2010038559A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/428—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates having a metal pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/0542—Continuous temporary metal layer over metal pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/166—Alignment or registration; Control of registration
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/167—Using mechanical means for positioning, alignment or registration, e.g. using rod-in-hole alignment
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/421—Blind plated via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Definitions

  • the present invention relates to a printed wiring board for connecting a surface layer and a back layer of an insulating resin layer by filled vias, and a method for manufacturing the printed wiring board, and in particular, a printed wiring for transferring a conductor circuit to an insulating resin layer by a transfer method.
  • the present invention relates to a printed wiring board that can be suitably used for a board, and a method for manufacturing the printed wiring board.
  • Patent Documents 1 and 2 relate to the production of a printed wiring board by a transfer method.
  • Patent Documents 1 and 2 a conductor circuit is embedded in an insulating material by a transfer method, and a via opening is formed at a predetermined location. Then, a filled via is formed in the via opening by bottom-up plating.
  • the plating metal deposition rate tends to be non-uniform.
  • the conductor circuit at the bottom of the via opening is energized, and metal is deposited from the bottom.
  • a current flows through the conductor circuit. That is, when a plurality of filled vias are formed at the same time, the plating metal deposits quickly in some via openings, and when the deposited metal contacts a conductor circuit adjacent to the upper part of the via opening, a current is supplied to the conductor circuit. Start flowing.
  • a current mainly flows through the conductor circuit adjacent to the top of the via opening, and a current flowing through the conductor circuit at the bottom of the via opening decreases.
  • the surface area of the conductor circuit at the bottom of the via opening is smaller than the surface area of the conductor circuit adjacent to the top of the via opening.
  • the plating metal hardly deposits in the via opening where the plating metal is slowly deposited, and the plating metal hardly deposits up to the conductor circuit adjacent to the upper portion of the via opening. For this reason, there is a possibility that poor conduction may occur due to incomplete conduction in a via opening in which the deposition of the plated metal is slow.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method for manufacturing a printed wiring board capable of forming a filled via without connection failure, and the printed wiring board. is there.
  • a method for manufacturing a printed wiring board includes a step of preparing an insulating resin base material having a first surface and a second surface opposite to the first surface.
  • a substrate by embedding a conductor circuit in the first surface and the second surface of the insulating resin base; Forming a via opening from one of the first and second surfaces to a conductor circuit embedded in the other surface; Applying electroless plating to the substrate to form an electroless plating film on an inner wall of the via opening; And a step of performing electrolytic plating on the substrate and filling the via opening with metal to form a filled via.
  • the printed wiring board of the present invention is An insulating resin base material having a first surface and a second surface opposite to the first surface; A conductor circuit embedded in the first surface and the second surface of the insulating resin substrate; An electroless plating film formed on an inner wall of a via opening reaching from one surface of the first surface and the second surface to a conductor circuit embedded in the other surface, and in the via opening And a filled via made of a filled electrolytic plating film.
  • electrolytic plating is performed on the substrate, and a metal is filled in the via opening to form a filled via. Therefore, in addition to the bottom of the via opening, plating also deposits from the electroless plating film on the side wall of the via opening, and the via opening is completely filled by electrolytic plating to form a filled via with no connection failure. Can do.
  • FIGS. 4A to 4E are process diagrams showing a method for manufacturing a printed wiring board according to the first embodiment of the present invention.
  • (A)-(D) are sectional drawings which show the manufacturing process of the printed wiring board based on 1st Embodiment.
  • (A)-(D) are sectional drawings which show the manufacturing process of the printed wiring board based on 1st Embodiment.
  • FIGS. 4A to 4E are cross-sectional views illustrating manufacturing steps of the printed wiring board according to the first embodiment.
  • FIGS. (A)-(D) are sectional drawings which show the manufacturing process of the printed wiring board based on 1st Embodiment.
  • FIGS. 9A to 9D are cross-sectional views illustrating manufacturing steps of a printed wiring board according to a second embodiment of the present invention.
  • (A) And (B) is sectional drawing which shows the manufacturing process of the printed wiring board which concerns on the example of a change of embodiment of this invention.
  • FIG. 5C shows a cross-sectional view of the printed wiring board 10.
  • the printed wiring board 10 shown in FIG. 5C is turned upside down, and an IC chip 90 as an electronic component is attached to the wiring board 10, and the printed wiring board 10 is placed on the daughter board 94. Shows the state.
  • the conductor circuit 42 is embedded in the upper surface as the first surface of the insulating resin base material 56 and the lower surface as the second surface opposite to the first surface. ing.
  • the first via land 40 embedded in the upper surface of the insulating resin base material 56 and the second via land 44 embedded in the lower surface of the base material 56 are connected by a filled via 68.
  • a solder resist layer 70 is formed on the upper and lower surfaces of the insulating resin substrate 56.
  • Solder bumps 76U and 76D are provided in the opening 70a of the solder resist layer 70.
  • the printed wiring board 10 and the pad 92 of the IC chip 90 are connected by the solder bump 76U, and the wiring board 10 and the pad 96 of the daughter board 94 are connected by the solder bump 76D.
  • the printed wiring board 10 and the IC chip 90 are molded with resin.
  • a method of manufacturing a printed wiring board according to the first embodiment will be described with reference to FIGS. (1)
  • a transfer laminate 35 is prepared in which a copper foil 32 as a conductor foil, a release layer 33, and a transfer substrate 34 are sequentially laminated on both surfaces of an insulating resin layer 30 (FIG. 1A). .
  • the peripheral edge of each transfer substrate 34 is welded to the copper foil 32 by ultrasonic treatment.
  • a reference hole 35b as an alignment mark that penetrates the transfer laminate 35 is formed outside the ultrasonic weld 35a.
  • a plating resist 38 having a predetermined pattern is formed on the transfer base material 34 on both surfaces of the transfer laminate 35 using the reference hole 35b as a reference.
  • the photosensitive dry film 37 is laminated on the transfer substrate 34 located on both surfaces of the transfer laminate 35.
  • a mask 39A is disposed on the upper surface of the transfer laminate 35 and exposure is performed (FIG. 1B).
  • the photosensitive dry film 37 and the mask 39A are separated from each other.
  • the mask 39 ⁇ / b> A has a black pattern corresponding to the conductor circuit 42 having the first via land 40 and the alignment mark 46.
  • the mask 39A further includes an alignment mark 39c corresponding to the reference hole 35b of the transfer laminate 35.
  • the mask 39A When the mask 39A is arranged, the position of the reference hole 35b is aligned with the position of the alignment mark 39c.
  • the mask 39B After removing the mask 39A, the mask 39B is disposed on the lower surface of the transfer laminate 35 and exposure is performed (FIG. 1C).
  • the photosensitive dry film 37 and the mask 39B are separated from each other.
  • the mask 39 ⁇ / b> B has a black pattern corresponding to the conductor circuit 42 having the second via land 44.
  • the mask 39B further has an alignment mark 39c corresponding to the reference hole 35b of the transfer laminate 35.
  • development processing is performed to form a plating resist 38 on both surfaces of the transfer laminate 35.
  • an electrolytic plating film 36 is formed on each transfer base material 34 by electrolytic plating (FIG. 1D).
  • the conductor circuit 42 having the first via land 40 and the alignment mark 46 are formed on the transfer base material 34 for the upper surface of the insulating resin base material 56.
  • the conductor circuit 42 having the second via land 44 is formed on the transfer base material 34 for the lower surface of the insulating resin base material 56 (FIG. 1E).
  • the alignment mark 46 is composed of a circle and a center point of the circle.
  • the first via land 40 has an opening 40a, and the second via land 44 is formed in a plate shape.
  • a hole is formed in the transfer laminate 35 with the drill 52 (FIG. 2B). Formation of the hole by the drill 52 is performed inside the ultrasonic welded portion 35 a in the transfer laminate 35.
  • the hole is composed of a reference hole 34a penetrating each transfer substrate 34, and a hole 30a penetrating the insulating resin layer 30, the copper foil 32, and the release layer 33 (FIG. 2C).
  • the transfer substrate 35 is peeled from the transfer laminate 35 by cutting the transfer laminate 35 between the ultrasonic weld 35a and the reference hole 34a of each transfer substrate 34 (see FIG. 2 (D)). At this time, the transfer substrate 34 can be easily peeled off by the peeling layer 33.
  • the protective layer 50 is peeled from the transfer substrate 34 (FIG. 3A). Moreover, the insulating resin base material 56 comprised with the prepreg is prepared. Each transfer base material 34 is turned upside down and laminated on both upper and lower surfaces of the insulating resin base material 56. Then, the transfer base material 34 is pressed on the upper and lower surfaces of the insulating resin base material 56 so that the conductor circuit 42 on each transfer base material 34 is embedded in the insulating resin base material 56, thereby forming the substrate 56b. (FIG. 3B). Before the transfer substrate 34 is stacked, the reference holes 56 a are formed in advance in the insulating resin substrate 56 at locations corresponding to the reference holes 34 a of the transfer substrates 34.
  • the positioning pins 54 are inserted into the reference holes 34a and the reference holes 56a corresponding to the reference holes 34a, thereby forming the transfer base material 34 on the transfer base material 34.
  • the conductor circuit 42 is aligned.
  • the positioning pins 54 are removed after the formation of the substrate 56b.
  • the peripheral edge of the substrate 56b is trimmed to remove the resin protruding from the substrate 56b (not shown).
  • each transfer substrate 34 is reduced by soft etching. After the soft etching, the position of the alignment mark 46 is confirmed from the outside by X-ray projection, and a hole 56c penetrating the mark 46 is formed in the substrate 56b (FIG. 3C). Next, a blackening process is performed on the surface of the transfer substrate 34.
  • a via opening 60 reaching the second via land 44 from the upper surface of the base material 56 is formed in the insulating resin base material 56 by laser processing with the hole 56c as a reference (FIG. 3D).
  • the opening 40a of the first via land 40 corresponds to the via opening 60, and the via opening 60 is formed by laser processing using the via land 40 as a mask.
  • each transfer substrate 34 After the surface of each transfer substrate 34 is subjected to a chemical treatment for imparting a palladium nucleus as a pretreatment for electroless plating, the electroless plating film 62 is formed on the inner wall of the via opening 60 by electroless plating. Is formed (FIG. 4A). The electroless plating film 62 is also formed on the surface of each transfer substrate 34.
  • a plating resist 64A having an opening 64a corresponding to the via opening 60 is formed on the upper surface of the substrate 56b, and a plating resist 64B is formed on the lower surface of the substrate 56b (FIG. 4B).
  • the opening 64 a of the plating resist 64 ⁇ / b> A is formed larger than the via opening 60.
  • Electrolytic plating is performed to form an electrolytic plating film 66 in the via opening 60 to form a filled via 68 (FIG. 4C).
  • the electrolytic plating film 66 is also formed on the electroless plating film 62 exposed between the opening 64a and the via opening 60. Is done. Therefore, the formed filled via 68 has a protruding portion protruding upward from a plane passing through the exposed electroless plating film 62.
  • the printed circuit board 10 is formed by cutting the substrate 56b inside the region having the alignment mark 46 (FIG. 4E). At this time, the surface of the filled via 68 and the surface of the insulating resin base material 56 are located on substantially the same plane.
  • a solder resist layer 70 having a predetermined opening 70a is formed on the upper and lower surfaces of the printed wiring board 10 (FIG. 5A).
  • a corrosion-resistant layer composed of the nickel plating film 72 and the gold plating film 74 is formed in the opening 70a of the solder resist layer 70 (FIG. 5B).
  • Solder bumps 76U and 76D are formed by printing solder paste in the openings 70a of the solder resist layer 70 and reflowing them (FIG. 5C).
  • the IC chip 90 is mounted on the printed wiring board 10 via the solder bumps 76U, and the printed wiring board 10 is attached to the daughter board 94 via the solder bumps 76D (FIG. 5 (D)).
  • the insulating resin substrate 56 is subjected to electroless plating to form an electroless plating film 62 on the inner wall of the via opening 60.
  • electrolytic plating is performed on the insulating resin base material 56, and filled metal is filled in the via opening 60 to form a filled via 68.
  • the filled via 68 includes an electroless plating film 62 formed on the inner wall of the via opening 60 and an electrolytic plating film 66 formed on the electroless plating film 62.
  • the plating metal is deposited not only from the bottom of the via opening 60 but also from the electroless plating film 62 on the side wall of the via opening 60.
  • the via opening 60 can be completely filled by electrolytic plating, and a filled via 68 free from poor connection between the second via land 44 and the first via land 40 can be formed.
  • the conductor circuit 42 is formed on each transfer base material 34 of the transfer laminate 35. Therefore, the conductor circuit 42 for the upper surface and the conductor circuit 42 for the lower surface of the insulating resin base material 56 can be formed simultaneously. As a result, the thickness and composition of the conductor circuit 42 embedded in the upper and lower surfaces of the insulating resin base material 56 can be made the same, and the reliability of the conductor circuit 42 can be improved. Furthermore, by forming the transfer laminate 35 with the insulating resin layer 30, the copper foil 32, the release layer 33, and the transfer substrate 34, the laminate 35 can be formed thick. Therefore, the laminate 35 is transported by supporting only the end face of the transfer laminate 35, and the conductor circuit 42 is protected by preventing, for example, a transport roller from contacting the conductor circuit 42 on the transfer substrate 34. Can do.
  • the protective layer 50 is laminated on the conductor circuit 42 of each transfer base material 34. Then, after the step of peeling the transfer substrate 34 from the transfer laminate 35, the protective layer 50 is peeled from each transfer substrate 34.
  • the protective layer 50 By protecting the conductor circuit 42 with the protective layer 50, for example, when the reference hole 34 a is formed in each transfer base material 34 with the drill 52, the possibility of scratching the conductor circuit 42 is reduced. Reliability can be increased. Further, since the protective layer 50 supports the transfer substrate 34, the thin transfer substrate 34 is bent or curled at the time of and after the transfer substrate 34 is peeled off from the transfer laminate 35. Thus, the conductor circuit 42 on the substrate 34 can be protected.
  • the plating resist 38 is formed using the reference hole 35b of the transfer laminate 35 as a reference. Thereby, the alignment of the conductor circuits 42 formed on each transfer base material 34 can be performed, and the positional accuracy of the conductor circuits 42 can be improved. Further, after forming the conductor circuit 42 on each transfer base material 34 of the transfer laminate 35, a reference hole 34 a penetrating each transfer base material 34 is formed. Then, by positioning the positioning pin 54 in the reference hole 34 a formed in each transfer base material 34, the conductor circuit 42 formed on each transfer base material 34 is aligned. The reference hole 34a is formed in a state where the conductor circuits 42 formed on each transfer base material 34 are aligned with each other.
  • the positional accuracy of the reference hole 34a can be increased.
  • the position of the conductor circuit 42 embedded in the lower surface of the insulating resin base material 56 does not shift with respect to the conductor circuit 42 embedded in the upper surface of the insulating resin base material 56, and the positional accuracy of the conductor circuit 42 is high.
  • the reference hole 34 a can be simultaneously formed in each transfer base material 34. Therefore, it is possible to further improve the positional accuracy of the conductor circuit 42 by increasing the positional accuracy of each reference hole 34a.
  • an alignment mark 46 is formed on the transfer substrate 34. Therefore, the via opening 60 can be formed with the alignment mark 46 as a reference, and the positional accuracy of the via opening 60 can be improved.
  • plating resists 64A and 64B for electrolytic plating are formed on each transfer base material 34. Then, after the step of forming the filled via 68 by performing electrolytic plating, the plating resists 64A and 64B are removed and the transfer substrate 34 is removed. By performing the chemical treatment before the electroless plating, palladium nuclei and the like remain on the surface of each transfer substrate 34. However, by removing the transfer substrate 34 after electrolytic plating, the palladium nucleus does not remain on the surface of the insulating resin substrate 56, and the reliability of the printed wiring board 10 can be improved.
  • the surface of the filled via 68 is etched after the step of forming the filled via 68 by electrolytic plating and before the step of removing the plating resist 64A. That is, the surface of the filled via 68 is etched while the plating resist 64A remains. For this reason, the protrusion of the filled via 68 can be selectively removed, and the flatness of the surface of the filled via 68 can be improved.
  • the via opening 60 is formed by laser processing using the first via land 40 as a mask. For this reason, the positional accuracy of the via opening 60 can be increased.
  • the IC chip 90 is mounted on the surface of the printed wiring board 10 where the second via land 44 is embedded.
  • the surface where the second via land 44 is embedded in the printed wiring board 10 constitutes the mounting surface of the IC chip 90.
  • the flatness of the surface where the second via land 44 is embedded is higher than that of the surface where the first via land 40 is embedded. This is because the center of the surface of the filled via 68 is slightly recessed inward by etching. Since the surface having high flatness constitutes the mounting surface of the IC chip 90, the reliability of the printed wiring board 10 on which the IC chip 90 is mounted can be improved.
  • a method for manufacturing a printed wiring board according to the second embodiment will be described with reference to FIG.
  • a recess 114 corresponding to the conductor circuit and the alignment mark is formed by laser processing on the surface of the insulating resin substrate 112 shown in FIG. 6A (FIG. 6B).
  • the recessed portion 114 is filled with plating metal to form the conductor circuit 42 and the alignment mark 46.
  • the electroless plating film 116 is formed on the inner wall of the recess 114 by electroless plating (FIG. 6C). ).
  • the electroless plating film 116 is also formed on the surface of the insulating resin substrate 112. Electrolytic plating is performed to form an electrolytic plating film 118 in the recess 114 and fill the recess 114 with a plating metal to form the conductor circuit 42 and the alignment mark 46 having the via lands 40 and 44 (FIG. 6D). . At this time, the electrolytic plating film 118 is also formed on the surface of the insulating substrate 112. Subsequent steps are the same as those of the first embodiment described above with reference to FIGS. In the second embodiment, the conductor circuit 42 is directly formed on the surface of the insulating resin substrate 112.
  • a series of steps from the preparation of the transfer laminate 35 to the transfer of the conductor circuit 42 to the insulating resin base material 56 in the first embodiment may be omitted. It can.
  • the present invention is not limited to the configuration according to each embodiment described above, and the configuration according to each embodiment may be changed as described below.
  • the insulating resin layer 30, the copper foil 32, and the release layer 33 are omitted, and the conductor circuits 42 are respectively provided on the transfer substrates 34 in a state where the transfer substrates 34 are independent from each other. It may be formed.
  • the conductor circuit 42 is formed by solidifying the filler 114 containing metal particles after filling the recess 114. May be. Further, the conductor circuit 42 may be formed only by electroless plating.
  • the opening 64a of the plating resist 64A is formed to be substantially the same size as the via opening 60
  • the surface of the filled via 68 after the electrolytic plating and the surface of the substrate 56b are substantially the same. It can be located on a plane. In this case, the etching of the surface of the filled via 68 may be omitted.
  • the plating resist 64B may be formed before electroless plating (FIG. 7A).
  • the IC chip 90 may be mounted on the wiring board 10 without turning the printed wiring board 10 upside down (FIG. 7B). That is, the surface of the printed wiring board 10 in which the first via land 40 is embedded may constitute the mounting surface of the IC chip 90.
  • the alignment mark 46 may be omitted, and the via opening 60 may be formed using the conductor circuit 42 embedded in the insulating resin base material 56 as a reference instead of the mark 46. Further, the region having the alignment mark 46 may not be removed from the substrate 56b.
  • each transfer substrate 34 is welded to the copper foil 32 by ultrasonic treatment.
  • the copper foil 32 and the transfer substrate 34 are welded in a frame shape. This prevents the chemical solution from entering between the copper foil 32 and the transfer substrate 34 in the liquid processing step inside the ultrasonic weld 35a.
  • a reference hole 35b as an alignment mark that penetrates the transfer laminate 35 is formed outside the ultrasonic weld 35a.
  • the surface of the transfer substrate 34 is sprayed with an etching solution (trade name Cz8101 manufactured by MEC Co., Ltd.) to roughen the surface, and then the transfer laminate 35 is washed with water and dried.
  • a commercially available photosensitive dry film 37 is laminated on the transfer substrate 34 located on both surfaces of the transfer laminate 35.
  • a mask 39A is disposed on the upper surface of the transfer laminate 35 and exposure is performed at 100 mJ / cm 2 (FIG. 1B).
  • the photosensitive dry film 37 and the mask 39A are separated from each other.
  • the mask 39 ⁇ / b> A has a black pattern corresponding to the conductor circuit 42 having the first via land 40 and the alignment mark 46.
  • the mask 39A further includes an alignment mark 39c corresponding to the reference hole 35b of the transfer laminate 35.
  • the position of the reference hole 35b is aligned with the position of the alignment mark 39c.
  • the mask 39A is arranged to block the light with the alignment mark 39c.
  • the mask 39B is placed on the lower surface of the transfer laminate 35 and exposed at 100 mJ / cm 2 (FIG. 1C). The photosensitive dry film 37 and the mask 39B are separated from each other.
  • the mask 39 ⁇ / b> B has a black pattern corresponding to the conductor circuit 42 having the second via land 44.
  • the mask 39B further has an alignment mark 39c corresponding to the reference hole 35b of the transfer laminate 35.
  • the position of the reference hole 35b is aligned with the position of the alignment mark 39c.
  • the mask 39B is arranged so that the alignment mark 39c blocks the light in a state where light is irradiated into the reference hole 35b from the upper surface of the transfer laminate 35. To do.
  • Electrolytic copper plating is performed under the following conditions, and an electrolytic copper plating film 36 having a thickness of 18 ⁇ m is formed on each transfer base material 34 (FIG. 1D).
  • Electrolytic copper plating solution Sulfuric acid 2.24 mol / l Copper sulfate 0.26 mol / l Additive 19.5 ml / l (Manufactured by Atotech Japan, Kaparaside GL)
  • Electrolytic copper plating conditions Current density 1 A / dm 2 Time 70 minutes Temperature 22 ⁇ 2 °C
  • An alignment mark 46 is formed.
  • the conductor circuit 42 having the second via land 44 is formed on the transfer base material 34 for the lower surface of the insulating resin base material 56 (FIG. 1E).
  • the thickness of each conductor circuit 42 and alignment mark 46 is 18 ⁇ m.
  • the alignment mark 46 is composed of a circle and a center point of the circle.
  • the first via land 40 has an opening 40a, and the second via land 44 is formed in a disk shape.
  • an etching solution (trade name Cz8101 manufactured by MEC Co., Ltd.) is sprayed on the conductor circuit 42 and the alignment mark 46 to perform a roughening treatment.
  • the conductor circuit 42 on the transfer substrate 34 is covered with a protective layer 50 made of a resin such as PET (FIG. 2A).
  • a plurality of holes are formed in the transfer laminate 35 with the drill 52 (FIG. 2B). Formation of the hole by the drill 52 is performed inside the ultrasonic welded portion 35 a in the transfer laminate 35. These holes are composed of a reference hole 34a penetrating each transfer substrate 34, and a hole 30a penetrating the insulating resin layer 30, the copper foil 32, and the release layer 33 (FIG. 2C). ).
  • the protective layer 50 is peeled from the transfer substrate 34 (FIG. 3A).
  • Each transfer base material 34 is turned upside down, and the insulating resin base material 56 having a thickness of 36 ⁇ m composed of two prepregs (trade name GEA-679FG, GSZPE manufactured by Hitachi, Ltd.) is provided on both upper and lower surfaces. Laminate.
  • Each transfer base material 34 is vacuum-pressed onto the insulating resin base material 56 by a vacuum press using a vacuum laminator apparatus. At this time, the conductor circuit 42 of each transfer base material 34 is embedded in the insulating resin base material 56 to form a substrate 56b (FIG. 3B).
  • the reference holes 56a are formed in advance in the insulating resin substrate 56 at positions corresponding to the reference holes 34a of the transfer substrates 34 by a drill.
  • the positioning pins 54 are inserted into the reference holes 34a and the reference holes 56a corresponding to the reference holes 34a, thereby forming the transfer base material 34 on the transfer base material 34.
  • the conductor circuit 42 is aligned.
  • the positioning pins 54 are removed after the formation of the substrate 56b.
  • the peripheral edge of the substrate 56b is trimmed to remove the resin protruding from the substrate 56b (not shown).
  • each transfer substrate 34 is reduced to 5 ⁇ m by soft etching.
  • an etching solution containing sulfuric acid and hydrogen peroxide or an etching solution containing sodium persulfate is used.
  • the position of the alignment mark 46 is confirmed from the outside by X-ray projection, and a hole 56c penetrating the mark 46 is formed in the substrate 56b (FIG. 3C).
  • the surface of the transfer substrate 34 is blackened to blacken the surface.
  • a via opening 60 reaching the second via land 44 from the upper surface of the base material 56 is formed in the insulating resin base material 56 by CO2 laser cycle processing (FIG. 3D). Specifically, the surface of the transfer substrate 34 is irradiated with a CO2 laser, and the via opening 60 is formed using the first via land 40 as a mask.
  • the conditions for the CO2 laser cycle processing are a wavelength of 10.4 ⁇ m, a pulse width of 15 ⁇ s, and a shot number of 5 shots.
  • the substrate 56b is immersed in an aqueous solution of chromic acid, permanganic acid, or potassium, or O 2 plasma, CF 4 plasma, or plasma of a mixed gas of O 2 and CF 4 is used.
  • the resin residue in the via opening 60 is removed.
  • each transfer substrate 34 is subjected to a chemical treatment that imparts a palladium catalyst (manufactured by Atotech).
  • an electroless plating film 62 having a thickness of 0.45 ⁇ m is formed on the inner wall of the via opening 60 by electroless plating (FIG. 4A).
  • the substrate 56b is immersed in an electroless copper plating solution of 30 ° C. having the following composition to form the electroless copper plating film 62.
  • an electroless copper plating film 62 is also formed on the surface of each transfer substrate 34.
  • [Electroless copper plating solution] CuSO 4 ⁇ 5H 2 O 10g / l HCHO 8g / l NaOH 5g / l Rochelle salt 45g / l Additive 30ml / l
  • the substrate 56b on which the electroless copper plating film 62 is formed is washed with water and dried, and then a commercially available photosensitive dry film is attached to the upper and lower surfaces of the substrate 56b.
  • a mask is placed on the dry film, exposed at 210 mJ / cm 2 and developed with a 0.8% aqueous sodium carbonate solution.
  • a plating resist 64A having an opening 64a is formed on the upper surface of the substrate 56b, and a plating resist 64B is formed on the lower surface of the substrate 56b (FIG. 4B).
  • the opening 64 a of the plating resist 64 ⁇ / b> A is formed larger than the via opening 60.
  • Electrolytic plating is performed under the following conditions, and an electrolytic copper plating film 66 is formed in the via opening 60 to form a filled via 68 (FIG. 4C). At this time, the protruding portion is formed in the filled via 68.
  • Electrolytic copper plating solution Sulfuric acid 2.24 mol / l Copper sulfate 0.26 mol / l Additive 19.5 ml / l (Manufactured by Atotech Japan, Kaparaside GL)
  • the protruding portion of the filled via 68 is removed by etching using an etchant containing cupric chloride as a main component to flatten the surface of the filled via 68 (FIG. 4D).
  • the transfer substrate 34 is removed by soft etching using the etching solution described above.
  • the printed circuit board 10 is formed by cutting the substrate 56b inside the region having the alignment mark 46 (FIG. 4E).
  • a commercially available solder resist composition 70 is applied to the upper and lower surfaces of the printed wiring board 10 to a thickness of 20 ⁇ m. After the solder resist composition 70 is dried, a photomask having a thickness of 5 mm on which a pattern corresponding to the opening 70 a of the solder resist 70 is drawn is brought into close contact with the solder resist layer 70. Next, the film is exposed to 1000 mJ / cm 2 of ultraviolet light and developed with a DMTG solution to form an opening 70a having a diameter of 200 ⁇ m in the solder resist layer 70 (FIG. 5A). Then, the solder resist layer 70 is cured by heating at 80 ° C. for 1 hour, at 100 ° C. for 1 hour, at 120 ° C. for 1 hour, and at 150 ° C. for 3 hours. A solder resist pattern layer 70 of 15 to 25 ⁇ m is formed.
  • a gold plating layer 74 having a thickness of 0.03 ⁇ m is formed (FIG. 5B).
  • a single layer of tin or a noble metal layer gold, silver, palladium, platinum, etc. may be formed.
  • solder paste containing tin-lead is printed in the opening 70a of the solder resist layer 70 corresponding to the IC chip 90, and the solder containing tin-antimony is opened in the opening 70a of the solder resist layer 70 corresponding to the daughter board 94. Print the paste. Then, solder bumps (solder bodies) 76U and 76D are formed by reflowing at 200 ° C. (FIG. 5C).
  • the IC chip 90 is mounted on the printed wiring board 10 via the solder bumps 76U, and the wiring board 10 is attached to the daughter board 94 via the solder bumps 76D (FIG. 5 (D)).
  • the printed wiring board in which the conductor circuit is embedded on both surfaces of the insulating resin base material is illustrated, but the filled via forming method of the present invention is both surfaces of the insulating resin base material in which the conductor circuit is embedded. Furthermore, it goes without saying that the present invention can also be applied to a multilayer printed wiring board in which an insulating resin base material is further laminated.

Abstract

【課題】接続不良のないフィルドビアを形成できるプリント配線板の製造方法、及び該プリント配線板を提供する。【解決手段】ビア用開口６０の内壁に無電解めっき膜６２を形成した後、絶縁性樹脂基材５６に電解めっきを施し、ビア用開口６０にめっき金属を充填してフィルドビア６８を形成する。このため、電解めっきの際に、ビア用開口６０の底部に加えて、ビア用開口６０の側壁の無電解めっき膜６２からもめっき金属が析出する。その結果、電解めっきによりビア用開口６２を完全に充填し、接続不良のないフィルドビア６８を形成することができる。

Description

プリント配線板の製造方法及びプリント配線板
　本発明は、フィルドビアにより絶縁性樹脂層の表層と裏層とを接続するプリント配線板、及び該プリント配線板の製造方法に関し、特に、転写法により導体回路を絶縁性樹脂層に転写するプリント配線板に好適に用い得るプリント配線板、及び該プリント配線板の製造方法に関する。
　プリント配線板において、層間接続を行う方法として、電子機器の小型化の要請から、スルーホールに代わって、ビアが多く用いられるようになっている。更に、プリント配線板のファインピッチ化の要請から、導体回路の形成に、転写用の基材に形成した導体回路を絶縁性樹脂層に転写する転写法が実用化されつつある。転写法によるプリント配線板の製造に関して、例えば、特許文献１、２がある。
　特許文献１、２では、転写法により絶縁材に導体回路が埋め込まれ、所定箇所にビア用開口が形成される。そして、ボトムアップめっきによりビア用開口にフィルドビアが形成される。
ＵＳ７，２９７，５６２Ｂ１公報 特開２００５－３９２３３号公報
　しかしながら、めっきでは、めっき金属の析出速度が不均一になり易い。ボトムアップめっきでは、ビア用開口の底部の導体回路に通電され、該底部から金属が析出する。析出した金属が、ビア用開口の上部に隣接する導体回路に接触すると、該導体回路に電流が流れる。即ち、複数のフィルドビアが同時に形成される場合、一部のビア用開口においてめっき金属の析出が早く、析出した金属がビア用開口の上部に隣接する導体回路に接触すると、該導体回路へ電流が流れ始める。これにより、ビア用開口の上部に隣接する導体回路に電流が主に流れ、ビア用開口の底部の導体回路に流れる電流が減少する。これは、ビア用開口の底部の導体回路の表面積が、ビア用開口の上部に隣接する導体回路の表面積に比べて小さいからである。この結果、めっき金属の析出の遅いビア用開口にめっき金属が析出し難くなって、ビア用開口の上部に隣接する導体回路までめっき金属が析出し難くなる。そのため、めっき金属の析出が遅いビア用開口において導通が不完全となって接続不良が生じる可能性がある。
　本願発明は、上述した課題を解決するためになされたものであり、その目的とするところは、接続不良のないフィルドビアを形成できるプリント配線板の製造方法、及び該プリント配線板を提供することにある。
　上記目的を達成するため、本願発明のプリント配線板の製造方法は、第１の表面と、該第１の表面の反対面である第２の表面とを有する絶縁性樹脂基材を準備する工程と；
　前記絶縁性樹脂基材の第１の表面と該第２の表面に導体回路を埋め込んで基板を形成する工程と；
　前記第１の表面及び第２の表面の内の一方の表面から、他方の表面に埋め込まれた導体回路へ達するビア用開口を形成する工程と；
　前記基板に無電解めっきを施して、前記ビア用開口の内壁に無電解めっき膜を形成する工程と；
　前記基板に電解めっきを施して、前記ビア用開口に金属を充填してフィルドビアを形成する工程と；を有することを技術的特徴とする。
　また、本願発明のプリント配線板は、
　第１の表面と、該第１の表面の反対面である第２の表面とを有する絶縁性樹脂基材と；
　前記絶縁性樹脂基材の前記第１の表面と前記第２の表面に埋め込まれた導体回路と；
　前記第１の表面及び第２の表面の内の一方の表面から、他方の表面に埋め込まれた導体回路へ達するビア用開口の内壁に形成された無電解めっき膜、及び前記ビア用開口内に充填された電解めっき膜からなるフィルドビアと；を有することを技術的特徴とする。
　本願発明では、基板に無電解めっきを施して、ビア用開口の内壁に無電解めっき膜を形成した後、基板に電解めっきを施して、ビア用開口に金属を充填してフィルドビアを形成する。このため、ビア用開口の底部に加えて、ビア用開口の側壁の無電解めっき膜からもめっきが析出し、電解めっきによりビア用開口を完全に充填して接続不良のないフィルドビアを形成することができる。
（Ａ）～（Ｅ）は、本発明の第１実施形態に係るプリント配線板の製造方法を示す工程図である。 （Ａ）～（Ｄ）は、第１実施形態に係るプリント配線板の製造工程を示す断面図である。 （Ａ）～（Ｄ）は、第１実施形態に係るプリント配線板の製造工程を示す断面図である。 （Ａ）～（Ｅ）は、第１実施形態に係るプリント配線板の製造工程を示す断面図である。 （Ａ）～（Ｄ）は、第１実施形態に係るプリント配線板の製造工程を示す断面図である。 （Ａ）～（Ｄ）は、本発明の第２実施形態に係るプリント配線板の製造工程を示す断面図である。 （Ａ）及び（Ｂ）は、本発明の実施形態の変更例に係るプリント配線板の製造工程を示す断面図である。
[第１実施形態]
　本発明の第１実施形態に係るプリント配線板１０の構成について、図１～図５を参照して説明する。図５（Ｃ）は、該プリント配線板１０の断面図を示している。図５（Ｄ）は、図５（Ｃ）に示すプリント配線板１０の上下を反転させ、該配線板１０に電子部品としてのＩＣチップ９０を取り付けるとともに、プリント配線板１０をドータボード９４へ載置した状態を示している。図５（Ｃ）に示すように絶縁性樹脂基材５６の第１の表面としての上面と、第１の表面の反対面である第２の表面としての下面には、導体回路４２が埋め込まれている。絶縁性樹脂基材５６の上面に埋め込まれた第１ビアランド４０と、該基材５６の下面に埋め込まれた第２ビアランド４４とが、フィルドビア６８により接続されている。該絶縁性樹脂基材５６の上面及び下面上には、ソルダーレジスト層７０が形成されている。ソルダーレジスト層７０の開口７０ａには、半田バンプ７６Ｕ、７６Ｄが設けられている。図５（Ｄ）に示すように、半田バンプ７６Ｕによりプリント配線板１０とＩＣチップ９０のパッド９２とが接続され、半田バンプ７６Ｄにより該配線板１０とドータボード９４のパッド９６とが接続されている。図示しないが、該プリント配線板１０とＩＣチップ９０とは、樹脂によりモールドされている。
　図１～図５を参照して第１実施形態のプリント配線板の製造方法について説明する。
（１）絶縁性樹脂層３０の両面上に導体箔としての銅箔３２、剥離層３３、及び転写用基材３４が順に積層された転写用積層体３５を準備する（図１（Ａ））。各転写用基材３４の周縁部を、超音波処理により銅箔３２に溶接する。超音波溶接部３５ａの外側に、転写用積層体３５を貫通する、アライメントマークとしての基準孔３５ｂを形成する。
（２）転写用積層体３５の両面の転写用基材３４上に、前記基準孔３５ｂを基準として用いて所定パターンを有するめっきレジスト３８を形成する。具体的には、転写用積層体３５の両面に位置する転写用基材３４上に感光性ドライフィルム３７を積層する。更に、転写用積層体３５の上面上にマスク３９Ａを配置して露光を行う（図１（Ｂ））。感光性ドライフィルム３７とマスク３９Ａとは互いに離間している。マスク３９Ａは、第１ビアランド４０を有する導体回路４２とアライメントマーク４６とに対応する黒色パターンを有する。マスク３９Ａは更に、転写用積層体３５の基準孔３５ｂに対応するアライメントマーク３９ｃを有する。マスク３９Ａの配置の際には、基準孔３５ｂの位置とアライメントマーク３９ｃの位置とを合わせる。
　マスク３９Ａを除去した後、転写用積層体３５の下面上にマスク３９Ｂを配置して露光を行う（図１（Ｃ））。感光性ドライフィルム３７とマスク３９Ｂとは互いに離間している。マスク３９Ｂは、第２ビアランド４４を有する導体回路４２に対応する黒色パターンを有する。マスク３９Ｂは更に、転写用積層体３５の基準孔３５ｂに対応するアライメントマーク３９ｃを有する。マスク３９Ｂの配置の際には、基準孔３５ｂの位置とアライメントマーク３９ｃの位置とを合わせる。
　マスク３９Ｂを除去した後、現像処理を行い、転写用積層体３５の両面上にめっきレジスト３８を形成する。そして、電解めっきにより電解めっき膜３６を各転写用基材３４上に形成する（図１（Ｄ））。
（３）めっきレジスト３８を除去することで、絶縁性樹脂基材５６の上面用の転写用基材３４上に、第１ビアランド４０を有する導体回路４２及びアライメントマーク４６を形成する。同時に、絶縁性樹脂基材５６の下面用の転写用基材３４上に、第２ビアランド４４を有する導体回路４２を形成する（図１（Ｅ））。アライメントマーク４６は、円と該円の中央の点とから構成されている。第１ビアランド４０は開口４０ａを有しており、第２ビアランド４４は板状に形成される。
（４）各転写用基材３４上の導体回路４２の表面を保護層５０で被覆する（図２（Ａ））。
（５）ドリル５２で転写用積層体３５に孔を形成する（図２（Ｂ））。ドリル５２による孔の形成は、転写用積層体３５における超音波溶接部３５ａの内側で行う。孔は、各転写用基材３４を貫通する基準孔３４ａと、絶縁性樹脂層３０、銅箔３２、及び剥離層３３を貫通する孔３０ａとから構成されている（図２（Ｃ））。
（６）超音波溶接部３５ａと各転写用基材３４の基準孔３４ａとの間で転写用積層体３５を裁断することで、転写用積層体３５から転写用基材３４を剥離する（図２（Ｄ））。この際には、剥離層３３により、転写用基材３４を容易に剥離することができる。
（７）転写用基材３４から保護層５０を剥離する（図３（Ａ））。また、プリプレグで構成されている絶縁性樹脂基材５６を準備する。各転写用基材３４の上下を反転させ、絶縁性樹脂基材５６の上下両面にそれぞれ積層する。そして、各転写用基材３４上の導体回路４２が絶縁性樹脂基材５６に埋め込まれるように転写用基材３４を絶縁性樹脂基材５６の上面及び下面にプレスし、基板５６ｂを形成する（図３（Ｂ））。転写用基材３４の積層前に、絶縁性樹脂基材５６において各転写用基材３４の基準孔３４ａに対応する箇所に基準孔５６ａを予め形成する。そして、転写用基材３４の積層の際に、位置決めピン５４を、各基準孔３４ａ及び該基準孔３４ａに対応する基準孔５６ａに挿入することで、各転写用基材３４上に形成された導体回路４２の位置合わせを行う。基板５６ｂの形成後に位置決めピン５４を除去する。基板５６ｂの周縁をトリミングし、基板５６ｂからはみ出した樹脂を除去する（図示せず）。
（８）ソフトエッチングにより各転写用基材３４の厚みを薄くする。ソフトエッチング後、Ｘ線の投影によりアライメントマーク４６の位置を外方から確認し、該マーク４６を貫通する孔５６ｃを基板５６ｂに形成する（図３（Ｃ））。次いで、転写用基材３４の表面に黒化処理を施す。
（９）前記孔５６ｃを基準として、レーザ加工により、絶縁性樹脂基材５６に、該基材５６の上面から第２ビアランド４４へ達するビア用開口６０を形成する（図３（Ｄ））。第１ビアランド４０の開口４０ａはビア用開口６０に対応しており、該ビアランド４０をマスクとしてレーザ加工によりビア用開口６０を形成する。
（１０）各転写用基材３４の表面に、パラジウム核を付与する薬液処理を無電解めっき用の前処理として施した後、無電解めっきにより、ビア用開口６０の内壁に無電解めっき膜６２を形成する（図４（Ａ））。この無電解めっき膜６２は、各転写用基材３４の表面上にも形成される。
（１１）ビア用開口６０に対応する開口６４ａを有するめっきレジスト６４Ａを基板５６ｂの上面上に形成し、めっきレジスト６４Ｂを基板５６ｂの下面上に形成する（図４（Ｂ））。めっきレジスト６４Ａの開口６４ａはビア用開口６０に比べて大きく形成されている。
（１２）電解めっきを行い、ビア用開口６０内に電解めっき膜６６を形成してフィルドビア６８を形成する（図４（Ｃ））。この際に、めっきレジスト６４Ａの開口６４ａがビア用開口６０よりも大きいことから、開口６４ａとビア用開口６０との間で露出している無電解めっき膜６２上にも電解めっき膜６６が形成される。そのため、形成されたフィルドビア６８には、前記露出している無電解めっき膜６２を通る平面から上方へ突出している突出部が形成される。
（１３）フィルドビア６８の表面をエッチングし、該フィルドビア６８の突出部を除去する（図４（Ｄ））。
（１４）めっきレジスト６４Ａ、６４Ｂを除去した後、ソフトエッチングにより各転写用基材３４を除去する。アライメントマーク４６を有する領域の内側で基板５６ｂを裁断し、プリント配線板１０を形成する（図４（Ｅ））。この際に、フィルドビア６８の表面と絶縁性樹脂基材５６の表面とが実質的に同一平面上に位置する。
（１５）プリント配線板１０の上面及び下面に、所定の開口７０ａを有するソルダーレジスト層７０を形成する（図５（Ａ））。
（１６）ソルダーレジスト層７０の開口７０ａに、ニッケルめっき膜７２及び金めっき膜７４から構成される耐食層を形成する（図５（Ｂ））。
（１７）ソルダーレジスト層７０の開口７０ａに、半田ペーストを印刷し、リフローすることで、半田バンプ７６Ｕ、７６Ｄを形成する（図５（Ｃ））。
（１８）プリント配線板１０の上下を反転させた後、半田バンプ７６Ｕを介してＩＣチップ９０をプリント配線板１０に実装し、半田バンプ７６Ｄを介してプリント配線板１０をドータボード９４に取り付ける（図５（Ｄ））。
　第１実施形態では、絶縁性樹脂基材５６に無電解めっきを施して、ビア用開口６０の内壁に無電解めっき膜６２を形成する。次いで、絶縁性樹脂基材５６に電解めっきを施して、ビア用開口６０にめっき金属を充填してフィルドビア６８を形成する。即ち、フィルドビア６８は、ビア用開口６０の内壁上に形成された無電解めっき膜６２と、該無電解めっき膜６２上に形成された電解めっき膜６６とから構成されている。このため、電解めっきの際に、ビア用開口６０の底部からのみで無く、ビア用開口６０の側壁の無電解めっき膜６２からもめっき金属が析出する。その結果、電解めっきによりビア用開口６０を完全に充填し、第２ビアランド４４と第１ビアランド４０との間で接続不良のないフィルドビア６８を形成することができる。
　第１実施形態では、転写用積層体３５の各転写用基材３４上に導体回路４２を形成する。そのため、絶縁性樹脂基材５６の上面用の導体回路４２と下面用の導体回路４２とを同時に形成することができる。その結果、絶縁性樹脂基材５６の上面および下面に埋め込まれた導体回路４２の厚み及び組成を互いに同一にすることができ、導体回路４２の信頼性を高めることができる。
　更に、絶縁性樹脂層３０、銅箔３２、剥離層３３、及び転写用基材３４で転写用積層体３５を構成することにより、該積層体３５を厚く形成することができる。そのため、転写用積層体３５の端面のみの支持によって該積層体３５を搬送し、転写用基材３４上の導体回路４２に例えば搬送ローラが接触することを防止して導体回路４２を保護することができる。
　第１実施形態では、各転写用基材３４の導体回路４２上に保護層５０を積層する。そして、転写用積層体３５から転写用基材３４を剥離する工程後に、各転写用基材３４から保護層５０を剥離する。保護層５０で導体回路４２を保護することによって、例えばドリル５２で各転写用基材３４に基準孔３４ａを形成する際に、導体回路４２にキズを付ける可能性が低下し、導体回路４２の信頼性を高めることができる。
　更に、保護層５０が転写用基材３４を支持することにより、転写用積層体３５からの転写用基材３４の剥離時および剥離後に、薄い転写用基材３４が撓んだり丸まったりすることを防止して該基材３４上の導体回路４２を保護することができる。
　第１実施形態では、転写用積層体３５の基準孔３５ｂを基準として用いてめっきレジスト３８が形成される。これにより、各転写用基材３４上に形成される導体回路４２同士の位置合わせを行うことができ、導体回路４２の位置精度を高めることができる。
　更に、転写用積層体３５の各転写用基材３４上に導体回路４２を形成した後に、各転写用基材３４を貫通する基準孔３４ａを形成する。そして、各転写用基材３４に形成した基準孔３４ａに位置決めピン５４を挿入することで、各転写用基材３４上に形成された導体回路４２の位置合わせを行う。基準孔３４ａは、各転写用基材３４上に形成された導体回路４２同士の位置合わせが行われた状態で形成される。このため、基準孔３４ａの位置精度を高めることができる。その結果、絶縁性樹脂基材５６の上面に埋め込まれた導体回路４２に対する、絶縁性樹脂基材５６の下面に埋め込まれた導体回路４２の位置がずれず、該導体回路４２の位置精度が高い。
　更に、転写用積層体３５を貫通する孔を形成することにより、各転写用基材３４に同時に基準孔３４ａを形成することができる。そのため、各基準孔３４ａの位置精度を高めて導体回路４２の位置精度を更に高めることができる。
　第１実施形態では、転写用基材３４にアライメントマーク４６が形成されている。そのため、該アライメントマーク４６を基準としてビア用開口６０を形成することができ、ビア用開口６０の位置精度を高めることができる。
　第１実施形態では、無電解めっき膜６２を形成する工程後に、各転写用基材３４上に電解めっき用のめっきレジスト６４Ａ、６４Ｂを形成する。そして、電解めっきを施してフィルドビア６８を形成する工程後に、めっきレジスト６４Ａ、６４Ｂを除去するとともに転写用基材３４を除去する。無電解めっきの前段階で薬液処理を行うことで、パラジウム核等が各転写用基材３４の表面に残る。しかしながら、電解めっき後に転写用基材３４を除去することで、パラジウム核が絶縁性樹脂基材５６の表面に残らず、プリント配線板１０の信頼性を高めることができる。
　第１実施形態では、電解めっきによりフィルドビア６８を形成する工程後、且つめっきレジスト６４Ａを除去する工程前に、フィルドビア６８の表面にエッチングを施す。即ち、めっきレジスト６４Ａが残っている状態で、フィルドビア６８の表面にエッチングを施す。このため、フィルドビア６８の突出部を選択的に除去し、フィルドビア６８の表面の平坦性を高めることができる。
　第１実施形態では、第１ビアランド４０をマスクとしてレーザ加工によりビア用開口６０を形成する。このため、ビア用開口６０の位置精度を高めることができる。
　第１実施形態では、プリント配線板１０において第２ビアランド４４が埋め込まれている表面上にＩＣチップ９０が実装されている。即ち、プリント配線板１０において第２ビアランド４４が埋め込まれている表面がＩＣチップ９０の実装面を構成している。プリント配線板１０において、第２ビアランド４４が埋め込まれている表面の平坦性は、第１ビアランド４０が埋め込まれている表面に比べて高い。これは、エッチングによりフィルドビア６８の表面の中央が内方へ若干窪むからである。平坦性が高い表面がＩＣチップ９０の実装面を構成していることから、ＩＣチップ９０が実装されたプリント配線板１０の信頼性を高めることができる。
[第２実施形態]
　図６を参照して第２実施形態に係るプリント配線板の製造方法について説明する。
　図６（Ａ）に示す絶縁性樹脂基材１１２の表面に、レーザ加工により、導体回路及びアライメントマークに対応する凹部１１４を形成する（図６（Ｂ））。次に、めっき金属を凹部１１４に充填して導体回路４２及びアライメントマーク４６を形成する。具体的には、絶縁性樹脂基材１１２の表面にパラジウム核を付与する薬液処理を施した後、無電解めっきにより、凹部１１４の内壁に無電解めっき膜１１６を形成する（図６（Ｃ））。この際に、絶縁性樹脂基材１１２の表面上にも無電解めっき膜１１６が形成される。電解めっきを行い、凹部１１４内に電解めっき膜１１８を形成して凹部１１４にめっき金属を充填し、各ビアランド４０，４４を有する導体回路４２及びアライメントマーク４６を形成する（図６（Ｄ））。この際に、絶縁性基材１１２の表面上にも電解めっき膜１１８が形成される。以降の工程は、図３（Ｃ）～図５を参照して上述した第１実施形態と同様であるため、説明を省略する。
　第２実施形態では、絶縁性樹脂基材１１２の表面に導体回路４２を直接形成する。このため、第１実施形態における転写用積層体３５の準備から導体回路４２の絶縁性樹脂基材５６への転写までの一連の工程（前記工程（１）～（７））を省略することができる。
　本発明は前記各実施形態に係る構成に限定されるものではなく、各実施形態に係る構成は以下に記載したように変更されてもよい。
　第１実施形態において、絶縁性樹脂層３０、銅箔３２、及び剥離層３３を省略し、各転写用基材３４が互いに独立した状態で、各転写用基材３４上に導体回路４２をそれぞれ形成してもよい。
　第２実施形態において、無電解めっき膜１１６及び電解めっき膜１１８により導体回路４２を形成する代わりに、金属粒子を含む充填剤を凹部１１４内に充填した後に固化させることにより導体回路４２を形成してもよい。また、無電解めっきのみより導体回路４２を形成してもよい。
　各実施形態において、めっきレジスト６４Ａの開口６４ａをビア用開口６０と実質的に同一の大きさに形成した場合には、電解めっき後のフィルドビア６８の表面と基板５６ｂの表面とを実質的に同一平面上に位置させることができる。この場合には、フィルドビア６８の表面のエッチングを省略してもよい。
　各実施形態において、例えばめっきレジスト６４Ｂを無電解めっき前に形成してもよい（図７（Ａ））。
　各実施形態において、プリント配線板１０の上下を反転させることなく、該配線板１０にＩＣチップ９０を実装してもよい（図７（Ｂ））。即ち、プリント配線板１０において第１ビアランド４０が埋め込まれている表面がＩＣチップ９０の実装面を構成してもよい。
　各実施形態において、アライメントマーク４６を省略し、該マーク４６の代わりに、絶縁性樹脂基材５６に埋め込まれた導体回路４２を基準として用いてビア用開口６０を形成してもよい。また、基板５６ｂからアライメントマーク４６を有する領域を除去しなくてもよい。
[実施例]
　以下に、実施例を挙げて本発明を更に具体的に説明するが、本発明は実施例の範囲に限定されるものではない。
（１）厚さ０．２～０．８ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂から構成される絶縁性樹脂層３０の両面上に銅箔３２、剥離層３３、及び転写用基材３４が順に積層された転写用積層体３５を準備する（図１（Ａ））。例えば、転写用積層体３５として、銅箔３２の厚さが５μｍであるとともに、転写用基材３４が厚さ１８μｍの銅箔から構成されている、日立化成株式会社製の商品名ＭＣＬ－Ｅ６７９ＦＧ（Ｒ）を準備する。この場合、絶縁性樹脂層３０は厚く、以降の工程でのレジスト形成が容易である。各転写用基材３４の周縁部を、超音波処理により銅箔３２に溶接する。超音波処理（超音波溶接）は、ホーンの振幅：約１２μｍ、ホーンの振動数：ｆ＝２８ｋＨｚ、ホーンの圧力：ｐ＝約０～１２ｋｇｆ、ホーンの移動速度：ｖ＝約１０mm／secで行い、銅箔３２と転写用基材３４とを枠状に溶接する。これにより、超音波溶接部３５ａの内側において、液処理工程での銅箔３２と転写用基材３４との間への薬液浸入を防ぐ。超音波溶接部３５ａの外側に、転写用積層体３５を貫通する、アライメントマークとしての基準孔３５ｂを形成する。
（２）転写用基材３４の表面にエッチング液（メック株式会社製の商品名Ｃｚ８１０１）を吹き付けて粗面化処理を施した後、転写用積層体３５を水洗いして乾燥する。次いで、転写用積層体３５の両面に位置する転写用基材３４上に、市販の感光性ドライフィルム３７を積層する。更に、転写用積層体３５の上面上にマスク３９Ａを配置して１００ｍＪ／ｃｍ２　で露光を行う（図１（Ｂ））。感光性ドライフィルム３７とマスク３９Ａとは互いに離間している。マスク３９Ａは、第１ビアランド４０を有する導体回路４２とアライメントマーク４６とに対応する黒色パターンを有する。マスク３９Ａは更に、転写用積層体３５の基準孔３５ｂに対応するアライメントマーク３９ｃを有する。マスク３９Ａの配置の際には、基準孔３５ｂの位置とアライメントマーク３９ｃの位置とを合わせる。基準孔３５ｂとアライメントマーク３９ｃとの位置合わせは、例えば転写用積層体３５の下面から基準孔３５ｂ内に光を照射した状態で、該光をアライメントマーク３９ｃで遮るようにマスク３９Ａを配置することにより行う。
　マスク３９Ａを除去した後、転写用積層体３５の下面上にマスク３９Ｂを配置して１００ｍＪ／ｃｍ２　で露光を行う（図１（Ｃ））。感光性ドライフィルム３７とマスク３９Ｂとは互いに離間している。マスク３９Ｂは、第２ビアランド４４を有する導体回路４２に対応する黒色パターンを有する。マスク３９Ｂは更に、転写用積層体３５の基準孔３５ｂに対応するアライメントマーク３９ｃを有する。マスク３９Ｂの配置の際には、基準孔３５ｂの位置とアライメントマーク３９ｃの位置とを合わせる。基準孔３５ｂとアライメントマーク３９ｃとの位置合わせは、例えば転写用積層体３５の上面から基準孔３５ｂ内に光を照射した状態で、該光をアライメントマーク３９ｃで遮るようにマスク３９Ｂを配置することにより行う。
　マスク３９Ｂを除去した後、０．８％炭酸ナトリウムで現像処理を行い、厚さ２５μｍの所定パターンのめっきレジスト３８を形成する。続いて、下記条件で電解銅めっきを行い、厚さ１８μｍの電解銅めっき膜３６を各転写用基材３４上に形成する（図１（Ｄ））。
〔電解銅めっき液〕
硫酸　　　　　　　　　　　２．２４　ｍｏｌ／ｌ
硫酸銅　　　　　　　　　　０．２６　ｍｏｌ／ｌ
添加剤　　　　　　　　　　１９．５　　ｍｌ／ｌ
（アトテックジャパン社製、カパラシドＧＬ）
〔電解銅めっき条件〕
電流密度　　　　　　　　　　１　Ａ／ｄｍ2
時間　　　　　　　　　　　　７０　分
温度　　　　　　　　　　　　２２±２　℃
（３）５０℃の４０ｇ／ｌのＮａＯＨ水溶液でめっきレジスト３８を除去することで、絶縁性樹脂基材５６の上面用の転写用基材３４上に、第１ビアランド４０を有する導体回路４２及びアライメントマーク４６を形成する。同時に、絶縁性樹脂基材５６の下面用の転写用基材３４上に、第２ビアランド４４を有する導体回路４２を形成する（図１（Ｅ））。各導体回路４２及びアライメントマーク４６の厚さは１８μｍである。アライメントマーク４６は、円と該円の中央の点とから構成されている。第１ビアランド４０は開口４０ａを有しており、第２ビアランド４４は円板状に形成される。次いで、導体回路４２及びアライメントマーク４６にエッチング液（メック社製の商品名Ｃｚ８１０１）を吹き付けて粗面化処理を施す。
（４）該転写用基材３４上の導体回路４２をＰＥＴ等の樹脂から成る保護層５０で被覆する（図２（Ａ））。
（５）ドリル５２で転写用積層体３５に複数の孔を形成する（図２（Ｂ））。ドリル５２による孔の形成は、転写用積層体３５における超音波溶接部３５ａの内側で行う。これらの孔は、各転写用基材３４を貫通する基準孔３４ａと、絶縁性樹脂層３０、銅箔３２、及び剥離層３３を貫通する孔３０ａとから構成されている（図２（Ｃ））。
（６）ルータ加工により超音波溶接部３５ａと各転写用基材３４の基準孔３４ａとの間で転写用積層体３５を裁断し、転写用積層体３５から転写用基材３４を剥離する（図２（Ｄ））。
（７）転写用基材３４から保護層５０を剥離する（図３（Ａ））。各転写用基材３４の上下を反転させ、２枚積層したプリプレグ（日立工業株式会社製の商品名ＧＥＡ－６７９ＦＧ　ＧＳＺＰＥ）から構成される厚さ３６μｍの絶縁性樹脂基材５６の上下両面にそれぞれ積層する。真空ラミネーター装置を用いた真空プレスにより、各転写用基材３４を絶縁性樹脂基材５６に真空プレスする。この際に、各転写用基材３４の導体回路４２が絶縁性樹脂基材５６へ埋め込まれて基板５６ｂが形成される（図３（Ｂ））。転写用基材３４の積層前に、絶縁性樹脂基材５６において各転写用基材３４の基準孔３４ａに対応する箇所にドリルで基準孔５６aを予め形成する。そして、転写用基材３４の積層の際に、位置決めピン５４を、各基準孔３４ａ及び該基準孔３４ａに対応する基準孔５６ａに挿入することで、各転写用基材３４上に形成された導体回路４２の位置合わせを行う。基板５６ｂの形成後に位置決めピン５４を除去する。基板５６ｂの周縁をトリミングし、基板５６ｂからはみ出した樹脂を除去する（図示せず）。
（８）ソフトエッチングにより、各転写用基材３４の厚みを５μｍまで薄くする。ソフトエッチングでは、硫酸と過酸化水素とを含有するエッチング液、または過硫酸ナトリウムを含有するエッチング液を用いる。ソフトエッチング後、Ｘ線の投影によりアライメントマーク４６の位置を外方から確認し、該マーク４６を貫通する孔５６ｃを基板５６ｂに形成する（図３（Ｃ））。転写用基材３４の表面に黒化処理を施して該表面を黒化させる。
（９）前記孔５６ｃを基準として、ＣＯ2レーザサイクル加工により、絶縁性樹脂基材５６に、該基材５６の上面から第２ビアランド４４へ達するビア用開口６０を形成する（図３（Ｄ））。具体的には、転写用基材３４の表面にＣＯ2レーザを照射し、第１ビアランド４０をマスクとして用いてビア用開口６０を形成する。ＣＯ2レーザサイクル加工の条件は、波長１０．４μｍ、パルス幅１５μｓ、及びショット数５shotsである。ビア用開口６０の形成後、例えばクロム酸、過マンガン酸、カリウムの水溶液に基板５６ｂを浸漬したり、Ｏ2プラズマ、ＣＦ4プラズマ、もしくはＯ2とＣＦ4との混合ガスのプラズマを使用したりして、ビア用開口６０内の樹脂残渣を除去する。
（１０）各転写用基材３４の表面にパラジウム触媒（アトテック製）を付与する薬液処理を施す。次いで、無電解めっきにより、ビア用開口６０の内壁に厚さ０．４５μｍの無電解めっき膜６２を形成する（図４（Ａ））。具体的には、基板５６ｂを下記組成からなる３０℃の無電解銅めっき液中に浸漬して無電解銅めっき膜６２を形成する。この際に、各転写用基材３４の表面上にも無電解銅めっき膜６２が形成される。
〔無電解銅めっき液〕
ＣｕＳＯ４・５Ｈ２Ｏ　　　　１０ｇ／ｌ
ＨＣＨＯ　　　　　　　　　８ｇ／ｌ
ＮａＯＨ　　　　　　　　　５ｇ／ｌ
ロッシェル塩　　　　　　　４５ｇ／ｌ
添加剤　　　　　　　　　　３０ｍｌ／ｌ
（１１）無電解銅めっき膜６２が形成された基板５６ｂを水洗いして乾燥した後、該基板５６ｂの上下両面に市販の感光性ドライフィルムを張り付ける。ドライフィルム上にマスクを配置して、２１０ｍＪ／ｃｍ2 で露光し、０．８％炭酸ナトリウム水溶液で現像処理する。これら一連の処理により、開口６４ａを有するめっきレジスト６４Ａを基板５６ｂの上面上に形成し、めっきレジスト６４Ｂを基板５６ｂの下面上に形成する（図４（Ｂ））。めっきレジスト６４Ａの開口６４ａはビア用開口６０に比べて大きく形成されている。
（１２）下記条件で電解めっきを行い、ビア用開口６０内に電解銅めっき膜６６を形成してフィルドビア６８を形成する（図４（Ｃ））。この際に、フィルドビア６８には前記突出部が形成される。
〔電解銅めっき液〕
硫酸　　　　　　　　　　　２．２４　ｍｏｌ／ｌ
硫酸銅　　　　　　　　　　０．２６　ｍｏｌ／ｌ
添加剤　　　　　　　　　　１９．５　　ｍｌ／ｌ
（アトテックジャパン社製、カパラシドＧＬ）
〔電解銅めっき条件〕
電流密度　　　　　　　　　　０．５５　Ａ／ｄｍ2
時間　　　　　　　　　　　　１５６　分
温度　　　　　　　　　　　　２２±２　℃
（１３）塩化第２銅を主成分とするエッチング液を用いたエッチングによりフィルドビア６８の突出部を除去して該フィルドビア６８の表面を平坦化する（図４（Ｄ））。
（１４）５０℃の４０ｇ／ｌのＮａＯＨ水溶液を用いてめっきレジスト６４Ａ、６４Ｂを除去した後、前述したエッチング液を用いたソフトエッチングにより転写用基材３４を除去する。アライメントマーク４６を有する領域の内側で基板５６ｂを裁断し、プリント配線板１０を形成する（図４（Ｅ））。
（１５）プリント配線板１０の上面及び下面に、市販のソルダーレジスト組成物７０を２０μｍの厚さで塗布する。ソルダーレジスト組成物７０の乾燥処理を行った後、ソルダーレジスト７０の開口７０ａに対応するパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させる。次いで１０００ｍＪ／ｃｍ2 の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、ソルダーレジスト層７０に直径２００μｍの開口７０ａを形成する（図５（Ａ））。
　そして、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層７０を硬化させ、開口７０ａを有するとともに厚さが１５～２５μｍのソルダーレジストパターン層７０を形成する。
（１６）次に、ソルダーレジスト層７０を形成したプリント配線板１０を、塩化ニッケル（２．３×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口７０ａに厚さ５μｍのニッケルめっき層７２を形成する。さらに、プリント配線板１０をシアン化金カリウム（７．６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ／ｌ）を含む無電解金めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に、厚さ０．０３μｍの金めっき層７４を形成する（図５（Ｂ））。ニッケル－金層以外にも、スズ、貴金属層（金、銀、パラジウム、白金など）の単層を形成してもよい。
（１７）ＩＣチップ９０に対応するソルダーレジスト層７０の開口７０ａに、スズ－鉛を含有するはんだペーストを印刷し、ドータボード９４に対応するソルダーレジスト層７０の開口７０ａにスズ－アンチモンを含有するはんだペーストを印刷する。そして、２００℃でリフローすることによりはんだバンプ（はんだ体）７６Ｕ、７６Ｄを形成する（図５（Ｃ））。
（１８）プリント配線板１０の上下を反転させた後、半田バンプ７６Ｕを介してＩＣチップ９０をプリント配線板１０に実装し、半田バンプ７６Ｄを介して該配線板１０をドータボード９４に取り付ける（図５（Ｄ））。
　上述した実施形態では、絶縁性樹脂基材の両面に導体回路が埋め込まれたプリント配線板を例示したが、本願発明のフィルドビアの形成方法は、導体回路が埋め込まれた絶縁性樹脂基材の両面に更に絶縁性樹脂基材が積層される多層プリント配線板にも適用可能であることは言うまでもない。
１０　プリント配線板
３０　絶縁性樹脂層
３２　銅箔
３４　転写用基材
３５　転写用積層体
４２　導体回路
５０　保護層
５６　絶縁性樹脂基材
６０　ビア用開口
６２　無電解めっき膜
６４Ａ、６４Ｂ　めっきレジスト
６６　電解めっき膜
６８　フィルドビア

Claims (15)

  1. 第１の表面と、該第１の表面の反対面である第２の表面とを有する絶縁性樹脂基材を準備する工程と；
    　前記絶縁性樹脂基材の第１の表面と第２の表面に導体回路を埋め込んで基板を形成する工程と；
    　前記第１の表面及び第２の表面の内の一方の表面から、他方の表面に埋め込まれた導体回路へ達するビア用開口を形成する工程と；
    　前記基板に無電解めっきを施して、前記ビア用開口の内壁に無電解めっき膜を形成する工程と；
    　前記基板に電解めっきを施して、前記ビア用開口に金属を充填してフィルドビアを形成する工程と；を有するプリント配線板の製造方法。
  2. 請求項１の方法において、前記基板を形成する工程は：
    　絶縁性樹脂層と、該絶縁性樹脂層の両面上に導体箔及び剥離層を介して積層された転写用基材とを有する転写用積層体を準備する工程と；
    　前記転写用積層体の各転写用基材上に導体回路を形成する工程と；
    　前記転写用積層体から各転写用基材を剥離する工程と；
    　前記転写用基材上の前記導体回路が前記絶縁性樹脂基材へ埋め込まれるように、各転写用基材を前記絶縁性樹脂基材の第１の表面及び第２の表面にプレスする工程と；を有する。
  3. 請求項２の方法において、前記基板を形成する工程は：さらに、
    　前記転写用積層体の各転写用基材上に導体回路を形成する工程後に、各転写用基材上の導体回路上に保護層を積層する工程と；
    　前記転写用積層体から各転写用基材を剥離する工程後に、前記保護層を各転写用基材から剥離する工程と；を有する。
  4. 請求項２の方法において、前記基板を形成する工程は：さらに、
    　前記転写用積層体の各転写用基材上に導体回路を形成する工程後に、前記各転写用基材を貫通する基準孔を形成する工程を有し、
    　前記各転写用基材を前記絶縁性樹脂基材にプレスする工程において、前記各転写用基材に形成した前記基準孔にピンを挿入することで各転写用基材上に形成された導体回路の位置合わせを行う。
  5. 請求項４の方法において、前記基準孔を形成する工程は、
    　前記転写用積層体を貫通する孔を形成することにより各転写用基材に基準孔を同時に形成する工程を有する。
  6. 請求項２の方法において、転写用基材には、ビア用開口の形成用のアライメントマークが形成されている。
  7. 請求項２の方法において、前記転写用積層体の各転写用基材上に導体回路を形成する工程は：
    　前記転写用積層体にアライメントマークを形成する工程と；
    　前記アライメントマークを基準として各転写用基材上に電解めっき用のめっきレジストを形成する工程と；
    　前記各転写用基材に電解めっきを施して導体回路を形成する工程と；
    　前記めっきレジストを除去する工程と；を有する。
  8. 請求項２の方法において、該方法はさらに、前記無電解めっき膜を形成する工程前に、無電解めっき用の前処理を行う工程と；
    　前記無電解めっき膜を形成する工程後に、前記転写用基材上に前記電解めっき用のめっきレジストを形成する工程と；
    　前記フィルドビアを形成する工程後に、前記めっきレジストを除去する工程と；
    　前記転写用基材を除去する工程と；を有する。
  9. 請求項８の方法において、該方法はさらに、前記フィルドビアを形成する工程後、且つ前記めっきレジストを除去する工程前に、前記フィルドビアの表面にエッチングを施す工程を有する。
  10. 請求項１の方法において、前記基板を形成する工程は：
    　前記ビア用開口に対応する開口を有する導体回路を絶縁性樹脂基材に埋め込む工程を有し、
    　前記ビア用開口を形成する工程は、前記開口を有する導体回路をマスクとしてレーザ加工によりビア用開口を形成する工程を有する。
  11. 請求項１の方法において、前記フィルドビアは、ビア用開口の内壁上に形成された無電解めっき膜と、該無電解めっき膜上に形成された電解めっき膜とから構成されている。
  12. 請求項１の方法において、前記基板を形成する工程は：
    　前記絶縁性樹脂基材の第１の表面および第２の表面に、前記導体回路に対応する凹部を形成する工程と；
    　前記絶縁性樹脂基材に無電解めっきを施して、前記凹部の内壁に無電解めっき膜を形成する工程と；
    　前記絶縁性樹脂基材に電解めっきを施して、前記凹部に金属を充填して導体回路を形成する工程と；を有する。
  13. 第１の表面と、該第１の表面の反対面である第２の表面とを有する絶縁性樹脂基材と；
    　前記絶縁性樹脂基材の前記第１の表面と前記第２の表面に埋め込まれた導体回路と；
    　前記第１の表面及び第２の表面の内の一方の表面から、他方の表面に埋め込まれた導体回路へ達するビア用開口の内壁に形成された無電解めっき膜、及び前記ビア用開口内に充填された電解めっき膜からなるフィルドビアと；を有するプリント配線板。
  14. 請求項１３のプリント配線板において、前記フィルドビアは、ビア用開口の内壁上に形成された無電解めっき膜と、該無電解めっき膜上に形成された電解めっき膜とから構成されている。
  15. 請求項１３のプリント配線板において、前記ビア用開口は、第１の表面から第２の表面に埋め込まれた導体回路へ達するように形成され、第２の表面は電子部品の実装面を構成している。
PCT/JP2009/064616 2008-09-30 2009-08-21 プリント配線板の製造方法及びプリント配線板 WO2010038559A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010531791A JP5223926B2 (ja) 2008-09-30 2009-08-21 プリント配線板の製造方法
KR1020117000630A KR101199807B1 (ko) 2008-09-30 2009-08-21 프린트 배선판의 제조 방법 및 프린트 배선판
CN2009801317270A CN102124826B (zh) 2008-09-30 2009-08-21 印刷电路板的制造方法及印刷电路板

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US10136108P 2008-09-30 2008-09-30
US61/101,361 2008-09-30
US12/533,454 US8365402B2 (en) 2008-09-30 2009-07-31 Method for manufacturing printed wiring board
US12/533,454 2009-07-31

Publications (1)

Publication Number Publication Date
WO2010038559A1 true WO2010038559A1 (ja) 2010-04-08

Family

ID=42056171

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/064616 WO2010038559A1 (ja) 2008-09-30 2009-08-21 プリント配線板の製造方法及びプリント配線板

Country Status (7)

Country Link
US (2) US8365402B2 (ja)
JP (1) JP5223926B2 (ja)
KR (1) KR101199807B1 (ja)
CN (1) CN102124826B (ja)
MY (1) MY153822A (ja)
TW (1) TW201018344A (ja)
WO (1) WO2010038559A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7142774B2 (ja) 2019-05-20 2022-09-27 三井金属鉱業株式会社 キャリア付金属箔並びにその使用方法及び製造方法
WO2022202547A1 (ja) * 2021-03-22 2022-09-29 パナソニックＩｐマネジメント株式会社 配線体、実装基板、配線体の製造方法、及び、実装基板の製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009038674B4 (de) * 2009-08-24 2012-02-09 Epcos Ag Trägervorrichtung, Anordnung mit einer solchen Trägervorrichtung sowie Verfahren zur Herstellung eines mindestens eine keramische Schicht umfassenden struktururierten Schichtstapels
JP5603600B2 (ja) * 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
CN102791083A (zh) * 2011-05-18 2012-11-21 何忠亮 电路板连通工艺
CN103096646B (zh) * 2011-10-31 2016-01-20 健鼎（无锡）电子有限公司 内埋元件的多层基板的制造方法
US8502391B2 (en) 2011-12-08 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of making single layer substrate with asymmetrical fibers and reduced warpage
KR20140083580A (ko) * 2012-12-26 2014-07-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
TWM457319U (zh) * 2013-01-21 2013-07-11 Dawning Leading Technology Inc 一種微動式電子元件結構
CN105208799A (zh) * 2014-06-23 2015-12-30 欣兴电子股份有限公司 多层软性线路结构的制作方法
US10515884B2 (en) * 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin
JP6659247B2 (ja) * 2015-06-16 2020-03-04 デクセリアルズ株式会社 接続体、接続体の製造方法、検査方法
TWI578872B (zh) * 2015-07-22 2017-04-11 乾坤科技股份有限公司 印刷電路板之多層導線結構、磁性元件及其製造方法
US9691699B2 (en) * 2015-11-03 2017-06-27 Unimicron Technology Corp. Circuit structure and method for manufacturing the same
KR101922884B1 (ko) 2017-10-26 2018-11-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102021772B1 (ko) * 2017-12-11 2019-09-17 주식회사 심텍 양면 임베디드 회로를 갖는 인쇄회로기판 및 그 제조 방법
KR102538182B1 (ko) 2018-11-01 2023-05-31 삼성전자주식회사 반도체 패키지
JP7426560B2 (ja) * 2019-01-10 2024-02-02 パナソニックＩｐマネジメント株式会社 メッキ用パターン版及び配線基板の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004179540A (ja) * 2002-11-28 2004-06-24 Fujikura Ltd 無接着剤フレキシブル金属積層体の製造方法
JP3619421B2 (ja) * 1999-03-30 2005-02-09 京セラ株式会社 多層配線基板の製造方法
JP3671986B2 (ja) * 1994-11-28 2005-07-13 イビデン株式会社 プリント配線板の製造方法
JP2006041029A (ja) * 2004-07-23 2006-02-09 Shinko Electric Ind Co Ltd 配線基板及びその製造方法ならびに電子装置
JP2007266316A (ja) * 2006-03-28 2007-10-11 Matsushita Electric Works Ltd メッキ回路層付きステンレス転写基材、回路基板、部品内蔵モジュール
JP2007317823A (ja) * 2006-05-25 2007-12-06 Cmk Corp プリント配線板とその製造方法
KR100857165B1 (ko) * 2007-04-13 2008-09-05 삼성전기주식회사 회로기판 제조방법
JP2009016802A (ja) * 2007-07-04 2009-01-22 Samsung Electro-Mechanics Co Ltd キャリア及び印刷回路基板の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224553A (ja) * 1993-01-22 1994-08-12 Fujitsu Ltd 多層印刷配線板の製造方法
JP2943767B2 (ja) * 1997-06-12 1999-08-30 日本電気株式会社 多層配線基板の製造方法
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
JP2007081423A (ja) * 2001-10-26 2007-03-29 Matsushita Electric Works Ltd 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
JP4488187B2 (ja) 2003-06-27 2010-06-23 Ｔｄｋ株式会社 ビアホールを有する基板の製造方法
JP2007129180A (ja) * 2005-10-03 2007-05-24 Cmk Corp プリント配線板、多層プリント配線板及びその製造方法
JP2007221068A (ja) * 2006-02-20 2007-08-30 Canon Components Inc フラッシュプリント配線板およびその製造方法ならびにフラッシュプリント配線板からなる多層プリント配線板。
JP2009060076A (ja) * 2007-08-31 2009-03-19 Samsung Electro Mech Co Ltd 多層プリント基板の製造方法
US8225503B2 (en) 2008-02-11 2012-07-24 Ibiden Co., Ltd. Method for manufacturing board with built-in electronic elements
JPWO2009118925A1 (ja) 2008-03-27 2011-07-21 イビデン株式会社 電子部品内蔵配線板及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3671986B2 (ja) * 1994-11-28 2005-07-13 イビデン株式会社 プリント配線板の製造方法
JP3619421B2 (ja) * 1999-03-30 2005-02-09 京セラ株式会社 多層配線基板の製造方法
JP2004179540A (ja) * 2002-11-28 2004-06-24 Fujikura Ltd 無接着剤フレキシブル金属積層体の製造方法
JP2006041029A (ja) * 2004-07-23 2006-02-09 Shinko Electric Ind Co Ltd 配線基板及びその製造方法ならびに電子装置
JP2007266316A (ja) * 2006-03-28 2007-10-11 Matsushita Electric Works Ltd メッキ回路層付きステンレス転写基材、回路基板、部品内蔵モジュール
JP2007317823A (ja) * 2006-05-25 2007-12-06 Cmk Corp プリント配線板とその製造方法
KR100857165B1 (ko) * 2007-04-13 2008-09-05 삼성전기주식회사 회로기판 제조방법
JP2009016802A (ja) * 2007-07-04 2009-01-22 Samsung Electro-Mechanics Co Ltd キャリア及び印刷回路基板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7142774B2 (ja) 2019-05-20 2022-09-27 三井金属鉱業株式会社 キャリア付金属箔並びにその使用方法及び製造方法
WO2022202547A1 (ja) * 2021-03-22 2022-09-29 パナソニックＩｐマネジメント株式会社 配線体、実装基板、配線体の製造方法、及び、実装基板の製造方法

Also Published As

Publication number Publication date
TW201018344A (en) 2010-05-01
US8365402B2 (en) 2013-02-05
US20100078213A1 (en) 2010-04-01
US8772648B2 (en) 2014-07-08
MY153822A (en) 2015-03-31
CN102124826B (zh) 2013-08-14
KR101199807B1 (ko) 2012-11-09
KR20110017912A (ko) 2011-02-22
JPWO2010038559A1 (ja) 2012-03-01
CN102124826A (zh) 2011-07-13
JP5223926B2 (ja) 2013-06-26
US20120199389A1 (en) 2012-08-09

Similar Documents

Publication Publication Date Title
JP5223926B2 (ja) プリント配線板の製造方法
JP5188809B2 (ja) 多層プリント配線板およびその製造方法
US7929313B2 (en) Method of manufacturing multilayer printed circuit board
TWI392426B (zh) A multilayer printed wiring board, and a multilayer printed wiring board
JP4673207B2 (ja) 多層プリント配線板およびその製造方法
WO2008053833A1 (fr) Tableau de câblage imprimé multicouche
WO2006082785A1 (ja) 多層プリント配線板
JP4022405B2 (ja) 半導体チップ実装用回路基板
JP4376891B2 (ja) 半導体モジュール
JP2012074487A (ja) 半導体パッケージの製造方法
TW201411740A (zh) 半導體封裝體用電路基板及其製造方法
JP5942514B2 (ja) 半導体パッケージの製造方法及び半導体パッケージ
JP4376890B2 (ja) 半導体チップ実装用回路基板
JP2005136282A (ja) 多層配線基板及びその製造方法
JP2001007163A (ja) Ｔａｂテープキャリアの製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980131727.0

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09817596

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20117000630

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2010531791

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 541/KOLNP/2011

Country of ref document: IN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09817596

Country of ref document: EP

Kind code of ref document: A1