WO2010023937A1 - 結晶製造装置、それを用いて製造された半導体デバイスおよびそれを用いた半導体デバイスの製造方法 - Google Patents

結晶製造装置、それを用いて製造された半導体デバイスおよびそれを用いた半導体デバイスの製造方法 Download PDF

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東清一郎
木庭直浩
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Definitions

  • the present invention relates to a crystal manufacturing apparatus, a semiconductor device manufactured using the same, and a method of manufacturing a semiconductor device using the same, and more particularly, a crystal manufacturing apparatus that manufactures a crystalline semiconductor using a melt composed of semiconductor constituent elements.
  • the present invention relates to a semiconductor device manufactured using the semiconductor device and a method for manufacturing a semiconductor device using the semiconductor device.
  • a part of the melt of metal-containing material is dropped as a droplet from a small hole provided at the bottom of the container (meaning falling from a state where the initial velocity is zero), and the droplet collides with a cooling member.
  • a method for manufacturing a crystal material is known in which a crystal material is manufactured by solidifying a droplet by causing the droplet to solidify (Patent Document 1).
  • the metal-containing material is a metal such as titanium and iron, an alloy such as titanium-nickel, copper-aluminum and copper-indium, germanium, silicon, indium-antimony, iron-silicon, and copper-indium-selenium. It consists of a semiconductor and a ceramic such as an alumina-garnet composite material.
  • the cooling member is made of a metal such as copper and iron, or a ceramic such as glass and aluminum nitride.
  • the diameter of the droplet is in the range of 0.1 mm to 50 mm, preferably in the range of 2 to 10 mm.
  • the free fall distance is set to a distance at which solidification does not occur before the droplet collides with the cooling member, and is a distance of about 1 to 50000 times the vertical length (diameter) of the droplet.
  • a quartz glass plate is installed at a position 6.5 m below the small hole for allowing the liquid droplet to freely fall, and the liquid crystal is allowed to fall freely from the small hole. Crystals are produced on a plate.
  • the present invention has been made to solve such a problem, and an object thereof is to provide a crystal manufacturing apparatus capable of manufacturing a crystal at a desired position on a substrate.
  • Another object of the present invention is to provide a crystal manufacturing apparatus for manufacturing a crystal on a substrate by preventing dissolution of the substrate.
  • Another object of the present invention is to provide a method for manufacturing a semiconductor device with a small number of steps by producing a crystal at a desired position.
  • another object of the present invention is to provide a semiconductor device manufactured using a crystal manufacturing apparatus for manufacturing a crystal on a substrate while preventing dissolution of the substrate.
  • the crystal manufacturing apparatus includes a substrate, a melt holding unit, and an ejection unit.
  • the melt holding unit has a jet port disposed to face the substrate, and holds a melt made of a constituent element of the semiconductor.
  • the ejection unit ejects droplets made of a constituent element of the semiconductor from the ejection port of the melt holding unit toward the substrate at a desired initial speed.
  • the crystal manufacturing apparatus further includes a temperature detection unit and a control unit.
  • the temperature detection unit detects the temperature of the substrate when the droplet has landed on the substrate.
  • the control unit controls the amount and / or initial velocity of the droplet to an amount and / or speed at which the temperature detected by the temperature detecting unit is lower than the melting point of the substrate.
  • the temperature detection unit includes a light intensity measurement unit, a calculation unit, and a temperature output unit.
  • the light intensity measurement unit irradiates the substrate with laser light, and measures a first light intensity characteristic indicating the relationship between the light intensity of reflected light generated as a result of laser light interference and time.
  • the computing unit shows the relationship between the light intensity and time in the virtual substrate when the same thermal load as the substrate is applied based on the input data received from the outside, and is the closest to the first light intensity characteristic.
  • the light intensity characteristic of 2 is calculated, and a reproduction substrate in which the temporal change of the temperature of the virtual substrate having the calculated second light intensity characteristic is reproduced is output.
  • the temperature output unit outputs the temperature at each time of the reproduction substrate output from the calculation unit as the substrate temperature.
  • the jet outlet is arranged along an arbitrary side of the rectangular substrate and includes a plurality of minute holes for jetting droplets.
  • the crystal manufacturing apparatus further includes a moving unit.
  • the moving unit moves the substrate in a direction substantially orthogonal to the arrangement direction of the plurality of micro holes.
  • each of the melt and the droplet is made of any one of a silicon melt, a silicon germanium melt, and a germanium melt.
  • a method for manufacturing a semiconductor device includes a semiconductor layer formed on a substrate made of any one of a different substrate and a semiconductor substrate made of a material different from a semiconductor, an insulating layer formed on the substrate, and A first step for producing a base layer made of either a semiconductor layer or an insulating layer formed on a substrate, and a droplet made of a constituent element of the semiconductor is ejected to a desired position on the substrate at a desired initial velocity A second step of producing a crystalline semiconductor layer, and a third step of producing a semiconductor device using the produced crystalline semiconductor layer and / or underlying layer.
  • the first step includes a first sub-step of fabricating a gate electrode on the substrate, a second sub-step of fabricating an insulating layer on the gate electrode, a first and a dopant including a dopant on the insulating layer. And a third sub-step of producing a second semiconductor region.
  • the crystalline semiconductor layer is manufactured by ejecting droplets so as to be in contact with the first and second semiconductor regions and located on the gate electrode.
  • the first step includes a first sub-step for producing an amorphous layer on the substrate and a second sub-step for producing an insulating layer on the amorphous layer.
  • the crystalline semiconductor layer is produced by ejecting droplets onto the insulating layer and crystallizing the amorphous layer.
  • the second step includes a first sub-step for producing a first crystal grain by ejecting droplets onto a base layer composed of a holding substrate and a release layer formed on the holding substrate; A second sub-step for producing a second crystal grain by ejecting a droplet onto the underlayer so as to be in contact with the already produced crystal grain in the in-plane direction of the substrate; and a crystalline semiconductor layer having a desired area And a third sub-step that repeatedly executes the second sub-step until it is formed on the underlayer.
  • a semiconductor device includes a heterogeneous substrate, a semiconductor layer, an oxide film, and an electrode.
  • the heterogeneous substrate is made of a material different from that of the semiconductor.
  • the semiconductor layer is formed in contact with a different substrate and is made of a crystalline phase.
  • the oxide film is formed on the semiconductor layer in contact with the semiconductor layer.
  • the electrode is formed on the oxide film in contact with the oxide film.
  • the semiconductor layer includes first and second regions and a channel region.
  • the first region has the first conductivity type.
  • the second region is formed at a position away from the first region in the in-plane direction of the different substrate, and has the first conductivity type.
  • the channel region is disposed between the first region and the second region in the in-plane direction of the heterogeneous substrate, and is formed in contact with the first and second regions and the oxide film.
  • the dissimilar substrate is made of a thermoplastic resin, and the semiconductor layer is embedded in the dissimilar substrate.
  • the semiconductor layer is composed of a single crystal phase oriented in one direction.
  • a semiconductor device includes a heterogeneous substrate, a semiconductor layer, and first and second electrodes.
  • the heterogeneous substrate is made of a material different from that of the semiconductor.
  • the semiconductor layer is disposed on a different substrate and is made of a crystalline phase.
  • the first electrode is formed in contact with the surface of the semiconductor layer on the heterogeneous substrate side.
  • the second electrode is formed in contact with the surface of the semiconductor layer opposite to the surface on the different substrate side, and is made of a plurality of linear metals arranged at arbitrary intervals in the in-plane direction of the different substrate.
  • the semiconductor layer has a pn junction in a direction perpendicular to the heterogeneous substrate, and a pyramid structure protruding from the first electrode toward the second electrode is formed on the opposite side of the surface of the semiconductor layer on the heterogeneous substrate side. On the surface.
  • the semiconductor layer is made of any one of polycrystalline silicon, single crystal silicon, polycrystalline silicon germanium, single crystal silicon germanium, polycrystalline germanium, and single crystal germanium.
  • a semiconductor device manufacturing method includes a first step of terminating a surface of a semiconductor substrate made of a single crystal with hydrogen, and a droplet made of a constituent element of a semiconductor at a desired initial speed.
  • a second step of producing a crystalline semiconductor layer by jetting to a desired position on the surface terminated with hydrogen above, a third step of peeling the crystalline semiconductor layer from the semiconductor substrate, and the peeled crystalline semiconductor layer And a fourth step of manufacturing a semiconductor device by being fixed to a different substrate different from the semiconductor.
  • the fourth step includes a first sub-step for fixing the peeled crystal semiconductor layer to the dissimilar substrate, a first region on one end side of the crystal semiconductor layer in the in-plane direction of the dissimilar substrate, and the crystal semiconductor A second sub-step of forming first and second semiconductor regions having a conductivity type different from that of the crystalline semiconductor layer in the second region on the other end side of the layer; A third sub-step for forming an oxide film in contact with a region other than the semiconductor region, and a fourth sub-step for forming an electrode in contact with the oxide film.
  • the crystalline semiconductor layer is embedded in a heterogeneous substrate made of a thermoplastic resin.
  • the first step includes a first sub-step of forming a plurality of holes having a substantially pyramid structure projecting in a thickness direction of the semiconductor substrate on one main surface of the semiconductor substrate, and a semiconductor having the plurality of holes formed therein. And a second sub-step of terminating the one main surface of the substrate with hydrogen.
  • the fourth step is a sub-step of forming a pn junction in the thickness direction of the peeled crystal semiconductor layer, and a plurality of linear metals arranged at arbitrary intervals in the in-plane direction of the crystal semiconductor layer.
  • the crystalline semiconductor layer is bonded to the dissimilar substrate.
  • a melt composed of semiconductor constituent elements is ejected as droplets toward a substrate at a desired initial speed, and the droplets land on the substrate and start to solidify, and a crystalline semiconductor is produced on the substrate. Is done.
  • the droplets it is easier for the droplets to fly in the direction of the substrate as compared with the case of free fall.
  • the initial velocity can be given and the accuracy of the landing position of the droplet can be increased.
  • the film thickness after landing and solidification can be controlled at the initial speed. In this case, the faster the initial speed, the thinner the film thickness, and the cooling speed can be increased accordingly.
  • the crystal can be produced at a desired position on the substrate.
  • the amount of droplets is controlled so that the temperature when the droplets land on the substrate is lower than the melting point of the substrate.
  • the crystal can be produced on the substrate while preventing the dissolution of the substrate.
  • a semiconductor layer formed on a substrate made of any one of a heterogeneous substrate and a semiconductor substrate made of a material different from a semiconductor, an insulating layer formed on the substrate, and a semiconductor layer formed on the substrate / Liquid droplets are ejected to a base layer made of any of the insulating layers at a desired initial speed to produce a crystalline semiconductor layer, and a semiconductor device is produced using the produced crystalline semiconductor layer and / or the base layer.
  • a crystal semiconductor layer that has been conventionally produced using a patterning technique can be produced by ejecting droplets, and a semiconductor device is produced using the crystal semiconductor layer produced by ejecting the droplets.
  • a semiconductor device can be manufactured with a reduced number of steps.
  • FIG. 28 is a first process diagram for explaining a manufacturing method of the TFT shown in FIG. 27;
  • FIG. 28 is a second process diagram for explaining the manufacturing method of the TFT shown in FIG. 27;
  • FIG. 28 is a third process diagram for explaining the manufacturing method of the TFT shown in FIG. 27;
  • It is a partial process figure for demonstrating the method to manufacture the TFT arrange
  • It is a perspective view of the solar cell by embodiment of this invention.
  • FIG. 33 is a cross-sectional view of the solar cell taken along line XXXIII-XXXIII shown in FIG. 32.
  • FIG. 34 is a first process diagram for describing a method for manufacturing the solar cell shown in FIGS. 32 and 33.
  • FIG. 34 is a second process diagram for explaining the method of manufacturing the solar cell shown in FIGS. 32 and 33.
  • FIG. 34 is a third process diagram for explaining the method for manufacturing the solar cell shown in FIGS. 32 and 33.
  • FIG. 34 is a fourth process diagram for explaining the method of manufacturing the solar cell shown in FIGS. 32 and 33. It is a perspective view of the other solar cell by embodiment of this invention.
  • FIG. 39 is a cross-sectional view of the solar cell taken along line XXXIX-XXXIX shown in FIG. 38. It is a perspective view of the further another solar cell by embodiment of this invention.
  • FIG. 41 is a cross-sectional view of the solar cell taken along line XXXI-XXXXI shown in FIG. 40.
  • FIG. 1 is a schematic view of a crystal manufacturing apparatus according to an embodiment of the present invention.
  • a crystal manufacturing method 10 includes a gantry 1, a spring 2, a magnetic body 3, a coil 4, a power circuit 5, a piston 6, a cylinder 7, A heater 8, a reflector 9, a substrate 11, and an XY stage 12 are provided.
  • the spring 2 has one end fixed to the gantry 1 and the other end connected to one end of the magnetic body 3.
  • the magnetic body 3 has one end connected to the spring 2 and the other end connected to one end of the piston 6.
  • Coil 4 is wound around magnetic body 3 and is electrically connected between power supply circuit 5 and ground node GND.
  • the piston 6 is made of boron nitride (BN) and includes a linear member 61 and a stop member 62.
  • the linear member 61 has a cylindrical shape, and has a diameter of 1.5 mm ⁇ and a length of 145 mm.
  • the stop member 62 is provided at a position 40 mm from the connection position between the magnetic body 3 and the piston 6.
  • the linear member 61 has one end connected to the magnetic body 3 and the other end inserted into the cylinder 7.
  • the cylinder 7 is made of BN and has a hollow cylindrical shape.
  • the cylinder 7 is fixed to the gantry 1 by a support member (not shown).
  • the cylinder 7 has an inner diameter of 1.6 mm and an outer diameter of 6.0 mm.
  • the cylinder 7 has a small hole 71 on its bottom surface 7B.
  • the diameter of the small hole 71 is, for example, 100 ⁇ m ⁇ .
  • the heater 8 is fixed to the gantry 1 by a support member (not shown).
  • the heater 8 has an inner diameter of 7 mm and is disposed along the side surface 7A and the bottom surface 7B of the cylinder 7.
  • the heater 8 has a gap 81 on the bottom surface 8B.
  • the reflector 9 is disposed along the side surface 8A and the bottom surface 8B of the heater 8.
  • the reflector 9 has a gap 91 at a portion facing the bottom surface 8 ⁇ / b> B of the heater 8.
  • the substrate 11 is placed on the XY stage 12 and is disposed at a position 30 mm from the reflector 9 so as to face the reflector 9.
  • the XY stage 12 is fixed to the gantry 1 by a support member (not shown) and supports the substrate 11.
  • the spring 2 expands and contracts when the magnetic body 3 moves in the vertical direction DR1.
  • the magnetic body 3 moves in the vertical direction DR ⁇ b> 1 when a current flows through the coil 4.
  • Coil 4 allows a current to flow between power supply circuit 5 and ground node GND.
  • the power supply circuit 5 passes a current through the coil 4.
  • the piston 6 moves up and down as the magnetic body 3 moves up and down, and applies pressure to the silicon melt 13 held in the lower part of the cylinder 7.
  • the piston 6 ejects a part of the silicon melt 13 as a droplet 14 from the small hole 71 at the initial velocity v 0 .
  • initial velocity v 0 is, for example, 1.02 m / s or 1.03 m / s, and is set in the range of 0.2 m / s to 2 m / s in the embodiment of the present invention.
  • the cylinder 7 holds the silicon melt 13.
  • the heater 8 heats the cylinder 7 to 1580 ° C. and melts a small lump of silicon to generate a silicon melt 13.
  • the reflector 9 reflects the heat from the heater 8 toward the cylinder 7 side.
  • the XY stage 12 moves the substrate 11 in the plane of the substrate 11.
  • the region between the reflector 9 and the substrate 11 is filled with an inert gas such as argon (Ar) gas, for example.
  • an inert gas such as argon (Ar) gas, for example.
  • FIG. 2 is a waveform diagram of the current flowing through the coil 4 shown in FIG.
  • the current i flowing through the coil 4 is composed of a pulse waveform wv.
  • the pulse waveform wv has a width W and a height H.
  • the width W is on the order of m seconds.
  • the height H is equal to the current value of the current i1.
  • the current value of the current i1 is, for example, 1.37A.
  • the difference between the position where the piston 6 moves most upward and the position where the piston 6 moves most downward is several tens of ⁇ m.
  • the piston 6 pushes the silicon melt 13 at a predetermined pressure when moving downward, so that a part of the silicon melt 13 is ejected as a droplet 14 from the small hole 71 at the initial velocity v 0 .
  • the droplet 14 lands on the substrate 11 in about 78 milliseconds.
  • the pressure is applied to the silicon melt 13 by the piston 6 and the droplet 14 is ejected at the initial velocity v 0 , so that the droplet reaches the substrate 11 rather than dropping the droplet free. Can be shortened to about one third.
  • FIG. 3 is a flowchart for explaining the operation of the crystal manufacturing apparatus 10 shown in FIG. Referring to FIG. 3, when the operation for producing crystalline silicon is started, silicon grains are set in cylinder 7 (step S1).
  • the cylinder 7 is heated to 1580 ° C. by the heater 8 to generate the silicon melt 13 in the cylinder 7 (step S2).
  • the power supply circuit 5 causes the current i including the pulse waveform wv having a predetermined width W and height H to flow through the coil 4 and moves the piston 6 up and down (step S3).
  • step S4 the piston 6 applies a predetermined pressure to the silicon melt 13, and drops 14 having a predetermined volume from the small hole 71 of the cylinder 7 on the substrate 11 at the initial velocity v 0. Are ejected to a desired position (step S4).
  • the droplet 14 reaches the substrate 11 and solidifies.
  • the crystalline silicon 20 is produced at a desired position on the substrate 11 (step S5).
  • a series of operations is completed.
  • the droplets 14 are ejected onto the substrate 11 at the initial velocity v 0 , and the droplets 14 are solidified on the substrate 11 to produce the crystalline silicon 20 on the substrate 11.
  • the droplet 14 is likely to fly in the direction of the substrate 11 as compared with the case where the droplet 14 is freely dropped.
  • the crystalline silicon 20 can be produced at a desired position on the substrate 11.
  • FIG. 4 is a diagram showing a Raman spectrum of crystalline silicon produced using the crystal production apparatus 10 shown in FIG.
  • the vertical axis represents the Raman scattering intensity
  • the horizontal axis represents the Raman shift. Note that FIG. 4 shows a Raman spectrum of single crystal silicon (Si) for comparison.
  • the crystalline silicon 20 produced using the crystal production apparatus 10 has a crystallinity as high as that of single crystal Si.
  • FIG. 5 is a schematic view of another crystal manufacturing apparatus according to an embodiment of the present invention.
  • the crystal manufacturing apparatus according to the embodiment of the present invention may be a crystal manufacturing apparatus 10A shown in FIG. Referring to FIG. 5, crystal manufacturing apparatus 10 ⁇ / b> A is obtained by adding control unit 15 to crystal manufacturing apparatus 10 shown in FIG. 1, and is otherwise the same as crystal manufacturing apparatus 10.
  • the control unit 15 holds a plurality of substrates having different melting points and a plurality of pulse waveforms having at least one of the width W and the height H in association with each other.
  • control unit 15 When receiving the type of the substrate 11 from the outside, the control unit 15 selects a pulse waveform corresponding to the received type of substrate and outputs the selected pulse waveform to the power supply circuit 5.
  • the power supply circuit 5 causes a current i having a pulse waveform received from the control unit 15 to flow through the coil 4.
  • FIG. 6 is a diagram illustrating a timing chart of the substrate temperature when droplets are ejected to the substrate.
  • the vertical axis represents the absolute temperature of the substrate temperature
  • the horizontal axis represents time.
  • a curve k1 ⁇ k5 respectively, the volume of the droplet 14 is 0.95 mm 3, 0.47 mm 3, 0.32 mm 3, 0.19 mm 3, and a timing chart of the substrate temperature when 0.09mm is 3 Indicates.
  • the substrate temperature when the volume of the droplet 14 is 0.95 mm 3 , when the droplet 14 reaches the substrate 11, the substrate temperature once rises to about 1600 K, and then is gradually cooled. . Similarly, when the volume of the droplet 14 is other than 0.95 mm 3 , the substrate temperature similarly rises once the droplet 14 reaches the substrate 11, and then gradually cools. The substrate temperature increases as the volume of the droplet 14 increases.
  • FIG. 7 is a diagram showing the relationship between Duration and volume.
  • the vertical axis represents Duration (ms)
  • the horizontal axis represents the volume of the droplet 14.
  • Duration refers to the time from the timing when the temperature of the substrate 11 reaches the maximum temperature when the droplet 14 reaches the substrate 11 to the timing when the temperature of the substrate decreases to 90% of the maximum temperature.
  • Duration becomes longer in proportion to the volume of the droplet 14. That is, the cooling rate of the substrate 11 becomes slower when the volume of the droplet 14 is larger and becomes faster when the volume of the droplet 14 is smaller. Therefore, the temperature of the substrate 11 after the droplet 14 has landed is maintained at a higher temperature for a longer time when the volume of the droplet 14 is larger, and quickly becomes lower when the volume of the droplet 14 is smaller. Become.
  • a glass substrate can be used as the substrate 11.
  • a plastic substrate is used as the substrate 11. It can be used.
  • FIG. 8 is a diagram showing a timing chart of the surface temperature of the substrate when droplets are ejected onto the substrate.
  • the vertical axis represents the surface temperature of the substrate in absolute temperature
  • the horizontal axis represents time.
  • Curves k6 to k8 indicate the relationship between the surface temperature of the substrate and time when the discharge pressure of the droplets 14 is sequentially increased.
  • the surface temperature of the substrate becomes lower and more likely to decrease as the discharge pressure of droplet 14 increases (see change in surface temperature due to change from curve k6 to curve k8).
  • the initial velocity v 0 of the droplet 14 increases as the discharge pressure of the droplet 14 increases, and decreases as the discharge pressure of the droplet 14 decreases. Therefore, the discharge pressure of the droplet 14, that is, by controlling the initial velocity v 0 of the droplet 14, the temperature of the substrate can be controlled to be lower than the melting point of the substrate.
  • the temperature of the substrate 11 greatly depends on the volume of the droplet 14 and the initial velocity v 0 of the droplet 14. If the substrate 11 melts when the droplet 14 reaches the substrate 11, the constituent elements of the substrate 11 are mixed as impurities into the droplet 14 in the process of solidifying the droplet 14, and the droplet 14 is solidified. The quality of the produced crystalline silicon is reduced. Of course, the substrate 11 should not melt.
  • the initial velocity v 0 of the droplet 14 ejected from the small hole 71 of the cylinder 7 is controlled so that the temperature of the substrate 11 is lower than the melting point of the substrate 11.
  • the volume ( amount) of the droplet 14 ejected from the small hole 71 of the cylinder 7 and the initial velocity v so that the temperature of the substrate 11 becomes lower than the melting point of the substrate 11.
  • Control at least one of 0 .
  • the volume of the droplet 14 can be controlled by the width W of the pulse waveform wv, and the initial velocity v 0 of the droplet 14 can be controlled by the height H of the pulse waveform wv and the steepness of rising or falling. is there.
  • the control unit 15 holds the correspondence between the glass substrate and the pulse waveform wv1, and the correspondence between the plastic substrate and the pulse waveform wv2. is doing. And when the board
  • control unit 15 receives the type of the substrate indicating the plastic substrate from the outside, and selects the pulse waveform wv2 corresponding to the plastic substrate specified by the received type of the substrate. Output to the power supply circuit 5.
  • the power supply circuit 5 receives the pulse waveform wv ⁇ b> 1 from the control unit 15, the power supply circuit 5 flows the current i including the pulse waveform wv ⁇ b> 1 through the coil 4.
  • the droplets 14 land on the glass substrate and solidify. In this case, the glass substrate is held at a temperature lower than its melting point.
  • the power supply circuit 5 receives the pulse waveform wv2 from the control unit 15, the power supply circuit 5 causes the current i including the pulse waveform wv2 to flow through the coil 4.
  • the droplets 14 land on the plastic substrate and solidify. In this case, the plastic substrate is held at a temperature lower than its melting point.
  • FIG. 9 is a flowchart for explaining the operation of the crystal manufacturing apparatus 10A shown in FIG.
  • the flowchart shown in FIG. 9 is the same as the flowchart shown in FIG. 3 except that steps S3 and S4 in the flowchart shown in FIG. 3 are replaced with steps S3A and S4A, respectively.
  • steps S ⁇ b> 1 and S ⁇ b> 2 described above are sequentially performed.
  • the temperature of the substrate 11 is ejected to a desired position on the substrate 11 by the droplet 14 is the initial speed v 0 of the volume to be lower than the melting point of the substrate 11 (step S4A).
  • step S5 described above is executed, and a series of operations is completed.
  • the temperature of the substrate 11 is maintained at a temperature lower than the melting point of the substrate 11.
  • the crystalline silicon 20 can be produced while preventing the substrate 11 from melting.
  • FIG. 10 is a schematic diagram of still another crystal manufacturing apparatus according to the embodiment of the present invention.
  • the crystal manufacturing apparatus according to the embodiment of the present invention may be a crystal manufacturing apparatus 10B shown in FIG. Referring to FIG. 10, crystal manufacturing apparatus 10 ⁇ / b> B is obtained by replacing control unit 15 of crystal manufacturing apparatus 10 ⁇ / b> A shown in FIG. 5 with control unit 15 ⁇ / b> A and adding temperature detector 30. Is the same.
  • the temperature detector 30 detects the temperature Tsub of the substrate 11 when the droplet 14 has landed on the substrate 11 by a method described later, and outputs the detected temperature Tsub to the control unit 15A.
  • FIG. 11 is a schematic block diagram showing the configuration of the temperature detector 30 shown in FIG.
  • temperature detector 30 includes a light intensity measurement unit 31, a calculation unit 32, and a temperature output unit 33.
  • the temperature detector 30 is a detector that detects the temperature of the substrate 11 having a unique correlation between the temperature and the refractive index.
  • the light intensity measurement unit 31 irradiates the substrate 11 with laser light, and displays a light intensity characteristic X indicating the relationship between the light intensity of reflected light and time generated as a result of interference of the laser light that is multiply reflected on the substrate 11. Measure for each site. Then, the light intensity measurement unit 31 outputs a plurality of light intensity characteristics X at each measured site to the calculation unit 32.
  • the calculation unit 32 receives a plurality of light intensity characteristics X from the light intensity measurement unit 31, and receives input data from the outside.
  • This input data consists of initial values for calculation and their correction values.
  • the shape condition of the substrate 11 includes the thickness, area, parallelism, etc. of the substrate.
  • the thermal and optical conditions of the substrate 11 include an initial temperature, initial reflectivity, thermal conductivity, density, specific heat, temperature dependency of the refractive index, and the like.
  • the calculation unit 32 When the calculation unit 32 receives a plurality of light intensity characteristics X and input data, the calculation unit 32 describes a light intensity characteristic Y of the virtual substrate when the same thermal load as that of the substrate 11 is applied based on the received input data. To calculate each part of the virtual board. Then, the computing unit 32 selects one light intensity characteristic X and one light intensity characteristic Y for the same part of the virtual substrate and the substrate 11 from the plurality of light intensity characteristics X and the plurality of light intensity characteristics Y. Then, a difference between the selected light intensity characteristic Y and the light intensity characteristic X is detected, and until the detected difference is minimized (that is, until the light intensity characteristic Y is closest to the light intensity characteristic X). The light intensity characteristic Y is calculated by correcting the input data. Then, the calculation unit 32 obtains the light intensity characteristic Yopt that is closest to the light intensity characteristic X among the calculated light intensity characteristics Y as the light intensity characteristic Z.
  • the calculation unit 32 executes this process for each part of the virtual board and the board 11. As a result, the calculation unit 32 acquires the light intensity characteristic Z for each part of the virtual substrate, and the reproduction substrate that internally realizes the temperature distribution and temperature change of the virtual substrate having the acquired plurality of light intensity characteristics Z. And output to the temperature output unit 33.
  • the temperature output unit 33 extracts the temperature distribution of the substrate 11 or the time change of the temperature in each part of the substrate 11 based on the reproduction substrate received from the calculation unit 32, and controls the extracted temperature distribution or the temperature change of the temperature. To the unit 15A.
  • FIG. 12 is a schematic block diagram showing the configuration of the calculation unit 32 shown in FIG. Referring to FIG. 12, calculation unit 32 includes a data input unit 321, a heat conduction analysis unit 322, a conversion unit 323, an optical analysis unit 324, a determination unit 325, and an output unit 326.
  • the data input unit 321 receives the above input data from the outside. When the data input unit 321 does not receive the instruction signal COM instructing recalculation from the determination unit 325, the data input unit 321 outputs the initial value of the input data to the heat conduction analysis unit 322 and receives the instruction signal COM from the determination unit 325. The corrected initial value is output to the heat conduction analysis unit 322.
  • the heat conduction analysis unit 322 receives the initial value or the corrected initial value of the input data from the data input unit 321, and uses a known heat conduction analysis method based on the received initial value or the corrected initial value. Determine the temperature distribution characteristics of the virtual substrate.
  • This known heat conduction analysis method is, for example, the heat conduction analysis method described in Non-Patent Document 1. Further, the temperature distribution characteristic of the virtual substrate is composed of a temporal change in temperature at each part of the virtual substrate. Then, the heat conduction analysis unit 322 outputs the obtained temperature distribution characteristic of the virtual substrate to the conversion unit 323 and the determination unit 325.
  • the conversion unit 323 converts the temperature distribution characteristic of the virtual substrate into the refractive index distribution characteristic of the virtual substrate using the relational expression between the refractive index n and the temperature T.
  • the temperature distribution characteristic of the virtual substrate is composed of the time change of the temperature in each part of the virtual substrate. Therefore, the refractive index distribution characteristic is composed of the time change of the refractive index in each part of the virtual substrate. Then, the conversion unit 323 outputs the converted refractive index distribution characteristic of the virtual substrate to the optical analysis unit 324.
  • the optical analysis unit 324 receives the refractive index distribution characteristic of the virtual substrate from the conversion unit 323, and based on the received refractive index distribution characteristic of the virtual substrate, the light intensity characteristic Y of the virtual substrate is obtained using a known optical analysis method. It calculates
  • the determination unit 325 receives the plurality of light intensity characteristics X of the substrate 11 from the light intensity measurement unit 31, receives the plurality of light intensity characteristics Y of the virtual substrate from the optical analysis unit 324, and receives the temperature of the virtual substrate from the heat conduction analysis unit 322. Receive distribution characteristics. Then, the determination unit 325 selects one light intensity characteristic X and one light intensity characteristic Y for the same part of the virtual substrate and the substrate 11 from the plurality of light intensity characteristics X and the plurality of light intensity characteristics Y. Then, the difference in frequency and phase between the selected light intensity characteristic X and light intensity characteristic Y is extracted using a pattern matching method. The determination unit 325 repeatedly extracts this difference until the difference in frequency and phase is minimized.
  • the determination unit 325 generates the instruction signal COM and outputs it to the data input unit 321 until at least three differences are extracted. This is because the smallest difference can be detected if at least three differences can be extracted. That is, if the difference extracted at the second time is smaller than the difference extracted at the first time and the difference extracted at the third time is larger than the difference extracted at the second time, the difference extracted at the second time may be the smallest. It is because it understands.
  • the determination unit 325 executes processing for detecting this minimum difference for each part of the virtual board. Then, when the determination unit 325 detects the smallest difference for each part of the virtual substrate, the determination unit 325 sets the plurality of light intensity characteristics Y when the smallest difference is obtained as the light intensity characteristics Z of the reproduction substrate. In addition, the determination unit 325 reproduces the temperature distribution characteristic received from the heat conduction analysis unit 322 when the light intensity characteristic Z is detected (this temperature distribution characteristic is a time change in temperature at each part of the reproduction substrate). Temperature distribution characteristics. Then, determination unit 325 outputs the temperature distribution characteristic of the reproduction substrate to output unit 326.
  • the output unit 326 receives the temperature distribution characteristic of the reproduction substrate from the determination unit 325, generates a reproduction substrate that reproduces the temperature distribution and the time change of the temperature at each part based on the received temperature distribution characteristic of the reproduction substrate, The generated reproduction substrate is output to the temperature output unit 33.
  • FIG. 13 and FIG. 14 are diagrams showing changes in reflectance over time. 13 and 14, the vertical axis represents the reflectance, and the horizontal axis represents time.
  • determination unit 325 compares light intensity characteristic X selected for one part of substrate 11 with light intensity characteristic Y selected for one part of the same virtual substrate as the part of substrate 11. Then, the difference between the light intensity characteristic X and the light intensity characteristic Y is extracted.
  • the determination unit 325 uses the pattern matching method to obtain the light intensity characteristics. Differences in frequency and phase between characteristics X and Y can be easily extracted.
  • the determination unit 325 repeatedly executes the extraction of the difference between the light intensity characteristic Y calculated using the corrected initial value and the light intensity characteristic X, the difference is finally the smallest, that is, the light The light intensity characteristic Z closest to the intensity characteristic X is detected (see FIG. 14).
  • the determination unit 325 performs a process of detecting the light intensity characteristic Z for each part of the virtual substrate, and detects a plurality of light intensity characteristics Z. Then, determination unit 325 outputs the temperature distribution characteristic of the virtual substrate received from heat conduction analysis unit 322 to output unit 326 as the temperature distribution characteristic of the reproduced substrate when a plurality of light intensity characteristics Z are detected.
  • FIG. 15 is a conceptual diagram of the reproduction substrate. Note that, in FIG. 15, in order to make the drawing easier to see, the temperature distribution in the four parts and the time change of the temperature in the four parts are shown.
  • output unit 326 when output unit 326 receives the temperature distribution characteristic of the reproduction substrate from determination unit 325, it outputs the time change characteristics CH1 to CH4 of the temperature at each part PS1 to PS4 constituting the received temperature distribution characteristic. Reproduced on the reproduction substrate SUB. Then, the output unit 326 outputs the reproduction substrate SUB to the temperature output unit 33.
  • the temperature output unit 33 When the temperature output unit 33 receives the reproduction substrate SUB, the temperature output unit 33 refers to the received reproduction substrate SUB, detects the temperature of each part PS1 to PS4 at each time, and outputs it to the control unit 15A.
  • the temperature detector 30 detects the light intensity characteristic Y closest to the actually measured light intensity characteristic X among the calculated light intensity characteristics Y as the light intensity characteristic Z for each part of the substrate.
  • the temperature distribution characteristic (consisting of the time change of the temperature at each part of the substrate) when the plurality of light intensity characteristics Z detected for each part are obtained is the temperature distribution of the substrate 11 and the time of the temperature at each part of the substrate 11. Seek as change.
  • the temperature detector 30 obtains the temperature Tsub of the substrate 11 when the droplet 14 has landed on the substrate 11 by the method described above, and outputs the obtained temperature Tsub to the control unit 15A.
  • control unit 15A sequentially generates and outputs a pulse waveform with the width W and / or height H changed to the power supply circuit 5, and the temperature Tsub received from the temperature detector 30 is lower than the melting point of the substrate 11. Finally, the pulse waveform is determined.
  • the crystalline silicon 20 is produced on the substrate 11 using the crystal manufacturing apparatus 10B, a test region is provided in the substrate 11, and a pulse waveform when the temperature Tsub is lower than the melting point of the substrate 11 in the test region is shown. Final decision. Then, using the determined pulse waveform, the crystalline silicon 20 is formed at a desired position on the substrate 11.
  • FIG. 16 is a flowchart for explaining the operation of the crystal manufacturing apparatus 10B shown in FIG.
  • the flowchart shown in FIG. 16 is the same as the flowchart shown in FIG. 9 except that step S3A in the flowchart shown in FIG. 9 is replaced with steps S3B and S3C.
  • steps S1 and S2 described above are sequentially executed.
  • the control unit 15A generates a pulse waveform wv01 having a width W1 and a height H1 and outputs the pulse waveform wv01 to the power supply circuit 5.
  • the power supply circuit 5 causes the current consisting of the pulse waveform wv01 to flow through the coil 4 to cause the piston 6 to flow.
  • the droplet 14 is moved up and down to be ejected to the test area of the substrate 11.
  • the temperature detector 30 detects the temperature Tsub1 of the substrate 11 when the droplet 14 has landed on the test region of the substrate 11 by the method described above, and outputs the detected Tsub1 to the control unit 15A.
  • the control unit 15A when the temperature Tsub1 is equal to or higher than the melting point of the substrate 11, the control unit 15A generates a pulse waveform wv02 in which at least one of the width W1 and the height H1 is changed and outputs the pulse waveform wv02 to the power supply circuit 5. Then, an electric current having a pulse waveform wv02 is supplied to the coil 4 to move the piston 6 up and down to eject the droplet 14 to the test area of the substrate 11.
  • the temperature detector 30 detects the temperature Tsub2 of the substrate 11 when the droplet 14 has landed on the test area of the substrate 11 by the method described above, and outputs the detected Tsub2 to the control unit 15A.
  • step S3B the XY stage 12 moves the substrate 11 so that the desired position for producing the crystalline silicon 20 faces the small hole 71 of the cylinder 7, and the control unit 15A supplies the determined pulse waveform to the power source.
  • the power is output to the circuit 5, and the power supply circuit 5 causes the current having the pulse waveform received from the control unit 15A to flow through the coil 4 to move the piston 6 up and down (step S3C).
  • the crystalline silicon 20 is produced by being ejected.
  • the crystalline silicon 20 can be produced at a desired position on each substrate 11 by reliably preventing the dissolution of the substrate 11.
  • the temperature Tsub at each part on the substrate 11 can be detected by the temperature detector 30, so that the temperature difference between the peripheral portion and the central portion is likely to occur.
  • the crystalline silicon 20 can be produced at a desired position on the substrate 11 by reliably preventing the substrate 11 from melting.
  • the temperature detector 30 can detect the time change of the temperature Tsub at each part on the substrate 11. Therefore, the control unit 15A receives the time change of the temperature Tsub at each part of the substrate 11 from the temperature detector 30, and based on the time change of the received temperature, the temperature at which the droplet 14 landed on the substrate 11 is easily solidified. Alternatively, when the temperature of the substrate 11 reaches, a pulse waveform may be generated to produce the crystalline silicon 20 at a desired position on the substrate 11.
  • FIG. 17 is a schematic view of still another crystal manufacturing apparatus according to the embodiment of the present invention.
  • the crystal manufacturing apparatus according to the embodiment of the present invention may be a crystal manufacturing apparatus 10C shown in FIG.
  • a crystal manufacturing apparatus 10 ⁇ / b> C is obtained by replacing the piston 6 of the crystal manufacturing apparatus 10 shown in FIG. 1 with a piston 60 and replacing the cylinder 7 with a cylinder 70. The same.
  • the piston 60 is made of BN and includes a linear member 601 and a stop member 602.
  • the linear member 601 has a columnar shape with a square cross section, and has a bottom surface dimension of 1.5 mm ⁇ 50 mm and a height of 145 mm.
  • the stop member 602 is provided at a position 40 mm from the connection position between the magnetic body 3 and the piston 60.
  • the linear member 601 has one end connected to the magnetic body 3 and the other end inserted into the cylinder 70.
  • the cylinder 70 is made of BN and has a hollow columnar shape with a square cross section.
  • the cylinder 70 is fixed to the gantry 1 by a support member (not shown).
  • the cylinder 70 has an inner shape of 1.6 mm ⁇ 51 mm and an outer shape of 6.0 mm ⁇ 60 mm.
  • the cylinder 70 has n (n is an integer of 2 or more) small holes 701 to 70n on the bottom surface 70B.
  • the small holes 701 to 70 n are arranged linearly along one side of the substrate 11.
  • the diameter of each of the small holes 701 to 70n is, for example, 100 ⁇ m ⁇ .
  • interval between two adjacent small holes is set to the space
  • the heater 8 is provided around the side surface 70A and the bottom surface 70B of the cylinder 70, and has a gap 81 at a position facing the n small holes 701 to 70n. Further, the reflector 9 has a gap 91 at a position facing the n small holes 701 to 70n.
  • n droplets 141 are simultaneously ejected from the n small holes 701 to 70n toward the substrate 11, and n crystal silicons 201 are simultaneously produced at desired positions on the substrate 11.
  • the crystal manufacturing apparatus 10 ⁇ / b> C simultaneously manufactures n crystal silicons 201 on the substrate 11. Therefore, by using the crystal manufacturing apparatus 10C, a plurality of TFTs (Thin Film Transistors) arranged in a matrix can be easily manufactured on the substrate 11. In this case, the XY stage 12 moves the substrate 11 in a direction perpendicular to the arrangement direction of the n small holes 701 to 70n.
  • TFTs Thin Film Transistors
  • the operation for producing n pieces of crystalline silicon 201 is executed according to the flowchart shown in FIG. Therefore, the operation of the crystal manufacturing apparatus 10C is performed by executing the flowchart shown in FIG. 3 for each position on the substrate 11 in the direction orthogonal to the arrangement direction of the n small holes 701 to 70n.
  • the crystal manufacturing apparatus 10C may further include a control unit 15 shown in FIG.
  • the operation for producing n pieces of crystalline silicon 201 is executed according to the flowchart shown in FIG. 9.
  • the crystal manufacturing apparatus 10C may further include a control unit 15A and a temperature detector 30 shown in FIG.
  • the operation for producing n pieces of crystalline silicon 201 is executed according to the flowchart shown in FIG. 16.
  • the power supply circuit 5 receives from the control unit 15A. A current having a pulse waveform is caused to flow through the coil 4 to move the piston 60 up and down to eject n droplets 141 toward the substrate 11.
  • the crystal manufacturing apparatus 10C replaces the spring 2, the magnetic body 3, the coil 4, the power supply circuit 5, the piston 60, and the cylinder 70 with the spring 2, the magnetic body 3, the coil 4, the power supply circuit 5, and the piston shown in FIG. N sets of 6 and cylinders 7 may be provided.
  • the vertical movement of the n pistons 6 can be controlled for each piston 6, the amount of the n droplets 14 can be controlled for each droplet 14.
  • n crystal silicons 20 formed on the substrate 11 can be further controlled for each crystal silicon 20.
  • the small holes 701 to 70n do not have to be arranged in a line, and may be arranged in an arbitrary shape such as a radial shape or a concentric shape.
  • the droplet 14 (or droplet 141) is solidified to produce the crystalline silicon 20 has been described.
  • the present invention is not limited to this, and the droplet 14 (or droplet) 141) may be used as a heat source to produce crystalline silicon.
  • FIG. 18 is a process diagram for producing crystalline silicon using a droplet as a heat source.
  • an amorphous silicon (a-Si: H) film 21 is deposited on substrate 11 by using a plasma CVD (Chemical Vapor Deposition) method using silane (SiH 4 ) gas as a raw material.
  • a plasma CVD Chemical Vapor Deposition
  • SiH 4 silane
  • a silicon oxide film 22 is deposited on the a-Si: H film 21 using SiH 4 gas and oxygen (O 2 ) gas as source gases (see step (a)).
  • the silicon oxide film 22 / a-Si: H film 21 / substrate 11 is set on the XY stage 12 of the crystal manufacturing apparatus 10, and the droplet 14 is placed at a desired position on the silicon oxide film 22 by the method described above. It ejects (see step (b)).
  • the droplet 14 landed on the silicon oxide film 22 is solidified to become crystalline silicon 20, and the region of the a-Si: H film 21 below the crystalline silicon 20 is crystallized by heat from the droplet 14. Then, crystalline silicon 210 is formed in the a-Si: H film 21 (see step (c)).
  • the entire a-Si: H film 21 can be crystallized if the droplet 14 is landed at any time in the lateral direction of the crystalline silicon 20.
  • the crystalline silicon is produced by using any one of the crystal production apparatuses 10, 10A, 10B, and 10C and using the droplet 14 (or the droplet 141) as a heat source. can do.
  • the substrate 11 is placed so that the angle formed by the in-plane direction of the substrate 11 and the ejection direction of the droplet 14 (or droplet 141) is smaller than 90 degrees. It may be held. By doing so, the droplet 14 (or droplet 141) that has landed on the substrate 11 spreads in the in-plane direction of the substrate 11 due to the inclination of the substrate 11, so that thin-film crystalline silicon can be produced.
  • FIGS. 19 and 20 are first and second process diagrams showing a method of manufacturing a TFT according to the embodiment of the present invention, respectively.
  • a buffer layer 41 made of SiO 2 or SiO 2 / SiN x is formed on a substrate 11 made of a glass substrate by using a plasma CVD method.
  • the thickness of the buffer layer 41 is, for example, about 200 nm.
  • a metal made of any of tungsten (W), molybdenum (Mo), chromium (Cr), and tantalum (Ta) is deposited on the buffer layer 41, and the deposited metal is patterned using photolithography.
  • the gate electrodes 42 and 43 are formed on the buffer layer 41 (see step (a)).
  • a gate insulating film 44 made of a silicon oxide film is formed so as to cover the gate electrodes 42 and 43 by using a plasma CVD method (see step (b)). Then, a polysilicon film is formed on the entire surface using plasma CVD, and the formed polysilicon film is patterned using photolithography to produce polysilicon films 45 to 48 (see step (c)).
  • n-type dopant for example, phosphorus (P)
  • P phosphorus
  • a photoresist is applied to the entire surface of the sample, the applied photoresist is patterned using photolithography, and photoresist 53 is formed into gate electrode 43 and n-type. It is formed so as to cover the polysilicon films 51 and 52. Then, a p-type dopant (for example, boron (B)) is implanted by ion implantation. As a result, p-type polysilicon films 54 and 55 are formed from the polysilicon films 45 and 46, respectively (see step (e)).
  • a p-type dopant for example, boron (B)
  • the sample is set on the XY stage 12 of the crystal manufacturing apparatus 10, and the droplets 14 are sequentially ejected onto the gate electrodes 42 and 43 by the method described above.
  • the crystalline silicon 56 connected to the p-type polysilicon films 54 and 55 is formed on the gate electrode 42 and the crystalline silicon connected to the n-type polysilicon films 51 and 52 on the gate electrode 43. 57 is produced (see step (f)).
  • a thin amorphous film of about 2 to 10 nm is formed on the gate insulating film 44 between the p-type polysilicon films 54 and 55 and on the gate insulating film 44 between the n-type polysilicon films 51 and 52.
  • Crystal silicon 56 and 57 may be produced by forming a silicon film and ejecting droplets 14 onto the formed amorphous silicon film. In this case, the amorphous silicon film is crystallized by the landing of the droplet 14 and integrated with the crystalline silicon 56 and 57.
  • the adhesion between the gate insulating film 44 and the crystalline silicons 56 and 57 can be improved and the gate insulating film 44 can be improved. And the interface state density at the interface between crystalline silicon 56 and 57 can be reduced.
  • a silicon oxide film is formed on the entire surface of the sample by using a plasma CVD method, and a photoresist is applied on the silicon oxide film thus formed. Thereafter, the applied photoresist is patterned using photolithography, and the silicon oxide film is etched using the patterned photoresist as a mask to form an interlayer insulating film 58. Subsequently, a drain electrode 59 is produced so as to be connected to the n-type polysilicon film 51 and the p-type polysilicon film 55, and a source electrode 60 is produced so as to be connected to the n-type polysilicon film 52. A source electrode 61 is formed so as to be connected to the polysilicon film 54. Thereby, an n-type TFT and a p-type TFT are completed (see step (g)).
  • the crystalline silicon 56 produced by solidifying the droplet 14 using the crystal manufacturing apparatus 10 is used as the channel layer, and in the n-type TFT, the droplet 14 is used using the crystal manufacturing apparatus 10. Crystalline silicon 57 produced by solidifying is used as the channel layer.
  • step A for forming a film using a plasma CVD method a step B for applying a photoresist on the manufactured polysilicon film, and patterning the applied photoresist using photolithography to form a gate electrode 42, A step C for forming a photoresist on the gate electrode 43 and a step D for etching the polysilicon film using the formed photoresist as a mask to form a channel layer on the gate electrodes 42 and 43 are used.
  • the four steps A to D can be realized in one step, and the number of steps can be greatly reduced.
  • the crystalline silicon 56 (or crystalline silicon 57) as the channel layer is produced by one droplet 14 ejected from the small hole 71 of the cylinder 7, so that the excess polysilicon film is removed by etching to produce the channel layer. Therefore, the material can be used more effectively than the conventional process.
  • the damage caused by etching can be reduced, and a TFT having good characteristics can be manufactured.
  • the number of times the photoresist is used can be reduced and the material cost can be reduced.
  • the droplets 14 are solidified using the crystal manufacturing apparatus 10 to form a polysilicon film. 45 to 48 may be produced.
  • the four processes A to D described above can be realized by one process.
  • the number of steps can be further greatly reduced.
  • the material can be used more effectively.
  • the damage caused by etching can be further reduced, and the TFT characteristics can be further improved.
  • FIG. 21 and FIG. 22 are third and fourth process diagrams showing a method of manufacturing a TFT according to the embodiment of the present invention, respectively.
  • buffer layer 41 is formed on substrate 11 by the above-described method, and amorphous silicon film 62 is formed on buffer layer 41 using a plasma CVD method (see step (a)).
  • amorphous silicon film 62 is patterned using photolithography to produce amorphous silicon films 63 and 64. Thereafter, a gate insulating film 65 made of a silicon oxide film is formed by plasma CVD so as to cover the amorphous silicon films 63 and 64 (see step (b)).
  • a plurality of droplets 14 are ejected onto the amorphous silicon film 63, and a plurality of droplets 14 are ejected onto the amorphous silicon film 64.
  • a plurality of crystalline silicons 66 are produced on the gate insulating film 65 and a crystalline silicon 68 is produced from the amorphous silicon film 63 below the plurality of crystalline silicons 66.
  • a plurality of crystalline silicons 67 are formed on the gate insulating film 65, and a crystalline silicon 69 is formed from the amorphous silicon film 64 below the plurality of crystalline silicons 67 (see step (c)).
  • the crystalline silicon 66 and 67 are removed with a mixed solution of hydrofluoric acid and nitric acid, and Al is formed on the entire surface of the gate insulating film 65 by vapor deposition. Then, the produced Al is patterned using photolithography to produce gate electrodes 72 and 73. Subsequently, a photoresist is applied to the entire surface, the applied photoresist is patterned using photolithography, and a photoresist 74 is formed so as to cover the crystalline silicon 69 and the gate electrode 73. Then, a p-type dopant is implanted by ion implantation.
  • the crystalline silicon 75 and the p-type crystalline silicon 76 and 77 are produced from the crystalline silicon 68.
  • the crystalline silicon 75 is fabricated below the gate electrode 72, and the p-type crystalline silicon 76 and 77 is fabricated on both sides of the crystalline silicon 75 (see step (d)).
  • the photoresist 74 is removed, and a photoresist is newly applied on the entire surface of the sample. Then, the applied photoresist is patterned using photolithography, and a photoresist 78 is formed so as to cover the gate electrode 72, the crystalline silicon 75, and the p-type crystalline silicon 76 and 77. Thereafter, an n-type dopant is implanted by ion implantation using the photoresist 78 as a mask. As a result, the crystalline silicon 82 and the n-type crystalline silicon 83 and 84 are produced from the crystalline silicon 69. In this case, the crystalline silicon 82 is produced below the gate electrode 73, and the n-type crystalline silicon 83 and 84 are produced on both sides of the crystalline silicon 82. (See step (e)).
  • the photoresist 78 is removed, and a silicon oxide film is formed on the entire surface of the sample. Thereafter, a photoresist is applied onto the silicon oxide film, the applied photoresist is patterned using photolithography, and the silicon oxide film and the gate insulating film 65 are etched using the patterned photoresist as a mask to form an interlayer. An insulating film 85 is produced. Then, a source electrode 86 is produced so as to be connected to the p-type crystalline silicon 76, and a drain electrode 87 is produced so as to be connected to the p-type crystalline silicon 77 and the n-type crystalline silicon 83. A source electrode 88 is formed so as to be connected. Thereby, an n-type TFT and a p-type TFT are completed (see step (f)).
  • the crystalline silicon 75 and 82 indirectly manufactured by ejecting the droplet 14 is used as the channel layer.
  • the TFT is manufactured according to the steps (a) to (f) shown in FIGS. 21 and 22, the TFT is manufactured according to the steps (a) to (g) shown in FIGS. It has various advantages over the process of manufacturing a conventional TFT.
  • FIG. 23 and FIG. 24 are first and second process diagrams respectively showing a solar cell manufacturing method according to the embodiment of the present invention.
  • sacrificial layer 111 is fabricated on substrate 11, and sacrificial layer 111 / substrate 11 is set on XY stage 12 of crystal manufacturing apparatus 10.
  • the sacrificial layer 111 is made of a silicon oxide film or a porous Si layer that can be easily separated from the substrate 11.
  • the droplet 14 is ejected to the sacrificial layer 111 to produce the crystalline silicon 112. Thereafter, the droplet 14 is ejected to a position adjacent to the crystalline silicon 112, and new crystalline silicon is produced so as to adhere to the crystalline silicon 112 (see step (a)).
  • This process is repeated to produce a power generation layer 113 made of polysilicon over the entire surface of the sacrificial layer 111 (see step (b)).
  • n layer 114 P is ion-implanted or impurities are diffused into the upper surface 113A side of the power generation layer 113 to form the n layer 114.
  • a transparent conductive film 115 made of ITO (Indium Tin Oxide) or SnO 2 is formed on the entire surface of the n layer 114.
  • the surface of the transparent conductive film 115 is textured.
  • a photoresist is applied onto the transparent conductive film 115, the applied photoresist is patterned using photolithography, and the transparent conductive film 115 is etched using the patterned photoresist as a mask. Is deposited on the entire surface.
  • the n-side electrode 116 connected to the n layer 114 is manufactured (see step (c)).
  • the junction may be formed by depositing the n layer 114 by plasma CVD.
  • B is ion-implanted or impurity-diffused on the surface of the power generation layer 113 opposite to the n-layer 114 side to produce a p-layer 117, and Al is evaporated on the p-layer 117 to produce a p-side electrode 118. (See step (d)).
  • the sample is bonded to the final substrate 119 to complete the solar cell (see step (e)).
  • insulating film / glass is used as the sacrificial layer 111 / substrate 11.
  • a porous Si / Si wafer may be used.
  • the Si wafer can be reused, and when the droplet 14 is ejected onto the porous Si, single crystal silicon with a controlled surface orientation can be grown.
  • the steps (a) to (g) shown in FIGS. 19 and 20 are different types of substrates 11 made of a material different from the semiconductor (glass substrate or plastic).
  • a first step of forming a base layer composed of semiconductor layers (n-type polysilicon films 51 and 52 and p-type polysilicon films 54 and 55) formed on the substrate is configured.
  • the step (a) constitutes a first sub-step for producing the gate electrodes 42 and 43 on the heterogeneous substrate 11, and the step (b) comprises an insulating layer (gate insulating film 44) on the gate electrodes 42 and 43.
  • the steps (c) to (e) include first and second semiconductor regions (n-type polysilicon) containing a dopant on the insulating layer (gate insulating film 44).
  • a third sub-step for forming the films 51 and 52 and the p-type polysilicon films 54 and 55) is formed.
  • the step (f) constitutes a second step of producing a crystalline semiconductor by ejecting a droplet made of a constituent element of a semiconductor to a desired position on the heterogeneous substrate 11 at a desired initial velocity.
  • the steps (a) and (b) are different types of substrates 11 (glass substrate or plastic substrate) made of a material different from the semiconductor.
  • the first step of fabricating a base layer composed of the semiconductor layer (amorphous silicon films 63 and 64) / insulating layer (gate insulating film 65) formed thereon is configured.
  • the step (a) constitutes a first sub-step for producing an amorphous layer (amorphous silicon films 63 and 64) on a heterogeneous substrate, and the step (b) comprises an amorphous layer (amorphous silicon film).
  • 63, 64) constitutes a second sub-step for producing an insulating layer (gate insulating film 65).
  • the step (c) is a second step of producing a crystalline semiconductor layer (crystalline silicon 68, 69) by ejecting a droplet made of a constituent element of a semiconductor to a desired position on the heterogeneous substrate 11 at a desired initial velocity. Configure steps.
  • steps (d) to (f) constitute a third step of manufacturing a semiconductor device using the manufactured crystalline semiconductor layer (crystalline silicon 68, 69).
  • the step of forming the sacrificial layer 111 on the substrate 11 in the step (a) is made of a material different from that of the semiconductor.
  • a first step of forming a base layer made of a semiconductor layer (sacrificial layer 111) formed on a different substrate 11 (glass substrate or plastic substrate) is configured.
  • a crystal semiconductor layer (power generation layer 113) is produced by ejecting droplets composed of semiconductor constituent elements to a desired position on the heterogeneous substrate 11 at a desired initial velocity. 2 steps are configured.
  • the step of jetting the droplets 14 onto the substrate 11 / sacrificial layer 111 to produce the crystalline silicon 112 is performed on the base layer composed of the holding substrate and the release layer formed on the holding substrate.
  • the step of forming the first sub-step of forming the first crystal grains by ejecting the droplets to the first and forming the crystalline silicon by ejecting the droplets 14 in contact with the crystalline silicon 112 is performed on the surface of the holding substrate.
  • a second sub-step for forming a second crystal grain by ejecting a droplet onto the underlayer so as to be in contact with the crystal grain (crystalline silicon 112) already formed in the inward direction is formed on the entire surface of the substrate 11.
  • the step of repeatedly ejecting the droplets 14 until the crystalline silicon 112 is produced to produce the crystalline silicon 112 is repeatedly executed until the crystalline semiconductor layer having a desired area is produced on the base layer.
  • steps (c) to (e) constitute a third step of fabricating a semiconductor device using the fabricated crystalline semiconductor layer (power generation layer 113).
  • the substrate used in the TFT manufacturing process shown in FIGS. 19 and 20, the TFT manufacturing process shown in FIGS. 21 and 22, and the solar cell manufacturing process shown in FIGS. 23 and 24 may be a semiconductor substrate. Therefore, the above-described underlayer is composed of a semiconductor layer formed on a substrate made of a heterogeneous substrate or a semiconductor substrate, or a semiconductor layer / insulating layer formed on the substrate.
  • the base layer is It consists of an insulating film formed on the substrate.
  • the base layer is generally composed of any one of a semiconductor layer formed on the substrate, an insulating layer formed on the substrate, and a semiconductor layer / insulating layer formed on the substrate.
  • a case where a single crystal silicon substrate is used as the substrate 11 will be described.
  • the single crystal silicon substrate is cleaned by RCA cleaning, then immersed in about 0.1% dilute hydrofluoric acid, and then cleaned with pure water for 10 minutes.
  • the surface of the single crystal silicon substrate is terminated with hydrogen.
  • the surface of the single crystal silicon substrate is oxidized at 1000 ° C., then the surface of the single crystal silicon substrate is etched with dilute hydrofluoric acid, and then the surface of the single crystal silicon substrate is terminated with hydrogen and then terminated with hydrogen. May be. When this method is used, the flatness of the surface of the single crystal silicon substrate can be ensured.
  • the surface of the single crystal silicon substrate is etched using a buffered hydrofluoric acid (BHF) having a pH of 9 to 10 or a method of cleaning the single crystal silicon substrate with boiling ultrapure water.
  • BHF buffered hydrofluoric acid
  • the surface may be terminated with hydrogen.
  • the hydrogen bonding state (monohydride or die hydride) on the surface of the single crystal silicon substrate can be controlled.
  • the single crystal silicon substrate is placed on the XY stage 12 of the crystal manufacturing apparatus 10.
  • the single crystal silicon substrate includes a (100) just surface, a (110) just surface, a (111) just surface, a (100) 4 degree off surface, a (110) 4 degree off surface, and a (111) ) Having a surface orientation of any of the 4 ° off-planes.
  • FIG. 25 is a diagram showing an X-ray diffraction spectrum.
  • the horizontal axis represents the diffraction angle (2 ⁇ ), and the vertical axis represents the diffraction intensity.
  • FIG. 25 shows crystal silicon formed on a single crystal silicon substrate having a (100) plane, crystal silicon formed on a single crystal silicon substrate having a (110) plane, and a single crystal silicon substrate having a (111) plane.
  • substrate is shown.
  • the measurement result of the X-ray diffraction of the randomly oriented material is also shown as a reference.
  • the crystal silicon has a (400) plane orientation, It has the same plane orientation as the plane orientation (100) of the crystalline silicon substrate.
  • the crystalline silicon when crystalline silicon is produced by the crystal manufacturing apparatus 10 using a single crystal silicon substrate having a (110) plane as the substrate 11, the crystalline silicon has a (220) plane orientation and the plane of the single crystal silicon substrate. It has the same plane orientation as the orientation (110).
  • the crystalline silicon when a crystalline silicon is produced by the crystal manufacturing apparatus 10 using a single crystalline silicon substrate having a (111) plane as the substrate 11, the crystalline silicon has a (220) plane orientation and a (111) plane orientation.
  • the crystalline silicon when crystalline silicon is produced by the crystal manufacturing apparatus 10 using a quartz substrate as the substrate 11, the crystalline silicon has a (331) plane orientation, a (311) plane orientation, and a (220) plane orientation, It has a plane orientation close to random orientation.
  • FIG. 26 is a diagram showing another X-ray diffraction spectrum.
  • FIG. 26 shows an X-ray diffraction spectrum of crystalline silicon produced by the crystal production apparatus 10 without terminating the surface of the single crystal silicon substrate with hydrogen.
  • FIG. 26 shows crystal silicon formed on a single crystal silicon substrate having a (100) plane, crystal silicon formed on a single crystal silicon substrate having a (110) plane, and single crystal silicon having a (111) plane.
  • substrate is shown. Also in FIG. 26, as a reference, measurement results of X-ray diffraction of a randomly oriented material are shown.
  • the crystal silicon when a single crystal silicon substrate having a (100) plane is used as substrate 11 and crystal silicon is manufactured by crystal manufacturing apparatus 10, the crystal silicon has a plane orientation of (220) and (422). It has a plane orientation and a plane orientation different from the plane orientation (100) of the single crystal silicon substrate.
  • the crystal silicon has a (220) plane orientation, but its diffraction intensity is very high. Small.
  • the crystalline silicon when crystalline silicon is produced by the crystal manufacturing apparatus 10 using a single crystal silicon substrate having a (111) plane as the substrate 11, the crystalline silicon has (111) plane orientation, (220) plane orientation, and (311). ) Plane orientation.
  • the crystalline silicon manufactured using the single crystal silicon substrate whose surface is terminated with hydrogen is easily peeled from the single crystal silicon substrate.
  • crystalline silicon manufactured using a single crystal silicon substrate whose surface is not terminated with hydrogen is not separated from the single crystal silicon substrate.
  • an experiment was conducted 10 times to determine whether the crystalline silicon was peeled off from the single crystal silicon substrate. It could not be peeled from the silicon substrate.
  • FIG. 27 is a cross-sectional view of a TFT according to an embodiment of the present invention.
  • TFT 200 according to the embodiment of the present invention includes a heterogeneous substrate 210, a crystalline silicon 220, an oxide film 230, and a gate electrode 240.
  • the heterogeneous substrate 210 is generally made of a material different from a semiconductor, and is made of polycarbonate (PC: Polycarbonate), polymethyl methacrylate (PMMA), polyethersulfone (PES), and a cyclic olefin-based polymer (for example, , Mitsui Chemicals' Appel).
  • PC Polycarbonate
  • PMMA polymethyl methacrylate
  • PES polyethersulfone
  • a cyclic olefin-based polymer for example, Mitsui Chemicals' Appel
  • the crystalline silicon 220 is manufactured by the crystal manufacturing apparatus 10 using a single crystal silicon substrate whose surface is terminated with hydrogen.
  • the crystalline silicon 220 has the same plane orientation as that of the single crystal silicon substrate and is embedded in the heterogeneous substrate 210. In this case, the surface of the crystalline silicon 220 substantially matches the surface of the heterogeneous substrate 210.
  • the crystalline silicon 220 includes a source region 221, a drain region 222, and a channel region 223. Each of the source region 221 and the drain region 222 is made of n-type single crystal silicon or p-type single crystal silicon. The region of the crystalline silicon 220 other than the source region 221 and the drain region 222 is made of i-type single crystal silicon.
  • a plurality of TFTs can be formed in one crystalline silicon 220.
  • the oxide film 230 is made of SiO 2 and is formed on the channel region 223 in contact with the channel region 223 of the crystalline silicon 220.
  • the gate electrode 240 is made of, for example, Al, and is formed on the oxide film 230 in contact with the oxide film 230.
  • the single crystal silicon substrate having the (100) plane orientation or the (110) plane orientation is cleaned by RCA, and then the single crystal silicon substrate is about .0. It is immersed in 1% dilute hydrofluoric acid, and the single crystal silicon substrate is washed with pure water for 10 minutes. Thus, a single crystal silicon substrate 300 whose surface is terminated with hydrogen is obtained (see step (a) in FIG. 28).
  • the single crystal silicon substrate 300 is placed on the XY stage 12 of the crystal manufacturing apparatus 10.
  • the droplet 14 is ejected to a desired position on the single crystal silicon substrate 300 at the initial velocity v 0 by the method described above (see step (b) in FIG. 28).
  • the droplet 14 solidifies reflecting the plane orientation of the single crystal silicon substrate 300.
  • crystalline silicon 220 having the same plane orientation as that of single crystal silicon substrate 300 is formed on single crystal silicon substrate 300 (see step (c) in FIG. 28).
  • the crystalline silicon 220 is peeled from the single crystal silicon substrate 300, and the peeled crystalline silicon 220 is placed on the heterogeneous substrate 210 (see step (d) in FIG. 28).
  • the crystalline silicon 220 is placed on the heterogeneous substrate 210 so that not only the surface orientation of the surface but also the orientation of the current flow direction is aligned.
  • the crystalline silicon 220 is arranged in the direction in which the source region 221 and the drain region 222 are formed so that the channel region 223 is formed along the ⁇ 100> direction. Thereby, triaxially oriented crystalline silicon can be formed on a heterogeneous substrate.
  • the heterogeneous substrate 210 is heated. Then, the dissimilar substrate 210 made of a thermoplastic resin is softened, and the crystalline silicon 220 is gradually embedded in the dissimilar substrate 210. When the crystalline silicon 220 is almost buried in the heterogeneous substrate 210, the heterogeneous substrate 210 is cooled. As a result, the heterogeneous substrate 210 is cured in a state where the crystalline silicon 220 is embedded (see step (e) in FIG. 28).
  • a resist is applied to the entire surface of dissimilar substrate 210 in which crystalline silicon 220 is embedded, and the applied resist is patterned by photolithography to form resist pattern 250 in the dissimilar substrate. 210 and crystalline silicon 220 are formed on the surface.
  • a p-type dopant for example, B
  • an n-type dopant for example, P
  • the source region 221, the drain region 222, and the channel region 223 are formed in the crystalline silicon 220 (see step (g) in FIG. 29).
  • an oxide film 260 made of SiO 2 is formed on the entire surface of the sample by plasma CVD using SiH 4 gas and N 2 O gas as source gases (see step (h) in FIG. 29).
  • a resist is applied to the entire surface of the oxide film 260, and the applied resist is patterned by photolithography to form a resist pattern 270 on the surface of the oxide film 260. Then, the oxide film 260 is etched using the resist pattern 270 as a mask, and then the resist pattern 270 is removed (see step (i) in FIG. 29).
  • an oxide film 230 is formed in contact with the channel region 223 of the crystalline silicon 220 (see step (j) in FIG. 30).
  • the gate electrode 240 is formed on the oxide film 230. Thereby, the TFT 200 is completed (see step (k) in FIG. 30).
  • the source region 221 and the drain region 222 may be formed by self-alignment after the gate electrode 240 is formed.
  • the crystalline silicon 220 having the same plane orientation as the plane orientation of the single crystal silicon substrate 300 can be produced, and the produced crystal silicon 220 can be easily prepared from the single crystal silicon substrate 300. Therefore, a TFT using the crystalline silicon 220 can be easily manufactured over the different substrate 210.
  • the source region 221, the drain region 222, and the channel region 223 are formed in the crystalline silicon 220 by ion implantation.
  • the present invention is not limited to this.
  • the source region 221, the drain region 222, and the channel region 223 are formed in the crystalline silicon 220.
  • the crystalline silicon 220 may be peeled off from the single crystal silicon substrate 300 and embedded in the dissimilar substrate 210.
  • FIG. 31 is a partial process diagram for explaining a method of manufacturing TFTs arranged in a matrix.
  • the droplet 14 is ejected to a desired position of the single-crystal silicon substrate 300 at the initial velocity v 0 , and the single-crystal silicon substrate is formed in a matrix form. 300 (see step (a) in FIG. 31).
  • the plurality of crystalline silicons 220 arranged in a matrix are placed on the heterogeneous substrate 210, and the heterogeneous substrate 210 is heated to embed the plurality of crystalline silicons 220 in the heterogeneous substrate 210 (see step (b) in FIG. 31).
  • steps (f) to (k) shown in FIG. 29 and FIG. 30 are executed for each of the plurality of crystalline silicons 220 to manufacture TFTs arranged in a matrix on the heterogeneous substrate 210.
  • the plurality of crystalline silicons 220 may be embedded in the heterogeneous substrate 210.
  • the region other than the source region 221 and the drain region 222 in the crystalline silicon 220 is made of i-type single crystal silicon.
  • the present invention is not limited to this.
  • the region other than the source region 221 and the drain region 222 may be n-type single crystal silicon or p-type single crystal silicon.
  • each of the source region 221 and the drain region 222 is made of p-type single crystal silicon, and regions other than the source region 221 and the drain region 222 are formed.
  • each of source region 221 and drain region 222 is made of n-type single crystal silicon.
  • a crystal manufacturing apparatus 10C is preferably used.
  • a crystal manufacturing apparatus 10C by moving the single crystal silicon substrate 300 only in one of the X-axis direction and the Y-axis direction, a plurality of crystal silicons 220 arranged in a matrix can be formed on the single crystal silicon substrate 300. .
  • FIG. 32 is a perspective view of a solar cell according to an embodiment of the present invention.
  • FIG. 33 is a cross-sectional view of the solar cell taken along line XXXIII-XXXIII shown in FIG.
  • solar cell 400 includes a heterogeneous substrate 410, a back electrode 420, a crystalline silicon 430, an oxide film 440, and a surface electrode 450.
  • the heterogeneous substrate 410 is generally made of a material different from that of a semiconductor, and is made of glass, a flexible substrate (resin or the like) and the like.
  • the back electrode 420 is made of, for example, silver (Ag), and is formed between the heterogeneous substrate 410 and the crystalline silicon 430 in contact with the heterogeneous substrate 410 and the crystalline silicon 430. In this case, the back electrode 420 is in contact with the entire surface of the crystalline silicon 430.
  • Crystalline silicon 430 is formed on back electrode 420 in contact with back electrode 420.
  • the oxide film 440 is made of SiO 2 and is formed on the crystalline silicon 430 in contact with the crystalline silicon 430.
  • the oxide film 440 has a thickness of about 0.2 ⁇ m.
  • the surface electrode 450 is made of, for example, Al, and is formed on the crystalline silicon 430 in contact with the crystalline silicon 430 in a region where the oxide film 440 is not formed.
  • the surface electrode 450 includes a plurality of linear metals 451 and 452 arranged at a predetermined interval (for example, several millimeters) in the direction DR1, and a linear metal 453 arranged along the direction DR1.
  • the linear metal 453 connects a plurality of linear metals 451 and 452.
  • Each of the plurality of linear metals 451 and 452 has a width of several hundred ⁇ m and a thickness of about 1 mm, and the linear metal 453 has a width of about 2 mm and a thickness of several hundred ⁇ m.
  • the crystalline silicon 430 is made of polycrystalline silicon or single crystal silicon, and has a pyramid structure PYM on the surface opposite to the heterogeneous substrate 410.
  • Crystal silicon 430 includes p-type crystal silicon 431 and n + -type crystal silicon 432.
  • the p-type crystalline silicon 431 has a thickness of 100 to 200 ⁇ m.
  • the carrier density of the p-type crystalline silicon 431 is 10 16 cm ⁇ 3 to 10 17 cm ⁇ 3 .
  • the n + -type crystalline silicon 432 is formed on the side of the pyramid structure PYM and has a thickness of 0.1 to 0.2 ⁇ m.
  • the carrier density of the n + type crystalline silicon 432 is 10 19 cm ⁇ 3 or more.
  • the pyramid structure PYM has a size of about 1 ⁇ m and has a substantially quadrangular pyramid shape.
  • the solar cell 400 has a pn junction in a direction perpendicular to the heterogeneous substrate 410 and has a pyramid structure PYM on the surface.
  • the solar cell 400 can reduce the reflection on the surface and introduce light into the inside, and can confine the introduced light inside. Electrons and holes generated in the pn junction and in the vicinity of the pn junction are separated in the thickness direction of the crystalline silicon 430 by the electric field in the depletion layer, and the electrons move to the n + -type crystalline silicon 432 side. The holes move, and the holes move to the back electrode 420 side.
  • 34 to 37 are first to fourth process diagrams for explaining a method of manufacturing the solar cell 400 shown in FIGS. 32 and 33, respectively.
  • single crystal silicon substrate 500 having a (100) plane orientation or (110) plane orientation is RCA cleaned, and then single crystal silicon substrate 500 is manufactured.
  • a plurality of recesses 501 arranged in a matrix are formed on the surface of the single crystal silicon substrate 500 by anisotropic etching.
  • each of the plurality of recesses 501 includes a pyramid structure PYM protruding in the thickness direction of the single crystal silicon substrate 500.
  • the single crystal silicon substrate 500 is immersed in about 0.1% dilute hydrofluoric acid, and then the single crystal silicon substrate 500 is washed with pure water for 10 minutes. As a result, the surface of the single crystal silicon substrate 500 is terminated with hydrogen (see step (a) in FIG. 34).
  • the single crystal silicon substrate 500 is placed on the XY stage 12 of the crystal manufacturing apparatus 10, and the droplet 14 is moved at the initial velocity v 0 while moving the XY stage 12 in the X axis direction and the Y axis direction. It ejects to the entire surface (see step (b) in FIG. 34).
  • the droplet 14 is made of a p-type silicon melt.
  • crystalline silicon 502 made of p-type silicon is formed on the single crystal silicon substrate 500 (see step (c) in FIG. 34).
  • step (c) when crystalline silicon 502 is peeled off from single crystal silicon substrate 500, crystalline silicon 502 having pyramid structure PYM formed on the surface is obtained (step (d) in FIG. 35). reference).
  • a resist is applied to the entire surface of the sample, and the applied resist is patterned by photolithography to form a resist pattern 504 (see step (g) in FIG. 35).
  • oxide film 503 is etched using resist pattern 504 as a mask. As a result, an oxide film 440 is formed (see step (h) in FIG. 36).
  • step (i) in FIG. 36 Al is vapor-deposited using the resist pattern 504 as a mask (see step (i) in FIG. 36), and the resist pattern 504 is removed. As a result, the surface electrode 450 is formed (see step (j) in FIG. 36).
  • step (j) Ag is vapor-deposited on the back surface of crystalline silicon 430 to form back electrode 420 (see step (k) in FIG. 37).
  • thermosetting silicone adhesive for example, Dow Corning
  • a conductive paste for example, a silver paste and a copper paste
  • the silicone adhesive When a silicone adhesive is used as an adhesive, the silicone adhesive is applied to the entire surface of the different substrate 410, and a sample is placed on the applied silicone adhesive and heated. As a result, the silicone adhesive is cured and the sample adheres to the dissimilar substrate 410.
  • the conductive paste is used as an adhesive
  • the conductive paste is printed on the dissimilar substrate 410
  • the sample is adhered to the printed conductive paste, and the conductive paste is dried.
  • the sample adheres to the dissimilar substrate 410.
  • the sample may be adhered to the dissimilar substrate 410 by transfer using a bonding film (for example, Hitachi Kasei HIATTACH), and the sample may be transferred to a flexible substrate using heating and baking at about 150 ° C. You may adhere
  • a bonding film for example, Hitachi Kasei HIATTACH
  • the crystalline silicon 502 having the pyramid structure PYM on the surface can be easily manufactured.
  • the solar cell 400 is manufactured according to the steps (a) to (l) shown in FIGS. 34 to 37, if the single crystal silicon substrate 500 for manufacturing the crystalline silicon 502 is manufactured once, the solar cell 400 is manufactured. Since the single crystal silicon substrate 500 can be used many times, anisotropic etching for forming the pyramid structure PYM is not required every time one solar cell 400 is manufactured.
  • the solar cell 400 is manufactured according to the steps (a) to (l) shown in FIGS. 34 to 37, it is not necessary to slice the lump of silicon, so that raw materials can be saved. As a result, the cost of the solar cell can be reduced.
  • step (c) shown in FIG. 37 may be inserted between step (c) shown in FIG. 34 and step (d) shown in FIG.
  • the crystalline silicon 430 includes the p-type crystalline silicon 431 and the n + -type crystalline silicon 432.
  • the crystalline silicon 430 is not limited thereto. It may be composed of n-type crystalline silicon having a thickness of 100 to 200 ⁇ m and p + type crystalline silicon having a thickness of 0.1 to 0.2 ⁇ m.
  • the droplet 14 made of n-type silicon is ejected onto the single crystal silicon substrate 500 at the initial velocity v 0 , and in the step (e) shown in FIG. Implanted into crystalline silicon 430 by implantation.
  • FIG. 38 is a perspective view of another solar cell according to the embodiment of the present invention.
  • FIG. 39 is a cross-sectional view of the solar cell taken along line XXXIX-XXXIX shown in FIG.
  • solar cell 400A is the same as solar cell 400 except that crystalline silicon 430 of solar cell 400 shown in FIGS. 32 and 33 is replaced by crystalline silicon 430A. .
  • Crystalline silicon 430A is the same as crystalline silicon 430 except that p + type crystalline silicon 433 is added to crystalline silicon 430 shown in FIG.
  • the p + type crystal silicon 430A is made of polycrystalline silicon or single crystal silicon, and is formed between the p type crystal silicon 431 and the back electrode 420 in contact with the p type crystal silicon 431 and the back electrode 420.
  • the p + type crystalline silicon 433 has a carrier density of 10 19 cm ⁇ 3 or more and a thickness of 0.1 ⁇ m to 0.2 ⁇ m.
  • crystalline silicon 430 ⁇ / b > A has p + -type crystalline silicon 433 on the back electrode 420 side, so that electrons diffused to back electrode 420 side are prevented from recombining at back electrode 420. Further, since the crystalline silicon 430A has the n + type crystalline silicon 432 on the surface electrode 450 side, the holes diffused to the surface electrode 450 side are prevented from recombining at the surface electrode 450. As a result, the number of electrons and holes contributing to power generation can be increased, and the conversion efficiency of solar cell 400A can be improved.
  • a step of implanting B into crystalline silicon 430 by ion implantation is added between steps (e) and (f) of steps (a) to (l) shown in FIGS. Manufactured according to the process.
  • step (c) shown in FIG. 34 B is implanted into the crystalline silicon 502 by ion implantation, and then the crystalline silicon 502 is peeled off from the single crystal silicon substrate 500. It may be.
  • FIG. 40 is a perspective view of still another solar cell according to the embodiment of the present invention.
  • FIG. 41 is a cross-sectional view of the solar cell taken along line XXXXI-XXXXI shown in FIG.
  • solar cell 400B is the same as solar cell 400 except that crystalline silicon 430 of solar cell 400 shown in FIGS. 32 and 33 is replaced by crystalline silicon 430B. .
  • the crystalline silicon 430B is made of polycrystalline silicon or single crystal silicon. Crystalline silicon 430 ⁇ / b> B is formed between back electrode 420, oxide film 440, and front electrode 450 in contact with back electrode 420, oxide film 440, and front electrode 450.
  • Crystal silicon 430B includes n-type crystal silicon 434, p + -type crystal silicon 435, and n + -type crystal silicon 436.
  • the n-type crystalline silicon 434 has a thickness of 100 ⁇ m to 200 ⁇ m and a carrier density of 10 16 cm ⁇ 3 to 10 17 cm ⁇ 3 .
  • the p + -type crystalline silicon 435 has a thickness of 0.1 ⁇ m to 0.2 ⁇ m and a carrier density of 10 19 cm ⁇ 3 or more.
  • the n + -type crystalline silicon 436 has a thickness of 0.1 ⁇ m to 0.2 ⁇ m and a carrier density of 10 19 cm ⁇ 3 or more.
  • solar cell 400B suppresses recombination of electrons by p + type crystal silicon 435 and suppresses recombination of electrons by n + type crystal silicon 436.
  • the conversion efficiency of the solar battery 400B can be improved.
  • the solar cell 400B is manufactured by the same method as the manufacturing method of the solar cell 400A described above.
  • the TFT 200 includes the crystalline silicon 220 made of single crystal silicon.
  • the TFT 200 is not limited to this.
  • the TFT 200 is made of crystalline germanium made of single crystal germanium, or single crystal. Crystalline silicon germanium made of silicon germanium may be provided.
  • the crystalline germanium is manufactured by the crystal manufacturing apparatus 10 using a single crystal germanium substrate having a predetermined plane orientation as the substrate 11. Further, the oxide film 230 is composed of GeO 2.
  • the solar cells 400, 400A, and 400B may also include crystalline germanium or crystalline silicon germanium instead of the crystalline silicon 430, 430A, and 430B.
  • the crystalline germanium consists of polycrystalline germanium or single crystal germanium.
  • Crystal germanium is produced by the crystal manufacturing apparatus 10 using a single crystal germanium substrate having a plurality of recesses 501 (see FIG. 34) on the surface as the substrate 11.
  • oxide film 440 is composed of GeO 2.
  • the crystalline silicon germanium is made of polycrystalline silicon germanium or single crystal silicon germanium.
  • Crystalline silicon germanium is manufactured by the crystal manufacturing apparatus 10 using a single crystal silicon substrate or a single crystal germanium substrate having a plurality of recesses 501 (see FIG. 34) on the surface as the substrate 11.
  • the oxide film 440 is made of SiO 2 or GeO 2 .
  • the TFT 200 and the solar cells 400, 400A, 400B may be manufactured using any of the crystal manufacturing apparatuses 10A, 10B, 10C.
  • the semiconductor device manufacturing method according to the present invention only needs to include a step of manufacturing a semiconductor layer that can be manufactured by patterning by ejecting the droplets 14 toward the substrate.
  • crystal manufacturing apparatus 10 semiconductor devices other than the TFTs and solar cells described above can be easily manufactured.
  • semiconductor devices other than the TFTs and solar cells described above can be easily manufactured.
  • a storage memory including quantum dots can be easily manufactured.
  • a three-dimensional LSI Large Scale Integrated circuit
  • the manufacture of the TFT and the solar cell using the crystal manufacturing apparatus 10 has been described.
  • the present invention is not limited to this, and the TFTs using the crystal manufacturing apparatuses 10A, 10B, and 10C are used.
  • a semiconductor device such as a solar cell may be manufactured.
  • the crystal manufacturing apparatus 10C can produce n crystal semiconductor layers arranged in a row by ejecting a single droplet, the substrate 11 is moved in a direction orthogonal to the arrangement direction of the n crystal semiconductor layers. By moving, TFTs arranged in a matrix can be easily manufactured. Therefore, the crystal manufacturing apparatus 10C is a crystal manufacturing apparatus suitable for manufacturing TFTs arranged in a matrix.
  • the silicon melt 13 may be made of a silicon melt containing an n-type dopant or a p-type dopant.
  • the n-type polysilicon films 51 and 52 and the p-type polysilicon films 54 and 55 can be produced by one ejection of the droplet 14 without using ion implantation, and the process (a shown in FIG. 19 and FIG. 20). ) To (g), the number of steps can be further reduced to produce a TFT.
  • the cylinders 7 and 70 may hold a silicon germanium melt or a germanium melt instead of the silicon melt 13.
  • the method is not limited to the electromagnetic induction method described above, and the droplet 14 (or the droplet 141) may be ejected using an elastic wave or an electric field.
  • an elastic wave is applied to the silicon melt 13 by a transducer, and the silicon melt 13 is vibrated by the applied elastic wave.
  • the droplet 14 (or droplet 141) is ejected from the small holes 71; 701 to 70n.
  • a voltage is applied between the electrode and the silicon melt 13, and the droplet 14 (or droplet 141) is generated by electrostatic induction. It is a method to erupt.
  • the cylinders 7 and 70 constitute a “melt holding part”.
  • the small holes 71; 701 to 70n constitute “jet ports”, and the small holes 701 to 70n constitute “a plurality of minute holes”.
  • the spring 2, the magnetic body 3, the coil 4 and the power supply circuit 5 constitute an “ejecting part”.
  • the XY stage 12 constitutes a “moving unit”.
  • n-type polysilicon films 51 and 52 constitute a “first semiconductor region” and a “second semiconductor region”, respectively, and the p-type polysilicon films 54 and 55 respectively constitute a “first semiconductor region”. Region "and" second semiconductor region ".
  • each of the crystalline silicons 220, 430, 430A, and 430B constitutes a “semiconductor layer”, and the gate electrode 240 constitutes an “electrode”.
  • the source region 221 constitutes a “first region”, and the drain region constitutes a “second region”.
  • the back electrode 420 constitutes a “first electrode”
  • the front electrode 450 constitutes a “second electrode”.
  • the present invention is applied to a crystal manufacturing apparatus for manufacturing a crystal using a melt composed of a semiconductor constituent element and a semiconductor device manufacturing method using the crystal manufacturing apparatus.

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Abstract

　基板上の所望の位置に結晶を製造可能な結晶製造装置を提供する。バネ（２）は、一方端が架台（１）に固定され、他方端が磁性体（３）に連結される。磁性体（３）は、一方端がバネに連結され、他方端がピストン（６）に連結される。コイル（４）は、磁性体（３）の周囲に巻回されるとともに、電源回路（５）と、接地ノード（ＧＮＤ）との間に電気的に接続される。ピストン（６）は、シリンダ（７）内に挿入された直線部材（６１）を有する。シリンダ（７）は、中空の円柱形状からなり、底面（７Ｂ）に小孔（７１）を有する。そして、シリンダ（７）は、シリコン融液（１３）を保持する。基板（１１）は、シリンダ（７）の小孔（７１）に対向するようにＸＹステージ（１２）によって支持される。電源回路（５）は、パルス状の電流をコイル（４）に流し、ピストン（６）を上下方向（ＤＲ１）に移動させる。その結果、液滴（１４）は、１．０２ｍ／ｓの初速度で小孔（７１）から基板（１１）へ向けて噴出される。

Description

結晶製造装置、それを用いて製造された半導体デバイスおよびそれを用いた半導体デバイスの製造方法
　この発明は、結晶製造装置、それを用いて製造された半導体デバイスおよびそれを用いた半導体デバイスの製造方法に関し、特に、半導体の構成元素からなる融液を用いて結晶半導体を製造する結晶製造装置、それを用いて製造された半導体デバイスおよびそれを用いた半導体デバイスの製造方法に関するものである。
　従来、含金属材料の融液の一部を液滴として容器の底に設けられた小孔から自由落下（初速度ゼロの状態からの落下を意味する）させ、液滴を冷却用部材に衝突させて液滴を凝固させることによって結晶材料を製造する結晶材料の製造方法が知られている（特許文献１）。
　この場合、含金属材料は、チタンおよび鉄等の金属、チタン－ニッケル、銅－アルミニウムおよび銅－インジウム等の合金、ゲルマニウム、シリコン、インジウム－アンチモン、鉄－シリコン、および銅－インジウム－セレン等の半導体、およびアルミナ－ガーネット複合材料等のセラミック等からなる。
　また、冷却用部材は、銅および鉄等の金属、またはガラスおよび窒化アルミニウム等のセラミックからなる。
　さらに、液滴の直径は、０．１ｍｍ～５０ｍｍの範囲、好ましくは、２～１０ｍｍの範囲である。
　さらに、自由落下の距離は、液滴が冷却用部材に衝突するまでに凝固が生じない距離に設定され、液滴の垂直方向の長さ（直径）の１～５００００倍程度の距離である。
　そして、従来の結晶材料の製造方法においては、液滴を自由落下させるための小孔の垂直下６．５ｍの位置に石英ガラス板を設置し、液滴を小孔から自由落下させ、石英ガラス板上に結晶を製造する。
特開２００１－８９２９２号公報 T. Okada, S. Higashi, H. Kaku, H. Murakami and S. Miyazaki: "Analysis of Transient Temperature Profile During Thermal Plasma Jet Annealing of Si Films on Quartz Substrate",Jpn. J. Appl. Phys. 45 (2006) pp.4355-4357.
　しかし、従来の結晶材料の製造方法においては、液滴は、初速度ゼロの状態から自由落下されるため、基板上の所望の位置に結晶を製造することが困難であるという問題がある。
　また、従来の結晶材料の製造方法においては、液滴の量と、液滴が冷却用部材に衝突したときの冷却用部材の温度との関係を考慮していないため、自由落下される液滴の量によっては、冷却用部材が溶けるという問題がある。
　そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、基板上の所望の位置に結晶を製造可能な結晶製造装置を提供することである。
　また、この発明の別の目的は、基板の溶解を防止して基板上に結晶を製造する結晶製造装置を提供することである。
　さらに、この発明の別の目的は、結晶を所望の位置に作製することによって工程数の少ない半導体デバイスの製造方法を提供することである。
　さらに、この発明の別の目的は、基板の溶解を防止して基板上に結晶を製造する結晶製造装置を用いて製造された半導体デバイスを提供することである。
　この発明によれば、結晶製造装置は、基板と、融液保持部と、噴出部とを備える。融液保持部は、基板に対向して配置された噴出口を有し、半導体の構成元素からなる融液を保持する。噴出部は、半導体の構成元素からなる液滴を融液保持部の噴出口から所望の初速度で基板に向けて噴出させる。
　好ましくは、結晶製造装置は、温度検出部と、制御部とをさらに備える。温度検出部は、液滴が基板に着弾したときの基板の温度を検出する。制御部は、温度検出部によって検出された温度が基板の融点よりも低くなる量および／または速度に液滴の量および／または初速度を制御する。
　好ましくは、温度検出部は、光強度測定部と、演算部と、温度出力部とを含む。光強度測定部は、基板にレーザ光を照射し、レーザ光の干渉の結果生じる反射光の光強度と時間との関係を示す第１の光強度特性を測定する。演算部は、外部から受けた入力データに基づいて、基板と同じ熱負荷が加えられたときの仮想基板における光強度と時間との関係を示し、かつ、第１の光強度特性に最も近い第２の光強度特性を演算するとともに、演算した第２の光強度特性を有する仮想基板の温度の時間変化を内部に再現した再現基板を出力する。温度出力部は、演算部から出力された再現基板の各時間における温度を基板の温度として出力する。
　好ましくは、噴出口は、四角形からなる基板の任意の辺に沿って配列され、液滴を噴出するための複数の微小孔からなる。
　好ましくは、結晶製造装置は、移動部をさらに備える。移動部は、複数の微小孔の配列方向に略直交する方向へ基板を移動させる。
　好ましくは、融液および液滴の各々は、シリコン融液、シリコンゲルマニウム融液およびゲルマニウム融液のいずれかからなる。
　また、この発明によれば、半導体デバイスの製造方法は、半導体と異なる材料からなる異種基板および半導体基板のいずれかからなる基板上に形成された半導体層、基板上に形成された絶縁層、および基板上に形成された半導体層／絶縁層のいずれかからなる下地層を作製する第１のステップと、半導体の構成元素からなる液滴を所望の初速度で基板上の所望の位置へ噴出して結晶半導体層を作製する第２のステップと、作製された結晶半導体層および／または下地層を用いて半導体デバイスを作製する第３のステップとを備える。
　好ましくは、第１のステップは、基板上にゲート電極を作製する第１のサブステップと、ゲート電極上に絶縁層を作製する第２のサブステップと、絶縁層上にドーパントを含む第１および第２の半導体領域を作製する第３のサブステップとを含む。また、第２のステップにおいて、結晶半導体層は、第１および第２の半導体領域に接し、かつ、ゲート電極上に位置するように液滴を噴出して作製される。
　好ましくは、第１のステップは、非晶質層を基板上に作製する第１のサブステップと、非晶質層上に絶縁層を作製する第２のサブステップとを含む。そして、第２のステップにおいて、結晶半導体層は、液滴を絶縁層上に噴出して非晶質層が結晶化することによって作製される。
　好ましくは、第２のステップは、保持基板と保持基板上に形成された剥離層とからなる下地層上に液滴を噴出して第１の結晶粒を作製する第１のサブステップと、保持基板の面内方向において既に作製された結晶粒に接するように液滴を下地層上へ噴出して第２の結晶粒を作製する第２のサブステップと、所望の面積を有する結晶半導体層が下地層上に作製されるまで第２のサブステップを繰り返し実行する第３のサブステップとを含む。
　さらに、この発明によれば、半導体デバイスは、異種基板と、半導体層と、酸化膜と、電極とを備える。異種基板は、半導体と異なる材料からなる。半導体層は、異種基板に接して形成され、結晶相からなる。酸化膜は、半導体層に接して半導体層上に形成される。電極は、酸化膜に接して酸化膜上に形成される。そして、半導体層は、第１および第２の領域と、チャネル領域とを含む。第１の領域は、第１の導電型を有する。第２の領域は、異種基板の面内方向において第１の領域から離れた位置に形成され、第１の導電型を有する。チャネル領域は、異種基板の面内方向において第１の領域と第２の領域との間に配置され、第１および第２の領域と酸化膜とに接して形成される。
　好ましくは、異種基板は、熱可塑性樹脂からなり、半導体層は、異種基板に埋め込まれている。
　好ましくは、半導体層は、１つの方向に配向した単結晶相からなる。
　さらに、この発明によれば、半導体デバイスは、異種基板と、半導体層と、第１および第２の電極とを備える。異種基板は、半導体と異なる材料からなる。半導体層は、異種基板上に配置され、結晶相からなる。第１の電極は、半導体層の異種基板側の表面に接して形成される。第２の電極は、半導体層の異種基板側の表面と反対側の表面に接して形成され、異種基板の面内方向に任意の間隔で配置された複数の線状金属からなる。そして、半導体層は、異種基板に垂直な方向にｐ－ｎ接合を有するとともに、第１の電極から第２の電極の方向へ突出したピラミッド構造を半導体層の異種基板側の表面と反対側の表面に有する。
　好ましくは、半導体層は、多結晶シリコン、単結晶シリコン、多結晶シリコンゲルマニウム、単結晶シリコンゲルマニウム、多結晶ゲルマニウムおよび単結晶ゲルマニウムのいずれかからなる。
　さらに、この発明によれば、半導体デバイスの製造方法は、単結晶からなる半導体基板の表面を水素で終端する第１のステップと、半導体の構成元素からなる液滴を所望の初速度で半導体基板上の水素によって終端された表面の所望の位置へ噴出して結晶半導体層を作製する第２のステップと、結晶半導体層を半導体基板から剥離する第３のステップと、剥離された結晶半導体層を半導体と異なる異種基板に固定して半導体デバイスを作製する第４のステップとを備える。
　好ましくは、第４のステップは、剥離された結晶半導体層を異種基板に固定する第１のサブステップと、異種基板の面内方向における結晶半導体層の一方端側の第１の領域と結晶半導体層の他方端側の第２の領域とに結晶半導体層の導電型と異なる導電型を有する第１および第２の半導体領域を形成する第２のサブステップと、結晶半導体層の第１および第２の半導体領域以外の領域に接して酸化膜を形成する第３のサブステップと、酸化膜に接して電極を形成する第４のサブステップとを含む。
　好ましくは、第１のサブステップにおいて、結晶半導体層は、熱可塑性樹脂からなる異種基板に埋め込まれる。
　好ましくは、第１のステップは、半導体基板の一主面に半導体基板の厚み方向へ突出した略ピラミッド構造からなる複数の孔を形成する第１のサブステップと、複数の孔が形成された半導体基板の前記一主面を水素で終端する第２のサブステップとを含む。第４のステップは、剥離された結晶半導体層の厚み方向にｐ－ｎ接合を形成するサブステップと、結晶半導体層の面内方向に任意の間隔で配置された複数の線状金属からなる第１の電極を結晶半導体層のピラミッド構造を有する一方の表面に形成するサブステップと、結晶半導体層の一方の表面と反対側の他方の表面に第２の電極を形成するサブステップと、結晶半導体層を異種基板に固定するサブステップとを含む。
　好ましくは、固定するサブステップにおいて、結晶半導体層は、異種基板に接着される。
　この発明においては、半導体の構成元素からなる融液が液滴として所望の初速度で基板に向けて噴出され、液滴は、基板に着弾して固化を開始し、結晶半導体が基板上に作製される。その結果、液滴は、自由落下される場合に比べ、基板の方向へ飛び易くなる。また、液滴が小さくなるほど空気抵抗により所望の方向に飛ばすのが困難になるため、初速度を持たせて液滴の着弾位置の精度を高くできる。さらに、着弾し、凝固した後の膜厚を初速度で制御できる。この場合、初速度が速いほど、膜厚が薄くなり、これに伴って冷却速度を速くできる。
　したがって、この発明によれば、結晶を基板上の所望の位置に作製できる。
　また、この発明においては、液滴の量は、液滴が基板に着弾したときの温度が基板の融点よりも低くなる量に制御される。
　したがって、この発明によれば、基板の溶解を防止して結晶を基板上に作製できる。
　さらに、この発明においては、半導体と異なる材料からなる異種基板および半導体基板のいずれかからなる基板上に形成された半導体層、基板上に形成された絶縁層、および基板上に形成された半導体層／絶縁層のいずれかからなる下地層へ液滴を所望の初速度で噴出して結晶半導体層を作製し、その作製した結晶半導体層および／または下地層を用いて半導体デバイスが作製される。その結果、従来、パターンニング技術を用いて作製していた結晶半導体層を液滴の噴出によって作製でき、その液滴の噴出によって作製された結晶半導体層を用いて半導体デバイスが作製される。
　したがって、この発明によれば、工程数を少なくして半導体デバイスを作製できる。
この発明の実施の形態による結晶製造装置の概略図である。 図１に示すコイルに流れる電流の波形図である。 図１に示す結晶製造装置における動作を説明するためのフローチャートである。 図１に示す結晶製造装置を用いて作製した結晶シリコンのラマンスペクトルを示す図である。 この発明の実施の形態による他の結晶製造装置の概略図である。 液滴を基板へ噴出したときの基板温度のタイミングチャートを示す図である。 Ｄｕｒａｔｉｏｎと体積との関係を示す図である。 液滴を基板へ噴出したときの基板の表面温度のタイミングチャートを示す図である。 図５に示す結晶製造装置における動作を説明するためのフローチャートである。 この発明の実施の形態によるさらに他の結晶製造装置の概略図である。 図１０に示す温度検出器の構成を示す概略ブロック図である。 図１１に示す演算部の構成を示す概略ブロック図である。 反射率の時間変化を示す図である。 反射率の時間変化を示す図である。 再現基板の概念図である。 図１０に示す結晶製造装置における動作を説明するためのフローチャートである。 この発明の実施の形態によるさらに他の結晶製造装置の概略図である。 液滴を熱源として用いて結晶シリコンを作製する工程図である。 この発明の実施の形態によるＴＦＴの製造方法を示す第１の工程図である。 この発明の実施の形態によるＴＦＴの製造方法を示す第２の工程図である。 この発明の実施の形態によるＴＦＴの製造方法を示す第３の工程図である。 この発明の実施の形態によるＴＦＴの製造方法を示す第４の工程図である。 この発明の実施の形態による太陽電池の製造方法を示す第１の工程図である。 この発明の実施の形態による太陽電池の製造方法を示す第２の工程図である。 Ｘ線回折のスペクトルを示す図である。 他のＸ線回折のスペクトルを示す図である。 この発明の実施の形態によるＴＦＴの断面図である。 図２７に示すＴＦＴの製造方法を説明するための第１の工程図である。 図２７に示すＴＦＴの製造方法を説明するための第２の工程図である。 図２７に示すＴＦＴの製造方法を説明するための第３の工程図である。 マトリックス状に配置されたＴＦＴを製造する方法を説明するための一部の工程図である。 この発明の実施の形態による太陽電池の斜視図である。 図３２に示す線ＸＸＸＩＩＩ－ＸＸＸＩＩＩ間における太陽電池の断面図である。 図３２および図３３に示す太陽電池の製造方法を説明するための第１の工程図である。 図３２および図３３に示す太陽電池の製造方法を説明するための第２の工程図である。 図３２および図３３に示す太陽電池の製造方法を説明するための第３の工程図である。 図３２および図３３に示す太陽電池の製造方法を説明するための第４の工程図である。 この発明の実施の形態による他の太陽電池の斜視図である。 図３８に示す線ＸＸＸＩＸ－ＸＸＸＩＸ間における太陽電池の断面図である。 この発明の実施の形態によるさらに他の太陽電池の斜視図である。 図４０に示す線ＸＸＸＸＩ－ＸＸＸＸＩ間における太陽電池の断面図である。
　本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
　図１は、この発明の実施の形態による結晶製造装置の概略図である。図１を参照して、この発明の実施の形態による結晶製造方法１０は、架台１と、バネ２と、磁性体３と、コイル４と、電源回路５と、ピストン６と、シリンダ７と、ヒータ８と、リフレクタ９と、基板１１と、ＸＹステージ１２とを備える。
　バネ２は、一方端が架台１に固定され、他方端が磁性体３の一方端に接続される。
　磁性体３は、一方端がバネ２に接続され、他方端がピストン６の一方端に連結される。コイル４は、磁性体３の周囲に巻回されるとともに、電源回路５と、接地ノードＧＮＤとの間に電気的に接続される。
　ピストン６は、ボロンナイトライド（ＢＮ）からなり、直線部材６１と、停止部材６２とを含む。直線部材６１は、円柱形状からなり、１．５ｍｍφの直径、および１４５ｍｍの長さを有する。停止部材６２は、磁性体３とピストン６との連結位置から４０ｍｍの位置に設けられる。そして、直線部材６１は、一方端が磁性体３に連結されるとともに、他方端側がシリンダ７内に挿入される。
　シリンダ７は、ＢＮからなり、中空の円柱形状を有する。そして、シリンダ７は、支持部材（図示せず）によって架台１に固定されている。また、シリンダ７は、１．６ｍｍの内径および６．０ｍｍの外径を有する。さらに、シリンダ７は、その底面７Ｂに小孔７１を有する。この小孔７１の直径は、たとえば、１００μｍφである。
　ヒータ８は、支持部材（図示せず）によって架台１に固定されている。そして、ヒータ８は、７ｍｍφの内径を有し、シリンダ７の側面７Ａおよび底面７Ｂに沿って配置される。また、ヒータ８は、底面８Ｂに隙間８１を有する。
　リフレクタ９は、ヒータ８の側面８Ａおよび底面８Ｂに沿って配置される。そして、リフレクタ９は、ヒータ８の底面８Ｂに対向する部分に隙間９１を有する。
　基板１１は、ＸＹステージ１２上に載置され、リフレクタ９に対向してリフレクタ９から３０ｍｍの位置に配置される。
　ＸＹステージ１２は、支持部材（図示せず）によって架台１に固定されており、基板１１を支持する。
　バネ２は、磁性体３が上下方向ＤＲ１へ移動することによって伸縮する。磁性体３は、電流がコイル４に流れることによって上下方向ＤＲ１へ移動する。コイル４は、電源回路５と接地ノードＧＮＤとの間で電流を流す。
　電源回路５は、電流をコイル４に流す。ピストン６は、磁性体３の上下動に伴って上下動し、シリンダ７内の下部に保持されたシリコン融液１３に圧力を印加する。そして、ピストン６は、シリコン融液１３の一部を液滴１４として小孔７１から初速度ｖ０で噴出させる。この場合、初速度ｖ０は、たとえば、１．０２ｍ／ｓまたは１．０３ｍ／ｓであり、この発明の実施の形態においては、０．２ｍ／ｓ～２ｍ／ｓの範囲に設定される。
　シリンダ７は、シリコン融液１３を保持する。ヒータ８は、シリンダ７を１５８０℃に加熱し、シリコンの小さい塊を溶かしてシリコン融液１３を生成する。リフレクタ９は、ヒータ８からの熱をシリンダ７側へ反射する。
　ＸＹステージ１２は、基板１１の平面内において基板１１を移動させる。
　なお、リフレクタ９と基板１１との間の領域は、たとえば、アルゴン（Ａｒ）ガスのような不活性ガスによって満たされている。
　図２は、図１に示すコイル４に流れる電流の波形図である。図２を参照して、コイル４に流れる電流ｉは、パルス波形ｗｖからなる。パルス波形ｗｖは、幅Ｗおよび高さＨを有する。幅Ｗは、ｍ秒のオーダーである。高さＨは、電流ｉ１の電流値に等しい。電流ｉ１の電流値は、たとえば、１．３７Ａである。
　磁性体３は、コイル４よりも２ｍｍ上方へ突き出た位置でバネ２と釣り合うように設定されている。そして、タイミングｔ１において、パルス波形ｗｖ（２４Ｖ，１．３７Ａ）をコイル４に印加すると、電流ｉ１が、タイミングｔ１～ｔ２までの間、電源回路５から接地ノードＧＮＤの方向へ向かって流れる。その結果、磁性体３は、下方向（＝バネ２からピストン６へ向かう方向）の力を受け、下方向へ引き込まれる。その結果、ピストン６は、磁性体３の移動に伴って下方向へ移動する。
　そして、パルス波形ｗｖのコイル４への印加が終了すると、バネ２の復元力によって磁性体３は、上方向（＝ピストン６からバネ２へ向かう方向）へ移動し、平衡位置へ戻る。
　この場合、ピストン６が最も上方向へ移動する位置と、ピストン６が最も下方向へ移動する位置との差は、数十μｍである。
　このように、波形ｗｖからなる電流ｉがコイル４に流されることによって、ピストン６は、タイミングｔ１において下方向へ数十μｍ移動し、その後、タイミングｔ２において上方向へ数十μｍ移動する。
　そうすると、ピストン６は、下方向へ移動するときにシリコン融液１３を所定の圧力で押すので、シリコン融液１３の一部は、小孔７１から液滴１４として初速度ｖ０で噴出する。
　上述したように、リフレクタ９と基板１１との間隔は、３０ｍｍであるので、液滴１４が初速度ｖ０＝１．０２ｍ／ｓで噴出された場合、液滴１４は、約２６ｍ秒で基板１１へ着弾する。
　一方、液滴１４を小孔７１から自由落下させた場合を想定すると、液滴１４は、約７８ｍ秒で基板１１へ着弾する。
　このように、この発明においては、ピストン６によってシリコン融液１３に圧力を印加して液滴１４を初速度ｖ０で噴出するので、液滴を自由落下させる場合よりも基板１１へ到達するための時間を約３分の１に短縮できる。
　図３は、図１に示す結晶製造装置１０における動作を説明するためのフローチャートである。図３を参照して、結晶シリコンを製造する動作が開始されると、シリコン粒をシリンダ７内にセットする（ステップＳ１）。
　その後、ヒータ８によってシリンダ７を１５８０℃に加熱し、シリンダ７内にシリコン融液１３を生成する（ステップＳ２）。そして、電源回路５は、所定の幅Ｗおよび高さＨを有するパルス波形ｗｖからなる電流ｉをコイル４に流し、ピストン６を上下動させる（ステップＳ３）。
　そうすると、ピストン６は、下方向への移動に伴ってシリコン融液１３に所定の圧力を印加し、所定の体積を有する液滴１４をシリンダ７の小孔７１から初速度ｖ０で基板１１上の所望の位置へ噴出する（ステップＳ４）。
　そして、液滴１４は、基板１１に到達し、固化する。その結果、図１に示すように、基板１１上の所望の位置に結晶シリコン２０が作製される（ステップＳ５）。これによって、一連の動作が終了する。
　このように、結晶製造装置１０においては、液滴１４を初速度ｖ０で基板１１上へ噴射し、液滴１４を基板１１上で固化して結晶シリコン２０を基板１１上に作製する。その結果、液滴１４は、自由落下される場合に比べ、基板１１の方向へ飛び易くなる。
　したがって、結晶製造装置１０を用いれば、結晶シリコン２０を基板１１上の所望の位置に作製できる。
　図４は、図１に示す結晶製造装置１０を用いて作製した結晶シリコンのラマンスペクトルを示す図である。図４において、縦軸は、ラマン散乱強度を表し、横軸は、ラマンシフトを表す。なお、図４においては、比較のために、単結晶シリコン（Ｓｉ）のラマンスペクトルを示す。
　図４を参照して、結晶製造装置１０を用いて作製した結晶シリコン２０（＝図４に示す融液Ｓｉ結晶）のラマンスペクトルは、単結晶Ｓｉと同じピーク波数を有し、半値幅も単結晶Ｓｉとほぼ同じである。
　したがって、結晶製造装置１０を用いて作製した結晶シリコン２０は、単結晶Ｓｉ並みの高い結晶性を有することが解った。
　図５は、この発明の実施の形態による他の結晶製造装置の概略図である。この発明の実施の形態による結晶製造装置は、図５に示す結晶製造装置１０Ａであってもよい。図５を参照して、結晶製造装置１０Ａは、図１に示す結晶製造装置１０に制御部１５を追加したものであり、その他は、結晶製造装置１０と同じである。
　制御部１５は、融点が相互に異なる複数の基板と、幅Ｗおよび高さＨの少なくとも一方が相互に異なる複数のパルス波形とを対応付けて保持している。複数のパルス波形の各々は、対応する基板へ液滴１４が噴出されたときに、その基板の温度がその基板の融点よりも低くなる体積（＝量）の液滴１４を噴出するためのパルス波形からなる。
　そして、制御部１５は、外部から基板１１の種類を受けると、その受けた種類の基板に対応するパルス波形を選択し、その選択したパルス波形を電源回路５へ出力する。
　なお、結晶製造装置１０Ａにおいては、電源回路５は、制御部１５から受けたパルス波形からなる電流ｉをコイル４に流す。
　図６は、液滴を基板へ噴出したときの基板温度のタイミングチャートを示す図である。図６において、縦軸は、基板温度の絶対温度を表し、横軸は、時間を表す。また、曲線ｋ１～ｋ５は、それぞれ、液滴１４の体積が０．９５ｍｍ３、０．４７ｍｍ３、０．３２ｍｍ３、０．１９ｍｍ３、および０．０９ｍｍ３であるときの基板温度のタイミングチャートを示す。
　図６を参照して、液滴１４の体積が０．９５ｍｍ３である場合、液滴１４が基板１１に到達すると、基板温度は、一旦、約１６００Ｋまで上昇し、その後、徐々に冷却される。液滴１４の体積が０．９５ｍｍ３以外である場合も、基板温度は、同様に、液滴１４が基板１１に到達すると、一旦、上昇し、その後、徐々に冷却される。また、基板温度は、液滴１４の体積が大きくなるに従って高くなる。
　図７は、Ｄｕｒａｔｉｏｎと体積との関係を示す図である。図７において、縦軸は、Ｄｕｒａｔｉｏｎ（ｍｓ）を表し、横軸は、液滴１４の体積を表す。なお、Ｄｕｒａｔｉｏｎとは、液滴１４が基板１１に到達したときに基板１１の温度が最高温度に達したタイミングから基板の温度が最高温度の９０％の温度に低下するタイミングまでの時間を言う。
　図７を参照して、Ｄｕｒａｔｉｏｎは、液滴１４の体積に比例して長くなる。すなわち、基板１１の冷却速度は、液滴１４の体積が大きい方が遅くなり、液滴１４の体積が小さい方が速くなる。したがって、液滴１４が着弾した後の基板１１の温度は、液滴１４の体積が大きい方が、より高い温度に長時間保持され、液滴１４の体積が小さい方が、より速く低い温度になる。
　その結果、液滴１４の体積が０．５ｍｍ３以下であれば、基板１１としてガラス基板を使用可能であり、液滴１４の体積が０．０２ｍｍ３以下であれば、基板１１としてプラスチック基板を使用可能である。
　図８は、液滴を基板へ噴出したときの基板の表面温度のタイミングチャートを示す図である。図８において、縦軸は、基板の表面温度を絶対温度で表し、横軸は、時間を表す。また、曲線ｋ６～ｋ８は、それぞれ、液滴１４の吐出圧力が順次高くなったときの基板の表面温度と時間との関係を示す。
　図８を参照して、基板の表面温度は、液滴１４の吐出圧力が高いほど、低くなるとともに、低下し易い（曲線ｋ６から曲線ｋ８への変化による表面温度の変化参照）。
　これは、液滴１４の吐出圧力が高いほど、基板への着弾後の液滴１４の広がりが大きくなり、膜厚が薄くなるためである。
　液滴１４の初速度ｖ０は、液滴１４の吐出圧力が高いほど、速くなり、液滴１４の吐出圧力が低いほど、遅くなる。したがって、液滴１４の吐出圧力、すなわち、液滴１４の初速度ｖ０を制御することによっても、基板の温度が基板の融点よりも低くなるように制御できる。
　上述したように、基板１１の温度は、液滴１４の体積および液滴１４の初速度ｖ０に大きく依存する。そして、液滴１４が基板１１に着弾したときに基板１１が溶けると、液滴１４が固化する過程において基板１１の構成元素が不純物として液滴１４中へ混入し、液滴１４を固化して作製された結晶シリコンの品質が低下する。また、当然に、基板１１は、溶けない方が良い。
　したがって、この発明の実施の形態においては、シリンダ７の小孔７１から噴出される液滴１４の体積（＝量）を基板１１の温度が基板１１の融点よりも低くなる体積（＝量）になるように制御する。
　また、この発明の実施の形態においては、シリンダ７の小孔７１から噴出される液滴１４の初速度ｖ０を基板１１の温度が基板１１の融点よりも低くなる速度に制御する。
　さらに、この発明の実施の形態においては、シリンダ７の小孔７１から噴出される液滴１４の体積（＝量）および初速度ｖ０を基板１１の温度が基板１１の融点よりも低くなる体積（＝量）および速度に制御する。
　つまり、この発明の実施の形態においては、基板１１の温度が基板１１の融点よりも低くなるように、シリンダ７の小孔７１から噴出される液滴１４の体積（＝量）および初速度ｖ０の少なくとも一方を制御する。
　そこで、液滴１４の体積（＝量）および／または初速度ｖ０の制御方法について説明する。図２に示すパルス波形ｗｖの幅Ｗが広くなればなるほど、磁性体３は、より長い時間、力を受けるので、ピストン６は、より長い時間、シリコン融液１３に圧力を印加する。その結果、小孔７１から噴出する液滴１４の体積（＝量）が大きくなる。
　また、パルス波形ｗｖの立上りまたは立下りが急峻になればなるほど、磁性体３の移動速度が速くなり、それに伴って、ピストン６の移動速度も速くなる。その結果、ピストン６は、より大きい圧力をシリコン融液１３に印加する。
　さらに、パルス波形ｗｖの高さ（＝電流ｉの電流値）が高くなればなるほど、磁性体３の移動速度が速くなり、それに伴って、ピストン６の移動速度も速くなる。その結果、ピストン６は、より大きい圧力をシリコン融液１３に印加する。
　したがって、この発明においては、液滴１４の体積（＝量）をパルス波形ｗｖの幅Ｗによって制御し、液滴１４の初速度ｖ０をパルス波形ｗｖの立上りまたは立下りの急峻性（＝パルス波形ｗｖの立上りまたは立下りの傾き）および電流値によって制御する。
　その結果、液滴１４の体積（＝量）のみを制御するときは、パルス波形ｗｖの幅Ｗのみを変えればよく、液滴１４の初速度ｖ０のみを制御するときは、パルス波形ｗｖの立上りまたは立下りの急峻性および電流値を変えればよく、液滴１４の体積（＝量）および初速度ｖ０の両方を制御するときは、パルス波形ｗｖの幅Ｗ、パルス波形ｗｖの立上りまたは立下りの急峻性、および電流値を制御すればよい。
　このように、パルス波形ｗｖの幅Ｗによって液滴１４の体積を制御可能であり、パルス波形ｗｖの高さＨおよび立上りまたは立下りの急峻性によって液滴１４の初速度ｖ０を制御可能である。
　上述したように、液滴１４の体積（＝量）が０．５ｍｍ３以下であれば、ガラス基板を使用可能であり、液滴１４の体積（＝量）が０．０２ｍｍ３以下であれば、プラスチック基板を使用可能であるので、基板１１がガラス基板からなる場合、液滴１４の体積（＝量）が０．５ｍｍ３以下になるパルス波形ｗｖ１からなる電流ｉをコイル４に流す必要があり、基板１１がプラスチック基板からなる場合、液滴１４の体積（＝量）が０．０２ｍｍ３以下になるパルス波形ｗｖ２からなる電流ｉをコイル４に流す必要がある。
　結晶製造装置１０Ａにおいて使用される基板１１がガラス基板またはプラスチック基板である場合、制御部１５は、ガラス基板とパルス波形ｗｖ１との対応関係と、プラスチック基板とパルス波形ｗｖ２との対応関係とを保持している。そして、制御部１５は、基板１１がガラス基板からなる場合、ガラス基板を示す基板の種類を外部から受け、その受けた基板の種類によって特定されたガラス基板に対応するパルス波形ｗｖ１を選択して電源回路５へ出力する。また、制御部１５は、基板１１がプラスチック基板からなる場合、プラスチック基板を示す基板の種類を外部から受け、その受けた基板の種類によって特定されたプラスチック基板に対応するパルス波形ｗｖ２を選択して電源回路５へ出力する。
　そうすると、電源回路５は、パルス波形ｗｖ１を制御部１５から受けたとき、パルス波形ｗｖ１からなる電流ｉをコイル４に流す。これによって、ピストン６は、上下動し、０．５ｍｍ３以下の体積（＝量）を有する液滴１４がシリンダ７の小孔７１からガラス基板上へ向けて噴出される。そして、液滴１４は、ガラス基板上に着弾して固化する。この場合、ガラス基板は、その融点よりも低い温度に保持される。
　また、電源回路５は、パルス波形ｗｖ２を制御部１５から受けたとき、パルス波形ｗｖ２からなる電流ｉをコイル４に流す。これによって、ピストン６は、上下動し、０．０２ｍｍ３以下の体積（＝量）を有する液滴１４がシリンダ７の小孔７１からプラスチック基板上へ向けて噴出される。そして、液滴１４は、プラスチック基板上に着弾して固化する。この場合、プラスチック基板は、その融点よりも低い温度に保持される。
　図９は、図５に示す結晶製造装置１０Ａにおける動作を説明するためのフローチャートである。図９に示すフローチャートは、図３に示すフローチャートのステップＳ３，Ｓ４をそれぞれステップＳ３Ａ，Ｓ４Ａに代えたものであり、その他は、図３に示すフローチャートと同じである。
　図９を参照して、結晶製造装置１０Ａにおいて、結晶シリコン２０を製造する動作が開始されると、上述したステップＳ１，Ｓ２が順次実行される。
　その後、制御部１５は、外部から基板１１の種類を受け、その受けた基板１１の種類によって特定された基板に対応するパルス波形を選択して電源回路５へ出力する。そして、電源回路５は、制御部１５から受けたパルス波形からなる電流をコイル４に流す。そうすると、ピストン６は、上述した機構によって上下動する。すなわち、基板の温度が基板の融点よりも低くなる体積（＝量）および／または初速度の液滴１４を噴出するための幅Ｗおよび／または高さＨを有するパルス波形からなる電流をコイル４に流し、ピストン６を上下動する（ステップＳ３Ａ）。
　その結果、基板１１の温度が基板１１の融点よりも低くなる体積の液滴１４が初速度ｖ０で基板１１上の所望の位置へ噴出される（ステップＳ４Ａ）。
　その後、上述したステップＳ５が実行され、一連の動作が終了する。
　このように、結晶製造装置１０Ａにおいては、基板１１の温度が基板１１の融点よりも低くなる体積（＝量）および／または初速度の液滴１４を基板１１上へ噴出して結晶シリコン２０を作製するので、液滴１４が基板１１に着弾しても、基板１１の温度は、基板１１の融点よりも低い温度に維持される。
　したがって、基板１１の溶解を防止して結晶シリコン２０を作製できる。
　図１０は、この発明の実施の形態によるさらに他の結晶製造装置の概略図である。この発明の実施の形態による結晶製造装置は、図１０に示す結晶製造装置１０Ｂであってもよい。図１０を参照して、結晶製造装置１０Ｂは、図５に示す結晶製造装置１０Ａの制御部１５を制御部１５Ａに代え、温度検出器３０を追加したものであり、その他は、結晶製造装置１０Ａと同じである。
　制御部１５Ａは、液滴１４が基板１１に着弾したときの基板１１の温度Ｔｓｕｂを温度検出器３０から受け、その受けた温度Ｔｓｕｂが基板１１の融点よりも低くなる体積（＝量）および／または初速度の液滴１４を噴出するためのパルス波形を選択し、その選択したパルス波形を電源回路５へ出力する。
　温度検出器３０は、後述する方法によって、液滴１４が基板１１に着弾したときの基板１１の温度Ｔｓｕｂを検出し、その検出した温度Ｔｓｕｂを制御部１５Ａへ出力する。
　図１１は、図１０に示す温度検出器３０の構成を示す概略ブロック図である。図１１を参照して、温度検出器３０は、光強度測定部３１と、演算部３２と、温度出力部３３とを含む。この温度検出器３０は、温度と屈折率との間に一義的な相関関係を有する基板１１の温度を検出する検出器である。
　光強度測定部３１は、基板１１にレーザ光を照射し、基板１１において多重反射されるレーザ光の干渉の結果生じる反射光の光強度と時間との関係を示す光強度特性Ｘを基板１１の各部位について測定する。そして、光強度測定部３１は、その測定した各部位における複数の光強度特性Ｘを演算部３２へ出力する。
　演算部３２は、光強度測定部３１から複数の光強度特性Ｘを受け、外部から入力データを受ける。この入力データは、演算のための初期値およびそれらの補正値からなる。初期値は、基板１１の形状的条件、基板１１の熱的および光学的条件、シリコン融液１３からの熱伝達および仮想基板（＝基板１１と同等の形状、熱的および光学的条件を有する基板）がシリコン融液１３から熱伝達を受ける領域の大きさ等からなる。
　そして、基板１１の形状的条件は、基板の厚み、面積、および平行度等からなる。また、基板１１の熱的および光学的条件は、初期温度、初期反射率、熱伝導度、密度、比熱、および屈折率の温度依存性等からなる。
　演算部３２は、複数の光強度特性Ｘおよび入力データを受けると、その受けた入力データに基づいて、基板１１と同じ熱負荷が加えられたときの仮想基板の光強度特性Ｙを後述する方法によって仮想基板の各部位について演算する。そして、演算部３２は、複数の光強度特性Ｘおよび複数の光強度特性Ｙの中から、仮想基板および基板１１の同じ部位について、１つの光強度特性Ｘと１つの光強度特性Ｙとを選択し、その選択した光強度特性Ｙと、光強度特性Ｘとの違いを検出し、その検出した違いが最も小さくなるまで（すなわち、光強度特性Ｙが光強度特性Ｘに最も近くなるまで）、入力データを補正して光強度特性Ｙを演算する。そうすると、演算部３２は、その演算した複数の光強度特性Ｙのうち、光強度特性Ｘに最も近い光強度特性Ｙｏｐｔを光強度特性Ｚとして求める。
　演算部３２は、この処理を仮想基板および基板１１の各部位について実行する。その結果、演算部３２は、仮想基板の各部位について光強度特性Ｚを取得し、その取得した複数の光強度特性Ｚを有する仮想基板の温度分布および温度の時間変化を内部に実現した再現基板を生成して温度出力部３３へ出力する。
　温度出力部３３は、演算部３２から受けた再現基板に基づいて、基板１１の温度分布または基板１１の各部位における温度の時間変化を抽出し、その抽出した温度分布または温度の時間変化を制御部１５Ａへ出力する。
　図１２は、図１１に示す演算部３２の構成を示す概略ブロック図である。図１２を参照して、演算部３２は、データ入力部３２１と、熱伝導解析部３２２と、変換部３２３と、光学解析部３２４と、判定部３２５と、出力部３２６とを含む。
　データ入力部３２１は、上述した入力データを外部から受ける。そして、データ入力部３２１は、判定部３２５から再計算を指示する指示信号ＣＯＭを受けないとき、入力データの初期値を熱伝導解析部３２２へ出力し、指示信号ＣＯＭを判定部３２５から受けると、補正した初期値を熱伝導解析部３２２へ出力する。
　熱伝導解析部３２２は、入力データの初期値または補正された初期値をデータ入力部３２１から受け、その受けた初期値または補正された初期値に基づいて、公知の熱伝導解析手法を用いて仮想基板の温度分布特性を求める。この公知の熱伝導解析手法は、たとえば、非特許文献１に記載された熱伝導解析手法である。また、この仮想基板の温度分布特性は、仮想基板の各部位における温度の時間変化からなる。そして、熱伝導解析部３２２は、その求めた仮想基板の温度分布特性を変換部３２３および判定部３２５へ出力する。
　変換部３２３は、仮想基板の温度分布特性を熱伝導解析部３２２から受け、その受けた仮想基板の温度分布特性を屈折率分布特性に変換する。たとえば、６３３ｎｍの波長を有するレーザ光を石英基板に照射した場合、屈折率ｎと温度Ｔ（℃）との間には、ｎ＝１．４５７＋１．２×１０－５Ｔの関係が成立する。また、６３３ｎｍの波長を有するレーザ光をＳｉ基板に照射した場合、屈折率ｎと温度Ｔ（℃）との間には、ｎ＝４．０４＋２．１０５×１０－４Ｔの関係が成立する。したがって、変換部３２３は、これらの屈折率ｎと温度Ｔとの関係式を用いて、仮想基板の温度分布特性を仮想基板の屈折率分布特性に変換する。上述したように、仮想基板の温度分布特性は、仮想基板の各部位における温度の時間変化からなるので、この屈折率分布特性は、仮想基板の各部位における屈折率の時間変化からなる。そして、変換部３２３は、その変換した仮想基板の屈折率分布特性を光学解析部３２４へ出力する。
　光学解析部３２４は、仮想基板の屈折率分布特性を変換部３２３から受け、その受けた仮想基板の屈折率分布特性に基づいて、公知の光学解析手法を用いて仮想基板の光強度特性Ｙを仮想基板の各部位について求める。そして、光学解析部３２４は、その求めた仮想基板の複数の光強度特性Ｙを判定部３２５へ出力する。
　判定部３２５は、光強度測定部３１から基板１１の複数の光強度特性Ｘを受け、光学解析部３２４から仮想基板の複数の光強度特性Ｙを受け、熱伝導解析部３２２から仮想基板の温度分布特性を受ける。そして、判定部３２５は、複数の光強度特性Ｘおよび複数の光強度特性Ｙの中から、仮想基板および基板１１の同じ部位について、１つの光強度特性Ｘと１つの光強度特性Ｙとを選択し、その選択した光強度特性Ｘと光強度特性Ｙとの振動数および位相の差異をパターンマッチング法を用いて抽出する。判定部３２５は、この振動数および位相の差異が最も小さくなるまで、この差異の抽出を繰返し行なう。したがって、判定部３２５は、少なくとも３個の差異を抽出するまでは、指示信号ＣＯＭを生成してデータ入力部３２１へ出力する。少なくとも３個の差異を抽出できれば、最も小さい差異を検出できるからである。すなわち、２回目に抽出した差異が１回目に抽出した差異よりも小さく、かつ、３回目に抽出した差異が２回目に抽出した差異よりも大きい場合、２回目に抽出した差異が最も小さいことが解るからである。
　判定部３２５は、この最小の差異を検出する処理を仮想基板の各部位について実行する。そして、判定部３２５は、仮想基板の各部位について、最も小さい差異を検出すると、その最も小さい差異が得られたときの複数の光強度特性Ｙを再現基板の光強度特性Ｚとする。また、判定部３２５は、光強度特性Ｚを検知したときに熱伝導解析部３２２から受けた温度分布特性（この温度分布特性は、再現基板の各部位における温度の時間変化からなる）を再現基板の温度分布特性とする。そうすると、判定部３２５は、再現基板の温度分布特性を出力部３２６へ出力する。
　出力部３２６は、再現基板の温度分布特性を判定部３２５から受け、その受けた再現基板の温度分布特性に基づいて、温度分布および各部位における温度の時間変化を再現した再現基板を生成し、その生成した再現基板を温度出力部３３へ出力する。
　図１３および図１４は、反射率の時間変化を示す図である。図１３および図１４において、縦軸は、反射率を表し、横軸は、時間を表す。
　図１３を参照して、判定部３２５は、基板１１の１つの部位について選択した光強度特性Ｘと、基板１１の部位と同じ仮想基板の１つの部位について選択した光強度特性Ｙとを比較し、光強度特性Ｘと光強度特性Ｙとの差異を抽出する。
　図１３に示すように、光強度特性Ｘ，Ｙは、振動しており、光強度特性Ｘ，Ｙの山および谷の位置が異なるので、判定部３２５は、パターンマッチング法を用いると、光強度特性Ｘ，Ｙ間における振動数および位相の差異を容易に抽出できる。
　そして、判定部３２５は、補正された初期値を用いて演算された光強度特性Ｙと、光強度特性Ｘとの差異の抽出を繰返し実行すると、最終的に、差異が最も小さい、すなわち、光強度特性Ｘに最も近い光強度特性Ｚを検出する（図１４参照）。
　判定部３２５は、仮想基板の各部位について、光強度特性Ｚを検出する処理を行ない、複数の光強度特性Ｚを検出する。そうすると、判定部３２５は、複数の光強度特性Ｚが検出されたときに熱伝導解析部３２２から受けた仮想基板の温度分布特性を再現基板の温度分布特性として出力部３２６へ出力する。
　図１５は、再現基板の概念図である。なお、図１５においては、図面を見易くするために、４個の部位における温度分布および４個の部位における温度の時間変化を示す。
　図１５を参照して、出力部３２６は、再現基板の温度分布特性を判定部３２５から受けると、その受けた温度分布特性を構成する各部位ＰＳ１～ＰＳ４における温度の時間変化特性ＣＨ１～ＣＨ４を再現基板ＳＵＢに再現する。そして、出力部３２６は、再現基板ＳＵＢを温度出力部３３へ出力する。
　温度出力部３３は、再現基板ＳＵＢを受けると、その受けた再現基板ＳＵＢを参照して、各部位ＰＳ１～ＰＳ４における各時間の温度を検出して制御部１５Ａへ出力する。
　上述したように、温度検出器３０は、演算した複数の光強度特性Ｙの中から、実測した光強度特性Ｘに最も近い光強度特性Ｙを光強度特性Ｚとして基板の各部位について検出し、その各部位について検出した複数の光強度特性Ｚが得られたときの温度分布特性（基板の各部位における温度の時間変化からなる）を基板１１の温度分布および基板１１の各部位における温度の時間変化として求める。
　そして、温度検出器３０は、液滴１４が基板１１に着弾したときの基板１１の温度Ｔｓｕｂを上述した方法によって求め、その求めた温度Ｔｓｕｂを制御部１５Ａへ出力する。
　制御部１５Ａは、温度検出器３０から基板１１の温度Ｔｓｕｂを受けると、その受けた温度Ｔｓｕｂが基板１１の融点よりも低くなる体積（＝量）の液滴１４を噴出するためのパルス波形を生成して電源回路５へ出力する。
　この場合、制御部１５Ａは、幅Ｗおよび／または高さＨを変化させたパルス波形を順次生成して電源回路５へ出力し、温度検出器３０から受ける温度Ｔｓｕｂが基板１１の融点よりも低くなるときのパルス波形を最終的に決定する。
　したがって、結晶製造装置１０Ｂを用いて基板１１上に結晶シリコン２０を作製する場合、基板１１にテスト領域を設け、そのテスト領域において、温度Ｔｓｕｂが基板１１の融点よりも低くなるときのパルス波形を最終的に決定する。そして、その決定したパルス波形を用いて、結晶シリコン２０を基板１１上の所望の位置に作製する。
　図１６は、図１０に示す結晶製造装置１０Ｂにおける動作を説明するためのフローチャートである。図１６示すフローチャートは、図９に示すフローチャートのステップＳ３ＡをステップＳ３Ｂ，Ｓ３Ｃに代えたものであり、その他は、図９に示すフローチャートと同じである。
　図１６を参照して、結晶製造装置１０Ｂを用いて結晶シリコン２０を作製する動作が開始されると、上述したステップＳ１，Ｓ２が順次実行される。
　その後、基板１１のテスト領域がシリンダ７の小孔７１に対向するようにＸＹステージ１２によって基板１１を移動させ、そのテスト領域において、幅Ｗおよび／または高さＨを変えながら基板１１の温度が基板１１の融点よりも低くなる体積（＝量）および／または初速度の液滴１４を噴出するための幅Ｗおよび／または高さＨを有するパルス波形を決定する（ステップＳ３Ｂ）。
　この場合、制御部１５Ａは、幅Ｗ１および高さＨ１を有するパルス波形ｗｖ０１を生成して電源回路５へ出力し、電源回路５は、パルス波形ｗｖ０１からなる電流をコイル４に流してピストン６を上下動して液滴１４を基板１１のテスト領域へ噴出させる。そして、温度検出器３０は、液滴１４が基板１１のテスト領域に着弾したときの基板１１の温度Ｔｓｕｂ１を上述した方法によって検出し、その検出したＴｓｕｂ１を制御部１５Ａへ出力する。
　制御部１５Ａは、温度Ｔｓｕｂ１が基板１１の融点よりも低ければ、パルス波形ｗｖ０１を基板１１の温度が基板１１の融点よりも低くなる体積（＝量）および／または初速度の液滴１４を噴出するためのパルス波形として決定する。
　一方、制御部１５Ａは、温度Ｔｓｕｂ１が基板１１の融点以上である場合、幅Ｗ１および高さＨ１の少なくとも一方を変化させたパルス波形ｗｖ０２を生成して電源回路５へ出力し、電源回路５は、パルス波形ｗｖ０２からなる電流をコイル４に流してピストン６を上下動して液滴１４を基板１１のテスト領域へ噴出させる。そして、温度検出器３０は、液滴１４が基板１１のテスト領域に着弾したときの基板１１の温度Ｔｓｕｂ２を上述した方法によって検出し、その検出したＴｓｕｂ２を制御部１５Ａへ出力する。
　以後、基板１１の温度Ｔｓｕｂが基板１１の融点よりも低くなるまで、上述した動作を繰返し実行し、制御部１５Ａは、基板１１の温度が基板１１の融点よりも低くなる体積（＝量）および／または初速度の液滴１４を噴出するためのパルス波形を決定する。
　そして、ステップＳ３Ｂの後、ＸＹステージ１２は、結晶シリコン２０を作製する所望の位置がシリンダ７の小孔７１に対向するように基板１１を移動させ、制御部１５Ａは、決定したパルス波形を電源回路５へ出力し、電源回路５は、制御部１５Ａから受けたパルス波形からなる電流をコイル４に流してピストン６を上下動する（ステップＳ３Ｃ）。
　その後、上述したステップＳ４Ａ，Ｓ５が順次実行され、結晶シリコン２０が基板１１上の所望の位置に作製される。
　結晶製造装置１０Ｂを用いて結晶シリコン２０を作製する場合、実測された基板１１の温度Ｔｓｕｂが基板１１の融点よりも低くなる体積（＝量）および／または初速度の液滴１４が基板１１へ噴出されて結晶シリコン２０が作製される。
　したがって、基板１１の溶解を確実に防止して結晶シリコン２０を基板１１上の所望の位置に作製できる。また、融点の異なる基板１１に対しても、基板１１の溶解を確実に防止して各基板１１上の所望の位置に結晶シリコン２０を作製できる。
　また、結晶製造装置１０Ｂを用いて結晶シリコン２０を作製する場合、温度検出器３０によって基板１１上の各部位における温度Ｔｓｕｂを検出できるので、周辺部と中心部とで温度差が生じやすい基板１１に対しても、基板１１の溶解を確実に防止して結晶シリコン２０を基板１１上の所望の位置に作製できる。
　さらに、結晶製造装置１０Ｂを用いて結晶シリコン２０を作製する場合、温度検出器３０によって基板１１上の各部位における温度Ｔｓｕｂの時間変化を検出できる。したがって、制御部１５Ａは、基板１１の各部位における温度Ｔｓｕｂの時間変化を温度検出器３０から受け、その受けた温度の時間変化に基づいて、基板１１に着弾した液滴１４が固化し易い温度に基板１１の温度が到達したときに、パルス波形を生成して結晶シリコン２０を基板１１上の所望の位置に作製するようにしてもよい。
　これによって、品質の高い結晶シリコン２０を再現性良く作製できる。
　図１７は、この発明の実施の形態によるさらに他の結晶製造装置の概略図である。この発明の実施の形態による結晶製造装置は、図１７に示す結晶製造装置１０Ｃであってもよい。
　図１７を参照して、結晶製造装置１０Ｃは、図１に示す結晶製造装置１０のピストン６をピストン６０に代え、シリンダ７をシリンダ７０に代えたものであり、その他は、結晶製造装置１０と同じである。
　ピストン６０は、ＢＮからなり、直線部材６０１と、停止部材６０２とを含む。直線部材６０１は、断面が四角形である柱状形状からなり、底面の寸法が１．５ｍｍ×５０ｍｍであり、高さが１４５ｍｍである。停止部材６０２は、磁性体３とピストン６０との連結位置から４０ｍｍの位置に設けられる。そして、直線部材６０１は、一方端が磁性体３に連結されるとともに、他方端側がシリンダ７０内に挿入される。
　シリンダ７０は、ＢＮからなり、断面が四角形である中空の柱状形状を有する。そして、シリンダ７０は、支持部材（図示せず）によって架台１に固定されている。また、シリンダ７０は、内形が１．６ｍｍ×５１ｍｍであり、外形が６．０ｍｍ×６０ｍｍである。さらに、シリンダ７０は、その底面７０Ｂにｎ（ｎは２以上の整数）個の小孔７０１～７０ｎを有する。この小孔７０１～７０ｎは、基板１１の１つの辺に沿って直線状に配列されている。また、小孔７０１～７０ｎの各々の直径は、たとえば、１００μｍφである。そして、隣接する２つの小孔間の間隔は、たとえば、作製する半導体デバイスの間隔に設定される。
　なお、結晶製造装置１０Ｃにおいては、ヒータ８は、シリンダ７０の側面７０Ａおよび底面７０Ｂの周囲に設けられ、ｎ個の小孔７０１～７０ｎに対向する位置に隙間８１を有する。また、リフレクタ９は、ｎ個の小孔７０１～７０ｎに対向する位置に隙間９１を有する。
　結晶製造装置１０Ｃにおいて、電源回路５がパルス波形ｗｖ（図２参照）からなる電流ｉをコイル４に流すと、ピストン６０は、上述した機構によって、上下動し、シリコン融液１３に所定の圧力を印加する。
　そうすると、ｎ個の液滴１４１がｎ個の小孔７０１～７０ｎから同時に基板１１に向けて噴出され、ｎ個の結晶シリコン２０１が基板１１上の所望の位置に同時に作製される。
　このように、結晶製造装置１０Ｃは、ｎ個の結晶シリコン２０１を同時に基板１１上に作製する。したがって、結晶製造装置１０Ｃを用いれば、マトリックス状に配列された複数のＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を基板１１上に容易に作製できる。この場合、ＸＹステージ１２は、ｎ個の小孔７０１～７０ｎの配列方向に直交する方向へ基板１１を移動させる。
　なお、結晶製造装置１０Ｃにおいて、ｎ個の結晶シリコン２０１を作製する動作は、図３に示すフローチャートに従って実行される。したがって、結晶製造装置１０Ｃにおける動作は、ｎ個の小孔７０１～７０ｎの配列方向に直交する方向における基板１１上の各位置について、図３に示すフローチャートを実行することによって行なわれる。
　また、結晶製造装置１０Ｃは、図５に示す制御部１５をさらに備えていてもよい。この場合、結晶製造装置１０Ｃにおいて、ｎ個の結晶シリコン２０１を作製する動作は、図９に示すフローチャートに従って実行される。
　さらに、結晶製造装置１０Ｃは、図１０に示す制御部１５Ａおよび温度検出器３０をさらに備えていてもよい。この場合、結晶製造装置１０Ｃにおいて、ｎ個の結晶シリコン２０１を作製する動作は、図１６に示すフローチャートに従って実行される。
　結晶製造装置１０Ｃが温度検出器３０を備える場合、制御部１５Ａは、基板１１の各部位における温度Ｔｓｕｂを温度検出器３０から受けるので、基板１１における温度分布を参照して、基板１１の温度Ｔｓｕｂが基板１１の融点よりも低くなる体積（＝量）のｎ個の液滴１４１を噴出するためのパルス波形を生成して電源回路５へ出力し、電源回路５は、制御部１５Ａから受けたパルス波形からなる電流をコイル４に流してピストン６０を上下動し、ｎ個の液滴１４１を基板１１に向けて噴出させる。
　したがって、基板１１の溶解を防止してマトリックス状に配列された複数のＴＦＴを容易に作製できる。
　さらに、結晶製造装置１０Ｃは、バネ２、磁性体３、コイル４、電源回路５、ピストン６０およびシリンダ７０に代えて、図１に示すバネ２、磁性体３、コイル４、電源回路５、ピストン６およびシリンダ７からなるセットをｎ個備えていてもよい。この場合、ｎ個のピストン６の上下動を各ピストン６ごとに制御できるので、ｎ個の液滴１４の量を各液滴１４ごとに制御できる。その結果、基板１１上のｎ個の部位に作製するｎ個の結晶シリコン２０を各結晶シリコン２０ごとに制御できる。
　そして、ｎ個のセット（各セットは、バネ２、磁性体３、コイル４、電源回路５、ピストン６およびシリンダ７からなる）を備えた結晶製造装置１０Ｃにおいて、制御部１５または制御部１５Ａおよび温度検出器３０をさらに備える構成を採用すれば、基板１１上に作製するｎ個の結晶シリコン２０を各結晶シリコン２０ごとにさらに制御できる。
　さらに、結晶製造装置１０Ｃにおいては、小孔７０１～７０ｎは、一列に配列されていなくてもよく、放射状および同心円状等の任意の形状に配列されていてもよい。
　上記においては、液滴１４（または液滴１４１）を固化して結晶シリコン２０を作製する場合について説明したが、この発明の実施の形態においては、これに限らず、液滴１４（または液滴１４１）を熱源として用いて結晶シリコンを作製するようにしてもよい。
　図１８は、液滴を熱源として用いて結晶シリコンを作製する工程図である。図１８を参照して、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いてシラン（ＳｉＨ４）ガスを原料として基板１１上にアモルファスシリコン（ａ－Ｓｉ：Ｈ）膜２１を堆積し、引き続いて、プラズマＣＶＤ法を用いてＳｉＨ４ガスおよび酸素（Ｏ２）ガスを原料ガスとしてａ－Ｓｉ：Ｈ膜２１上にシリコン酸化膜２２を堆積する（工程（ａ）参照）。
　その後、シリコン酸化膜２２／ａ－Ｓｉ：Ｈ膜２１／基板１１を結晶製造装置１０のＸＹステージ１２上にセットし、上述した方法によって、液滴１４をシリコン酸化膜２２上の所望の位置に噴出する（工程（ｂ）参照）。
　そうすると、シリコン酸化膜２２上に着弾した液滴１４は、固化して結晶シリコン２０になり、結晶シリコン２０の下側のａ－Ｓｉ：Ｈ膜２１の領域は、液滴１４からの熱によって結晶化し、結晶シリコン２１０がａ－Ｓｉ：Ｈ膜２１中に作製される（工程（ｃ）参照）。
　この場合、結晶シリコン２０の横方向へ液滴１４を随時着弾させれば、ａ－Ｓｉ：Ｈ膜２１全体を結晶化できる。
　このように、この発明の実施の形態においては、結晶製造装置１０，１０Ａ，１０Ｂ，１０Ｃのいずれかを用いて、液滴１４（または液滴１４１）を熱源として用いることによって、結晶シリコンを作製することができる。
　なお、結晶製造装置１０，１０Ａ，１０Ｂ，１０Ｃにおいては、基板１１の面内方向と液滴１４（または液滴１４１）の噴出方向との成す角度が９０度よりも小さくなるように基板１１を保持してもよい。このようにすることによって、基板１１に着弾した液滴１４（または液滴１４１）は、基板１１の傾きによって基板１１の面内方向へ拡がるので、薄膜状の結晶シリコンを作製できる。
　図１９および図２０は、それぞれ、この発明の実施の形態によるＴＦＴの製造方法を示す第１および第２の工程図である。
　図１９を参照して、ガラス基板からなる基板１１上にプラズマＣＶＤ法を用いてＳｉＯ２またはＳｉＯ２／ＳｉＮｘからなるバッファ層４１を形成する。この場合、バッファ層４１の膜厚は、たとえば、２００ｎｍ程度である。そして、たとえば、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）およびタンタル（Ｔａ）のいずれかからなる金属をバッファ層４１上に蒸着し、その蒸着した金属をフォトリソグラフィを用いてパターンニングしてゲート電極４２，４３をバッファ層４１上に作製する（工程（ａ）参照）。
　その後、プラズマＣＶＤ法を用いてゲート電極４２，４３を覆うようにシリコン酸化膜からなるゲート絶縁膜４４を作製する（工程（ｂ）参照）。そして、プラズマＣＶＤ法を用いてポリシリコン膜を全面に形成し、その形成したポリシリコン膜をフォトリソグラフィを用いてパターンニングし、ポリシリコン膜４５～４８を作製する（工程（ｃ）参照）。
　そうすると、試料の全面にフォトレジストを塗布し、その塗布したフォトレジストをフォトリソグラフィを用いてパターンニングし、フォトレジスト４９をゲート電極４２およびポリシリコン膜４４，４６を覆うように形成する。そして、ｎ型ドーパント(たとえば、リン（Ｐ）)をイオン注入によって注入する。これによって、ｎ型ポリシリコン膜５１，５２がそれぞれポリシリコン膜４７，４８から作製される（工程（ｄ）参照）。
　図２０を参照して、フォトレジスト４９を除去した後に、試料の全面にフォトレジストを塗布し、その塗布したフォトレジストをフォトリソグラフィを用いてパターンニングし、フォトレジスト５３をゲート電極４３およびｎ型ポリシリコン膜５１，５２を覆うように形成する。そして、ｐ型ドーパント(たとえば、ボロン（Ｂ）)をイオン注入によって注入する。これによって、ｐ型ポリシリコン膜５４，５５がそれぞれポリシリコン膜４５，４６から作製される（工程（ｅ）参照）。
　その後、試料を結晶製造装置１０のＸＹステージ１２上にセットし、上述した方法によって、液滴１４をゲート電極４２，４３上に順次噴出する。これによって、ゲート電極４２上に、ｐ型ポリシリコン膜５４，５５に接続された結晶シリコン５６が作製されるとともに、ゲート電極４３上に、ｎ型ポリシリコン膜５１，５２に接続された結晶シリコン５７が作製される（工程（ｆ）参照）。
　なお、この工程（ｆ）においては、ｐ型ポリシリコン膜５４，５５間のゲート絶縁膜４４上およびｎ型ポリシリコン膜５１，５２間のゲート絶縁膜４４上に、２～１０ｎｍ程度の薄いアモルファスシリコン膜を形成し、その形成したアモルファスシリコン膜上に液滴１４を噴出して結晶シリコン５６，５７を作製するようにしてもよい。この場合、アモルファスシリコン膜は、液滴１４の着弾によって結晶化し、結晶シリコン５６，５７と一体化される。このように、２～１０ｎｍ程度の薄いアモルファスシリコン膜をゲート絶縁膜４４上に形成しておくことによって、ゲート絶縁膜４４と結晶シリコン５６，５７との密着性を向上できるとともに、ゲート絶縁膜４４と結晶シリコン５６，５７との界面における界面準位密度を低減できる。
　そして、工程（ｆ）の後、プラズマＣＶＤ法を用いて試料の全面にシリコン酸化膜を作製し、その作製したシリコン酸化膜上にフォトレジストを塗布する。その後、その塗布したフォトレジストをフォトリソグラフィを用いてパターンニングし、そのパターンニングしたフォトレジストをマスクとしてシリコン酸化膜をエッチングして層間絶縁膜５８を作製する。引き続いて、ｎ型ポリシリコン膜５１およびｐ型ポリシリコン膜５５に接続されるようにドレイン電極５９を作製し、ｎ型ポリシリコン膜５２に接続されるようにソース電極６０を作製し、ｐ型ポリシリコン膜５４に接続されるようにソース電極６１を作製する。これによって、ｎ型ＴＦＴおよびｐ型ＴＦＴが完成する（工程（ｇ）参照）。
　完成したｐ型ＴＦＴにおいては、結晶製造装置１０を用いて液滴１４を固化して作製した結晶シリコン５６がチャネル層として用いられ、ｎ型ＴＦＴにおいては、結晶製造装置１０を用いて液滴１４を固化して作製した結晶シリコン５７がチャネル層として用いられる。
　従来のＴＦＴを製造するプロセスを用いてチャネル層を作製する場合、上述した工程（ｆ）の代わりに、ｎ型ポリシリコン膜５１，５２およびｐ型ポリシリコン膜５４，５５を覆うようにポリシリコン膜をプラズマＣＶＤ法を用いて作製する工程Ａと、その作製したポリシリコン膜上にフォトレジストを塗布する工程Ｂと、その塗布したフォトレジストをフォトリソグラフィを用いてパターンニングし、ゲート電極４２，４３上にフォトレジストを形成する工程Ｃと、その形成したフォトレジストをマスクとしてポリシリコン膜をエッチングし、ゲート電極４２，４３上にチャネル層を作製する工程Ｄとを用いる。
　したがって、この発明の実施の形態による結晶製造装置１０を用いることによって、４個の工程Ａ～Ｄを１個の工程で実現することができ、工程数を大幅に減少できる。
　また、シリンダ７の小孔７１から噴出した１個の液滴１４によってチャネル層としての結晶シリコン５６（または結晶シリコン５７）を作製するので、余分なポリシリコン膜をエッチング除去してチャネル層を作製する従来のプロセスを用いた場合よりも材料を有効に使用できる。
　さらに、エッチングによるダメージを減少させることができ、特性の良いＴＦＴを作製できる。
　さらに、フォトレジストの使用回数を減少でき、材料費を削減できる。
　なお、図１９および図２０に示す工程（ａ）～工程（ｇ）を用いてＴＦＴを製造する場合、工程（ｃ）において、結晶製造装置１０を用いて液滴１４を固化してポリシリコン膜４５～４８を作製してもよい。これによって、ポリシリコン膜４５～４８を作製する場合にも、上述した４個の工程Ａ～Ｄを１個の工程によって実現できる。その結果、工程数をさらに大幅に減少できる。また、材料をさらに有効利用できる。さらに、エッチングによるダメージをさらに低減でき、ＴＦＴの特性をさらに向上できる。
　図２１および図２２は、それぞれ、この発明の実施の形態によるＴＦＴの製造方法を示す第３および第４の工程図である。
　図２１を参照して、上述した方法によってバッファ層４１を基板１１上に作製し、プラズマＣＶＤ法を用いてアモルファスシリコン膜６２をバッファ層４１上に作製する（工程（ａ）参照）。
　そして、フォトリソグラフィを用いてアモルファスシリコン膜６２をパターンニングし、アモルファスシリコン膜６３，６４を作製する。その後、プラズマＣＶＤ法を用いてシリコン酸化膜からなるゲート絶縁膜６５をアモルファスシリコン膜６３，６４を覆うように作製する（工程（ｂ）参照）。
　そうすると、試料を結晶製造装置１０のＸＹステージ１２上にセットし、複数の液滴１４をアモルファスシリコン膜６３上に噴出し、複数の液滴１４をアモルファスシリコン膜６４上に噴出する。その結果、複数の結晶シリコン６６がゲート絶縁膜６５上に作製されるとともに、複数の結晶シリコン６６の下側に結晶シリコン６８がアモルファスシリコン膜６３から作製される。また、複数の結晶シリコン６７がゲート絶縁膜６５上に作製されるとともに、複数の結晶シリコン６７の下側に結晶シリコン６９がアモルファスシリコン膜６４から作製される（工程（ｃ）参照）。
　その後、結晶シリコン６６，６７をフッ酸と硝酸との混合液によって除去し、ゲート絶縁膜６５の全面にＡｌを蒸着によって作製する。そして、その作製したＡｌをフォトリソグラフィを用いてパターンニングし、ゲート電極７２，７３を作製する。引き続いて、フォトレジストを全面に塗布し、その塗布したフォトレジストをフォトリソグラフィを用いてパターンニングし、フォトレジスト７４を結晶シリコン６９およびゲート電極７３を覆うように作製する。そして、ｐ型ドーパントをイオン注入によって注入する。これによって、結晶シリコン６８から結晶シリコン７５およびｐ型結晶シリコン７６，７７が作製される。この場合、結晶シリコン７５は、ゲート電極７２の下側に作製され、ｐ型結晶シリコン７６，７７は、結晶シリコン７５の両側に作製される（工程（ｄ）参照）。
　図２２を参照して、工程（ｄ）の後、フォトレジスト７４を除去し、試料の全面にフォトレジストを新たに塗布する。そして、その塗布したフォトレジストをフォトリソグラフィを用いてパターンニングし、フォトレジスト７８をゲート電極７２、結晶シリコン７５およびｐ型結晶シリコン７６，７７を覆うように作製する。その後、フォトレジスト７８をマスクとしてｎ型ドーパントをイオン注入によって注入する。これによって、結晶シリコン６９から結晶シリコン８２およびｎ型結晶シリコン８３，８４が作製される。この場合、結晶シリコン８２は、ゲート電極７３の下側に作製され、ｎ型結晶シリコン８３，８４は、結晶シリコン８２の両側に作製される。（工程（ｅ）参照）。
　そして、工程（ｅ）の後、フォトレジスト７８を除去し、シリコン酸化膜を試料の全面に作製する。その後、シリコン酸化膜上にフォトレジストを塗布し、その塗布したフォトレジストをフォトリソグラフィを用いてパターンニングし、そのパターンニングしたフォトレジストをマスクとしてシリコン酸化膜およびゲート絶縁膜６５をエッチングして層間絶縁膜８５を作製する。そして、ｐ型結晶シリコン７６に接続されるようにソース電極８６を作製し、ｐ型結晶シリコン７７およびｎ型結晶シリコン８３に接続されるようにドレイン電極８７を作製し、ｎ型結晶シリコン８４に接続されるようにソース電極８８を作製する。これによって、ｎ型ＴＦＴおよびｐ型ＴＦＴが完成する（工程（ｆ）参照）。
　このように、図２１および図２２に示す工程（ａ）～（ｆ）に従ってＴＦＴを作製した場合、液滴１４を噴出して間接的に作製した結晶シリコン７５，８２がチャネル層として用いられる。
　そして、図２１および図２２に示す工程（ａ）～（ｆ）に従ってＴＦＴを作製した場合も、図１９および図２０に示す工程（ａ）～（ｇ）に従ってＴＦＴを作製した場合と同様に、従来のＴＦＴを作製するプロセスに対して各種の利点を有する。
　図２３および図２４は、それぞれ、この発明の実施の形態による太陽電池の製造方法を示す第１および第２の工程図である。
　図２３を参照して、犠牲層１１１を基板１１上に作製し、犠牲層１１１／基板１１を結晶製造装置１０のＸＹステージ１２上にセットする。この場合、犠牲層１１１は、基板１１との分離が容易なシリコン酸化膜またはポーラスＳｉ層からなる。
　そして、結晶製造装置１０を用いて、液滴１４を犠牲層１１１へ噴出し、結晶シリコン１１２を作製する。その後、液滴１４を結晶シリコン１１２に隣接する位置へ噴出し、結晶シリコン１１２に接着するように新たな結晶シリコンを作製する（工程（ａ）参照）。
　この処理を繰返し行ない、犠牲層１１１の全面にポリシリコンからなる発電層１１３を作製する（工程（ｂ）参照）。
　その後、発電層１１３の上面１１３Ａ側にＰをイオン注入または不純物拡散させてｎ層１１４を作製する。そして、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）またはＳｎＯ２からなる透明導電膜１１５をｎ層１１４の全面に作製する。この透明導電膜１１５の表面は、テクスチャ化されている。引き続いて、透明導電膜１１５上にフォトレジストを塗布し、その塗布したフォトレジストをフォトリソグラフィを用いてパターンニングし、そのパターンニングしたフォトレジストをマスクとして透明導電膜１１５をエッチングし、その後、Ａｌを全面に蒸着する。そして、フォトレジストを除去すると、ｎ層１１４に接続されたｎ側電極１１６が作製される（工程（ｃ）参照）。なお、工程（ｃ）においては、プラズマＣＶＤ法によってｎ層１１４を堆積することによって接合を形成してもよい。
　図２４を参照して、犠牲層１１１（＝シリコン酸化膜）をフッ酸によって除去し、ｎ側電極１１６／透明導電膜１１５／ｎ層１１４／発電層１１３を基板１１から切り離す。そして、発電層１１３のｎ層１１４側と反対側の表面に、Ｂをイオン注入または不純物拡散してｐ層１１７を作製し、ｐ層１１７上にＡｌを蒸着してｐ側電極１１８を作製する（工程（ｄ）参照）。そして、試料を最終基板１１９に接着して太陽電池が完成する（工程（ｅ）参照）。
　なお、図２３，２４においては、犠牲層１１１／基板１１として絶縁膜／ガラスを用いたが、この発明の実施の形態においては、これに限らず、ポーラスＳｉ／Ｓｉウェハを用いてもよい。この場合、Ｓｉウェハは、再利用が可能であり、ポーラスＳｉ上へ液滴１４を噴出した場合、面方位を制御した単結晶シリコンを成長させることができる。
　図１９および図２０に示す工程（ａ）～工程（ｇ）を用いてＴＦＴを製造する場合、工程（ａ）～工程（ｅ）は、半導体と異なる材料からなる異種基板１１（ガラス基板またはプラスチック基板）上に形成された半導体層（ｎ型ポリシリコン膜５１，５２およびｐ型ポリシリコン膜５４，５５）からなる下地層を作製する第１のステップを構成する。
　そして、工程（ａ）は、異種基板１１上にゲート電極４２，４３を作製する第１のサブステップを構成し、工程（ｂ）は、ゲート電極４２，４３上に絶縁層（ゲート絶縁膜４４）を作製する第２のサブステップを構成し、工程（ｃ）～工程（ｅ）は、絶縁層（ゲート絶縁膜４４）上にドーパントを含む第１および第２の半導体領域（ｎ型ポリシリコン膜５１，５２およびｐ型ポリシリコン膜５４，５５）を作製する第３のサブステップを構成する。
　また、工程（ｆ）は、半導体の構成元素からなる液滴を所望の初速度で異種基板１１上の所望の位置へ噴出して結晶半導体を作製する第２のステップを構成する。
　さらに、工程（ｇ）は、作製された結晶半導体および下地層（ｎ型ポリシリコン膜５１，５２およびｐ型ポリシリコン膜５４，５５）を用いて半導体デバイス（ＴＦＴ）を作製する第３のステップを構成する。
　図２１および図２２に示す工程（ａ）～工程（ｆ）を用いてＴＦＴを製造する場合、工程（ａ），（ｂ）は、半導体と異なる材料からなる異種基板１１（ガラス基板またはプラスチック基板）上に形成された半導体層（アモルファスシリコン膜６３，６４）／絶縁層（ゲート絶縁膜６５）からなる下地層を作製する第１のステップを構成する。
　そして、工程（ａ）は、非晶質層（アモルファスシリコン膜６３，６４）を異種基板上に作製する第１のサブステップを構成し、工程（ｂ）は、非晶質層（アモルファスシリコン膜６３，６４）上に絶縁層（ゲート絶縁膜６５）を作製する第２のサブステップを構成する。
　また、工程（ｃ）は、半導体の構成元素からなる液滴を所望の初速度で異種基板１１上の所望の位置へ噴出して結晶半導体層（結晶シリコン６８，６９）を作製する第２のステップを構成する。
　さらに、工程（ｄ）～（ｆ）は、作製された結晶半導体層（結晶シリコン６８，６９）を用いて半導体デバイスを作製する第３のステップを構成する。
　図２３および図２４に示す工程（ａ）～（ｅ）を用いて太陽電池を製造する場合、工程（ａ）において、犠牲層１１１を基板１１上に作製する工程は、半導体と異なる材料からなる異種基板１１（ガラス基板またはプラスチック基板）上に形成された半導体層（犠牲層１１１）からなる下地層を作製する第１のステップを構成する。
　また、工程（ａ），（ｂ）は、半導体の構成元素からなる液滴を所望の初速度で異種基板１１上の所望の位置へ噴出して結晶半導体層（発電層１１３）を作製する第２のステップを構成する。
　そして、工程（ａ）において、液滴１４を基板１１／犠牲層１１１上に噴出して結晶シリコン１１２を作製する工程は、保持基板と保持基板上に形成された剥離層とからなる下地層上に液滴を噴出して第１の結晶粒を作製する第１のサブステップを構成し、結晶シリコン１１２に接するように液滴１４を噴出して結晶シリコンを作製する工程は、保持基板の面内方向において既に作製された結晶粒（結晶シリコン１１２）に接するように液滴を下地層上へ噴出して第２の結晶粒を作製する第２のサブステップを構成し、基板１１の全面に結晶シリコン１１２が作製されるまで液滴１４を繰返し噴出して結晶シリコン１１２を作製する工程は、所望の面積を有する結晶半導体層が下地層上に作製されるまで第２のサブステップを繰り返し実行する第３のサブステップを構成する。
　さらに、工程（ｃ）～（ｅ）は、作製された結晶半導体層（発電層１１３）を用いて半導体デバイスを作製する第３のステップを構成する。
　そして、図１９，２０に示すＴＦＴの製造工程、図２１，２２に示すＴＦＴの製造工程、および図２３，２４に示す太陽電池の製造工程において使用される基板は、半導体基板であってもよいので、上述した下地層は、異種基板または半導体基板からなる基板上に形成された半導体層、または基板上に形成された半導体層／絶縁層からなる。
　また、ソース、ドレイン、チャネル層、ゲート、およびチャネル層とゲートとの間に形成された記録層からなる不揮発性メモリの製造工程において、記録層を結晶半導体層によって作製する場合、下地層は、基板上に形成された絶縁膜からなる。
　したがって、下地層は、一般的には、基板上に形成された半導体層、基板上に形成された絶縁層、および基板上に形成された半導体層／絶縁層のいずれかからなる。
　基板１１として単結晶シリコン基板を用いた場合について説明する。単結晶シリコン基板を基板１１として用いる場合、単結晶シリコン基板をＲＣＡ洗浄によって洗浄した後、約０．１％の希フッ酸に浸漬し、さらに、その後、純水で１０分間、洗浄する。単結晶シリコン基板を希フッ酸によって処理することによって、単結晶シリコン基板の表面が水素によって終端される。
　なお、単結晶シリコン基板の表面を１０００℃で酸化し、その後、希フッ酸によって単結晶シリコン基板の表面をエッチングし、さらに、その後、純水リンスして単結晶シリコン基板の表面を水素によって終端してもよい。この方法を用いた場合、単結晶シリコン基板の表面の平坦性を確保できる。
　また、ｐＨが９～１０であるバッファードフッ酸（ＢＨＦ）によって単結晶シリコン基板の表面をエッチングしたり、沸騰した超純水によって単結晶シリコン基板を洗浄する方法を用いて単結晶シリコン基板の表面を水素によって終端してもよい。この方法を用いた場合、単結晶シリコン基板の表面における水素結合状態（モノハイドライドまたはダイハイドライド）を制御できる。
　単結晶シリコン基板を洗浄した後、単結晶シリコン基板を結晶製造装置１０のＸＹステージ１２上に設置する。
　なお、単結晶シリコン基板は、（１００）のジャスト面、（１１０）のジャスト面、（１１１）のジャスト面、（１００）の４度オフ面、（１１０）の４度オフ面、および（１１１）の４度オフ面のいずれかの面方位を有する。
　図２５は、Ｘ線回折のスペクトルを示す図である。図２５において、横軸は、回折角（２θ）を表し、縦軸は、回折強度を表す。また、図２５は、（１００）面を有する単結晶シリコン基板上に形成した結晶シリコン、（１１０）面を有する単結晶シリコン基板上に形成した結晶シリコン、（１１１）面を有する単結晶シリコン基板上に形成した結晶シリコン、および石英（Ｑｕａｒｔｚ）基板上に形成した結晶シリコンのＸ線回折の測定結果を示す。そして、図２５においては、参考として、ランダム配向した材料のＸ線回折の測定結果も示されている。
　図２５を参照して、（１００）面を有する単結晶シリコン基板を基板１１として用いて結晶製造装置１０によって結晶シリコンを作製した場合、結晶シリコンは、（４００）の面方位を有し、単結晶シリコン基板の面方位（１００）と同じ面方位を有する。
　また、（１１０）面を有する単結晶シリコン基板を基板１１として用いて結晶製造装置１０によって結晶シリコンを作製した場合、結晶シリコンは、（２２０）の面方位を有し、単結晶シリコン基板の面方位（１１０）と同じ面方位を有する。
　さらに、（１１１）面を有する単結晶シリコン基板を基板１１として用いて結晶製造装置１０によって結晶シリコンを作製した場合、結晶シリコンは、（２２０）の面方位および（１１１）の面方位を有する。
　さらに、石英基板を基板１１として用いて結晶製造装置１０によって結晶シリコンを作製した場合、結晶シリコンは、（３３１）の面方位、（３１１）の面方位および（２２０）の面方位を有し、ランダム配向に近い面方位を有する。
　したがって、（１００）の面方位または（１１０）の面方位を有する単結晶シリコン基板を基板１１として用いた場合、単結晶シリコン基板の面方位と同じ面方位を有する結晶シリコンを作製できることが実証された。
　図２６は、他のＸ線回折のスペクトルを示す図である。なお、図２６は、単結晶シリコン基板の表面を水素で終端しないで結晶製造装置１０によって作製した結晶シリコンのＸ線回折のスペクトルを示す。
　図２６において、横軸は、回折角（２θ）を表し、縦軸は、回折強度を表す。また、図２６は、（１００）面を有する単結晶シリコン基板上に形成した結晶シリコン、（１１０）面を有する単結晶シリコン基板上に形成した結晶シリコン、および（１１１）面を有する単結晶シリコン基板上に形成した結晶シリコンのＸ線回折の測定結果を示す。そして、図２６においても、参考として、ランダム配向した材料のＸ線回折の測定結果が示されている。
　図２６を参照して、（１００）面を有する単結晶シリコン基板を基板１１として用いて結晶製造装置１０によって結晶シリコンを作製した場合、結晶シリコンは、（２２０）の面方位および（４２２）の面方位を有し、単結晶シリコン基板の面方位（１００）と異なる面方位を有する。
　また、（１１０）面を有する単結晶シリコン基板を基板１１として用いて結晶製造装置１０によって結晶シリコンを作製した場合、結晶シリコンは、（２２０）の面方位を有するが、その回折強度は、非常に小さい。
　さらに、（１１１）面を有する単結晶シリコン基板を基板１１として用いて結晶製造装置１０によって結晶シリコンを作製した場合、結晶シリコンは、（１１１）の面方位、（２２０）の面方位および（３１１）の面方位を有する。
　したがって、単結晶シリコン基板の表面を水素によって終端しない場合、単結晶シリコン基板の面方位を反映した結晶シリコンを作製するのは困難である。
　その結果、表面を水素によって終端した単結晶シリコン基板を用いることによって、単結晶シリコン基板の面方位と同じ面方位を有する結晶シリコンを作製できることが実証された。
　そして、表面を水素によって終端した単結晶シリコン基板を用いて作製した結晶シリコンは、単結晶シリコン基板から容易に剥離される。
　一方、表面を水素によって終端していない単結晶シリコン基板を用いて作製した結晶シリコンは、単結晶シリコン基板から剥離されない。そして、表面を水素によって終端していない単結晶シリコン基板を用いた場合について、結晶シリコンが単結晶シリコン基板から剥離されるかの実験を１０回行なったが、１０回とも、結晶シリコンを単結晶シリコン基板から剥離することができなかった。
　したがって、単結晶シリコン基板の表面を水素によって終端することは、結晶シリコンを単結晶シリコン基板から剥離することにも寄与していることが実証された。
　図２７は、この発明の実施の形態によるＴＦＴの断面図である。図２７を参照して、この発明の実施の形態によるＴＦＴ２００は、異種基板２１０と、結晶シリコン２２０と、酸化膜２３０と、ゲート電極２４０とを備える。
　異種基板２１０は、一般的には、半導体と異なる材料からなり、ポリカーボネート（ＰＣ：Ｐｏｌｙｃａｒｂｏｎａｔｅ）、ポリメチルメタアクリレート（ＰＭＭＡ：Ｐｏｌｙｍｅｔｈｙｌｍｅｔｈａｃｒｙｌａｔｅ）、ポリエーテルサルフォン（ＰＥＳ：Ｐｏｌｙｅｔｈｅｒｓｕｌｆｏｎｅ）および環状オレフィン系ポリマー（たとえば、三井化学のアペル）等の熱可塑性樹脂からなる。
　結晶シリコン２２０は、表面が水素によって終端された単結晶シリコン基板を用いて結晶製造装置１０によって作製される。そして、結晶シリコン２２０は、単結晶シリコン基板と同じ面方位を有し、異種基板２１０に埋め込まれている。この場合、結晶シリコン２２０の表面は、異種基板２１０の表面に略一致する。
　そして、結晶シリコン２２０は、ソース領域２２１と、ドレイン領域２２２と、チャネル領域２２３とを含む。ソース領域２２１およびドレイン領域２２２の各々は、ｎ型単結晶シリコンまたはｐ型単結晶シリコンからなる。また、結晶シリコン２２０のソース領域２２１およびドレイン領域２２２以外の領域は、ｉ型単結晶シリコンからなる。
　なお、結晶シリコン２２０のサイズが大きい場合、１つの結晶シリコン２２０中に複数のＴＦＴを形成できる。
　酸化膜２３０は、ＳｉＯ２からなり、結晶シリコン２２０のチャネル領域２２３に接してチャネル領域２２３上に形成される。ゲート電極２４０は、たとえば、Ａｌからなり、酸化膜２３０に接して酸化膜２３０上に形成される。
　図２８から図３０は、それぞれ、図２７に示すＴＦＴ２００の製造方法を説明するための第１から第３の工程図である。
　図２８を参照して、ＴＦＴ２００の製造が開始されると、（１００）の面方位または（１１０）の面方位を有する単結晶シリコン基板をＲＣＡ洗浄し、その後、単結晶シリコン基板を約０．１％の希フッ酸に浸漬し、さらに、単結晶シリコン基板を純水で１０分間洗浄する。これによって、表面が水素によって終端された単結晶シリコン基板３００が得られる（図２８の工程（ａ）参照）。
　そして、単結晶シリコン基板３００を結晶製造装置１０のＸＹステージ１２上に設置する。
　そうすると、上述した方法によって、液滴１４を初速度ｖ０で単結晶シリコン基板３００上の所望の位置へ噴出する（図２８の工程（ｂ）参照）。液滴１４は、単結晶シリコン基板３００に着弾すると、単結晶シリコン基板３００の面方位を反映して固化する。
　その結果、単結晶シリコン基板３００の面方位と同じ面方位を有する結晶シリコン２２０が単結晶シリコン基板３００上に形成される（図２８の工程（ｃ）参照）。
　その後、結晶シリコン２２０を単結晶シリコン基板３００から剥離し、その剥離した結晶シリコン２２０を異種基板２１０上に設置する（図２８の工程（ｄ）参照）。この場合、表面の面方位だけでなく、電流を流す方向の面方位も揃うように結晶シリコン２２０を異種基板２１０上に設置する。たとえば、チャネル領域２２３が＜１００＞方向に沿って形成されるようにソース領域２２１およびドレイン領域２２２が形成される方向に結晶シリコン２２０を配置する。これによって、３軸配向した結晶シリコンを異種基板上に形成できる。
　そして、異種基板２１０を加熱する。そうすると、熱可塑性樹脂からなる異種基板２１０は、軟化し、結晶シリコン２２０は、異種基板２１０へ徐々に埋め込まれる。そして、結晶シリコン２２０が異種基板２１０中へ殆ど埋め込まれると、異種基板２１０を冷却する。これによって、異種基板２１０は、結晶シリコン２２０が埋め込まれた状態で硬化する（図２８の工程（ｅ）参照）。
　図２９を参照して、工程（ｅ）の後、結晶シリコン２２０が埋め込まれた異種基板２１０の全面にレジストを塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン２５０を異種基板２１０および結晶シリコン２２０の表面に形成する。
　そして、レジストパターン２５０をマスクとして用い、ｐ型ドーパント（たとえば、Ｂ）またはｎ型ドーパント（たとえば、Ｐ）をイオン注入によって結晶シリコン２２０へ注入する（図２９の工程（ｆ）参照）。
　その後、レジストパターン２５０を除去すると、ソース領域２２１、ドレイン領域２２２およびチャネル領域２２３が結晶シリコン２２０に形成される（図２９の工程（ｇ）参照）。
　引き続いて、ＳｉＨ４ガスおよびＮ２Ｏガスを原料ガスとしてプラズマＣＶＤ法によってＳｉＯ２からなる酸化膜２６０を試料の全面に形成する（図２９の工程（ｈ）参照）。
　そして、レジストを酸化膜２６０の全面に塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン２７０を酸化膜２６０の表面に形成する。そして、レジストパターン２７０をマスクとして酸化膜２６０をエッチングし、その後、レジストパターン２７０を除去する（図２９の工程（ｉ）参照）。
　その結果、酸化膜２３０が結晶シリコン２２０のチャネル領域２２３に接して形成される（図３０の工程（ｊ）参照）。
　そして、ゲート電極２４０が酸化膜２３０上に形成される。これによって、ＴＦＴ２００が完成する（図３０の工程（ｋ）参照）。
　なお、ソース領域２２１およびドレイン領域２２２は、ゲート電極２４０を形成後に自己整合で形成されてもよい。
　このように、この発明の実施の形態によれば、単結晶シリコン基板３００の面方位と同じ面方位を有する結晶シリコン２２０を作製できるとともに、その作製した結晶シリコン２２０を単結晶シリコン基板３００から容易に剥離できるので、結晶シリコン２２０を用いたＴＦＴを異種基板２１０上に容易に作製できる。
　なお、上述した工程（ａ）～工程（ｋ）においては、結晶シリコン２２０を異種基板２１０に埋め込んだ後に、イオン注入によってソース領域２２１、ドレイン領域２２２およびチャネル領域２２３を結晶シリコン２２０中に形成したが、この発明の実施の形態においては、これに限らず、結晶シリコン２２０を単結晶シリコン基板３００上に形成した後に、ソース領域２２１、ドレイン領域２２２およびチャネル領域２２３を結晶シリコン２２０中に形成し、その後、結晶シリコン２２０を単結晶シリコン基板３００から剥離して異種基板２１０に埋め込むようにしてもよい。
　図３１は、マトリックス状に配置されたＴＦＴを製造する方法を説明するための一部の工程図である。
　図３１を参照して、マトリックス状に配置されたＴＦＴ２００を作製する場合、表面が水素によって終端された単結晶シリコン基板３００を結晶製造装置１０のＸＹステージ１２に設置する。
　そして、ＸＹステージ１２をＸ軸方向およびＹ軸方向に移動させながら液滴１４を初速度ｖ０で単結晶シリコン基板３００の所望の位置へ噴出し、結晶シリコン２２０をマトリックス状に単結晶シリコン基板３００上に形成する（図３１の工程（ａ）参照）。
　その後、マトリックス状に配置された複数の結晶シリコン２２０を異種基板２１０に載せ、異種基板２１０を加熱して複数の結晶シリコン２２０を異種基板２１０に埋め込む（図３１の工程（ｂ）参照。
　そして、複数の結晶シリコン２２０の各々について、図２９および図３０に示す工程（ｆ）～工程（ｋ）を実行して、マトリックス状に配置されたＴＦＴを異種基板２１０に作製する。
　この場合も、ソース領域２２１、ドレイン領域２２２およびチャネル領域２２３を複数の結晶シリコン２２０の各々に形成した後に、複数の結晶シリコン２２０を異種基板２１０に埋め込んでもよい。
　なお、上記においては、結晶シリコン２２０のうち、ソース領域２２１およびドレイン領域２２２以外の領域は、ｉ型単結晶シリコンからなると説明したが、この発明の実施の形態においては、これに限らず、結晶シリコン２２０のうち、ソース領域２２１およびドレイン領域２２２以外の領域は、ｎ型単結晶シリコンであってもよく、ｐ型単結晶シリコンであってもよい。
　ソース領域２２１およびドレイン領域２２２以外の領域がｎ型単結晶シリコンからなる場合、ソース領域２２１およびドレイン領域２２２の各々は、ｐ型単結晶シリコンからなり、ソース領域２２１およびドレイン領域２２２以外の領域がｐ型単結晶シリコンからなる場合、ソース領域２２１およびドレイン領域２２２の各々は、ｎ型単結晶シリコンからなる。
　また、マトリックス状に配置されたＴＦＴを作製する場合、好ましくは、結晶製造装置１０Ｃを使用する。これによって、単結晶シリコン基板３００をＸ軸方向およびＹ軸方向のうちの一方の方向のみへ移動させることによって、マトリックス状に配置された複数の結晶シリコン２２０を単結晶シリコン基板３００上に形成できる。
　図３２は、この発明の実施の形態による太陽電池の斜視図である。また、図３３は、図３２に示す線ＸＸＸＩＩＩ－ＸＸＸＩＩＩ間における太陽電池の断面図である。
　図３２および図３３を参照して、太陽電池４００は、異種基板４１０と、裏面電極４２０と、結晶シリコン４３０と、酸化膜４４０と、表面電極４５０とを備える。
　異種基板４１０は、一般的には、半導体と異なる材料からなり、ガラスおよびフレキシブル基板（樹脂等）等からなる。裏面電極４２０は、たとえば、銀（Ａｇ）からなり、異種基板４１０および結晶シリコン４３０に接して異種基板４１０と結晶シリコン４３０との間に形成される。この場合、裏面電極４２０は、結晶シリコン４３０の全面に接する。
　結晶シリコン４３０は、裏面電極４２０に接して裏面電極４２０上に形成される。酸化膜４４０は、ＳｉＯ２からなり、結晶シリコン４３０に接して結晶シリコン４３０上に形成される。そして、酸化膜４４０は、約０．２μｍの厚みを有する。
　表面電極４５０は、たとえば、Ａｌからなり、酸化膜４４０が形成されていない領域で結晶シリコン４３０に接して結晶シリコン４３０上に形成される。そして、表面電極４５０は、方向ＤＲ１において所定の間隔（たとえば、数ミリ）で配置された複数の線状金属４５１，４５２と、方向ＤＲ１に沿って配置された線状金属４５３とからなる。
　線状金属４５３は、複数の線状金属４５１，４５２を連結する。そして、複数の線状金属４５１，４５２の各々は、数百μｍの幅および１ｍｍ程度の厚みを有し、線状金属４５３は、２ｍｍ程度の幅および数百μｍの厚みを有する。
　結晶シリコン４３０は、多結晶シリコンまたは単結晶シリコンからなり、異種基板４１０と反対側の表面にピラミッド構造ＰＹＭを有する。そして、結晶シリコン４３０は、ｐ型結晶シリコン４３１と、ｎ＋型結晶シリコン４３２とを含む。
　ｐ型結晶シリコン４３１は、１００～２００μｍの厚みを有する。そして、ｐ型結晶シリコン４３１のキャリア密度は、１０１６ｃｍ－３～１０１７ｃｍ－３である。
　ｎ＋型結晶シリコン４３２は、ピラミッド構造ＰＹＭ側に形成され、０．１～０．２μｍの厚みを有する。そして、ｎ＋型結晶シリコン４３２のキャリア密度は、１０１９ｃｍ－３以上である。
　ピラミッド構造ＰＹＭは、１μｍ程度の大きさを有し、略四角錐の形状からなる。
　このように、太陽電池４００は、異種基板４１０に垂直な方向にｐ－ｎ接合を有するとともに、表面にピラミッド構造ＰＹＭを有する。
　その結果、太陽電池４００は、表面における反射を低減して光を内部へ導入できるとともに、その導入した光を内部に閉じ込めることができる。そして、ｐ－ｎ接合中およびｐ－ｎ接合の近傍で発生した電子－正孔は、空乏層中の電界によって結晶シリコン４３０の厚み方向へ分離され、電子は、ｎ＋型結晶シリコン４３２側へ移動し、正孔は、裏面電極４２０側へ移動する。
　また、ｐ－ｎ接合から離れたｐ型結晶シリコン４３１中で発生した電子および正孔は、拡散によってそれぞれｎ＋型結晶シリコン４３２側および裏面電極４２０側へ移動する。
　そして、ｎ＋型結晶シリコン４３２側へ移動した電子は、ｎ＋型結晶シリコン４３２と酸化膜４４０との界面における再結合を抑制されてｎ＋型結晶シリコン４３２中を移動し、表面電極４５０に到達する。また、正孔は、裏面電極４２０へ到達する。これによって、電子および正孔は、発電に寄与する。
　図３４から図３７は、それぞれ、図３２および図３３に示す太陽電池４００の製造方法を説明するための第１～第４の工程図である。
　図３４を参照して、太陽電池４００の製造が開始されると、（１００）の面方位または（１１０）の面方位を有する単結晶シリコン基板５００をＲＣＡ洗浄し、その後、単結晶シリコン基板５００の表面を異方性エッチングして、マトリックス状に配置された複数の凹部５０１を単結晶シリコン基板５００の表面に形成する。この場合、複数の凹部５０１の各々は、単結晶シリコン基板５００の厚み方向に突出したピラミッド構造ＰＹＭからなる。
　そして、単結晶シリコン基板５００を約０．１％の希フッ酸に浸漬し、その後、単結晶シリコン基板５００を純水で１０分間洗浄する。これによって、単結晶シリコン基板５００の表面が水素によって終端される（図３４の工程（ａ）参照）。
　その後、単結晶シリコン基板５００を結晶製造装置１０のＸＹステージ１２に設置し、ＸＹステージ１２をＸ軸方向およびＹ軸方向に移動させながら液滴１４を初速度ｖ０で単結晶シリコン基板５００の全面に噴出する（図３４の工程（ｂ）参照）。この場合、液滴１４は、ｐ型シリコンの融液からなる。
　その結果、ｐ型シリコンからなる結晶シリコン５０２が単結晶シリコン基板５００上に形成される（図３４の工程（ｃ）参照）。
　図３５を参照して、工程（ｃ）の後、結晶シリコン５０２を単結晶シリコン基板５００から剥離すると、ピラミッド構造ＰＹＭが表面に形成された結晶シリコン５０２が得られる（図３５の工程（ｄ）参照）。
　そして、イオン注入によってＰ原子をピラミッド構造ＰＹＭが形成された表面側から結晶シリコン５０２に注入する。これによって、ｐ型結晶シリコン４３１とｎ＋型結晶シリコン４３２とからなる結晶シリコン４３０が形成される（図３５の工程（ｅ）参照）。
　その後、結晶シリコン４３０のｎ＋型結晶シリコン４３２側の全面を酸素雰囲気中で酸化し、酸化膜５０３を形成する（図３５の工程（ｆ）参照）。
　引き続いて、レジストを試料の全面に塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン５０４を形成する（図３５の工程（ｇ）参照）。
　図３６を参照して、工程（ｇ）の後、レジストパターン５０４をマスクとして酸化膜５０３をエッチングする。これによって、酸化膜４４０が形成される（図３６の工程（ｈ）参照）。
　その後、レジストパターン５０４をマスクとしてＡｌを蒸着し（図３６の工程（ｉ）参照）、レジストパターン５０４を除去する。その結果、表面電極４５０が形成される（図３６の工程（ｊ）参照）。
　図３７を参照して、工程（ｊ）の後、Ａｇを結晶シリコン４３０の裏面に蒸着し、裏面電極４２０を形成する（図３７の工程（ｋ）参照）。
　そして、試料を接着剤によって異種基板４１０に接着させる。これによって、太陽電池４００が完成する（図３７の工程（ｌ）参照）。この場合、加熱硬化型のシリコーン接着剤（たとえば、ダウ・コーニング）、および導電性ペースト（たとえば、銀ペーストおよび銅ペースト等）が接着剤として用いられる。
　シリコーン接着剤が接着剤として用いられる場合、シリコーン接着剤を異種基板４１０の全面に塗布し、その塗布したシリコーン接着剤の上に試料を置き、加熱する。これによって、シリコーン接着剤が硬化し、試料が異種基板４１０に接着する。
　また、導電性ペーストが接着剤として用いられる場合、導電性ペーストを異種基板４１０に印刷し、その印刷した導電性ペーストに試料を接着させ、導電性ペーストを乾燥する。これによって、試料が異種基板４１０に接着する。
　また、ボンディングフィルムによる転写（たとえば、日立化成ＨＩＡＴＴＡＣＨ）によって試料を異種基板４１０に接着してもよく、約１５０℃の加熱焼成を用いたフレキシブル基板への転写（たとえば、東洋インキＲＥＸＡＬＰＨＡ）によって試料を異種基板４１０に接着してもよい。
　このように、結晶製造装置１０を用いれば、表面にピラミッド構造ＰＹＭを有する結晶シリコン５０２を容易に作製できる。
　また、図３４から図３７に示す工程（ａ）～工程（ｌ）に従って太陽電池４００を製造する場合、結晶シリコン５０２を作製するための単結晶シリコン基板５００を１回作製すれば、その作製した単結晶シリコン基板５００を何回も使用できるので、１個の太陽電池４００を製造するごとにピラミッド構造ＰＹＭを形成するための異方性エッチングが不要である。
　さらに、図３４から図３７に示す工程（ａ）～工程（ｌ）に従って太陽電池４００を製造する場合、シリコンの塊をスライスする必要がないので、原料を節約できる。その結果、太陽電池のコストを低減できる。
　なお、上記においては、結晶シリコン５０２を単結晶シリコン基板５００から剥離した後に裏面電極４２０を形成すると説明したが、この発明の実施の形態においては、これに限らず、図３４に示す工程（ｃ）の後に裏面電極４２０を形成し、その後、結晶シリコン５０２を単結晶シリコン基板５００から剥離するようにしてもよい。つまり、図３７に示す工程（ｋ）を図３４に示す工程（ｃ）と図３５に示す工程（ｄ）との間に挿入してもよい。
　また、上記においては、結晶シリコン４３０は、ｐ型結晶シリコン４３１と、ｎ＋型結晶シリコン４３２とからなると説明したが、この発明の実施の形態においては、これに限らず、結晶シリコン４３０は、１００～２００μｍの厚みを有するｎ型結晶シリコンと、０．１μｍ～０．２μｍの厚みを有するｐ＋型結晶シリコンとからなっていてもよい。
　この場合、図３４に示す工程（ｂ）において、ｎ型シリコンからなる液滴１４が初速度ｖ０で単結晶シリコン基板５００上へ噴出され、図３５に示す工程（ｅ）において、Ｂがイオン注入によって結晶シリコン４３０へ注入される。
　図３８は、この発明の実施の形態による他の太陽電池の斜視図である。また、図３９は、図３８に示す線ＸＸＸＩＸ－ＸＸＸＩＸ間における太陽電池の断面図である。
　図３８および図３９を参照して、太陽電池４００Ａは、図３２および図３３に示す太陽電池４００の結晶シリコン４３０を結晶シリコン４３０Ａに代えたものであり、その他は、太陽電池４００と同じである。
　結晶シリコン４３０Ａは、図３３に示す結晶シリコン４３０にｐ＋型結晶シリコン４３３を追加したものであり、その他は、結晶シリコン４３０と同じである。
　ｐ＋型結晶シリコン４３０Ａは、多結晶シリコンまたは単結晶シリコンからなり、ｐ型結晶シリコン４３１および裏面電極４２０に接してｐ型結晶シリコン４３１と裏面電極４２０との間に形成される。そして、ｐ＋型結晶シリコン４３３は、１０１９ｃｍ－３以上のキャリア密度および０．１μｍ～０．２μｍの厚みを有する。
　太陽電池４００Ａにおいては、結晶シリコン４３０Ａは、ｐ＋型結晶シリコン４３３を裏面電極４２０側に有するので、裏面電極４２０側へ拡散した電子が裏面電極４２０で再結合するのを抑制する。また、結晶シリコン４３０Ａは、ｎ＋型結晶シリコン４３２を表面電極４５０側に有するので、表面電極４５０側へ拡散した正孔が表面電極４５０で再結合するのを抑制する。その結果、発電に寄与する電子数および正孔数を増加させることができ、太陽電池４００Ａの変換効率を向上できる。
　太陽電池４００Ａは、図３４から図３７に示す工程（ａ）～工程（ｌ）の工程（ｅ）と工程（ｆ）との間に、イオン注入によってＢを結晶シリコン４３０に注入する工程を追加した工程に従って製造される。
　また、太陽電池４００Ａを製造する場合、図３４に示す工程（ｃ）の後、イオン注入によってＢを結晶シリコン５０２中へ注入し、その後に、結晶シリコン５０２を単結晶シリコン基板５００から剥離するようにしてもよい。
　図４０は、この発明の実施の形態によるさらに他の太陽電池の斜視図である。また、図４１は、図４０に示す線ＸＸＸＸＩ－ＸＸＸＸＩ間における太陽電池の断面図である。
　図４０および図４１を参照して、太陽電池４００Ｂは、図３２および図３３に示す太陽電池４００の結晶シリコン４３０を結晶シリコン４３０Ｂに代えたものであり、その他は、太陽電池４００と同じである。
　結晶シリコン４３０Ｂは、多結晶シリコンまたは単結晶シリコンからなる。そして、結晶シリコン４３０Ｂは、裏面電極４２０と、酸化膜４４０および表面電極４５０とに接して裏面電極４２０と、酸化膜４４０および表面電極４５０との間に形成される。
　結晶シリコン４３０Ｂは、ｎ型結晶シリコン４３４と、ｐ＋型結晶シリコン４３５と、ｎ＋型結晶シリコン４３６とを含む。
　ｎ型結晶シリコン４３４は、１００μｍ～２００μｍの厚みを有するとともに、１０１６ｃｍ－３～１０１７ｃｍ－３のキャリア密度を有する。
　ｐ＋型結晶シリコン４３５は、０．１μｍ～０．２μｍの厚みを有するとともに、１０１９ｃｍ－３以上のキャリア密度を有する。
　ｎ＋型結晶シリコン４３６は、０．１μｍ～０．２μｍの厚みを有するとともに、１０１９ｃｍ－３以上のキャリア密度を有する。
　太陽電池４００Ｂは、太陽電池４００Ａと同様にして、ｐ＋型結晶シリコン４３５によって電子の再結合を抑制し、ｎ＋型結晶シリコン４３６によって電子の再結合を抑制する。
　したがって、太陽電池４００Ｂの変換効率を向上できる。
　太陽電池４００Ｂは、上述した太陽電池４００Ａの製造方法と同じ方法によって製造される。
　上記においては、ＴＦＴ２００は、単結晶シリコンからなる結晶シリコン２２０を備えると説明したが、この発明の実施の形態においては、これに限らず、ＴＦＴ２００は、単結晶ゲルマニウムからなる結晶ゲルマニウム、または単結晶シリコンゲルマニウムからなる結晶シリコンゲルマニウムを備えていてもよい。この場合、結晶ゲルマニウムは、所定の面方位を有する単結晶ゲルマニウム基板を基板１１として用いて結晶製造装置１０によって作製される。また、酸化膜２３０は、ＧｅＯ２からなる。
　また、太陽電池４００，４００Ａ，４００Ｂも、結晶シリコン４３０，４３０Ａ，４３０Ｂに代えて結晶ゲルマニウム、または結晶シリコンゲルマニウムを備えていてもよい。この場合、結晶ゲルマニウムは、多結晶ゲルマニウムまたは単結晶ゲルマニウムからなる。そして、結晶ゲルマニウムは、表面に複数の凹部５０１（図３４参照）が形成された単結晶ゲルマニウム基板を基板１１として用いて結晶製造装置１０によって作製される。また、酸化膜４４０は、ＧｅＯ２からなる。また、結晶シリコンゲルマニウムは、多結晶シリコンゲルマニウムまたは単結晶シリコンゲルマニウムからなる。そして、結晶シリコンゲルマニウムは、表面に複数の凹部５０１（図３４参照）が形成された単結晶シリコン基板または単結晶ゲルマニウム基板を基板１１として用いて結晶製造装置１０によって作製される。また、酸化膜４４０は、ＳｉＯ２またはＧｅＯ２からなる。
　さらに、この発明の実施の形態においては、結晶製造装置１０Ａ，１０Ｂ，１０Ｃのいずれかを用いてＴＦＴ２００および太陽電池４００，４００Ａ，４００Ｂを作製してもよい。
　結晶製造装置１０を用いて半導体デバイスを作製する場合、上述したように、フォトレジストおよびフォトリソグラフィを用いてパターンニングによって半導体層を作製する工程を液滴１４を噴出して半導体層を作製する工程に代えられるので、この発明による半導体デバイスの製造方法は、パターンニングを用いて作製可能な半導体層を液滴１４を基板に向けて噴出することによって作製する工程を備えるものであればよい。
　また、結晶製造装置１０を用いれば、上述したＴＦＴおよび太陽電池以外の半導体デバイスを容易に作製できる。たとえば、量子ドットを備えた記憶メモリを容易に作製できる。また、３次元ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）も容易に作製できる。
　なお、上記においては、結晶製造装置１０を用いたＴＦＴおよび太陽電池の作製について説明したが、この発明の実施の形態においては、これに限らず、結晶製造装置１０Ａ，１０Ｂ，１０Ｃを用いてＴＦＴおよび太陽電池等の半導体デバイスを作製してもよい。
　特に、結晶製造装置１０Ｃは、１回の液滴の噴出によって、一列に配列されたｎ個の結晶半導体層を作製できるので、基板１１をｎ個の結晶半導体層の配列方向と直交する方向へ移動させることによって、マトリックス状に配列されたＴＦＴを容易に作製できる。したがって、結晶製造装置１０Ｃは、マトリックス状に配列されたＴＦＴの作製に好適な結晶製造装置である。
　また、シリコン融液１３は、ｎ型ドーパントまたはｐ型ドーパントを含むシリコン融液からなっていてもよい。この場合、イオン注入を用いずに、ｎ型ポリシリコン膜５１，５２およびｐ型ポリシリコン膜５４，５５を液滴１４の１回の噴出によって作製でき、図１９および図２０に示す工程（ａ）～（ｇ）の工程数をさらに減少してＴＦＴを作製できる。
　さらに、シリンダ７，７０は、シリコン融液１３に代えて、シリコンゲルマニウム融液またはゲルマニウム融液を保持していてもよい。
　さらに、結晶製造装置１０，１０Ａ，１０Ｂ，１０Ｃにおいては、上述した電磁誘導による方法に限らず、弾性波または電界を用いて液滴１４（または液滴１４１）を噴出するようにしてもよい。この弾性波を用いて液滴１４（または液滴１４１）を噴出する方法は、トランスジューサによって弾性波をシリコン融液１３に印加し、その印加された弾性波によってシリコン融液１３を振動させて液滴１４（または液滴１４１）を小孔７１；７０１～７０ｎから噴出させる方法である。また、電界を用いて液滴１４（または液滴１４１）を噴出する方法は、電極とシリコン融液１３との間に電圧を印加し、静電誘導によって液滴１４（または液滴１４１）を噴出させる方法である。
　この発明の実施の形態においては、シリンダ７，７０は、「融液保持部」を構成する。
　また、小孔７１；７０１～７０ｎは、「噴出口」を構成し、小孔７０１～７０ｎは、「複数の微小孔」を構成する。
　さらに、バネ２、磁性体３、コイル４および電源回路５は、「噴出部」を構成する。
　さらに、ＸＹステージ１２は、「移動部」を構成する。
　さらに、ｎ型ポリシリコン膜５１，５２は、それぞれ、「第１の半導体領域」および「第２の半導体領域」を構成し、ｐ型ポリシリコン膜５４，５５は、それぞれ、「第１の半導体領域」および「第２の半導体領域」を構成する。
　さらに、結晶シリコン２２０，４３０，４３０Ａ，４３０Ｂの各々は、「半導体層」を構成し、ゲート電極２４０は、「電極」を構成する。
　さらに、ソース領域２２１は、「第１の領域」を構成し、ドレイン領域は、「第２の領域」を構成する。
　さらに、裏面電極４２０は、「第１の電極」を構成し、表面電極４５０は、「第２の電極」を構成する。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　この発明は、半導体の構成元素からなる融液を用いて結晶を製造する結晶製造装置およびそれを用いた半導体デバイスの製造方法に適用される。

Claims (20)

  1. 　基板と、
    　前記基板に対向して配置された噴出口を有し、半導体の構成元素からなる融液を保持する融液保持部と、
    　前記半導体の構成元素からなる液滴を前記融液保持部の前記噴出口から所望の初速度で前記基板に向けて噴出させる噴出部とを備える結晶製造装置。
  2. 　前記液滴が前記基板に着弾したときの前記基板の温度を検出する温度検出部と、
    　前記温度検出部によって検出された温度が前記基板の融点よりも低くなる量および／または速度に前記液滴の量および／または前記初速度を制御する制御部とをさらに備える、請求項１に記載の結晶製造装置。
  3. 　前記温度検出部は、
    　前記基板にレーザ光を照射し、前記レーザ光の干渉の結果生じる反射光の光強度と時間との関係を示す第１の光強度特性を測定する光強度測定部と、
    　外部から受けた入力データに基づいて、前記基板と同じ熱負荷が加えられたときの仮想基板における前記光強度と時間との関係を示し、かつ、前記第１の光強度特性に最も近い第２の光強度特性を演算するとともに、前記演算した第２の光強度特性を有する前記仮想基板の温度の時間変化を内部に再現した再現基板を出力する演算部と、
    　前記演算部から出力された前記再現基板の各時間における温度を前記基板の温度として出力する温度出力部とを含む、請求項２に記載の結晶製造装置。
  4. 　前記噴出口は、四角形からなる前記基板の任意の辺に沿って配列され、前記液滴を噴出するための複数の微小孔からなる、請求項１に記載の結晶製造装置。
  5. 　前記複数の微小孔の配列方向に略直交する方向へ前記基板を移動させる移動部をさらに備える、請求項４に記載の結晶製造装置。
  6. 　前記融液および前記液滴の各々は、シリコン融液、シリコンゲルマニウム融液およびゲルマニウム融液のいずれかからなる、請求項１に記載の結晶製造装置。
  7. 　半導体と異なる材料からなる異種基板および半導体基板のいずれかからなる基板上に形成された半導体層、前記基板上に形成された絶縁層、および前記基板上に形成された半導体層／絶縁層のいずれかからなる下地層を作製する第１のステップと、
    　半導体の構成元素からなる液滴を所望の初速度で前記基板上の所望の位置へ噴出して結晶半導体層を作製する第２のステップと、
    　前記作製された結晶半導体層および／または前記下地層を用いて半導体デバイスを作製する第３のステップとを備える半導体デバイスの製造方法。
  8. 　前記第１のステップは、
    　前記基板上にゲート電極を作製する第１のサブステップと、
    　前記ゲート電極上に絶縁層を作製する第２のサブステップと、
    　前記絶縁層上にドーパントを含む第１および第２の半導体領域を作製する第３のサブステップとを含み、
    　前記第２のステップにおいて、前記結晶半導体層は、前記第１および第２の半導体領域に接し、かつ、前記ゲート電極上に位置するように前記液滴を噴出して作製される、請求項７に記載の半導体デバイスの製造方法。
  9. 　前記第１のステップは、
    　非晶質層を前記基板上に作製する第１のサブステップと、
    　前記非晶質層上に絶縁層を作製する第２のサブステップとを含み、
    　前記第２のステップにおいて、前記結晶半導体層は、前記液滴を前記絶縁層上に噴出して前記非晶質層が結晶化することによって作製される、請求項７に記載の半導体デバイスの製造方法。
  10. 　前記第２のステップは、
    　保持基板と前記保持基板上に形成された剥離層とからなる前記下地層上に前記液滴を噴出して第１の結晶粒を作製する第１のサブステップと、
    　前記保持基板の面内方向において既に作製された結晶粒に接するように前記液滴を前記下地層上へ噴出して第２の結晶粒を作製する第２のサブステップと、
    　所望の面積を有する前記結晶半導体層が前記下地層上に作製されるまで前記第２のサブステップを繰り返し実行する第３のサブステップとを含む、請求項７に記載の半導体デバイスの製造方法。
  11. 　半導体と異なる材料からなる異種基板と、
    　前記異種基板に接して形成され、結晶相からなる半導体層と、
    　前記半導体層に接して前記半導体層上に形成された酸化膜と、
    　前記酸化膜に接して前記酸化膜上に形成された電極とを備え、
    　前記半導体層は、
    　第１の導電型を有する第１の領域と、
    　前記異種基板の面内方向において前記第１の領域から離れた位置に形成され、前記第１の導電型を有する第２の領域と、
    　前記異種基板の面内方向において前記第１の領域と前記第２の領域との間に配置され、前記第１および第２の領域と前記酸化膜とに接して形成されたチャネル領域とを含む、半導体デバイス。
  12. 　前記異種基板は、熱可塑性樹脂からなり、
    　前記半導体層は、前記異種基板に埋め込まれている、請求項１１に記載の半導体デバイス。
  13. 　前記半導体層は、１つの方向に配向した単結晶相からなる、請求項１１に記載の半導体デバイス。
  14. 　半導体と異なる材料からなる異種基板と、
    　前記異種基板上に配置され、結晶相からなる半導体層と、
    　前記半導体層の前記異種基板側の表面に接して形成された第１の電極と、
    　前記半導体層の前記異種基板側の表面と反対側の表面に接して形成され、前記異種基板の面内方向に任意の間隔で配置された複数の線状金属からなる第２の電極とを備え、
    　前記半導体層は、前記異種基板に垂直な方向にｐ－ｎ接合を有するとともに、前記第１の電極から前記第２の電極の方向へ突出したピラミッド構造を前記反対側の表面に有する、半導体デバイス。
  15. 　前記半導体層は、多結晶シリコン、単結晶シリコン、多結晶シリコンゲルマニウム、単結晶シリコンゲルマニウム、多結晶ゲルマニウムおよび単結晶ゲルマニウムのいずれかからなる、請求項１４に記載の半導体デバイス。
  16. 　単結晶からなる半導体基板の表面を水素で終端する第１のステップと、
    　半導体の構成元素からなる液滴を所望の初速度で前記半導体基板上の前記水素によって終端された表面の所望の位置へ噴出して結晶半導体層を作製する第２のステップと、
    　前記結晶半導体層を前記半導体基板から剥離する第３のステップと、
    　前記剥離された結晶半導体層を半導体と異なる異種基板に固定して半導体デバイスを作製する第４のステップとを備える半導体デバイスの製造方法。
  17. 　前記第４のステップは、
    　前記剥離された結晶半導体層を前記異種基板に固定する第１のサブステップと、
    　前記異種基板の面内方向における前記結晶半導体層の一方端側の第１の領域と前記結晶半導体層の他方端側の第２の領域とに前記結晶半導体層の導電型と異なる導電型を有する第１および第２の半導体領域を形成する第２のサブステップと、
    　前記結晶半導体層の前記第１および第２の半導体領域以外の領域に接して酸化膜を形成する第３のサブステップと、
    　前記酸化膜に接して電極を形成する第４のサブステップとを含む、請求項１６に記載の半導体デバイスの製造方法。
  18. 　前記第１のサブステップにおいて、前記結晶半導体層は、熱可塑性樹脂からなる前記異種基板に埋め込まれる、請求項１７に記載の半導体デバイスの製造方法。
  19. 　前記第１のステップは、
    　前記半導体基板の一主面に前記半導体基板の厚み方向へ突出した略ピラミッド構造からなる複数の孔を形成する第１のサブステップと、
    　前記複数の孔が形成された前記半導体基板の前記一主面を水素で終端する第２のサブステップとを含み、
    　前記第４のステップは、
    　前記剥離された結晶半導体層の厚み方向にｐ－ｎ接合を形成するサブステップと、
    　前記結晶半導体層の面内方向に任意の間隔で配置された複数の線状金属からなる第１の電極を前記結晶半導体層のピラミッド構造を有する一方の表面に形成するサブステップと、
    　前記結晶半導体層の前記一方の表面と反対側の他方の表面に第２の電極を形成するサブステップと、
    　前記結晶半導体層を前記異種基板に固定するサブステップとを含む、請求項１６に記載の半導体デバイスの製造方法。
  20. 　前記固定するサブステップにおいて、前記結晶半導体層は、前記異種基板に接着される、請求項１９に記載の半導体デバイスの製造方法。
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