WO2010021040A1 - 情報処理装置及び情報処理装置の制御方法 - Google Patents

情報処理装置及び情報処理装置の制御方法 Download PDF

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    • G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
    • G06F11/2005—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication controllers

Definitions

  • SVP and each processor are connected by a duplex bus consisting of a simple system bus and a diagnostic bus, and the function of the processor in which a failure has occurred is backed up by another processor connected to the duplex bus and processing continues.
  • a duplex bus consisting of a simple system bus and a diagnostic bus
  • Processor systems are known.
  • the SVP 400 cannot control and set the LSI # 0 by the control command.
  • the SVP 400 cannot transmit a control command to the LSI # 0 via the LSI 500 other than the LSI # 0. Therefore, the LSI # 0 is not controlled and set, and as a result, the information processing apparatus may cause an abnormality that causes the start and stop.
  • (2) Second problem For example, when the system scale of the information processing apparatus increases, for example, when the number of LSIs 500 included in the information processing apparatus is large, the SVP 400 executes the same control settings for all the LSIs 500.
  • the load on the SVP 400 increases in proportion to the number of LSIs 500 to be controlled. For example, as shown in T110 to T113 of FIG. 17, when the SVP 400 performs the same control setting for each of the LSIs # 0 to # 3, in the conventional technique, the SVP 400 is connected to each LSI 500 via the serial bus 600. A control command is transmitted to the BusCtrl 503 and set for control. As described above, in the conventional technique, since the SVP 400 individually transmits a control command to each LSI, the load on the SVP 400 increases as the system scale increases.
  • the present invention also provides a control circuit in which an access failure occurs via another control circuit accessible by the system control device when an access failure occurs between serial buses connecting the system control device and the control circuit. It is an object of the present invention to provide a method for controlling an information processing apparatus that can access and set information.
  • Another object of the present invention is to provide a control method for an information processing apparatus that can reduce the load on the system control apparatus when the system control apparatus performs the same control settings for all control circuits.
  • the control method of the information processing apparatus is a control method of an information processing apparatus including a system control device and a plurality of control circuits, and the system control device is connected to each control circuit and the first signal line.
  • Each control circuit is connected to another control circuit other than its own control circuit via a second signal line, and the system control device is connected to the control circuit via the first signal line.
  • a control signal including a command for controlling and setting all of the control circuits other than the control circuit or the plurality of control circuits, and the control circuit is transmitted from the system control device through the first signal line.
  • a control signal is received, and a command included in the received control signal is transferred to the control circuit to be controlled via the second signal line. Further, the control circuit subject to control setting controls and sets its own control circuit in accordance with the transferred command.
  • the information processing apparatus selects, for example, a representative control circuit when the system control apparatus sets all control setting targets of a plurality of control circuits, and the system control apparatus transmits a control command to the representative control circuit. Send. Further, a representative control circuit transfers a control command used for control setting of other control circuits. As a result, the information processing apparatus can reduce the load of command exchange processing in the control setting of the system control apparatus, and can shorten the time required for setting the control circuit.
  • FIG. 1 is a diagram showing a basic configuration of the information processing apparatus.
  • the information processing apparatus includes a system control device 1 and a plurality of control circuits 2.
  • a system controller 1 is connected to each control circuit 2 (control circuits 2-0, 2-1, 2-2, 2-3) via a signal line 6 (first signal line).
  • each control circuit 2 has its own signal line 7 (signal lines 7-0, 7-1, 7-2, 7-3, 7-4, 7-5) as a second signal line. It is mutually connected with other control circuits other than the control circuit.
  • the system control apparatus 1 includes a control signal transmission unit 8 and a response signal reception unit 9.
  • the control circuit 2 includes a control setting unit 3, a signal transmission / reception unit 4, and a signal transfer unit 5.
  • the control setting unit 3 receives a control command from the signal transmitting / receiving unit 4 and performs control setting of the control circuit 2 in accordance with the received control command. Further, the control setting unit 3 performs control to transfer a control command to the other control circuit 2 via the signal line 7 in accordance with the transfer instruction information included in the control signal. As a result, the system control apparatus 1 can transfer a control command to the control circuit 2-0 via the signal line 6 via, for example, the control circuit 2-1 and the signal line 7-0. That is, the system control apparatus 1 can transmit a control command to each control circuit 2 through the signal line 6 or a plurality of communication routes via the signal line 6 and the signal line 7.
  • the SMBusCtrl 21 transmits a response signal to the SVP 10 via the SMBus 11 and receives a control signal transmitted from the SVP 10.
  • SMBusCtrl # 0 receives a control signal including a control command transmitted from SVP 10 via SMBus # 0, and transmits a response signal to SVP10.
  • SMBusCtrl # 1, SMBusCtrl # 2, and SMBusCtrl # 3 are connected to the SMBusCtrl 21 of the other LSI 20 via the corresponding SMBus (SMBus # 1 to # 6), and transmit / receive serial data to / from the other LSI 20 It can be performed.
  • the Reg 22 is a control register for reading various control settings and control information in the LSI 20.
  • the Reg 22 includes an indirect access register that is a register for performing control setting for transferring a control command to another LSI 20.
  • the SMB transfer circuit 23 has a function of setting transfer of the control command received from the SMBusCtrl 21 to another LSI 20. Note that the SMB transfer circuit may include the Reg 22.
  • FIG. 4 is a diagram showing a processing flow of the first embodiment of the information processing apparatus.
  • the SVP 10 starts control processing for each LSI 20, the SVP 10 transmits a control command to the LSI 20 via the SMBus 11 (step S1).
  • the SVP 10 determines whether an abnormality has occurred in access to the LSI 20 (step S2).
  • the SVP 10 selects the LSI 20 that transfers a control command to this LSI (hereinafter, target LSI) 20 (step S 3). If the SVP 10 determines that the access to the LSI 20 is normal, the LSI 20 performs control setting according to the control command transmitted from the SVP 10 (step S9).
  • the SVP 10 selects the LSI # 0 as the representative LSI 20, for example.
  • the control signal transmission unit 101 (see FIG. 3) of the SVP 10 transmits a control signal including a control command for setting all the LSIs 20 in FIG. 7 to LSI # 0, and broadcasts the control command. Instruct transfer.
  • SMBusCtrl # 0, which is a signal transmission / reception means included in LSI # 0, receives a control signal including a control command (T10).
  • the SMB transfer circuit 23, which is a signal transfer means included in the LSI # 0, receives a control signal including the control command from the SMBusCtrl # 0 (T11).
  • the SMB transfer circuit 23 sends to the Reg 22 a control command related to the control setting for the LSI 20 included in the received control signal (T12). Further, the SMB transfer circuit 23 executes a control process for transferring a control command to all the LSIs 20 that are broadcast transfer targets. Specifically, the SMB transfer circuit 23 sends control commands to SMBusCtrl # 1 to # 3 in order to transfer the control commands to other LSIs 20 other than the own LSI 20 (T13, T14, T15).
  • the SMBusRegister 22 when performing broadcast write, does not write to Data # 2 and Data # 3. In addition, when the SMBusRegister 22 reads data from another LSI 20 via the SNBus # 2 and # 3, the read data is stored in the Data # 2 and Data # 3.
  • LSI # 0 issues an SMBus command via SMBusCtrl # 1 (transmits the SMBus command to LSI # 1).
  • the SVP 10 writes “1” to the BCEn 209 of the LSI # 0. Then, the SVP 10 writes “1” to the bits of the Valid 201 corresponding to the SMBusCtrl 21 connected to the LSIs # 1, # 2, and # 3 of the LSI # 0.
  • the representative LSI 20 (LSI # 0) issues an SMBus command to all other LSIs 20 via SMBusCtrl # 1, # 2, and # 3. Further, the SVP 10 accesses the register in the LSI # 0 and controls and sets the LSI # 0 in the same manner as the LSI # 0 accesses the register of the other LSI 20.
  • FIG. 9 is a diagram showing the basic configuration of the third embodiment and the fourth embodiment of the information processing apparatus.
  • the basic configuration of the SVP 10 is the same as the configuration shown in FIG.
  • FIG. 10 is a diagram showing a processing flow of the third embodiment of the information processing apparatus.
  • the SVP 10 starts control processing for the LSI 30, the SVP 10 transmits a control command to the LSI 30 via the SMBus 11 (step S20).
  • the SVP 10 determines whether an abnormality has occurred in access to the LSI 30 (step S21).
  • the SVP 10 selects the LSI 30 that transfers a control command to this LSI (hereinafter, target LSI) 30 (step S22).
  • target LSI control command to this LSI
  • the control signal transmission unit 101 transmits the control signal to LSI # 1 via SMBus # 0 (T31).
  • the control signal includes information for instructing transfer of the control command to LSI # 0.
  • the SMBusCtrl # 0 of the LSI # 1 that has received the control signal sends the received control signal to the Reg32 (T32), and the Reg32 sends the control command included in the control signal to the packet generation unit 35 (T33).
  • the packet generator 35 generates packet data including the control command received from the Reg 32, and sends the packet data to the packet transmitter / receiver 34 (T34).
  • the packet generation unit 35 includes a plurality of PacketGen 315, a HardWire 316, a plurality of logic circuits, and the like.
  • the packet transmitting / receiving unit 34 includes a slave access unit 340 and a master access unit 341. Below, the internal structure of the packet generation part 35 and the packet transmission / reception part 34 is demonstrated.
  • the SMBusRegister 32 includes a plurality of registers such as OtherReg300, Valid301, TargetID302, SMBusAdr303, Command304, Data305, Data306, Data307, Data308, BCEn309, and Status310.
  • Data 305 indicates Data # 1 & BC
  • Data 306 indicates Data # 2
  • Data 307 indicates Data # 3
  • Data 308 indicates Data # 0.
  • the SVP 10 accesses the register of each LSI 30 via the SMBus # 0 in FIG.
  • the SVP 10 and the LSI 30 execute the following operations.
  • the packet generation unit 35 sets the ID value of LSI # 1 as the TID of the packet 80, the ID value of LSI # 0 as the SID, and the ID unique to the packet 80 as the UID in the transmission packet generation process. Further, the packet generation unit 35 sets the access type such as “Read” or “Write” in Command, and the SMBus address of the register to be accessed in Address. In addition, when the access type is “Write”, the packet generation unit 35 sets data to be written to Data.
  • LSI # 0 holds the status of the executed SMBus operation (packet transmission operation for LSI # 1) in Status 310 of LSI # 0.
  • the packet generation unit 35 of LSI # 0 generates a packet based on the value set in the TargetID 302, and the packet transmission / reception unit 34 has the ID written in the packet TID. Issued to all LSIs 30. LSI # 0 also generates and issues a packet to its own LSI # 0.
  • the processing of each LSI 30 and SVP 10 after the packet issuance is the same as the processing (3-4) to (3-10) described above, and a description thereof is omitted.

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Abstract

　システム制御装置１が、信号線６を介して、制御回路２（２－０乃至２－３）に対して自制御回路２以外の制御回路２又は複数の制御回路２の全てを制御設定するコマンドを含む制御信号を送信する制御信号送信手段８を備える。また、各々の制御回路２が、システム制御装置１の制御信号送信手段８から送信された制御信号を受信する信号受信手段４と、受信された制御信号に含まれるコマンドを、信号線７（７－０乃至７－５）を介して制御設定対象の制御回路２に対して転送する信号転送手段５と、信号受信手段５によって受信された制御信号に含まれるコマンド又は自制御回路２以外の他の制御回路２から転送されたコマンドに従って、自制御回路２を制御設定する制御設定手段３とを備える。

Description

情報処理装置及び情報処理装置の制御方法
　本発明は、システム制御装置と複数の制御回路とを備える情報処理装置及び情報処理装置の制御方法に関する。
　複数の制御回路（以下、ＬＳＩとも記す）と、各ＬＳＩを管理及び制御するシステム制御装置（以下、ＳＶＰ（Ｓｅｒｖｉｃｅ　Ｐｒｏｃｅｓｓｏｒ）とも記す）と備えるサーバが存在する。このようなサーバ等の情報処理装置は、ＳＶＰと各ＬＳＩをＩ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）等のシステム制御シリアルバスで接続し、ＳＶＰがシステム制御シリアルバスを介して各ＬＳＩを管理及び制御する。
　なお、ＳＶＰと各プロセッサ間とが単純なシステムバスと診断バスからなる二重化バスで接続され、故障が発生したプロセッサの機能を二重化バスに接続された他のプロセッサがバックアップして処理を継続するマルチプロセッサシステムが知られている。
　また、マルチノード情報処理装置において、ＳＶＰからクロスバに初期化命令を出力し、その出力後、クロスバから各ノードに初期化命令が出力され、それによりツリー状に初期化命令が出力される方法が知られている。
特開平６－５２１３０号公報 特開２００７－１２８２８５号公報
　図１６、図１７は、それぞれ、本発明者が検討した第１の課題、第２の課題を示す図である。図１６は、従来のシステム制御シリアルバスによる情報処理装置において、ＳＶＰ４００からアクセス不能のＬＳＩ５００が発生した場合の動作を示す。また、図１７は、図１６と同システムにおいて、ＳＶＰ４００が複数のＬＳＩ５００に同一設定を行う場合のアクセス動作を示す。
　図１６及び図１７において、ＳＶＰ４００は、複数のＬＳＩ５００とシリアルバス６００を介して接続されている。すなわち、各々のＬＳＩ５００がシリアルバス６００を介して１台のＳＶＰ４００と接続されている。さらに、各ＬＳＩ５００は、パケット送受信部５０１、Ｒｅｇ５０２、ＢｕｓＣｔｒｌ５０３を備えている。なお、ＬＳＩ５００は、ＬＳＩ＃０、ＬＳＩ＃１、ＬＳＩ＃２、ＬＳＩ＃３を代表して示す。
　ＳＶＰ４００は、シリアルバス６００を介して接続されている各ＬＳＩ５００を管理及び制御するシステム制御装置である。ＬＳＩ５００は、情報処理装置情報処理装置において、各種制御処理や演算処理等を行う制御回路である。パケット送受信部５０１は、他のＬＳＩ５００のパケット送受信部５０１間とデータバス７００を介して、パケットデータを送受信する機能部である。
　Ｒｅｇ５０２は、ＬＳＩ５００内の各種制御の設定や制御情報等の読出しを行う制御用レジスタである。ＢｕｓＣｔｒｌ５０３は、シリアルバス６００を介して、ＳＶＰ４００から送信される制御コマンドを受信し、ＳＶＰ４００へ応答信号等を送信するシリアルデータを送受信制御する。
　以下に、図１６、図１７を参照して、第１の課題、第２の課題を説明する。
（１）第１の課題：制御回路（ＬＳＩ５００）のシリアルバスコントローラ（ＢｕｓＣｔｒｌ５０３）又はＬＳＩ５００とＬＳＩ５００とを接続するシリアルバス６００が故障すると、システム制御装置（ＳＶＰ４００）が、ＬＳＩ５００に対して制御設定することができなくなる。具体的には、図１６において、情報処理装置の電源パワーオン後、ＳＶＰ４００が、ＬＳＩの初期設定を行うために、ＬＳＩ＃０に対して、シリアルバス６００を介して制御コマンドを送信する（Ｔ１００を参照）。ここで、ＬＳＩ＃０のＢｕｓＣｔｒｌ５０３が故障していると、ＳＶＰ４００は、上記制御コマンドによってＬＳＩ＃０を制御設定することができない。また、図１６に示す情報処理装置の構成例では、ＳＶＰ４００は、上記ＬＳＩ＃０以外のＬＳＩ５００を経由してＬＳＩ＃０に対して制御コマンドを送信することができない。従って、ＬＳＩ＃０が制御設定されなくなり、その結果、情報処理装置が起動停止等を招く異常を起こす場合がある。
（２）第２の課題：例えば、情報処理装置が備えるＬＳＩ５００の数が多い等、情報処理装置のシステム規模が大きくなると、特に、ＳＶＰ４００が全てのＬＳＩ５００に対して同じ内容の制御設定を実行する場合に、制御設定対象のＬＳＩ５００の数に比例してＳＶＰ４００の負荷が大きくなる。例えば、図１７のＴ１１０乃至Ｔ１１３に示すように、ＳＶＰ４００がＬＳＩ＃０乃至＃３の各々に対して同じ内容の制御設定を行う際、従来技術では、ＳＶＰ４００は、シリアルバス６００を介し、各ＬＳＩ５００のＢｕｓＣｔｒｌ５０３に対して制御コマンドを送信して制御設定する。このように、従来技術では、ＳＶＰ４００が各々のＬＳＩに対して個別に制御コマンドを送信するので、システム規模が大きくなると、ＳＶＰ４００の負荷が大きくなる。
　本発明は、システム制御装置と制御回路とを接続するシリアルバス間のアクセス障害が発生した際に、システム制御装置が、アクセス可能な他の制御回路を介してアクセス障害が発生した制御回路にアクセスして制御設定することができる情報処理装置の提供を目的とする。
　また、本発明は、システム制御装置が全ての制御回路に対して同じ内容の制御設定を行う際のシステム制御装置の負荷を低減することができる情報処理装置の提供を目的とする。
　また、本発明は、システム制御装置と制御回路とを接続するシリアルバス間のアクセス障害が発生した際に、システム制御装置が、アクセス可能な他の制御回路を介してアクセス障害が発生した制御回路にアクセスして制御設定することができる情報処理装置の制御方法の提供を目的とする。
　また、本発明は、システム制御装置が全ての制御回路に対して同じ内容の制御設定を行う際のシステム制御装置の負荷を低減することができる情報処理装置の制御方法の提供を目的とする。
　本情報処理装置は、システム制御装置と複数の制御回路とを備える情報処理装置であって、前記システム制御装置が、各々の制御回路と第１の信号線を介して接続され、各々の制御回路が、自制御回路以外の他の制御回路と第２の信号線を介して接続され、前記システム制御装置が、前記第１の信号線を通じて、前記制御回路に対して、該制御回路以外の制御回路又は前記複数の制御回路の全てを制御設定するコマンドを含む制御信号を送信する制御信号送信手段を備える。また、各々の制御回路が、前記第１の信号線を通じて前記システム制御装置の前記制御信号送信手段から送信された制御信号を受信する信号受信手段と、前記受信された制御信号に含まれるコマンドを、前記第２の信号線を介して、制御設定対象の制御回路に対して転送する信号転送手段と、前記信号受信手段によって受信された制御信号に含まれるコマンド又は自制御回路以外の他の制御回路から転送されたコマンドに従って、自制御回路を制御設定する制御設定手段とを備える。
　また、本情報処理装置の制御方法は、システム制御装置と複数の制御回路とを備える情報処理装置の制御方法であって、前記システム制御装置が、各々の制御回路と第１の信号線を介して接続され、各々の制御回路が、自制御回路以外の他の制御回路と第２の信号線を介して接続され、前記システム制御装置が、前記第１の信号線を通じて、前記制御回路に対して、該制御回路以外の制御回路又は前記複数の制御回路の全てを制御設定するコマンドを含む制御信号を送信し、前記制御回路が、前記第１の信号線を通じて前記システム制御装置から送信された制御信号を受信し、前記受信された制御信号に含まれるコマンドを、前記第２の信号線を介して、制御設定対象の制御回路に対して転送する。また、前記制御設定対象の制御回路が、前記転送されたコマンドに従って、自制御回路を制御設定する。
　本情報処理装置は、例えば、システム制御装置と制御回路のシリアルバス間のアクセス障害が発生したときに、システム制御装置が、アクセス可能な他の制御回路を介してアクセス障害が発生した制御回路にアクセスする。これにより、システム制御装置が、他の制御回路を介して制御設定対象の制御回路に対して制御コマンドを送信することができるので、アクセス障害が発生した制御回路の制御設定を行うことができる。その結果、本情報処理装置は、情報処理装置に重大な影響を及ぼす障害を回避することができ、情報処理装置の信頼性が向上する。
　さらに、本情報処理装置は、例えば、システム制御装置が複数の制御回路の全ての制御設定対象の設定を行う際に、代表の制御回路を選択し、システム制御装置が代表の制御回路に制御コマンドを送信する。さらに、代表の制御回路が、その他の制御回路の制御設定に用いる制御コマンドを転送する。その結果、本情報処理装置は、システム制御装置の制御設定におけるコマンドやり取りの処理の負荷を低減することができ、また、制御回路の設定に要する時間を短縮することができる。
本情報処理装置の基本構成を示す図である。 本情報処理装置の第１の実施例及び第２の実施例の基本構成を示す図である。 ＳＶＰの基本構成を示す図である。 本情報処理装置の第１の実施例の処理フローを示す図である。 本情報処理装置の第１の実施例の動作を示す図である。 本情報処理装置の第２の実施例の処理フローを示す図である。 本情報処理装置の第２の実施例の動作を示す図である。 制御回路の詳細な回路構成の例を示す図である。 本情報処理装置の第３の実施例及び第４の実施例の基本構成を示す図である。 本情報処理装置の第３の実施例の処理フローを示す図である。 本情報処理装置の第３の実施例の動作を示す図である。 本情報処理装置の第４の実施例の処理フローを示す図である。 本情報処理装置の第４の実施例の動作を示す図である。 制御回路の詳細な回路構成の例を示す図である。 パケットデータのパケットフォーマット例を示す図である。 本発明者が検討した第１の課題を示す図である。 本発明者が検討した第２の課題を示す図である。
符号の説明
　　１　システム制御装置
　　２－０、２－１、２－２、２－３　制御回路
　　３　制御設定手段
　　４　信号送受信手段
　　５　信号転送手段
　　６　第１の信号線
　　７－０、７－１、７－２、７－３、７－４、７－５　第２の信号線
　　８　制御信号送信手段
　　９　応答信号受信手段
　図１は、本情報処理装置の基本構成を示す図である。本情報処理装置は、システム制御装置１と複数の制御回路２とを備える。図１において、システム制御装置１は、各々の制御回路２（制御回路２－０、２－１、２－２、２－３）と信号線６（第１の信号線）を介して接続されている。また、各々の制御回路２は、第２の信号線である信号線７（信号線７－０、７－１、７－２、７－３、７－４、７－５）を介して自制御回路以外の他の制御回路と相互に接続されている。システム制御装置１は、制御信号送信手段８と応答信号受信手段９を備える。また、制御回路２は、制御設定手段３と信号送受信手段４と信号転送手段５とを備える。
　システム制御装置１が備える制御信号送信手段８は、シリアルバスである信号線６を介して、各制御回路２に対して、制御回路２を制御設定するコマンド（以下、制御コマンドと記す）を含む制御信号を送信する。制御信号送信手段８は、例えば、制御回路２に対して、制御回路２以外の制御回路又は複数の制御回路２の全てを制御設定するコマンドを含む制御信号を送信する。また、応答信号受信手段９は、各制御回路２から送信される、上記制御信号に対する応答信号を受信する。
　制御回路２が備える信号送受信手段４は、上記システム制御装置１の制御信号送信手段８から送信された制御信号を受信する。また、信号送受信手段４は、上記受信された制御信号に対する応答信号をシステム制御装置１の応答信号受信手段９に対して送信する。制御設定手段３は、上記信号送受信手段４によって受信された制御信号に含まれる制御コマンド又は自制御回路以外の他の制御回路から転送されたコマンドに従って、自制御回路を制御設定（例えば制御回路２の初期化設定等の制御設定）する。信号転送手段５は、制御設定手段３の指示に従い、信号線７を介して、上記信号送受信手段４によって受信された制御コマンドを含む信号を、制御設定対象の他の制御回路２の信号転送手段５に対して転送する。なお、信号線７が、シリアルバスやデータバス等に用いられる信号線であっても良い。
　次に、図１に示す本情報処理装置の動作を説明する。システム制御装置１は、制御回路２に接続された信号線６を介して、制御回路２を制御設定（例えば、動作設定やログ情報収集等をする設定等）する制御コマンドを含む制御信号を制御回路２に送信する。上記制御信号は、さらに、制御コマンドを他の制御回路２へ転送することを指示する情報（転送指示情報）を含んでいる。制御回路２は、信号線６を介して、システム制御装置１から送信された、制御コマンドを含む制御信号を信号送受信手段４で受信する。その制御信号を受信した信号送受信手段４は、受信した制御信号に含まれる制御コマンドを制御設定手段３に送る。制御設定手段３は、信号送受信手段４から制御コマンドを受け取り、受け取った制御コマンドに従って、制御回路２の制御設定を行う。また、制御設定手段３は、上記制御信号に含まれる転送指示情報に従って、信号線７を介して、他の制御回路２に対して制御コマンドを転送する制御を行う。これにより、システム制御装置１は、信号線６を介して、例えば制御回路２－１、信号線７－０経由で制御回路２－０へ制御コマンドを転送することができる。すなわち、システム制御装置１は、信号線６、もしくは、信号線６及び信号線７を介した複数の通信ルートにより、各制御回路２に対して制御コマンドを送信することができる。
　図２は、本情報処理装置の第１の実施例及び第２の実施例の基本構成を示す図であり、図３は、図２中のＳＶＰ１０の基本構成を示す図である。以下、図２に示す基本構成について説明する。
　ＳＶＰ１０は、複数のＬＳＩ２０とシリアルバスであるＳＭＢｕｓ１１（以下、ＳＭＢｕｓ＃０と記す）を介して接続されている。ＳＭＢｕｓ＃０は、図１中の信号線６に対応する。さらに、ＬＳＩ２０は、複数のＳＭＢｕｓＣｔｒｌ２１、Ｒｅｇ２２、ＳＭＢ転送回路２３を備えている。なお、図中の符号２１は、ＳＭＢｕｓＣｔｒｌ＃０、ＳＭＢｕｓＣｔｒｌ＃１、ＳＭＢｕｓＣｔｒｌ＃２、ＳＭＢｕｓＣｔｒｌ＃３を代表して示す。また、ＬＳＩ２０のＳＭＢｕｓＣｔｒｌ＃ｎ（ｎは０～３の整数を表す）は、他のＬＳＩ２０のＳＭＢｕｓＣｔｒｌ＃ｎに接続されている。
　ＳＭＢｕｓＣｔｒｌ２１は、ＳＭＢｕｓ１１を介してＳＶＰ１０へ応答信号を送信し、また、ＳＶＰ１０から送信される制御信号を受信する。例えば、ＳＭＢｕｓＣｔｒｌ＃０は、ＳＭＢｕｓ＃０を介して、ＳＶＰ１０から送信される制御コマンドを含む制御信号を受信し、ＳＶＰ１０へ応答信号を送信する。ＳＭＢｕｓＣｔｒｌ＃１、ＳＭＢｕｓＣｔｒｌ＃２及びＳＭＢｕｓＣｔｒｌ＃３は、対応するＳＭＢｕｓ（ＳＭＢｕｓ＃１乃至＃６）を介して、他のＬＳＩ２０のＳＭＢｕｓＣｔｒｌ２１と接続されており、他のＬＳＩ２０との間でシリアルデータの送受信を行うことができる。
　Ｒｅｇ２２は、ＬＳＩ２０内の各種制御の設定や制御情報等の読出しを行う制御用レジスタである。Ｒｅｇ２２は、制御コマンドを他のＬＳＩ２０に転送するための制御設定を行うレジスタである間接アクセス用レジスタを含む。ＳＭＢ転送回路２３は、ＳＭＢｕｓＣｔｒｌ２１から受信した制御コマンドを他のＬＳＩ２０へ転送設定を行う機能を備える。なお、ＳＭＢ転送回路がＲｅｇ２２を備えるようにしてもよい。
　本情報処理装置が図２に示す構成をとることにより、ＳＶＰ１０が、１つの送信先のＬＳＩ２０へ制御コマンドを送信する際、他のＬＳＩ２０を介して、送信先のＬＳＩ２０へ制御コマンドの転送を指示することができる。また、ＳＶＰ１０は、１つのＬＳＩ２０を起点として、他の全てのＬＳＩ２０へ制御コマンドの転送を指示することもできる。
　ＳＶＰ１０は、図３に示すように、異常判断部１００、制御信号送信部１０１、応答信号受信部１０２を備える。制御信号送信部１０１は、ＳＶＰ１０が制御信号の送信対象とするＬＳＩ２０に対して、制御コマンドを含む制御信号を送信する。応答信号受信部１０２は、ＬＳＩ２０のＳＭＢｕｓＣｔｒｌ２１から送信される、制御コマンドに対する応答信号を受信する。異常判断部１００は、ＬＳＩ２０とのアクセスに異常が発生したかを判断する。具体的には、異常判断部１００は、ＬＳＩ２０のＳＭＢｕｓＣｔｒｌ２１から制御信号に対する応答信号が送信されないか、または、応答信号が送信された場合でも、その信号が異常であるかを判断し、ＬＳＩ２０のＳＭＢｕｓＣｔｒｌ２１から制御信号に対する応答信号が送信されないか、または、応答信号が異常を示している旨を判断した場合に、ＬＳＩ２０とのアクセスに異常が発生したと判断する。
　ここで、図１に示す本情報処理装置と、図２及び図３に示す構成との対応関係を説明する。図２中のＬＳＩ２０の各機能部は、図１の制御回路２の各手段に対応する。具体的には、Ｒｅｇ２２及びＳＭＢ転送回路２３が制御設定手段３に対応し、ＳＭＢｕｓＣｔｒｌ＃０が信号送受信手段４に対応する。また、ＳＭＢｕｓＣｔｒｌ＃１乃至＃３及びＳＭＢ転送回路２３が、信号転送手段５に対応する。また、図２、図３中のＳＶＰ１０は、図１のシステム制御装置１に対応する。
　図４は、本情報処理装置の第１の実施例の処理フローを示す図である。ＳＶＰ１０が各ＬＳＩ２０に対する制御処理を開始すると、ＳＶＰ１０が、ＳＭＢｕｓ１１を介してＬＳＩ２０に制御コマンドを送信する（ステップＳ１）。次に、ＳＶＰ１０が、ＬＳＩ２０とのアクセスに異常が発生したかを判断する（ステップＳ２）。ＳＶＰ１０が、ＬＳＩ２０とのアクセスに異常が発生したと判断した場合、ＳＶＰ１０が、このＬＳＩ（以下、対象ＬＳＩ）２０に制御コマンドを転送するＬＳＩ２０を選択する（ステップＳ３）。また、ＳＶＰ１０が、ＬＳＩ２０とのアクセスが正常であると判断した場合には、ＬＳＩ２０は、ＳＶＰ１０から送信された制御コマンドに従って制御設定を行う（ステップＳ９）。
　続いて、ＳＶＰ１０が、選択したＬＳＩ２０に対して、対象ＬＳＩ２０へ転送するための制御コマンドを含む制御信号を送信する（ステップＳ４）。そして、ＳＶＰ１０に選択されたＬＳＩ２０が、上記制御コマンドを含む制御信号を受信する（ステップＳ５）。ＳＶＰ１０に選択されたＬＳＩ２０が、ＳＭＢｕｓ１１を介して、上記制御コマンドを含む制御信号を対象ＬＳＩ２０へ送信する（ステップＳ６）。そして、対象ＬＳＩ２０が、上記選択されたＬＳＩ２０から制御コマンドを含む制御信号を受信する（ステップＳ７）。対象ＬＳＩ２０は、受信した制御信号に含まれる制御コマンドに従って制御設定を行う（ステップＳ８）。
　図５は、本情報処理装置の第１の実施例の動作を示す図である。なお、図５に示すシステム構成は、図２に示す構成と同様であり、動作説明に直接関係のない機能部の図示を省略している。図５では、ＳＶＰ１０がＬＳＩ＃０のアクセス異常を検出した際、ＳＶＰ１０がＬＳＩ＃０を制御設定する制御コマンドをＬＳＩ＃１へ送信し、ＬＳＩ＃１がその制御コマンドをＬＳＩ＃０に転送する場合の動作例を示す。なお、以降、図中の破線矢印Ｔ（Ｔ１乃至Ｔ８）が、動作の遷移状態を示している。
　ＳＶＰ１０が、ＬＳＩ＃０に対して制御設定を行うため、ＳＭＢｕｓ＃０を介して、制御コマンドを含む制御信号を送信したが、ＬＳＩ＃０がその制御信号に対する応答信号を送信できなかった（Ｔ１）。ＬＳＩ＃０がその制御信号に対する応答信号を送信できない場合として、例えば、ＳＭＢｕｓＣｔｒｌ＃０に故障が発生した場合や、ＳＭＢｕｓ＃０とＬＳＩ＃０との間の信号線の接続異常等が発生した場合等が挙げられる。
　ＳＶＰ１０の異常判断部１００は、ＬＳＩ＃０から応答信号を受信できないので、ＬＳＩ＃０の応答異常を検知し、ＬＳＩ＃０に対して、ＳＭＢｕｓ＃０を経由して直接には制御設定することができないと判断する。次に、異常判断部１００が、他のＬＳＩ２０（例えば、ＬＳＩ＃１）に対してＬＳＩ＃０に転送されるべき制御コマンドを含む制御信号を送信するように制御信号送信部１０１に指示する。制御信号送信部１０１が、ＳＭＢｕｓ＃０を介して、上記制御信号をＬＳＩ＃１に送信する（Ｔ２）。
　次に、上記制御信号を受信したＬＳＩ＃１のＳＭＢｕｓＣｔｒｌ＃０が、制御信号に含まれる制御コマンドを取り出してＳＭＢ転送回路２３へ送る（Ｔ３）。そして、ＳＭＢ転送回路２３が、制御コマンドをＲｅｇ２２へ送る（Ｔ４）。
　続いて、ＳＭＢ転送回路２３が、ＬＳＩ＃０に制御コマンドを転送するようにＳＭＢｕｓＣｔｒｌ＃１に対して指示する（Ｔ５）。そして、ＳＭＢ転送回路２３の指示を受けたＳＭＢｕｓＣｔｒｌ＃１が、ＳＭＢｕｓ＃１を介してＬＳＩ＃０のＳＭＢｕｓＣｔｒｌ＃１に制御コマンドを含む制御信号を転送する（Ｔ６）。すなわち、ＬＳＩ＃１のＳＭＢｕｓＣｔｒｌ＃１は、ＳＶＰ１０の制御信号送信部１０１から送信された制御信号に含まれる制御コマンドを、シリアルバスであるＳＭＢｕｓ＃１を介して、異常が発生したと判断された制御回路であるＬＳＩ＃０に対して転送する信号転送手段である。ＬＳＩ＃０のＳＭＢｕｓＣｔｒｌ＃１は、転送された制御コマンドを含む制御信号を受信し、受信した制御信号から制御コマンドを取り出してＳＭＢ転送回路２３へ送る（Ｔ７）。ＳＭＢ転送回路２３は、制御コマンドをＲｅｇ２２へ送り（Ｔ８）、上記制御コマンドに従って、ＬＳＩ＃０の制御設定を行う。
　なお、ＳＶＰ１０が、ＬＳＩ＃２又はＬＳＩ＃３経由でＬＳＩ＃０に対して制御コマンドを転送するようにしてもよい。
　本情報処理装置が備えるＳＶＰ１０は、シリアルバス上のアクセス異常のＬＳＩ２０を検知すると、制御コマンドを送信可能ないずれかのＬＳＩ２０を介して、制御設定対象の対象ＬＳＩ２０（図５ではＬＳＩ＃０）に対して制御コマンドを送信する。これにより、ＳＶＰ１０が、アクセス異常の発生したＬＳＩ２０へ制御コマンドを転送し、制御設定を行うことができる。その結果、情報処理装置に大きな障害が発生することを防止することができ、情報処理装置の信頼性が向上する。
　図６は、本情報処理装置の第２の実施例の処理フローを示す図である。ＳＶＰ１０が、各ＬＳＩ２０に対して同じ内容の制御設定を行う際、以下に説明するブロードキャスト転送処理を開始する。ブロードキャスト転送処理は、ＳＶＰ１０が、代表ＬＳＩ２０を介して、全てのＬＳＩ２０に同じ内容の制御設定をするための制御コマンドを送信する処理である。まず、ＳＶＰ１０が、複数のＬＳＩ２０の中から１つの代表ＬＳＩ２０を選択する（ステップＳ１０）。ＳＶＰ１０が、代表ＬＳＩ２０を選択した後、制御設定対象を全てのＬＳＩ２０とする制御コマンドを含む制御信号を代表ＬＳＩ２０へ送信する（ステップＳ１１）。代表ＬＳＩ２０が、送信された制御コマンドを含む制御信号を受信する（ステップＳ１２）。
　次に、代表ＬＳＩ２０が、受信した制御信号に従って、その制御信号に含まれる制御コマンドを他のＬＳＩ２０に転送し（ステップＳ１３）、他のＬＳＩ２０が、転送された制御コマンドを受信する（ステップＳ１４）。そして、各ＬＳＩ２０が、制御コマンドを実行する（ステップＳ１５）。具体的には、代表ＬＳＩ２０が、上記ステップＳ１２において受信した制御信号に含まれる制御コマンドに従って、代表ＬＳＩ２０の制御設定を実行し、他のＬＳＩ２０が、上記ステップＳ１４において受信した制御コマンドに従って、自ＬＳＩの制御設定を実行する。
　図７は、本情報処理装置の第２の実施例の動作を示す図である。なお、図７に示すシステム構成は、図２に示す構成と同様であり、動作説明において、説明に直接関係のない機能部の図示を省略している。以下に、図７を参照して、ＳＶＰ１０が、ＬＳＩ＃０に対して制御コマンドを送信するとともに、ＬＳＩ＃０に対して、制御コマンドを他の全てのＬＳＩ２０に対して転送（ブロードキャスト転送）することを指示する例について説明する。
　ＳＶＰ１０が、例えばＬＳＩ＃０を代表ＬＳＩ２０として選択する。ＳＶＰ１０の制御信号送信部１０１（図３を参照）が、ＬＳＩ＃０に対して、図７中のＬＳＩ２０の全てを制御設定対象とする制御コマンドを含む制御信号を送信して、制御コマンドのブロードキャスト転送を指示する。そして、ＬＳＩ＃０が備える信号送受信手段であるＳＭＢｕｓＣｔｒｌ＃０が、制御コマンドを含む制御信号を受信する（Ｔ１０）。次に、ＬＳＩ＃０が備える信号転送手段であるＳＭＢ転送回路２３が、上記制御コマンドを含む制御信号をＳＭＢｕｓＣｔｒｌ＃０から受け取る（Ｔ１１）。ＳＭＢ転送回路２３が、受け取った制御信号に含まれる、自ＬＳＩ２０に対する制御設定に関する制御コマンドをＲｅｇ２２に送る（Ｔ１２）。また、ＳＭＢ転送回路２３は、ブロードキャスト転送の対象となる全てのＬＳＩ２０に対して制御コマンドを転送する制御処理を実行する。具体的には、ＳＭＢ転送回路２３は、自ＬＳＩ２０以外の他のＬＳＩ２０に制御コマンドを転送するため、ＳＭＢｕｓＣｔｒｌ＃１乃至＃３に制御コマンドを送る（Ｔ１３、Ｔ１４、Ｔ１５）。
　続いて、ＳＭＢｕｓＣｔｒｌ＃１、＃２、＃３が、それぞれ、ＳＭＢｕｓ＃１、ＳＭＢＵＳ＃２、ＳＭＢＵＳ＃３を介して、ＬＳＩ＃１、ＬＳＩ＃２、ＬＳＩ＃３に制御コマンドを含む制御信号を転送する（Ｔ１６、Ｔ１９、Ｔ２２）。その制御信号を受信した各ＬＳＩ２０のＳＭＢｕｓＣｔｒｌ２１が、その制御コマンドを含む制御信号をＳＭＢ転送回路２３へ送る（Ｔ１７、Ｔ２０、Ｔ２３）。
　次に、ＳＭＢ転送回路２３が、受け取った制御信号に含まれる制御コマンドをＲｅｇ２２へ送り（Ｔ１８、Ｔ２１、Ｔ２４）、ＳＭＢ転送回路２３から送られた制御コマンドに従って自ＬＳＩ２０の制御設定を行う。
　図７を参照して説明したように、ＳＶＰ１０が全てのＬＳＩ２０に対して同じ内容の制御設定を行う際、ＳＶＰ１０が、選択した代表ＬＳＩ２０にブロードキャストの制御コマンドを送信し、代表ＬＳＩ２０が自ＬＳＩ２０以外の他の全てのＬＳＩ２０に制御コマンドを転送する。従って、本情報処理装置によれば、ＳＶＰ１０が全てのＬＳＩ２０に対して同じ内容の制御設定を行う際に、ＳＶＰ１０が、各々のＬＳＩ２０に対して個別に制御コマンドを送信する必要がなくなる。その結果、ＳＶＰ１０の負荷を低減することができる。
　図８は、図２を参照して前述したＬＳＩ２０の詳細な回路構成の例を示す図である。ＬＳＩ２０は、ＳＭＢｕｓＣｔｒｌ２１、Ｒｅｇ（例えばＳＭＢｕｓＲｅｇｉｓｔｅｒ）２２、ＳＭＢｕｓ転送回路２３を備える。また、ＳＭＢｕｓ転送回路２３は、ＳＭＢｕｓ応答回路２４、ＳＭＢｕｓ生成回路２５を備える。以下に、ＳＭＢｕｓ転送回路２３の詳細な構成について説明する。
　ＳＭＢｕｓ応答回路２４は、ＳＭＢｕｓＲｅｇｉｓｔｅｒ２２にアクセスする処理部である。すなわち、ＬＳＩ２０が複数のＳＭＢｕｓＣｔｒｌ２１を有するので、ＳＭＢｕｓ応答回路２４は、ＳＭＢｕｓＣｔｒｌ２１からのアクセスがＳＭＢｕｓＲｅｇｉｓｔｅｒ２２に競合しないように、ＳＭＢｕｓＣｔｒｌ２１を選択し、選択したＳＭＢｕｓＣｔｒｌ２１からのデータ送受信を制御する。
　ＳＭＢｕｓ生成回路２５は、ＳＭＢｕｓＳｅｑ２１５、ＨａｒｄＷｉｒｅｄ２１６と、複数の論理回路等とを備えている。以下に、ＳＭＢｕｓ生成回路２５の内部構成について説明する。
　ＳＭＢｕｓＳｅｑ２１５は、ＳＭＢｕｓＣｔｒｌ２１との間で転送データを送受信する機能部（転送シーケンスの機能部）である。ＳＭＢｕｓＣｔｒｌ２１は、ＳＭＢｕｓＳｅｑ２１５を介して、ＳＭＢｕｓＲｅｇｉｓｔｅｒ２２の対応するレジスタへの読み込みを行うことができる。一方、ＳＭＢｕｓＣｔｒｌ２１からのＳＭＢｕｓＲｅｇｉｓｔｅｒ２２への書き込みは、ＳＭＢｕｓ応答回路２４を介して行う。
　ＨａｒｄＷｉｒｅｄ２１６は、自ＬＳＩ２０のアドレスを決定するハードワイヤである。ＳＭＢｕｓＲｅｇｉｓｔｅｒ２２は、ＯｔｈｅｒＲｅｇ２００、Ｖａｌｉｄ２０１、Ｓｌａｖｅ（Ｓｌｖ）Ａｄｒ２０２、ＳＭＢｕｓＡｄｒ２０３、Ｃｏｍｍａｎｄ２０４、Ｄａｔａ２０５、Ｄａｔａ２０６、Ｄａｔａ２０７、Ｄａｔａ２０８、ＢＣＥｎ２０９、Ｓｔａｔｕｓ２１０の複数のレジスタを備える。Ｄａｔａ２０５はＤａｔａ＃１＆ＢＣを示し、Ｄａｔａ２０６はＤａｔａ＃２を示し、Ｄａｔａ２０７はＤａｔａ＃３を示し、Ｄａｔａ２０８はＤａｔａ＃０を示す。Ｖａｌｉｄ２０１、ＳｌａｖｅＡｄｒ２０２、ＳＭＢｕｓＡｄｒ２０３、Ｃｏｍｍａｎｄ２０４、Ｄａｔａ２０５、Ｄａｔａ２０６、Ｄａｔａ２０７、Ｄａｔａ２０８、ＢＣＥｎ２０９、Ｓｔａｔｕｓ２１０は、ＳＭＢｕｓＣｔｒｌ２１から受信した制御コマンドを他のＬＳＩ２０へ転送するための制御設定を行うレジスタである間接アクセス用レジスタである。ＯｔｈｅｒＲｅｇ２００は、ＬＳＩ＃０自身を制御設定するレジスタである。
　Ｖａｌｉｄ２０１は、接続先のＬＳＩに対応するビット（Ｖａｌｉｄ　Ｂｉｔ）に１がセットされると、接続先のＬＳＩ２０に対してＳＭＢｕｓコマンドを発行する設定を行うレジスタである。
　ＳＭＢｕｓＲｅｇｉｓｔｅｒ２２は、接続先のＬＳＩ２０に対応するビットに“１”を設定（具体的には、ＳＭＢｕｓＳｅｑ２１５を有効にするための設定）を行う前に、ＳｌａｖｅＡｄｒ２０２、ＳＭＢｕｓＡｄｒ２０３、Ｃｏｍｍａｎｄ２０４、Ｄａｔａ＃１＆ＢＣ、Ｄａｔａ＃２、Ｄａｔａ＃３、Ｄａｔａ＃０、ＢＣＥｎ２０９といったレジスタを設定する。なお、Ｖａｌｉｄ２０１の接続先のＬＳＩ２０に対応するビットに“０”が書き込まれた場合、ＳＭＢｕｓＳｅｑ２１５がリセットされる。
　ＳｌａｖｅＡｄｒ２０２は、ＳＭＢｕｓ＃１、＃２、＃３の先に接続されているＬＳＩ２０のスレーブアドレス（ＬＳＩ＃１、＃２、＃３のＬＳＩを識別するアドレス）を設定するレジスタである。ＳＭＢｕｓＡｄｒ２０３は、ＬＳＩ２０がアクセスするＬＳＩ２０のＳＭＢｕｓアドレス（各ＬＳＩ２０内の各レジスタに割当てられたアドレス）を設定する。Ｃｏｍｍａｎｄ２０４は、アクセスするＬＳＩ（ＬＳＩ＃０乃至＃３）のレジスタに対するコマンドを設定するレジスタである。
　Ｄａｔａ＃１＆ＢＣ２０５は、ＳＭＢｕｓ＃１に対応する間接アクセス用レジスタ、すなわち、ＬＳＩ＃１へのコマンド転送に用いるレジスタである。また、Ｄａｔａ＃１＆ＢＣ２０５は、ブロードキャスト転送用レジスタ、すなわち、全てのＬＳＩ２０へのコマンド転送に用いるレジスタでもある。ＳＭＢｕｓＲｅｇｉｓｔｅｒ２２は、制御設定対象のＬＳＩ２０（ＬＳＩ＃１又は全てのＬＳＩ２０）内のレジスタへのアクセスが書き込みの場合、データをＤａｔａ＃１＆ＢＣ２０５に書き込む。また、ＳＭＢｕｓＲｅｇｉｓｔｅｒ２２は、レジスタへのアクセスが読み込みの場合、読み込んだデータをＤａｔａ＃１＆ＢＣ２０５に格納する。特に、Ｄａｔａ＃１＆ＢＣ２０５は、ブロードキャスト転送による全てのＬＳＩ２０へのライト（ブロードキャストライト）を行う際、Ｄａｔａ＃１＆ＢＣ２０５に書き込んだデータをＳＭＢｕｓ生成回路２５に渡す。
　Ｄａｔａ＃２は、ＳＭＢｕｓ＃２に対応する間接アクセス用レジスタ、Ｄａｔａ＃３は、ＳＭＢｕｓ＃３に対応する間接アクセス用レジスタである。ＳＭＢｕｓＲｅｇｉｓｔｅｒ２２は、ＬＳＩ＃２のレジスタ、ＬＳＩ＃３のレジスタへのアクセスが書き込みの場合、データをそれぞれＤａｔａ＃２、Ｄａｔａ＃３に書き込む。ＳＭＢｕｓＲｅｇｉｓｔｅｒ２２は、ＬＳＩ＃２のレジスタ、ＬＳＩ＃３のレジスタへのアクセスが読み込みの場合、読み込んだデータをそれぞれＤａｔａ＃２、Ｄａｔａ＃３に格納する。
　また、ＳＭＢｕｓＲｅｇｉｓｔｅｒ２２は、ブロードキャストライトを行う場合、Ｄａｔａ＃２及びＤａｔａ＃３に書き込まない。また、ＳＭＢｕｓＲｅｇｉｓｔｅｒ２２は、ＳＮＢｕｓ＃２、＃３を介して他のＬＳＩ２０からデータを読み込んだ場合、読み込んだデータをＤａｔａ＃２、Ｄａｔａ＃３に格納する。
　Ｄａｔａ＃０は、自ＬＳＩ２０への間接アクセス用レジスタである。ＢＣＥｎ２０９は、同じＳＭＢｕｓアドレスのレジスタを持つ複数のＬＳＩ２０に対し、同アドレスの同レジスタに同一データを書き込み又は読み込みを行う設定であるブロードキャスト設定を行うレジスタである。ＳＶＰ１０からの制御コマンドに含まれる制御信号がブロードキャスト設定を指示する場合、ＳＭＢｕｓＲｅｇｉｓｔｅｒ２２は、ＢＣＥｎ２０９の対応するビットを“１”（Ｅｎａｂｌｅ）に設定する。
　Ｓｔａｔｕｓ２１０は、間接アクセス状態（自ＬＳＩ２０及び他のＬＳＩ２０へのアクセスの状態）を表すレジスタである。Ｓｔａｔｕｓ２１０は、“成功”、“アクセス中”又は“失敗”の状態を保持する。ＬＳＩ２０は、間接アクセスが成功したか否かを、本レジスタを参照して確認する。なお、ＬＳＩ２０は、ＳＭＢｕｓＣｔｒｌ（＃０乃至＃３）にアクセスする場合のみ、間接アクセス用レジスタにアクセス可能である。
　以下に、図８に示すＬＳＩ２０の第１の動作例について説明する。ＳＶＰ１０は、ＳＭＢｕｓ＃０上でアクセス異常が発生していない場合、図８に示すＳＭＢｕｓ＃０を経由して各ＬＳＩ２０のレジスタへアクセスする。ＳＭＢｕｓ＃０経由でアクセス不可になった場合、ＬＳＩ２０は以下の動作を実行する。
　（１－１）ＬＳＩ＃１の回路が故障し、ＳＭＢｕｓ＃０経由でアクセス不可となった場合、ＳＶＰ１０は、ＬＳＩ＃１からの応答のタイムアウト、もしくは、伝送符号の誤りを検出する。この際、ＳＶＰ１０は、ＬＳＩ＃１へのアクセスを所定回数のリトライした後、アクセス不可の場合には、ＬＳＩ＃１のアクセス異常または故障発生と判断する。
　（１－２）ＳＶＰ１０は、ＬＳＩ＃１にＬＳＩ＃０経由で間接アクセスするため、以下の処理を行う。すなわち、ＳＶＰ１０は、ＬＳＩ＃０のＳｌａｖｅＡｄｒ２０２のＳｌｖＡｄｒ＃１にＬＳＩ＃１のスレーブアドレスを書き込む。次に、ＳＶＰ１０は、ＬＳＩ＃０のＳＭＢｕｓＡｄｒ２０３にアクセスしたいＬＳＩ＃１のレジスタのＳＭＢｕｓアドレス（レジスタに割当てられたアドレス）を書き込む。なお、本実施形態では、ＬＳＩ２０のレジスタへのアクセスをＳＭＢｕｓアクセスという。そして、ＳＶＰ１０は、ＬＳＩ＃０のＣｏｍｍａｎｄ２０４にアクセス種別“Ｒｅａｄ”（データの読み込み）又は“Ｗｒｉｔｅ”（データの書き込み）を書き込む。上記アクセス種別が“Ｗｒｉｔｅ”の場合、ＳＶＰ１０は、ＬＳＩ＃０のＤａｔａ＃１にデータを書き込む。ＳＶＰ１０は、ＬＳＩ＃０の、ＬＳＩ＃１に接続するＳＭＢｕｓＣｔｒｌ＃１に対応するＶａｌｉｄ２０１のビットに“１”を書き込む。
　（１－３）ＬＳＩ＃０が、ＳＭＢｕｓＣｔｒｌ＃１経由でＳＭＢｕｓコマンドを発行する（ＳＭＢｕｓコマンドをＬＳＩ＃１に対して送信する）。
　（１－４）ＬＳＩ＃０は、実行したＳＭＢｕｓ動作（ＳＭＢｕｓコマンドの発行動作）の状態をＬＳＩ＃０のＳｔａｔｕｓ２１０に保持する。
　（１－５）ＳＶＰ１０は、Ｓｔａｔｕｓ２１０を読み込み、アクセスの成功または失敗を確認する。また、ＳＶＰ１０は、Ｓｔａｔｕｓ２１０がアクセス中の状態を保持している場合は、一定時間待った後、再度アクセスを行う。ＳＶＰ１０は、所定回数リトライしてもアクセス中の場合は、失敗と判断する。
　なお、ＬＳＩ＃０からＳＭＢｕｓコマンドを送信されたＬＳＩ＃１は、そのＳＭＢｕｓコマンドに従って、ＬＳＩ＃１内のＳＭＢｕｓＣｔｒｌ、ＳＭＢｕｓ応答回路を介して、ＯｔｈｅｒＲｅｇ２００を設定することによって、ＬＳＩ＃１を制御設定する。
　次に、図８に示すＬＳＩ２０の第２の動作例について説明する。ＳＶＰ１０が、ＬＳＩ＃０乃至＃３に対して、同一のＳＭＢｕｓアドレスに同じ値を設定する際、ＳＶＰ１０は、以下のようにしてＬＳＩ＃０を代表ＬＳＩ２０としてブロードキャスト転送を行う。
　（２－１）ＳＶＰ１０が、ＳＭＢｕｓ＃０を介して、ＬＳＩ＃０の間接アクセス用レジスタに対して以下の処理を行う。すなわち、ＳＶＰ１０は、ＬＳＩ＃０のＳｌｖＡｄｒ＃１、＃２、＃３に、それぞれ、ＬＳＩ＃１、＃２、＃３のスレーブアドレスを書き込む。次に、ＳＶＰ１０は、ＬＳＩ＃０のＳＭＢｕｓＡｄｒ２０３に、アクセスしたい全てのＬＳＩのアクセス対象のレジスタのＳＭＢｕｓアドレスを書き込む。ＳＶＰ１０は、ＬＳＩ＃０のＣｏｍｍａｎｄ２０４にアクセス種別（“Ｒｅａｄ”又は“Ｗｒｉｔｅ”）を書き込む。ＳＶＰ１０は、上記アクセス種別が“Ｗｒｉｔｅ”の場合、ＬＳＩ＃０のＤａｔａ＃１にデータを書き込む。次に、ＳＶＰ１０は、ＬＳＩ＃０のＢＣＥｎ２０９に“１”を書き込む。そして、ＳＶＰ１０は、ＬＳＩ＃０の、ＬＳＩ＃１、＃２、＃３にそれぞれ接続するＳＭＢｕｓＣｔｒｌ２１に対応するＶａｌｉｄ２０１のビットに“１”を書き込む。
　（２－２）代表ＬＳＩ２０（ＬＳＩ＃０）が、ＳＭＢｕｓＣｔｒｌ＃１、＃２、＃３経由でＳＭＢｕｓコマンドを他の全てのＬＳＩ２０に発行する。また、ＳＶＰ１０は、ＬＳＩ＃０が他のＬＳＩ２０のレジスタにアクセスをするのと同様に、ＬＳＩ＃０内のレジスタにアクセスして、ＬＳＩ＃０を制御設定する。
　（２－３）ＬＳＩ＃０は、ＳＭＢｕｓコマンドを発行した後のＳＭＢｕｓ動作の状態をＬＳＩ＃０のＳｔａｔｕｓ２１０に保持する。
　（２－４）ＳＶＰ１０は、Ｓｔａｔｕｓ２１０を読み込み、成功または失敗を確認する。また、ＳＶＰ１０は、Ｓｔａｔｕｓ２１０がアクセス中の状態を保持している場合は、一定時間待った後、再度アクセスを行う。ＳＶＰ１０が、所定の回数でリトライしてもアクセス中の場合は、失敗と判断する。
　図９は、本情報処理装置の第３の実施例及び第４の実施例の基本構成を示す図である。なお、ＳＶＰ１０の基本構成は、図３に示す構成と同様である。
　ＳＶＰ１０は、複数のＬＳＩ３０とシリアルバスであるＳＭＢｕｓ１１（以下、ＳＭＢｕｓ＃０とも記す）を介して接続されている。ＬＳＩ３０は、複数のＳＭＢｕｓＣｔｒｌ３１（ＳＭＢｕｓＣｔｒｌ＃０とも記す）、Ｒｅｇ３２、コマンド変換部３３、パケット送受信部３４、パケット生成部３５を備えている。
　ＳＭＢｕｓＣｔｒｌ＃０は、前述した図１中の信号送受信手段４の機能を有する。具体的には、ＳＭＢｕｓＣｔｒｌ＃０は、ＳＭＢｕｓ＃０を介して、ＳＶＰ１０から送信される制御コマンドを含む制御信号を受信し、ＳＶＰ１０へ応答信号等を送信する。Ｒｅｇ３２は、ＬＳＩ３０内の各種制御の設定や制御情報等の読出しを行う制御用レジスタである。また、Ｒｅｇ３２は、制御コマンドを他のＬＳＩ３０に転送するための制御設定を行うレジスタである間接アクセス用レジスタを含む。コマンド変換部３３は、パケット送受信部３４が受信した、制御コマンドを含むパケットデータを制御コマンドに変換し（パケットデータから制御コマンドを取り出し）、その制御コマンドをＲｅｇ３２へ送ってＬＳＩ３０を制御設定する。
　パケット送受信部３４は、ＤａｔａＢｕｓ１２（ＤａｔａＢｕｓ＃１乃至＃６）を介して、他のＬＳＩ３０内のパケット送受信部３４とパケットデータの送受信を行う。ＤａｔａＢｕｓ１２は、各ＬＳＩ３０で処理されるパケットデータのデータバスである。パケット生成部３５は、ＳＭＢｕｓＣｔｒｌ＃０がＳＭＢｕｓ＃０を介してＳＶＰ１０から受信した制御信号に基づいて、その制御コマンドを含むパケットデータを生成し、パケット送受信部３４に送る。
　本情報処理装置が図９に示す構成をとることによって、ＳＶＰ１０が、１つの送信先のＬＳＩ３０へ制御コマンドを送信する際、他のＬＳＩ３０を介して、送信先のＬＳＩ３０へ制御コマンドの転送を指示することができる。また、ＳＶＰ１０は、１つのＬＳＩ３０から他の全てのＬＳＩ３０へ制御コマンドの転送を指示することもできる。
　ここで、図１を参照して説明した本情報処理装置が備える各手段と、図９に示す各処理部との対応関係を説明する。図９中のＬＳＩ３０の各処理部は、図１中の制御回路２の各手段に対応する。具体的には、Ｒｅｇ３２及びコマンド変換部３３が制御設定手段３に対応し、ＳＭＢｕｓＣｔｒｌ＃０が信号送受信手段４に対応する。また、コマンド変換部３３、パケット送受信部３４、及びパケット生成部３５が信号転送手段５に対応する。また、図９のＳＶＰ１０が図１のシステム制御装置１に対応する。
　図１０は、本情報処理装置の第３の実施例の処理フローを示す図である。ＳＶＰ１０がＬＳＩ３０に対する制御処理を開始すると、ＳＶＰ１０は、ＬＳＩ３０にＳＭＢｕｓ１１を介して制御コマンドを送信する（ステップＳ２０）。次に、ＳＶＰ１０が、ＬＳＩ３０とのアクセスに異常が発生したかを判断する（ステップＳ２１）。ＳＶＰ１０が、ＬＳＩ３０とのアクセスに異常が発生したと判断した場合は、ＳＶＰ１０は、このＬＳＩ（以下、対象ＬＳＩ）３０に制御コマンドを転送するＬＳＩ３０を選択する（ステップＳ２２）。また、ＳＶＰ１０が、ＬＳＩ３０とのアクセスが正常であると判断した場合には、ＬＳＩ３０が、ＳＶＰ１０から送信された制御コマンドに従って制御設定を行う（ステップＳ３０）。
　次に、ＳＶＰ１０が、選択したＬＳＩ３０に対して、対象ＬＳＩ３０へ転送する制御コマンドを含む制御信号を送信する（ステップＳ２３）。そして、ＳＶＰ１０に選択されたＬＳＩ３０が、ＳＶＰ１０から送信された制御コマンドを受信する（ステップＳ２４）。続いて、ＳＶＰ１０に選択されたＬＳＩ３０が、対象ＬＳＩ３０へ転送する制御コマンドを含むパケットデータを生成し（ステップＳ２５）、ＤａｔａＢｕｓ１２を介して、そのパケットデータを対象ＬＳＩ３０へ送信する（ステップＳ２６）。
　次に、対象ＬＳＩ３０が、ＤａｔａＢｕｓ１２を介して、パケットデータを受信する（ステップＳ２７）。続いて、対象ＬＳＩ３０が、パケットデータを制御コマンドに変換する（ステップＳ２８）。そして、対象ＬＳＩ３０が、制御コマンドに従い、制御設定を行う（ステップ２９）。
　図１１は、本情報処理装置の第３の実施例の動作を示す図である。なお、図１１に示す基本構成は、図９に示す構成と同様である。図１１では、ＳＶＰ１０がＬＳＩ＃０のアクセス異常を検出して、ＬＳＩ＃０に対する制御コマンドをＬＳＩ＃１へ送信し、ＬＳＩ＃１がその制御コマンドをＬＳＩ＃０に対して転送する処理を例にとって説明する。
　ＳＶＰ１０が、ＬＳＩ＃０に対して制御設定を行うため、ＳＭＢｕｓ＃０を介して、制御コマンドを含む制御信号を送信し、ＬＳＩ＃０がその信号に対する応答信号を送信できなかった（Ｔ３０）。ＳＶＰ１０の異常判断部１００は、ＬＳＩ＃０から応答信号を受信できないので、ＬＳＩ＃０の応答異常を検知し、ＬＳＩ＃０に対してＳＭＢｕｓ＃０を経由して直接には制御設定することができないと判断する。次に、異常判断部１００が、制御信号送信部１０１に対して、他のＬＳＩ３０（例えば、ＬＳＩ＃１）にＬＳＩ＃０を制御設定する制御コマンドを含む制御信号を送信するように指示する。制御信号送信部１０１が、ＳＭＢｕｓ＃０を介して、上記制御信号をＬＳＩ＃１に送信する（Ｔ３１）。なお、上記制御信号には、上記制御コマンドをＬＳＩ＃０へ転送することを指示する情報が含まれている。次に、制御信号を受信したＬＳＩ＃１のＳＭＢｕｓＣｔｒｌ＃０が、受信した制御信号をＲｅｇ３２に送り（Ｔ３２）、Ｒｅｇ３２が、制御信号に含まれる制御コマンドをパケット生成部３５に送る（Ｔ３３）。続いて、パケット生成部３５が、Ｒｅｇ３２から受け取った制御コマンドを含むパケットデータを生成し、パケット送受信部３４にパケットデータを送る（Ｔ３４）。そして、パケット送受信部３４が、パケット生成部３５からパケットデータを受け取り、ＤａｔａＢｕｓ＃１を介してＬＳＩ＃０にパケットデータを送信する（Ｔ３５）。すなわち、パケット送受信部３４は、パケット生成部３５によって生成されたパケットデータをＤａｔａＢｕｓ＃１を介して、異常が発生したと判断された制御回路（ＬＳＩ＃０）に対して転送する信号転送手段である。
　次に、ＬＳＩ＃０のパケット送受信部３４が、ＬＳＩ＃１からパケットデータを受信し、そのパケットデータをコマンド変換部３３に送る（Ｔ３６）。コマンド変換部３３が、パケットデータを制御コマンドに変換し、制御コマンドをＲｅｇ３２へ送って、ＬＳＩ＃０の制御設定を行う（Ｔ３７）。すなわち、コマンド変換部３３は、自制御回路（ＬＳＩ＃０）以外の他の制御回路（ＬＳＩ＃１）から転送されたパケットデータを自制御回路の制御設定に用いるコマンドに変換するコマンド変換手段である。
　図１１を参照して説明したように、本情報処理装置において、ＳＶＰ１０は、シリアルバス上でアクセス異常のＬＳＩ３０を検知して、上記アクセス異常のＬＳＩ３０を制御設定する制御コマンドを、他のＬＳＩ３０と、ＬＳＩ３０間のデータバスとを介して、上記アクセス異常のＬＳＩ３０に転送する。従って、本情報処理装置によれば、ＳＶＰ１０が、アクセス異常の発生したＬＳＩ３０へ制御コマンドを転送し、制御設定を行うことができる。その結果、情報処理装置に大きな障害が発生することを防止することができ、情報処理装置の信頼性が向上する。
　図１２は、本情報処理装置の第４の実施例の処理フローを示す図である。ＳＶＰ１０が、各ＬＳＩ３０に対して同じ内容の制御設定を行う際、以下に説明するブロードキャスト転送処理を開始する。まず、ＳＶＰ１０が、複数のＬＳＩ３０の中から１つの代表ＬＳＩ３０を選択する（ステップＳ３１）。ＳＶＰ１０が、代表ＬＳＩ３０を選択した後、制御設定対象を全てのＬＳＩ３０とする制御コマンドを含む制御信号を代表ＬＳＩ３０へ送信する（ステップＳ３２）。代表ＬＳＩ３０が、送信された制御コマンドを含む制御信号を受信する（ステップＳ３３）。
　次に、代表ＬＳＩ３０が、受信した制御信号に含まれる制御コマンドを含むパケットデータを生成する（ステップＳ３４）。そして、代表ＬＳＩ３０が、ＤａｔａＢｕｓ１２を介して、そのパケットデータを他のＬＳＩ３０へ送信する（ステップＳ３５）。続いて、他のＬＳＩが、そのパケットデータを受信し（ステップＳ３６）、パケットデータを制御コマンドに変換する（ステップＳ３７）。そして、各ＬＳＩ３０が、制御コマンドを実行する（ステップＳ３８）。具体的には、代表ＬＳＩ３０が、上記ステップＳ３３において受信した制御信号に含まれる制御コマンドに従って、代表ＬＳＩ３０の制御設定を実行し、他のＬＳＩ３０が、上記ステップＳ３７において変換された制御コマンドに従って、自ＬＳＩ３０の制御設定を実行する。
　図１３は、本情報処理装置の第４の実施例の動作を示す。なお、図１３の基本構成は、図９の構成と同様であり、機能動作の説明において、説明に直接関係のない機能部は図示省略している。図１３では、ＳＶＰ１０が、ＬＳＩ＃０に対してブロードキャスト転送を指示する例を示す。ＳＶＰ１０が、例えば、ＬＳＩ＃０を代表ＬＳＩ３０として選択する。ＳＶＰ１０は、ＳＭＢｕｓ＃０を介して、ＬＳＩ＃０に対して、図１３中の全てのＬＳＩ３０を制御設定対象とする制御コマンドを含む制御信号を送信し、制御コマンドのブロードキャスト転送を指示する。ＬＳＩ＃０のＳＭＢｕｓＣｔｒｌ＃０が、制御コマンドを含む制御信号を受信する（Ｔ４０）。Ｒｅｇ３２は、送信された制御信号をＳＭＢｕｓＣｔｒｌ＃０から受け取る。Ｒｅｇ３２は、その制御信号に従って、ブロードキャスト転送の対象となる全てのＬＳＩ３０に対して制御信号に含まれる制御コマンドが転送されるようにする設定処理を行う（Ｔ４１）。また、Ｒｅｇ３２は、上記制御信号に含まれる制御コマンドをパケット生成部３５に送る（Ｔ４２）。パケット生成部３５は、この制御コマンドを含むパケットデータを生成し、パケット送受信部３４に送る（Ｔ４３）。次に、パケット送受信部３４が、ＤａｔａＢｕｓ＃１を介して、生成されたパケットデータをＬＳＩ＃１に対して送信し、ＬＳＩ＃１のパケット送受信部３４が、そのパケットデータを受信する（Ｔ４４）。
　ＬＳＩ＃１のパケット送受信部３４が、受信したパケットデータをコマンド変換部３３に送る（Ｔ４５）。次に、コマンド変換部３３が、送られたパケットデータを制御コマンドに変換し、変換された制御コマンドをＲｅｇ３２に送り（Ｔ４６）、制御コマンドに従って、ＬＳＩ＃１の制御設定を行う。すなわち、ＬＳＩ＃１のコマンド変換部３３は、自制御回路（ＬＳＩ＃１）以外の他の制御回路（ＬＳＩ＃０）から転送されたパケットデータを自制御回路の制御設定に用いるコマンドに変換するコマンド変換手段である。
　同様に、ＬＳＩ＃０からパケットデータを受信したＬＳＩ＃２及びＬＳＩ＃３は、上記パケットデータの変換によって得られた制御コマンドに従って、自ＬＳＩ３０の制御設定を行う（Ｔ４７乃至Ｔ４９、Ｔ５０乃至Ｔ５２）。
　以上の説明のように、本情報処理装置においては、ＳＶＰ１０が、全てのＬＳＩ３０に同じ内容の制御設定を行う際、選択した代表ＬＳＩ３０にブロードキャスト転送対象の制御コマンドを送信し、代表ＬＳＩ３０が、その他の全てのＬＳＩ３０に制御コマンドを転送する。従って、本情報処理装置によれば、ＳＶＰ１０が全てのＬＳＩ３０に対して同じ内容の制御設定を行う際に、ＳＶＰ１０が、各々のＬＳＩ３０に対して個別に制御コマンドを送信する必要がなくなる。その結果、ＳＶＰ１０の負荷を低減することができる。
　図１４は、図９を参照して前述したＬＳＩ３０の詳細な回路構成の例を示す図である。ＬＳＩ３０は、ＳＭＢｕｓＣｔｒｌ３１、Ｒｅｇ（例えばＳＭＢｕｓＲｅｇｉｓｔｅｒ）３２、コマンド変換部３３、パケット送受信部３４、パケット生成部３５を備えている。
　パケット生成部３５は、複数のＰａｃｋｅｔＧｅｎ３１５と、ＨａｒｄＷｉｒｅ３１６と、複数の論理回路等を備えている。パケット送受信部３４は、スレーブアクセス部３４０、マスターアクセス部３４１を備えている。以下に、パケット生成部３５及びパケット送受信部３４の内部構成について説明する。
　ＰａｃｋｅｔＧｅｎ３１５は、パケット送受信部３４との間でパケットデータのやり取りを行う機能部（転送シーケンスの機能部）である。ＨａｒｄＷｉｒｅ３１６は、自ＬＳＩ３０のアドレスを決定するハードワイヤである。
　自ＬＳＩ３０が他ＬＳＩ３０へ制御コマンドを転送する際や、自ＬＳＩ３０が代表ＬＳＩ３０として機能する際、パケット送受信部３４は、ＰａｃｋｅｔＧｅｎ３１５を介して、ＳＭＢｕｓＲｅｇｉｓｔｅｒ３２の対応するレジスタからの転送データの読み込みを行う。具体的には、パケット送受信部３４内のマスターアクセス部３４１が、パケット生成部３５により生成されたパケットデータを他のＬＳＩ３０へ送る。一方、他のＬＳＩ３０から自ＬＳＩ３０へパケットデータが送られた際に、スレーブアクセス部３４０が、送られたパケットデータの中で制御コマンドに関するパケットデータをコマンド変換部３３へ送る。
　次に、図１４に示すＳＭＢｕｓＲｅｇｉｓｔｅｒ３２内の各レジスタの機能について説明する。
　ＳＭＢｕｓＲｅｇｉｓｔｅｒ３２は、ＯｔｈｅｒＲｅｇ３００、Ｖａｌｉｄ３０１、ＴａｒｇｅｔＩＤ３０２、ＳＭＢｕｓＡｄｒ３０３、Ｃｏｍｍａｎｄ３０４、Ｄａｔａ３０５、Ｄａｔａ３０６、Ｄａｔａ３０７、Ｄａｔａ３０８、ＢＣＥｎ３０９、Ｓｔａｔｕｓ３１０といった複数のレジスタを備える。Ｄａｔａ３０５はＤａｔａ＃１＆ＢＣを示し、Ｄａｔａ３０６はＤａｔａ＃２を示し、Ｄａｔａ３０７はＤａｔａ＃３を示し、Ｄａｔａ３０８はＤａｔａ＃０を示す。
　ＳＭＢｕｓＡｄｒ３０３、Ｃｏｍｍａｎｄ３０４、Ｄａｔａ３０５、Ｄａｔａ３０６、Ｄａｔａ３０７、Ｄａｔａ３０８、ＢＣＥｎ３０９、Ｓｔａｔｕｓ３１０は、基本的には、それぞれ、図８中のＳＭＢｕｓＡｄｒ２０３、Ｃｏｍｍａｎｄ２０４、Ｄａｔａ２０５、Ｄａｔａ２０６、Ｄａｔａ２０７、Ｄａｔａ２０８、ＢＣＥｎ２０９、Ｓｔａｔｕｓ２１０と同様の機能を有するので、詳細な説明は省略する。ＴａｒｇｅｔＩＤ３０２は、ＴａｒｇｅｔＩＤ＃１、＃２、＃３を示し、パケット送信先に対応するＬＳＩ３０のＩＤを格納するレジスタである。ＴａｒｇｅｔＩＤ＃１、＃２、＃３は、それぞれ、ＬＳＩ＃１、＃２、＃３のＩＤを格納するレジスタである。
　図１５は、図１４に示す回路構成のＬＳＩが使用するパケットデータのパケットフォーマットの一例である。図１５において、パケット８０のデータは、ＴＩＤ（Ｔａｒｇｅｔ　ＩＤ）、ＳＩＤ（Ｓｏｕｒｃｅ　ＩＤ）、ＵＩＤ（Ｕｎｉｑｕｅ　ＩＤ）、Ｃｏｍｍａｎｄ、Ａｄｄｒｅｓｓ、Ｄａｔａを含む。ＴＩＤは、宛先のＬＳＩ＃ｎ（ｎ＝０～３）のＩＤを示し、ＳＩＤは、送信元のＬＳＩ＃ｍ（ｍ＝０～３）のＩＤを示す。また、ＵＩＤは、パケットのＩＤを示す。Ｃｏｍｍａｎｄは、メモリーの“Ｒｅａｄ”又は“Ｗｒｉｔｅ”、ＳＭＢｕｓの“Ｒｅａｄ”又は“Ｗｒｉｔｅ”、ＳＭＢｕｓアクセスをした場合のＡｃｋ（Ａｃｋｎｏｌｅｄｇｅ）等を示すコマンド内容を示す。
　Ａｄｄｒｅｓｓは、ＳＭＢｕｓＲｅｇｉｓｔｅｒ３２内のレジスタのＳＭＢｕｓアドレスを示す。Ｄａｔａは、Ｃｏｍｍａｎｄ部のアクセス種別が“Ｗｒｉｔｅ”の場合、書き込みデータを示し、また、アクセス種別が“Ｒｅａｄ”の場合、読み込みデータを示す。
　以下に、図１４に示すＬＳＩ３０の第１の動作例について説明する。ＳＶＰ１０は、各ＬＳＩ３０のレジスタへのアクセスを図１４中のＳＭＢｕｓ＃０を介して行う。ＳＭＢｕｓ＃０経由でアクセス不可になった場合、ＳＶＰ１０及びＬＳＩ３０は以下の動作を実行する。
　（３－１）ＬＳＩ＃１の回路が故障し、ＳＭＢｕｓ＃０経由でアクセス不可となった場合、ＳＶＰ１０は、ＬＳＩ＃１からの応答のタイムアウト、もしくは、伝送符号の誤りを検出する。この際、ＳＶＰ１０は、ＬＳＩ＃１へのアクセスを所定回数のリトライした後、アクセス不可の場合には、ＬＳＩ＃１のアクセス異常または故障発生と判断する。
　（３－２）ＳＶＰ１０は、ＬＳＩ＃１に間接アクセスするため、ＳＭＢｕｓ＃０を介してＬＳＩ＃０の間接アクセス用レジスタに以下の処理を行う。すなわち、ＳＶＰ１０は、ＬＳＩ＃０のＴａｒｇｅｔＴＩＤ＃１にＬＳＩ＃１のＩＤを書き込む。また、ＳＶＰ１０は、アクセスするＬＳＩ＃１のレジスタのＳＭＢｕｓアドレスをＳＭＢｕｓＡｄｒ３０３に書き込む。また、ＳＶＰ１０は、ＬＳＩ＃０のＣｏｍｍａｎｄ３０４にアクセス種別（“Ｒｅａｄ”又は“Ｗｒｉｔｅ”）を書き込む。上記アクセス種別が“Ｗｒｉｔｅ”の場合、ＳＶＰ１０は、ＬＳＩ＃０のＤａｔａ＃１にデータを書き込む。また、ＳＶＰ１０は、ＬＳＩ＃０のＬＳＩ＃１に接続するデータバスに対応するＶａｌｉｄ３０１のビットに“１”を書き込む。
　（３－３）ＬＳＩ＃０のパケット生成部３５が、レジスタに設定した値からパケット８０を生成し、パケット送受信部３４が、生成されたパケット８０を送信パケットとして、パケット８０のＴＩＤ部に書かれたＩＤを持つＬＳＩ３０に対して発行する。
　パケット生成部３５は、送信パケットの生成処理において、パケット８０のＴＩＤにＬＳＩ＃１のＩＤ値、ＳＩＤにＬＳＩ＃０のＩＤ値、ＵＩＤに、パケット８０に固有のＩＤを設定する。さらに、パケット生成部３５は、Ｃｏｍｍａｎｄに“Ｒｅａｄ”又は“Ｗｒｉｔｅ”といったアクセス種別、Ａｄｄｒｅｓｓに、アクセスするレジスタのＳＭＢｕｓアドレスを設定する。また、パケット生成部３５は、アクセス種別が“Ｗｒｉｔｅ”の場合には、Ｄａｔａに書き込むデータを設定する。
　（３－４）パケットを受信したＬＳＩ＃１は、パケットのＴＩＤのＩＤと自ＬＳＩ３０のＩＤとを比較し、パケットのＴＩＤのＩＤと自ＬＳＩ３０のＩＤとが一致した場合、自ＬＳＩ３０へのアクセスであると判断する。
　（３－５）次に、ＬＳＩ＃１は、Ｃｏｍｍａｎｄをデコードし、アクセス種別が“Ｒｅａｄ”又は“Ｗｒｉｔｅ”のいずれであるかを判断する。
　（３－６）ＬＳＩ＃１は、アクセス種別が“Ｒｅａｄ”の場合、Ａｄｄｒｅｓｓに設定されたＳＭＢｕｓアドレスに対応するレジスタを読み込む。
　（３－７）ＬＳＩ＃１のパケット生成部３５が、応答パケットを生成する。パケット生成部３５は、応答パケットの生成の処理において、送信されてきたパケット８０のＴＩＤとＳＩＤを入れ替え、ＵＩＤ、Ａｄｄｒｅｓｓには、送信されてきたパケット８０のＵＩＤ、Ａｄｄｒｅｓｓと同じ値を設定する。パケット生成部３５は、ＣｏｍｍａｎｄにＳＭＢｕｓ　Ｒｅａｄ　Ａｃｋを示す“１１１０”（図１５を参照）を設定し、Ｄａｔａにデータを設定しない。
　（３－８）ＬＳＩ＃１は、アクセス種別が“Ｗｒｉｔｅ”の場合、Ａｄｄｒｅｓｓに設定されたＳＭＢｕｓアドレスに対応するレジスタにＤａｔａのデータを書き込み、書き込み完了を伝えるための応答パケットを生成する。
　パケット生成部３５は、応答パケットの生成の処理において、送信されてきたパケットのＴＩＤとＳＩＤを入れ替える。ＵＩＤ、Ａｄｄｒｅｓｓには、送信されたきたパケットと同じ値を使用する。パケット生成部３５は、ＣｏｍｍａｎｄにＳＭＢｕｓ　Ｗｒｉｔｅ　Ａｃｋを設定する。Ｄａｔａは付与しない。
　（３－９）ＬＳＩ＃０は、実行したＳＭＢｕｓ動作（ＬＳＩ＃１に対するパケットの送信動作）の状態をＬＳＩ＃０のＳｔａｔｕｓ３１０に保持する。
　（３－１０）ＳＶＰ１０は、Ｓｔａｔｕｓ３１０レジスタを読み込み、成功または失敗を確認する。また、ＳＶＰ１０は、Ｓｔａｔｕｓ３１０がアクセス中の状態を保持している場合は、一定時間待機した後、再度アクセスをする。ＳＶＰ１０が、所定回数リトライしてアクセス中の場合は、失敗と判断する。
　次に、図１４に示すＬＳＩ３０の第２の動作例について説明する。ＳＶＰ１０は、ＬＳＩ＃０乃至＃３に対して、同一のＳＭＢｕｓアドレスに同じ値を設定する際、以下の処理に従ってブロードキャスト転送の設定を行う。
　（４－１）ＳＶＰ１０が、ＬＳＩ＃１に間接アクセスするために、ＬＳＩ＃０の間接アクセス用レジスタに対する設定処理を行う。すなわち、ＬＳＩ＃０が、ＴａｒｇｅｔＴＩＤ＃１にＬＳＩ＃１のＩＤ値を書き込む。また、ＬＳＩ＃０が、ＳＭＢｕｓＡｄｒ３０３にアクセス先のＬＳＩ＃１のレジスタのＳＭＢｕｓアドレスを書き込む。また、ＬＳＩ＃０が、Ｃｏｍｍａｎｄ３０４に上記アクセス種別（“Ｒｅａｄ”又は“Ｗｒｉｔｅ”）を書き込む。また、ＬＳＩ＃０が、アクセス種別が“Ｗｒｉｔｅ”である場合、ＬＳＩ＃０のＤａｔａ＃１にデータを書き込む。また、ＬＳＩ＃０が、ＢＣＥｎ３０９の対応するビットに“１”を書き込む。また、ＬＳＩ＃０が、自ＬＳＩ３０に接続されているデータバスＤａｔａＢｕｓ１２（ＤａｔＢｕｓ＃０乃至＃３）に対応するＶａｌｉｄ３０１の対応するビットに“１”を書き込む。
　（４－２）ＬＳＩ＃０のパケット生成部３５が、ＴａｒｇｅｔＩＤ３０２に設定した値に基づいてパケットを生成し、パケット送受信部３４が、生成されたパケットを、パケットのＴＩＤに書かれたＩＤを持つ全てのＬＳＩ３０に対して発行する。また、ＬＳＩ＃０は、自ＬＳＩ＃０に対してもパケットを生成し発行する。上記パケット発行後の各ＬＳＩ３０及びＳＶＰ１０の処理は、前述した（３－４）乃至（３－１０）の処理と同様であり、説明を省略する。
　本情報処理装置は、システム制御装置と制御回路のシリアルバス間のアクセス障害が発生したときに、システム制御装置が、アクセス可能な他の制御回路を介してアクセス障害が発生した制御回路にアクセスすることができる。これにより、システム制御装置が、他の制御回路を介して制御コマンドを転送でき、アクセス障害の制御回路の制御設定を行うことができる。この結果、本情報処理装置は、情報処理装置に重大な影響を及ぼす障害を回避することができ、情報処理装置の信頼性が向上する。
　さらに、本情報処理装置は、システム制御装置が複数の制御回路の全ての制御設定対象の設定を行う際、代表の制御回路を選択し、システム制御装置が代表の制御回路に制御コマンドを送信する。さらに、代表の制御回路が、その他の制御回路の制御設定に用いる制御コマンドを転送する。その結果、本情報処理装置は、システム制御装置の制御設定におけるコマンドやり取りの処理の負荷を低減することができ、また、制御回路の設定に要する時間を短縮することができる。

Claims (10)

  1. 　システム制御装置と複数の制御回路とを備える情報処理装置であって、
    　前記システム制御装置が、各々の制御回路と第１の信号線を介して接続され、各々の制御回路が、自制御回路以外の他の制御回路と第２の信号線を介して接続され、
    　前記システム制御装置が、前記第１の信号線を通じて、前記制御回路に対して、該制御回路以外の制御回路又は前記複数の制御回路の全てを制御設定するコマンドを含む制御信号を送信する制御信号送信手段を備え、
    　各々の制御回路が、
    　前記第１の信号線を通じて前記システム制御装置の前記制御信号送信手段から送信された制御信号を受信する信号受信手段と、
    　前記受信された制御信号に含まれるコマンドを、前記第２の信号線を介して、制御設定対象の制御回路に対して転送する信号転送手段と、
    　前記信号受信手段によって受信された制御信号に含まれるコマンド又は自制御回路以外の他の制御回路から転送されたコマンドに従って、自制御回路を制御設定する制御設定手段とを備える
    　ことを特徴とする情報処理装置。
  2. 　前記第１の信号線及び前記第２の信号線がシリアルバスであり、
    　前記システム制御装置が、前記制御回路において異常が発生したかを判断する異常判断手段を備え、
    　前記制御信号送信手段が、前記異常判断手段によって異常が発生したと判断された制御回路を制御設定するコマンドを含む制御信号を前記第１の信号線を介して該制御回路以外の他の制御回路に対して送信し、
    　前記他の制御回路が備える信号転送手段が、前記システム制御装置の制御信号送信手段から送信された制御信号に含まれるコマンドを前記第２の信号線を介して前記異常が発生したと判断された制御回路に対して転送する
    　ことを特徴とする請求項１記載の情報処理装置。
  3. 　前記第１の信号線が、シリアルバスであり、前記第２の信号線が、前記制御回路で処理されるパケットデータのデータバスであり、
    　前記システム制御装置が、前記制御回路において異常が発生したかを判断する異常判断手段を備え、
    　前記システム制御装置が備える前記制御信号送信手段が、前記第１の信号線を介して、前記異常判断手段によって異常が発生したと判断された制御回路を制御設定するコマンドを含む制御信号を該制御回路以外の他の制御回路に対して送信し、
    　前記制御回路が、前記システム制御装置の制御信号送信手段から送信された制御信号に含まれるコマンドを含むパケットデータを生成するパケット生成手段と、自制御回路以外の他の制御回路から転送されたパケットデータを自制御回路の制御設定に用いるコマンドに変換するコマンド変換手段とを備え、
    　前記制御回路が備える前記信号転送手段が、前記パケット生成手段によって生成されたパケットデータを、前記第２の信号線を介して、前記異常が発生したと判断された制御回路に対して転送する
    　ことを特徴とする請求項１記載の情報処理装置。
  4. 　前記第１の信号線及び前記第２の信号線がシリアルバスであり、
    　前記システム制御装置が備える制御信号送信手段が、前記第１の信号線を介して、前記複数の制御回路の全てを制御設定対象とするコマンドを含む制御信号をいずれか一の代表の制御回路に対して送信し、
    　前記代表の制御回路の信号送受信手段が、前記コマンドを含む制御信号を受信し、前記代表の制御回路の信号転送手段が、前記第２の信号線を介して、前記制御設定対象の制御回路に対し、前記制御信号に含まれるコマンドを転送する
    　ことを特徴とする請求項１記載の情報処理装置。
  5. 　前記第１の信号線が、シリアルバスであり、前記第２の信号線が、前記制御回路で処理されるパケットデータのデータバスであり、
    　前記制御回路が、前記システム制御装置の信号送信手段から送信された制御信号に含まれるコマンドを含むパケットデータを生成するパケット生成手段と、自制御回路以外の他の制御回路から転送されたパケットデータを自制御回路の制御設定に用いるコマンドに変換するコマンド変換手段とを備え、
    　前記システム制御装置が備える制御信号送信手段が、前記第１の信号線を介して、前記複数の制御回路の全てを制御設定対象とするコマンドを含む制御信号をいずれか一の代表の制御回路に対して送信し、
    　前記代表の制御回路の信号送受信手段が、前記コマンドを含む制御信号を受信し、前記代表の制御回路のパケット生成手段が、前記受信されたコマンドを含むパケットデータを生成し、前記代表の制御回路の信号転送手段が、前記第２の信号線を介して、前記制御設定対象の制御回路に対し、前記生成されたパケットデータを転送する
    　ことを特徴とする請求項１記載の情報処理装置。
  6. 　システム制御装置と複数の制御回路とを備える情報処理装置の制御方法であって、
    　前記システム制御装置が、各々の制御回路と第１の信号線を介して接続され、各々の制御回路が、自制御回路以外の他の制御回路と第２の信号線を介して接続され、
    　前記システム制御装置が、前記第１の信号線を通じて、前記制御回路に対して、該制御回路以外の制御回路又は前記複数の制御回路の全てを制御設定するコマンドを含む制御信号を送信し、
    　前記制御回路が、前記第１の信号線を通じて前記システム制御装置から送信された制御信号を受信し、前記受信された制御信号に含まれるコマンドを、前記第２の信号線を介して、制御設定対象の制御回路に対して転送し、
    　前記制御設定対象の制御回路が、前記転送されたコマンドに従って、自制御回路を制御設定する
    　ことを特徴とする情報処理装置の制御方法。
  7. 　前記第１の信号線及び前記第２の信号線がシリアルバスであり、
    　前記システム制御装置が、前記制御回路において異常が発生したかを判断し、前記第１の信号線を介して、前記異常が発生したと判断された制御回路を制御設定するコマンドを含む制御信号を該制御回路以外の他の制御回路に対して送信し、
    　前記他の制御回路が、前記第２の信号線を介して、前記システム制御装置から送信された制御信号に含まれるコマンドを前記異常が発生したと判断された制御回路に対して転送する
    　ことを特徴とする請求項６記載の情報処理装置の制御方法。
  8. 　前記第１の信号線が、シリアルバスであり、前記第２の信号線が、前記制御回路で処理されるパケットデータのデータバスであり、
    　前記システム制御装置が、前記制御回路において異常が発生したかを判断し、前記異常が発生したと判断された制御回路を制御設定するコマンドを含む制御信号を前記第１の信号線を介して該制御回路以外の他の制御回路に対して送信し、
    　前記他の制御回路が、前記システム制御装置から送信された制御信号に含まれるコマンドを含むパケットデータを生成し、前記生成されたパケットデータを前記第２の信号線を介して前記異常が発生したと判断された制御回路に対して転送し、前記異常が発生したと判断された制御回路が、前記転送されたパケットデータをコマンドに変換し、変換されたコマンドに従って自制御回路を制御設定する
    　ことを特徴とする請求項６記載の情報処理装置の制御方法。
  9. 　前記第１の信号線及び前記第２の信号線がシリアルバスであり、
    　前記システム制御装置が、前記第１の信号線を介して、前記複数の制御回路の全てを制御設定対象とするコマンドを含む制御信号をいずれか一の代表の制御回路に対して送信し、
    　前記代表の制御回路が、前記第２の信号線を介して、前記制御設定対象の制御回路に対し、前記受信された制御信号に含まれるコマンドを転送する
    　ことを特徴とする請求項６記載の情報処理装置の制御方法。
  10. 　前記第１の信号線が、シリアルバスであり、前記第２の信号線が、前記制御回路で処理されるパケットデータのデータバスであり、
    　前記システム制御装置が、前記第１の信号線を介して、前記複数の制御回路の全てを制御設定対象とするコマンドを含む制御信号をいずれか一の代表の制御回路に対して送信し、
    　前記代表の制御回路が、前記コマンドを含む制御信号を受信し、前記受信されたコマンドを含むパケットデータを生成し、前記第２の信号線を介して、前記制御設定対象の制御回路に対し、前記生成されたパケットデータを転送し、
    　前記パケットデータを転送された制御回路が、前記パケットデータを自制御回路の制御設定に用いるコマンドに変換し、変換されたコマンドに従って自制御回路を制御設定する
    　ことを特徴とする請求項６記載の情報処理装置の制御方法。
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