WO2009116830A2 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
WO2009116830A2
WO2009116830A2 PCT/KR2009/001424 KR2009001424W WO2009116830A2 WO 2009116830 A2 WO2009116830 A2 WO 2009116830A2 KR 2009001424 W KR2009001424 W KR 2009001424W WO 2009116830 A2 WO2009116830 A2 WO 2009116830A2
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
single crystal
thin film
wafer bonding
layer
Prior art date
Application number
PCT/KR2009/001424
Other languages
English (en)
French (fr)
Other versions
WO2009116830A3 (ko
Inventor
송준오
Original Assignee
Song June O
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Song June O filed Critical Song June O
Priority to US12/933,599 priority Critical patent/US8487341B2/en
Publication of WO2009116830A2 publication Critical patent/WO2009116830A2/ko
Publication of WO2009116830A3 publication Critical patent/WO2009116830A3/ko
Priority to US13/923,745 priority patent/US8766316B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same.
  • group III-V monocrystalline semiconductor thin films containing nitride and group II-6 monocrystalline semiconductor thin films including oxides are grown on top of transparent growth substrates at temperatures above 400 degrees and under various harsh gas atmospheres.
  • the growth substrate includes sapphire (Al 2 O 3 ), silicon carbide (SiC), gallium nitride (GaN), aluminum nitride (AlN), aluminum gallium nitride (AlGaN), zinc oxide (ZnO), silicon (Si ) Is used.
  • the sapphire is the most used substrate material because of the advantages in terms of economic and technical, but the growth substrate of the sapphire material is a growth substrate (for example, Si) of a material having a different electrical and thermal conductivity It is not easy to manufacture a high-performance electronic or optoelectronic device on the growth substrate of the sapphire material because it is significantly lower compared.
  • the growth substrate of the sapphire material is a growth substrate (for example, Si) of a material having a different electrical and thermal conductivity It is not easy to manufacture a high-performance electronic or optoelectronic device on the growth substrate of the sapphire material because it is significantly lower compared.
  • a light emitting diode which is an optoelectronic device
  • a gallium nitride (GaN) single crystal thin film which is a group 3-5 semiconductor, grown on the sapphire growth substrate.
  • GaN gallium nitride
  • two electrodes for applying an external current to the LED device cannot be disposed in a vertical structure opposite to the upper and lower gallium nitride single crystal thin films.
  • mesa etching is performed so that the gallium nitride layer adjacent to the sapphire growth substrate is exposed to the atmosphere, and nitrided with different charge carriers.
  • a device having a horizontal structure in which electrodes are disposed on a gallium single crystal thin film is manufactured.
  • the support having an excellent electrical and thermal conductivity is supported by the sapphire It is formed on the single crystal semiconductor thin film in the opposite direction to the growth substrate, and a photon-beam of a specific wavelength band is irradiated on the rear surface of the sapphire growth substrate to separate and transfer the single crystal semiconductor thin film from the sapphire growth substrate.
  • a method of manufacturing a device having a vertical structure through a transfer process has been proposed.
  • the success of the fabrication of the vertical structure device through the single crystal semiconductor thin film separation and transition process depends on how efficiently the support having the excellent electrical and thermal conductivity is formed.
  • Forming a close support by applying the electroplating process has the advantage that it is relatively easy to manufacture a vertical structure of the device, but causes a variety of problems in terms of reliability in the finally manufactured vertical device.
  • FIG. 1 is a cross-sectional view illustrating a wafer bonding between a heterogeneous material and a single crystal semiconductor thin film transfer process.
  • a single crystal multilayer thin film 102 for an electronic or optoelectronic device including a gallium nitride (GaN) -based semiconductor on a transparent sapphire growth substrate 101 is subjected to a temperature of more than 500 degrees and various severe gases.
  • a soldering material 103 for wafer bonding is an alloy or solid solution containing a metal having a melting point of less than 300 degrees, such as indium (In), tin (Sn), and zinc (Zn). solution).
  • soldering alloy 103 with a soldering material 103 for wafer bonding formed on top of the single crystal multilayer thin film 102 on the selected support 201 having electrical and thermally good conductivity.
  • soldering material 202 for wafer bonding containing (see FIG. 1B).
  • the support 201 may be Si, Ge, GaAs, or the like, and the soldering materials 103 and 202 may be Au-Sn, Au-In, Pd-In, or the like.
  • the two soldering materials 103 and 202 are bonded to each other under a temperature and a constant pressure of less than 300 degrees (see FIG. 1C).
  • the single crystal multilayer thin film 102 is separated from the sapphire growth substrate 101 by irradiating a photon beam having a specific wavelength band on the back surface of the sapphire growth substrate 101. (See FIG. 1D) and the transfer process step S30 to the upper portion of the support 201 (see FIG. 1E).
  • the wafer bonding process as described above is not an easy process because the wafer bonding between materials having different thermal expansion coefficients must be performed.
  • thermal stresses generated after wafer bonding between different materials must solve many serious problems such as growth substrates, single crystal semiconductor thin films, cracks or cracks in the support, and even debonding.
  • the embodiment provides a semiconductor device and a method of manufacturing the same.
  • the embodiment provides a method for transferring a single crystal semiconductor thin film to a heterogeneous supporting substrate for manufacturing electronic devices and optoelectronic devices, and a semiconductor device including the transferred stacked structure and a method of manufacturing the same.
  • a semiconductor device manufacturing method includes preparing a growth substrate, a support substrate, and a temporary substrate on which a single crystal semiconductor thin film is formed; Bonding the growth substrate, the support substrate, and the temporary substrate through the functional wafer bonding layer with the support substrate therebetween; Separating the growth substrate from the single crystal semiconductor thin film; And separating the temporary substrate from the support substrate.
  • a semiconductor device may include: a support substrate; A functional wafer bonding layer on the support substrate; And a single crystal semiconductor thin film on the functional wafer bonding layer.
  • the embodiment can provide a semiconductor device and a method of manufacturing the same.
  • the embodiment can provide a method for transferring a single crystal semiconductor thin film to a heterogeneous support substrate and a semiconductor device including the transferred stacked structure, and a method of manufacturing the same for manufacturing an electronic device and an optoelectronic device.
  • FIG. 1 is a cross-sectional view illustrating a conventional wafer bonding between a heterogeneous material and a single crystal semiconductor thin film transfer process.
  • FIGS. 2 and 3 are cross-sectional views illustrating a method of transferring a single crystal semiconductor thin film to a supporting substrate in a semiconductor device and a method of manufacturing the same according to an embodiment.
  • FIG. 4 is a cross-sectional view illustrating a laminated structure in which a single crystal semiconductor thin film is transferred to a support substrate according to an embodiment.
  • 5 to 9 are cross-sectional views illustrating a process of forming a light emitting diode device having a vertical structure using the stacked structure of FIG. 4.
  • each layer (film), region, pattern or structure is “on” or “under” the substrate, each layer (film), region, pad or pattern.
  • “on” and “under” include both “directly” or “indirectly” formed.
  • the criteria for the top or bottom of each layer will be described with reference to the drawings.
  • each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description.
  • the size of each component does not necessarily reflect the actual size.
  • FIGS. 2 and 3 are cross-sectional views illustrating a method of transferring a single crystal semiconductor thin film to a supporting substrate in a semiconductor device and a method of manufacturing the same according to an embodiment.
  • a growth substrate 301, a support substrate 401, and a temporary substrate 501 are prepared, respectively.
  • the growth substrate 301 and the temporary substrate 501 may be selected to have a transparency of more than 70% optically in the wavelength range of 500nm or less.
  • the growth substrate 301 and the temporary substrate 501 may include sapphire (Al 2 O 3 ), silicon carbide (SiC), gallium nitride (GaN), indium gallium nitride (InGaN), and aluminum gallium nitride (AlGaN).
  • Aluminum nitride (AlN), spinel (spinel), lithium niobate (lithium niobate), neodymium gallate (neodymium gallate), or gallium oxide (Ga 2 O 3 ) may be selected.
  • the growth substrate 301 and the temporary substrate 501 are selected to have optical transparency of 70% or more for light in the wavelength region of 500 nm or less, thermo-chemical by irradiation of a photon beam as described later. Separation via decomposition reactions can be facilitated.
  • the growth substrate 301 and the temporary substrate 501 may be selected such that a difference in thermal expansion coefficient is 2 ppm or less.
  • the support substrate 401 may be selected to have a good electrical or thermal conductivity, for example, the support substrate 401 may be Si, GaAs, Ge, SiGe, AlN, GaN, AlGaN, SiC, or AlSiC. Any one of the wafers, or a plate of any one of Ni, Cu, Nb, Mo, Ta, NbCu, MoCu, TaCu, SiAl, CuW, NiW, or NiCu may be selected.
  • the growth substrate 301, the support substrate 401, and the temporary substrate 501 are illustrated as sapphire (Al 2 O 3 ), silicon (Si), and sapphire (Al 2 O 3 ), respectively.
  • the support substrate 401 is a substrate of dissimilar with the growth substrate 301.
  • Sapphire used as the growth substrate 301 is preferably a single crystal (epitaxy), while the support substrate 401 and the temporary substrate 501 is not necessarily a single crystal.
  • the single crystal semiconductor thin film 303 including the sacrificial layer 302 is sequentially grown on the front-side of the growth substrate 301, and then a functional wafer bonding layer is formed on the single crystal semiconductor thin film 303. 304 is laminated (see FIG. 2A).
  • the functional wafer bonding layers 402 and 403 are laminated on the front and back-side of the support substrate 401 (see FIG. 2B).
  • a sacrificial layer 502 and a functional wafer bonding layer 503 are stacked and formed on the front-side of the temporary substrate 501 (see FIG. 2C).
  • the sacrificial layers 302 and 502 formed on the growth substrate 301 and the temporary substrate 501 a material having an energy band gap of 6.5 eV or less may be selected.
  • the sacrificial layers 302 and 502 may be GaN, InGaN, AlGaN, AlInN, AlGaInN, InN, AlN, SiC, SiCN, ZnInN, InZnO, GaZnO, ZnO, MgZnO, PZT, ITO, SiO 2 , or SiN It may include any one of x .
  • the sacrificial layers 302 and 502 formed on the growth substrate 301 and the temporary substrate 501 are not necessarily the same material.
  • the sacrificial layer 302 on the growth substrate 301 may be formed of InGaN, while the sacrificial layer 502 on the temporary substrate 501 may be formed of ZnO.
  • the sacrificial layers 302 and 502 may be selected to have optical transparency of 70% or more, similarly to the growth substrate 301 and the temporary substrate 501.
  • the single crystal semiconductor thin film 303 may be formed as a single layer or a multi layer.
  • the single crystal semiconductor thin film 303 may include any one of Group 3-5 compounds, Group 2-6 compounds, Si, SiC, or SiGe.
  • the single crystal semiconductor thin film 303 includes an n-type cladding layer / active layer / p-type cladding layer, which is a light emitting diode device structure including a group 3-5 nitride-based semiconductor.
  • the n-type cladding layer is an n-type dopant having an Al x In y Ga (1-xy) N composition formula, where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, and 0 ⁇ x + y ⁇ 1.
  • a material layer referred to as a “buffer layer” that mitigates stress caused by mismatched lattice matching and thermal expansion coefficient difference may be inserted, in particular, GaN, AlN, InGaN. , AlGaN, SiC, SiCN, Re-Si (rhenium silicide) may be used prior to growing the n-type nitride-based semiconductor cladding layer.
  • a material layer referred to as a “buffer layer” that mitigates stress caused by mismatched lattice matching and thermal expansion coefficient difference may be inserted, in particular, GaN, AlN, InGaN.
  • the active layer has a quantum well structure and has an Al x In y Ga (1-xy) N composition formula, where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, and 0 ⁇ x + y ⁇ 1.
  • Group 3-5 nitride-based semiconductor materials.
  • the p-type cladding layer like the n-type cladding layer, uses Al x In y Ga (1-xy) N composition formula (where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1). And a p-type dopant.
  • the functional wafer bonding layers 304, 402, 403, and 503 formed on the growth substrate 301, the support substrate 401, and the temporary substrate 501, respectively, may be formed as a single layer or a multi layer. have.
  • the functional wafer bonding layer 304, 402, 403, 503 serves as an electrically good conductor in addition to the mechanical role of bonding the growth substrate 301, the support substrate 401, and the temporary substrate 501.
  • the functional wafer bonding layers 304, 402, 403, and 503 formed on the growth substrate 301, the support substrate 401, and the temporary substrate 501, respectively, are formed by general physicochemical deposition and electroplating deposition. 1 It may be formed to a thickness of less than 30 ⁇ m.
  • Au may be used as a material for forming the functional wafer bonding layers 304, 402, 403, and 503.
  • the functional wafer bonding layers 304, 402, 403, and 503 are disposed on the growth substrate 301, the support substrate 401, and the temporary substrate 501, respectively.
  • the support substrate 401 may be formed on only one surface of the surfaces facing each other and the support substrate 401 and the temporary substrate 501 facing each other.
  • the functional wafer bonding layer 402 on the front surface of the support substrate 401 and the functional substrate on the growth substrate 301 are provided.
  • the sandwich structure After aligning the wafer bonding layer 304 and aligning the functional wafer bonding layer 403 on the back surface of the support substrate 401 with the functional wafer bonding layer 503 on the temporary substrate 501, the sandwich structure The wafers are joined together to form a composite (see FIG. 2D).
  • the bonding process of the wafer may be selected from the thermo-compressive bonding (thermo-compressive bonding) method of applying a constant pressure at a temperature of 200 to 600 degrees or less.
  • the lattice cells of the sacrificial layer 302, the single crystal semiconductor thin film 303, and the functional wafer bonding layer 304 on the growth substrate 301 are formed by isolation etching. It may also be formed in the shape of a unit device.
  • the sacrificial layer 502 and the functional wafer bonding layer 503 on the temporary substrate 501 may be formed in a unit cell shape having a plurality of lattice cells through isolation etching.
  • the first photon beam (1st photon-beam) is irradiated to the rear surface of the growth substrate 301 in the composite bonded to the sandwich structure (thermo-chemical
  • the growth substrate 301 is lifted off through a decomposition reaction (see FIG. 3A).
  • the first photon beam may be a KrF excimer laser or a YAG laser.
  • a second photon beam (2nd photon-beam) is irradiated to the rear surface of the temporary substrate 501 in the composite bonded to the sandwich structure to thermal-chemical decomposition reaction.
  • the temporary substrate 501 is also lifted off (see FIG. 3B).
  • the second photon beam may be a KrF excimer laser or a YAG laser.
  • residues of the sacrificial layers 302 and 502 and the functional wafer bonding layers 503 and 403 may be dry-etched or wet-etched. Remove However, the functional wafer bonding layers 503 and 403 are not necessarily removed.
  • the single crystal semiconductor thin film 303 is transferred to the support substrate 401 (see FIG. 3C).
  • the growth substrate 301 and the temporary substrate 501 are symmetrically arranged in a sandwich form with the support substrate 401 interposed therebetween to form the single crystal semiconductor thin film 303. Transition to the support substrate 401.
  • the thermal expansion coefficient difference between the growth substrate 301 and the support substrate 401 is different. As a result, cracking or bending problems may occur in the single crystal semiconductor thin film 303.
  • the growth substrate 301 and the temporary substrate 501 having similar thermal expansion coefficients are disposed symmetrically with the support substrate 401 interposed therebetween, due to a difference in thermal expansion coefficient. Cracking or bending problems in the single crystal semiconductor thin film 303 may be reduced.
  • FIG. 4 is a cross-sectional view illustrating a laminated structure in which a single crystal semiconductor thin film is transferred to a supporting substrate according to an embodiment.
  • a functional wafer bonding layer 602 and a functional wafer bonding layer 602 on the support substrate 601, the support substrate 601, and the functional wafer bonding layer 602 are processed according to the processes described with reference to FIGS. 2 and 3.
  • a laminated structure including the single crystal semiconductor thin film 603 is produced.
  • the material of the support substrate 601 may be determined according to the purpose of application. In a general vertical structure, a material that is electrically conductive and has excellent thermal conductivity is selected first.
  • the support substrate 601 may be silicon (Si).
  • the functional wafer bonding layer 602 may be formed as a single layer or a multi layer.
  • the functional wafer bonding layer 602 may be an ohmic or schottky electrode as an electrically good conductor, in addition to the mechanical role of bonding the support substrate 601 and the single crystal semiconductor thin film 603. ohmic or schottky electrodes, optically superior reflectors, diffusion barriers that prevent material flow, and adhesives that enhance adhesion to the support substrate 601 It may be.
  • the functional wafer bonding layer 602 is formed by general physicochemical deposition and electroplating deposition, and may be formed to a thickness of 1 ⁇ m to 30 ⁇ m or less.
  • the functional wafer bonding layer 602 may be formed of any one of metal, alloy, or metal solid solution.
  • the single crystal semiconductor thin film 603 may be formed as a single layer or a multi layer.
  • a group 3-5 compound, a group 2-6 compound, Si, SiC, SiGe, or the like may be selected.
  • the single crystal semiconductor thin film 603 may be an n-type cladding layer / active layer / p-type cladding layer having a light emitting diode device structure including a group 3-5 nitride-based semiconductor.
  • 5 to 9 are cross-sectional views illustrating a process of forming a light emitting diode device having a vertical structure using the stacked structure of FIG. 4.
  • the single crystal semiconductor thin film 603 is formed of a plurality of lattice cell-shaped unit devices through isolation etching.
  • the functional wafer bonding layer 602 may be formed of a plurality of lattice cell-like unit devices, similarly to the single crystal semiconductor thin film 603.
  • a device passivation layer 704 is formed of an electrically insulating material to protect a unit device, and the device passivation layer 704 is selectively removed to form the single crystal semiconductor thin film 603. Part of the).
  • the material used as the device passivation layer 704 may be SiO 2 .
  • an ohmic electrode 705 is formed on the single crystal semiconductor thin film 603.
  • the support substrate 701 is cut in the vertical direction by using a laser 706 or a saw to complete a unit device chip.
  • the semiconductor device and the method of manufacturing the same according to the embodiment may be applied to an electronic or optoelectronic device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Recrystallisation Techniques (AREA)
  • Led Devices (AREA)
  • Semiconductor Lasers (AREA)

Abstract

실시예에 따른 반도체 소자 제조방법은 단결정 반도체 박막이 형성된 성장 기판, 지지 기판 및 임시 기판을 준비하는 단계; 상기 지지 기판을 사이에 두고 기능성 웨이퍼 결합층을 매개로 상기 성장 기판, 지지 기판 및 임시 기판을 결합시키는 단계; 상기 성장 기판을 상기 단결정 반도체 박막으로부터 분리하는 단계; 및 상기 임시 기판을 상기 지지 기판으로부터 분리하는 단계를 포함한다.

Description

반도체 소자 및 그 제조방법
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
현재, 질화물을 포함한 그룹 3-5족 단결정 반도체 박막 및 산화물을 포함한 그룹 2-6족 단결정 반도체 박막은 400도 이상의 온도와 다양한 혹독한 개스(severe gas) 분위기 하에서 투명한 성장 기판의 상부에 성장시키고 있다.
일반적으로, 상기 성장 기판으로는 사파이어(Al2O3), 실리콘카바이드(SiC), 질화갈륨(GaN), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 산화아연(ZnO), 실리콘(Si) 등이 사용되고 있다.
특히, 상기 사파이어(sapphire)는 경제 및 기술적인 면에서 장점이 많아 가장 많이 사용되는 기판 물질이지만, 상기 사파이어 재질의 성장 기판은 전기적 및 열적 전도율이 다른 재질의 성장 기판(예를 들어, Si)에 비해 현저히 떨어지기 때문에 상기 사파이어 재질의 성장 기판 상에 고성능의 전자 또는 광전자 소자를 제조하는 것은 용이하지 않다.
예를 들어, 상기 사파이어 성장 기판 상부에 성장시킨 그룹 3-5족 반도체인 질화갈륨(GaN) 단결정 박막을 이용하여 광전자 소자인 발광다이오드(light emitting diode; 이하, “LED”로 지칭)를 제조할 경우, 전기적으로 절연성인 사파이어 성장 기판 때문에 LED 소자에 외부 전류를 인가하기 위한 두 전극을 질화갈륨 단결정 박막 상하에 대향된 수직구조 형태로 배치시킬 수 없다.
따라서, LED 소자의 두 전극을 배치시켜 외부 전류를 인가하기 위해, 사파이어 성장 기판에 인접한 질화갈륨층이 대기 중으로 노출되도록 메사 식각(MESA etching)을 하고, 서로 다른 전하 캐리어(charge carrier)를 가진 질화갈륨 단결정 박막 상부에 각각 전극을 배치시킨 수평구조 형태의 소자를 제조한다.
그러나, 수평구조 형태의 LED 소자는 외부 전류 인가 시에 메사 식각된 가장자리 부근에 전류가 집중되는 커런트 크라우딩(current crowding) 현상이 발생되어 다량의 열이 발생하게 된다. 또한, 사파이어 성장 기판의 낮은 열 전도율(thermal conductivity) 때문에 소자 구동 시에 발생된 다량의 열을 외부로 방출시키기는데 어려움이 존재하고 있다. 특히 이러한 열의 외부 방출 어려움은 대전류 인가 시에 구동되는 소자에서 소자 수명 및 신뢰성에 치명적인 영향을 미치고 있다.
한편, 상기 사파이어 성장 기판 상부에 제조된 단결정 반도체 소자의 상기 “커런트 크라우딩 및 비효율적인 열 방출” 등의 문제를 해결하기 위한 대응 방안으로 전기적 및 열적으로 우수한 전도율을 갖는 지지대(support)를 상기 사파이어 성장 기판 반대 방향인 단결정 반도체 박막 상부에 형성하고, 특정 파장대역의 포톤 빔(photon-beam)을 상기 사파이어 성장 기판 후면에 조사시켜 상기 사파이어 성장 기판으로부터 단결정 반도체 박막을 분리 및 전이(lift-off and transfer)하는 공정을 통해 수직구조 형태의 소자를 제조하는 방법이 제안되었다.
상기 단결정 반도체 박막 분리 및 전이 공정을 통한 수직구조 형태의 소자 제조의 성공 여부는 전기적 및 열적으로 우수한 전도율을 갖는 지지대를 얼마나 효율적인 방법으로 형성하느냐에 달려 있다.
현재까지 공지된 밀착된 지지대를 형성시키는 방법은 전기 도금(electro-plating) 공정과 웨이퍼 결합(wafer bonding) 공정이며, 이들을 적용하여 부분적으로 수직구조 형태의 소자를 제조하고 있다.
상기 전기 도금 공정을 적용하여 밀착된 지지대를 형성하면 비교적 용이하게 수직구조 형태의 소자를 제조할 수 있는 장점이 있지만, 최종적으로 제조된 수직구조 형태의 소자에 신뢰성 측면에 여러 문제점을 야기한다.
반면에, 도 1에 도시된 바와 같이, 상기 웨이퍼 결합 공정에 의해 형성된 지지대를 이용하면 비교적 간편한 공정과 최종적으로 제조된 수직구조 형태의 소자의 높은 신뢰성을 확보할 수 있는 장점이 있다.
도 1은 종래의 이종물질 간의 웨이퍼 결합 및 단결정 반도체 박막 전이 공정을 설명하기 위한 공정 단면도이다.
도 1을 참조하면, 먼저, 투명한 사파이어 성장 기판(101) 상부에 질화갈륨(GaN)계 반도체가 포함된 전자 또는 광전자 소자용 단결정 다층 박막(102)을 500도 이상의 온도와 다양한 혹독한 개스(severe gas) 분위기 하에서 성장시키고, 상기 단결정 다층 박막(102) 상부에 연속적으로 웨이퍼 결합용인 솔더링(soldering) 물질(103)을 형성시킨다(도 1A 참조). 상기 솔더링 물질(103)은 인듐(In), 주석(Sn), 아연(Zn)과 같이 300도 미만의 녹는점(melting point)을 갖는 금속(metal)을 함유한 합금(alloy) 또는 고용체(solid solution)가 될 수 있다.
그리고, 전기적 및 열적으로 우수한 전도율을 갖는 선택된 지지대(201) 상부에 상기 단결정 다층 박막(102) 상부에 형성된 웨이퍼 결합용인 솔더링(soldering) 물질(103)과 동일하거나 또는 솔더링 합금을 형성하는 다른 금속 성분을 포함하고 있는 웨이퍼 결합용인 솔더링(soldering) 물질(202)을 형성시킨다(도 1B 참조). 예를 들어, 상기 지지대(201)는 Si, Ge, GaAs 등이 될 수 있으며, 상기 솔더링 물질(103, 202)은 Au-Sn, Au-In, Pd-In 등이 될 수 있다.
상기한 바와 같이, 두 웨이퍼의 준비 단계(S10) 이후, 300도 미만의 온도와 일정 압력 하에서 두 솔더링 물질(103, 202)을 맞대어 웨이퍼를 결합(bonding)시킨다(도 1C 참조).
상기한 바와 같이, 두 웨이퍼의 결합 단계(S20) 이후, 특정 파장대역의 포톤 빔을 상기 사파이어 성장 기판(101) 후면에 조사시켜 상기 사파이어 성장 기판(101)으로부터 상기 단결정 다층 박막(102)을 분리(도 1D 참조) 및 지지대(201) 상부로의 전이 공정 단계(S30)를 수행한다(도 1E 참조).
그 후, 비록 도 1에 미도시되었지만, 각종 디멘젼(dimension) 및 모양(shape)을 갖는 고성능의 전자 또는 광전자 소자를 제작한다.
그러나, 상술한 바와 같은 웨이퍼 결합 공정은 열팽창계수(thermal expansion coefficient)가 다른 물질들 사이의 웨이퍼 결합을 수행해야 하기 때문에 쉬운 공정이 아니다. 특히, 다른 물질 사이의 웨이퍼 결합 후에 발생된 열적 스트레스로 인하여 성장 기판, 단결정 반도체 박막, 지지대 내에 크랙 또는 깨짐 문제, 더 나아가서는 비결합(debonding) 현상 등의 여러 심각한 문제들을 해결해야 한다.
또한, 상기 웨이퍼 결합 후에 발생된 열적 스트레스의 최소화를 위해서 300도 미만의 낮은 웨이퍼 결합 온도(wafer bonding temperature)를 이용해야 하는 문제와 솔더링 물질(soldering material)로부터 야기되는 새로운 문제의 해결이 필요하고, 더불어 대량 생산이 가능한 새로운 웨이퍼 결합 공정이 개발되어야 한다.
따라서, 상기한 문제점을 해결함과 동시에 향후 대량 생산을 통한 전자 또는 광전자 소자 제조 단가 감소를 위해서는 이종 지지 기판 상부로의 단결정 반도체 박막 전이 방법을 개발해야 하고, 동시에 이를 이용한 고성능의 전자 또는 광전자 소자 제조 방법 개발이 요구되는 것이다.
실시예는 반도체 소자 및 그 제조방법을 제공한다.
실시예는 전자 소자 및 광전자 소자의 제조를 위해 단결정 반도체 박막을 이종 지지 기판으로 전이하는 방법과 전이된 적층 구조를 포함하는 반도체 소자 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자 제조방법은 단결정 반도체 박막이 형성된 성장 기판, 지지 기판 및 임시 기판을 준비하는 단계; 상기 지지 기판을 사이에 두고 기능성 웨이퍼 결합층을 매개로 상기 성장 기판, 지지 기판 및 임시 기판을 결합시키는 단계; 상기 성장 기판을 상기 단결정 반도체 박막으로부터 분리하는 단계; 및 상기 임시 기판을 상기 지지 기판으로부터 분리하는 단계를 포함한다.
실시예에 따른 반도체 소자는 지지 기판; 상기 지지 기판 상에 기능성 웨이퍼 결합층; 및 상기 기능성 웨이퍼 결합층 상에 단결정 반도체 박막을 포함한다.
실시예는 반도체 소자 및 그 제조방법을 제공할 수 있다.
실시예는 전자 소자 및 광전자 소자의 제조를 위해 단결정 반도체 박막을 이종 지지 기판으로 전이하는 방법과 전이된 적층 구조를 포함하는 반도체 소자 및 그 제조방법을 제공할 수 있다.
도 1은 종래의 이종물질 간의 웨이퍼 결합 및 단결정 반도체 박막 전이 공정을 설명하기 위한 공정 단면도.
도 2와 도 3은 실시예에 따른 반도체 소자 및 그 제조방법에서 단결정 반도체 박막을 지지 기판으로 전이하는 방법을 설명하는 공정 단면도.
도 4는 실시예에 따른 단결정 반도체 박막이 지지 기판으로 전이된 적층 구조를 설명하는 단면도.
도 5 내지 도 9는 도 4의 적층 구조를 이용하여 수직 구조 형태의 발광다이오드 소자를 형성하는 공정을 설명하는 단면도.
본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 2와 도 3은 실시예에 따른 반도체 소자 및 그 제조방법에서 단결정 반도체 박막을 지지 기판으로 전이하는 방법을 설명하는 공정 단면도이다.
도 2 내지 도 3을 참조하면, 성장 기판(301), 지지 기판(401) 및 임시 기판(501)이 각각 준비된다.
상기 성장 기판(301)과 임시 기판(501)은 500nm 이하 파장 영역대에서 광학적으로 70% 이상의 투명도를 갖는 것이 선택될 수 있다. 예를 들어, 상기 성장 기판(301)과 임시 기판(501)은 사파이어(Al2O3), 실리콘카바이드(SiC), 질화갈륨(GaN), 질화인듐갈륨(InGaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 스피넬(spinel), 리튬니오베이트(lithium niobate), 네오듐갈라이트(neodymium gallate), 또는 갈륨산화물(Ga2O3) 중 어느 하나가 선택될 수 있다.
상기 성장 기판(301) 및 임시 기판(501)이 500nm 이하의 파장 영역의 광에 대해 광학적으로 70% 이상의 투명도를 갖는 것이 선택되는 경우, 이후에서 설명되는 바와 같이 포톤 빔의 조사에 의해 열-화학 분해 반응을 통한 분리가 용이할 수 있다.
또한, 상기 성장 기판(301)과 임시 기판(501)은 열팽창계수(thermal expansion coefficient) 차이가 2ppm 이하를 갖도록 선택될 수 있다.
상기 지지 기판(401)은 전기적 또는 열적으로 우수한 전도율을 갖는 것이 선택될 수 있으며, 예를 들어, 상기 지지 기판(401)은 Si, GaAs, Ge, SiGe, AlN, GaN, AlGaN, SiC, 또는 AlSiC 중 어느 하나의 웨이퍼, 또는 Ni, Cu, Nb, Mo, Ta, NbCu, MoCu, TaCu, SiAl, CuW, NiW, 또는 NiCu 중 어느 하나의 플레이트가 선택될 수 있다.
실시예에서는, 상기 성장 기판(301), 지지 기판(401), 임시 기판(501)은 각각 사파이어(Al2O3), 실리콘(Si), 사파이어(Al2O3)로 예시되어 있으며, 상기 지지 기판(401)은 상기 성장 기판(301)과 이종(dissimilar)의 기판이 사용된다. 상기 성장 기판(301)로 사용되는 사파이어는 단결정(epitaxy)이 바람직한 반면에, 상기 지지 기판(401) 및 임시 기판(501)은 반드시 단결정일 필요는 없다.
상기 성장 기판(301)의 전면(front-side)에 희생층(302)을 포함하고 있는 단결정 반도체 박막(303)을 순차적으로 성장시킨 다음에 상기 단결정 반도체 박막(303)의 상부에 기능성 웨이퍼 결합층(304)을 적층 형성시킨다(도 2A 참조).
또한, 상기 지지 기판(401)의 전후면(front and back-side)에 기능성 웨이퍼 결합층(402, 403)을 적층 형성시킨다(도 2B 참조).
또한, 상기 임시 기판(501)의 전면(front-side)에 희생층(502) 및 기능성 웨이퍼 결합층(503)을 적층 형성시킨다(도 2C 참조).
상기 성장 기판(301)과 임시 기판(501)의 상부에 형성시킨 희생층(302, 502)은 6.5 eV 이하의 에너지 밴드갭(energy band-gap)을 갖는 물질이 선택될 수 있다. 예를 들어, 상기 희생층(302, 502)은 GaN, InGaN, AlGaN, AlInN, AlGaInN, InN, AlN, SiC, SiCN, ZnInN, InZnO, GaZnO, ZnO, MgZnO, PZT, ITO, SiO2, 또는 SiNx 중 어느 하나를 포함할 수 있다.
또한, 상기 성장 기판(301)과 임시 기판(501) 상에 형성한 상기 희생층(302, 502)은 반드시 동일 물질일 필요는 없다. 예를 들어, 상기 성장 기판(301) 상부에 존재하는 희생층(302)은 InGaN으로 형성하고, 반면에 상기 임시 기판(501) 상부에 존재하는 희생층(502)은 ZnO로 형성할 수 있다.
또한, 상기 희생층(302,502)는 상기 성장 기판(301) 및 임시 기판(501)과 마찬가지로 광학적으로 70% 이상의 투명도를 갖는 것이 선택될 수 있다.
상기 단결정 반도체 박막(303)은 단층(single layer) 또는 다층(multi layer)으로 형성될 수 있다. 예를 들어, 상기 단결정 반도체 박막(303)은 그룹 3-5족 화합물, 그룹 2-6족 화합물, Si, SiC, 또는 SiGe 중 어느 하나를 포함할 수 있다. 실시예에서, 상기 단결정 반도체 박막(303)은 그룹 3-5족 질화물계 반도체를 포함하는 발광다이오드 소자 구조인 n형 클래드층/활성층/p형 클래드층이 포함된다.
상기 n형 클래드층은 AlxInyGa(1-x-y)N 조성식 (여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 갖는 n형 도판트(dopant)가 첨가된 그룹 3-5족 질화물계 반도체 물질로 이루어질 수 있으며, 특히 GaN가 사용될 수 있다. 또한 상기 n형 질화물계 반도체 클래드층을 성장하기에 앞서 불일치한 격자 정합 및 열팽창 계수 차이로 발생되는 스트레스를 완화시키는 물질층(“완충층”으로 지칭)을 삽입될 수 있으며, 특히 GaN, AlN, InGaN, AlGaN, SiC, SiCN, Re-Si(rhenium silicide)가 사용될 수 있다.
상기 활성층은 양자 우물(Quantum Well) 구조를 가지며, AlxInyGa(1-x-y)N 조성식 (여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 갖는 그룹 3-5족 질화물계 반도체 물질계로 이루어진다.
상기 p형 클래드층은 상기 n형 클래드층과 마찬가지로, AlxInyGa(1-x-y)N 조성식 (여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 갖는 그룹 3-5족 질화물계 반도체 물질로 이루어지며, p형 도판트가 첨가된다.
상기 성장 기판(301), 지지 기판(401), 임시 기판(501)에 각각 형성된 기능성 웨이퍼 결합층(304, 402, 403, 503)은 단층(single layer) 또는 다층(multi layer)으로 형성될 수 있다. 상기 기능성 웨이퍼 결합층(304, 402, 403, 503)은 상기 성장 기판(301), 지지 기판(401) 및 임시 기판(501)을 결합시켜주는 기계적인 역할 이외에도, 전기적으로 양호한 전도체(conductor)로서 오믹성 또는 쇼트키성 전극(ohmic or schottky electrode), 광학적으로 뛰어난 반사체(reflector), 물질간의 흐름을 막아주는 확산 방지막(diffusion barrier), 웨이퍼 기판과의 접착력을 강화시키는 접착제(adhesive) 등의 역할을 개별 또는 동시에 할 수도 있다.
상기 성장 기판(301), 지지 기판(401), 임시 기판(501)에 각각 형성된 상기 기능성 웨이퍼 결합층(304, 402, 403, 503)은 일반적인 물리 화학적 증착 및 전기 도금 증착에 의해서 형성되며, 1㎛ 내지 30㎛ 이하의 두께로 형성될 수 있다. 예를 들어, 상기 기능성 웨이퍼 결합층(304, 402, 403, 503)을 형성하는 물질로 Au가 사용될 수 있다.
실시예에서는 상기 기능성 웨이퍼 결합층(304, 402, 403, 503)은 상기 성장 기판(301), 지지 기판(401), 임시 기판(501)에 각각 배치된 것이 개시되어 있으나, 상기 성장 기판(301)과 지지 기판(401)의 서로 대면하는 면들의 어느 한 면 및 상기 지지 기판(401)과 상기 임시 기판(501)의 서로 대면하는 면들의 어느 한 면에만 형성되는 것도 가능하다.
상술한 바와 같이, 도 2A, 도 2B 및 도 2C에 도시된 구조를 준비하는 단계(S110) 이후, 상기 지지 기판(401) 전면의 기능성 웨이퍼 결합층(402)과 상기 성장 기판(301) 상의 기능성 웨이퍼 결합층(304)를 맞대어 정렬시키고, 상기 지지 기판(401)의 배면의 기능성 웨이퍼 결합층(403)과 상기 임시 기판(501) 상의 기능성 웨이퍼 결합층(503)을 맞대어 정렬시킨 후, 샌드위치 구조로 웨이퍼를 결합시켜 복합체를 형성시킨다(도 2D 참조). 이때, 웨이퍼를 결합시키는 공정은 200 내지 600도 이하의 온도에서 일정 압력을 가하는 써모컴프레시브 결합(thermo-compressive bonding) 방식을 선택할 수 있다.
한편, 샌드위치 구조의 복합체를 형성하기 전에 아이솔레이션 에칭(isolation etching)을 통해 상기 성장 기판(301) 상의 희생층(302), 단결정 반도체 박막(303), 기능성 웨이퍼 결합층(304)을 다수개의 격자셀 모양의 단위 소자 형태로 형성할 수도 있다. 또한, 상기 임시 기판(501) 상의 희생층(502) 및 기능성 웨이퍼 결합층(503)도 아이솔레이션 에칭을 통해 다수개의 격자셀 모양의 단위 소자 형태로 형성할 수도 있다.
상기 복합체를 형성하는 단계(S120) 이후, 상기 샌드위치 구조로 결합된 복합체에서 상기 성장 기판(301)의 배면에 제1 포톤 빔(1st photon-beam)을 조사시켜 열-화학 분해 반응(thermo-chemical decomposition reaction)을 통해 상기 성장 기판(301)을 분리(lift-off)시킨다(도 3A 참조). 예를 들어, 상기 제1 포톤 빔은 KrF 엑사이머 레이저 또는 YAG 레이저가 사용될 수 있다.
상기 성장 기판(301)을 분리하는 단계(S130) 이후, 상기 샌드위치 구조로 결합된 복합체에서 상기 임시 기판(501)의 배면에 제2 포톤 빔(2nd photon-beam)을 조사시켜 열-화학 분해 반응을 통해 상기 임시 기판(501)도 분리(lift-off)시킨다(도 3B 참조). 예를 들어, 상기 제2 포톤 빔은 KrF 엑사이머 레이저 또는 YAG 레이저가 사용될 수 있다.
상기 임시 기판(501)을 분리하는 단계(S140) 이후, 상기 희생층(302, 502) 및 기능성 웨이퍼 결합층(503,403)의 잔해물을 건식 식각(dry-etching) 또는 습식 식각(wet-etching)으로 제거한다. 다만, 상기 기능성 웨이퍼 결합층(503,403)은 반드시 제거하여야 하는 것은 아니다.
따라서, 상기 단결정 반도체 박막(303)은 상기 지지 기판(401)으로 전이된다(도 3C 참조).
실시예에 따른 반도체 소자 제조방법에서는 상기 지지 기판(401)을 사이에 두고, 상기 성장 기판(301)과 임시 기판(501)을 샌드위치 형태로 대칭적으로 배치하여 상기 단결정 반도체 박막(303)을 상기 지지 기판(401)으로 전이한다.
상기 임시 기판(501)을 사용하지 않고 상기 성장 기판(301) 상의 반도체 박막(303)을 상기 지지 기판(401)으로 전이하는 경우, 상기 성장 기판(301)과 지지 기판(401)의 열팽창계수 차이로 인하여 상기 단결정 반도체 박막(303)에 크랙이 발생되거나 휘어지는 문제가 발생될 수도 있다.
그러나, 실시예에 따른 반도체 소자 제조방법에서는 상기 지지 기판(401)을 사이에 두고, 유사한 열팽창계수를 가진 성장 기판(301)과 임시 기판(501)이 대칭적으로 배치되므로 열팽창계수의 차이로 인하여 상기 단결정 반도체 박막(303)에 크랙이 발생되거나 휘어지는 문제가 감소될 수 있다.
도 4는 실시예에 따른 단결정 반도체 박막이 지지 기판으로 전이된 적층 구조를 설명하는 단면도이다.
도 4를 참조하면, 도 2와 도 3에서 설명한 공정에 따라 지지 기판(601)과, 상기 지지 기판(601) 상에 기능성 웨이퍼 결합층(602)와, 상기 기능성 웨이퍼 결합층(602) 상에 단결정 반도체 박막(603)을 포함하는 적층 구조가 제작된다.
상기 지지 기판(601)의 재질은 활용 목적에 따라 결정될 수 있는데, 일반적인 수직 구조 형태의 소자에서는 전기적으로 전도성이면서 열적으로 전도율이 우수한 물질을 우선적으로 선택된다. 예를 들어, 상기 지지 기판(601)은 실리콘(Si)이 될 수 있다.
상기 기능성 웨이퍼 결합층(602)은 단층(single layer) 또는 다층(multi layer)으로 형성될 수 있다. 이 경우, 상기 기능성 웨이퍼 결합층(602)은 상기 지지 기판(601)과 상기 단결정 반도체 박막(603)을 결합시켜주는 기계적인 역할 이외에도, 전기적으로 양호한 전도체(conductor)로서 오믹성 또는 쇼트키성 전극(ohmic or schottky electrode), 광학적으로 뛰어난 반사체(reflector), 물질간의 흐름을 막아주는 확산 방지막(diffusion barrier), 지지 기판(601)과의 접착력을 강화시키는 접착제(adhesive) 등의 역할을 개별 또는 동시에 할 수도 있다.
상기 기능성 웨이퍼 결합층(602)은 일반적인 물리 화학적 증착 및 전기 도금 증착에 의해서 형성되며, 1㎛ 내지 30㎛ 이하의 두께로 형성될 수 있다. 예를 들어, 상기 기능성 웨이퍼 결합층(602)은 금속(metal), 합금(alloy), 또는 금속 고용체(metal solid solution) 중 어느 하나로 형성될 수 있다.
상기 단결정 반도체 박막(603)은 단층(single layer) 또는 다층(multi layer)으로 형성될 수 있다. 상기 단결정 반도체 박막을 구성하는 물질로는 그룹 3-5족 화합물, 그룹 2-6족 화합물, Si, SiC, SiGe 등이 선택될 수 있다. 예를 들어, 상기 단결정 반도체 박막(603)은 그룹 3-5족 질화물계 반도체를 포함하는 발광다이오드 소자 구조인 n형 클래드층/활성층/p형 클래드층이 될 수 있다.
도 5 내지 도 9는 도 4의 적층 구조를 이용하여 수직 구조 형태의 발광다이오드 소자를 형성하는 공정을 설명하는 단면도이다.
도 5를 참조하면, 상기 단결정 반도체 박막(603)은 아이솔레이션 에칭(isolation etching)을 통해 다수개의 격자셀 모양의 단위 소자로 형성된다. 이때, 상기 기능성 웨이퍼 결합층(602)도 상기 단결정 반도체 박막(603)과 마찬가지로 다수개의 격자셀 모양의 단위 소자로 형성될 수 있다.
다만, 도 2에서 설명한 바와 같이, 도 4의 적층 구조를 형성하기 전에 미리 상기 단결정 반도체 박막(603)에 대해 아이솔레이션 에칭을 실시하는 것도 가능하다.
도 6을 참조하면, 전기적으로 절연성인 물질로 단위 소자를 보호하기 위한 소자 패시베이션층(device passivation layer; 704)을 형성하고, 상기 소자 패시베이션층(704)을 선택적으로 제거하여 상기 단결정 반도체 박막(603)의 일부가 노출되도록 한다. 예를 들어, 상기 소자 패시베이션층(704)으로 사용되는 물질은 SiO2가 될 수 있다.
도 7을 참조하면, 상기 단결정 반도체 박막(603) 상에 오믹성 전극(705)을 형성한다.
도 8과 도 9를 참조하면, 상기 지지 기판(701)을 레이저(laser)(706) 또는 톱(saw)을 이용하여 수직 방향으로 절단하여 단위 소자 칩을 완성한다.
한편, 상기에서는 본 발명을 특정의 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
실시예에 따른 반도체 소자 및 그 제조방법은 전자 또는 광전자 소자에 적용될 수 있다.

Claims (17)

  1. 단결정 반도체 박막이 형성된 성장 기판, 지지 기판 및 임시 기판을 준비하는 단계;
    상기 지지 기판을 사이에 두고 기능성 웨이퍼 결합층을 매개로 상기 성장 기판, 지지 기판 및 임시 기판을 결합시키는 단계;
    상기 성장 기판을 상기 단결정 반도체 박막으로부터 분리하는 단계; 및
    상기 임시 기판을 상기 지지 기판으로부터 분리하는 단계를 포함하는 반도체 소자 제조방법.
  2. 제 1항에 있어서,
    상기 단결정 반도체 박막과 상기 성장 기판 사이 및 상기 지지 기판 상에 희생층을 포함하는 반도체 소자 제조방법.
  3. 제 2항에 있어서,
    상기 희생층은 6.5 eV 이하의 에너지 밴드갭을 갖는 물질인 반도체 소자 제조방법.
  4. 제 1항에 있어서,
    상기 기능성 웨이퍼 결합층은 상기 성장 기판과 지지 기판의 사이 및 상기 지지 기판과 임시 기판의 사이 중 적어도 하나에 형성되는 반도체 소자 제조방법.
  5. 제 1항에 있어서,
    상기 성장 기판 및 임시 기판은 500nm 이하의 파장 영역의 광에 대해 광학적으로 70% 이상의 투명도를 갖는 반도체 소자 제조방법.
  6. 제 1항에 있어서,
    상기 성장 기판과 임시 기판은 열팽창계수(thermal expansion coefficient) 차이가 2ppm 이하인 반도체 소자 제조방법.
  7. 제 1항에 있어서,
    상기 단결정 반도체 박막은 그룹 3-5족 화합물, 그룹 2-6족 화합물, Si, SiC, 또는 SiGe 중 어느 하나의 단층 또는 다층 구조인 반도체 소자 제조방법.
  8. 제 1항에 있어서,
    상기 기능성 웨이퍼 결합층은 단층 또는 다층으로 1㎛ 내지 30㎛ 이하의 두께로 형성되는 반도체 소자 제조방법.
  9. 제 1항에 있어서,
    상기 성장 기판, 지지 기판 및 임시 기판을 결합은 200 내지 600도 이하의 온도에서 일정 압력을 가하는 써모컴프레시브 결합(thermo-compressive bonding) 방식을 이용하는 반도체 소자 제조방법.
  10. 제 1항에 있어서,
    상기 성장 기판 및 임시 기판의 분리는 포톤-빔을 조사하여 열-화학 분해 반응을 이용하는 반도체 소자 제조방법.
  11. 제 1항에 있어서,
    상기 성장 기판, 지지 기판 및 임시 기판을 결합시키는 단계 이전에,
    상기 단결정 반도체 박막에 대해 아이솔레이션 에칭을 수행하여 다수의 격자 셀 모양의 단위 소자를 형성하는 단계를 포함하는 반도체 소자 제조방법.
  12. 지지 기판;
    상기 지지 기판 상에 기능성 웨이퍼 결합층; 및
    상기 기능성 웨이퍼 결합층 상에 단결정 반도체 박막을 포함하는 반도체 소자.
  13. 제 12항에 있어서,
    상기 기능성 웨이퍼 결합층은 상기 지지 기판에 인접한 제1 기능성 웨이퍼 결합층과 상기 단결정 반도체 박막에 인접한 제2 기능성 웨이퍼 결합층을 포함하는 반도체 소자.
  14. 제 12항에 있어서,
    상기 기능성 웨이퍼 결합층은 Au인 반도체 소자.
  15. 제 12항에 있어서,
    상기 지지 기판은 Si, GaAs, Ge, SiGe, AlN, GaN, AlGaN, SiC, 또는 AlSiC 중 어느 하나의 웨이퍼, 또는 Ni, Cu, Nb, Mo, Ta, NbCu, MoCu, TaCu, SiAl, CuW, NiW, 또는 NiCu 중 어느 하나의 플레이트인 반도체 소자.
  16. 제 12항에 있어서,
    상기 단결정 반도체 박막은 그룹 3-5족 화합물, 그룹 2-6족 화합물, Si, SiC, 또는 SiGe 중 어느 하나의 단층 또는 다층 구조인 반도체 소자.
  17. 제 12항에 있어서,
    상기 단결정 반도체 박막은 n형 클래드층/활성층/p형 클래드층을 포함하는 발광다이오드인 반도체 소자.
PCT/KR2009/001424 2008-03-19 2009-03-19 반도체 소자 및 그 제조방법 WO2009116830A2 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/933,599 US8487341B2 (en) 2008-03-19 2009-03-19 Semiconductor device having a plurality of bonding layers
US13/923,745 US8766316B2 (en) 2008-03-19 2013-06-21 Semiconductor device having plurality of bonding layers

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20080025222 2008-03-19
KR10-2008-0025222 2008-03-19

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US12/933,599 A-371-Of-International US8487341B2 (en) 2008-03-19 2009-03-19 Semiconductor device having a plurality of bonding layers
US13/923,745 Continuation US8766316B2 (en) 2008-03-19 2013-06-21 Semiconductor device having plurality of bonding layers

Publications (2)

Publication Number Publication Date
WO2009116830A2 true WO2009116830A2 (ko) 2009-09-24
WO2009116830A3 WO2009116830A3 (ko) 2010-01-14

Family

ID=41091415

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2009/001424 WO2009116830A2 (ko) 2008-03-19 2009-03-19 반도체 소자 및 그 제조방법

Country Status (3)

Country Link
US (2) US8487341B2 (ko)
KR (1) KR101470020B1 (ko)
WO (1) WO2009116830A2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6062429B2 (ja) * 2011-07-15 2017-01-18 コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． 半導体デバイスを支持基板に接合する方法
US8999226B2 (en) 2011-08-30 2015-04-07 Siemens Energy, Inc. Method of forming a thermal barrier coating system with engineered surface roughness
US9056354B2 (en) * 2011-08-30 2015-06-16 Siemens Aktiengesellschaft Material system of co-sintered metal and ceramic layers
TWI478384B (zh) * 2011-12-28 2015-03-21 Toshiba Kk Semiconductor light emitting element and manufacturing method thereof
US9186866B2 (en) * 2012-01-10 2015-11-17 Siemens Aktiengesellschaft Powder-based material system with stable porosity
JP5884585B2 (ja) * 2012-03-21 2016-03-15 住友電気工業株式会社 炭化珪素半導体装置の製造方法
WO2014037829A1 (en) * 2012-09-05 2014-03-13 Koninklijke Philips N.V. Laser de-bond of carrier wafer from device wafer
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
KR101485908B1 (ko) * 2013-05-16 2015-01-26 전북대학교산학협력단 고온 에피층을 이종 기판에 성장하는 구조 및 그 제조 방법
DE102015100686A1 (de) 2015-01-19 2016-07-21 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips und Halbleiterchip
KR101935028B1 (ko) * 2016-01-11 2019-01-04 주식회사 제이티엔유 Led 웨이퍼 기판 제조 방법
KR102234101B1 (ko) 2018-09-21 2021-04-01 고려대학교 산학협력단 박막성장구조, 박막성장방법 및 박막열처리방법
KR102615808B1 (ko) * 2022-07-07 2023-12-20 웨이브로드 주식회사 그룹3족 질화물 반도체 템플릿 제조 방법 및 이에 따라 제조된 반도체 템플릿

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040245543A1 (en) * 2003-06-04 2004-12-09 Yoo Myung Cheol Method of fabricating vertical structure compound semiconductor devices
KR20070011916A (ko) * 2005-07-22 2007-01-25 삼성전기주식회사 수직 구조 질화갈륨계 발광다이오드 소자 및 그 제조방법
KR100723249B1 (ko) * 2006-02-22 2007-05-29 삼성전기주식회사 수직구조 질화물 반도체 발광다이오드

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4698018B2 (ja) * 2000-12-12 2011-06-08 日本碍子株式会社 接着体の製造方法、および接着剤
KR101030068B1 (ko) * 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
JP3997523B2 (ja) * 2002-11-28 2007-10-24 信越半導体株式会社 発光素子
US7341878B2 (en) * 2005-03-14 2008-03-11 Philips Lumileds Lighting Company, Llc Wavelength-converted semiconductor light emitting device
JP4225510B2 (ja) * 2005-07-06 2009-02-18 昭和電工株式会社 化合物半導体発光ダイオードおよびその製造方法
JP2008042143A (ja) * 2006-08-10 2008-02-21 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子及びその製造方法
DE102006048658B4 (de) * 2006-10-14 2014-03-27 Khs Corpoplast Gmbh PICVD-Beschichtung für Kunststoffbehälter und Verfahren zu deren Herstellung
KR101438818B1 (ko) * 2008-04-01 2014-09-05 엘지이노텍 주식회사 발광다이오드 소자
JP5148647B2 (ja) * 2010-03-05 2013-02-20 株式会社東芝 半導体発光素子、半導体発光装置及び半導体発光素子の製造方法
JP4997304B2 (ja) * 2010-03-11 2012-08-08 株式会社東芝 半導体発光素子及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040245543A1 (en) * 2003-06-04 2004-12-09 Yoo Myung Cheol Method of fabricating vertical structure compound semiconductor devices
KR20070011916A (ko) * 2005-07-22 2007-01-25 삼성전기주식회사 수직 구조 질화갈륨계 발광다이오드 소자 및 그 제조방법
KR100723249B1 (ko) * 2006-02-22 2007-05-29 삼성전기주식회사 수직구조 질화물 반도체 발광다이오드

Also Published As

Publication number Publication date
WO2009116830A3 (ko) 2010-01-14
US20130307123A1 (en) 2013-11-21
US8487341B2 (en) 2013-07-16
US8766316B2 (en) 2014-07-01
KR101470020B1 (ko) 2014-12-10
US20110101413A1 (en) 2011-05-05
KR20090100230A (ko) 2009-09-23

Similar Documents

Publication Publication Date Title
WO2009116830A2 (ko) 반도체 소자 및 그 제조방법
EP2302705B1 (en) Supporting substrate for fabrication of semiconductor light emitting device and semiconductor light emitting device using the same
WO2009145465A2 (ko) 발광 소자 및 그 제조방법
US8946745B2 (en) Supporting substrate for manufacturing vertically-structured semiconductor light-emitting device and semiconductor light-emitting device using the supporting substrate
KR101198758B1 (ko) 수직구조 반도체 발광소자 및 그 제조방법
WO2009145483A2 (ko) 발광 소자 및 그 제조방법
WO2011129548A2 (en) Substrate assembly for crystal growth and fabricating method for light emitting device using the same
KR101702943B1 (ko) 발광소자의 제조방법
WO2013024914A1 (ko) 질화물 반도체 발광소자의 제조방법 및 이에 의해 제조된 질화물 반도체 발광소자
KR100999548B1 (ko) 수직구조를 갖는 반도체 발광소자 제조용 지지기판, 이를 이용한 수직구조를 갖는 반도체 발광소자 제조방법 및 수직구조를 갖는 반도체 발광소자
WO2009136718A2 (ko) 반도체 소자 및 그 제조방법
WO2010098606A2 (en) Method for fabricating light emitting device
KR20090105462A (ko) 수직구조 그룹 3족 질화물계 반도체 발광다이오드 소자 및이의 제조 방법
KR101231118B1 (ko) 반도체 발광소자용 지지기판 및 상기 지지기판을 이용한고성능 수직구조의 반도체 발광소자
KR101499954B1 (ko) 수직구조 그룹 3족 질화물계 반도체 발광다이오드 소자 및제조방법
KR20090106294A (ko) 수직구조 그룹 3족 질화물계 반도체 발광다이오드 소자 및이의 제조 방법
WO2013081348A1 (en) Method for separating epitaxial layer from growth substrate
WO2013129805A1 (ko) 반도체 발광소자용 서브마운트 기판 및 이를 이용한 반도체 발광소자의 제조방법
KR101381985B1 (ko) 수직형 발광소자 제조 방법
KR101158077B1 (ko) 고효율 발광 다이오드 및 그것을 제조하는 방법
KR20090115903A (ko) 수직구조 그룹 3족 질화물계 반도체 발광다이오드 소자 및제조방법
KR20120033294A (ko) 고효율 발광 다이오드 및 그것을 제조하는 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09722676

Country of ref document: EP

Kind code of ref document: A2

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 12933599

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 09722676

Country of ref document: EP

Kind code of ref document: A2