WO2009136718A2 - 반도체 소자 및 그 제조방법 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same.
  • the light emitting diode is attracting attention in the next generation lighting field because it has a high efficiency of converting electrical energy into light energy and a lifespan of more than 5 years on average, which can greatly reduce energy consumption and maintenance cost.
  • the light emitting diode forms a buffer layer on a growth substrate such as sapphire, silicon carbide (SiC), or silicon (Si) having a hexagonal structure, and a semiconductor layer and an active layer of a first conductivity type on the buffer layer. And a light emitting semiconductor layer including a second conductive semiconductor layer.
  • the light emitting diode may be formed of a group III nitride single crystal semiconductor, and light is generated in the active layer according to a current applied through the first conductive semiconductor layer and the second conductive semiconductor layer.
  • the group III nitride single crystal semiconductor has a large lattice constant and a difference in thermal expansion coefficient between the silicon growth substrate and the group III nitride single crystal semiconductor.
  • the problem is that crystallinity is lowered and cracks and dislocations occur.
  • the coefficient of thermal expansion of gallium nitride (GaN), which is a typical Group 3 nitride single crystal semiconductor, is 5.59 ⁇ 10 6 / K, and the lattice constant is 3.189 GPa.
  • the thermal expansion coefficient of the silicon (Si) growth substrate having a (111) crystal plane is 2.50 ⁇ 10 6 / K, and the lattice constant is 3.84 GPa.
  • the silicon growth substrate has a thermal expansion coefficient difference of about 53.6% and a lattice constant difference of 16.9% compared to gallium nitride (GaN). Therefore, the gallium nitride layer grown on the silicon growth substrate generates a large amount of dislocation due to the lattice constant difference and cracks due to the difference in thermal expansion coefficient.
  • cracks are caused by the tensile stress due to the difference in coefficient of thermal expansion during the cooling process after growing the gallium nitride layer at high temperature, which not only lowers the crystallinity of the gallium nitride layer, but also acts as an obstructive layer during electron or hole injection This reduces the performance of the light emitting diode.
  • the embodiment provides a semiconductor device having a new structure and a method of manufacturing the same.
  • the embodiment provides a semiconductor device having improved electrical characteristics and a method of manufacturing the same.
  • a semiconductor device may include a growth substrate; A first buffer layer having a composition of Re x Si y (0 ⁇ x ⁇ 2, 0 ⁇ y ⁇ 2) on the growth substrate; And a group III nitride-based single crystal semiconductor layer having a composition of In x Al y Ga 1-xy N (0 ⁇ x, 0 ⁇ y, x + y ⁇ 1) on the buffer layer.
  • a semiconductor device may include a silicon growth substrate; A first buffer layer having a composition of Re x Si y (0 ⁇ x ⁇ 2, 0 ⁇ y ⁇ 2) on the silicon growth substrate; A second buffer layer including GaN or AlN on the first buffer layer; And a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer on the second buffer layer.
  • a semiconductor device manufacturing method may include forming a buffer layer including a compound having a composition of Re x Si y (0 ⁇ x ⁇ 2, 0 ⁇ y ⁇ 2) on a growth substrate; Forming a light emitting semiconductor layer including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer on the buffer layer; Forming an ohmic contact reflection layer on the second conductivity type semiconductor layer; Forming a conductive wafer bonding layer and a conductive support substrate on the ohmic contact reflecting layer; Removing the growth substrate and the buffer layer; And forming a first electrode layer on the first conductive semiconductor layer.
  • the embodiment can provide a semiconductor device having a new structure and a method of manufacturing the same.
  • the embodiment can provide a semiconductor device having improved electrical characteristics and a method of manufacturing the same.
  • FIG. 1 and 2 illustrate a method of manufacturing a semiconductor device in accordance with an embodiment.
  • FIG. 3 is a diagram for explaining a semiconductor device according to the first embodiment
  • FIG. 4 is a diagram for explaining a semiconductor device according to the second embodiment
  • 5 to 9 illustrate a method of manufacturing a group III nitride-based light emitting device using a silicon growth substrate.
  • each layer (film), region, pattern or structure is “on / on” or “bottom / on” of the substrate, each layer (film), region, pad or patterns
  • “on” and “under” are “directly” or “indirectly” formed through another layer. It includes everything that is done.
  • the criteria for the top or bottom of each layer will be described with reference to the drawings.
  • each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description.
  • the size of each component does not necessarily reflect the actual size.
  • FIG. 1 and 2 illustrate a method of manufacturing a semiconductor device in accordance with an embodiment.
  • a growth substrate 100 is prepared (P1).
  • the growth substrate 100 may include sapphire, silicon carbide (SiC), zinc oxide (ZnO), gallium arsenide (GaAs), gallium nitride (GaN), silicon (Si), lithium aluminum oxide (LiAlO 2 ), or lithium gallium oxide. It may be formed of any one of (LiGaO 2 ).
  • the growth substrate 100 may be selected from a sapphire growth substrate, a silicon carbide (SiC) growth substrate, or a silicon (Si) growth substrate.
  • the first buffer layer 110 and the second buffer layer 120 are formed on the growth substrate 100 (P2) (P3).
  • the first buffer layer 110 may be formed by In x Al y Ga 1-xy N (0 ⁇ x, 0 ⁇ y, x + y ⁇ 1) or Re x Si y (0 ⁇ x ⁇ 2, 0 ⁇ y ⁇ 2).
  • the second buffer layer 120 may be formed of any one of thin films having a composition of In x Al y Ga 1-xy N (0 ⁇ x, 0 ⁇ y, x + y ⁇ 1) or Re x Si y ( And 0? X? 2 and 0? Y? 2.
  • the first buffer layer 110 and the second buffer layer 120 may be formed to have a thickness of 10 nm to 1000 nm using chemical vapor deposition (CVD) or physical vapor deposition (PVD).
  • CVD chemical vapor deposition
  • PVD physical vapor deposition
  • a single crystal semiconductor layer 130 is formed on the second buffer layer 120 (P4).
  • the single crystal semiconductor layer 130 is a group III nitride-based single crystal semiconductor material represented by In x Al y Ga 1-xy N (0 ⁇ x, 0 ⁇ y, x + y ⁇ 1), and is an electronic device or a light emitting device. It can be a structure which is a single layer or a multilayer film for manufacture.
  • the single crystal semiconductor layer 130 may include a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer.
  • FIG 3 is a view for explaining the semiconductor device according to the first embodiment.
  • Rhenium (rhenium) or rhenium silicide (rhenium silicide) material is deposited by using the deposition method at 10nm to 1000nm. Then, a heat treatment process is performed to form a compound having a chemical formula approaching ReSi 1.75 or ReSi 2 to form a first buffer layer 210.
  • a second buffer layer 220 formed of GaN or AlN is formed on the first buffer layer 210 using MOCVD, HVPE, MBE, or the like during chemical vapor deposition (CVD).
  • a gallium nitride (GaN: Si) thin film layer doped with silicon (Si) is used as a first conductive semiconductor layer on the second buffer layer 220 using MOCVD, HVPE, MBE, or the like. Form.
  • a process of forming an active layer and a second conductive semiconductor layer on the gallium nitride thin film layer 230 may be further performed.
  • FIG. 4 is a view for explaining the semiconductor device according to the second embodiment.
  • GaN or AlN is formed on a (0001) sapphire growth substrate 300 by using a chemical vapor deposition (CVD) method, such as MOCVD, HVPE, MBE, and a heat treatment process. 310).
  • CVD chemical vapor deposition
  • rhenium or rhenium silicide is deposited to form a compound having a chemical formula approaching ReSi 1.75 or ReSi 2 to form a second buffer layer 320.
  • a gallium nitride (GaN: Si) thin film layer 330 doped with silicon (Si) is used as the first conductive semiconductor layer on the second buffer layer 320 by using MOCVD, HVPE, MBE, and the like. Form.
  • a process of forming an active layer and a second conductive semiconductor layer on the gallium nitride thin film layer 330 may be further performed.
  • the silicon growth substrate 200 is the most widely used substrate in a general semiconductor process.
  • the silicon growth substrate 200 is inexpensive and capable of manufacturing a large wafer and has excellent thermal conductivity.
  • the surface orientation of the silicon growth substrate 200 may be 100 or 110 in addition to 111.
  • the surface of the silicon growth substrate 200 having the surface orientation of (111) has a lattice constant of about 3.84 ⁇ .
  • the surface of the silicon growth substrate 200 having a plane orientation of (100) has a lattice constant of about 5.40 ⁇ .
  • the surface orientation of the silicon growth substrate 200 for directly growing a group III nitride based single crystal semiconductor material is preferably (111).
  • Re x Si y (0 ⁇ x ⁇ 2, 0 ⁇ y ⁇ ) according to the embodiment. Since a buffer layer formed of at least one thin film having a composition of 2) is provided, not only the silicon growth substrate 200 having the surface orientation of (111) but also the surface orientation of (100) or (110) The silicon growth substrate 200 may also be used.
  • the aforementioned ReSi 1.75 or ReSi 2 thin film layer may be triclinic, depending on the formation method. system, orthorhombic system, or tetragonal system crystals.
  • the crystal lattice constant of the a-axis unit value of the crystal growth plane is 0.313, and the unit value of the b axis is 0.312 ⁇ .
  • the above-mentioned heat dissipation coefficient of the ReSi 1.75 or ReSi 2 thin film layer is in the 300 ⁇ 1400K temperature range, the a-axis is 4.239 + 0.0044T, the b-axis 5.604 + 0.0039T, the c-axis 7.53 + 0.0012T (T: absolute temperature) value
  • T absolute temperature
  • the buffer layer according to the embodiment can be used to manufacture a group III nitride semiconductor device using a silicon growth substrate which is inexpensive and can be mass produced.
  • cracks or warpage may be reduced and dislocations may be suppressed in the group III-nitride semiconductor device formed on the growth substrate through the buffer layer. Therefore, the quality of the group III nitride semiconductor device can be improved, and thus the electrical characteristics of the semiconductor device using the group III nitride semiconductor device can be improved.
  • 5 to 9 illustrate a method of manufacturing a group III nitride-based light emitting device using a silicon growth substrate.
  • the silicon growth substrate has a property of absorbing light very well and, unlike a conventional sapphire growth substrate, by a conventional wet etching method. It is characterized by being easily separated.
  • the group III nitride-based light emitting device using the silicon growth substrate may be usefully used to manufacture a vertical type light emitting device.
  • a first buffer layer 410 having a chemical formula approaching a ReSi 1.75 or ReSi 2 thin film layer and a second buffer layer 420 formed of GaN or AlN are formed on the silicon growth substrate 400.
  • a light emitting semiconductor layer including a first conductive semiconductor layer 430, an active layer 440, and a second conductive semiconductor layer 450 is formed on the second buffer layer 420.
  • the first conductive semiconductor layer 430 may be formed of an n-type nitride semiconductor layer doped with silicon (Si), and the active layer 440 may be a nitride based semiconductor layer having a quantum well structure.
  • the second conductive semiconductor layer 450 may be formed of a p-type nitride semiconductor layer doped with magnesium (Mg).
  • an ohmic contact reflective layer 460 is formed on the second conductive semiconductor layer 450 in order to improve electrical and optical characteristics of the light emitting device.
  • the ohmic contact reflective layer 460 is formed of any one of Rh, Au, Pt, Ni, Ag, Pd, or Al, or an alloy including any one of Rh, Au, Pt, Ni, Ag, Pd, or Al. Can be formed.
  • the ohmic contact reflection layer 460 may form an ohmic contact interface having a low contact resistance in the vertical direction with the second conductive semiconductor 450, and may smoothly inject current in the vertical direction.
  • the ohmic contact reflective layer 460 may be formed using a conventional evaporator.
  • the conductive support substrate 480 is bonded to the ohmic contact reflective layer 460 using the conductive wafer bonding layer 470.
  • the present process is illustrated in a manner in which the conductive wafer bonding layer 470 is formed on the ohmic contact reflective layer 460 in advance, and then the conductive support substrate 480 is bonded, the conductive wafer bonding layer 470 is different. ) May be formed on the bottom surface of the conductive support substrate 480 and then bonded to the ohmic contact reflective layer 460.
  • the material constituting the conductive wafer bonding layer 470 a material having a predetermined pressure and a melting point of 200 ° C. to 600 ° C. may be used.
  • the conductive wafer bonding layer 470 may include at least one of Au, Sn, Pd, In, Ag, Ti, Ni, Cr, or Pt.
  • the conductive support substrate 480 may use a support substrate including silicon (Si) that may be conductive by doping impurities.
  • the silicon growth substrate 400 is separated and removed.
  • the sapphire growth substrate can be removed using one of substrate separation removal techniques such as laser melting, mechanical polishing, and chemical etching.
  • substrate separation removal techniques such as laser melting, mechanical polishing, and chemical etching.
  • the sapphire growth substrate used in the prior art is very solid as a hexagonal crystal structure of alumina (Al 2 O 3 ), so when using a mechanical polishing or chemical etching process, there is a problem that the process cost or time increases, so the laser beam is mainly used. Separated using.
  • the separation and removal method using the laser beam has a problem of lowering the reliability of the final light emitting diode by damaging the single crystal surface of the light emitting structure due to high heat generated in the separation process.
  • the silicon growth substrate 400 since the silicon growth substrate 400 is used, it can be easily separated by a commonly known etching method, particularly a wet etching method, thereby solving the problems associated with laser beam separation.
  • a first electrode layer 490 is formed on the first conductive semiconductor layer 430.
  • a vertical type light emitting device can be manufactured.
  • the embodiment can be applied to semiconductor devices of various uses including light emitting devices used as light sources.

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Abstract

실시예에 따른 반도체 소자는 성장 기판; 상기 성장 기판 상에 RexSiy(0≤x≤2, 0≤y≤2)의 조성을 갖는 제1 버퍼층; 및 상기 버퍼층 상에 InxAlyGa1-x-yN(0≤x, 0≤y, x+y≤1)의 조성을 갖는 그룹 3족 질화물계 단결정 반도체층을 포함한다.

Description

반도체 소자 및 그 제조방법
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
최근, 발광 소자로서 발광 다이오드(Light Emitting Diode; LED)가 각광 받고 있다. 발광 다이오드는 전기에너지를 빛에너지로 변환하는 효율이 높고 수명이 평균 5년 이상으로 길기 때문에, 에너지 소모와 유지보수 비용을 크게 절감할 수 있는 장점이 있어 차세대 조명 분야에서 주목받고 있다.
상기 발광 다이오드는 육방정계의 구조를 갖는 사파이어(sapphire), 실리콘 카바이트(SiC), 또는 실리콘(Si)과 같은 성장 기판 상에 버퍼층을 형성하고, 상기 버퍼층 상에 제1 도전형의 반도체층, 활성층 및 제2 도전형의 반도체층을 포함하는 발광 반도체층을 형성한다. 상기 발광 다이오드는 그룹 3족 질화물 단결정 반도체로 형성될 수 있으며, 상기 제1 도전형의 반도체층 및 제2 도전형의 반도체층을 통해 인가되는 전류에 따라 상기 활성층에서 빛이 발생된다.
그러나, 상기 그룹 3족 질화물 단결정 반도체가 상기 성장 기판에 형성될 경우, 그룹 3족 질화물계 단결정 반도체와 성장 기판 사이의 격자 상수 및 열팽창계수의 차이로 인하여 상기 그룹 3족 질화물 단결정 반도체에 크랙(crack) 또는 뒤틀림(warpage)이 발생되고, 전위(dislocation)가 생성될 수 있다.
특히, 실리콘 성장 기판 상에 그룹 3족 질화물 단결정 반도체를 성장시키는 경우, 실리콘 성장 기판과 그룹 3족 질화물 단결정 반도체 사이의 큰 격자 상수의 차이 및 열팽창계수의 차이로 인하여 그룹 3족 질화물계 단결정 반도체의 결정성이 저하되고 크랙 및 전위가 발생되는 문제가 발생된다.
예를 들어, 대표적인 그룹 3족 질화물 단결정 반도체인 질화갈륨(GaN)의 열팽창계수는 5.59×106/K이고, 격자상수는 3.189Å이다. 그리고, (111) 결정면을 갖는 실리콘(Si) 성장기판의 열팽창계수는 2.50×106/K이고, 격자상수는 3.84Å이다.
즉, 실리콘 성장기판은 질화갈륨(GaN)과 비교하여 약 53.6%의 열팽창계수 차이와 16.9%의 격자상수 차이를 갖는다. 따라서, 실리콘 성장기판 상에 성장되는 질화갈륨층은 격자상수 차이로 인해 다량의 전위가 발생하며, 열팽창계수 차이로 인해 크랙이 발생한다.
특히, 크랙은 고온에서 질화갈륨층을 성장시킨 후 냉각 과정에서 열팽창계수의 차이로 인한 인장 응력 때문에 발생되는데, 이것은 질화갈륨층의 결정성을 저하할 뿐만 아니라, 전자 또는 정공 주입 시 방해층으로 작용하여 발광 다이오드의 성능을 저하시킨다.
실시예는 새로운 구조의 반도체 소자 및 그 제조방법을 제공한다.
실시예는 전기적 특성이 향상된 반도체 소자 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자는 성장 기판; 상기 성장 기판 상에 RexSiy(0≤x≤2, 0≤y≤2)의 조성을 갖는 제1 버퍼층; 및 상기 버퍼층 상에 InxAlyGa1-x-yN(0≤x, 0≤y, x+y≤1)의 조성을 갖는 그룹 3족 질화물계 단결정 반도체층을 포함한다.
실시예에 따른 반도체 소자는 실리콘 성장 기판; 상기 실리콘 성장 기판 상에 RexSiy(0≤x≤2, 0≤y≤2)의 조성을 갖는 제1 버퍼층; 상기 제1 버퍼층 상에 GaN 또는 AlN을 포함하는 제2 버퍼층; 및 상기 제2 버퍼층 상에 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 포함한다.
실시예에 따른 반도체 소자 제조방법은 성장 기판 상에 RexSiy(0≤x≤2, 0≤y≤2)의 조성을 갖는 화합물을 포함하는 버퍼층을 형성하는 단계; 상기 버퍼층 상에 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 포함하는 발광 반도체층을 형성하는 단계; 상기 제2 도전형의 반도체층 상에 오믹 접촉 반사층을 형성하는 단계; 상기 오믹 접촉 반사층 상에 도전성 웨이퍼 결합층 및 도전성 지지 기판을 형성하는 단계; 상기 성장 기판 및 버퍼층을 제거하는 단계; 및 상기 제1 도전형의 반도체층 상에 제1 전극층을 형성하는 단계를 포함한다.
실시예는 새로운 구조의 반도체 소자 및 그 제조방법을 제공할 수 있다.
실시예는 전기적 특성이 향상된 반도체 소자 및 그 제조방법을 제공할 수 있다.
도 1과 도 2는 실시예에 따른 반도체 소자 제조방법을 설명하는 도면.
도 3은 제1 실시예에 따른 반도체 소자를 설명하는 도면.
도 4는 제2 실시예에 따른 반도체 소자를 설명하는 도면.
도 5 내지 도 9는 실리콘 성장기판을 이용한 그룹 3족 질화물계 발광 소자의 제조방법을 설명하는 도면.
본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1과 도 2는 실시예에 따른 반도체 소자 제조방법을 설명하는 도면이다.
도 1과 도 2를 참조하면, 먼저, 성장 기판(100)을 준비한다(P1).
상기 성장 기판(100)은 사파이어, 탄화실리콘(SiC), 산화아연(ZnO), 갈륨비소(GaAs), 질화갈륨(GaN), 실리콘(Si), 산화리튬알루미늄(LiAlO2), 또는 산화리튬갈륨(LiGaO2) 중 어느 하나로 형성될 수 있다. 예를 들어, 상기 성장 기판(100)은 사파이어 성장 기판, 탄화실리콘(SiC) 성장 기판, 또는 실리콘(Si) 성장 기판 중 어느 하나가 선택될 수 있다.
상기 성장 기판(100) 상에 제1 버퍼층(110) 및 제2 버퍼층(120)을 형성한다(P2)(P3).
상기 제1 버퍼층(110)은 InxAlyGa1-x-yN(0≤x, 0≤y, x+y≤1) 또는 RexSiy(0≤x≤2, 0≤y≤2)의 조성을 갖는 박막 중 어느 하나로 형성될 수 있고, 상기 제2 버퍼층(120)은 InxAlyGa1-x-yN(0≤x, 0≤y, x+y≤1) 또는 RexSiy(0≤x≤2, 0≤y≤2)의 조성을 갖는 박막 중 다른 하나로 형성될 수 있다.
상기 제1 버퍼층(110) 및 제2 버퍼층(120)은 화학 기상 증착법(CVD) 또는 물리 기상 증착법(PVD)을 사용하여 10nm 내지 1000nm의 두께로 형성될 수 있다.
상기 제2 버퍼층(120) 상에 단결정 반도체층(130)을 형성한다(P4).
상기 단결정 반도체층(130)은 InxAlyGa1-x-yN(0≤x, 0≤y, x+y≤1)으로 표기되는 그룹 3족 질화물계 단결정 반도체 물질로서, 전자소자 또는 발광소자 제조를 위한 단층 또는 다층막인 구조체가 될 수 있다. 예를 들어, 상기 단결정 반도체층(130)은 제1 도전형의 반도체층, 활성층, 제2 도전형의 반도체층을 포함할 수 있다.
도 3은 제1 실시예에 따른 반도체 소자를 설명하는 도면이다.
도 3을 참조하면, (111) 면방위의 실리콘(Si) 성장 기판(200) 상에 물리 기상 증착법(PVD) 중 스퍼터링 또는 증발(evaporator)을 이용하거나 MOCVD, HVPE, MBE, ALD와 같은 화학 기상 증착법을 이용하여 레늄(rhenium) 또는 레늄 실리사이드(rhenium silicide) 물질을 10nm 내지 1000nm로 증착한다. 그리고, 열처리 공정을 수행하여 ReSi1.75 또는 ReSi2에 근접하는 화학식을 갖는 화합물을 형성하여 제1 버퍼층(210)을 형성한다.
그리고, 상기 제1 버퍼층(210) 상에 화학 기상 증착법(CVD) 중 MOCVD, HVPE, MBE 등을 사용하여 GaN 또는 AlN으로 형성된 제2 버퍼층(220)을 형성한다.
그리고, 상기 제2 버퍼층(220) 상에 연속적으로 MOCVD, HVPE, MBE 등을 사용하여 제1 도전형의 반도체층으로서, 실리콘(Si)이 도핑된 질화갈륨(GaN:Si) 박막층(230)을 형성한다.
비록 도시되지는 않았지만, 상기 질화갈륨 박막층(230) 상에 활성층 및 제2 도전형의 반도체층을 형성하는 공정이 추가로 진행될 수 있다.
도 4는 제2 실시예에 따른 반도체 소자를 설명하는 도면이다.
도 4를 참조하면, (0001) 면방위의 사파이어 성장 기판(300) 상에 화학 기상 증착법(CVD) 중 MOCVD, HVPE, MBE 등을 사용하여 GaN 또는 AlN을 형성하고 열처리 공정을 거쳐 제1 버퍼층(310)을 형성한다.
그리고, 상기 제1 버퍼층(310) 상에 물리 기상 증착법(PVD) 중 스퍼터링 또는 증발(evaporator)을 이용하거나 MOCVD, HVPE, MBE, ALD와 같은 화학 기상 증착법을 이용하여 레늄(rhenium) 또는 레늄 실리사이드(rhenium silicide) 물질을 증착하여 ReSi1.75 또는 ReSi2에 근접하는 화학식을 갖는 화합물을 형성하여 제2 버퍼층(320)을 형성한다.
그리고, 상기 제2 버퍼층(320) 상에 연속적으로 MOCVD, HVPE, MBE 등을 사용하여 제1 도전형의 반도체층으로서, 실리콘(Si)이 도핑된 질화갈륨(GaN:Si) 박막층(330)을 형성한다.
비록 도시되지는 않았지만, 상기 질화갈륨 박막층(330) 상에 활성층 및 제2 도전형의 반도체층을 형성하는 공정이 추가로 진행될 수 있다.
상기 실리콘 성장기판(200)은 일반적인 반도체 공정에서 가장 광범위하게 사용되고 있는 기판으로서, 저렴하면서 대형 웨이퍼의 제작이 가능하고 열전도도가 우수한 특징을 갖는다.
실시예에서 실리콘 성장기판(200)의 면방위는 (111) 이외에도 (100) 또는 (110)인 것이 사용될 수 있다. 면방위가 (111)인 실리콘 성장기판(200)의 면은 약 3.84Å의 격자상수를 갖는다. 반면, 면방위가 (100)인 실리콘 성장기판(200)의 면은 약 5.40Å의 격자상수를 갖는다.
따라서 질화갈륨(GaN)의 격자상수가 약 3.189Å임을 감안하면 그룹 3족 질화물계 단결정 반도체 물질을 직접적으로 성장시키기 위한 실리콘 성장기판(200)의 면방위는 (111)인 것이 바람직하다.
그러나, 실시예에서는 실리콘 성장기판(200) 상면에 직접적으로 그룹 3족 질화물계 단결정 반도체 물질을 직접적으로 성장하기에 앞서, 실시예에 따른 RexSiy(0≤x≤2, 0≤y≤2)의 조성을 갖는 적어도 하나의 박막으로 형성된 버퍼층(buffering layer)을 구비하고 있기 때문에, (111)인 면방위를 갖는 실리콘 성장기판(200) 뿐만이 아니라, (100) 또는 (110)인 면방위를 갖는 실리콘 성장기판(200)도 사용이 가능하다.
상기 제1 버퍼층 또는 제2 버퍼층으로 사용되는 RexSiy(0≤x≤2, 0≤y≤2)의 조성을 갖는 화합물 중에서 상술한 ReSi1.75 또는 ReSi2 박막층은 형성 방법에 따라서 삼사정계(triclinic system), 사방정계(orthorhombic system), 또는 정방정계(tetragonal system) 결정을 갖는다.
상기 ReSi1.75 또는 ReSi2 박막층은 결정계와 무관하게 결정 격자상수는 결정 성장면의 a축의 단위 값이 0.313Å이고, b축의 단위 값도 0.312Å이다. 또한, 상기한 ReSi1.75 또는 ReSi2 박막층의 열패창계수는 300~1400K 온도 범위에서, a축은 4.239+0.0044T, b축은 5.604+0.0039T, c축은 7.53+0.0012T (T: 절대온도) 값을 갖는다. 즉, 상기 ReSi1.75 또는 ReSi2 박막층의 결정 격자상수 및 열팽창계수 값은 그룹 3족 질화물계 단결정 반도체의 것들과 매우 유사한 값을 보인다.
따라서, 실시예에 따른 버퍼층은 단가가 저렴하고 대량 생산이 가능한 실리콘 성장기판을 이용하여 그룹 3족 질화물계 반도체 소자를 제조하는데 사용될 수 있다.
실시예에 따르면, 상기 성장기판 상에 버퍼층을 매개로 형성되는 그룹 3족 질화물계 반도체 소자에 크랙 또는 뒤틀림이 감소되며 전위의 발생도 억제될 수 있다. 따라서, 그룹 3족 질화물계 반도체 소자의 품질이 향상될 수 있으며, 그에 따라 그룹 3족 질화물계 반도체 소자를 이용한 반도체 소자의 전기적 특성이 향상될 수 있다.
도 5 내지 도 9는 실리콘 성장기판을 이용한 그룹 3족 질화물계 발광 소자의 제조방법을 설명하는 도면이다.
실리콘 성장기판을 이용하여 그룹 3족 질화물계 발광 소자를 제조하는 경우에 있어서, 상기 실리콘 성장기판은 빛을 매우 잘 흡수하는 특성을 있고, 종래의 사파이어 성장기판과는 달리 통상의 습식식각법에 의해 용이하게 분리되는 특징이 있다.
따라서, 실리콘 성장기판의 광학적, 물리적 특성에 견주어 볼 때, 실리콘 성장기판을 이용한 그룹 3족 질화물계 발광 소자는 버티컬 타입의 발광 소자를 제조하는데 유용하게 사용될 수 있다. 그러나, 실리콘 성장기판을 사용하여 래터럴 타입의 발광 소자를 제조하는 것도 가능하다.
도 5를 참조하면, 실리콘 성장기판(400) 상에 ReSi1.75 또는 ReSi2 박막층에 근접하는 화학식을 갖는 제1 버퍼층(410)과, GaN 또는 AlN으로 형성된 제2 버퍼층(420)을 형성한다.
그리고, 상기 제2 버퍼층(420) 상에 제1 도전형의 반도체층(430), 활성층(440), 및 제2 도전형의 반도체층(450)을 포함하는 발광 반도체층을 형성한다.
예를 들어, 상기 제1 도전형의 반도체층(430)은 실리콘(Si)이 도핑된 n형 질화물계 반도체층으로 형성될 수 있고, 상기 활성층(440)은 양자우물구조를 갖는 질화물계 반도체층으로 형성될 수 있으며, 상기 제2 도전형의 반도체층(450)은 마그네슘(Mg)이 도핑된 p형 질화물계 반도체층으로 형성될 수 있다.
도 6을 참조하면, 발광 소자의 전기적 특성 및 광학적 특성을 향상시키기 위해 상기 제2 도전형의 반도체층(450) 상에 오믹접촉 반사층(460)을 형성한다.
상기 오믹접촉 반사층(460)은 Rh, Au, Pt, Ni, Ag, Pd, 또는 Al 중 어느 하나로 형성되거나, Rh, Au, Pt, Ni, Ag, Pd, 또는 Al 중 어느 하나가 포함된 합금으로 형성될 수 있다.
상기 오믹접촉 반사층(460)은 상기 제2 도전형의 반도체(450)과는 수직방향으로의 접촉 저항이 낮은 오믹접촉 계면을 형성하여 수직방향으로 전류를 원활하게 주입시킬 수 있다. 상기 오믹접촉 반사층(460)은 통상의 증기 장치(evaporator)를 이용하여 형성될 수 있다.
도 7을 참조하면, 상기 오믹접촉 반사층(460)상에 도전성 웨이퍼 결합층(470)을 이용하여 도전성 지지기판(480)을 접합시킨다.
본 공정은 오믹접촉 반사층(460)상에 상기 도전성 웨이퍼 결합층(470)을 미리 형성한 후 상기 도전성 지지기판(480)을 접합시키는 방식으로 도시되어 있으나, 이와 달리, 상기 도전성 웨이퍼 결합층(470)을 상기 도전성 지지기판(480)의 하면에 형성한 후에 상기 오믹접촉 반사층(460)에 접합하는 방식으로 구현될 수도 있다.
상기 도전성 웨이퍼 결합층(470)을 구성하는 물질은 소정의 압력과 200~600℃의 녹는점을 갖고 있는 물질을 사용하는 것이 바람직하다. 예를 들어, 상기 도전성 웨이퍼 결합층(470)은 Au, Sn, Pd, In, Ag, Ti, Ni, Cr, 또는 Pt 중 적어도 어느 하나를 포함하여 형성될 수 있다.
또한, 상기 도전성 지지기판(480)은 불순물이 도핑되어 도전성을 가질 수 있는 실리콘(Si)을 포함하는 지지기판을 사용할 수 있다.
도 8을 참조하면, 상기 도전성 지지기판(480)의 웨이퍼 결합 공정이 완료되면, 상기 실리콘 성장기판(400)을 분리 제거한다.
사파이어 성장기판은 레이저 용융, 기계적 연마, 화학적 식각과 같은 기판 분리 제거 기술 중 하나를 이용하여 제거될 수 있다. 종래에 사용되는 사파이어 성장기판은 알루미나(Al2O3)의 육방정계 결정구조로서 매우 견고하므로, 기계적 연마나 화학적 식각공정을 사용하는 경우에는 공정비용이나 시간이 증가하는 문제가 있어 주로 레이저빔을 이용하여 분리하였다. 이러한 레이저빔을 이용한 분리 제거 방법은 분리 공정에서 발생하는 고열로 인해 발광구조물의 단결정면을 손상시켜 최종적인 발광다이오드의 신뢰성을 저하는 문제가 있다.
반면, 실시예에서는 상기 실리콘 성장기판(400)을 사용하므로 일반적으로 알려진 식각기법, 특히 습식식각법으로 용이하게 분리할 수 있으므로 레이저빔 분리기법에 수반되는 문제점을 해결할 수 있다.
도 9를 참조하면, 상기 제1 버퍼층(410) 및 제2 버퍼층(420)을 제거한 다음에 상기 제1 도전형의 반도체층(430)상에 제1 전극층(490)을 형성한다.
따라서, 버티컬 타입의 발광 소자가 제조될 수 있다.
실시예에 따른 반도체 소자는 상기 발광 반도체층에 크랙이나 뒤틀림 현상이 거의 발생되지 않기 때문에, 발광 소자의 신뢰성 및 휘도를 획기적으로 향상시킬 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시예는 광원으로 사용되는 발광 소자를 포함하는 다양한 용도의 반도체 소자에 적용될 수 있다.

Claims (15)

  1. 성장 기판;
    상기 성장 기판 상에 RexSiy(0≤x≤2, 0≤y≤2)의 조성을 갖는 제1 버퍼층; 및
    상기 버퍼층 상에 InxAlyGa1-x-yN(0≤x, 0≤y, x+y≤1)의 조성을 갖는 그룹 3족 질화물계 단결정 반도체층을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 성장 기판과 제1 버퍼층 사이 또는 상기 제1 버퍼층과 상기 그룹 3족 질화물계 단결정 반도체층 사이에 InxAlyGa1-x-yN(0≤x, 0≤y, x+y≤1)의 조성을 갖는 제2 버퍼층을 포함하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 성장 기판은 사파이어, 탄화실리콘(SiC), 산화아연(ZnO), 갈륨비소(GaAs), 질화갈륨(GaN), 실리콘(Si), 산화리튬알루미늄(LiAlO2), 또는 산화리튬갈륨(LiGaO2) 중 어느 하나로 형성되는 반도체 소자.
  4. 제 1항에 있어서,
    상기 성장 기판은 실리콘(Si) 성장 기판인 반도체 소자.
  5. 제 1항에 있어서,
    상기 제1 버퍼층은 ReSi1.75 또는 ReSi2를 포함하는 반도체 소자.
  6. 제 2항에 있어서,
    상기 제2 버퍼층은 GaN 또는 AlN을 포함하는 반도체 소자.
  7. 제 1항에 있어서,
    상기 그룹 3족 질화물계 단결정 반도체층은 제1 도전형의 반도체층, 활성층 및 제2 도전형의 반도체층을 포함하는 반도체 소자.
  8. 실리콘 성장 기판;
    상기 실리콘 성장 기판 상에 RexSiy(0≤x≤2, 0≤y≤2)의 조성을 갖는 제1 버퍼층;
    상기 제1 버퍼층 상에 GaN 또는 AlN을 포함하는 제2 버퍼층; 및
    상기 제2 버퍼층 상에 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 포함하는 반도체 소자.
  9. 제 8항에 있어서,
    상기 제2 도전형의 반도체층 상에 오믹 접촉층을 포함하는 반도체 소자.
  10. 성장 기판 상에 RexSiy(0≤x≤2, 0≤y≤2)의 조성을 갖는 화합물을 포함하는 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 포함하는 발광 반도체층을 형성하는 단계;
    상기 제2 도전형의 반도체층 상에 오믹 접촉 반사층을 형성하는 단계;
    상기 오믹 접촉 반사층 상에 도전성 웨이퍼 결합층 및 도전성 지지 기판을 형성하는 단계;
    상기 성장 기판 및 버퍼층을 제거하는 단계; 및
    상기 제1 도전형의 반도체층 상에 제1 전극층을 형성하는 단계를 포함하는 반도체 소자 제조방법.
  11. 제 10항에 있어서,
    상기 버퍼층은 상기 RexSiy(0≤x≤2, 0≤y≤2)의 조성을 갖는 제1 버퍼층과, InxAlyGa1-x-yN(0≤x, 0≤y, x+y≤1)의 조성을 갖는 제2 버퍼층을 포함하는 반도체 소자 제조방법.
  12. 제 10항에 있어서,
    상기 성장 기판은 사파이어, 탄화실리콘(SiC), 산화아연(ZnO), 갈륨비소(GaAs), 질화갈륨(GaN), 실리콘(Si), 산화리튬알루미늄(LiAlO2), 또는 산화리튬갈륨(LiGaO2) 중 어느 하나로 형성되는 반도체 소자 제조방법.
  13. 제 10항에 있어서,
    상기 성장 기판은 실리콘 성장 기판인 반도체 소자 제조방법.
  14. 제 11항에 있어서,
    상기 제1 버퍼층은 ReSi1.75 또는 ReSi2를 포함하는 반도체 소자 제조방법.
  15. 제 11항에 있어서,
    상기 제2 버퍼층은 GaN 또는 AlN을 포함하는 반도체 소자 제조방법.
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