WO2009116589A1 - 電力供給装置 - Google Patents

Abstract

　本発明の電力供給装置では、半導体素子Ｔ１のドレインの電圧Ｖ１が、コンパレータＣＭＰ１の同相入力最低電圧を下回る前に半導体素子Ｔ１を遮断するので、負荷回路を確実に保護することができる。また、第１判定電圧をＬ＿Ｖ１とし、第２判定電圧をＶ３としたとき、電圧Ｖ１が「Ｖ１＜Ｌ＿Ｖ１」となった場合に、リトライ動作を実行し、「Ｖ１＜Ｌ＿Ｖ１」となる回数がＮ１回に達した場合、または、「Ｌ＿Ｖ１＜Ｖ１＜Ｖ３」となる回数がＮ２回に達した場合に、半導体素子Ｔ１の遮断状態を保持して負荷回路を保護する。更に、コネクタ１１の接触不良に起因して電圧Ｖ１が急激に低下した場合には、電圧Ｖ１の最低値が安定した値とならず、半導体素子Ｔ１の遮断状態は保持されない。

Description

電力供給装置

　本発明は、半導体素子のオン、オフを制御して負荷に電力を供給する電力供給装置に係り、特に、配線ショート発生時には即時に回路を遮断する技術に関する。

　従来における電力供給装置として、例えば特開２００６－５５８１号公報（特許文献１）に記載されたものが知られている。

　図９は、上記特許文献１に記載された装置の回路図である。図９に示す回路は、例えば車両に搭載されるランプやモータ等の負荷にバッテリの電力を供給して駆動するものであり、負荷１０２とバッテリＶＢとの間にＭＯＳＦＥＴ等の半導体素子（Ｔ１０１）を設け、該半導体素子（Ｔ１０１）のオン、オフを切り換えることにより、負荷１０２の駆動、停止を制御する。

　半導体素子（Ｔ１０１）のドレイン（点Ｐ１）は、コネクタ１０１に接続され、且つ該コネクタ１０１は、電源側配線Ｗ１を介してバッテリＶＢのプラス端子に接続されている。また、半導体素子（Ｔ１０１）のソース（点Ｐ２）は、負荷側配線Ｗ２を介して負荷に接続されている。

　ここで、電源側配線Ｗ１の抵抗をＲw1、インダクタンスをＬ１とし、負荷側配線Ｗ２の抵抗をＲw2、インダクタンスをＬ21＋Ｌ22とする。また、負荷１０２の抵抗をＲｚ、インダクタンスをＬｚとする。

　また、半導体素子（Ｔ１０１）のゲートは、抵抗Ｒ５を介してドライバ１０４の出力端子に接続され、ドライバ１０４は、制御ロジック回路１０５により制御される。そして、入力信号スイッチＳＷ１がオンとされて制御ロジック回路１０５の始動入力端子がグランドに接地されると、制御ロジック回路１０５はドライバ１０４を駆動させ、チャージポンプ１０３の電圧を半導体素子（Ｔ１０１）のゲートに供給して、該半導体素子（Ｔ１０１）をオンとする。これにより、バッテリＶＢより出力される電力が、半導体素子（Ｔ１０１）を経由して負荷に供給される。

　更に、点Ｐ１は２系統に分岐され、一方の分岐線はコンパレータＣＭＰ１０２の反転入力端子に接続され、他方の分岐線は、抵抗Ｒ１とＲ２の直列接続回路を介してグランドに接地されている。そして、抵抗Ｒ１とＲ２の接続点Ｐ３（電圧Ｖ３）はコンデンサＣ１を介してグランドに接地され、且つコンパレータＣＭＰ１０２の正転入力端子に接続されている。

　いま、負荷側配線Ｗ２が配線ショート故障により、点Ｐ４でグランドに接地すると、バッテリＶＢ→電源側配線Ｗ１→コネクタ１０１→点Ｐ１→半導体素子Ｔ１０１→負荷側配線Ｗ２（Ｒw2、Ｌ２１）→点Ｐ４→接地抵抗Ｒw3→ＧＮＤの経路で短絡電流が流れ、半導体素子（Ｔ１０１）のドレイン電圧（点Ｐ１の電圧）Ｖ１が低下する。そして、電圧Ｖ１はコンパレータＣＭＰ１０２の反転入力端子に入力され、配線ショートが発生する前（点Ｐ４が接地する前）の電圧Ｖ１を抵抗Ｒ１とＲ２で分圧した判定電圧Ｖ３が、コンパレータＣＭＰ１０２の正転入力端子に入力され、電圧Ｖ１（配線ショート発生後の電圧Ｖ１）と判定電圧Ｖ３がコンパレータＣＭＰ１０２により比較される。

　そして、コンデンサＣ１が存在することにより判定電圧Ｖ３は時定数をもって変化するので、配線ショート発生後しばらくの間はほとんど変化しない。従って、配線ショート発生時にはＶ１＜Ｖ３となって、コンパレータＣＭＰ１０２の出力信号がＬレベルからＨレベルに反転する。コンパレータＣＭＰ１０２の出力信号の反転が制御ロジック回路１０５に入力されると、制御ロジック回路１０５がドライバ１０４の出力を接地する。その結果、半導体素子（Ｔ１０１）がオフとなり、半導体素子（Ｔ１０１）、及び負荷回路の配線が配線ショートによる過電流から保護されることになる。

　ここで、点Ｐ４で配線ショートが発生したことにより、インダクタンスＬ１、Ｌ２１にショート電流が流れたときの電圧Ｖ１の低下量は、以下のように計算できる。

　最初にインダクタンスと抵抗からなる回路に電圧を印加したときの回路電流を計算する。図１０（ａ）はＳＷ、抵抗Ｒ、インダクタンスＬを直列接続して、電源ＶＢとＧＮＤ間に配置した回路である。ｔ＝０でＳＷをオンとしたときの回路電流をＩとすると、
　ＶＢ＝Ｌ＊ｄＩ／ｄｔ＋Ｒ＊Ｉ
　Ｉ＝ＶＢ／Ｒ{１－Ｅｘｐ（－Ｒ／Ｌ＊ｔ）}
　ｄＩ／ｄｔ＝ＶＢ／Ｌ＊Ｅｘｐ（－Ｒ／Ｌ＊ｔ）
　ｄＩ／ｄｔ｜_ｔ＝０＝ＶＢ／Ｌ
　このときの電流波形を図１０（ｂ）に示す。ｔ＝０でＩ＝０［Ａ］であり、時間経過に伴って、電流Ｉは指数関数的に上昇し、電流値ＶＢ／Ｒに収束する。そのときの電流Ｉの勾配ｄＩ／ｄｔはｔ＝０において最大になり、その値はＶＢ／Ｌとなる。

　図１０（ｃ）は、図９に示した負荷回路と同様の回路で、半導体素子（Ｔ１０１）と負荷との間で配線ショートが発生したときの回路を示している。また、図１０（ｄ）は、ｔ＝０で半導体素子（Ｔ１０１）をオンとしたときの、半導体素子（Ｔ１０１）のドレイン電圧Ｖ１の変化を示している。電源側配線の抵抗、及びインダクタンスをＲ１、Ｌ１とし、Ｔ１０１ソース～ＧＮＤ間の抵抗及びインダクタンスをＲ２、Ｌ２とすると、ｔ＝０において電源線のインダクタンスＬ１に発生する逆起電力Ｅ１、及びそのときのＶ１は、次のように表される。

　Ｅ１＝ＶＢ＊Ｌ１／（Ｌ１＋Ｌ２）　…（１）
　Ｖ１＝ＶＢ－Ｅ１＝ＶＢ＊Ｌ２／（Ｌ１＋Ｌ２）　…（２）
　図９に示した回路で、点Ｐ４における配線ショートが無い場合と、点Ｐ４における配線ショートがある場合の逆起電力Ｅ１をそれぞれＥ１ａ、Ｅ１ｂとして、（１）式を当てはめると、
　Ｅ１ａ＝ＶＢ＊Ｌ１／（Ｌ１＋Ｌ２１＋Ｌ２２＋Ｌｚ）
　Ｅ１ｂ＝ＶＢ＊Ｌ１／（Ｌ１＋Ｌ２１）
　そして、Ｌ２２＋Ｌｚ≠０であるから
　Ｅ１ａ＜Ｅ１ｂ　　…（３）
となる。

　即ち、負荷側配線Ｗ２がショートした状態で半導体素子（Ｔ１０１）がオンとなったときの電圧Ｖ１の落ち込み量Ｅ１ｂは、配線が正常なときの落ち込み量Ｅ１ａよりも常に大きくなる。また、負荷のインダクタンスＬｚが大きくなる程、その差は拡大することになる。従って、電圧Ｖ１（＝ＶＢ－Ｅ１）の大きさを判定電圧Ｖ３と比較するとき、該判定電圧Ｖ３を配線が正常状態における電圧「ＶＢ－Ｅ１ａ」よりも小さい値に設定すれば、「Ｖ１＜Ｖ３」を検出したときは負荷側配線Ｗ２がショートしていると判定できる。配線のインダクタンスはおおよそ１［μＨ／ｍ］であり、配線断面積にはほとんど依存しない。従って、電源側配線の長さが２ｍとして、Ｐ２～Ｐ４間の配線長が０．２ｍとなるような極端なデッドショートでは、電圧Ｖ１は電源電圧ＶＢの１／１０にまで低下する。ＶＢ＝１２Ｖとすれば、Ｖ１＝１．２Ｖまで低下することになる。

　これは、電圧Ｖ１と判定電圧Ｖ３を比較するコンパレータＣＭＰ１０２の同相入力電圧範囲を超えて低下することになる。ここで、「同相入力電圧範囲」とは、コンパレータＣＭＰ１０２を構成するオペアンプが正常に動作する範囲の電圧であり、この範囲よりも低下した電圧が入力された場合には、コンパレータＣＭＰ１０２の動作が保証されない。つまり、誤作動する可能性がある。

　一方、電圧Ｖ１の低下は配線ショート以外でも起こり得る。例えば、図９に示す回路において、電源側配線Ｗ１に接続されるコネクタ１０１の接点に接触不良が発生したとする。その結果、正常なときは１［ｍΩ］程度であった接触抵抗が５［Ω］に増加したとする。このとき負荷電流ＩＤとして１０Ａが流れていたとすると、電圧降下は５０Ｖに達し得る。電源電圧ＶＢ＝１２Ｖであれば電圧Ｖ１は、ほぼＧＮＤレベルになる。

　このように、図９に示す過電流保護装置では、電圧Ｖ１が極端に低下して、コンパレータＣＭＰ１０２の同相入力範囲以下になったとき、コンパレータＣＭＰ１０２が機能しなくなるという問題がある。この対策として、電圧Ｖ１がコンパレータの同相入力電圧範囲下限より低下したら、コンパレータＣＭＰ１０２の出力を強制的に反転させ、半導体素子（Ｔ１０１）を遮断するように制御することができる。しかし、この方法では、電源側に設けられるコネクタ１０１の接触不良等で電源瞬断が発生した場合においても半導体素子（Ｔ１０１）が遮断することになり、瞬断した電源電圧が正常電圧に回復したとき、半導体素子（Ｔ１０１）がオン状態に復帰できないという問題が生じる。
特開２００６－５５８１号公報

　図９に示したように、電圧Ｖ１の低下量から過電流の発生を検出する方式においては、以下に示す問題が発生する。

　（１）電圧Ｖ１がコンパレータＣＭＰ１０２の同相入力電圧下限値を下回った場合には、回路が正常に作動しない。

　（２）電圧Ｖ１が同相入力電圧下限値を下回る原因として、極端なデッドショートの発生と、コネクタの接触不良等に起因する電源瞬断の２種類があり、極端なデッドショートの場合は半導体素子（Ｔ１０１）を遮断保持し、電源瞬断の場合は電圧Ｖ１が回復したときに、半導体素子（Ｔ１０１）のオン復帰させるという、正反対の処置が必要になる。

　本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、電圧Ｖ１が同相入力電圧下限より低下したとき、その原因がデッドショートの場合は半導体素子を遮断保持し、電源瞬断の場合は瞬断回復後、半導体素子をオン状態に回復させる電力供給装置を提供することにある。

　上記目的を達成するため、本発明は、半導体素子（Ｔ１）と、そのプラス端子に前記半導体素子の第１の主電極が電源側配線（Ｗ１）を介して接続された電源と、前記半導体素子の第２の主電極とグランドとの間に接続された負荷と、前記負荷に電力を供給するために前記半導体素子のオン、オフを制御する制御部と、を備えた電力供給装置において、前記制御部は、前記第１の主電極と前記電源側配線との間の点の第１の電圧（Ｖ１）が第１判定電圧（Ｌ＿Ｖ１）を下回った場合に前記半導体素子をオフとし、前記半導体素子がオフされてから第１の所定時間（ｔ１）経過後に前記半導体素子をオンと制御し、前記制御部は、前記第１の所定時間（ｔ１）経過後に前記半導体素子をオンとしたことにより前記第１の電圧（Ｖ１）の最低値が前記第１判定電圧（Ｌ＿Ｖ１）を上回った場合には、前記半導体素子のオン状態を継続し、前記第１の電圧（Ｖ１）が前記第１判定電圧（Ｌ＿Ｖ１）を下回った場合には、前記半導体素子をオフ状態に保持する制御を行うことを特徴とする電力供給装置である。

　また、本発明は、それぞれが、直列接続された半導体素子（Ｔ１）と負荷とを有する複数の負荷回路と、ここで、前記複数の半導体素子のそれぞれの第１の主電極どうしが接続点（Ｐ１）にて接続され、前記接続点（Ｐ１）が電源側配線（Ｗ１）のみを介してそのプラス端子に接続された電源と、ここで、前記複数の半導体素子の第２の主電極がそれぞれ対応する負荷に接続され、それぞれが、前記対応する負荷回路に電力を供給するために前記負荷回路に対応する前記半導体素子のオン、オフを制御する複数の制御部と、を備えた電力供給装置において、前記制御部は、前記第１の接続点（Ｐ１）の第１の電圧（Ｖ１）が第１判定電圧（Ｌ＿Ｖ１）を下回った場合に、前記各負荷回路に設けられた前記半導体素子のうちオン状態の半導体素子を全てオフとし、前記半導体素子がオフされてから第１の所定時間（ｔ１）経過後に所定の時間差を持って、前記オフとした半導体素子を順次オンと制御し、前記制御部は、前記第１の所定時間（ｔ１）経過後に前記半導体素子をオンとしたことにより前記第１の電圧（Ｖ１）の最低値が前記第１判定電圧（Ｌ＿Ｖ１）を上回った場合には、前記各半導体素子のオン状態を継続し、前記第１の電圧（Ｖ１）が前記第１判定電圧（Ｌ＿Ｖ１）を下回った場合には、前記各半導体素子をオフ状態に保持する制御を行う制御部を備えることを特徴とする電力供給装置である。

　好適には、前記制御部は、前記第１の電圧（Ｖ１）が第１判定電圧（Ｌ＿Ｖ１）を下回った場合に前記半導体素子をオフとし、前記第１の所定時間（ｔ１）経過後に前記半導体素子をオンとしたとき、再度第１の電圧（Ｖ１）が第１判定電圧（Ｌ＿Ｖ１）を下回った場合には、前記半導体素子を再度オフとして、前記第１の所定時間（ｔ１）経過後に再度前記半導体素子をオンとする操作を第１の所定回数（Ｎ１）繰り返して試行し、全ての試行時に前記半導体素子がオンとされたときの前記第１の電圧（Ｖ１）が前記第１判定電圧（Ｌ＿Ｖ１）を下回った場合に、この半導体素子のオフ状態を保持する制御を行うことを特徴とする。

　ここで、より好適には、前記制御部は、前記第１判定電圧（Ｌ＿Ｖ１）よりも大きい第２判定電圧（Ｖ３）を設定し、前記第１の電圧（Ｖ１）が前記第１判定電圧（Ｌ＿Ｖ１）を下回った場合にオン状態の半導体素子をオフとし、前記第１の所定時間（ｔ１）経過後にこの半導体素子を再度オンとする場合に、前記第１の電圧（Ｖ１）の最低値が、前記第１判定電圧（Ｌ＿Ｖ１）を上回り、且つ前記第２判定電圧（Ｖ３）を下回ったとき、第２の所定時間（ｔ２）の間隔で前記半導体素子のオン、オフを繰り返すように制御し、その間に前記第１の電圧（Ｖ１）が前記第１判定電圧（Ｌ＿Ｖ１）を下回ったときは、前記第１の所定時間（ｔ１）の間隔で前記半導体素子のオン、オフを繰り返すように制御し、その繰り返し制御の過程で、前記半導体素子がオンとされたときに、前記第１の電圧の最低値が前記第１判定電圧（Ｌ＿Ｖ１）を上回り前記第２判定電圧（Ｖ３）を下回ることが、連続して第２の回数（Ｎ２）繰り返されるか、または、前記第１の電圧の最低値が前記第１判定電圧（Ｌ＿Ｖ１）を下回ることが、連続して前記第１の回数（Ｎ１）繰り返された場合に、前記半導体素子を遮断状態に保持することを特徴とする。

　ここで、より好適には、前記制御部は、前記半導体素子がオフとされた後、再度オンとされたときに、前記第１の電圧の最低値が前記第１判定電圧（Ｌ＿Ｖ１）を上回り、且つ前記第２判定電圧（Ｖ３）を下回るときには、前記第２判定電圧を上昇させた後、前記半導体素子をオンとする制御を行うことを特徴とする。

　ここで、より好適には、前記第１の所定時間（ｔ１）、及び前記第２の所定時間（ｔ２）を、一定時間ではなくランダムに変化させることを特徴とする。

　上述の構成では、デッドショート等の配線ショートに起因して第１の電圧が急激に低下した場合に、この第１の電圧がコンパレータの同相入力電圧下限値を下回る前に半導体素子をオフとするので、誤動作が発生することを防止でき、半導体素子を確実にオフとして負荷回路を保護することができる。

　上述の構成では、複数の負荷回路が並列的に設けられる場合において、一つの負荷回路でデッドショートが発生して第１の電圧が急激に低下した場合に、複数の負荷回路のうち動作中の負荷回路について、第１の電圧がコンパレータの同相入力電圧下限値を下回る前に半導体素子をオフとするので、各負荷回路で誤動作が発生することを防止でき、半導体素子を確実にオフとして負荷回路を保護することができる。

　上述の構成では、第１の電圧が急激に低下して第１判定電圧Ｌ＿Ｖ１を下回った場合にリトライ動作を実行し、Ｎ１回（第１の所定回数）連続して半導体素子のオン時に電圧Ｖ１が第１判定電圧を下回った場合に、半導体素子のオフ状態を保持する。従って、コネクタの接触不良等に起因して電圧Ｖ１が低下した場合等、配線ショートが発生していない場合には半導体素子のオン状態を維持し、負荷回路の駆動を継続させることができる。

　上述の構成では、第１判定電圧Ｌ＿Ｖ１、及び該第１判定電圧Ｌ＿Ｖ１よりも大きい第２判定電圧Ｖ３を設定し、第１の電圧Ｖ１が第１判定電圧Ｌ＿Ｖ１を下回った後、リトライ動作を実行し、半導体素子をオンとしたときの電圧Ｖ１が「Ｖ１＜Ｌ＿Ｖ１」となる場合がＮ１回（第１の所定回数）連続した場合、または、電圧Ｖ１が「Ｌ＿Ｖ１＜Ｖ１の最低値＜Ｖ３」となる場合がＮ２回（第２の所定回数）連続した場合に、半導体素子のオフ状態を保持する。従って、デッドショート等の配線ショートが発生した場合には、確実に半導体素子のオフ状態を保持して負荷回路を保護することができる。

　また、負荷側配線に設けられるコネクタの接触不良等に起因して電圧Ｖ１が低下した場合には、電圧Ｖ１が「Ｖ１＜Ｌ＿Ｖ１」となったり、「Ｌ＿Ｖ１＜Ｖ１の最低値＜Ｖ３」となったりするので、上記の所定回数Ｎ１、Ｎ２に達しない。従って、接触不良に起因して電圧Ｖ１が低下した場合に、半導体素子のオフ状態が保持されることはなく、負荷回路を動作させることができる。

　上述の構成では、デッドショート等の配線ショートが発生してリトライ動作が実行され、半導体素子をオンとした場合で、電圧Ｖ１が「Ｌ＿Ｖ１＜Ｖ１の最低値＜Ｖ３」となった場合には、第２判定電圧Ｖ３が徐々に大きくなるように変更される。従って、デッドショートが発生した場合に、電圧Ｖ１が「Ｖ１＜Ｌ＿Ｖ１」となったり、「Ｌ＿Ｖ１＜Ｖ１の最低値＜Ｖ３」となったりすることを防止でき、確実に半導体素子のオフ状態を保持して負荷回路を保護することができる。

　上述の構成では、接続点（Ｐ１）に複数の半導体素子と負荷からなる回路が接続され、それらは複数のグループに分かれて、グループ毎に独立した制御回路（ＩＣ）で制御されるとき、各制御回路（ＩＣ）が独立していることにより、半導体素子をオフとした後にオンとするタイミングが一致する可能性がある。接続点（Ｐ１）に接続した複数の半導体素子のうち、同時に２個以上の半導体がオンとなると、負荷回路の正常、異常を正確に判断できなくなる。この対策として、各制御回路（ＩＣ）が半導体素子を再起動させる時間間隔をランダムに変化させることにより、複数の半導体素子が同時にオンとなることを回避することができ、負荷回路の正常、異常を正確に判定できる。

本発明の第１実施形態に係る電力供給装置の構成を示す回路図である。 本発明の第１実施形態に係る電力供給装置の処理動作を示すフローチャートである。 本発明の第１実施形態に係り、複数系統の電力供給装置が並列に接続された状態を示す接続図である。 本発明の実施形態に係り、デッドショートが発生して、電圧Ｖ１の最低値が連続して第１判定電圧Ｌ＿Ｖ１を下回った場合の、電圧Ｖ１の変化を示す特性図である。 本発明の実施形態に係り、デッドショートが発生して、電圧Ｖ１の最低値が連続して第１判定電圧Ｌ＿Ｖ１と第２判定電圧Ｖ３の間の電圧となった場合の、電圧Ｖ１の変化を示す特性図である。 本発明の実施形態に係り、コネクタの接触不良により、電圧Ｖ１の最低値が第１判定電圧Ｌ＿Ｖ１の上下で変化する場合の、電圧Ｖ１の変化を示す特性図である。 本発明の第２実施形態に係る電力供給装置の構成を示す回路図である。 本発明の第２実施形態に係り、デッドショートが発生して、第２判定電圧Ｖ３が徐々に上昇する場合の、電圧Ｖ１の変化を示す特性図である。 従来における電力供給装置の構成を示す回路図である。 デッドショートが発生したときに、電圧Ｖ１が低下する原理を説明する図である。

符号の説明

　１１　コネクタ
　１２　負荷
　１３　チャージポンプ
　１４　ドライバ
　１５　制御ロジック回路
　１６ａ　第１カウンタ
　１６ｂ　第２カウンタ
　１７　ＩＣ
　Ｗ１　電源側配線
　Ｗ２　負荷側配線
　Ｔ１　半導体スイッチ
　ＶＢ　バッテリ

　以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明に係る電力供給装置の第１実施形態の構成を示す回路図である。

　図１に示す電力供給装置は、例えば車両に搭載されるランプやモータ等の負荷にバッテリの電力を供給して駆動するものであり、負荷１２とバッテリＶＢ（例えば、直流１２Ｖ）との間にＭＯＳＦＥＴ等の半導体素子Ｔ１を設け、該半導体素子Ｔ１のオン、オフを切り換えることにより、負荷１２の駆動、停止を制御する。

　半導体素子Ｔ１のドレイン（点Ｐ１、第１の主電極）は、コネクタ１１に接続され、且つ該コネクタ１１は、電源側配線Ｗ１を介してバッテリＶＢのプラス端子に接続されている。また、半導体素子Ｔ１のソース（点Ｐ２、第２の主電極）は、負荷側配線Ｗ２を介して負荷１２の一端に接続されている。更に、負荷１２の他端はグランドに接地されている。

　ここで、電源側配線Ｗ１の抵抗をＲw1、インダクタンスをＬ１とし、負荷側配線Ｗ２の抵抗をＲw2、インダクタンスを点Ｐ４で分割されたＬ21、Ｌ22とする。また、負荷１２の抵抗をＲｚ、インダクタンスをＬｚとする。

　半導体素子Ｔ１のゲートは、抵抗Ｒ５を介してドライバ１４の出力端子に接続され、該ドライバ１４は、制御ロジック回路１５により制御される。そして、入力信号スイッチＳＷ１がオンとされて制御ロジック回路の始動入力端子がグランドに接地されると、制御ロジック回路１５はドライバ１４を駆動させ、チャージポンプ１３の電圧を半導体素子Ｔ１のゲートに供給して、該半導体素子Ｔ１をオンとする。その結果、バッテリＶＢより出力される電力が、コネクタ１１及び半導体素子Ｔ１を経由して負荷１２に供給される。

　更に、半導体素子Ｔ１のドレインである点Ｐ１は３系統に分岐され、このうち１つ目の分岐線はコンパレータＣＭＰ２の反転入力端子に接続され、２つ目の分岐線はコンパレータＣＭＰ１の反転入力端子に接続され、３つ目の分岐線は抵抗Ｒ１とＲ２の直列接続回路を介してグランドに接地されている。そして、抵抗Ｒ１とＲ２の接続点Ｐ３（電圧Ｖ３）はコンデンサＣ１を介してグランドに接地され、且つコンパレータＣＭＰ２の正転入力端子に接続されている。

　コンパレータＣＭＰ１の正転入力端子には、第１判定電圧Ｌ＿Ｖ１を出力する電圧源が接続されている。ここで、電圧Ｌ＿Ｖ１はＶ３（第２判定電圧）よりも小さく、且つ、コンパレータＣＭＰ１の同相入力電圧下限値よりも若干高い電圧（例えば２［Ｖ］程度の電圧）とされている。

　また、制御ロジック回路１５は、第１カウンタ１６ａと第２カウンタ１６ｂを備えており、後述するように、第１カウンタ１６ａはコンパレータＣＭＰ１の出力信号が反転する毎にカウントアップされ、第２カウンタ１６ｂはコンパレータＣＭＰ２の出力信号が反転する毎にカウントアップされる。

　更に、制御ロジック回路１５、チャージポンプ１３、ドライバ１４等の各構成要素（図１に示す鎖線で囲まれる構成要素）は、ＩＣ１７（制御部）として構成されている。

　次に、本実施形態に係る電力供給装置の動作について、図２に示すフローチャートを参照して説明する。

　通常動作時には、ドライバ１４より駆動信号が出力されて半導体素子Ｔ１がオンとされると、該半導体素子Ｔ１に負荷電流ＩＤが流れて、ランプやモータ等の負荷１２に電力が供給され、該負荷１２が駆動する。このとき、半導体素子Ｔ１のドレイン（点Ｐ１）の電圧Ｖ１（第１の電圧）は、抵抗Ｒ１とＲ２の接続点である点Ｐ３に生じる電圧Ｖ３（第２判定電圧）よりも大きいので、コンパレータＣＭＰ２の出力信号がＬレベルとなる。同様に、電圧Ｖ１は、コンパレータＣＭＰ１の正転入力端子に入力される電圧Ｌ＿Ｖ１（第１判定電圧）よりも大きいので、コンパレータＣＭＰ１の出力信号はＬレベルとなる。

　ここで、負荷回路の点Ｐ４が直接グランドに短絡するようなデッドショートが発生すると、短絡経路の抵抗Ｒw3を介して短絡電流が流れる。その結果、電源側配線Ｗ１に逆起電力Ｅ１が発生するので、点Ｐ１の電圧Ｖ１が急激に低下し、第１判定電圧Ｌ＿Ｖ１を下回る（図２のステップＳ１１でＹＥＳ）。その結果、コンパレータＣＭＰ１の出力信号は、ＬレベルからＨレベルに反転する。

　制御ロジック回路１５は、コンパレータＣＭＰ１の反転信号が入力されると、ドライバ１４を停止させる。即ち、ドライバ１４の出力端子をグランドに接地することにより、半導体素子Ｔ１のゲート電圧をほぼグランドレベルに低下させて、該半導体素子Ｔ１をオフとし（ステップＳ１２）、負荷１２への電力供給を遮断する。このとき、制御ロジック回路１５は、タイマ（図示省略）を起動させて、半導体素子Ｔ１をオフとしてからの経過時間ｔを計時する。その後、リトライ動作を開始する。また、電圧Ｖ１が第１判定電圧Ｌ＿Ｖ１を下回った時点で半導体素子Ｔ１をオフとするので、コンパレータＣＭＰ１の入力電圧が同相入力電圧下限値よりも低くなることはなく、コンパレータＣＭＰ１を正常に動作させることができる。

　リトライ動作では、制御ロジック回路１５は、第１カウンタ１６ａ及び第２カウンタ１６ｂをリセットする（ステップＳ１３）。そして、タイマによる経過時間ｔが予め設定した第１の時間ｔ１に達した場合には（ステップＳ１４でＹＥＳ）、ドライバ１４に駆動指令信号を出力して、半導体素子Ｔ１をオンとする（ステップＳ１５）。

　次いで、制御ロジック回路１５は、コンパレータＣＭＰ２の出力信号に基づき、電圧Ｖ１が第２判定電圧Ｖ３を下回っているか否かを判定する（ステップＳ１６）。そして、電圧Ｖ１が第２判定電圧Ｖ３を下回っていない場合、即ち、コンパレータＣＭＰ２の出力がＬレベルの場合には（ステップＳ１６でＮＯ）、ステップＳ１１の処理に戻る。つまり、電圧Ｖ１が低下して、一旦第１判定電圧Ｌ＿Ｖ１を下回り、半導体素子Ｔ１をオフとした後、時間ｔ１が経過してから再度半導体素子Ｔ１をオンとしたときに、電圧Ｖ１が通常電圧に復帰した場合には、そのまま半導体素子Ｔ１のオン状態を継続させる。換言すれば、半導体素子Ｔ１がリトライ動作している間に、電圧Ｖ１が正常値に復帰した場合には、半導体素子Ｔ１のオン状態を継続させる。

　他方、ステップＳ１６の処理で、電圧Ｖ１が第２判定電圧Ｖ３を下回った場合、即ち、ステップＳ１５の処理で半導体素子Ｔ１をオンとした後、例えば、４０μsec以内にコンパレータＣＭＰ２の出力信号がＨレベルに反転した場合には（ステップＳ１６でＹＥＳ）、引き続き、電圧Ｖ１が第１判定電圧Ｌ＿Ｖ１を下回っているか否かを判定する（ステップＳ１７）。そして、電圧Ｖ１が第１判定電圧Ｌ＿Ｖ１を下回っていない場合、即ち、コンパレータＣＭＰ１の出力信号がＬレベルである場合には（ステップＳ１７でＮＯ）、再度半導体素子Ｔ１を遮断する（ステップＳ１８）。つまり、電圧Ｖ１の最低値が第１判定電圧Ｌ＿Ｖ１と第２判定電圧Ｖ３の間である場合には、ステップＳ１８に処理を進める。

　更に、第２カウンタ１６ｂをカウントアップ（＋１）する（ステップＳ１９）。そして、制御ロジック回路１５は、第２カウンタ１６ｂのカウント値が予め設定した回数（第２の回数Ｎ２、例えば３回）に達したか否かを判定する（ステップＳ２０）。そして、第２カウンタ１６ｂのカウント値がＮ２に達しない場合には（ステップＳ２０でＮＯ）、予め設定した第２の時間ｔ２が経過した後（ステップＳ２１でＹＥＳ）、再度半導体素子Ｔ１をオンとしてステップＳ１５からの処理を繰り返す。

　また、第２カウンタ１６ｂのカウント値がＮ２に達した場合には（ステップＳ２０でＹＥＳ）、半導体素子Ｔ１のオフ状態をラッチして負荷回路を保護する（ステップＳ３３）。即ち、リトライ動作実行中に、電圧Ｖ１が「Ｌ＿Ｖ１＜Ｖ１＜Ｖ３」となる状態が連続してＮ２回（例えば、３回）繰り返された場合には、デッドショート等の配線ショートが発生しているものと判定して、半導体素子Ｔ１のオフ状態をラッチして負荷回路を保護する。

　他方、再度半導体素子Ｔ１をオンとした際に、電圧Ｖ１が第１判定電圧Ｌ＿Ｖ１を下回った場合には（ステップＳ１７でＹＥＳ）、再度半導体素子Ｔ１を遮断し（ステップＳ２２）、更に、第２カウンタ１６ｂをリセットする（ステップＳ２３）。その後、第１の時間ｔ１が経過したか否かを判定し（ステップＳ２４）、時間ｔ１を経過した場合には（ステップＳ２４でＹＥＳ）、再度半導体スイッチＴ１をオンとする（ステップＳ２５）。

　その後、制御ロジック回路１５は、コンパレータＣＭＰ２の出力信号に基づき、電圧Ｖ１が第２判定電圧Ｖ３を下回っているか否かを判定する（ステップＳ２６）。そして、電圧Ｖ１が第２判定電圧Ｖ３を下回っていない場合、即ち、コンパレータＣＭＰ２の出力がＬレベルの場合には（ステップＳ２６でＮＯ）、ステップＳ１１の処理に戻る。つまり、ステップＳ２２の処理で半導体素子Ｔ１をオフとし、時間ｔ１が経過した後に再度半導体スイッチＴ１をオンとした場合に、電圧Ｖ１が通常電圧に戻った場合には、そのまま半導体素子Ｔ１のオン状態を継続させる。

　他方、ステップＳ２６の処理で、電圧Ｖ１が第２判定電圧Ｖ３を下回った場合、即ち、ステップＳ２５の処理で半導体素子Ｔ１をオンとした後、例えば、４０μsec以内にコンパレータＣＭＰ２の出力信号がＨレベルに反転した場合には（ステップＳ２６でＹＥＳ）、引き続き、電圧Ｖ１が第１判定電圧Ｌ＿Ｖ１を下回っているか否かを判定する（ステップＳ２７）。そして、電圧Ｖ１が第１判定電圧Ｌ＿Ｖ１を下回っている場合、即ち、コンパレータＣＭＰ１の出力信号がＨレベルである場合には（ステップＳ２７でＹＥＳ）、再度半導体素子Ｔ１を遮断し（ステップＳ２８）、更に、第１カウンタ１６ａをカウントアップ（＋１）する（ステップＳ２９）。

　その後、制御ロジック回路１５は、第１カウンタ１６ａのカウント値が予め設定した回数（第１の回数Ｎ１、例えば７回）に達したか否かを判定し（ステップＳ３０）、第１カウンタ１６ａのカウント値がＮ１に達しない場合には（ステップＳ３０でＮＯ）、時間ｔ１が経過した後（ステップＳ２４でＹＥＳ）、再度半導体素子Ｔ１をオンとしてステップＳ２５からの処理を繰り返す。

　また、第１カウンタ１６ａのカウント値がＮ１（例えば、７回）に達した場合には（ステップＳ３０でＹＥＳ）、半導体素子Ｔ１のオフ状態をラッチして負荷回路を保護する（ステップＳ３３）。即ち、電圧Ｖ１が、「Ｖ１＜Ｌ＿Ｖ１」となる状態が連続してＮ１回繰り返された場合には、デッドショート等の配線ショートが発生しているものと判定して、負荷回路を遮断する。

　他方、ステップＳ２７の処理で、電圧Ｖ１が第１判定電圧Ｌ＿Ｖ１を下回っていない場合、即ち、コンパレータＣＭＰ１の出力信号がＬレベルである場合には（ステップＳ２７でＮＯ）、再度半導体素子Ｔ１を遮断し（ステップＳ３１）、更に、第１カウンタ１６ａをリセットする（ステップＳ３２）。その後、処理をステップＳ２１に移行する。

　上記の処理をまとめると、図１に示す負荷回路にデッドショート等の配線ショートが発生して、点Ｐ１の電圧Ｖ１が急激に低下し「Ｖ１＜Ｌ＿Ｖ１」となった場合には、再度半導体スイッチＴ１をオンとするリトライ動作（半導体スイッチＴ１を繰り返してオンとする動作）を行う。

　そして、リトライ動作を行うことにより、電圧Ｖ１が「Ｖ１＜Ｌ＿Ｖ１」となった場合には、第１の時間ｔ１を周期としてリトライ動作を繰り返す。そして、このリトライ回数（半導体素子Ｔ１をオンとした際に電圧Ｖ１が「Ｖ１＜Ｌ＿Ｖ１」となった回数）が、Ｎ１回連続すると第１カウンタ１６ａがオーバーフローして（上述したステップＳ３０）、半導体素子Ｔ１は遮断状態に保持され、半導体素子Ｔ１、及び負荷側配線Ｗ１を保護することができる。即ち、図４の特性曲線Ｓ１に示すように、リトライ動作を繰り返すことにより電圧Ｖ１の最低値が安定して「Ｖ１＜Ｌ＿Ｖ１」となる場合には、デッドショートが発生したものと判定して、回路を保護する。

　また、リトライ動作を行うことにより、電圧Ｖ１が「Ｌ＿Ｖ１＜Ｖ１＜Ｖ３」となった場合には、第２の時間ｔ２を周期としてリトライ動作を繰り返す。そして、このリトライ回数（半導体素子Ｔ１をオンとした際に電圧Ｖ１が「Ｌ＿Ｖ１＜Ｖ１＜Ｖ３」となった回数）が、Ｎ２回連続すると第２カウンタ１６ｂがオーバーフローして（上述したステップＳ２０）、半導体素子Ｔ１は遮断状態に保持され、半導体素子Ｔ１、及び負荷側配線Ｗ１を保護することができる。

　つまり、デッドショート等の配線ショートの発生時には、電圧Ｖ１の低下分がほぼ安定しているから、第１カウンタ１６ａ、または第２カウンタ１６ｂがオーバーフローすることになり、半導体素子Ｔ１をオフとして回路を保護することができる。即ち、図５の特性曲線Ｓ２に示すように、電圧Ｖ１の最低値が安定して「Ｌ＿Ｖ１＜Ｖ１＜Ｖ３」となる場合には、デッドショートが発生したものと判定して、回路を保護する。

　他方、電源線に含まれるコネクタ１１（図１参照）の接触不良等により電圧Ｖ１が低下して「Ｖ１＜Ｌ＿Ｖ１」となった場合は、コネクタ１１の接触抵抗が不規則に変化するので、リトライ動作期間中に電圧Ｖ１が「Ｖ１＜Ｌ＿Ｖ１」となったり、「Ｌ＿Ｖ１＜Ｖ１の最低値＜Ｖ３」となったり、更には「Ｖ３＜Ｖ１の最低値」となったりする。つまり、コネクタ１１の接触不良が発生した場合には、点Ｐ１の電圧Ｖ１は、第１判定電圧Ｌ＿Ｖ１、及び第２判定電圧Ｖ３の上下でばらついて変動する。例えば、図６の特性曲線Ｓ３に示すように、電圧Ｖ１の最低値が第１判定電圧Ｌ＿Ｖ１の上下でばらつくことになる。

　この場合には、第１カウンタ１６ａが連続してＮ１回カウントされることや、第２カウンタ１６ｂが連続してＮ２回カウントされることが起こり難くなる。従って、図２のステップＳ２３、ステップＳ３２に示すように、第１カウンタ１６ａのカウント値、及び第２カウンタ１６ｂのカウント値が頻繁にリセットされることになり、半導体素子Ｔ１の遮断が保持されることなく、リトライ動作が繰り返されることになる。なお、電圧Ｖ１の最低値が第２判定電圧Ｖ３よりも大きくなると、ステップＳ１３の処理により、第１カウンタ１６ａ、第２カウンタ１６ｂの双方がリセットされ、半導体素子Ｔ１はオン状態を維持する。

　このように、本発明の第１実施形態に係る電力供給装置では、負荷回路にデッドショートが発生して電圧Ｖ１が急激に低下した場合には、半導体素子Ｔ１のオフ状態をラッチして負荷回路を保護することができる。また、コネクタ１１の接触不良に起因して電圧Ｖ１が急激に低下した場合には、半導体素子Ｔ１をオン、オフさせるリトライ動作を行い、電圧Ｖ１が通常電圧に復帰した際に、半導体素子Ｔ１のオン状態を継続させる。従って、コネクタ１１の接触不良等に起因して負荷回路が誤遮断することを防止できる。

　なお、上記した第１実施形態では、第１の時間ｔ１と第２の時間ｔ２が異なる時間である場合について説明したが、第１の時間ｔ１と第２の時間ｔ２が同一であっても良い。

　また、上記した第１実施形態では、一つのコネクタ１１に対して１系統の負荷回路が接続された電力供給回路を例に挙げて説明したが、図３に示すように、一つのコネクタ１１に対して複数の負荷回路、及び半導体素子Ｔ１を制御するＩＣ１７が接続される回路構成の場合についても、本発明を適用することができる。この場合には、リトライ動作を実行するタイミングを、各系統の負荷回路毎に一定時間ずらす必要がある。

　それは、同一の電源線Ｗ１に点Ｐ１で接続する複数の半導体素子がリトライ動作時に、２個以上同時にオンとなると、電圧Ｖ１の落ち込みが単独オン時に比べて大きくなり、負荷回路の配線ショートを正確に判定できなくなるからである。即ち、正常な負荷回路が異常であると判定され、遮断されるという誤作動が起こる可能性がある。いくつかの半導体素子を１つのＩＣに組み込まれた制御回路で制御するが、半導体素子の数が多くなるとＩＣを複数使用することになる。このとき
各ＩＣは独立して動作するので、異なるＩＣで制御される２個以上の半導体素子が同時に遮断されると、ＩＣの仕様（特性）が同一の場合には、リトライ動作時に同時に２個以上の半導体素子がオンとなり、上述の誤遮断を発生させる可能性が出てくる。

　この対策として、各ＩＣの動作を連携させて、優先順位の高いＩＣのリトライが完了するまでは、優先順位の低い他のＩＣのリトライを禁止し、１つの半導体だけがオンとなるように、各ＩＣ間を結合してリトライ動作を管理する方法がある。しかし、実際の回路では、異なるＩＣで制御される２個以上の半導体素子が同時に遮断されるケースは稀であり、そのために、ＩＣに専用端子を設けて結合し、優先順位を管理する制御を組み込むことはＩＣのコストが増大し、得策ではない。本実施形態では、半導体素子が同時にオンとなることによる誤遮断を防止するために、リトライ時に第１の所定時間（ｔ１）と、第２の所定時間（ｔ２）の時間間隔をランダムに変化させる。このようにすれば、異なるＩＣで制御される２個以上の半導体素子が同時に遮断された場合であっても、リトライ動作でオンとなるときのタイミングが一致しなくなり、半導体素子の同時オンを回避することができる。

　また、上記した第１実施形態では、第１判定電圧Ｌ＿Ｖ１、及び第２判定電圧Ｖ３を設定し、点Ｐ１の電圧Ｖ１と各判定電圧Ｌ＿Ｖ１、Ｖ３との関係により、遮断状態を維持するか、またはリトライ動作を継続するかを決定する構成としたが、本発明は、これに限定されるものではなく、判定電圧として同相入力電圧下限値よりも若干大きい第１判定電圧Ｌ＿Ｖ１のみを設定し、点Ｐ１の電圧Ｖ１が第１判定電圧Ｌ＿Ｖ１を下回った場合に、半導体素子Ｔ１の遮断状態を保持するようにしても良い。この場合には、コンパレータＣＭＰ１の入力電圧が同相入力電圧下限値を下回る前に半導体素子Ｔ１を遮断できるので、誤動作の発生を防止することができる。

　更に、第１判定電圧Ｌ＿Ｖ１のみを設定し、点Ｐ１の電圧Ｖ１が第１判定電圧Ｌ＿Ｖ１を下回った場合に、リトライ動作を実行し、半導体素子Ｔ１をオンとしたときの電圧Ｖ１の最低値が第１判定電圧Ｌ＿Ｖ１を下回る回数が所定回数連続した場合に、半導体素子Ｔ１の遮断状態を保持するようにしても良い。

　次に、本発明の第２実施形態について説明する。上述した第１実施形態では、リトライ動作を実行することにより、電圧Ｖ１が「Ｖ１＜Ｌ＿Ｖ１」となることがＮ１回繰り返された場合、または電圧Ｖ１が「Ｌ＿Ｖ１＜Ｖ１の最低値＜Ｖ３」となることがＮ２回繰り返された場合に、半導体素子Ｔ１の遮断をラッチすることで、負荷回路を保護する構成とした。しかし、デッドショート等の配線ショートが発生したときに、極めて稀ではあるが、その条件によっては電圧Ｖ１が低下して、その最低値が第１判定電圧Ｌ＿Ｖ１と一致するか、またはその近傍になることが起こり得る。

　この場合には、デッドショートが発生しているにも関わらず、リトライ動作期間中に電圧Ｖ１が、第１判定電圧Ｌ＿Ｖ１の上下で変動することがある。即ち、「Ｖ１＜Ｌ＿Ｖ１」となったり、「Ｌ＿Ｖ１＜Ｖ１の最低値＜Ｖ３」となったりする場合がある。従って、図２に示したステップＳ３２，Ｓ２３の処理により第１カウンタ１６ａ及び第２カウンタ１６ｂがリセットされてしまい、リトライ動作が継続して実行されるので、半導体素子Ｔ１をオフ状態にラッチすることができない。

　更に、第１の時間ｔ１、または第２の時間ｔ２の間隔でリトライ動作を行うと、電圧Ｖ１の波形は毎回同一の波形が再現されるのではなく、波形にばらつきが生じる。これはリトライ動作を開始するまでの、半導体素子Ｔ１のオフ期間に該半導体素子Ｔ１のゲートの電荷が完全に放電されないことや、電圧Ｖ１の波形とゲート容量の間に生じるミラー効果によりゲート電荷の残存量がばらつくことに起因する。

　その結果、デッドショートが発生しているので、本来は第１カウンタ１６ａ、または第２カウンタ１６ｂを連続してカウントアップして、半導体素子Ｔ１を遮断状態に保持すべきところ、電圧Ｖ１が、第１判定電圧Ｌ＿Ｖ１の上下で変動してしまい、リトライ動作が継続して実行されてしまうことがある。第２実施形態に係る電力供給装置では、このような場合でもデッドショートに起因する電圧Ｖ１の変化と、コネクタの接触不良に起因する電圧Ｖ１の変化を確実に区別して、半導体素子Ｔ１のオン、オフを制御する。

　図７は、第２実施形態に係る電力供給装置の構成を示す回路図である。同図に示すように、図７に示す回路は、図１に示した回路に対して、コンデンサＣ２、ダイオードＤ１、及び抵抗Ｒ３を追加している点で相違する。即ち、点Ｐ１と点Ｐ３との間に、コンデンサＣ２とダイオードＤ１の直列接続回路を挿入し、更に、ダイオードＤ１に対して並列に抵抗Ｒ３を設けている。また、第２実施形態では、前述した第１の時間ｔ１と第２の時間ｔ２との関係は、「ｔ１＞ｔ２」とされている。

　以下、第２実施形態に係る電力供給装置の動作について説明する。デッドショートの発生により、電圧Ｖ１が低下して「Ｖ１＜Ｌ＿Ｖ１」となり、半導体素子Ｔ１が遮断されると、第１の時間ｔ１間隔でリトライ動作が繰り返される。このときの電圧Ｖ１は、図４に示した特性曲線Ｓ１のように変化する。デッドショートの発生に起因して半導体素子Ｔ１が遮断されると、その後、電圧Ｖ１は電源電圧ＶＢを超えて上昇する（図４の電圧ｑ１１参照）。例えば、電源電圧ＶＢが１２Ｖの場合には、電圧ｑ１１は約１８Ｖとなり、６Ｖ程度上昇する。この電圧Ｖ１の上昇により、図７に示すコンデンサＣ２に充電電流が流れ、ダイオードＤ１を経由してコンデンサＣ１に、コンデンサＣ２の充電電流が流れ込んでコンデンサＣ１が充電される。

　コンデンサＣ１の１回の充電量は、コンデンサＣ２の容量と電圧Ｖ１が、電源電圧ＶＢを超えて上昇したときの上昇量（即ち、電圧ｑ１１の上昇量）により決まる。電圧Ｖ１は、電源電圧ＶＢを超えて上昇しても、短期間（約６μsec程度）で電源電圧ＶＢに復帰する。従って、コンデンサＣ２からコンデンサＣ１に充電された電荷は、第１の時間ｔ１が経過するとそのほとんどが放電することになるが、第１の時間ｔ１よりも短い第２の時間ｔ２では、若干の電荷が残存することになる。

　ここで、点Ｐ１の電圧Ｖ１が「Ｖ１＜Ｌ＿Ｖ１」となって時間ｔ１間隔のリトライ動作を繰り返しているときに、電圧Ｖ１が「Ｖ３＞Ｖ１最低値＞Ｌ＿Ｖ１」となって時間ｔ２間隔でのリトライ動作に切り替わると、コンデンサＣ１に、未だコンデンサＣ２による充電電荷が残存している状態で、電圧Ｖ１と第２判定電圧Ｖ３とを比較することになる。

　この場合、第２判定電圧Ｖ３は、通常時よりも高い電圧に変化するので、半導体素子Ｔ１の遮断が早まることになる。以下、この動作を図８に示す特性図を参照して説明する。図８に示すように、１回目のリトライ期間Ａ（時間ｔ２）では、電圧Ｖ１が第２判定電圧Ｖ３を下回った時点（時間ｔ１１が経過した時点）で半導体素子Ｔ１がオフとなるので、特性曲線Ｓ４に示す電圧Ｖ１は最低値ｑ１まで低下した後上昇に転じ、電源電圧ＶＢを超えた後、電源電圧ＶＢに安定する。

　また、２回目のリトライ期間Ｂ（時間ｔ２）では、上述したようにコンデンサＣ２からコンデンサＣ１に充電された電荷が完全に放電されていないので、第２判定電圧は通常時のＶ３よりも高い電圧Ｖ３ａとなる。このため、半導体素子Ｔ１がオフとなるまでの経過時間が短くなり、時間ｔ１２（ｔ１２＜ｔ１１）となる。このため、電圧Ｖ１が上昇に転じるタイミングが早まり、電圧Ｖ１が最低値ｑ２（ｑ２＞ｑ１）まで低下した時点で上昇を開始する。その後、電源電圧ＶＢを超え、更に下降して電源電圧ＶＢに安定する。

　そして、３回目のリトライ期間Ｃ（時間ｔ２）では、前回と同様に、コンデンサＣ２からコンデンサＣ１に充電された電荷が完全に放電されていないので、第２判定電圧は前回のＶ３ａよりも更に高い電圧Ｖ３ｂとなる。このため、半導体素子Ｔ１がオフとなるまでの経過時間がより一層短くなり、時間ｔ１３（ｔ１３＜ｔ１２）となる。このため、電圧Ｖ１が上昇に転じるタイミングが更に早まり、電圧Ｖ１が最低値ｑ３（ｑ３＞ｑ２）まで低下した時点で上昇を開始する。その後、電源電圧ＶＢを超え、更に下降して電源電圧ＶＢに安定する。

　つまり、時間ｔ２の周期でリトライ動作を繰り返すと、第２判定電圧Ｖ３は徐々に大きくなり、電圧Ｖ１は第１判定電圧Ｌ＿Ｖ１を下回り難くなる。換言すれば、電圧Ｖ１が第１判定電圧Ｌ＿Ｖ１の上下で変動することを抑制することができる。このため、第２カウンタ１６ｂが連続してカウントアップされ、オーバーフローして半導体素子Ｔ１が遮断状態に保持される。

　他方、電源線に含まれるコネクタ１１の接触不良で電圧Ｖ１が急激に低下した場合には、その後、接触不良が解消されて電圧Ｖ１が上昇した場合に、この電圧Ｖ１が電源電圧ＶＢを超えることはないか、超えたとしても僅かである。つまり、コネクタ１１の接触不良に起因して電圧Ｖ１が急激に低下した場合には、その後Ｖ１が上昇する場合に、図６の符号ｘ１に示すように電圧上昇はほとんど発生しない。このため、コンデンサＣ２の充電電流はほとんど流れず、コンデンサＣ１の電圧が持ち上げられることはない。つまり、コネクタ１１の接触不良に起因して電圧Ｖ１が急激に低下した場合には、図８に示すように第２判定電圧Ｖ３が徐々に上昇することがない。

　従って、電源電圧ＶＢの瞬断により電圧Ｖ１が低下した場合には、各素子Ｃ２、Ｄ１、Ｒ３の追加回路はリトライ動作にほとんど影響しない。従って、コネクタ１１の接触不良が振動により繰り返されるときは電圧Ｖ１が「Ｖ１＜Ｌ＿Ｖ１」、または「Ｌ＿Ｖ１＜Ｖ１＜Ｖ３」を行ったり来たりする動作が損なわれることは無いので、接触不良による誤遮断を回避する機能は変らない。

　また、デッドショートが発生し、電圧Ｖ１が第１判定電圧Ｌ＿Ｖ１を下回った場合には、第１の時間ｔ１（ｔ１＞ｔ２）の周期でリトライ動作が行われるので、たとえコンデンサＣ２の電荷がコンデンサＣ１に蓄積されたとしても、時間ｔ１が経過するまでの間にコンデンサＣ２により蓄積された電荷は完全に放電されるので、第２判定電圧Ｖ３が上昇することはない。

　つまり、図４に示したように、電圧Ｖ１の最低値が第１判定電圧Ｌ＿Ｖ１を下回った場合には、第２判定電圧Ｖ３が上昇しないので、電圧Ｖ１の最低値が上昇することはなく、「Ｖ１＜Ｌ＿Ｖ１」となることが連続して繰り返され、確実に負荷回路を遮断することができる。

　このようにして、第２実施形態に係る電力供給装置では、前述した第１実施形態に示した電力供給装置に対して、コンデンサＣ２、ダイオードＤ１、及び抵抗Ｒ３を追加することにより、電圧Ｖ１の最低値が第１判定電圧Ｌ＿Ｖ１と一致するか、またはその近傍の値となった場合であっても、デッドショートの発生時には確実に回路を保護することができ、また、コネクタの接触不良の場合には半導体素子Ｔ１をオンに復帰させることができる。

　以上、本発明の電源供給装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。

　例えば、上記した実施形態では、半導体素子としてＭＯＳＦＥＴを用いる場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等の半導体素子を用いることも可能である。

　また、上記した実施形態では、車両に搭載される負荷に電力を供給する場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、その他の負荷回路についても適用することができる。　本出願は、2008年3月19日出願の日本特許出願（特願2008－72324）に基づくものであり、その内容はここに参照として取り込まれる。

　デッドショート等の配線ショートの発生時に確実に半導体素子を遮断し、且つコネクタの接触不良が発生した場合には、半導体素子をオン状態に維持する上で極めて有用である。

Claims (6)

1. 　半導体素子と、
   　そのプラス端子に前記半導体素子の第１の主電極が電源側配線を介して接続された電源と、
   　前記半導体素子の第２の主電極とグランドとの間に接続された負荷と、
   　前記負荷に電力を供給するために前記半導体素子のオン、オフを制御する制御部と、
   を備えた電力供給装置において、
   　前記制御部は、前記第１の主電極と前記電源側配線との間の点の第１の電圧が第１判定電圧を下回った場合に前記半導体素子をオフとし、前記半導体素子がオフされてから第１の所定時間経過後に前記半導体素子をオンと制御し、
   　前記制御部は、前記第１の所定時間経過後に前記半導体素子をオンとしたことにより前記第１の電圧の最低値が前記第１判定電圧を上回った場合には、前記半導体素子のオン状態を継続し、前記第１の電圧が前記第１判定電圧を下回った場合には、前記半導体素子をオフ状態に保持する制御を行うことを特徴とする電力供給装置。
2. 　それぞれが、直列接続された半導体素子と負荷とを有する複数の負荷回路と、ここで、前記複数の半導体素子のそれぞれの第１の主電極どうしが接続点にて接続され、
   　前記接続点が電源側配線のみを介してそのプラス端子に接続された電源と、ここで、前記複数の半導体素子の第２の主電極がそれぞれ対応する負荷に接続され、
   　それぞれが、前記対応する負荷回路に電力を供給するために前記負荷回路に対応する前記半導体素子のオン、オフを制御する複数の制御部と、
   を備えた電力供給装置において、
   　前記制御部は、前記第１の接続点の第１の電圧が第１判定電圧を下回った場合に、前記各負荷回路に設けられた前記半導体素子のうちオン状態の半導体素子を全てオフとし、前記半導体素子がオフされてから第１の所定時間経過後に所定の時間差を持って、前記オフとした半導体素子を順次オンと制御し、
   　前記制御部は、前記第１の所定時間経過後に前記半導体素子をオンとしたことにより前記第１の電圧の最低値が前記第１判定電圧を上回った場合には、前記各半導体素子のオン状態を継続し、前記第１の電圧が前記第１判定電圧を下回った場合には、前記各半導体素子をオフ状態に保持する制御を行う制御部を備えることを特徴とする電力供給装置。
3. 　請求項１または請求項２のいずれかに記載の電力供給装置において、前記制御部は、前記第１の電圧が第１判定電圧を下回った場合に前記半導体素子をオフとし、前記第１の所定時間経過後に前記半導体素子をオンとしたとき、再度第１の電圧が第１判定電圧を下回った場合には、前記半導体素子を再度オフとして、前記第１の所定時間経過後に再度前記半導体素子をオンとする操作を第１の所定回数繰り返して試行し、全ての試行時に前記半導体素子がオンとされたときの前記第１の電圧が前記第１判定電圧を下回った場合に、この半導体素子のオフ状態を保持する制御を行うことを特徴とする電力供給装置。
4. 　請求項３に記載の電力供給装置において、前記制御部は、前記第１判定電圧よりも大きい第２判定電圧を設定し、前記第１の電圧が前記第１判定電圧を下回った場合にオン状態の半導体素子をオフとし、前記第１の所定時間経過後にこの半導体素子を再度オンとする場合に、前記第１の電圧の最低値が、前記第１判定電圧を上回り、且つ前記第２判定電圧を下回ったとき、第２の所定時間の間隔で前記半導体素子のオン、オフを繰り返すように制御し、その間に前記第１の電圧が前記第１判定電圧を下回ったときは、前記第１の所定時間の間隔で前記半導体素子のオン、オフを繰り返すように制御し、その繰り返し制御の過程で、前記半導体素子がオンとされたときに、前記第１の電圧の最低値が前記第１判定電圧を上回り前記第２判定電圧を下回ることが、連続して第２の回数繰り返されるか、または、前記第１の電圧の最低値が前記第１判定電圧を下回ることが、連続して前記第１の回数繰り返された場合に、前記半導体素子を遮断状態に保持することを特徴とする電力供給装置。
5. 　請求項４に記載の電力供給装置において、
   　前記制御部は、前記半導体素子がオフとされた後、再度オンとされたときに、前記第１の電圧の最低値が前記第１判定電圧を上回り、且つ前記第２判定電圧を下回るときには、前記第２判定電圧を上昇させた後、前記半導体素子をオンとする制御を行うことを特徴とする電力供給装置。
6. 　請求項４に記載の電力供給装置において、前記第１の所定時間、及び前記第２の所定時間をランダムに変化させることを特徴とする電力供給装置。

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