WO2008044486A1 - Multistation communication apparatus - Google Patents

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transmission start
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primary
station
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Yoshihiro Iwata
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Yaskawa Electric Corp
Original Assignee
Yaskawa Electric Corp
Yaskawa Electric Manufacturing Co Ltd
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    • G05B19/02—Program-control systems electric
    • G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of program data in numerical form
    • G05B19/414—Structure of the control system, e.g. common controller or multiprocessor systems, interface to servo, programmable interface controller
    • G05B19/4145—Structure of the control system, e.g. common controller or multiprocessor systems, interface to servo, programmable interface controller characterised by using same processor to execute programmable controller and numerical controller function [CNC] and PC controlled NC [PCNC]
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/33—Director till display
    • G05B2219/33094—Send clock from pc board, via extension bus to PLL circuit on nc boards, to servo

Definitions

  • the present invention relates to a multi-station communication apparatus that performs communication with various control cycles between a plurality of primary stations and a plurality of secondary stations using a predetermined frame format.
  • Patent Document 1 a multi-station communication device is disclosed in Patent Document 1, and the configuration thereof is shown in FIG. 4 in contrast to the present invention.
  • Become It consists of a primary station 21 that can be accessed by the CPU 11 and the local parallel bus 12, and secondary stations 91, 92, and 9n that control I / O devices.
  • the primary station 21 and the secondary stations 91, 92, and 9n are connected in a one-to-one manner, which is not a time-division multiplex communication of 1: N multidrop system. This is to prevent the communication cycle from becoming longer with the increase in secondary stations and slowing down the update of command data.
  • Each primary station performs synchronous communication in the same cycle as all secondary stations by the synchronization signal output from port 111 of CPU11.
  • the synchronization signal is connected to multiple primary stations, all secondary stations connected to multiple primary stations perform synchronous communication in the same cycle.
  • Patent Document 1 JP 2005-51700 A (Fig. 2)
  • the present invention is configured as follows.
  • the invention according to claim 1 is a multi-station communication apparatus in which a CPU, a plurality of primary stations controlled by the CPU, and each of the primary stations communicate with a plurality of secondary stations on a one-to-one basis.
  • the primary station separately controls a plurality of transmission buffers and reception buffers corresponding to the plurality of secondary stations, and transmission start timing control for individually controlling the timing of starting transmission from the plurality of transmission buffers to the plurality of secondary stations. Means are provided.
  • the invention according to claim 2 is the function according to claim 1, wherein the transmission start timing control means starts transmission from the transmission buffer by a transmission start signal from the CPU, and the other transmissions. It has a function of starting in synchronization with the start of buffer transmission.
  • the invention of claim 3 is a multi-station communication apparatus in which a CPU, a plurality of primary stations controlled by the CPU, and each of the primary stations communicate with a plurality of secondary stations on a one-to-one basis.
  • the primary station individually controls a plurality of transmission buffers and reception buffers corresponding to the plurality of secondary stations, and a plurality of transmissions for individually controlling timing of starting transmission from the plurality of transmission buffers to the plurality of secondary stations.
  • a transmission control circuit for outputting a start control signal.
  • the invention of claim 4 is the invention of claim 3, wherein the transmission start control circuit comprises a transmission start register, a synchronization signal input / output switching register, a transmission start signal selector, a transmission start delay circuit, and an OR circuit. It is characterized by that.
  • the invention of claim 5 is characterized in that in claim 4, the transmission start register is for the CPU to write a transmission start flag assigned to each of the transmission buffers.
  • the invention of claim 6 is the synchronization signal according to claim 4, wherein the synchronization signal input / output switching register power S and the power with which the CPU outputs the transmission start flag to a terminal are set. This is an input / output switching signal for writing a signal assigned to each transmission buffer.
  • the invention of claim 7 is the invention of claim 4, wherein the transmission start signal selector is for selecting a primary station synchronization signal input from the terminal, wherein the synchronization input / output switching is performed.
  • the transmission start signal selector is for selecting a primary station synchronization signal input from the terminal, wherein the synchronization input / output switching is performed.
  • the primary station synchronization signal input from the terminal is selected, and a plurality of primary station synchronization signals are provided corresponding to the transmission buffer.
  • the invention of claim 8 is the invention of claim 4, wherein the transmission start delay circuit is for generating a transmission start delay signal from the transmission start flag, and corresponds to the transmission buffer. It is characterized by being equipped with multiple.
  • the invention of claim 9 provides the transmission start control signal according to claim 4, wherein the logical sum circuit takes the logical sum of the output of the transmission start signal selector and the transmission start delay signal. It is generated and a plurality of transmission buffers are provided corresponding to the transmission buffers.
  • transmission from a plurality of transmission buffers provided in the primary station to the corresponding secondary station can be performed at different periods.
  • transmission to the secondary station can be performed in synchronization with the transmission buffer of the other primary station.
  • the timing for starting transmission from each transmission buffer can be accurately synchronized.
  • connection between the primary station and the secondary station is serial communication, it is possible to reduce the wiring within the board and to reduce the number of pins and the size of the board-to-board connector. Can be achieved.
  • FIG. 1 is a block diagram illustrating an embodiment of the present invention.
  • FIG. 2 Configuration diagram representing an embodiment of the present invention
  • FIG. 3 Timing diagram representing an embodiment of the present invention
  • FIG. 4 Conventional configuration diagram
  • FIG. 1 is a diagram showing an embodiment of the present invention.
  • a CPU 11 and primary stations 21, 22, 2 n are connected by a local parallel bus 12.
  • the primary station 21 is connected to the secondary stations 91, 92, and 9n by serial communication.
  • the channel 1 transmission buffer 31s and the channel 1 reception buffer 31r correspond to the secondary stations 91, 92, and 9n.
  • the primary stations 22 and 2n have the same configuration.
  • the channel means one transmission / reception sequence.
  • the transmission control circuit 51 controls the start of transmission from each channel transmission buffer 31s, 32s, 3ns to each secondary station.
  • the transmission control circuit 51 can also start transmission from the CPU 11 for each channel transmission buffer. It is also possible to start transmission in synchronization with the channel transmission buffer of other primary stations.
  • the primary station synchronization signal 510 is output to the outside of the transmission control circuit 51 in order to use the transmission start signal of a transmission buffer of a certain primary station as a transmission start signal of the channel transmission buffer of itself or another primary station. It is a general term for what is
  • the CPU 11 and the primary station operate in synchronization with the clock 13. Also, the serial communication control cycle between the primary station and the secondary station is an arbitrary multiple of the basic cycle T generated by the interrupt signal of the internal timer (not shown) of the CPU 11.
  • FIG. 2 shows a configuration of the transmission control circuit 51.
  • the transmission start register 720 is used to write the channel 1 transmission start flag 72 21 to the channel ⁇ transmission start flag 72 ⁇ for starting transmission from the channel 1 transmission buffer 31 s to the channel n transmission buffer 31 ⁇ to the corresponding secondary station. It is a register, and one channel transmission start flag is assigned to one bit. All channel transmission start flags are set at the same timing.
  • the synchronization signal input / output switching register 410 is used to individually set whether to output each of the channel 1 transmission start flag 721 to the channel ⁇ transmission start flag 72 ⁇ to the outside of the transmission control circuit 51. is there.
  • the synchronous input / output switching signals 411 to 41 ⁇ are assigned to different bits of the synchronous signal input / output switching register 410, and correspond to the channel 1 transmission start flag 721 to the channel ⁇ transmission start flag 72 ⁇ , respectively.
  • channel 1 synchronous I / O switching signal 411 is set to "0"
  • transmission The channel 1 transmission start flag 721 assigned to bit 0 of the start register is used as a transmission start control signal for the channel 1 transmission buffer 31s via the transmission start delay circuit 741 and is output to the terminal 181.
  • the channel 1 transmission start flag 721 output to the terminal 1 81 is used to synchronize the transmission start from the other channel transmission buffer of the own primary station or to transmit each channel of the other primary station. It can be used as a primary station synchronization signal to synchronize the transmission from the buffer.
  • the transmission start delay circuit 741 is for correcting the gate delay, the wiring delay, etc. when the channel 1 transmission start flag 721 is used as a transmission start control signal of another channel transmission buffer in this way. And is composed of flip-flops. For example, if the delay time is within one cycle of clock 13, it can be configured with only one flip-flop. If it exceeds that, the number of flip-flops is increased in accordance with the required delay time. Thereby, the transmission start timing from the channel transmission buffer 31s and the transmission start timing from the channel transmission buffer synchronized therewith can be accurately matched.
  • the channel 1 transmission start flag 721 is not output to the terminal 181.
  • the channel 1 transmission start signal selector 611 is connected to the terminal. It is possible to select the primary station synchronization signal 1 511 caused by the channel transmission start flag of another channel input from 181.
  • the transmission buffer of the other channel of the own primary station or the other channel of the other primary station Transmission can be performed in synchronization with.
  • the synchronous input / output switching signal 411 has been described above as an example, but the other synchronous input / output switching signals are the same.
  • the basic period T is an interrupt period from the CPU 11 internal timer (not shown).
  • terminal 1 81 of primary station 21 and terminal 181 of primary station 2n are connected, and terminal n 8n of primary station 21 is connected.
  • the channel 1 synchronization input / output switching signal 411 and the channel n synchronization input / output switching signal 41 ⁇ of the primary station 21 are set to output. This is done by writing “0” from the CPU 11 to the corresponding bit of the sync signal input / output switch register.
  • the channel 1 synchronous input / output switching signal 411 and the channel ⁇ synchronous input / output switching signal 41 ⁇ of the primary station 2 ⁇ are set as inputs. This is done by writing "1" from the CPU 11 to the corresponding bit in the sync signal input / output switch register.
  • the CPU 11 has a channel 1 transmission buffer 31s and a channel n transmission buffer of the primary station 21.
  • channel n transmit buffer Set the data to be transmitted to 3ns (Cl l l, Clnl, Cnl l, Cnnl in Fig. 3).
  • the CPU 11 Upon receiving the internal timer interrupt, the CPU 11 immediately writes the channel 1 transmission start flag 721 and the channel n transmission start flag 72 ⁇ into the transmission start register 720. That is, first, ⁇ (most significant bit), X, ⁇ , l (nbit), ⁇ , 1 (Obit) ⁇ is written, but Obit is set to the channel 1 transmission start flag 721 of the primary station 21. Nbit corresponds to the channel n transmission start flag 72 ⁇ of the primary station 21! /
  • a channel 1 transmission start delay signal 7411 and further a channel 1 transmission start control signal 7611, a channel ⁇ transmission start delay signal 741 ⁇ and a channel ⁇ transmission start control signal 761 ⁇ are generated.
  • Data is transmitted from 1 transmission buffer 31s and 1st channel 21 channel n transmission buffer 3ns (Dllll, Dlnl in Fig. 3).
  • the primary station synchronization signal 1 511 which is a signal from the terminal 181 of the primary station 21, is input to the terminal 181, and the channel 1 transmission start signal selector 611 selects it.
  • a channel 1 transmission start control signal 761 1 is generated.
  • the channel n transmission start control signal 76 In is generated in the same way.
  • the CPU 11 writes ⁇ X (most significant bit), X, ..., 0 (nbit), ..., 1 (Obit) ⁇ , in the case of the previous period.
  • the channel 1 transmission buffer 31s of the primary station 21 starts transmission (D112 in Fig. 3), and at the same timing, the channel 1 transmission buffer 31s of the primary station 2n starts transmission (Fig. 3). Dnl 2).
  • the channel 1 transmission buffer 31s of the primary stations 21 and 2n communicates with the control cycle of the basic cycle T
  • the channel n transmission buffer 3ns communicates with the control cycle of twice the basic cycle T. Will do.
  • Rllll, Rnll, Rlnl, Rnnl, etc. are used when the primary station and the secondary station communicate in the half-duplex communication mode and the secondary station completes reception from the primary station. Shows the reception of data sent to the primary station. When the primary station completes reception from the secondary station, it interrupts the CPU 11 (not shown) to notify the reception.
  • FIG. 5 shows the control cycle when all the channel transmission buffers of each primary station operate synchronously with the same cycle.
  • the control cycle is the basic cycle T.
  • each channel synchronous input / output signal in the synchronous signal input / output switching register of each primary station is set to “0”, and each time an internal timer interrupt occurs, the corresponding channel is set in the transmission start register 720. This can be realized by writing to set the transmission start flag to "1".
  • terminal 181 of primary station 21 is connected to a terminal corresponding to the channel transmission buffer to be synchronized between the primary station and the other primary station.
  • set the channel 1 synchronization input / output signal 411 of the synchronization signal input / output switching register of the primary station 21 to “0”, and set the other channel synchronization input / output signals of the primary station 21 and the primary stations 21 and 22 to Channel sync I / O signal
  • Fig. 6 shows a control cycle when the corresponding channel transmission buffer of each primary station operates in the same cycle.
  • the terminal 1 81 of the primary station 21 is connected to the terminals 18 of the primary stations 22 and 23; the terminal 2 62 of the primary station 21 is connected to the primary stations 22 and 23. Connect terminal 62 of the primary station 21 terminal 3 63 of the primary station 21 to terminal 3 63 of the primary station 22 and 23.
  • CPU11 sets each channel synchronous I / O signal of the synchronous signal input / output switching register of the primary station 21 to "0" and each channel synchronous I / O signal of the primary station 22 and 23 to "1". .
  • the CPU 11 stores the channel 1 transmission start flag 721 of the primary station 21 in the transmission start register 720 and the channel 2 transmission start flag 722 in the period 2 3 Write to set the transmission start flag 723 with a period of 3mm.
  • the channel 3 transmission buffer 33s of the primary station 22 performs transmission at a cycle of 3 mm, but the channel 3 transmission start flag 723 can be written to the transmission start register of the primary station 22 at a cycle T.
  • transmission with period T can be performed. This is because the channel 3 transmission start control signal is generated by the logical sum of the channel 3 transmission start delay signal and the external primary station synchronization signal 3.
  • the multi-station communication device performs transmission from each channel transmission buffer of the primary station at various cycles in communication between the plurality of primary stations and the plurality of secondary stations. Since it can be synchronized, it can be applied to multi-axis control systems that require various forms of synchronization.

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Description

明 細 書
多局通信装置
技術分野
[0001] 本発明は複数 1次局と複数 2次局との間で、所定のフレームフォーマットを用いて、 多様な制御周期の通信を行う多局通信装置に関する。
背景技術
[0002] 従来 CPUが I/Oデバイスに対して、ある一定の周期内にまとまったデータを処理 する場合、デュアルポート RAMを介してアクセスされる場合がある。デュアルポート R AMへのアクセスは CPUのローカルパラレルバスインターフェースでアクセスされる 1S I/Oデバイスが複数存在する場合は、複数のディアルポート RAMが必要となり 、基板内の配線数が大幅に増加する。また、 I/Oデバイスが別基板に存在する場合 は、基板間のコネクタピン数は増加し、基板の面積が大きくなる。
[0003] これを解決するための従来技術の 1つとして、特許文献 1に多局通信装置が開示さ れているが、その構成を本発明と対比させた形で示すと図 4のようになる。 CPU11と ローカルパラレルバス 12でアクセスできる 1次局 21と、 I/Oデバイスを制御す 2次局 91 , 92, 9nで構成される。 1次局 21 (ま、各 2次局 ίこ対応したノ ッファ 31 , 32, 3ηを 内蔵し、 2次局 91 , 92, 9ηとシリアノレ通信を fiう。
1次局 21と 2次局 91 , 92, 9nは、 1対 Nマルチドロップ方式の時分割多重通信でな ぐ 1対 1接続されている。 2次局の増加に伴って通信周期が長くなり、指令データの 更新が遅くなることを避けるためである。
各 1次局は、 CPU11のポート 111より出力される同期信号によって、全 2次局と同じ 周期で同期通信を行う。また、同期信号は複数の 1次局に接続されているので、複数 1次局に接続された全 2次局は同じ周期で同期通信を行う。
特許文献 1 :特開 2005— 51700号公報（図 2)
発明の開示
発明が解決しょうとする課題
[0004] しかしな力 、図 4のような 1次局と 2次局が全て同じ周期で同期通信する構成では 、全軸を同一周期で制御する多軸サーボシステム等においては有効であるが、軸毎 に制御周期が異なる多軸サーボシステムを実現できないという問題があった。また、 汎用 IOデバイスであって、その汎用 IOデバイス毎に異なる制御周期で制御するよう なものの接続ができなレ、とレ、う問題もあった。
課題を解決するための手段
[0005] 上記問題を解決するため、本発明は、次のように構成したものである。
請求項 1に記載の発明は、 CPUと前記 CPUが制御する複数の 1次局と前記 1次局の 各々が複数の 2次局と 1対 1で通信する多局通信装置において、
前記 1次局は前記複数の 2次局に対応する複数の送信バッファおよび受信バッファ と、前記複数の送信バッファから前記複数の 2次局へ送信を開始するタイミングを個 別に制御する送信開始タイミング制御手段を備えたことを特徴とするものである。
[0006] 請求項 2に記載の発明は、請求項 1において、前記送信開始タイミング制御手段が 、前記送信バッファからの送信を、前記 CPUからの送信開始信号によって開始させ る機能、他の前記送信バッファの送信開始に同期して開始させる機能を備えることを 特徴とするものである。
[0007] 請求項 3に記載の発明は、 CPUと前記 CPUが制御する複数の 1次局と前記 1次局の 各々が複数の 2次局と 1対 1で通信する多局通信装置において、前記 1次局は前記 複数の 2次局に対応する複数の送信バッファおよび受信バッファと、前記複数の送 信バッファから前記複数の 2次局へ送信を開始するタイミングを個別に制御する複数 の送信開始制御信号を出力する送信制御回路とを備えたこと特徴とするものである。
[0008] また請求項 4の発明は、請求項 3において、前記送信開始制御回路が、送信開始 レジスタと同期信号入出力切り替えレジスタと送信開始信号セレクタと送信開始遅延 回路と論理和回路を備えたことを特徴としている。
[0009] また請求項 5の発明は、請求項 4において、前記送信開始レジスタが、前記 CPUが 前記送信バッファ毎に割り当てられた送信開始フラグを書き込むためのものであるこ とを特徴としている。
[0010] また請求項 6の発明は、請求項 4において、前記同期信号入出力切り替えレジスタ 力 S、前記 CPUが前記送信開始フラグを端子に出力するか否力、を設定する同期信号 入出力切り替え信号であって、前記送信バッファ毎に割り当てられたものを書き込む ためのものであることを特徴として!/、る。
[0011] また請求項 7の発明は、請求項 4において、前記送信開始信号セレクタが、前記端 子から入力される 1次局同期信号を選択するためのものであって、前記同期入出力 切り替え信号が前記送信開始フラグを前記端子に出力しないように設定された時に
、前記端子から入力される 1次局同期信号を選択するものであり、前記送信バッファ に対応して複数備えられたことを特徴として!/、る。
[0012] また請求項 8の発明は、請求項 4において、前記送信開始遅延回路が、前記送信開 始フラグから送信開始遅延信号を生成するためのものであって、前記送信バッファに 対応して複数備えられたことを特徴としてレ、る。
[0013] また請求項 9の発明は、請求項 4において、前記論理和回路は、前記送信開始信 号セレクタの出力と前記送信開始遅延信号の論理和をとることによって前記送信開 始制御信号を生成するものであって前記送信バッファに対応して複数備えられたこと を特徴としている。
発明の効果
[0014] 本発明により、 1次局が備えている複数の送信バッファから対応する 2次局への送 信をそれぞれ異なる周期で行わせることができる。また、他の 1次局の送信バッファに 同期して 2次局への送信を行わせることができる。
さらには、あるタイミングで 2次局への送信を実行する送信バッファが複数ある場合
、各送信バッファから送信を開始するタイミングを正確に同期させることができる。
[0015] 従って、 1次局に接続される 2次局を基本周期の任意の整数倍の周期で制御する ことが可能となり、 CPUに接続される周辺 I/Oデバイスをそれぞれに適切な周期で 制御することが可能になる。
また、 1次局と 2次局の接続はシリアル通信なので、基板内の省配線化が可能とな るとともに、基板間コネクタの省ピン数化および小形化が可能になるので、システムの 小形化を図ることができる。
図面の簡単な説明
[0016] [図 1]本発明の実施例を表すブロック図 [図 2]本発明の実施例を表す構成図 [図 3]本発明の実施例を表すタイミング図 [図 4]従来の構成図
[図 5]本発明の実施による同期の事例 1 [図 6]本発明の実施による同期の事例 2 符号の説明
1 1 CPU
12 ローカルパラレルバス
13 クロック
21 1次局
22 1次局
2n 1次局
31s チャンネル 1送信バッファ
32s チャンネル 2送信バッファ
3ns チャンネノレ n送信バッファ
31r チャンネル 1受信バッファ
32r チャンネル 2受信バッファ
3nr チャンネノレ n受信バッファ
41 従来の送信制御回路
51 本発明の送信制御回路
1 1 1 従来の 1次局同期信号
510 本発明の 1次局同期信号
51 1 本発明の 1次局同期信号 1 51η 本発明の 1次局同期信号 η 61 シリアル通信
62 シリアル通信
6η シリアル通信
70 I/Oバッファ 71 I/Oバッファ
81 端子 1
8n ナ1
91 2次局
92 2次局
9n 2次局
410 同期信号入出力切り替えレジスタ
411 チャンネル 1同期入出力切り替え信号（同期入出力切り替えレジスタ ビット 0
)
41η チャンネル η同期入出力切り替え信号（同期入出力切り替えレジスタ ビット η
)
611 チャンネル 1送信開始信号セレクタ
61η チャンネル η送信開始信号セレクタ
720 送信開始レジスタ
721 チャンネル 1送信開始フラグ (送信開始レジスタ ビット 0)
72η チャンネル η送信開始フラグ（送信開始レジスタ ビット η)
741 チャンネル 1送信開始遅延回路
74η チャンネル η送信開始遅延回路
7411 チャンネル 1送信開始遅延信号
741η チャンネル η送信開始遅延信号
7611 チャンネル 1送信開始制御信号
761η チャンネル η送信開始制御信号
Cl l l~Cnn3 バッファに書き込まれるデータ
D11；!〜 Dnn3 2次局へ送信されるデータ
Rl l l~Rnn3 2次局から受信するデータ
発明を実施するための最良の形態
以下、本発明の実施の形態について図を参照して説明する。
実施例 1 [0019] 図 1は、本発明の実施例を示す図である。図 1において、 CPU11と 1次局 21 , 22, 2 nはローカルパラレルバス 12で接続されている。また、 1次局 21はシリアル通信で 2 次局 91、 92、 9nと接続されており、それらの 2次局 91、 92、 9nに対応してチャンネ ル 1送信バッファ 31s、チャンネル 1受信バッファ 31r、チャンネル 2送信バッファ 32s、 チャンネル 2受信バッファ 32r、チャンネル n送信バッファ 3ns、チャンネル n受信バッ ファ 3nrを内蔵している。 1次局 22、 2nのも同様な構成である。なお、チャンネルとは 、一つの送受信の系列のことを意味する。
[0020] 送信制御回路 51は、各チャンネル送信バッファ 31s、 32s、 3nsから各 2次局への送 信開始を制御するものである力 各チャンネル送信バッファ毎に CPU11から送信を 開始させることも、他の 1次局のチャンネル送信バッファに同期して送信を開始させる ことも可能である。 1次局同期信号 510は、ある 1次局のある送信バッファの送信開始 信号を自己または他の 1次局のチャンネル送信バッファの送信開始信号として利用 するために送信制御回路 51の外部に出力しているものの総称である。
[0021] CPU11および 1次局は、クロック 13に同期して動作する。また、 1次局と 2次局の間 のシリアル通信の制御周期は、 CPU11の内部タイマ（図示せず）の割り込み信号に よって生成される基本周期 Tの任意の整数倍である。
[0022] 図 2は、送信制御回路 51の構成を示すものである。
送信開始レジスタ 720は、チャンネル 1送信バッファ 31s〜チャンネル n送信バッファ 31ηから対応する 2次局への送信を開始させるためのチャンネル 1送信開始フラグ 7 21〜チャンネル η送信開始フラグ 72ηを書込むためのレジスタであり、 1つのチャンネ ル送信開始フラグが一つのビットに割り当てられている。また、全てのチャンネル送信 開始フラグは同じタイミングで設定されることになる。
[0023] 同期信号入出力切り替えレジスタ 410は、チャンネル 1送信開始フラグ 721〜チャン ネル η送信開始フラグ 72ηの各々を送信制御回路 51の外部に出力するか否かを個 別に設定するためのものである。同期入出力切り替え信号 411〜41ηは、同期信号 入出力切り替えレジスタ 410の異なるビットに割り当てられており、各々、チャンネル 1 送信開始フラグ 721〜チャンネル η送信開始フラグ 72ηに対応している。
[0024] たとえば、チャンネル 1同期入出力切り替え信号 411を" 0"に設定した場合は、送信 開始レジスタのビット 0に割り当てられたチャンネル 1送信開始フラグ 721を、送信開 始遅延回路 741を介してチャンネル 1送信バッファ 31sの送信開始制御信号として使 用するとともに、端子 181に出力する。
[0025] 端子 1 81に出力されたチャンネル 1送信開始フラグ 721は、自 1次局の他のチャン ネル送信バッファからの送信開始を同期させるための、または、他 1次局の各チャン ネル送信バッファからの送信を同期させるための 1次局同期信号として利用すること が可能である。
[0026] 送信開始遅延回路 741は、このように、チャンネル 1送信開始フラグ 721が他のチヤ ンネル送信バッファの送信開始制御信号として利用される場合のゲート遅れ、配線 遅延等を補正するためのものであり、フリップフロップにより構成される。例えば、遅延 時間がクロック 13の 1周期以内であれば、 1段のフリップフロップのみで構成できる。 それ以上の場合は、必要な遅延時間に合わせてフリップフロップの段数を増やす。こ れによって、チャンネル送信バッファ 31sからの送信開始のタイミングと、これに同期 させるチャンネル送信バッファからの送信開始のタイミングを正確に合わせることがで きる。
[0027] チャンネル 1同期入出力切り替え信号 411を" 1 "に設定した場合は、チャンネル 1送 信開始フラグ 721は端子 181に出力されない。
この場合、端子 1 81を、同期させたいチャンネルのチャンネル送信開始フラグが出 力されている端子とをリード線や基板のパターン等で接続しておけば、チャンネル 1 送信開始信号セレクタ 611は、端子 181から入力される他のチャンネルのチャンネル 送信開始フラグに起因する 1次局同期信号 1 511を選択すること力 Sできる。
[0028] それによつて生成されたチャンネル 1送信開始制御信号 7611によって、チャンネル 1 送信バッファ 31sからの送信が開始されるので、 自 1次局の他チャンネルまたは他 1 次局の他チャンネルの送信バッファと同期した送信を行うことができる。
[0029] 以上、同期入出力切り替え信号 411を例にとって説明したが、他の同期入出力切り 替え信号も同様である。
[0030] 次に、図 3のタイミングチャートを用いて、 1次局 21のチャンネル 1送信バッファと 1次 局 2nのチャンネル 1送信バッファからの送信が基本周期 Tで同期する場合、および、 1次局 21のチャンネル n送信バッファと 1次局 2nのチャンネル n送信バッファからの送 信が基本周期 Tの 2倍で同期する場合の動作を説明する。なお、基本周期 Tとは、 C PU11の内部タイマ（図示せず）からの割込みの周期である。
[0031] まず、 1次局 21の端子 1 81と 1次局 2nの端子 181を結線し、 1次局 21の端子 n 8nと
1次局 2nの端子 n 8nをリード線や基板のパターン等により結線しておく。
[0032] 次に、 1次局 21のチャンネル 1同期入出力切り替え信号 411とチャンネル n同期入出 力切り替え信号 41ηを出力に設定する。これは、 CPU11から同期信号入出力切り替 えレジスタの対応するビットに" 0"を書込むことによって行われる。
[0033] また、 1次局 2ηのチャンネル 1同期入出力切り替え信号 411とチャンネル η同期入出 力切り替え信号 41ηを入力に設定する。これは、 CPU11から同期信号入出力切り替 えレジスタの対応するビットに" 1 "を書込むことによって行われる。
[0034] まず、 CPU11は、 1次局 21のチャネル 1送信バッファ 31s、チャンネル n送信バッファ
3nsおよび 1次局 2nのチャネル 1送信バッファ 31s、チャンネル n送信バッファ 3nsに 送信するデータをセットする（図 3の Cl l l、 Clnl、 Cnl l、 Cnnl)。
[0035] CPU11は内部タイマ割込みを受け付けると、ただちに、送信開始レジスタ 720にチ ヤンネル 1送信開始フラグ 721およびチャンネル n送信開始フラグ 72ηを書き込む。 すなわち、まず、 {Χ(最上位 bit)、 X、 · · ·、 l(nbit)、 · · ·、 1 (Obit)}を書き込むが、 Obitは 1 次局 21のチャンネル 1送信開始フラグ 721に対応し、 nbitは 1次局 21のチャンネル n 送信開始フラグ 72ηに対応して!/、る。
[0036] この時、チャンネル 1送信開始遅延信号 7411さらにはチャンネル 1送信開始制御信 号 7611、チャンネル η送信開始遅延信号 741ηさらにはチャンネル η送信開始制御 信号 761ηが生成され、 1次局 21のチャンネル 1送信バッファ 31sと 1次局 21のチャン ネル n信バッファ 3nsからデータが送信される（図 3の、 Dl l l、 Dlnl)。
[0037] また、 1次局 2nにおいては、端子 1 81に 1次局 21の端子 181からの信号である 1次 局同期信号 1 511が入力され、チャンネル 1送信開始信号セレクタ 611がそれを選 択し、チャンネル 1送信開始制御信号 761 1が生成される。チャンネル n送信開始制 御信号 76 Inも同様にして生成される。
[0038] それらのチャンネル送信開始制御信号 7611、チャンネル n送信開始制御信号 76 In に同期して 1次局 2nのチャンネル 1送信バッファ 31sと 1次局 2nのチャンネル n送信 バッファ 3nsが送信を開始する（図 3の、 Dnl l、 Dnnl)。
[0039] 次の周期では、 CPU11は、 {X(最上位 bit)、 X、…、 0(nbit)、 · · ·、 1 (Obit)}を書込む 力、一つ前の周期の場合と同様にして、 1次局 21のチャンネル 1送信バッファ 31sが 送信を開始し（図 3の D112)、それと同じタイミングで、 1次局 2nのチャンネル 1送信 ノ ッファ 31sが送信を開始する（図 3の Dnl 2)。
[0040] このような動作を繰り返すので、 1次局 21、 2nのチャンネル 1送信バッファ 31sは基本 周期 Tの制御周期で、チャンネル n送信バッファ 3nsは基本周期 Tの 2倍の制御周期 で通信を行うことになる。
[0041] なお、図 3ίこおレヽて、 Cl l l , Clnl、 Cnl l , Cnnl等 (ま 1次局 21、 2nの各チャンネ ル送信バッファへの書き込みを表しており、 Di l l , Dlnl、 Dnl l、 Dnnl等は 1次 局 21、 2nの各チャンネル送信バッファから各 2次局への送信を表して!/、る。
[0042] また、 Rl l l、 Rnl l、 Rlnl、 Rnnl等は、 1次局と 2次局が半二重通信モードで通信 する場合において、 2次局が 1次局からの受信を完了した場合に 1次局へ送信したデ ータの受信を示している。 1次局では、 2次局からの受信を完了すると CPU11に割り 込みをかけて（図示せず)その受信を知らせる。
[0043] 次に 1次局が 3局で、各 1次局がチャンネル送信バッファを 3個備える場合において 、いろいろな同期の形態を例示しておく。
[0044] 図 5は各 1次局の各チャンネル送信バッファ全てが同一の周期で同期して動作する 場合での制御周期を示しているが、この場合、制御周期は基本周期 Tである。
これは、各 1次局の同期信号入出力切り替えレジスタの各チャンネル同期入出力信 号を" 0"にセットしておき、内部タイマ割込みが発生する毎に、送信開始レジスタ 720 に、対応するチャンネル送信開始フラグを" 1 "にセットする書き込みを行うことによつ て実現できる。
[0045] あるいは、まず、 1次局 21の端子 1 81を自 1次局および他 1次局の同期させたいチヤ ンネル送信バッファに対応した端子に接続する。次に、 1次局 21の同期信号入出力 切り替えレジスタのチャンネル 1同期入出力信号 411を" 0"にセットし、 1次局 21の他 のチャンネル同期入出力信号および 1次局 21、 22のチャンネル同期入出力信号を" 1"にセットしておく。そして、内部タイマ割込みが発生する毎に、送信開始レジスタ 7 20に、 1次局 21のチャンネル 1送信開始フラグを" 1 "にセットする書き込みを行うこと によっても実現できる。
[0046] 図 6は各 1次局の対応するチャンネル送信バッファが同一の周期で動作する場合の 制御周期を示している。
[0047] この動作を実現するために、まず、 1次局 21の端子 1 81を 1次局 22、 23の端子 1 8 ； こ、 1次局 21の端子 2 62を 1次局 22、 23の端子 2 62ίこ、 1次局 21の端子 3 63を 1次局 22、 23の端子 3 63に接続する。次に、 CPU11が 1次局 21の同期信号入出 力切り替えレジスタの各チャンネル同期入出力信号を" 0"に、 1次局 22、 23の各チヤ ンネル同期入出力信号を "1 "にセットする。
[0048] そして、内部タイマ割込みが発生する毎に、 CPU11が送信開始レジスタ 720に、 1 次局 21のチャンネル 1送信開始フラグ 721を周期 Τで、チャンネル 2送信開始フラグ 722を周期 2Τで、チャンネル 3送信開始フラグ 723を周期 3Τでセットする書き込み を行う。
[0049] なお、本事例では、 1次局 22のチャンネル 3送信バッファ 33sが周期 3Τで送信を行 つているが、 1次局 22の送信開始レジスタにチャンネル 3送信開始フラグ 723を周期 Tで書き込めば、周期 Tでの送信を行うことが可能となる。チャンネル 3送信開始制御 信号は、チャンネル 3送信開始遅延信号と外部からの 1次局同期信号 3の論理和で 生成されるからである。
産業上の利用可能性
[0050] このように、本発明による多局通信装置は、複数 1次局と複数の 2次局との間の通信 において、 1次局の各チャンネル送信バッファからの送信を、多様な周期で同期させ ることが可能なので、いろいろな同期の形態が必要な多軸制御システムに適用できる
〇

Claims

請求の範囲
[1] CPUと前記 CPUが制御する複数の 1次局と前記 1次局の各々が複数の 2次局と 1対
1で通信する多局通信装置において、
前記 1次局は前記複数の 2次局に対応する複数の送信バッファおよび受信バッファ と、前記複数の送信バッファから前記複数の 2次局へ送信を開始するタイミングを個 別に制御する送信開始タイミング制御手段を備えたことを特徴とする多局通信装置。
[2] 前記送信開始タイミング制御手段は、前記送信バッファからの送信を、前記 CPUか らの送信開始信号によって開始させる機能、他の前記送信バッファの送信開始に同 期して開始させる機能を備えることを特徴とする請求項 1に記載の多局通信装置。
[3] CPUと前記 CPUが制御する複数の 1次局と前記 1次局の各々が複数の 2次局と 1対
1で通信する多局通信装置において、
前記 1次局は前記複数の 2次局に対応する複数の送信バッファおよび受信バッファ と、前記複数の送信バッファから前記複数の 2次局へ送信を開始するタイミングを個 別に制御する複数の送信開始制御信号を出力する送信開始制御回路を備えたこと を特徴とする多局通信装置。
[4] 前記送信開始制御回路は、送信開始レジスタと同期信号入出力切り替えレジスタと 送信開始信号セレクタと送信開始遅延回路と論理和回路を備えたことを特徴とする 請求項 3に記載の多局通信装置。
[5] 前記送信開始レジスタは、前記 CPUが、前記送信バッファ毎に割り当てられた送信 開始フラグを書き込むためのものであることを特徴とする請求項 4に記載の多局通信 装置。
[6] 前記同期信号入出力切り替えレジスタは、前記 CPUが、前記送信開始フラグを端子 に出力するか否かを設定する同期信号入出力切り替え信号であって、前記送信バッ ファ毎に割り当てられたものを書き込むためのものであることを特徴とする請求項 4に 記載の多局通信装置。
[7] 前記送信開始信号セレクタは、前記端子から入力される 1次局同期信号を選択す るためのものであって、前記同期入出力切り替え信号が前記送信開始フラグを前記 端子に出力しないように設定された時に、前記端子から入力される 1次局同期信号を 選択するものであり、前記送信バッファに対応して複数備えられたことを特徴とする請 求項 4に記載の多局通信装置。
[8] 前記送信開始遅延回路は、前記送信開始フラグから送信開始遅延信号を生成する ためのものであって、前記送信バッファに対応して複数備えられたことを特徴とする 請求項 4に記載の多局通信装置。
[9] 前記論理和回路は、前記送信開始信号セレクタの出力と前記送信開始遅延信号 の論理和をとることによって前記送信開始制御信号を生成するものであって前記送 信バッファに対応して複数備えられたことを特徴とする請求項 4に記載の多局通信装 置。
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