JP4240299B2

JP4240299B2 - 多局同期通信装置

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Publication number: JP4240299B2
Application number: JP2003284032A
Authority: JP
Inventors: 英嗣古賀
Original assignee: Yaskawa Electric Corp
Current assignee: Yaskawa Electric Corp
Priority date: 2003-07-31
Filing date: 2003-07-31
Publication date: 2009-03-18
Anticipated expiration: 2023-07-31
Also published as: JP2005051700A

Description

本発明は１次局と複数の２次局との間で、所定のフレームフォーマットを用いて一定周期の通信を行う多局同期通信装置に関する。

従来の同期通信装置の１つに図７に示されるような１次局１Ｂと複数の２次局２１Ｂ、２２Ｂ、２ｎＢとが通信路３で接続される１対Ｎマルチドロップ方式の多局同期通信装置がある。図８はその１次局と２次局の構成を示すブロック図であり、１次局と２次局が同じ構成をしている。図において４Ｂは通信を制御するＣＰＵであり、５Ｂはデータバス、６１Ｂは通信周期を制御するタイマ、７Ｂは指令データと応答データを格納するメモリ、８Ｂは指令データと応答データをメモリ７Ｂから読み出したり書き込んだりするＤＭＡ制御回路、９Ｂは送信回路、１２Ｂは受信回路、１０はドライバ、１１はレシーバである。
次に動作について説明する。１次局１ＢのＣＰＵ４Ｂは２次局２１Ｂ、２２Ｂ、２ｎＢへ送る指令データを演算し、ＤＭＡ制御回路８Ｂで割り付けられる２次局毎のアドレスで指令データをメモリ７Ｂへ格納する。タイマ６１Ｂはフリーランしており、オーバフローまたはアンダフローする毎に割り込み信号６１ｃをＤＭＡ制御回路８Ｂへ出力する。割り込み信号６１ｃが入力されたＤＭＡ制御回路８Ｂは、まず共通フレームが格納されるメモリ７Ｂのアドレスを発生させて送信回路９Ｂに共通フレームデータを出力する。送信回路９Ｂは共通フレームデータが入力されるとドライバ１０へシリアル変換された共通フレームデータを出力すると共にドライバ１０の送信イネーブル信号９ｂを出力する。

次に通信周期内を一定間隔で、タイマ６１ＢがＤＭＡ制御回路８Ｂに通信開始信号６１ｂを出力する。するとＤＭＡ制御回路８Ｂが各２次局に対応した指令データの格納アドレスを発生させてメモリ７Ｂから指令データを読み出し、送信回路９Ｂに出力する。指令データを受けて書きこまれると送信回路９Ｂはシリアル変換された指令データをドライバ１０へ出力すると共に、ドライバ１０の送信イネーブル信号９ｂを出力する。送信された指令データの２次局アドレスに該当する２次局は、指令データを受信すると応答データを送信する。１次局１Ｂは応答データをレシーバ１１で受信するとその応答データを受信回路１２Ｂへ出力する。１次局１Ｂの受信回路１２Ｂは、エンドフラグが受信されると出力１２ａとラッチ信号１２ｂをＤＭＡ制御回路８Ｂに出力する。ＤＭＡ制御回路８Ｂは、２次局アドレスに対応して応答データ格納のためのアドレスを発生し、応答データをメモリ７Ｂへ格納する。これ以降、１次局１Ｂはすべての２次局に指令データを送信し、応答データを受信する。ＣＰＵ４Ｂは、割り込み信号６１ｃが入力されると前回の共通フレームの後に受信した応答データをメモリ７Bから読み出し、次の指令データ発生のための演算を行う。このようにして１次局１Ｂと２次局との間では一定の周期毎に指令・応答の交換が行われる。

このような従来技術の一例として、例えば特許文献１に記載された通信装置がある。この装置では、１次局の上位コントローラが、ＨＤＬＣに従う通信によって２次局の各下位コントローラに対して所望の動作を行わせるための指令データを出力する。この指令データを出力する際、下位コントローラのＤＭＡ制御回路は、出力されるフレームを、アドレス部の内容が自局のアドレスと一致するフレームの指令データのみを自局内に設けられたメモリに取込み、他局のアドレスをもつフレームは、これを無視する。次に、１次局から共通フレームの指令が出力されると、各２次局は前回の共通フレームの指令データの受信後に受信した指令データを各２次局の速度指令器に書き込み、速度指令器を一斉に起動してそれぞれの動作を実行する。
このように、各２次局が速度指令器を起動するときのタイミングが同期するので、複数の２次局で行われる並行動作が同期するのである。

図９は前記した従来の通信装置の一連の動作を示すタイミングチャートである。この図からわかるように、１次局は共通フレームＫの指令データを出力した後に続けて各２次局へ指令データＣＢ２１、ＣＢ２２、ＣＢ２ｎを間をあけて順に出力している。まず、送信された指令データＣＢ２１が２次局２１Ｂで受信されると、２次局２１Ｂでは指令データＣＢ２１がＤＭＡ制御回路８Ｂを経由してメモリ７Ｂに格納される。そして、応答データＲＢ２１をメモリから読み出し、送信回路９Ｂを介してドライバ１０から通信路３へ出力され、１次局１Ｂが応答データＲＢ２１を受信する。以降、２次局２ｎＢまで同様の動作を繰り返し、次の共通フレームＫの指令データが１次局から送信されると、各２次局は前回の共通フレームの指令データ後に受信した指令データを一斉に速度指令器内のメモリへ格納し、速度指令器に並行して書き込むという動作が完全に同期する。このように、速度指令器に指令データを書き込むという動作が行われるのは、一連の２次局の指令データの次に共通フレームＫの指令データが受信された時である。

一方、指令データと応答データに含まれるスタートフラグやエンドフラグと、通信モードデータと通信データおよびＣＲＣＣ（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙＣｈｅｃｋＣｏｄｅ）とを区別する方法としてゼロインサーション技術がある。これは通信モードデータと通信データおよびＣＲＣＣの中で“１”が５回連続すると、次に“０”を挿入する方法である。１次局と２次局が１対１で接続された多局同期通信装置の従来技術には、この技術を用いて、受信完了フラグで指令データの更新をする方法があるが、各２次局へ送信される通信データはゼロインサーション数が異なるため、各２次局では指令データが並行して更新されても同期はしない。
特開平０５−２１１５１２号公報

従来の多局同期通信装置では、２次局へ送信される指令データが、２次局にあるレジスタまたはメモリを示す制御アドレスと、そこへ書き込む制御データとが対になって送られている。しかし、制御方法が定まると制御アドレスの変更は無いので無駄なデータを送ることとなり、高機能化に伴って制御周期を短くする必要がある一方で、無駄な制御アドレスを送って制御周期を短くできないということが問題であった。

また、１次局から出力された指令データが２次局で使われるのは、次の共通フレームＫの指令データが出力されてからである。このため、次の共通フレームＫの指令データの受信までの時間が指令データ更新の遅れ時間になるという問題があった。

また、局を増やしたい場合は、増やした局の数の指令・応答通信時間に要する時間が更に通信遅れになるという問題があった。すなわち、２次局を増やすと増加分の通信時間がそのまま指令データ更新の遅延となって制御性能を低下させてしまうという欠点があった。
また、制御機能を向上させるために多くの制御方式に対応させるような場合にも通信周期内で送信できるデータ数には制限があり、多彩な制御機能を満足するための通信方式になっていないという問題があった。
本発明はこのような問題点に鑑みてなされたものであり、２次局の増設をするときに通信周期を変更することを不要とし、指令データ更新の遅れ時間を増加させないようにし、指令データにモードデータを持たせて２次局がこのモードデータで制御機能変更に伴う指令データの無駄を無くし、ＦＡ装置の用途に幅広く対応できる同期通信装置を提供することを目的とする。

上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、１次局と複数の２次局とが前記２次局毎に設けられた複数の通信路で接続され、前記１次局から前記複数の２次局への送信と前記複数の２次局から前記１次局への返信とが、前記２次局毎に同時に行われる１対１接続の多局同期通信装置において、前記１次局は、前記複数の２次局に指令データを送信する複数の送信手段と、前記複数の２次局から応答データを受信する複数の受信手段と、前記指令データと前記応答データを格納するメモリと、通信周期を決定するタイマと、前記タイマがアンダフローかオーバフローする毎に前記指令データと前記応答データを前記メモリに書きこむか前記メモリから読み出す機能を持つＤＭＡ制御回路とを備えており、前記複数の２次局はそれぞれ、前記１次局から前記指令データを受信する受信手段と、前記１次局に前記応答データを送信する送信手段と、前記指令データと前記応答データを格納するメモリと、通信周期を決定するタイマと、前記タイマがアンダフローかオーバフローする毎に前記指令データと前記応答データを前記メモリに書きこむか前記メモリから読み出す機能を持つＤＭＡ制御回路と、受信した前記指令データからゼロインサーション補正値を求めるゼロデリーション回路とを備えており、前記指令データは通信モードを決める通信モードデータと通信データを含んでいることを特徴としている。
また請求項２に記載の発明は、前記多局同期通信装置は３つの通信モードを備えており、第１通信モードのときは、前記１次局が送信する前記指令データの前記通信データに前記複数の２次局のそれぞれに対応する制御アドレスと制御データの複数の対が含まれ、前記２次局が前記指令データを受信すると、対を成す前記制御アドレスと前記制御データが当該２次局の前記メモリに格納されることを特徴としている。
また請求項３に記載の発明は、前記多局同期通信装置は３つの通信モードを備えており、第２通信モードのときは、前記１次局が送信する前記指令データの前記通信データに前記複数の２次局のそれぞれに対応する制御アドレスのみが含まれ、第３通信モードのときは、前記１次局が送信する前記指令データの前記通信データに前記複数の２次局のそれぞれに対応する制御データのみが順に含まれ、前記２次局が前記第２通信モードで前記指令データを受信すると前記通信データが制御アドレスとして当該２次局の前記メモリに格納され、前記２次局が前記第３通信モードで前記指令データを受信すると前記通信データが前記第２通信モードで格納された前記制御アドレスの対となる前記制御データとして当該２次局の前記メモリに格納されることを特徴としている。
また請求項４に記載の発明は、前記２次局のタイマは前記１次局から前記２次局へ送信するに要する時間と前記２次局から前記１次局へ返信するに要する時間が設定されており、前記２次局が前記指令データを受信すると前記ゼロデリーション回路が計測した前記ゼロインサーション補正値を当該２次局の前記タイマに設定し、前記ゼロインサーション補正値は前記送信データに挿入される最大のゼロインサーション数から当該２次局で検出されたゼロインサーション数を引いた値のデータを通信するに要する時間を当該２次局の前記タイマ値に換算した値であることを特徴としている。

請求項１に記載の発明によれば、1次局と２次局が１対１で接続されるため、指令データが２次局の速度指令器に書き込まれる時間は、２次局の増加に影響されないという効果がある。
また、請求項２に記載の発明によれば指令データに通信モードデータが設けられて２次局が通信モードに対応してデータをメモリへ格納することができるため、制御アドレスと制御データの対を１回の指令データで送ることができるので制御方法の変更など多機能化に対応できる指令データを通信することができるという効果がある。
また、請求項３に記載の発明によれば、指令データに通信モードデータが設けられて２次局が通信モードに対応してデータをメモリへ格納することができるため、第２通信モードで予め制御対象の制御アドレスを設定しておけば、制御時には第３通信モードで制御データのみを通信すればよく、より多くの指令データを通信することができるという効果がある。
また、請求項４に記載の発明によれば、２次局にタイマとゼロデリーション回路とを設けているため、指令データを受信して各２次局のタイマで発生する受信割り込み信号はゼロインサーションによるばらつきを抑え各２次局の並行動作を同時に行うことができ、また、１次局が指令データを送信した通信周期内に２次局は速度指令器に指令データを出力でき通信遅れを最小に抑えることができる。

以下、本発明の実施の形態について図を参照して説明する。

図１は本発明の１対１通信方式の多局同期通信装置の構成を示すブロック図である。１は１次局の上位コントローラであり、２１、２２、２ｎは複数の２次局の下位コントローラ、３１、３２、３ｎはこれらの局を接続する通信路である。この構成で１次局１がＨＤＬＣに従う通信によって２次局２１、２２、２ｎに指令データを送信すると、各２次局が応答データを出力する。
図２は１次局１の構成を示すブロック図であり、図３は２次局２１、２２、２ｎの構成を示すブロック図である。まず１次局１について図２を使って説明する。
図２において、４１は通信を制御するＣＰＵ、５１はデータバス、６１は通信周期を制御するタイマ、７１は指令データと応答データを格納するメモリ、８１は指令データと応答データをメモリ７１から読み出したり書き込んだりするＤＭＡ制御回路、９１、９２、９ｎは送信回路、１２１、１２２、１２ｎは受信回路、１０１、１０２、１０ｎはドライバ、１１１、１１２、１１ｎはレシーバである。ここで送信回路９１とドライバ１０１、送信回路９２とドライバ１０２、送信回路９ｎとドライバ１０ｎが送信手段をなし、受信回路１２１とレシーバ１１１、受信回路１２２とレシーバ１１２、受信回路１２ｎとレシーバ１１ｎが受信手段をなしている。

図３において、４２は通信を制御するＣＰＵ、５２はデータバス、６２は通信周期を制御するタイマ、７２は指令データと応答データを格納するメモリ、８２は指令データと応答データをメモリ７２から読み出したり書き込んだりするＤＭＡ制御回路、９は送信回路、１２は受信回路、１０はドライバ、１１はレシーバ、１３はゼロデリーション回路である。ここで送信回路９とドライバ１０が送信手段をなし、受信回路１２とレシーバ１１が受信手段をなしている。
なお、本発明が特許文献１と異なる部分は、1次局と各２次局が１対１で接続されるという点と、１次局１から出力される指令データに通信モードデータが含まれているという点と、２次局２１、２２、２ｎがゼロデリーション回路１３を備えた点と、タイマ６２がゼロデリーション回路１３から出力されるラッチ信号によってゼロデリーション回路１３から出力される補正信号をラッチするという機能を備えた点と、ＤＭＡ制御回路８２が通信モードデータに応じて指令データと応答データを書き込んだり読み出したりする機能を備えた点である。

このように構成された１次局１の動作について説明する。まず、ＣＰＵ４１が２次局２１、２２、２ｎの指令データを演算して２次局毎に予め割り付けられたメモリ７１のアドレスに格納する。次に指令データと応答データを送受信する際に要する時間をタイマ値に換算し、この値をタイマ６１に設定してフリーランさせる。タイマ６１はフリーラン開始後に通信データ要求信号６１ａを出力し、その後は通信周期毎に通信データ要求信号６１ａを出力する。ＣＰＵ４１は通信データ要求信号６１ａを受けると各２次局の指令データを演算し、２次局毎に予め割り付けられたメモリ７１へ格納する。タイマ６１が通信データ要求信号６１ａを出力すると、一定時間後に通信開始信号６１ｂをＤＭＡ制御回路８１へ出力する。するとＤＭＡ制御回路８１は各２次局に対応した指令データ格納アドレスを発生させてメモリ７１から指令データを読み出し、送信回路９１、９２、９ｎに出力する。送信回路９１、９２、９ｎはデータが書きこまれるとシリアル変換した指令データをドライバ１０１、１０２、１０ｎへ出力すると共に、送信イネーブル信号９１ｂ、９２ｂ、９ｎｂをドライバ１０１、１０２、１０ｎへ出力する。ドライバ１０１、１０２、１０ｎによって送信された指令データを各２次局が受信すると、各２次局は応答データを送信する。１次局は受信回路１２１、１２２、１２ｎで応答データを受信すると受信回路１２１、１２２、１２ｎの出力がＤＭＡ制御回路８１に入力される。タイマ６１はＣＰＵ４１が出力する同期信号４１ａを入力すると一定の値からカウントを継続する。複数の１次局がある場合でも、この同期信号４１ａによって全ての２次局を同期することが可能である。

次に２次局の動作について説明する。まず、ＣＰＵ４２が予め割り付けられたメモリ７２のアドレスに応答データを格納する。次に応答データと指令データとを送受信する際に要する時間をタイマ値に換算し、この値をタイマ６２に設定してフリーランさせる。タイマ６２はオーバフローまたはアンダフローすると受信割り込み信号６２ａを出力し、その後は通信周期毎に受信割り込み信号６２ａを出力する。受信割り込み信号６２ａを受けるとＣＰＵ４２はメモリ７２から指令データを読み出し、指令データを図示されない２次局の速度指令器へ出力する。２次局が指令データを受けると、受信回路１２からゼロインサーション毎に発生するパルス１２ｃをゼロデリーション回路１３へ出力し、ゼロデリーション回路１３がパルス１２ｃを計数する。
受信回路１２から受信完了信号が入力されると、ゼロデリーション回路１３は、指令データに挿入される最大のゼロインサーション数から２次局宛て指令データで検出されたゼロインサーション数を引いた数のデータを通信する際に要する時間をタイマ６２の値に換算し、その値をゼロインサーション補正値１３ｂとしてラッチ信号１３ａと共にタイマ６２に出力する。タイマ６２は、ラッチ信号１３ａでゼロインサーション補正値１３ｂをロードすると、この値をカウントして受信割り込み信号６２ａを出力する。

タイマ６２が受信割り込み信号６２ａを出力すると、一定時間後に通信開始信号６１bをＤＭＡ制御回路８２へ出力する。ＤＭＡ制御回路８２が通信開始信号６１ｂを受けると、応答データ格納アドレスを発生させメモリ７２から応答データを読み出して送信する。
次に、図４を用いて、指令データに通信モードデータを含ませれば、制御機能変更に伴う指令データ内の通信データの変更に対応でき、多くのデータを通信できるという動作について説明する。図に示すように、１次局は指令データに通信モードデータと通信データを含ませて送信するようになっている。この例では通信データが４ワードの場合で説明している。
通信モードデータが“００”となる第１通信モードの場合、１次局は制御アドレスと制御データの対を指令データの通信データとして出力する。２次局がこの指令データを受信するとＤＭＡ制御回路８２は通信モードデータを解読し、予め定められたメモリアドレスに制御アドレスと制御データを書き込む。受信完了と共に受信完了信号が出力されると、後述する処理を経てタイマ６２が受信割り込み信号６２ａを出力する。そして２次局のＣＰＵ４２が通信モードデータを解読してメモリ７２から制御アドレスと制御データを読み出し、図示しない２次局の指令操作器へ2つの制御データを書き込む。

通信モードデータが“０１” となる第２通信モードの場合、１次局１は制御アドレスのみを指令データの通信データとして出力する。２次局がこの指令データを受信するとＤＭＡ制御回路８２は通信モードデータを解読し、予め定められたメモリアドレスに制御アドレスを書き込む。受信完了と共に受信完了信号が出力されると、タイマ６２が受信割り込み信号を出力する。そして２次局のＣＰＵ４２が通信モードデータを解読して“０１”であると識別するとメモリ７２からデータ読み出しを行わず、次の指令データの受信を待つ。
通信モードデータが“０２” となる第３通信モードの場合、１次局１は制御データのみを指令データの通信データとして出力する。２次局がこの指令データを受信するとＤＭＡ制御回路８２は通信モードデータを解読し、予め定められたメモリアドレスに制御データを書き込む。受信完了と共に受信完了信号が出力されると、後述する処理を経てタイマ６２が受信割り込み信号６２ａを出力する。そして２次局のＣＰＵ４２が通信モードデータを解読して“０２”であると識別するとメモリ７２から制御アドレスと制御データを読み出し、図示しない２次局の指令操作器へ４つの制御データを書き込む。

次に、指令データが出力されて２次局で更新されるまでの遅れ時間が従来技術に比べて短縮されているということを、図５の一連の動作を示すタイミングチャートを用いて概略を説明する。
この図で１次局１は各２次局２１、２２、２ｎの指令データＣ２１、Ｃ２２、Ｃ２ｎを同時に出力している。しかし各２次局の指令データはゼロインサーション数が異なり例えばＣ２１とＣ２２の長さにＡという時間差が生じており、各２次局は受信完了と共に指令データを更新すると、時間差Ａが生じてしまう。そこで以下の方法により各２次局の指令データ更新のばらつきを抑制している。
すなわち、２次局２ｎが指令データＣ２ｎをＢ時点で受信完了すると、ＤＭＡ制御回路８２を介してメモリ７２に格納される。この直後に、２次局２ｎのゼロデリーション回路１３で演算されたゼロインサーション補正値１３ｂがラッチ信号１３ａによってＣ時点でタイマ６２に書き込まれる。Ｂ時点からＣ時点までの時間差は１回のゼロインサーション時間に対して十分無視できる時間である。２次局２１、２２、２ｎのタイマ６２はゼロインサーション補正値１３ｂをカウントした後に受信割り込み信号６２ａを出力し、図示しない速度指令器に指令データが書きこまれる。したがって１次局１が指令データを送信している通信周期内で、２次局２１、２２、２ｎが速度指令器へ指令データを書き込んで更新するということがわかる。

更にこの動作を、図６を用いて説明する。図は説明を簡略化するためにゼロインサーションの対象となるデータ数を４０ビットとしている。この場合、指令データに挿入されるゼロインサーション数の最大値は６である。
まず（１）指令データにゼロインサーションがない場合、受信回路から出力される受信完了フラグと共にゼロデリーション回路は最大のゼロデリーション数から前記受信回路出力のゼロインサーション数を差し引くと結果はゼロインサーション補正値＝６となり、これがタイマ６２にロードされカウントされる。
また（２）ゼロインサーション数が３の場合も同様に処理されてゼロインサーション補正値＝３が出力され、（３）ゼロインサーション数が６の場合はゼロインサーション補正値＝０が出力される。このゼロインサーション補正値１３ｂがタイマ６２にロードされてカウントされるので、タイマ６２の受信割り込み信号６２ａが同期するということがわかる。したがって、１次局が指令データを送信した通信周期内で各２次局が速度指令器の指令データを完全に同期して更新させることができるのである。

本発明は１次局と複数の２次局との間で、所定のフレームフォーマットを用いて一定周期の通信を行う多局同期通信装置に適用できる。

本発明の多局同期通信装置の構成を示すブロック図１次局のブロック図２次局のブロック図通信モード毎のデータフォーマット同期タイミング概要図同期タイミング詳細説明図従来の同期通信装置の構成を示すブロック図従来の１次局と２次局の構成を示すブロック図従来の同期通信装置のタイミング説明図

符号の説明

・１Ｂ１次局、
２１、２２、２ｎ、２１Ｂ、２２Ｂ、２ｎＢ２次局、
３、３１、３２、３ｎ通信路、４１、４２、４ＢＣＰＵ、
５１、５２、５Ｂデータバス、７１、７２、７Ｂメモリ、
８１、８２、８ＢＤＭＡ制御回路、９ａ、９１ａ、９２ａ、９ｎａ出力、
９、９１、９２、９ｎ、９Ｂ送信回路、
９ｂ、９１ｂ、９２ｂ、９ｎｂ送信イネーブル信号、
１０、１０１、１０２、１０ｎドライバ、
１１、１１１、１１２、１１ｎレシーバ、
１２、１２１、１２２、１２ｎ、１２Ｂ受信回路、
１２ａ、１２１ａ、１２２ａ、１２ｎａ出力、
１２１ｂ、１２２ｂ、１２ｎｂ受信完了信号、
１２ｂラッチ信号、１２ｃパルス、
１３ゼロデリーション回路、１３ａラッチ信号、
１３ｂゼロインサーション補正値、４１ａ同期信号、
６１、６２、６１Ｂタイマ、６１ａ通信データ要求信号、
６１ｂ通信開始信号、６１ｃ割り込み信号、
６２ａ受信割り込み信号

Claims

１次局と複数の２次局とが前記２次局毎に設けられた複数の通信路で接続され、前記１次局から前記複数の２次局への送信と前記複数の２次局から前記１次局への返信とが、前記２次局毎に同時に行われる１対１接続の多局同期通信装置において、
前記１次局は、前記複数の２次局に指令データを送信する複数の送信手段と、前記複数の２次局から応答データを受信する複数の受信手段と、前記指令データと前記応答データを格納するメモリと、通信周期を決定するタイマと、前記タイマがアンダフローかオーバフローする毎に前記指令データと前記応答データを前記メモリに書きこむか前記メモリから読み出す機能を持つＤＭＡ制御回路とを備えており、
前記複数の２次局はそれぞれ、前記１次局から前記指令データを受信する受信手段と、前記１次局に前記応答データを送信する送信手段と、前記指令データと前記応答データを格納するメモリと、通信周期を決定するタイマと、前記タイマがアンダフローかオーバフローする毎に前記指令データと前記応答データを前記メモリに書きこむか前記メモリから読み出す機能を持つＤＭＡ制御回路と、受信した前記指令データからゼロインサーション補正値を求めるゼロデリーション回路とを備えており、
前記指令データは通信モードを決める通信モードデータと通信データを含んでいる
ことを特徴とする多局同期通信装置。
前記多局同期通信装置は３つの通信モードを備えており、
第１通信モードのときは、
前記１次局が送信する前記指令データの前記通信データに前記複数の２次局のそれぞれに対応する制御アドレスと制御データの複数の対が含まれ、
前記２次局が前記指令データを受信すると、対を成す前記制御アドレスと前記制御データが当該２次局の前記メモリに格納される
ことを特徴とする請求項１に記載の多局同期通信装置。
前記多局同期通信装置は３つの通信モードを備えており、
第２通信モードのときは、前記１次局が送信する前記指令データの前記通信データに前記複数の２次局のそれぞれに対応する制御アドレスのみが含まれ、
第３通信モードのときは、前記１次局が送信する前記指令データの前記通信データに前記複数の２次局のそれぞれに対応する制御データのみが含まれ、
前記２次局が前記第２通信モードで前記指令データを受信すると前記通信データが制御アドレスとして当該２次局の前記メモリに格納され、前記２次局が前記第３通信モードで前記指令データを受信すると前記通信データが前記第２通信モードで格納された前記制御アドレスの対となる前記制御データとして当該２次局の前記メモリに格納される
ことを特徴とする請求項１に記載の多局同期通信装置。
前記２次局のタイマは
前記１次局から前記２次局へ送信するに要する時間と前記２次局から前記１次局へ返信するに要する時間が設定されており、
前記２次局が前記指令データを受信すると前記ゼロデリーション回路が計測した前記ゼロインサーション補正値を当該２次局の前記タイマに設定し、
前記ゼロインサーション補正値は前記指令データに挿入される最大のゼロインサーション数から当該２次局で検出されたゼロインサーション数を引いた値のデータを通信するに要する時間を当該２次局の前記タイマ値に換算した値である
ことを特徴とする請求項１に記載の多局同期通信装置。