CN101517976A - 多站通信装置 - Google Patents

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Abstract

一种多站通信装置，多个主站(21)按每个主站与多个副站(91)通过通信路径连接，从主站(21)至多个副站(91)的发送以1对1进行，其为，可按连接于多个主站的每个副站任意改变控制周期，还可实现横跨主站之间的同步。主站(21)具备：在对应于副站(91)的每个发送缓冲存储器(31s)上写入使发送开始的发送开始标志(721)的单元；及利用其它发送缓冲存储器的发送开始控制信号(7611)的单元。另外，具备使基于自身的发送开始标志的发送开始及与其它发送缓冲存储器同步时的发送开始时间一致的单元。

Description

多站通信装置
技术领域
本发明涉及一种多站通信装置，在多个主站和多个副站之间采用规定的帧格式，进行多种控制周期的通信。
背景技术
现在CPU针对I/O设备，在处理某个集中在一定周期内的数据时，存在通过双端口RAM进行存取的情况。虽然在双端口RAM中进行存取是通过CPU的本地并行总线接口来进行存取，但是存在多个I/O设备时，需要多个双端口RAM，基板内的配线数大幅增加。另外，当I/O设备存在于其它基板上时，基板间的接线柱数增加，基板的面积变大。
作为用于解决上述问题的一个现有技术，在专利文献1中公开有多站通信装置，如果以将其构成与本发明进行对比的形式进行表示则为如图4所示。由可通过CPU11和本地并行总线12进行存取的主站21以及控制I/O设备的副站91、92、9n构成。主站21内置对应于各副站的缓冲存储器31、31、3n，与副站91、92、9n进行串行通信。
主站21与副站91、92、9n不是1对N多点方式的时分多路通信，而是1对1连接。这是为了避免随着副站的增加通信周期变长，指令数据的更新变缓。
各主站通过由CPU11的端口111输出的同步信号，与所有副站以相同周期进行同步通信。另外，由于同步信号与多个主站连接，所以与多个主站连接的所有副站以相同周期进行同步通信。
专利文献1：日本国特开2005-51700号公报(图2)
发明内容
但是，在如图4的主站和副站全部以相同周期进行同步通信的构成中，虽然对于以相同周期控制所有轴的多轴伺服系统等有效，但是存在无法实现每个轴控制周期不同的多轴伺服系统的问题。另外，对于通用IO设备，还存在无法连接以不同控制周期控制上述每个通用IO设备的元件的问题。
为解决上述问题，本发明是如下构成的。
方案1所述的发明是一种多站通信装置，其是CPU、所述CPU控制的多个主站、所述主站分别与多个副站以1对1进行通信，其特征在于，
所述主站具备：对应于所述多个副站的多个发送缓冲存储器及接收缓冲存储器；及个别控制从所述多个发送缓冲存储器向所述多个副站开始发送的时间的发送开始时间控制单元。
方案2所述的发明的特征为，在方案1中，所述发送开始时间控制单元具备使所述发送缓冲存储器的发送通过所述CPU发出的发送开始信号而开始的功能，及与其它的所述发送缓冲存储器的发送开始同步开始的功能。
方案3所述的发明是一种多站通信装置，其是CPU、所述CPU控制的多个主站、所述主站分别与多个副站以1对1进行通信，其特征在于，所述主站具备：对应于所述多个副站的多个发送缓冲存储器及接收缓冲存储器；及对个别控制从所述多个发送缓冲存储器向所述多个副站开始发送的时间的多个发送开始控制信号进行输出的发送控制电路。
方案4的发明的特征为，在方案3中，所述发送开始控制电路具备发送开始寄存器、同步信号输入输出切换寄存器、发送开始信号选择器、发送开始延迟电路及逻辑或电路。
方案5的发明的特征为，在方案4中，所述发送开始寄存器是用于写入所述CPU分配给每个所述发送缓冲存储器的发送开始标志的元件。
方案6的发明的特征为，在方案4中，所述同步信号输入输出切换寄存器是用于设定所述CPU是否向端子输出所述发送开始标志的同步信号输入输出切换信号，写入分配给每个所述发送缓冲存储器的信号的元件。
方案7的发明的特征为，在方案4中，所述发送开始信号选择器是用于对从所述端子输入的主站同步信号进行选择的元件，在所述同步输入输出切换信号设定为不向所述端子输出所述发送开始标志时，对从所述端子输入的主站同步信号进行选择的元件，且与所述发送缓冲存储器对应而具有多个。
方案8的发明的特征为，在方案4中，所述发送开始延迟电路是用于由所述发送开始标志生成发送开始延迟信号的元件，且与所述发送缓冲存储器对应而具有多个。
方案9的发明的特征为，在方案4中，所述逻辑或电路是通过对所述发送开始信号选择器的输出和所述发送开始延迟信号采用逻辑或来生成所述发送开始控制信号的元件，且与所述发送缓冲存储器对应而具有多个。
根据本发明，能够以各自不同的周期进行从主站所具备的多个发送缓冲存储器至对应的副站的发送。另外，能够与其它主站的发送缓冲存储器同步进行向副站的发送。
而且，当存在多个在某个时间向副站实施发送的发送缓冲存储器时，能够使各发送缓冲存储器开始发送的时间准确地同步。
因而，能以基本周期的任意整数倍的周期来控制与主站连接的副站，能以适当的周期来分别控制与CPU连接的外围I/O设备。
另外，由于主站和副站的连接是串行通信，所以可实现基板内的省配线化，同时由于可实现基板间连接器的省线柱数化及小型化，所以可实现系统的小型化。
附图说明
图1是表示本发明实施例的框图。
图2是表示本发明实施例的构成图。
图3是表示本发明实施例的时间图。
图4是现有的构成图。
图5是本发明所实施的同步实例1。
图6是本发明所实施的同步实例2。
符号说明
11-CPU；12-本地并行总线；13-时钟；21-主站；22-主站；2n-主站；31s-通道1发送缓冲存储器；32s-通道2发送缓冲存储器；3ns-通道n发送缓冲存储器；31r-通道1接收缓冲存储器；32r-通道2接收缓冲存储器；3nr-通道n接收缓冲存储器；41-现有的发送控制电路；51-本发明的发送控制电路；111-现有的主站同步信号；510-本发明的主站同步信号；511-本发明的主站同步信号1；51n-本发明的主站同步信号n；61-串行通信；62-串行通信；6n-串行通信；70-I/O缓冲存储器；71-I/O缓冲存储器；81-端子1；8n-端子n；91-副站；92-副站；9n-副站；410-同步信号输入输出切换寄存器；411-通道1同步输入输出切换信号(同步输入输出切换寄存器二进制位0)；41n-通道n同步输入输出切换信号(同步输入输出切换寄存器二进制位n)；611-通道1发送开始信号选择器；61n-通道n发送开始信号选择器；720-发送开始寄存器；721-通道1发送开始标志(发送开始寄存器二进制位0)；72n-通道n发送开始标志(发送开始寄存器二进制位n)；741-通道1发送开始延迟电路；74n-通道n发送开始延迟电路；7411-通道1发送开始延迟信号；741n-通道n发送开始延迟信号；7611-通道1发送开始控制信号；761n-通道n发送开始控制信号；C111～Cnn3-写入缓冲存储器的数据；D111～Dnn3-向副站发送的数据；R111～Rnn3-从副站接收的数据。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
实施例1
图1是表示本发明实施例的图。图1中，CPU11与主站21、22、2n通过本地并行总线12连接。另外，主站21通过串行通信与副站91、92、9n连接，对应于上述副站91、92、9n内置有通道1发送缓冲存储器31s、通道1接收缓冲存储器31r、通道2发送缓冲存储器32s、通道2接收缓冲存储器32r、通道n发送缓冲存储器3ns、通道n接收缓冲存储器3nr。主站22、2n也是相同的构成。另外，通道意味着一个发送接收系列。
发送控制电路51是控制从各通道发送缓冲存储器31s、32s、3ns向各副站开始发送的元件，即可以按各通道发送缓冲存储器由CPU11使发送开始，也可以与其它主站的通道发送缓冲存储器同步开始发送。主站同步信号510是为了将某个主站的某个发送缓冲存储器的发送开始信号作为自身或其它主站的通道发送缓冲存储器的发送开始信号利用而向发送控制电路51的外部输出的信号的总称。
CPU11及主站与时钟13同步动作。另外，主站与副站之间的串行通信的控制周期是由CPU11的内部计时器(未图示)的中断信号生成的基本周期T的任意整数倍。
图2是表示发送控制电路51的构成的图。
发送开始寄存器720是用于写入通道1发送开始标志721～通道n发送开始标志72n的寄存器，上述标志用于使从通道1发送缓冲存储器31s～通道n发送缓冲存储器31n向对应的副站的发送开始，一个通道发送开始标志分配至一个二进制位。另外，所有的通道发送开始标志为在同一时间被设定。
同步信号输入输出切换寄存器410是用于个别设定是否将通道1发送开始标志721～通道n发送开始标志72n分别向发送控制电路51的外部输出的元件。同步输入输出切换信号411～41n被分配至同步信号输入输出切换寄存器410的不同二进制位，分别对应于通道1发送开始标志721～通道n发送开始标志72n。
例如，将通道1同步输入输出切换信号411设定为“0”时，通过发送开始延迟电路741将分配至发送开始寄存器的二进制位0的通道1发送开始标志721作为通道1发送缓冲存储器31s的发送开始控制信号使用，同时向端子181输出。
输入至端子181的通道1发送开始标志721可作为用于使自身主站的其它通道发送缓冲存储器的发送开始同步，或者使其它主站的各通道发送缓冲存储器的发送同步的主站同步信号加以利用。
发送开始延迟电路741是用于对在如此通道1发送开始标志721作为其它通道发送缓冲存储器的发送开始控制信号利用时的门延迟、配线延迟等进行修正的元件，由触发器构成。例如，如果延迟时间在时钟13的1个周期以内，则可仅由1个触发器构成。超过1个周期时，对应必要的延迟时间增加触发器的个数。由此，能够准确地使通道发送缓冲存储器31s的发送开始时间以及与其同步的通道发送缓冲存储器的发送开始时间一致。
将通道1同步输入输出切换信号411设定为“1”时，通道1发送开始标志721不被输出至端子181。
此时，只要通过导线或基板的布线等对端子181及希望同步的通道的通道发送开始标志所输出至的端子进行连接，通道1发送开始信号选择器611就能够选择从端子181输入的其它通道的通道发送开始标志所引发的主站同步信号1511。
通过由此生成的通道1发送开始控制信号7611，通道1发送缓冲存储器31s开始发送，因此，可进行与自身主站的其它通道或其它主站的其它通道的发送缓冲存储器同步的发送。
以上，虽然以同步输入输出切换信号411为例进行了说明，但是其它同步输入输出切换信号也是一样的。
下面，利用图3的时间图，对主站21的通道1发送缓冲存储器和主站2n的通道1发送缓冲存储器的发送以基本周期T进行同步时，以及主站21的通道n发送缓冲存储器和主站2n的通道n发送缓冲存储器的发送以基本周期T的2倍进行同步时的动作进行说明。另外，基本周期T是指CPU11的内部计时器(未图示)所中断的周期。
首先，对主站21的端子181和主站2n的端子181进行接线，通过导线或基板的布线等预先对主站21的端子n 8n和主站2n的端子n 8n进行接线。
之后，将主站21的通道1同步输入输出切换信号411及通道n同步输入输出切换信号41n设定为输出。这是通过由CPU11在同步信号输入输出切换寄存器的对应的二进制位写入“0”来进行的。
另外，将主站2n的通道1同步输入输出切换信号411及通道n同步输入输出切换信号41n设定为输入。这是通过由CPU11在同步信号输入输出切换寄存器的对应的二进制位写入“1”来进行的。
首先，CPU11设定向主站21的通道1发送缓冲存储器31s、通道n发送缓冲存储器3ns及主站2n的通道1发送缓冲存储器31s、通道n发送缓冲存储器3ns发送的数据(图3的C111、C1n1、Cn11、Cnn1)。
CPU11接收到内部计时器中断后，立即向发送开始寄存器720写入通道1发送开始标志721及通道n发送开始标志72n。即，首先，写入[X(最上位bit)、X、...、1(nbit)、...、1(0bit)]，0bit对应于主站21的通道1发送开始标志721，nbit对应于主站21的通道n发送开始标志72n。
此时，生成通道1发送开始延迟信号7411还有通道1发送开始控制信号7611、及通道n发送开始延迟信号741n还有通道n发送开始控制信号761n，从主站21的通道1发送缓冲存储器31s和主站21的通道n发送缓冲存储器3ns发送数据(图3的D111、D1n1)。
另外，在主站2n中，向端子181输入来自主站21的端子181的信号即主站同步信号1511，通道1发送开始信号选择器611对其进行选择，生成通道1发送开始控制信号7611。也同样生成通道n发送开始控制信号761n。
与上述通道1发送开始控制信号7611、通道n发送开始控制信号761n同步，主站2n的通道1发送缓冲存储器31s和主站2n的通道n发送缓冲存储器3ns开始发送(图3的Dn11、Dnn1)。
在下一个周期，CPU11写入[X(最上位bit)、X、...、0(nbit)、...、1(0bit)]，与上一个周期时一样，主站21的通道1发送缓冲存储器31s开始发送(图3的D112)，与其同一时间，主站2n的通道1发送缓冲存储器31s开始发送(图3的Dn12)。
由于反复进行上述动作，所以主站21、2n的通道1发送缓冲存储器31s以基本周期T的控制周期，通道n发送缓冲存储器3ns以基本周期T的2倍的控制周期进行通信。
另外，在图3中，C111、C1n1、Cn11、Cnn1等表示向主站21、2n的各通道发送缓冲存储器写入，D111、D1n1、Dn11、Dnn1等表示从主站21、2n的各通道发送缓冲存储器向各副站发送。
另外，R111、Rn11、R1n1、Rnn1等表示在主站和副站以半双工通信模式进行通信时，副站从主站完成接收时接收向主站发送的数据。在主站中，从副站完成接收后对CPU11施以中断(未图示)通知该接收。
下面，在主站为3站，各主站具备3个通道发送缓冲存储器时，举例表示各种各样的同步方式。
图5表示各主站的各通道发送缓冲存储器全部以相同周期同步动作时的控制周期，此时，控制周期是基本周期T。
这是通过预先将各主站的同步信号输入输出切换寄存器的各通道同步输入输出信号设定为“0”，每次发生内部计时器中断时，在发送开始寄存器720上进行将对应的通道发送开始标志设定为“1”的写入来实现的。
或者首先，将主站21的端子181连接于自身主站及其它主站的希望同步的通道发送缓冲存储器所对应的端子。之后，将主站21的同步信号输入输出切换寄存器的通道1同步输入输出信号411设定为“0”，将主站21的其它通道同步输入输出信号及主站21、22的通道同步输入输出信号设定为“1”。而且，也可以通过每次发生内部计时器中断时，在发送开始寄存器720上进行将主站21的通道1发送开始标志设定为“1”的写入来实现。
图6表示各主站的对应的通道发送缓冲存储器以相同周期动作时的控制周期。
为了实现该动作，首先，将主站21的端子181连接于主站22、23的端子181，将主站21的端子262连接于主站22、23的端子262，将主站21的端子363连接于主站22、23的端子363。之后，CPU11将主站21的同步信号输入输出切换寄存器的各通道同步输入输出信号设定为“0”，将主站22、23的各通道同步输入输出信号设定为“1”。
然后，每次发生内部计时器中断时，CPU11在发送开始寄存器720上进行以周期T设定主站21的通道1发送开始标志721，以周期2T设定通道2发送开始标志722，以周期3T设定通道3发送开始标志723的写入。
另外，在本实例中，虽然主站22的通道3发送缓冲存储器33s以周期3T进行发送，但是只要在主站22的发送开始寄存器上以周期T写入通道3发送开始标志723，就能够以周期T进行发送。这是因为通道3发送开始控制信号由通道3发送开始延迟信号与来自外部的主站同步信号3的逻辑或生成。
如此，由于本发明的多站通信装置在多个主站和多个副站之间的通信中，能够以各种周期使来自主站的各通道发送缓冲存储器的发送同步，所以可适用于需要各种各样的同步方式的多轴控制系统。

Claims (9)

1.一种多站通信装置，其是CPU、所述CPU控制的多个主站、所述主站分别与多个副站以1对1进行通信的多站通信装置，其特征在于，
所述主站具备：对应于所述多个副站的多个发送缓冲存储器及接收缓冲存储器；及个别控制从所述多个发送缓冲存储器向所述多个副站开始发送的时间的发送开始时间控制单元。
2.根据权利要求1所述的多站通信装置，其特征在于，
所述发送开始时间控制单元具备使所述发送缓冲存储器的发送通过所述CPU发出的发送开始信号而开始的功能，及与其它的所述发送缓冲存储器的发送开始同步开始的功能。
3.一种多站通信装置，其是CPU、所述CPU控制的多个主站、所述主站分别与多个副站以1对1进行通信的多站通信装置，其特征在于，
所述主站具备：对应于所述多个副站的多个发送缓冲存储器及接收缓冲存储器；及对个别控制从所述多个发送缓冲存储器向所述多个副站开始发送的时间的多个发送开始控制信号进行输出的发送开始控制电路。
4.根据权利要求3所述的多站通信装置，其特征在于，
所述发送开始控制电路具备发送开始寄存器、同步信号输入输出切换寄存器、发送开始信号选择器、发送开始延迟电路及逻辑或电路。
5.根据权利要求4所述的多站通信装置，其特征在于，
所述发送开始寄存器是用于写入所述CPU分配给每个所述发送缓冲存储器的发送开始标志的元件。
6.根据权利要求4所述的多站通信装置，其特征在于，
所述同步信号输入输出切换寄存器是用于设定所述CPU是否向端子输出所述发送开始标志的同步信号输入输出切换信号，写入分配给每个所述发送缓冲存储器的信号的元件。
7.根据权利要求4所述的多站通信装置，其特征在于，
所述发送开始信号选择器是用于对从所述端子输入的主站同步信号进行选择的元件，在所述同步输入输出切换信号设定为不向所述端子输出所述发送开始标志时，对从所述端子输入的主站同步信号进行选择的元件，且与所述发送缓冲存储器对应而具有多个。
8.根据权利要求4所述的多站通信装置，其特征在于，
所述发送开始延迟电路是用于由所述发送开始标志生成发送开始延迟信号的元件，且与所述发送缓冲存储器对应而具有多个。
9.根据权利要求4所述的多站通信装置，其特征在于，
所述逻辑或电路是通过对所述发送开始信号选择器的输出和所述发送开始延迟信号采用逻辑或来生成所述发送开始控制信号的元件，且与所述发送缓冲存储器对应而具有多个。
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PB01 Publication
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WD01 Invention patent application deemed withdrawn after publication

Open date: 20090826