WO2007088803A1 - スイッチング電源装置および電源制御用半導体集積回路 - Google Patents

スイッチング電源装置および電源制御用半導体集積回路 Download PDF

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WO2007088803A1
WO2007088803A1 PCT/JP2007/051365 JP2007051365W WO2007088803A1 WO 2007088803 A1 WO2007088803 A1 WO 2007088803A1 JP 2007051365 W JP2007051365 W JP 2007051365W WO 2007088803 A1 WO2007088803 A1 WO 2007088803A1
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voltage
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hold
hold means
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PCT/JP2007/051365
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English (en)
French (fr)
Inventor
Masaki Komatsu
Yuji Yamanaka
Original Assignee
Mitsumi Electric Co., Ltd.
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Publication date
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Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33507—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters

Definitions

  • the present invention relates to an output voltage stabilization technique for a switching power supply device including a voltage conversion transformer, and is effective when used for a DC-DC converter used in a power conversion device such as an AC adapter. Regarding technology.
  • An AC adapter is composed of a diode bridge circuit that rectifies an AC power supply, and a DC-DC converter that steps down the DC voltage rectified by the circuit and converts it to a DC voltage of a desired potential.
  • a DC-DC converter for example, a switching power supply device is used which controls the voltage induced in the secondary side winding by switching control of the current flowing in the primary side winding of the voltage conversion transformer.
  • the AC adapter has been reduced in size and cost. For this purpose, it is important to reduce the number of parts. Therefore, a control IC that controls a switching transistor that allows current to flow through the primary side wire has been developed.
  • Conventional switching control ICs have a relatively large number of external elements such as photo power bras, capacitors, and resistors for feeding back the output voltage on the secondary winding side to the control IC. Circuit designs are being implemented to reduce the number of external elements incorporated into the IC.
  • Fig. 5 shows the overall configuration of the switching regulator disclosed in Patent Document 1
  • Fig. 6 shows the configuration example of the trigger control circuit that detects the terminal voltage of the primary auxiliary winding and gives sampling timing.
  • Fig. 7 shows the waveforms of signals and voltages inside the regulator.
  • the trigger control circuit in FIG. 6 is provided in the control IC 100 in FIG.
  • the change in the voltage between the terminals of the auxiliary winding Nb (hereinafter referred to as the auxiliary winding voltage) Vb
  • the switches CP1 and C2 detect and generate Vg and Vd signals. Based on these signals, switches that charge and discharge the capacitors C1 and C2 in the logic circuit consisting of flip-flops FF1 and FF2 and logic gates LG1 and LG2.
  • a signal for controlling S1 to S4 is generated to detect the timing when the potentials of capacitors C1 and C2 become equal, and the sample and hold signal S & H is generated at this timing. As shown in FIG.
  • the timing for generating the sample and hold signal S & H is a point Ps of about 2Z3 of the voltage duration Th of the auxiliary winding voltage Vb, and the secondary side diode Dr, that is, the secondary side Since the current is close to the point where the current Id force flowing in the shoreline becomes the timing, the control can be performed with relatively good accuracy.
  • the current Id flowing from the secondary side winding Ns to the rectifying diode Dr gradually changes during the voltage duration Th of the auxiliary winding voltage Vb, as shown in FIG. . Therefore, the point Ps, which is about 2/3 of the voltage duration Th of the auxiliary winding voltage Vb, is close to the point where the current flowing through the diode becomes 0 but is not completely 0.
  • diodes have relatively large variations in characteristics between elements.
  • the output voltage Vout in the switching regulator of FIG. 5 is the forward voltage of the secondary side rectifier diode Dr, where NsZ Nb is the ratio between the secondary side and the primary side auxiliary Is VF, the following formula (1)
  • Vout Vb (Ns / Nb) — VF (1)
  • An object of the present invention is a switching power supply device including a voltage conversion transformer, which is a terminal voltage of an auxiliary wire at a timing very close to a point at which a current flowing through a rectifying diode on the secondary side becomes zero. It is an object of the present invention to provide a switching power supply device that can sample the output voltage and control the output voltage with high accuracy.
  • Another object of the present invention is to enable accurate sampling with little error even when the output voltage fluctuates, thereby enabling high-accuracy output voltage control. It is to provide a power supply device.
  • the present invention provides a voltage conversion transformer having an auxiliary winding on the primary side, a switching transistor connected to the primary side of the transformer, and the auxiliary winding.
  • the switching control circuit that outputs a signal for controlling the on / off of the transistor in response to the terminal voltage of the transistor, the rectifying diode connected to the secondary side of the transformer, and the secondary side of the transformer.
  • the switching control circuit includes a detection circuit that detects a fall of the terminal voltage of the auxiliary winding, and is provided at a detection timing of the detection circuit. Based on the terminal voltage of the auxiliary winding just before the current flowing through the rectifier diode becomes 0, the switching transistor is controlled. It is a thing.
  • the detection circuit includes a differentiating circuit, and is configured to detect a falling edge of the terminal voltage of the auxiliary winding line by the differentiating circuit.
  • holding means for holding the terminal voltage immediately before the fall of the auxiliary winding
  • a sample hold circuit for sampling the voltage held by the holding means based on the detection output of the detection circuit.
  • This sample and hold circuit is based on an oscillation signal having a predetermined frequency and based on the detection output of the first sample and hold circuit for sampling the voltage according to the terminal voltage of the auxiliary winding and the detection output of the detection circuit.
  • the second sample and hold circuit is configured to have a second sample and hold circuit that samples the voltage held by the first sample and hold circuit.
  • the second sample and hold circuit includes first sample and hold means for sampling the hold voltage of the first sample and hold circuit, and second and second samples for sampling the hold voltage of the first sample and hold circuit.
  • Sample hold means, and the first sample hold means and the second sample hold means are alternately held by the first sample hold circuit every period based on the detection output of the detection circuit. It is configured to perform sampling.
  • the terminal voltage of the auxiliary winding can be sampled at a timing immediately before the current flowing through the secondary-side rectifying diode becomes zero. Even when the output voltage fluctuates, accurate sampling can be performed with little error. Therefore, it is not affected by the forward voltage of the secondary diode and variations in device characteristics! /, The correct voltage can be detected.
  • the terminal voltage of the auxiliary winding is sampled at a timing very close to the point where the current flowing through the secondary-side rectifying diode becomes zero.
  • FIG. 1 is a circuit diagram showing a configuration of a switching power supply device according to a first embodiment of the present invention.
  • FIG. 2 is a time chart showing changes in signals and voltages in the circuit of FIG.
  • FIG. 6 is a time chart showing an enlarged part of a period in the time chart of FIG.
  • FIG. 3 is a time chart showing changes in signals and voltages inside the circuit of FIG.
  • FIG. 4 is a circuit diagram showing a switching power supply device according to a second embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing the overall configuration of a switching regulator disclosed in Patent Document 1.
  • FIG. 6 is a circuit diagram showing a configuration example of a trigger control circuit that detects the terminal voltage of the primary side auxiliary winding in the circuit of FIG. 5 and gives sampling timing.
  • FIG. 7 is a time chart showing changes in signals and voltages inside the regulator of FIG.
  • FIG. 8 is a time chart showing changes in the auxiliary winding voltage and changes in the secondary diode current in the regulator of FIG. 5.
  • FIG. 9 is a circuit diagram showing a configuration of a switching power supply device according to a third embodiment.
  • FIG. 10 is a circuit configuration diagram showing a specific circuit example of a rising edge detection circuit and a falling edge detection circuit of an oscillation signal.
  • FIG. 11 is a time chart showing changes in the auxiliary winding voltage Vb, the detection signal of the falling detection unit, the output signal of the oscillator, and the sampling signals S & H1, S & H2.
  • FIG. 12 shows an example of changes in signals and voltages at various parts in the switching power supply of Embodiment 2
  • FIG. 12 (B) shows changes in signals and voltages at various parts in the switching power supply of Embodiment 3. It is a time chart which shows an example.
  • FIG. 1 is a circuit diagram showing a configuration of a switching power supply device according to a first embodiment of the present invention. It is.
  • the switching power supply 10 of this embodiment includes a diode bridge circuit 11 and a smoothing capacitor C1 that rectifies an alternating voltage (AC) and converts it into a direct current voltage, a primary winding Np, and an auxiliary winding Nb.
  • Transformer T1 having a secondary wire Ns, a switching transistor TrO connected in series with the primary wire Np of this transformer T1, resistors Rl, R2 for dividing the voltage across the terminals of the auxiliary wire Nb, and resistors
  • the switching control circuit 12 drives the transistor TrO according to the feedback voltage VFB divided by Rl and R2.
  • the switching control circuit 12 is formed as a semiconductor integrated circuit on a single semiconductor chip such as a single crystal silicon substrate.
  • a rectifying diode D1 connected in series with the secondary winding Ns, and between the power sword terminal of the diode D1 and the other terminal of the secondary winding Ns And a smoothing capacitor C2 connected to the primary winding Np by rectifying and smoothing the alternating current induced in the secondary winding Ns by passing a current intermittently through the primary winding Np.
  • the switching control circuit 12 includes a falling detection unit 12A that monitors the feedback voltage VFB and detects the falling of the auxiliary winding voltage Vb, and a first-stage sample-and-hold that samples the feedback voltage VFB at a predetermined cycle. Select the voltage of the sampling circuit that is in the hold state from the two sampling circuits and the second stage sample-and-hold unit that has two sampling circuits that alternately sample the sampled voltage every cycle. Then, the signal switching unit 12D that outputs the error signal, the error amplifying circuit 12E that amplifies the potential difference between the error signal and the predetermined reference voltage Vref2, and the switching transistor TrO according to the output of the error amplifying circuit 12E. A switching pulse to be turned on and off, and a drive pulse generator 12F that generates a pulse.
  • the drive pulse generator 12F includes an oscillator OSC2 that generates a triangular wave with a predetermined frequency, a comparator CP M2 that compares the output of the oscillator OSC2 and the output of the error amplifier circuit 12E, an inverter G1, a resistor R3, and A one-shot pulse generation circuit that has a CR time constant circuit composed of a capacitor C3 and an AND gate G2 to detect a change in the output of the comparator CPM1 and generates a pulse; a flip-flop FF3 that is set by the generated pulse;
  • the switching transistor TrO includes a comparator CPM3 that compares the emitter voltage of the transistor TrO with a predetermined reference voltage Vrefi. The output of the comparator CPM3 is input to the reset terminal of the flip-flop FF3.
  • flip-flop FF3 when flip-flop FF3 is set by the output of AND gate G2, switching 'transistor TrO is turned on and current flows through primary winding Np, and flip-flop FF3 is output from comparator CPM3.
  • the switching 'transistor TrO When reset by, the switching 'transistor TrO is turned off and the primary winding Np current is cut off. By repeating this, an intermittent current flows through the primary winding Np.
  • the switching 'transistor TrO is turned off by increasing the timing at which the transistor TrO is also turned on to lengthen the on time, and when the feedback voltage VFB increases, the switching' transistor TrO is turned off.
  • the falling detection unit 12A includes a powerful falling detection circuit DIF such as a differentiation circuit that detects the falling of the feedback voltage VFB, that is, the falling of the auxiliary winding voltage Vb, the detection signal, and a predetermined reference voltage Vrefl.
  • a powerful falling detection circuit DIF such as a differentiation circuit that detects the falling of the feedback voltage VFB, that is, the falling of the auxiliary winding voltage Vb, the detection signal, and a predetermined reference voltage Vrefl.
  • Comparator CMP1 a toggle flip-flop FF1 whose output is inverted by the output of the comparator CMP1
  • a Zener diode Dz connected in the reverse direction between the output terminal of the comparator CMP1 and the ground point.
  • Diode Dz is for eliminating negative pulses generated by the differentiation circuit detecting the rising edge of the waveform.
  • Zener diode Dz may be provided between falling detection circuit DIF and comparator CMP 1! ,.
  • the first-stage sample-and-hold unit 12B includes the oscillator OSC1, the switching element SW1 that is turned on / off by the oscillation signal, and the sampling that takes in the feedback voltage VFB during the period when the switching element SW1 is turned on! Capacity Csl and power.
  • the oscillation frequency of the oscillator OSC1 is set to a frequency (for example, 1 MHz) that is about 10 times the oscillation frequency (for example, 100 kHz) of the oscillator OSC2 of the drive pulse generator 12F. ing.
  • Oscillator OSC1 oscillation frequency The oscillation frequency is preferably at least 5 times, more preferably at least 10 times, and even more preferably at least 20 times. Therefore, the auxiliary winding voltage Vb shown in FIG. It becomes easier to sample the voltage at a point closer to the point where the current flowing through the diode becomes 0 than the point of.
  • the second-stage sample-and-hold unit 12C includes the switching elements SW2 and SW3 connected to the output node N1 of the first-stage sample-and-hold part 12B and the first stage during the period when the switching element SW2 is on. It consists of a sampling capacitor Cs2 that captures the output potential of the sample-and-hold unit 12B and a sampling capacitor Cs3 that captures the output potential of the first-stage sample-and-hold unit 12B while the switching element SW3 is on.
  • the switching elements SW2 and SW3 are alternately turned on each time the falling edge of the waveform is detected by the outputs Q and ZQ of the flip-flop FF1 of the falling detection unit 12A, and the period during which the switching elements SW2 and SW3 are turned on Control is performed so that the hold potential of the first-stage sample hold unit 12B is alternately taken into the sampling capacitors Cs2 and Cs3.
  • ZQ is the negative phase signal of Q
  • the signal switching unit 12D includes switching elements SW4 and SW5 connected between the sampling capacitors Cs2 and Cs3 and the output node N4.
  • the switching element SW5 is turned on and off by the output Q of the flip-flop FF1 of the falling detection unit 12A, and SW4 is turned on and off by the inverted signal. That is, SW4 is complemented with SW2, and SW5 is complementarily turned on and off with SW3.
  • the signal switching unit 12D has the sampling capacitor Cs2 set to the voltage when the sampling capacitor Cs2 is in the hold state after the sampling of the output potential of the first-stage sample hold unit 12B and the sampling capacitor Cs3 are set to one stage. After capturing the output potential of the first sample hold section 12B, the voltage in the hold state is output alternately.
  • FIGS. 2 and 3 are time charts showing changes in signals and voltages inside the circuit of FIG. 1, and FIG. 2 is an enlarged view of a part of the time chart of FIG.
  • (A) is the feedback voltage VFB, that is, the auxiliary winding voltage Vb
  • (B) is the output of the oscillator OSC1 in the first stage sample-and-hold unit 12B
  • (C) is the secondary diode D1.
  • the flowing current Id, (D) is from the first stage sample hold section 12B to the second stage sample hole This is the sample and hold signal VS & HO that is supplied to the 12C section.
  • (A) is the feedback voltage VFB, that is, the auxiliary winding voltage Vb
  • (B) is the current Id flowing through the secondary diode D1
  • (C) is the second stage from the falling detection unit 12A.
  • (D) and (E) are sample hold signals supplied from the second stage sample hold unit 12C to the signal switching unit 12D VS & H1, VS & H2.
  • the auxiliary winding voltage Vb is simplified.
  • the switching element SW1 in the first stage sample hold unit 12B is turned off at the falling timing tl of the output of the oscillator OSC1. Hold the voltage of the immediately preceding sampling capacitor Csl. The timing tl is immediately before the timing t2 when the auxiliary winding voltage Vb falls and the current Id flowing through the secondary diode D1 becomes zero. Switching element SW1 avoids a drop in the transmitted voltage.
  • a MOSFET is used as a transistor constituting switching control circuit 12, that is, when it is formed as a CMOS integrated circuit, a P-channel MOSFET and an N-channel MOSFET are connected in parallel. It is desirable to use a transmission gate connected to
  • the hold voltage of Csl is the output Q of the flip-flop FF1 of the falling detection unit 12A, that is, the timing at which the sampling Z hold control signal SHC changes t21, t22 (see Fig. 3).
  • the switching elements SW2 and SW3 of the sample-and-hold unit 12C are alternately turned on or off, the sampling capacitors Cs2 and Cs3 are alternately sampled and held, and the voltage is held in the error state by the signal switching circuit 12D during the hold state. Supplied to 12E.
  • the voltage Vb at the time of the fall of the auxiliary winding voltage Vb should be sampled and supplied to the error amplification circuit 12E, but the fall of the auxiliary winding voltage Vb should be detected by the differentiation circuit. If the sampling timing is used, the sampling operation is delayed due to the circuit delay, and sampling cannot be performed at the timing when the current Id force flowing in the secondary diode D1 is reached.
  • the auxiliary winding voltage Vb is sampled by the first stage sample-and-hold unit 12B at the output of the oscillator OSC1. When the falling edge of the auxiliary winding voltage Vb is detected, it is sampled by the second stage sample hold unit 12C, so there is virtually no time delay even if the sampling signal SHC is delayed. Sampling becomes possible.
  • FIG. 4 is a circuit diagram showing a configuration of the switching power supply device according to the second embodiment of the present invention.
  • the switching power supply device 10 of this embodiment has a configuration in which the diode bridge circuit 11 is omitted and direct DC voltage is directly input, and signal switching is performed between the first-stage sample hold section 12B and the second-stage sample hold section 12C. There are two systems of part 12D.
  • the first stage sample hold unit 12B, the second stage sample hold unit 12C, and the signal switching unit 12D are provided in two systems. One is operated with the positive phase signal of OSC 1, and the other is operated with the reverse phase signal of OSC 1. It is made to operate.
  • the signal switching unit 12D includes switching elements SW4a, SW5a and SW4b, SW5b that select voltages held by these two systems, a comparator CMP5 that compares the hold voltages of the two systems, Switching elements SW6 and SW7 are provided for selecting a force that uses the voltage sampled in any system by the output signal as an input signal of the error amplifier circuit 12E in the subsequent stage. Since the voltage value just before the fall of the auxiliary winding voltage can be held! /, The voltage value is higher! /, So the switching element is judged by the comparator CMP5. It is a mechanism to switch between SW6 and SW7. As a result, the fall of the auxiliary winding voltage (secondary diode current) becomes zero. It is possible to hold the value immediately before starting and to perform accurate constant voltage control by performing feedback control according to the value.
  • the feedback voltage is provided before the sample hold unit 12C.
  • sample hold unit 12B that samples (auxiliary winding voltage) with a predetermined oscillation signal.
  • the present invention is not limited to this, and any means that can hold the voltage waveform immediately before the auxiliary winding falls.
  • it may be configured by any type of circuit such as a holding circuit in which buffer amplifiers are connected in multiple stages.
  • the voltage obtained by dividing the auxiliary winding voltage Vb by resistance is used as the feedback voltage.
  • the auxiliary winding voltage Vb may be used as it is.
  • the first-stage sample-and-hold unit 12B and the drive pulse generation unit 12F are each provided with a divider instead of the power oscillator OSC2 and the oscillator OSC1 and OSC2.
  • a signal obtained by dividing the signal generated by OSC1 may be used.
  • the switching transistor TrO may be formed by an external element, but the on-chip formed on the semiconductor chip on which the switching control circuit 12 is formed. An element may be used.
  • the switching power supply device of the second embodiment the output of the oscillator OSC1 and its inverted signal (on the off-control signal of the sampling switching elements SWla, SWlb of the first stage sample hold unit 12B) In both cases, sample hold operation is performed alternately using a duty of 50%.
  • FIG. 9 is a circuit diagram showing a configuration of the switching power supply device of the third embodiment.
  • Book The switching power supply according to the embodiment has substantially the same configuration as the switching power supply according to the second embodiment of FIG.
  • the difference from the switching power supply device of the second embodiment in FIG. 4 is that the circuit that generates the sampling signals S & H1, S & H2 for controlling the on / off control of the sampling switching elements SWla, SWlb of the first-stage sample-and-hold unit 12B This is because a rise detection circuit 13a for detecting the rise of the output of OSC1 and a fall detection circuit 13b for detecting the fall of the output of OSC1 are used instead of the output of C1.
  • the sampling signal generation circuit is not limited to the rising edge detection circuit 13a and the falling edge detection circuit 13b as long as it generates a signal that satisfies the conditions described below.
  • FIG. 10 shows specific circuit examples of the rising edge detection circuit 13a and the falling edge detection circuit 13b.
  • an odd number of inverters and an RC time constant circuit are connected in series to delay the output of the oscillator OSC1, and the output signal of the oscillator OSC1 and the signal delayed by the delay circuit DLY1
  • the rising edge detection circuit 13a is configured by the AND gate circuit G1 having the input of.
  • the first stage inverter that inverts the output signal of the oscillator OSC1 the delay circuit DLY2 in which an odd number of inverters and an RC time constant circuit are connected in series, and the output signal of the first stage inverter and the delay circuit DLY2
  • the fall detection circuit 13b is configured by an AND gate circuit G2 that receives the delayed signal as an input.
  • the rise detection circuit 13a and the fall detection circuit 13b are one-shot pulse generation circuits. Of these, the rise detection circuit 13a is synchronized with the rise of the output signal of the oscillator OSC1, and corresponds to the delay time tdl of the delay circuit DLY1. The rising edge detection signal with the pulse width to be generated is generated as the sampling signal S & H1. The fall detection circuit 13b generates a fall detection signal having a pulse width corresponding to the delay time td2 of the delay circuit DLY2 as the sampling signal S & H2 in synchronization with the fall of the output signal of the oscillator OSC1.
  • the rise detection circuit 13a and the fall detection circuit 13b are configured by using an external element for the resistance and capacitance of the delay circuit DLY1 and delay circuit DLY2 constituting them, or by making the resistance value and capacitance value variable. Thus, the circuit can be adjusted in delay time.
  • FIG. 11 shows the auxiliary winding voltage Vb, the detection signal of the falling detector 12A (the input signal of FF1 in FIG. 9) FD, the output signal of the oscillator OSC1, and the sampling signals S & H1, S & H2
  • the symbol tO is the timing when the current flowing through the diode D1 becomes “0”. Since the oscillator OSC1 operates asynchronously with the oscillator OSC2, the phase of the output waveform of the oscillator OSC1 is slightly shifted from the waveform of the auxiliary winding voltage Vb.
  • FIG. 11 shows a state in which the falling timing of the sampling signal S & H2 coincides with the timing tO when the current flowing through the diode D1 becomes “0”.
  • the inventors conducted a simulation and the like and examined in detail.
  • the detection signal FD of the falling detection unit 12A rises from the timing tO when the current flowing through the diode DI becomes "0".
  • T1 is the time from the falling edge of sampling signal S & H1 to the rising edge of S & H2, let ⁇ 2 be desirable so that ⁇ 2> ⁇ 1.
  • ⁇ 2 is set so that ⁇ 2 and T1
  • the value of auxiliary auxiliary voltage Vb after the current of diode D1 becomes ⁇ 0 '' is sampled between timing tO and tl.
  • the auxiliary winding voltage Vb just before the current of the diode D1 becomes “0” cannot be sampled.
  • the setting is made so that T2> T1.
  • T1 is set so that the falling detection unit 12A does not detect noise included in the auxiliary winding terminal voltage Vb.
  • T2 can be set by appropriately selecting the frequency of the oscillator OSC1 and the delay time tdl of the delay circuit DLY1. Specifically, the delay time tdl can be set to a desired value by changing the values of the resistance and capacitance of the RC time constant circuit constituting the delay circuit DLY1.
  • Embodiment 3 having the above-described configuration is more desirable than Embodiment 2 in which the output of the oscillator OSC1 is used as the sampling signal in the first-stage sample-and-hold unit 12B will be described. .
  • FIG. 12 (A) shows an example of changes in signals and voltages at various parts in the switching power supply apparatus of Embodiment 2
  • FIG. 12 (B) shows signals and voltages at various parts in the switching power supply apparatus according to Embodiment 3.
  • An example of the change in voltage is shown.
  • (h) is the voltage VS & H1 sampled and held in the capacitor Csla by the sampling signal S & H1 of (g)
  • (1) is the voltage of (k).
  • the voltage VS & H2 is sampled and held in the capacitor Cslb by the sampling signal S & H2, and the input voltage Vb is taken into the capacitors Csla and Cslb during the high level period of S & H1 and S & H2. Hold.
  • the voltage VS & H1 is sampled by the signals S & H3 and S & H4 of (d) and (e) to become the voltages VS & H3 and VS & H4 of (i) and (j), and the voltage VS & H2 of (d) and (e) Sampled by signals S & H5 and S & H6, they become voltages VS & H5 and VS & H6 of (m) and (n).
  • the voltage V S & H3 and VS & H4 are selected (extracted) by the hold part by the switches SW4a and SW5a of the signal switching unit 12D, and the voltage VS & H5 and VS & H6 are selected (extracted) by the switch SW4b and SW5b. Supplied to CMP5.
  • sampling signals S & H1, S & H2 are in-phase and anti-phase signals with the same duty 50% as the output of oscillator OSC1, as shown in (g) and (k) in FIG. In Fig. 12 (B), the signal has a small pulse width synchronized with the output of the oscillator OSC1 and its opposite phase signal.
  • Fig. 12 (A) The problem in Fig. 12 (A) is that when the voltage VS & H2 sampled and held by the signal S & H2 in (k) is sampled and held by the signals S & H5 and S & H6 in (d) and (e), If the timing overlaps, there is a risk of holding the voltage value in the middle of decreasing voltage VS & H2 in (1) as shown in (m) and (n).
  • the signals S & H 1 and S & H 2 in (g) and (k) are made to have narrow pulse widths, and the circuit is designed so that T 2> T 1 as described above. Therefore, the timings of the signals S & H2, S & H5, and S & H6 can be prevented from overlapping as much as possible, thereby avoiding holding the voltage value while the voltage VS & H2 is decreasing.
  • the comparator CMP5 compares the voltage values in the circles (h) and (1) to select the voltage (h).
  • Fig. 12 (A) when viewed from the auxiliary winding voltage Vb, This results in holding the voltage value.
  • Fig. 12 (B) the voltage value immediately before the fall can be held. Therefore, as shown in FIG. 12 (o), a potential difference of ⁇ occurs between the second embodiment and the third embodiment at the output of the signal switching unit serving as the error amplifier input.
  • the voltage before the falling of the auxiliary winding voltage Vb is sampled from the one that samples the voltage value during or after the falling, and the voltage before the falling is separated.
  • a signal whose value is sampled can be used as a feedback signal.
  • a frequency divider is provided instead of the force oscillator OSC2 provided with the oscillators OSC1 and OSC2 in the first-stage sample hold unit 12B and the drive pulse generation unit 12F, respectively.
  • a signal obtained by dividing the oscillation signal supplied from the outside may be input to the rising edge detection circuit 13a and the falling edge detection circuit 13b to generate the sampling signals S & H1, S & H2.
  • the present invention is not limited to a separately excited switching power supply device, but can also be used for a self-excited switching power supply device.

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Abstract

　電圧変換用トランスを備えたスイッチング電源装置において、二次側の整流用ダイオードに流れる電流が０となる直前のタイミングで補助巻線の端子電圧をサンプリングすることができ、それによって高精度の出力電圧制御を行なうことができるようにする。 　一次側に補助巻線を有する電圧変換用のトランス（Ｔ１）と、上記トランスの一次側巻線に接続されたスイッチング・トランジスタ（Ｔｒ０）と、上記補助巻線の端子電圧を受けて上記スイッチング・トランジスタをオン、オフ制御する信号を出力するスイッチング制御回路（１２）と、上記トランスの二次側巻線に接続された整流用ダイオード（Ｄ１）と、上記トランスの二次側に設けられた出力平滑用コンデンサ（Ｃ２）とを備えたスイッチング電源装置において、上記スイッチング制御回路は上記補助巻線の端子電圧の立下りを検出する検出回路（１２Ａ）と、上記検出回路の検出タイミングに基づいて上記整流用ダイオードに流れる電流が０となる直前での上記補助巻線の端子電圧に基づいて上記スイッチング・トランジスタを制御するようにした。

Description

スイッチング電源装置および電源制御用半導体集積回路
技術分野
[0001] 本発明は、電圧変換用トランスを備えたスイッチング電源装置の出力電圧安定ィ匕 技術に関し、例えば ACアダプタのような電源変換装置に用いられる DC - DCコンバ ータに利用して有効な技術に関する。
背景技術
[0002] ACアダプタは、交流電源を整流するダイオード 'ブリッジ回路と、該回路で整流さ れた直流電圧を降圧して所望の電位の直流電圧に変換する DC— DCコンバータな どで構成される。この DC— DCコンバータとしては、例えば電圧変換用トランスの一 次側卷線に流れる電流をスイッチング制御することで二次側卷線に誘起される電圧 を制御するようにしたスイッチング電源装置が用いられて 、る。
[0003] ACアダプタは、小型化および低コストィ匕が進められており、そのためには部品点数 の削減が重要である。そこで、一次側卷線に電流を流すスイッチング 'トランジスタを 制御する制御用 ICが開発されている。従来のスイッチング制御用 ICは、二次卷線側 の出力電圧を制御用 ICにフィードバックするためのフォト力ブラや容量、抵抗などの 外付け素子が比較的多力 たため、これらの外付け素子を IC内部に取り込んだり、 外付け素子の数を減らすための回路設計が行なわれている。
[0004] フォト力ブラや二次側制御 ICが不要なスイッチング'レギユレータに関する発明とし て、例えば国際公開 WO2004— 082119号公報(特許文献1)に開示されているも のがある。図 5には、特許文献 1に開示されているスイッチング'レギユレータの全体 構成が、図 6には一次側補助卷線の端子電圧を検出してサンプリング 'タイミングを 与えるトリガ制御回路の構成例が、さらに図 7にはレギユレータ内部の信号や電圧の 波形が示されている。なお、図 6のトリガ制御回路は、図 5の制御 IC100内に設けら れる。
[0005] 特許文献 1に開示されているスイッチング'レギユレータにおいては、図 6に示されて いるように、補助卷線 Nbの端子間電圧 (以下、補助卷線電圧と称する) Vbの変化を コンパレータ CP1, CP2で検出して Vg, Vd信号を生成し、この信号に基づいてフリ ップフロップ FF1, FF2と論理ゲート LG1, LG2とからなるロジック回路で容量 C1と C 2の充電と放電を行なうスィッチ S1〜S4を制御する信号を生成して、容量 C1と C2の 電位が等しくなるタイミングを検出し、このタイミングでサンプルホールド信号 S&Hを 発生させるようになつている。このサンプルホールド信号 S&Hを発生させるタイミング は、図 7に示されているように、補助卷線電圧 Vbの電圧持続期間 Thの約 2Z3のポ イント Psであり、二次側ダイオード Drすなわち二次側卷線に流れる電流 Id力^になる ポイントに近 、タイミングであるため、比較的精度の良 、制御が行なえる。
発明の開示
発明が解決しょうとする課題
[0006] し力しながら、図 8に示すように、二次側卷線 Nsから整流用ダイオード Drに流れる 電流 Idは補助卷線電圧 Vbの電圧持続期間 Th中、次第に減少するように変化する。 そのため、補助卷線電圧 Vbの電圧持続期間 Thの約 2/3のポイント Psは、ダイォー ドに流れる電流が 0になるポイントには近いが完全に 0になるポイントではない。し力も 、ダイオードは素子間の特性ばらつきが比較的大き ヽ。
[0007] そのため、ダイオードに流れる電流が 0でないポイントで電圧をサンプリングすると、 正確な電圧が得られ難いとともに、サンプリングした電圧がダイオードの特性ばらつき の影響を受け易くなり、検出精度が悪くなる。具体的には、図 5のスイッチング'レギュ レータにおける出力電圧 Voutは、二次側卷線と一次側補助卷線との卷線比を NsZ Nb、二次側の整流用ダイオード Drの順方向電圧を VFとおくと、次式（1)
Vout=Vb (Ns/Nb)— VF ……（1)
で表わされる。式（1)より、ダイオードの順方向電圧 VFがばらつくと、出力電圧 Vout がずれることが分かる。また、式（1)より、 VFが 0すなわちダイオードに流れる電流が 0 となるタイミングで補助卷線電圧 Vbをサンプリングすれば、サンプリングした電圧がダ ィオードの特性ばらつきの影響を受けないことが分力る。
[0008] さらに、特許文献 1に開示されているスイッチング'レギユレータでは、補助卷線電 圧 Vbの電圧持続期間 Thの約 2Z3のポイントが負荷等の条件によってずれるととも に、 1つ前のサイクルの検出結果より決定したサンプリングポイントで次のサイクルの サンプリングを行なう方式であるため、負荷の変動で出力電圧が変動しているときに は相対的なポイントがずれて誤差が生じ正確な電圧検出が困難になるという問題点 がある。
[0009] 本発明の目的は、電圧変換用トランスを備えたスイッチング電源装置であって、二 次側の整流用ダイオードに流れる電流が 0となるポイントに極めて近いタイミングで補 助卷線の端子電圧をサンプリングすることができ、それによつて高精度の出力電圧制 御を行なうことができるスイッチング電源装置を提供することにある。
[0010] また、本発明の他の目的は、出力電圧が変動しているときにも誤差が少なく正確な サンプリングを行なうことができ、それによつて高精度の出力電圧制御を行なうことが できるスイッチング電源装置を提供することにある。
課題を解決するための手段
[0011] 本発明は、上記目的を達成するため、一次側に補助卷線を有する電圧変換用のト ランスと、上記トランスの一次側卷線に接続されたスイッチング 'トランジスタと、上記 補助卷線の端子電圧を受けて上記スイッチング 'トランジスタをオン、オフ制御する信 号を出力するスイッチング制御回路と、上記トランスの二次側卷線に接続された整流 用ダイオードと、上記トランスの二次側に設けられた出力平滑用コンデンサとを備え たスイッチング電源装置にぉ 、て、上記スイッチング制御回路は上記補助卷線の端 子電圧の立下りを検出する検出回路を備え、上記検出回路の検出タイミングに基づ いて上記整流用ダイオードに流れる電流が 0になる直前での上記補助卷線の端子 電圧に基づ ヽて上記スイッチング 'トランジスタを制御するようにしたものである。
[0012] ここで、上記検出回路は微分回路を備え、この微分回路によって補助卷線の端子 電圧の立下りを検出するように構成する。また、上記補助卷線の立ち下がり直前の端 子電圧を保持させる保持手段と、上記検出回路の検出出力に基づいて上記保持手 段で保持された電圧のサンプリングを行なうサンプルホールド回路とを設け、このサ ンプルホールド回路は、所定の周波数の発振信号に基づ!、て上記補助卷線の端子 電圧に応じた電圧のサンプリングを行なう第 1サンプルホールド回路と、上記検出回 路の検出出力に基づ!/、て上記第 1サンプルホールド回路にホールドされて 、る電圧 のサンプリングを行なう第 2サンプルホールド回路とを有するように構成する。 [0013] さらに、上記第 2サンプルホールド回路は、上記第 1サンプルホールド回路のホー ルド電圧のサンプリングを行なう第 1サンプルホールド手段と、上記第 1サンプルホー ルド回路のホールド電圧のサンプリングを行なう第 2サンプルホールド手段とを備え、 上記第 1サンプルホールド手段と第 2サンプルホールド手段は上記検出回路の検出 出力に基づいて 1周期ごとに交互に上記第 1サンプルホールド回路にホールドされ て!、る電圧のサンプリングを行なうように構成する。
[0014] このような構成によれば、二次側の整流用ダイオードに流れる電流が 0となる直前 のタイミングで補助卷線の端子電圧をサンプリングすることができる。また、出力電圧 が変動しているときにも誤差が少なく正確なサンプリングを行なうことができる。それに よって、二次側ダイオードの順方向電圧や素子の特性ばらつきの影響を受けな！/、正 確な電圧を検出することができるようになる。
発明の効果
[0015] 本発明に従うと、電圧変換用トランスを備えたスイッチング電源装置において、二次 側の整流用ダイオードに流れる電流が 0となるポイントに極めて近いタイミングで補助 卷線の端子電圧をサンプリングすることができ、それによつて高精度の出力電圧制御 を行なうことができるようになるとともに、出力電圧をフィードバックするためのフォト力 ブラ等の外付け部品が少なくて済むため電源装置の低コストィ匕を図ることができると いう効果がある。
図面の簡単な説明
[0016] [図 1]図 1は、本発明の第 1の実施の形態のスイッチング電源装置の構成を示す回路 図である。
[図 2]図 2は、図 1の回路の内部の信号や電圧の変化を示すタイムチャートであり、図
3のタイムチャートにおける一部の期間を拡大して示すタイムチャートである。
[図 3]図 3は、図 1の回路の内部の信号や電圧の変化を示すタイムチャートである。
[図 4]図 4は、本発明の第 2の実施の形態のスイッチング電源装置を示す回路図であ る。
[図 5]図 5は、特許文献 1に開示されて!ヽるスイッチング'レギユレータの全体構成を示 す回路図である。 [図 6]図 6は、図 5の回路において一次側補助卷線の端子電圧を検出してサンプリン グ-タイミングを与えるトリガ制御回路の構成例を示す回路図である。
[図 7]図 7は、図 5のレギユレータ内部の信号や電圧の変化を示すタイムチャートであ る。
[図 8]図 8は、図 5のレギユレータにおける補助卷線電圧の変化および二次側ダイォ ードの電流の変化を示すタイムチャートである。
[図 9]図 9は、第 3の実施形態のスイッチング電源装置の構成を示す回路図である。
[図 10]図 10は、発振信号の立上り検出回路と立下り検出回路の具体的な回路例を 示す回路構成図である。
[図 11]図 11は、補助卷線電圧 Vbと立下り検出部の検出信号と発振器の出力信号と サンプリング信号 S&H1, S&H2の変化を示すタイムチャートである。
[図 12]図 12 (A)は実施形態 2のスイッチング電源装置における各部の信号や電圧の 変化の一例、図 12 (B)は実施形態 3のスイッチング電源装置における各部の信号や 電圧の変化の一例を示すタイムチャートである。
符号の説明
[0017] 10 スイッチング電源装置
11 ダイオード ·ブリッジ回路
12 スイッチング制御回路
12A 立下り検出部
12B 1段目サンプルホールド、部
12C 2段目サンプノレホーノレド咅
12D 信号切替え部
12E 誤差増幅回路
12F 駆動パルス生成部
発明を実施するための最良の形態
[0018] 以下、本発明の実施の形態を図面に基づいて説明する。
<実施形態 1 >
図 1は、本発明の第 1の実施の形態のスイッチング電源装置の構成を示す回路図 である。
[0019] この実施の形態のスイッチング電源装置 10は、交流電圧 (AC)を整流し直流電圧 に変換するダイオード 'ブリッジ回路 11および平滑用コンデンサ C1と、一次卷線 Np および補助卷線 Nbと二次卷線 Nsとを有するトランス T1と、このトランス T1の一次卷 線 Npと直列に接続されたスイッチング 'トランジスタ TrOと、補助卷線 Nbの端子間電 圧を分圧する抵抗 Rl, R2と、抵抗 Rl, R2で分圧されたフィードバック電圧 VFBに応 じて上記スイッチング 'トランジスタ TrOを駆動するスイッチング制御回路 12とを有す る。特に限定されるものではないが、スイッチング制御回路 12は、単結晶シリコン基 板のような 1個の半導体チップ上に半導体集積回路として形成される。
[0020] 上記トランス T1の二次側には二次卷線 Nsと直列に接続された整流用ダイオード D 1と、このダイオード D1の力ソード端子と二次卷線 Nsの他方の端子との間に接続さ れた平滑用コンデンサ C2とが設けられ、一次卷線 Npに間歇的に電流を流すことで 二次卷線 Nsに誘起される交流電流を整流し平滑することによって一次卷線 Npと二 次卷線 Nsとの卷線比に応じた直流電圧 Voutを出力する。
[0021] スイッチング制御回路 12は、フィードバック電圧 VFBを監視して補助卷線電圧 Vb の立下りを検出する立下り検出部 12Aと、所定の周期でフィードバック電圧 VFBをサ ンプリングする 1段目サンプルホールド部 12Bと、サンプリングされた電圧を 1周期ご とに交互にサンプリングする 2つのサンプリング回路を有する 2段目サンプルホールド 部 12Cと、上記 2つのサンプリング回路のうちホールド状態にあるサンプリング回路の 電圧を選択して誤差信号として出力する信号切替え部 12Dと、誤差信号と所定の参 照電圧 Vref2との電位差を増幅する誤差増幅回路 12Eと、この誤差増幅回路 12Eの 出力に応じて上記スイッチング 'トランジスタ TrOをオン、オフさせるスイッチング 'パル スを生成する駆動パルス生成部 12Fとを備える。
[0022] 駆動パルス生成部 12Fは、所定の周波数の三角波を発生する発振器 OSC2と、該 発振器 OSC2の出力と上記誤差増幅回路 12Eの出力とを比較するコンパレータ CP M2と、インバータ G1と抵抗 R3および容量 C3からなる CR時定数回路と ANDゲート G2とを有しコンパレータ CPM1の出力の変化を検出してパルスを生成するワンショッ トパルス生成回路と、生成されたパルスによってセットされるフリップフロップ FF3と、 上記スイッチング ·トランジスタ TrOのェミッタ電圧と所定の参照電圧 Vrefiとを比較す るコンパレータ CPM3を備える。コンパレータ CPM3の出力は上記フリップフロップ F F3のリセット端子に入力される。
[0023] これよつて、フリップフロップ FF3が ANDゲート G2の出力によりセットされるとスイツ チング 'トランジスタ TrOがオン状態にされて一次卷線 Npに電流が流され、フリップフ ロップ FF3がコンパレータ CPM3の出力によりリセットされるとスイッチング 'トランジス タ TrOがオフ状態にされて一次卷線 Npの電流が遮断される。これを繰り返すことによ り、一次卷線 Npに間歇的な電流が流される。このとき、上記フィードバック電圧 VFB が低 、とスイッチング 'トランジスタ TrOがオフ力もオンに移行するタイミングを早くして オンされている時間を長くし、フィードバック電圧 VFBが高くなるとスイッチング 'トラン ジスタ TrOがオフからオンに移行するタイミングを遅くしてオンされる時間が短くなるよ うに、トランジスタ TrOの駆動パルスが制御されることによって、所定のレベルの出力 電圧 Voutがトランス T1の二次側に発生される。駆動パルス生成部 12Fの構成と動 作は公知のものと同様であるので、詳しい説明は省略する。
[0024] 立下り検出部 12Aは、フィードバック電圧 VFBの立下りすなわち補助卷線電圧 Vb の立下りを検出する微分回路など力 なる立下り検出回路 DIFと、その検出信号と所 定の参照電圧 Vreflとを比較するコンパレータ CMP1と、コンパレータ CMP1の出力 によって出力が反転されるトグル型フリップフロップ FF1と、コンパレータ CMP1の出 力端子と接地点との間に逆方向接続されたツエナーダイオード Dzとを備える。ダイォ ード Dzは、微分回路が波形の立上り部分を検出することによって生成される負のパ ルスを消去するためのものである。ツエナーダイオード Dzは、立下り検出回路 DIFと コンパレータ CMP 1との間に設けても良！、。
[0025] 1段目サンプルホールド部 12Bは、発振器 OSC1と、その発振信号によってオン、 オフされるスイッチング素子 SW1と、このスイッチング素子 SW1がオンされて!、る期 間のフィードバック電圧 VFBを取り込むサンプリング容量 Cslと力もなる。特に限定さ れるものでないが、この実施例では、発振器 OSC1の発振周波数は、上記駆動パル ス生成部 12Fの発振器 OSC2の発振周波数 (例えば 100kHz)の 10倍程度の周波 数 (例えば 1MHz)とされている。発振器 OSC1の発振周波数を発振器 OSC2の発 振周波数の好ましくは 5倍以上、より好ましくは 10倍以上、さらに好ましくは 20倍以上 とすること〖こより、図 8に示されて ヽる補助卷線電圧 Vbの電圧持続期間 Thの 2/3の ポイントよりもダイオードに流れる電流が 0になるポイントに近いポイントで電圧をサン プリングすることが容易となる。
[0026] 2段目サンプルホールド部 12Cは、上記 1段目サンプルホールド部 12Bの出力ノー ド N1に接続されたスイッチング素子 SW2, SW3と、スイッチング素子 SW2がオンさ れている期間の 1段目サンプルホールド部 12Bの出力電位を取り込むサンプリング 容量 Cs2と、スイッチング素子 SW3がオンされている期間の 1段目サンプルホールド 部 12Bの出力電位を取り込むサンプリング容量 Cs3とからなる。スイッチング素子 SW 2, SW3は、立下り検出部 12Aのフリップフロップ FF1の出力 Qと ZQによって、波形 の立下りを検出するたびに交互にオンされ、スイッチング素子 SW2, SW3がオンさ れている期間の 1段目サンプルホールド部 12Bのホールド電位をサンプリング容量 C s2と Cs3に交互に取り込むように制御される。 ZQは Qの逆相信号である
[0027] 信号切替え部 12Dは、上記サンプリング容量 Cs2, Cs3と出力ノード N4との間に接 続されたスイッチング素子 SW4, SW5力らなる。このうちスイッチング素子 SW5は立 下り検出部 12Aのフリップフロップ FF1の出力 Qによって、また SW4はその反転信号 によって、それぞれオン、オフ動作される。つまり、 SW4は SW2と相補的〖こ、また SW 5は SW3と相補的にオン、オフされる。これにより、信号切替え部 12Dは、サンプリン グ容量 Cs2が 1段目サンプルホールド部 12Bの出力電位の取り込みを終えた後、ホ 一ルド状態になっているときの電圧と、サンプリング容量 Cs3が 1段目サンプルホー ルド部 12Bの出力電位の取り込みを終えた後、ホールド状態になっているときの電圧 とを交互に出力する。
[0028] 次に、上記立下り検出部 12A〜信号切替え部 12Dの動作を、図 2および図 3を用 いて説明する。図 2および図 3は図 1の回路の内部の信号や電圧の変化を示すタイ ムチャートであり、図 2は図 3のタイムチャートにおける一部の期間を拡大して示す。
[0029] 図 2において、（A)はフィードバック電圧 VFBすなわち補助卷線電圧 Vb、（B)は 1 段目サンプルホールド部 12B内の発振器 OSC1の出力、（C)は二次側ダイオード D 1に流れる電流 Id、 (D)は 1段目サンプルホールド部 12Bから 2段目サンプルホール ド部 12Cへ供給されるサンプルホールド信号 VS&HOである。
[0030] また、図 3において、（A)はフィードバック電圧 VFBすなわち補助卷線電圧 Vb、（B )は二次側ダイオード D1に流れる電流 Id、 (C)は立下り検出部 12Aから 2段目サン プルホールド部 12Cヘサンプリング Zホールド制御信号 SHCとして供給されるフリツ プフロップ FF1の出力 Q、 (D)および（E)は 2段目サンプルホールド部 12Cから信号 切替え部 12Dへ供給されるサンプルホールド信号 VS&H1, VS&H2である。なお、図 2および図 3では補助卷線電圧 Vbを単純化して示してある。
[0031] 図 1の実施の形態におけるスイッチング制御回路 12では、図 2に示すように、発振 器 OSC1の出力の立下りタイミング tlで 1段目サンプルホールド部 12B内のスィッチ ング素子 SW1がオフされ、直前のサンプリング容量 Cslの電圧をホールドする。そし て、このタイミング tlは、補助卷線電圧 Vbが立ち下がるとともに二次側ダイオード D1 に流れる電流 Idが 0になるタイミング t2の直前である。スイッチング素子 SW1は伝達 される電圧の低下を避けるため、スイッチング制御回路 12を構成するトランジスタとし て MOSFETが用いられる場合つまり CMOS集積回路として形成される場合、 Pチヤ ネル MOSFETと Nチャネル MOSFETとを並列に接続したトランスミッションゲートに より構成するのが望ましい。
[0032] この Cslのホールド電圧が、立下り検出部 12Aのフリップフロップ FF1の出力 Qす なわちサンプリング Zホールド制御信号 SHCが変化するタイミング t21, t22……（図 3参照）で、 2段目サンプルホールド部 12Cのスイッチング素子 SW2, SW3が交互に オンまたはオフされることにより、サンプリング容量 Cs2, Cs3に交互にサンプリング & ホールドされ、その電圧がホールド状態の期間に信号切替え回路 12Dによって誤差 増幅回路 12Eへ供給される。
[0033] 理想的には、補助卷線電圧 Vbの立下がり時点の電圧 Vbをサンプリングして誤差 増幅回路 12Eへ供給すべきであるが、補助卷線電圧 Vbの立下がりを微分回路で検 出してサンプリング 'タイミングとすると、回路の遅延によりサンプリング動作が遅れて しま 、、二次側ダイオード D1に流れる電流 Id力^になるタイミングでサンプリングする ことができない。しかるに、この実施形態のスイッチング'レギユレータでは、発振器 O SC1の出力で補助卷線電圧 Vbを 1段目サンプルホールド部 12Bでサンプリングする ことで遅延して、それを補助卷線電圧 Vbの立下がりを検出した時点で 2段目サンプ ルホールド部 12Cでサンプリングするため、サンプリング信号 SHCが遅れたとしても 実質的に時間的な遅れのないサンプリングが可能となる。
[0034] <実施形態 2>
図 4は、本発明の第 2の実施の形態のスイッチング電源装置の構成を示す回路図 である。
この実施の形態のスイッチング電源装置 10は、ダイオード 'ブリッジ回路 11を省略 して直接直流電圧を入力とする構成とするとともに、 1段目サンプルホールド部 12Bと 2段目サンプルホールド部 12Cと信号切替え部 12Dを 2系統設けたものである。
[0035] 図 1の実施形態では、フィードバック電圧 VFBの電圧が変動した場合、スイッチング 素子 SW1の通流率が変化する。それによつて、 OSC1によりフィードバック電圧 VFB を遅延すなわち VFBの立下り直前の補助卷線電圧値をホールドできなくなることが考 えられる。つまり、補助卷線電圧が下降する途中や、下降後の電圧値をホールドして しまう可能性がある。そこで、 1段目サンプルホールド部 12Bと 2段目サンプルホール ド部 12Cと信号切替え部 12Dを 2系統設け、一方を OSC 1の正相の信号で動作させ 、他方を OSC1の逆相の信号で動作させるようにしたものである。これにより、 2段目 サンプルホールド部 12Cの一方のサンプルホールド回路（SW2a, Cs2a, SW3a, C s3a)で所望の電圧値をホールドできなくても、 2段目サンプルホールド部 12Cの他方 のサンプルホールド回路（SW2b, Cs2b, SW3b, Cs3b)で所望の電圧値をホール ドすることがでさるよう〖こなる。
[0036] さらに、信号切替え部 12Dには、これら 2つの系統でホールドされた電圧を選択す るスイッチング素子 SW4a, SW5aおよび SW4b, SW5bと、 2つの系統のホールド電 圧を比較するコンパレータ CMP5と、その出力信号によっていずれの系統でサンプリ ングされた電圧を後段の誤差増幅回路 12Eの入力信号とする力選択するためのスィ ツチング素子 SW6, SW7が設けられている。補助卷線電圧の立下り直前の電圧値 をホールドできて!/、る方が電圧値が高!、と!/、うこととなるので、その状況をコンパレー タ CMP5で判定することによってスイッチング素子 SW6, SW7を切り替える仕組みと なっている。これによつて、補助卷線電圧の立下り（二次側ダイオード電流）が 0にな る直前の値をホールドでき、その値に応じてフィードバック制御を行なうことで、正確 な定電圧制御を可能とすることができる。
[0037] なお、上記の実施形態では、サンプルホールド部 12Cの前段にフィードバック電圧
(補助卷線電圧）を所定の発振信号でサンプリングを行なうサンプルホールド部 12B を設けているが、これに限定されるものでなぐ補助卷線の立ち下がり直前の電圧波 形を保持できる手段であれば例えばバッファアンプを多段接続した保持回路などど のような形式の回路で構成しても良い。また、上記の実施形態では、補助卷線電圧 V bを抵抗分割した電圧をフィードバック電圧として ヽるが、補助卷線電圧 Vbをそのま まフィードバック電圧としても良 、。
[0038] また、第 1の実施形態では、 1段目サンプルホールド部 12Bと駆動パルス生成部 12 Fにそれぞれ発振器 OSC1, OSC2を設けている力 発振器 OSC2の代わりに分周 器を設けて、発振器 OSC1で生成された信号を分周した信号を用いるようにしてもよ い。さら〖こ、第 1および第 2の実施形態では、スイッチング 'トランジスタ TrOを外付け 素子で構成して ヽるが、スイッチング制御回路 12が形成されて ヽる半導体チップ上 に形成されたオンチップの素子を用いても良い。
[0039] <実施形態 3 >
次に、本発明に係るスイッチング電源装置の第 3の実施の形態を説明する。前記第 2実施形態のスイッチング電源装置にぉ 、ては、 1段目サンプルホールド部 12Bのサ ンプリング用スイッチング素子 SWla, SWlbをオン'オフ制御する信号に、発振器 O SC1の出力とその反転信号 (共にデューティ 50%)を用いて交互にサンプルホール ド動作をさせている。
[0040] そのようにした場合、サンプルホールド制御信号のパルス幅が比較的広 、ため、補 助卷線端子電圧 Vbが立下り始めて力 立下り検出部 12Aの検出信号が生成される までの間に制御信号の立下りによるホールドタイミングが来たときに、立下りの途中の 変化の大きな電圧をホールドしてしまい、安定した出力電圧制御が困難になる。第 3 の実施形態は、そのような不具合を回避して、より安定した出力電圧制御を可能にす るものである。以下、第 3の実施形態を、図 9を用いて説明する。
[0041] 図 9は、第 3の実施形態のスイッチング電源装置の構成を示す回路図である。 本 実施形態のスイッチング電源装置は、図 4の第 2実施形態のスイッチング電源装置と ほぼ同様な構成を有する。図 4の第 2実施形態のスイッチング電源装置との差異は、 1段目サンプルホールド部 12Bのサンプリング用スイッチング素子 SWla, SWlbを オン'オフ制御するサンプリング信号 S&H1, S&H2を生成する回路に、発振器 OS C1の出力ではなぐ OSC1の出力の立ち上がりを検出する立上り検出回路 13aと O SC1の出力の立ち下がりを検出する立下り検出回路 13bを用いている点にある。サ ンプリング信号生成回路は、以下に説明する条件を満たす信号を生成するならば、 立上り検出回路 13aと立下り検出回路 13bに限定されるものでない。
[0042] 図 10には、立上り検出回路 13aと立下り検出回路 13bの具体的な回路例が示され ている。
この実施例では、奇数個のインバータと RC時定数回路とが直列形態に接続され発 振器 OSC1の出力を遅延する遅延回路 DLY1と、発振器 OSC1の出力信号と遅延 回路 DLY1で遅延された信号とを入力とする ANDゲート回路 G1とによって立上り検 出回路 13aが構成されている。また、発振器 OSC1の出力信号を反転する初段のィ ンバータと、奇数個のインバータと RC時定数回路とが直列形態に接続された遅延回 路 DLY2と、初段のインバータの出力信号と遅延回路 DLY2で遅延された信号とを 入力とする ANDゲート回路 G2とによって立下り検出回路 13bが構成されている。
[0043] 上記立上り検出回路 13aと立下り検出回路 13bはワンショットパルス生成回路であり 、このうち立上り検出回路 13aは発振器 OSC1の出力信号の立上りに同期し遅延回 路 DLY1の遅延時間 tdlに相当するパルス幅を有する立上り検出信号をサンプリン グ信号 S&H1として生成する。立下り検出回路 13bは発振器 OSC1の出力信号の 立下りに同期し遅延回路 DLY2の遅延時間 td2に相当するパルス幅を有する立下り 検出信号をサンプリング信号 S&H2として生成する。上記立上り検出回路 13aと立 下り検出回路 13bは、それらを構成する遅延回路 DLY1と遅延回路 DLY2の抵抗や 容量に外付け素子を用いたり、抵抗値、容量値を可変に構成したりしておくことによ つて、遅延時間が調整可能な回路とすることができる。
[0044] 図 11には、補助卷線電圧 Vbと、立下り検出部 12Aの検出信号（図 9の FF1の入力 信号) FDと、発振器 OSC1の出力信号と、上記サンプリング信号 S&H1, S&H2の 変化のタイミングが示されている。図 11において、符号 tOはダイオード D1に流れる 電流が「0」になるタイミングである。発振器 OSC1は発振器 OSC2と非同期で動作す るため、発振器 OSC1の出力波形の位相は補助卷線電圧 Vbの波形に対して少しず つずれて行く。図 11はこのうちサンプリング信号 S&H2の立下りのタイミングがダイォ ード D1に流れる電流が「0」になるタイミング tOに一致した状態を示して 、る。
[0045] 本発明者らがシミュレーション等を行なって詳しく検討したところ、ダイオード DI 流れる電流が「0」になるタイミング tOから立下り検出部 12Aの検出信号 FDが立ち上 力 ¾タイミング tlまでの時間を Tl、サンプリング信号 S&H1の立下りから S&H2の 立上りまでの時間を Τ2とおくと、 Τ2>Τ1となるように Τ2を設定するのが望ましいこと が分力つた。これとは逆に Τ2く T1となるように Τ2を設定すると、タイミング tO〜tlの 間の、ダイオード D1の電流が「0」になった後の補助卷線電圧 Vbの値をサンプルし てしまい、ダイオード D1の電流が「0」になる直前の補助卷線電圧 Vbをサンプルする ことができない。また、ダイオード D1の電流が「0」となった後の補助卷線電圧値は急 激に降下するため、その値をサンプルすることになると、所望の値に対し、大きく低下 した値をサンプルしてしまうためである。そこで、この実施例では、 T2>T1となるよう に設定することとした。
[0046] なお、上記 T1は、立下り検出部 12Aが補助卷線端子電圧 Vbに含まれるノイズを 検出しないように設定される。上記 T2は、発振器 OSC1の周波数と前記遅延回路 D LY1の遅延時間 tdlを適宜選択することにより設定することができる。具体的には、 遅延回路 DLY1を構成する RC時定数回路の抵抗と容量の値を変えることで遅延時 間 tdlを所望の値に設定することができる。
[0047] 次に、上記のような構成を有する実施形態 3が、 1段目サンプルホールド部 12Bに おけるサンプリング信号に発振器 OSC1の出力を用いている実施形態 2よりも望まし い理由を説明する。
[0048] 図 12 (A)には実施形態 2のスイッチング電源装置における各部の信号や電圧の変 化の一例が、また図 12 (B)には実施形態 3のスイッチング電源装置における各部の 信号や電圧の変化の一例が示されている。図 12において、（h)は (g)のサンプリング 信号 S&H1により容量 Cslaにサンプルホールドされる電圧 VS&H1、 (1)は（k)のサ ンプリング信号 S&H2により容量 Cslbにサンプルホールドされる電圧 VS&H2であり 、 S&H1, S&H2のハイレベルの期間に入力電圧 Vbが容量 Csla, Cslbに取り込 まれ、 S&H1, S&H2のロウレベルの期間は直前の電圧をホールドする。
[0049] さらに、電圧 VS&H1は（d) , (e)の信号 S&H3, S&H4によりサンプリングされて、（ i) , (j)の電圧 VS&H3, VS&H4となり、電圧 VS&H2は（d) , (e)の信号 S&H5, S&H 6によりサンプリングされて、（m) , (n)の電圧 VS&H5, VS&H6となる。そして、電圧 V S&H3, VS&H4は信号切替え部 12Dのスィッチ SW4a, SW5aによってホールド部分 が選択（抽出）され、また電圧 VS&H5, VS&H6はスィッチ SW4b, SW5bによってホ 一ルド部分が選択 (抽出）され、コンパレータ CMP5へ供給される。
[0050] 図 12の例では、 （j)の電圧 VS&H4の T3の部分と（i)の電圧 VS&H3の T4の部分、（ n)の電圧 VS&H6の T3の部分と（m)の電圧 VS&H5の T4の部分が CMP5へ供給さ れる。これより、コンパレータ CMP5には、急激に変化したりしないほぼ一定の電圧が 供給され、安定した判定が行われることが分かる。そして、コンパレータ CMP5により VS&H3と VS&H5、 VS&H4と VS&H6とが交互に比較され、スィッチ SW6, SW7によつ て大きい方が選択されて後段の誤差増幅回路 12Eへ供給される。
[0051] ここで、サンプリング信号 S&H1, S&H2は、図 12 (A)では（g) , (k)に示すように 発振器 OSC1の出力と同じデューティ 50%の同相信号と逆相信号であり、図 12 (B) では発振器 OSC1の出力とその逆相信号に同期したパルス幅の小さな信号である。
[0052] 図 12 (A)で問題となるのは、（k)の信号 S&H2によりサンプルホールドした電圧 VS &H2を（d) , (e)の信号 S&H5, S&H6によりサンプルホールドする際に、これらのタ イミングが重なったとすると、 (m) , (n)のように、（1)の電圧 VS&H2が減少している途 中の電圧値をホールドしてしまうおそれがある。
[0053] 一方、図 12 (B)では、 (g) , (k)の信号 S&H 1, S&H2をパルス幅の狭いパルスと し、前述したように T2>T1となるように回路を設計してされているため、信号 S&H2 と S&H5, S&H6のタイミングが極力重ならないようにすることができ、それによつて 電圧 VS&H2が減少している途中の電圧値をホールドするのを回避することができる。
[0054] 図 12の場合、コンパレータ CMP5で（h) , (1)の丸印内の電圧値を比較して、（h) の電圧を選択する。図 12 (A)では、補助卷線電圧 Vbから見た場合、立下り途中の 電圧値をホールドすることになつてしまうことになる。図 12 (B)では、立下り直前の電 圧値をホールドすることができる。そのため、図 12 (o)に示すように、誤差アンプ入力 となる信号切替え部出力では、実施形態 2と実施形態 3とでは Δνの電位差が生じて しまう。
[0055] 実施形態 3では、補助卷線電圧 Vbの立下り前の電圧値をサンプリングできたものと 、立下り途中や立下り後の電圧値をサンプリングしたものを分別し、立下り前の電圧 値をサンプリングした信号をフィードバック信号として採用することができる。その結果 、実施形態 3の方が実施形態 2よりも高い精度で、ダイオードの電流が「0」になって 補助卷線電圧が下がり始める直前の電圧を検出することができるようになる。
[0056] なお、この第 3実施形態でも、 1段目サンプルホールド部 12Bと駆動パルス生成部 1 2Fにそれぞれ発振器 OSC1, OSC2を設けている力 発振器 OSC2の代わりに分 周器を設けて、例えば外部から供給される発振信号を分周した信号を、上記立上り 検出回路 13aと立下り検出回路 13bに入力してサンプリング信号 S&H1, S&H2を 生成するように構成してもよ ヽ。
[0057] 以上、本発明の実施形態について説明したが、第 1〜第 3の実施の形態で具体的 に示した構成は、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
[0058] さらに、本発明は、他励式スイッチング電源装置に限定されず自励式のスィッチン グ電源装置にも利用することができる。

Claims

請求の範囲
[1] 一次側に補助卷線を有する電圧変換用のトランスと、スイッチング制御回路を備え たスイッチング電源装置であって、
上記スイッチング制御回路は、上記補助卷線の端子電圧の立下りを検出する検出 回路を備え、
上記検出回路の検出タイミングに基づ 、て上記スイッチング電源装置の二次側整 流用ダイオードに流れる電流が 0になる直前での上記補助卷線の端子電圧に基づ V、て上記トランスの一次側卷線に接続されたスイッチング 'トランジスタを制御するスィ ツチング電源装置。
[2] 上記検出回路は微分回路を備え、この微分回路によって上記補助卷線の端子電 圧の立下りを検出する請求項 1に記載のスイッチング電源装置。
[3] 上記補助卷線の端子電圧の立下り直前の電圧を保持させる保持手段と、上記検出 回路の検出出力に基づ!/、て上記保持手段で保持された電圧のサンプリングを行なう サンプルホールド回路とを有する請求項 1または 2に記載のスイッチング電源装置。
[4] 上記スイッチング制御回路は内部発振器を備え、上記スイッチング電源装置の上 記補助卷線の端子電圧を上記内部発振器の周波数によりサンプルホールドし、上記 端子電圧の立下り時のタイミングよりも 1クロック前にサンプルホールドされた電圧値 により、上記スイッチング電源装置を制御する請求項 3に記載のスイッチング電源装 置。
[5] 上記内部発振器の発振周波数は、スイッチング電源装置のスイッチング周波数の 5 倍以上である請求項 4に記載のスイッチング電源装置。
[6] 上記サンプルホールド回路は、上記保持手段に保持された電圧のサンプリングを 行なう第 1サンプルホールド手段と、上記保持手段に保持された電圧のサンプリング を行なう第 2サンプルホールド手段とを備え、上記第 1サンプルホールド手段と第 2サ ンプルホールド手段は上記検出回路の検出出力に基づいて 1周期ごとに交互に上 記保持手段に保持された電圧のサンプリングを行なうように構成されて ヽる請求項 5 に記載のスイッチング電源装置。
[7] 上記保持手段は、所定の周波数の発振信号に基づ!、て上記補助卷線の端子電圧 に応じた電圧のサンプリングを行なう前段サンプルホールド回路である請求項 5また は 6に記載のスイッチング電源装置。
[8] 上記スイッチング制御回路は、上記サンプルホールド回路によりサンプリングされた 電圧と所定の電圧とを比較して電位差に応じた電圧を出力する誤差増幅回路と、上 記第 1サンプルホールド手段と第 2サンプルホールド手段によりサンプリングされホー ルドされている電圧を交互に上記誤差増幅回路へ伝達する信号切替え回路とをさら に備える請求項 5に記載のスイッチング電源装置。
[9] 上記スイッチング制御回路は、上記誤差増幅回路から出力される電圧に応じたスィ ツチング制御信号を生成する信号生成回路をさらに備え、上記信号生成回路により 生成されたスイッチング制御信号によって上記スイッチング 'トランジスタがオン、オフ 動作されて上記トランスの一次側卷線に電流を流す請求項 8に記載のスイッチング 電源装置。
[10] 上記検出回路は、上記微分回路の出力と所定の電圧とを比較する電圧比較回路と 、この電圧比較回路の出力によって出力が反転するフリップフロップ回路と、を備える 請求項 2に記載のスイッチング電源装置。
[11] 所定の周波数の発振信号に基づいて上記補助卷線の端子電圧に応じた電圧のサ ンプリングを行なう第 1サンプルホールド回路と、上記検出回路の検出出力に基づい て上記第 1サンプルホールド回路にホールドされている電圧のサンプリングを行なう 第 2サンプルホールド回路とを有し、
上記第 2サンプルホールド回路は、上記第 1サンプルホールド回路のホールド電圧 のサンプリングを行なう第 1サンプルホールド手段と、上記第 1サンプルホールド回路 のホールド電圧のサンプリングを行なう第 2サンプルホールド手段とを備え、
上記第 1サンプルホールド手段と第 2サンプルホールド手段は、上記フリップフロッ プ回路の正相と逆相の出力によって 1周期ごとに交互に上記第 1サンプルホールド 回路にホールドされている電圧のサンプリングを行なうように構成されている請求項 1 0に記載のスイッチング電源装置。
[12] 上記スイッチング制御回路は、上記第 2サンプルホールド回路によりサンプリングさ れた電圧と所定の電圧とを比較して電位差に応じた電圧を出力する誤差増幅回路と 、上記第 1サンプルホールド手段と第 2サンプルホールド手段によりサンプリングされ ホールドされている電圧を交互に上記誤差増幅回路へ伝達する信号切替え回路と をさらに備える請求項 11に記載のスイッチング電源装置。
[13] 上記スイッチング制御回路は、上記誤差増幅回路から出力される電圧に応じたスィ ツチング制御信号を生成する信号生成回路をさらに備え、上記信号生成回路により 生成されたスイッチング制御信号によって上記スイッチング 'トランジスタがオン、オフ 動作されて上記トランスの一次側卷線に電流を流す請求項 12に記載のスイッチング 電源装置。
[14] 上記保持手段は、所定の周波数の発振信号に基づ!、て上記補助卷線の端子電圧 に応じた電圧のサンプリングを行なう前段サンプルホールド回路であり、
上記前段サンプルホールド回路は、所定の周波数の発振信号に基づ!、て上記補 助卷線の端子電圧に応じた電圧のサンプリングを行なう第 1サンプルホールド手段と 、上記発振信号の逆相の信号に基づ!、て上記補助卷線の端子電圧に応じた電圧の サンプリングを行なう第 2サンプルホールド手段とを有し、
上記サンプルホールド回路は上記検出回路の検出出力に基づいて上記第 1サン プルホールド手段にホールドされている電圧のサンプリングを行なう第 3および第 4サ ンプルホールド手段と、上記検出回路の検出出力に基づいて上記第 2サンプルホー ルド手段にホールドされている電圧のサンプリングを行なう第 5および第 6サンプルホ 一ルド手段とを有し、
上記第 3と第 4サンプルホールド手段は 1周期ごとに交互にサンプリング動作を行な い、上記第 5と第 6サンプルホールド手段は 1周期ごとに交互にサンプリング動作を行 ない、上記第 3または第 4サンプルホールド手段にホールドされている電圧と、上記 第 5または第 6サンプルホールド手段にホールドされている電圧のうち高い方の電圧 が、サンプルホールド回路の出力として選択される請求項 3に記載のスイッチング電 源装置。
[15] 一次側に補助卷線を有する電圧変換用のトランスの一次側卷線に流れる電流をス イッチング制御して、上記トランスの二次側卷線に流れる電流を整流用ダイオードで 整流し、平滑用コンデンサで平滑して二次側電圧として出力するスイッチング電源装 置を構成する電源制御用半導体集積回路であって、
上記補助卷線の端子電圧の立下りを検出する検出回路を備え、
上記検出回路の検出タイミングに基づいて上記整流用ダイオードに流れる電流が
0になる直前での上記補助卷線の端子電圧に基づいて上記トランスの一次側卷線に 接続されたスイッチング 'トランジスタを制御する電源制御用半導体集積回路。
[16] 上記検出回路は微分回路を備え、この微分回路によって上記補助卷線の端子電 圧の立下りを検出する請求項 15に記載の電源制御用半導体集積回路。
[17] 上記補助卷線の端子電圧の立下り直前の電圧を保持させる保持手段と、上記検出 回路の検出出力に基づいて上記保持手段に保持された電圧のサンプリングを行なう サンプルホールド回路とを有する請求項 15または 16に記載の電源制御用半導体集 積回路。
[18] 上記保持手段は、所定の周波数のパルス信号に基づ!、て上記補助卷線の端子電 圧に応じた電圧のサンプリングを行なう前段サンプルホールド回路であり、
上記前段サンプルホールド回路は、所定の周波数の第 1パルス信号に基づいて上 記補助卷線の端子電圧に応じた電圧のサンプリングを行なう第 1サンプルホールド手 段と、上記第 1パルス信号と同一周波数で位相の異なる第 2パルス信号に基づいて 上記補助卷線の端子電圧に応じた電圧のサンプリングを行なう第 2サンプルホールド 手段とを有し、
上記サンプルホールド回路は上記検出回路の検出出力に基づいて上記第 1サン プルホールド手段にホールドされている電圧のサンプリングを行なう第 3サンプルホ 一ルド手段と、上記検出回路の検出出力に基づいて上記第 2サンプルホールド手段 にホールドされている電圧のサンプリングを行なう第 4サンプルホールド手段とを有し 上記第 3サンプルホールド手段にホールドされて 、る電圧と、上記第 4サンプルホ 一ルド手段にホールドされている電圧のうち高い方の電圧力 上記サンプルホールド 回路の出力として選択され、
上記第 1パルス信号の立下りから上記検出回路の出力パルスの立上りまでの時間 を Tl、上記第 2パルス信号の立下りから上記第 1パルスの立上りまでの時間を Τ2と ぉ 、たとき、 Tl < T2となるように設定されて 、る請求項 17に記載の電源制御用半 導体集積回路。
[19] 上記サンプルホールド回路は、上記検出回路の検出出力に基づいて上記第 1サン プルホールド手段にホールドされている第 1電圧のサンプリングを行なう第 3および第 5サンプルホールド手段と、上記検出回路の検出出力に基づいて上記第 2サンプル ホールド手段にホールドされている第 2電圧のサンプリングを行なう第 4および第 6サ ンプルホールド手段とを有し、
上記第 3サンプルホールド手段は上記第 1電圧のサンプリング動作とホールド動作 を 1周期ごとに交互に繰り返し、
上記第 5サンプルホールド手段は上記第 3サンプルホールド手段のホールド中に 上記第 1電圧のサンプリング動作を、また第 3サンプルホールド手段のサンプリング中 にホールド動作を行な!/、、
上記第 4サンプルホールド手段は上記第 3サンプルホールド手段と並行して上記第 2電圧のサンプリング動作とホールド動作を交互に行ない、
上記第 6サンプルホールド手段は上記第 5サンプルホールド手段と並行して上記第 2電圧のサンプリング動作とホールド動作を交互に行ない、
上記第 3と第 4サンプルホールド手段にサンプリングされホールド中の電圧のうち高 い方の電圧と、上記第 5と第 6サンプルホールド手段にサンプリングされホールド中の 電圧のうち高い方の電圧力 上記サンプルホールド回路の出力として 1周期ごとに交 互に選択される請求項 18に記載の電源制御用半導体集積回路。
[20] 所定の周波数の発振信号を生成する発振回路もしくは所定の周波数の信号を分 周する分周回路と、上記発振回路もしくは分周回路の出力信号の立上りを検出する 立上り検出回路と、上記発振回路もしくは分周回路の出力信号の立下りを検出する 立下り検出回路と、を備え、上記第 1パルス信号は上記立上り検出回路の出力信号 であり、上記第 2パルス信号は上記立下り検出回路の出力信号である請求項 18また は 19に記載の電源制御用半導体集積回路。
[21] 一次側に補助卷線を有する電圧変換用のトランスと、スイッチング制御回路を備えた スイッチング電源装置であって、 上記スイッチング制御回路は、上記補助卷線の端子電圧の立下りを検出しパルス を出力する検出回路と、上記補助卷線の端子電圧の立下り直前の電圧を保持させる 保持手段と、上記検出回路の検出出力に基づいて上記保持手段で保持された電圧 のサンプリングを行なうサンプルホールド回路とを備え、
上記保持手段は、所定の周波数のパルス信号に基づ!、て上記補助卷線の端子電 圧に応じた電圧のサンプリングを行なう前段サンプルホールド回路であり、
上記前段サンプルホールド回路は、所定の周波数の第 1パルス信号に基づいて上 記補助卷線の端子電圧に応じた電圧のサンプリングを行なう第 1サンプルホールド手 段と、上記第 1パルス信号と同一周波数で位相の異なる第 2パルス信号に基づいて 上記補助卷線の端子電圧に応じた電圧のサンプリングを行なう第 2サンプルホールド 手段とを有し、
上記サンプルホールド回路は上記検出回路の検出出力に基づいて上記第 1サン プルホールド手段にホールドされている電圧のサンプリングを行なう第 3サンプルホ 一ルド手段と、上記検出回路の検出出力に基づいて上記第 2サンプルホールド手段 にホールドされている電圧のサンプリングを行なう第 4サンプルホールド手段とを有し 上記第 3サンプルホールド手段にホールドされて 、る電圧と、上記第 4サンプルホ 一ルド手段にホールドされている電圧のうち高い方の電圧力 上記サンプルホールド 回路の出力として選択され、
上記検出回路の出力パルスのタイミングに基づいて上記スイッチング電源装置の 二次側整流用ダイオードに流れる電流が 0になる直前での上記補助卷線の端子電 圧に基づ 、て上記トランスの一次側卷線に接続されたスイッチング 'トランジスタを制 御するようにされ、
上記第 1パルス信号の立下りから上記検出回路の出力パルスの立上りまでの時間 を Tl、上記第 2パルス信号の立下りから上記第 1パルスの立上りまでの時間を Τ2と ぉ 、たとき、 Tl < Τ2となるように設定されて 、るスイッチング電源装置。
上記サンプルホールド回路は、上記検出回路の検出出力に基づいて上記第 1サン プルホールド手段にホールドされている第 1電圧のサンプリングを行なう第 3および第 5サンプルホールド手段と、上記検出回路の検出出力に基づいて上記第 2サンプル ホールド手段にホールドされている第 2電圧のサンプリングを行なう第 4および第 6サ ンプルホールド手段とを有し、
上記第 3サンプルホールド手段は上記第 1電圧のサンプリング動作とホールド動作 を 1周期ごとに交互に繰り返し、
上記第 5サンプルホールド手段は上記第 3サンプルホールド手段のホールド中に 上記第 1電圧のサンプリング動作を、また第 3サンプルホールド手段のサンプリング中 にホールド動作を行な!/、、
上記第 4サンプルホールド手段は上記第 3サンプルホールド手段と並行して上記第 2電圧のサンプリング動作とホールド動作を交互に行ない、
上記第 6サンプルホールド手段は上記第 5サンプルホールド手段と並行して上記第 2電圧のサンプリング動作とホールド動作を交互に行ない、
上記第 3と第 4サンプルホールド手段にサンプリングされホールド中の電圧のうち高 い方の電圧と、上記第 5と第 6サンプルホールド手段にサンプリングされホールド中の 電圧のうち高い方の電圧力 上記サンプルホールド回路の出力として 1周期ごとに交 互に選択される請求項 21に記載のスイッチング電源装置。
[23] 上記スイッチング制御回路は、上記サンプルホールド回路によりサンプリングされた 電圧と所定の電圧とを比較して電位差に応じた電圧を出力する誤差増幅回路と、上 記第 3または第 5サンプルホールド手段にホールドされて 、る電圧と、上記第 4または 第 6サンプルホールド手段にホールドされている電圧のうち高い方の電圧を上記誤 差増幅回路へ伝達する信号切替え回路とをさらに備える請求項 22に記載のスィッチ ング電源装置。
[24] 上記スイッチング制御回路は、上記誤差増幅回路から出力される電圧に応じたスィ ツチング制御信号を生成する信号生成回路をさらに備え、上記信号生成回路により 生成されたスイッチング制御信号によって上記スイッチング 'トランジスタがオン、オフ 動作されて上記トランスの一次側卷線に電流を流す請求項 23に記載のスイッチング 電源装置。
[25] 所定の周波数の発振信号を生成する発振回路もしくは所定の周波数の信号を分 周する分周回路と、上記発振回路もしくは分周回路の出力信号の立上りを検出する 立上り検出回路と、上記発振回路もしくは分周回路の出力信号の立下りを検出する 立下り検出回路と、を備え、上記第 1パルス信号は上記立上り検出回路の出力信号 であり、上記第 2パルス信号は上記立下り検出回路の出力信号である請求項 21ない し 24の 、ずれかに記載のスイッチング電源装置。
上記立上り検出回路と上記立下り検出回路は、それぞれ信号遅延手段と、該信号 遅延手段を通過した信号と通過する前の信号とを入力信号とする論理積ゲート回路 と、を備える請求項 25に記載のスイッチング電源装置。
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