JP2009278718A

JP2009278718A - 電圧検出回路およびスイッチング電源装置

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Publication number: JP2009278718A
Application number: JP2008125440A
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Inventors: Takeshi Sato; 武史佐藤
Original assignee: Mitsumi Electric Co Ltd
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Filing date: 2008-05-13
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Abstract

【課題】電位差の大きな電圧が印加される検出点で電圧検出を行う場合でも、検出素子を高耐圧にする必要がなく、さらに、高精度な電圧検出を行うことの可能な電圧検出回路、また、これを用いたスイッチング電源装置を提供する。
【解決手段】検出ノードＡと基準電位との間に第３抵抗Ｒ３、第１抵抗Ｒ１、第２抵抗Ｒ２、第１スイッチＳＷ１１を接続し、検出回路２１の入力端子を結節点Ｃに接続する。また、結節点Ｂと検出回路２１の入力端子との間に第２スイッチＳＷ１２を設ける。そして、検出ノードＡの電圧に基づいて高電圧が印加される期間には、第１スイッチＳＷ１１をオン、第２スイッチＳＷ１２をオフとし、検出ノードＡに低い電圧が印加される期間には、第１スイッチＳＷ１１がオフ、第２スイッチＳＷ１２がオンされるように構成する。
【選択図】図１

Description

この発明は、検出ノードから電圧を導いて電圧検出を行う電圧検出回路、並びに、この電圧検出回路の電圧出力に基づいてスイッチング素子の制御動作が行われるスイッチング電源装置に関する。

例えば、フライバック方式のスイッチング電源装置において、図６に示すように、パワーＭＯＳＦＥＴなどからなる同期整流素子ＳＷ５２のドレイン・ソース間電圧Ｖｄｓ５２を検出し、この電圧に基づいて同期整流素子ＳＷ５２のオン・オフ制御を行う構成を採用したものがある。

このようなスイッチング電源装置においては、図７のタイムチャートに示すように、同期整流素子ＳＷ５２がオフ状態のとき（ゲート電圧Ｖｇｓ５２がローレベルのとき）には同期整流素子ＳＷ５２のドレイン端子の電圧Ｖｄｓ５２が、出力電圧Ｖｏと入力電圧Ｖｉｎの巻線比分の電圧Ｖｉｎ／Ｎとが加わった高電圧となる。

一般に、上記のような高電圧が印加される検出点の電圧検出を行うには、検出回路５１を高耐圧の素子から構成したり、或いは、図６に示すように、分圧回路Ｒ５１，Ｒ５２やプルダウン抵抗を用いて降下させた電圧を検出回路５１に入力して検出したりする方法が用いられる。

特許文献１には、出力電圧を検出するために、分圧回路で出力電圧を降圧し、この降圧された電圧をシャントレギュレータに入力して基準電圧を生成する回路が示されている。
特開２００４−１２９３６４号公報

しかしながら、図６に示すような分圧回路Ｒ５１，Ｒ５２を介して検出ノードの電圧Ｖｄｓ５２を検出回路５１へ導いたのでは、図７（ａ），（ｂ）に示すように、電圧Ｖｄｓ５２の高い範囲から低い範囲までが一律に分圧された検出電圧Ｖｄｅｔ５０が検出回路５１に入力されることとなる。そのため、検出ノードの電圧Ｖｄｓ５２が低電圧で、且つ、電圧変化が小さくなる期間Ｔ５０においては、分圧によりさらに電圧変化が小さくされた検出電圧Ｖｄｅｔ５０が検出回路５１へ入力される。

ここで、検出回路５１が、期間Ｔ５０において検出電圧Ｖｄｅｔ５０が所定のしきい値電圧（例えば電圧ゼロより僅かに低い電圧）Ｖｔｈに達するタイミングを検出するとする。この場合、分圧回路Ｒ５１，Ｒ５２によって検出電圧Ｖｄｅｔ５０の電圧変化はより小さくされているため、上記タイミングの検出精度が低下してしまうという課題が生じる。

また、検出回路５１の入力端子には、例えばＭＯＳＦＥＴのゲート容量など寄生容量Ｃａが発生する。そのため、図６のような分圧回路Ｒ５１，Ｒ５２があると、この抵抗Ｒ５１と寄生容量Ｃａにより時定数回路が形成され、この時定数回路を検出ノードの電圧Ｖｄｓ５２が通過することで検出電圧Ｖｄｅｔ５０に波形なまりが発生するという課題が生じる。さらに、分圧回路Ｒ５１，Ｒ５２による電圧降下量を大きくすると、検出ノード側の抵抗Ｒ５１を値の大きなものにする必要があることから、寄生容量Ｃａがある程度小さなものであっても、時定数回路の時定数は大きな値になってしまう。そして、検出電圧Ｖｄｅｔ５０に波形なまりが生じると、電圧の検出タイミングに遅延が発生するという課題が生じる。

この発明の目的は、例えば電位差の大きな電圧が出力される検出点で電圧検出を行う場合でも、検出素子を高耐圧にする必要がなく、さらに、検出精度を低下させることのない電圧検出回路を提供することにある。

この発明の他の目的は、上記のような電圧検出回路によって精度の高い電源動作を実現し、高効率な電圧出力が可能なスイッチング電源装置を提供することにある。

上記目的を達成するため、請求項１記載の発明は、検出ノードから電圧を導いて電圧検出を行う電圧検出回路であって、前記検出ノードから基準電位までの間に順に直列に接続された第１抵抗、第２抵抗、第１スイッチ素子と、前記第１抵抗と前記第２抵抗との結節点から電圧を入力して電圧の検出動作を行う検出回路とを備え、前記第１スイッチ素子の制御端子に前記検出ノードの電圧に基づき生成される制御電圧が供給されて、前記検出ノードの電圧が大きいときに前記第１スイッチ素子がオンされ、前記検出ノードの電圧が小さいときに前記第１スイッチ素子がオフされる構成であることを特徴としている。

請求項２記載の発明は、請求項１記載の電圧検出回路において、前記第１スイッチ素子の制御端子に前記第１抵抗と前記第２抵抗との結節点の電圧が入力されていることを特徴としている。

請求項３記載の発明は、請求項１または２記載の電圧検出回路において、さらに、前記検出ノードと前記第１抵抗との間に接続された第３抵抗と、前記第１抵抗と前記第３抵抗の結節点と前記検出回路の入力端子との間に接続される第２スイッチ素子とを備え、前記第１スイッチ素子がオンされるときに前記第２スイッチ素子がオフされる一方、前記第１スイッチ素子がオフされるときに前記第２スイッチ素子がオンされるように構成されていることを特徴としている。

請求項４記載の発明は、動作電圧と基準電位との間に順に直列に接続されたプルアップ抵抗および第３スイッチ素子を備え、前記第３スイッチ素子の制御端子が前記第１抵抗と前記第３抵抗との結節点に接続され、前記第２スイッチ素子の制御端子が前記プルアップ抵抗と前記第３スイッチ素子との結節点に接続されていることを特徴としている。

請求項５記載の発明は、一次巻線と二次巻線とを有するトランスと、前記二次巻線に接続される同期整流素子とを備え、前記一次巻線に電圧を断続的に印加することで前記二次巻線側に電圧を出力するフライバック方式のスイッチング電源装置において、前記二次巻線と前記同期整流素子との接続ノードの電圧検出を行う請求項１〜４の何れか１項に記載の電圧検出回路を備え、前記電圧検出回路の検出出力に基づいて前記同期整流素子の動作制御が行われる構成であることを特徴としている。

請求項６記載の発明は、電力を蓄えるリアクトルと、このリアクトルに入力電圧を断続的に印加するスイッチング素子と、前記スイッチング素子がオフのときに前記リアクトルに電流を供給する同期整流素子とを備えたスイッチング電源装置において、前記同期整流素子と前記リアクトルとの接続ノードの電圧検出を行う請求項１〜４の何れか１項に記載の電圧検出回路を備え、前記電圧検出回路の検出出力に基づいて前記同期整流素子の動作制御が行われる構成であることを特徴としている。

本発明に従うと、検出ノードの電圧が大きいときには、第１抵抗と第２抵抗とが分圧回路として機能し、検出ノードの電圧が降圧されて検出回路に入力される。一方、検出ノードの電圧が低いときには、第１スイッチ素子がオフして検出ノードの電圧が直接的に検出回路に入力される。従って、常に検出ノードの電圧が検出回路に直接に入力する構成と比較して、検出回路の素子を中耐圧や低耐圧のものに形成できる。

また、検出ノードの電圧が低い場合には、検出ノードの電圧が直接に検出回路に入力されるので、低い電圧範囲に電圧の検出点がある場合でも、高い精度でこの電圧の検出処理を行うことができる。

さらに、上記の第３抵抗や第２スイッチ素子を備えた構成によれば、第１スイッチ素子がターンオフして検出ノードの電圧を直接的に検出する場合に、第１抵抗ではなく第３抵抗と検出回路の寄生容量とが結合した時定数回路を、検出電圧が通過することになる。そのため、この時定数回路に起因した検出電圧の波形なまりを小さくすることができ、それにより電圧の検出タイミングの遅延量を小さくして検出精度の向上が図れる。

すなわち、検出ノードの電圧を分圧する際には、第１抵抗と第２抵抗の抵抗値を適宜な値に選定することで、必要な電圧降下を得ることができるので、第３抵抗の抵抗値は小さくすることができる。従って、第３抵抗と寄生容量とが結合した時定数回路は、第１抵抗と寄生容量とが結合して時定数回路を構成した場合と比較して、その時定数が小さな値になって検出電圧の波形なまりが小さくなる。

以下、本発明の実施の形態を図面に基づいて説明する。

［第１実施形態］
図１は、本発明の第１実施形態のスイッチング電源装置の構成図である。

第１実施形態のスイッチング電源装置１は、フライバック方式の電源装置であり、一次巻線Ｎ１および極性が反転された二次巻線Ｎ２とを有するトランスＴ１１と、一次巻線Ｎ１に断続的に入力電圧Ｖｉｎを印加するスイッチング素子（例えばＮチャネルパワーＭＯＳＦＥＴ）ＳＷ１と、このスイッチング素子ＳＷ１のオン・オフ制御を行う一次側制御回路１１と、入力電圧Ｖｉｎを平滑する平滑コンデンサＣ１と、二次巻線Ｎ２に流れる電流を整流する同期整流素子（例えばＮチャネルパワーＭＯＳＦＥＴ）ＳＷ２と、出力電圧Ｖｏの平滑を行う平滑コンデンサＣ２と、同期整流素子ＳＷ２のドレイン電圧（ドレイン・ソース間電圧）Ｖｄｓ２を導いて所定電圧になったことを検出する電圧検出回路１３と、電圧検出回路１３の検出出力に基づき同期整流素子ＳＷ２のオン・オフ制御を行う制御回路１４と、出力電圧Ｖｏの平滑を行う平滑コンデンサＣ２等を備えている。このうち、電圧検出回路１３（外付け抵抗Ｒ３を除く）と制御回路１４は１個の制御用ＩＣ３０に集積化されている。

一次側制御回路１１は、図示は省略するが、例えばフォトカプラを介して出力電圧Ｖｏを検出したり、或いは、トランスＴ１１に補助巻線を設けて補助巻線の電圧から出力電圧Ｖｏを検出したりしながら、出力電圧Ｖｏが安定するようにスイッチング素子ＳＷ１をオン・オフ制御するものである。一次側の制御方式は、特に制限されるものでなく、例えば他励式のパルス幅変調方式やパルス周波数変調方式の制御であっても良いし、自励式の制御であっても良い。

同期整流素子ＳＷ２は、二次巻線Ｎ２に流れる電流を一方向に制限するものであり、例えば、一次側のスイッチング素子ＳＷ１がオンされてトランスＴ１１のコアにエネルギーを蓄積する期間には、オフされて二次巻線Ｎ２の電流を停止させる。また、一次側のスイッチング素子ＳＷ１がオフの期間には、オンされるか或いはボディダイオードを介して整流方向に電流を流すものである。整流時にオンされることで、整流素子の電力損失を減らしてスイッチング電源装置１による電圧変換の高効率化を図ることができる。

二次側の制御回路１４は、同期整流素子ＳＷ２のドレイン電圧Ｖｄｓ２に基づいて一次側のスイッチング素子ＳＷ１のオンタイミングや、このスイッチング素子ＳＷ１がオフになった状態を判別し、この判別に基づいて同期整流素子ＳＷ２のゲート電圧Ｖｇｓ２をハイレベルにしてオン駆動したり、ローレベルに戻してターンオフさせたりするものである。この実施形態では、例えば、上記のドレイン電圧Ｖｄｓ２が、“０Ｖ”より僅かに低く設定されたしきい値電圧Ｖｔｈを超えた場合に、同期整流素子ＳＷ２をオフさせ、上記のドレイン電圧Ｖｄｓ２がこのしきい値電圧Ｖｔｈを下回った場合に同期整流素子ＳＷ２をオンさせるようになっている。なお、同期整流素子をオン・オフさせるしきい値Ｖｔｈは上記の例に限られるものではない。また、同期整流素子ＳＷ２のオン制御とオフ制御の両方をドレイン電圧Ｖｄｓ２の検出に基づいて行うのではなく、ドレイン電圧Ｖｄｓ２の検出によって同期整流素子ＳＷ２のオン制御のみを実行し、オフ制御は別の信号検出に基づいて行うようにしても良い。

電圧検出回路１３は、同期整流素子ＳＷ２のドレイン端子が接続される検出ノードＡと基準電位（例えばグランド電位）との間に順に直列接続された第１抵抗Ｒ１、第２抵抗Ｒ２、第１スイッチ（例えばＮチャネルＭＯＳＦＥＴ）ＳＷ１１と、検出電圧Ｖｄｅｔを入力して電圧の検出動作を行う検出回路２１とを備えている。検出回路２１の入力端子は、第１抵抗Ｒ１および第２抵抗Ｒ２の結節点Ｃに接続されている。

さらに、この電圧検出回路１３には、第１抵抗Ｒ１と検出ノードＡとの間に直列に接続された第３抵抗Ｒ３と、第１抵抗Ｒ１および第３抵抗Ｒ３の結節点Ｂと検出回路２１の入力端子との間に直列に接続された第２スイッチ（例えばＮチャネルＭＯＳＦＥＴ）ＳＷ１２と、この第２スイッチＳＷ１２のオン・オフ制御を行うために例えば出力電圧Ｖｏとグランド電位との間に直列接続されたプルアップ抵抗Ｒ４および第３スイッチ（例えばＮチャネルＭＯＳＦＥＴ）ＳＷ１３とを備えている。第２スイッチＳＷ１２の制御端子は、プルアップ抵抗Ｒ４と第３スイッチＳＷ１３の結節点に接続され、第３スイッチＳＷ１３の制御端子は第３抵抗Ｒ３と第１抵抗Ｒ１との結節点Ｂに接続されている。

検出回路２１は、例えば、検出電圧Ｖｄｅｔとしきい値電圧Ｖｔｈとを比較するアナログコンパレータ等である。その他、例えば、検出電圧Ｖｄｅｔをデジタルデータに変換するＡＤコンバータなど、検出電圧Ｖｄｅｔに対して種々の検出動作を行う回路を適用しても良いし、また、その入力段に電圧バッファなどが設けられていても良い。また、検出回路２１の入力端子には、例えば検出回路２１の入力段の回路を構成するＭＯＳＦＥＴのゲート容量などにより寄生容量Ｃａが発生している。

また、上記の電圧検出回路１３の構成素子のうち、第２スイッチＳＷ１２は中耐圧素子により構成され、検出回路２１は低耐圧素子により構成されている。例えば、スイッチング電源装置１が３０Ｖ出力のものであれば、第２スイッチＳＷ１２は耐圧３０Ｖ程度のもの、検出回路２１は耐圧６Ｖ程度に構成することができる。

また、電圧検出回路１３を構成する第１抵抗Ｒ１〜第３抵抗Ｒ３の各抵抗値は、検出ノードＡに印加される電圧Ｖｄｓ２の最大値や、第２スイッチＳＷ１２や検出回路２１の耐圧を考慮して、適宜な値に選定することができる。ここで、第３抵抗Ｒ３は、第２スイッチＳＷ１２が中耐圧の素子であるため、第１抵抗Ｒ１と第２抵抗Ｒ２と比較して小さな抵抗値のものに選定できる。また、第１抵抗Ｒ１と第２抵抗Ｒ２は、電圧Ｖｄｓ２が高電圧の期間に検出電圧Ｖｄｅｔが検出回路２１の耐圧を超えないように、適宜な抵抗値に選定することができる。

次に、上記のように構成されたスイッチング電源装置１の動作について説明する。

図２は、図１の回路の各結節点の電圧波形を表わしたタイムチャートである。

一次側制御回路１１は、出力電圧Ｖｏの検出等に基づいてスイッチング素子ＳＷ１の制御電圧Ｖｇｓ１をハイレベルに駆動したりローレベルに駆動したりしてスイッチング素子ＳＷ１をオン・オフ動作させる。このようなスイッチング素子ＳＷ１のオン・オフ動作によって、トランスＴ１１の一次巻線Ｎ１に電流が流されたり停止したりするので、このような一次側の動作、ならびに、一次側の動作に伴う同期整流素子ＳＷ２の制御動作に伴って、検出ノードＡに図２（ａ）に示すような大きく変化する電圧Ｖｄｓ２が印加される。

すなわち、一次側のスイッチング素子ＳＷ１がオフの期間Ｔ１では、検出ノードＡの電圧Ｖｄｓ２は、整流された二次側の電流が同期整流素子ＳＷ２を通過する際の電圧降下分の電圧となるので、電圧レベルが低く、且つ、電圧変化が小さなものとなる。このときの最小電圧Ｖｄｓ２ｍｉｎはグランド電位を基準にさほど電位差は大きくならない。

一方、スイッチング素子ＳＷ１がオンの期間Ｔ２では、検出ノードＡに出力電圧Ｖｏと入力電圧Ｖｉｎの巻線比１／Ｎ分の電圧が加わるので、検出ノードＡの電圧Ｖｄｓ２は高電圧となる。このときの最大電圧Ｖｄｓ２ｐｅａｋはグランド電位を基準に電位差が非常所に大きくなる。

電圧検出回路１３では、上記の検出ノードＡの電圧Ｖｄｓ２の変化に伴って、第１〜第３スイッチＳＷ１１〜ＳＷ１３のオン・オフが切り換わって２つの状態に変化する。すなわち、第１の状態では、第１スイッチＳＷ１１がオン、第２スイッチＳＷ１２がオフ（第３スイッチＳＷ１３がオン）となって、検出ノードＡの電圧Ｖｄｓ２により第３抵抗Ｒ３、第１抵抗Ｒ１、第２抵抗Ｒ２、第１スイッチＳＷ１１を通って微小電流が流れ、これらにより分圧された電圧を結節点Ｃから検出電圧Ｖｄｅｔとして導いて検出回路２１に入力される状態となる。

このような第１の状態は、図２に示すように、検出ノードＡの電圧Ｖｄｓ２が一定以上の高電圧まで上昇することで生起する。すなわち、検出ノードＡの電圧Ｖｄｓ２が上昇すると、結節点Ｂの電圧も上昇するので、この電圧をゲート端子に入力している第１スイッチＳＷ１１と第３スイッチＳＷ３がターンオンする。さらに、第３スイッチＳＷ３がオンすることで、第２スイッチＳＷ１２のゲート端子の電圧がローレベルになって第２スイッチＳＷ１２がターンオフする。これにより、電圧検出回路１３が上記の第１の状態となって、検出ノードＡの電圧Ｖｄｓ２が分圧され検出電圧Ｖｄｅｔとなって検出回路２１に入力される。

図２（ａ），（ｂ）に示すように、検出ノードＡの電圧Ｖｄｓ２が高電圧Ｖｄｓ２ｐｅａｋとなる期間Ｔ２において、検出回路２１に入力される検出電圧Ｖｄｅｔは、第１〜第３抵抗Ｒ１〜Ｒ３で分圧された電圧“Ｖｄｓ２ｐｅａｋ×Ｒ２／（Ｒ１＋Ｒ２＋Ｒ３）”に降下されているのが分かる（ここで、“Ｒ１〜Ｒ３”は、第１抵抗Ｒ１〜第３抵抗Ｒ３の抵抗値を表わす）。

第２の状態は、第１スイッチＳＷ１１がオフ、第２スイッチＳＷ１２がオン（第３スイッチＳＷ１３がオフ）されて、検出ノードＡの電圧Ｖｄｓ２が第３抵抗と第２スイッチＳＷ１２を介してそのまま検出電圧Ｖｄｅｔとなって検出回路２１に入力される状態である。

このような第２の状態は、図２に示すように、検出ノードＡの電圧Ｖｄｓ２がグランド電位程度まで低下することで生起する。すなわち、検出ノードＡの電圧Ｖｄｓ２がグランド電位程度まで低下すると結節点Ｃ，Ｂの電圧も低下して、これらの電圧をゲート端子に入力している第１スイッチＳＷ１１と第３スイッチＳＷ１３とがターンオフする。さらに、第３スイッチＳＷ３がオフすることで、第２スイッチＳＷ１２のゲート端子の電圧がハイレベルになって第２スイッチＳＷ１２がターンオンする。これにより、電圧検出回路１３が第２の状態となって、検出ノードＡの低い電圧がそのまま検出電圧Ｖｄｅｔとなって第３抵抗Ｒ３と第２スイッチＳＷ１２を介して検出回路２１に入力される。

図２（ａ），（ｂ）に示すように、検出ノードＡの電圧Ｖｄｓ２が低電圧となる期間Ｔ１には、検出回路２１に入力される検出電圧Ｖｄｅｔは分圧されず、電圧Ｖｄｓ２と同等の電圧になっていることが分かる。

そして、検出ノードＡの電圧Ｖｄｓ２が低い電圧となる期間Ｔ１において、検出回路２１により例えば検出電圧Ｖｄｅｔとしきい値電圧Ｖｔｈとの比較が行われ、分圧されずにある程度の電圧変化が生じる検出電圧Ｖｄｅｔにより、比較的に高精度に検出電圧Ｖｄｅｔがしきい値電圧Ｖｔｈを超えるタイミングが検出され、この検出出力に基づいて制御回路１４により同期整流素子ＳＷ２をターンオフさせる制御が実行される。また、同様に、検出ノードＡの電圧Ｖｄｓ２がしきい値電圧Ｖｔｈを下回るタイミングが電圧検出回路１３により検出されたり、或いは、別の検出回路からの検出出力に基づいて制御回路１４により同期整流素子ＳＷ２をターンオンする制御が実行される。このような制御により、スイッチング電源装置１により一次側と同期した整流動作が行われて高効率な電圧出力が実現される。

以上のように、この実施形態のスイッチング電源装置１ならびに電圧検出回路１３によれば、検出ノードＡに広い範囲で変化する電圧Ｖｄｓ２が印加される場合でも、高電圧の期間には抵抗分割により電圧を降下させて検出回路２１に導き、低い電圧の期間には直接的にこの電圧を検出回路２１に導くようになっているので、検出回路２１の構成素子を低耐圧のものにできるとともに、低い電圧範囲にあっては検出電圧Ｖｄｅｔの電圧変化が収縮されることがなく、それにより高精度な電圧検出が可能となる。

また、検出ノードＡの電圧Ｖｄｓ２が検出回路２１に直接的に入力されるときには、検出ノードＡと検出回路２１の入力端子との間に、第３抵抗Ｒ３と寄生容量Ｃａとが結合された時定数回路が生じることになる。しかしながら、この第３抵抗Ｒ３はある程度小さな抵抗値に選定することができるので、この時定数回路の時定数は無視できる程度に小さなものにすることができる。それにより検出電圧Ｖｄｅｔの波形なまりが小さくなって、所定の電圧点の検出タイミングの遅延を小さくすることができる。第３抵抗Ｒ３は、第２スイッチＳＷ１２を中耐圧素子により構成することで小さな抵抗値にすることができる。

また、電圧検出回路１３の第１〜第３スイッチＳＷ１１〜ＳＷ１３は、検出ノードＡの電圧Ｖｄｓ２の変化に応じて自動的にオン・オフされる構成なので、誤った制御によって高い電圧がそのまま検出回路２１に入力されてしまうといった誤動作を生じることがない。また、第１〜第３スイッチＳＷ１１〜ＳＷ１３を制御するのに別の制御用回路を備える構成と比較して、部品点数の削減や回路構成の単純化を図ることができる。

［第２実施形態］
図３には、本発明の第２実施形態のスイッチング電源装置の構成図を、図４には、図３の回路の各結節点の電圧変化を表わしたタイムチャートを示す。

第２実施形態のスイッチング電源装置１Ｂは、電圧検出回路１３Ｂの構成を第１実施形態のものより単純化したものである。すなわち、第２実施形態の電圧検出回路１３Ｂは、検出ノードＡとグランド電位との間に順に直列に接続された第１抵抗Ｒ１、第２抵抗Ｒ２、第１スイッチＳＷ１１と、第１抵抗Ｒ１と第２抵抗Ｒ２の結節点Ｃに出力される検出電圧Ｖｄｅｔを入力して検出動作を行う検出回路２１とから構成されている。また、これらのうち第１抵抗Ｒ１が制御用ＩＣ３０Ｂの外付け抵抗として接続されている。

このような構成においても、図４に示すように、検出ノードＡの電圧Ｖｄｓ２がグランド電位程度まで降下することで、結節点Ｃの電圧が低下して第１スイッチＳＷ１１をオフさせる一方、検出ノードＡの電圧Ｖｄｓ２が一定以上の電圧になることで結節点Ｃの電圧が上がって第１スイッチＳＷ１１をオンさせる。そして、検出ノードＡの電圧Ｖｄｓ２が低い範囲にある期間Ｔ１には、第１スイッチＳＷ１１がオフすることでこの電圧Ｖｄｓ２が分圧されずにそのまま検出電圧Ｖｄｅｔとなって検出回路２１に入力される一方、検出ノードＡの電圧Ｖｄｓ２が高電圧となる期間Ｔ２では、第１スイッチＳＷ１１がオンすることで、この電圧Ｖｄｓ２が抵抗Ｒ１，Ｒ２により分圧されて検出回路２１に入力されることとなる。

従って、この実施形態のスイッチング電源装置１Ｂならびにその電圧検出回路１３Ｂによれば、検出ノードＡに高電圧や低電圧に変化する電圧Ｖｄｓ２が印加される場合でも検出回路２１の構成素子を低耐圧のものにできるとともに、低い電圧範囲では検出回路２１に入力される検出電圧Ｖｄｅｔの電圧変化が収縮されることがなく高精度な電圧検出が可能となるという効果が得られる。

なお、第１実施形態の電圧検出回路１３Ｂのように第３抵抗Ｒ３や第２スイッチＳＷ１２を有さないことで、検出ノードＡの電圧Ｖｄｓ２が直接的に検出回路２１に導かれる際には、比較的大きな抵抗値を有する第１抵抗Ｒ１を通過して検出電圧Ｖｄｅｔが検出回路２１に入力されることとなる。従って、検出回路２１の入力端子に寄生容量があると、第１実施形態と比較してやや大きな時定数を有する時定数回路が形成されて検出電圧Ｖｄｅｔの波形なまりが生じることにつながる。しかしながら、検出回路２１の構成素子を低耐圧のものにすることができるため、検出回路２１の構成素子を小型に形成して寄生容量を小さくすることで、時定数を小さくして波形なまりの度合いを小さくすることができる。

［第３実施形態］
図５には、本発明の第３実施形態のスイッチング電源装置の構成図を示す。

第３実施形態のスイッチング電源装置１Ｃは、非絶縁降圧型のスイッチング電源装置１Ｃにおいて、その同期整流素子ＳＷ２２の制御を行うために、第１実施形態のものと同一の電圧検出回路１３を採用したものである。

このスイッチング電源装置１Ｃは、入力電圧Ｖｉｎが断続的に印加されてエネルギーを蓄えるリアクトルＬ２０と、オン・オフしてリアクトルＬ２０に断続的に入力電圧Ｖｉｎを印加する第１スイッチング素子ＳＷ２１と、出力電圧Ｖｏが安定するように第１スイッチング素子ＳＷ２１のオン・オフ制御を行う第１制御回路３１と、入力電圧Ｖｉｎの平滑を行う平滑コンデンサＣ２１と、第１スイッチング素子ＳＷ２１がオフのときにグランドから電流を供給する同期整流素子ＳＷ２２と、リアクトルＬ２０からの出力電圧を平滑する平滑コンデンサＣ２２と、同期整流素子ＳＷ２２のドレイン端子を検出ノードＡとしてそのドレイン電圧Ｖｄｓ２２を導いて電圧検出を行う電圧検出回路１３と、電圧検出回路１３の出力等に基づいて同期整流素子ＳＷ２２のオン・オフ制御を行う第２制御回路３２等を備えるものである。

このような非絶縁降圧型のスイッチング電源装置１Ｃにおいても、同期整流素子ＳＷ２２のドレイン端子に、比較的大きな入力電圧Ｖｉｎが印加される期間（第１スイッチング素子ＳＷ２１のオン期間）と、電圧変化が小さく低い電圧が印加される期間（第１スイッチング素子ＳＷ２１のオフ期間）とが生じ、このうち低い電圧が印加される期間において所定の電圧点を検出して同期整流素子ＳＷ２２のオン・オフ制御を行うことになる。従って、このドレイン電圧Ｖｄｓ２２が所定の電圧になるタイミングを検出するのに電圧検出回路１３を採用することで、第１実施形態で説明したのと同様に、検出ノードＡの電圧を分圧することで検出回路２１を低耐圧素子により構成できるといった効果や、検出ノードＡに電圧変化の小さな低電圧が出力される期間には、この電圧を直接的に検出回路２１に入力したり、その間の時定数回路の時定数を小さくして波形なまりを小さくして、高精度な電圧検出を行うことができるという効果が得られる。

なお、本発明は、上記第１〜第３実施形態に限られるものではなく、様々な変更が可能である。例えば、上記第１〜第３実施形態では、電圧検出回路１３の第１スイッチＳＷ１１の制御端子を、第１抵抗Ｒ１と第２抵抗Ｒ２の結節点Ｃに接続した例を示しているが、例えば、第１スイッチＳＷ１１の制御端子を結節点Ｂに接続したり、或いは、別の同様の抵抗分圧回路を設けて検出ノードＡの電圧を分圧し、この分圧電圧を第１スイッチＳＷ１１の制御端子に供給するように構成することもできる。

また、第２スイッチＳＷ１２を第１スイッチＳＷ１１と互い違いにオン・オフするために、プルアップ抵抗Ｒ４と第３スイッチＳＷ１３に出力電圧Ｖｏを導き、第３スイッチＳＷ１３のオン・オフ動作により第２スイッチＳＷ１２の制御電圧を生成する構成を示したが、例えば、第２スイッチＳＷ１２をＰチャネルＭＯＳＦＥＴで構成し、結節点ＢやＣの電圧をそのゲート端子に入力して、この第２スイッチＳＷ１２を第１スイッチＳＷ１１と互い違いにオン・オフするように構成することもできる。その他、種々の構成により第１スイッチＳＷ１１と第２スイッチＳＷ１２とが互い違いにオン・オフされるように構成するようにしても良い。

また、検出ノードＡの電圧がさほど高電圧にならないのであれば、第３抵抗Ｒ３を非常に小さな値のものとしたり、或いは、配線抵抗のみとすることも可能である。また、第１実施形態において制御用ＩＣ３０に対して第３抵抗Ｒ３を外付けにした例を示したが、例えば、抵抗値の大きな第２抵抗Ｒ２を外付けとして第３抵抗Ｒ３を内蔵抵抗としても良いし、その他の抵抗を外付けの素子としても良い。

また、第１〜第３実施形態では、検出ノードＡにプラスの高電圧が印加される構成を示したが、検出ノードに極性が逆の大電圧が印加される構成であっても、本発明の電圧検出回路を同様に適用することができる。その場合には、極性逆転にあわせて第１〜第３スイッチＳＷ１１〜ＳＷ１３をＮチャネルＭＯＳＦＥＴからＰチャネルＭＯＳＦＥＴに変更するなど、電圧検出回路１３の構成素子を適宜変更することで対応することができる。

また、上記実施形態では、フライバック方式や非絶縁・降圧型のスイッチング電源装置の同期整流素子を制御する目的で、この同期整流素子のドレイン電圧を検出するのに本発明に係る電圧検出回路を適用した例を示したが、検出ノードに広い範囲の電圧レベルの電圧が出力されるとともに、その一部の電圧レベルの範囲において高精度な電圧検出を行う必要のある構成であれば、本発明の電圧検出回路を有効に適用することができる。

その他、実施形態で具体的に示した回路構成や制御方式などは発明の趣旨を逸脱しない範囲で適宜変更可能である。

本発明の第１実施形態のスイッチング電源装置の構成図である。図１の回路の各結節点の電圧変化を表わした波形図である。本発明の第２実施形態のスイッチング電源装置の構成図である。図３の回路の各結節点の電圧変化を表わした波形図である。本発明の第３実施形態のスイッチング電源装置の構成図である。従来の検出回路を適用したスイッチング電源装置の一例を示す構成図である。図６の回路の各結節点の電圧変化を表わした波形図である。

符号の説明

１，１Ｂ，１Ｃスイッチング電源装置
Ｔ１１トランス
ＳＷ１スイッチング素子
ＳＷ２同期整流素子
１３，１３Ｂ電圧検出回路
２１検出回路
Ｒ１第１抵抗
Ｒ２第２抵抗
Ｒ３第３抵抗
Ｒ４プルアップ抵抗
ＳＷ１１第１スイッチ
ＳＷ１２第２スイッチ
ＳＷ１３第３スイッチ
Ｃａ寄生容量
Ａ検出ノード
３０，３０Ｂ制御用ＩＣ

Claims

検出ノードから電圧を導いて電圧検出を行う電圧検出回路であって、
前記検出ノードから基準電位までの間に順に直列に接続された第１抵抗、第２抵抗、第１スイッチ素子と、
前記第１抵抗と前記第２抵抗との結節点から電圧を入力して電圧の検出動作を行う検出回路と、
を備え、
前記第１スイッチ素子の制御端子に前記検出ノードの電圧に基づき生成される制御電圧が供給されて、前記検出ノードの電圧が大きいときに前記第１スイッチ素子がオンされ、前記検出ノードの電圧が小さいときに前記第１スイッチ素子がオフされる構成であることを特徴とする電圧検出回路。
前記第１スイッチ素子の制御端子に前記第１抵抗と前記第２抵抗との結節点の電圧が入力されていることを特徴とする請求項１記載の電圧検出回路。
前記検出ノードと前記第１抵抗との間に接続された第３抵抗と、
前記第１抵抗と前記第３抵抗の結節点と前記検出回路の入力端子との間に接続される第２スイッチ素子とを備え、
前記第１スイッチ素子がオンされるときに前記第２スイッチ素子がオフされる一方、前記第１スイッチ素子がオフされるときに前記第２スイッチ素子がオンされるように構成されていることを特徴とする請求項１又は２記載の電圧検出回路。
動作電圧と基準電位との間に順に直列に接続されたプルアップ抵抗および第３スイッチ素子を備え、
前記第３スイッチ素子の制御端子が前記第１抵抗と前記第３抵抗との結節点に接続され、
前記第２スイッチ素子の制御端子が前記プルアップ抵抗と前記第３スイッチ素子との結節点に接続されていることを特徴とする請求項３記載の電圧検出回路。
一次巻線と二次巻線とを有するトランスと、前記二次巻線に接続される同期整流素子とを備え、前記一次巻線に電圧を断続的に印加することで前記二次巻線側に電圧を出力するフライバック方式のスイッチング電源装置において、
前記二次巻線と前記同期整流素子との接続ノードの電圧検出を行う請求項１〜４の何れか１項に記載の電圧検出回路を備え、
前記電圧検出回路の検出出力に基づいて前記同期整流素子の動作制御が行われる構成であることを特徴とするスイッチング電源装置。
電力を蓄えるリアクトルと、
このリアクトルに入力電圧を断続的に印加するスイッチング素子と、
前記スイッチング素子がオフのときに前記リアクトルに電流を供給する同期整流素子と、
を備えたスイッチング電源装置において、
前記同期整流素子と前記リアクトルとの接続ノードの電圧検出を行う請求項１〜４の何れか１項に記載の電圧検出回路を備え、
前記電圧検出回路の検出出力に基づいて前記同期整流素子の動作制御が行われる構成であることを特徴とするスイッチング電源装置。