CN107085138B - 一种高分辨率负电平检测电路 - Google Patents

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Abstract

一种高分辨率负电平检测电路，属于电源管理技术领域。本发明在一个周期内工作在钳位运放模式和比较器模式，通过模式切换的方式将失调产生电阻R4上产生的压降△VR4复制，实现了对同步调整管的漏源电压在‑5mV时的负电平检测；为了使失调产生电阻R4上的压降△VR4恒定，引入由第十七PMOS管MP17和第十八PMOS管MP18构成的差分对；另外，为了消除工艺偏差带来的影响，引入修调电阻R3对失调产生电阻R4的压降△VR4进行修调。本发明实现了负电平的精确检测，分辨率可以达到毫伏级，能够满足对自适应同步整流控制电路的应用需求。

Description

一种高分辨率负电平检测电路
技术领域
本发明属于电源管理技术领域，具体的说涉及一种高分辨率负电平检测电路。
背景技术
同步整流技术利用低导通电阻的MOSFET代替常规的二极管或肖特基管，可以大大降低整流部分的功耗，提高变换器的性能，实现电源的高效率。一种采用自驱动同步整流技术的电路拓扑如图1所示，芯片采样同步整流管的漏极和源极电压，通过内部逻辑来控制同步整流管的栅极，实现同步整流管的开启与关闭。具体的内部逻辑是：当第一负电平检测器检测到同步整流管的漏源电压VDS<-150mV时，同步整流管的栅极输出GATE为高电平，同步整流管开启；当第二负电平检测器检测到同步整流管的漏源电压VDS>-5mV时，同步整流管的栅极输出GATE为低电平，同步整流管关闭。其中，对于步整流管的漏源电压在-5mV电平的检测是一大难点。
发明内容
本发明提供一种应用于DC/DC同步整流电路中的高分辨率负电平检测电路，能够检测同步整流管的漏源电压VDS，满足同步整流控制电路的需要。
本发明的技术方案为：
一种高分辨率负电平检测电路，包括偏置电路、运算放大器、开关控制单元、VDS采样管、反相器电路和失调产生电阻R4；
所述偏置电路包括第一电阻R1、第二电阻R2、第一电容C1、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第九PMOS管MP9、第十PMOS管MP10和第十一PMOS管MP11，
第一电阻R1和第二电阻R2串联，其串联点通过第一电容C1后接地，第一电阻R1的另一端接等效的基准电压V1，第二电阻R2的另一端接第一NMOS管MN1的栅极和漏极以及第二NMOS管MN2的栅极，第一NMOS管MN1和第二NMOS管MN2的源极接地，第二NMOS管MN2的漏极接第九PMOS管MP9的漏极、第九PMOS管MP9、第十PMOS管MP10和第十一PMOS管MP11的栅极，
第三NMOS管MN3的栅漏短接并连接第十PMOS管MP10的漏极，第四NMOS管MN4的栅漏短接并连接第十一PMOS管MP11的漏极，第一PMOS管的栅漏短接并连接第九PMOS管MP9的源极、第二PMOS管MP2和第三PMOS管MP3的栅极，第二PMOS管MP2的漏极接第十PMOS管MP10的源极，第三PMOS管MP3的漏极接第十一PMOS管MP11的源极，第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3的源极接电源电压VCC；
所述高分辨率负电平检测电路还包括修调电阻R3，所述运算放大器还包括失调采样单元；
所述开关控制单元包括第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十五NMOS管MN15和第十六NMOS管MN16，
所述第十NMOS管MN10的漏极通过修调电阻R3后连接等效的基准电压V1，失调产生电阻R4的一端接第十NMOS管MN10和第三NMOS管MN3的源极，另一端接第十一NMOS管MN11的漏极；第十二NMOS管MN12的漏极接第十一NMOS管MN11和第四NMOS管MN4的源极，其源极接地，第十NMOS管MN10、第十一NMOS管MN11和第十二NMOS管MN12的栅极接第一控制信号a；第十六NMOS管MN16的源极接地，其漏极接第十五NMOS管MN15的漏极，第十五NMOS管MN15和第十六NMOS管MN16的栅极接第三控制信号c；
所述VDS采样管包括栅极互连并连接第二控制信号b的第十三NMOS管MN13和第十四NMOS管MN14，第十三NMOS管MN13的漏极输入同步整流管的漏极电压VD，其源极接第十一NMOS管MN11的源极；第十四NMOS管MN14的漏极输入同步整流管的源极电压VS，其源极接第十NMOS管MN10的源极；
所述运算放大器包括第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9和第二电容C3，所述失调采样单元包括第十五PMOS管MP15、第十六PMOS管MP16、第十七PMOS管MP17、第十八PMOS管MP18和失调采样电容C2；
第十五PMOS管MP15和第十六PMOS管MP16组成第一差分对，第十七PMOS管MP17和第十八PMOS管MP18组成第二差分对，第十五PMOS管MP15和第十六PMOS管MP16的源极互连并连接第五PMOS管MP5的漏极，第十五PMOS管MP15的栅极接第一电阻R1和第二电阻R2的串联点，第十六PMOS管MP16的栅极连接第十六NMOS管MN16的源极；第十七PMOS管MP17和第十八PMOS管MP18的源极互连并连接第四PMOS管MP4的漏极，第十七PMOS管MP17的漏极接第十一NMOS管MN11的源极，其栅极接第一电阻R1和第二电阻R2的串联点，第十八PMOS管MP18的漏极接第十NMOS管MN10的源极，其栅极接第十六NMOS管MN16的源极，失调采样电容C2接在第十六NMOS管MN16的源极和地之间；
第七NMOS管MN7和第八NMOS管MN8的栅极互连并连接第五NMOS管MN5和第十二PMOS管MP12的漏极，第七NMOS管MN7的漏极连接第五NMOS管MN5的源极和第十六PMOS管MP16的漏极，第七NMOS管MN7的源极接第十三NMOS管MN13的源极，第八NMOS管MN8的漏极接第六NMOS管MN6的源极和第十五PMOS管MP15的漏极，第八NMOS管MN8的源极接第十NMOS管MN10的源极，
第六NMOS管MN6的栅极连接第五NMOS管MN5和第三NMOS管MN3的栅极，其漏极连接第十三PMOS管MP13的漏极和第九NMOS管MN9的栅极并通过第二电容C3后接第十五NMOS管MN15的源极，
第十二PMOS管MP12和第十三PMOS管MP13的栅极互连并连接第十一PMOS管MP11和第十四PMOS管MP14的栅极，第十二PMOS管MP12的源极接第六PMOS管MP6的漏极，第十三PMOS管MP13的源极接第七PMOS管MP7的漏极，
第六PMOS管MP6和第七PMOS管MP7的栅极互连并连接第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第八PMOS管MP8的栅极，第八PMOS管MP8的漏极接第十四PMOS管MP14的源极，第九NMOS管MN9的漏极连接第十四PMOS管MP14和第十五NMOS管MN15的漏极并连接所述反相器电路的输入端，所述反相器电路的输出端为所述高分辨率负电平检测电路的输出端，第九NMOS管MN9的源极接地，第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7和第八PMOS管MP8的源极接电源电压VCC。
具体的，所述反相器电路包括第十七NMOS管MN17、第十八NMOS管MN18、第十九PMOS管MP19和第二十PMOS管MP20，
第十七NMOS管MN17和第十九PMOS管MP19的栅极互连并作为所述反相器电路的输入端，其漏极也互连并连接第十八NMOS管MN18和第二十PMOS管MP20的栅极，第十八NMOS管MN18和第二十PMOS管MP20的漏极互连并作为所述反相器电路的输出端，第十七NMOS管MN17和第十八NMOS管MN18的源极接地，第十九PMOS管MP19和第二十PMOS管MP20的源极接电源电压VCC。
具体的，所述第十五PMOS管(MP15)、第十六PMOS管(MP16)、第十七PMOS管(MP17)和第十八PMOS管(MP18)尺寸完全相同并且版图上相互匹配，第四PMOS管(MP4)与第五PMOS管(MP5)尺寸完全相同。
具体的，所述等效的基准电压V1由基准电平经过一电压跟随器产生。
具体的，所述第一控制信号a、第二控制信号b和第三控制信号c的产生电路包括：SR锁存器、数字模块，第一负电平检测器和第二负电平检测器，
同步整流管的漏极电压VD输入第一负电平检测器的负输入端和第二负电平检测器的正输入端，同步整流管的源极电压VS输入第一负电平检测器的正输入端和第二负电平检测器的负输入端，第一负电平检测器的输出端连接SR锁存器的S端，第二负电平检测器的输出端连接SR锁存器的R端，SR锁存器Q端输出的信号经过数字模块后输出第一控制信号a、第二控制信号b和第三控制信号c后反馈回第二负电平检测器。
具体的，所述第一负电平检测器检测到同步整流管的漏源电压大于-150mV时输出低电平，所述第二负电平检测器检测到同步整流管的漏源电压大于-5mV时输出高电平。
具体的，所述第二负电平检测器检测到同步整流管的漏源电压大于-5mV时，SR锁存器复位，数字模块检测到SR锁存器Q端的下降沿后，第一控制信号a和第三控制信号c产生高电平脉冲，第二控制信号b产生低电平脉冲。
本发明的有益效果为：实现了负电平的精确检测，分辨率可以达到毫伏级，能够满足对自适应同步整流控制电路的应用需求，为了消除工艺偏差对比较阈值点带来的影响，设计了修调电阻R3对失调产生电阻R4的压降△VR4进行修调。
附图说明
图1为本发明的应用对象
图2为本发明提供的一种高分辨率负电平检测电路的电路结构示意图
图3为本发明提供的一种高分辨率负电平检测电路工作在钳位运放模式的简化电路图
图4为本发明提供的一种高分辨率负电平检测电路工作在比较器工作模式的简化电路图
图5为本发明中的第一控制信号a、第二控制信号b和第三控制信号c的产生原理图
图6为本发明中的第一控制信号a、第二控制信号b和第三控制信号c的时序图
具体实施方式
下面结合具体实施例和附图，详细描述本发明的技术方案：
本发明提出一种高分辨率负电平检测电路，可以实现图1所示第二负电平检测器对于同步整流管漏源电压在大于-5mV时的精确检测。
本发明提出的负电平检测电路的电路示意图如图2所示，包括偏置电路、含失调采样单元的运算放大器、开关控制单元、VDS采样管、反相器电路、失调产生电阻R4和修调电阻R3；其中，本实施例中反相器电路包括第十七NMOS管MN17、第十八NMOS管MN18、第十九PMOS管MP19和第二十PMOS管MP20，第十七NMOS管MN17和第十九PMOS管MP19的栅极互连并作为反相器电路的输入端，其漏极也互连并连接第十八NMOS管MN18和第二十PMOS管MP20的栅极，第十八NMOS管MN18和第二十PMOS管MP20的漏极互连并作为反相器电路的输出端，第十七NMOS管MN17和第十八NMOS管MN18的源极接地，第十九PMOS管MP19和第二十PMOS管MP20的源极接电源电压VCC。
系统通过第一控制信号a、第二控制信号b和第三控制信号c三个控制信号来切换电路的工作模式。两种工作模式的切换时机发生在同步调整管的漏源电压在-5mV电平的检测完成之后：如图5所示为第一控制信号a、第二控制信号b和第三控制信号c的产生电路，包括SR锁存器、数字模块，第一负电平检测器和第二负电平检测器，同步整流管的漏极电压VD输入第一负电平检测器的负输入端和第二负电平检测器的正输入端，同步整流管的源极电压VS输入第一负电平检测器的正输入端和第二负电平检测器的负输入端，第一负电平检测器的输出端连接SR锁存器的S端，第二负电平检测器的输出端连接SR锁存器的R端，SR锁存器Q端输出的信号经过数字模块后输出第一控制信号a、第二控制信号b和第三控制信号c后反馈回第二负电平检测器。
同步调整管的漏源电压VDS是周期信号，当同步调整管的漏源电压VDS>-5mV，第二负电平检测器输出翻转为高电平，SR锁存器复位，Q翻转为低电平，数字模块检测到SR锁存器Q端的下降沿之后，第一控制信号a和第三控制信号c产生一段高电平脉冲，第二控制信号b产生一段低电平脉冲，脉冲时间内本发明工作在钳位运放模式；脉冲时间结束后切换为比较器模式，进行下一周期的同步调整管的漏源电压VDS的负电平检测。即每个周期都会进行两种模式的来回切换，这样设计的目的是让失调采样电容C2在每个周期进行一次失调采样，否则失调采样电容C2的电平在几个周期之后因为噪声的扰动而变化，造成采样失真，从而做不到精确的电平检测。
当电路工作在钳位运放模式时，简化电路如图3所示，运放的输入端是第十七PMOS管MP17的栅极A和第十八PMOS管MP18的栅极B。失调产生电阻R4上产生毫伏级的压降△VR4(-5mV)，从而在运放的输入端A和B人为地引入一定失调量，即VA≠VB，第十七PMOS管MP17的栅极电压VA是固定电压，所以第十八PMOS管MP18的栅极电压VB的值与△VR4呈函数关系，失调采样电容C2采样第十八PMOS管MP18的栅极电压VB。
当电路切换为比较器模式时，简化电路如图4所示比较器的输入端为第十七PMOS管MP17的漏极X和第十八PMOS管MP18的漏极Y。钳位运放模式下失调采样电容C2采样到的第十八PMOS管MP18的栅极B点电位VB被保留到比较器模式，所以第十七PMOS管MP17的栅极电压VA与第十八PMOS管MP18的栅极电压VB失调量依旧存在，从而造成VGS,MN7≠VGS,MN8，即此时比较器的翻转点不是VX＝VY，第十七PMOS管MP17的漏极电压VX与第十八PMOS管MP18的漏极电压VY之间存在一差值，而将第十八PMOS管MP18的漏极电压VB与失调产生电阻R4的压降△VR4函数关系取反函数即可得到该差值正是△VR4，即通过模式切换的方式将失调产生电阻R4上产生的压降△VR4“复制”过来，实现了-5mV负电平的检测。为了使失调产生电阻R4上的压降△VR4恒定，引入由第十七PMOS管MP17和第十八PMOS管MP18构成的差分对，第十七PMOS管MP17，第十八PMOS管MP18，第十五PMOS管MP15，第十六PMOS管MP16尺寸完全相同并且版图上相互匹配；第四PMOS管MP4与第五PMOS管MP5尺寸完全相同保证两组差分对尾电流相等，由此，流过失调产生电阻R4的电流将是恒定值(运放的偏置电流ID,MP6,MP7与尾电流ID,MP4,MP5之和)。另外，为了消除工艺偏差带来的影响，引入修调电阻R3对失调产生电阻R4的压降△VR4进行修调。
下面，对两种工作模式下的状态进行详细分析。
钳位运放模式：当Va＝Vc＝VCC，Vb＝VSS，第十NMOS管MN10、第十一NMOS管MN11和第十二NMOS管MN12三个开关管开启；第十三NMOS管MN13和第十四NMOS管MN14关闭，第十三NMOS管MN13的漏端VD端不对外进行采样，该模式下，第十五PMOS管MP15、第十六PMOS管MP16差分对与运放主体构成两级折叠式cascode共源共栅运放结构，能够获得足够大的增益。第十六NMOS管MN16开启，此时运放的输出节点d(即第十四PMOS管MP14的漏极)与负相输入端B(即第十六NMOS管MN16的源极)连接，构成单位增益负反馈结构，失调采样电容C2对钳位电压进行采样；第十五NMOS管MN15开启，密勒电容C3接入运放，进行频率补偿，保证系统的稳定。第十六PMOS管MP16和第十七PMOS管MP17的电流流过节点X，第十五PMOS管MP15和第十八PMOS管MP18的电流流过节点Y，所以流进节点X和Y的电流均为恒定值，既保证流入失调产生电阻R4的电流恒定，又保证第十五PMOS管MP15、第十六PMOS管MP16和第十七PMOS管MP17、第十八PMOS管MP18两组差分对在节点X和节点Y引入的小信号电流相互抵消。钳位运放模式的等效电路如图3。
失调产生电阻R4上的压降，即节点Y的电压VY可以用下式表示：
式中，Vgs,MN1是图2中第一NMOS管MN1的栅源电压，K1是第二PMOS管MP2、第三PMOS管MP3的并联数，K2是第四PMOS管MP4、第五PMOS管MP5的并联数，K3是第六PMOS管MP6、第七PMOS管MP7的并联数。
通过调整修调电阻R3可以对VY进行修调。利用失调产生电阻R4在运放中引入了一个失调量，失调的存在使得：
VGS,MN7-VGS,MN8＝ΔVR4 (2)
进一步地，失调量使得钳位运放的输入端VA≠VB，VA-VB可以用以下函数来表示：
VA-VB＝f(VΔR4)＝f(VGS,MN7-VGS,MN8) (3)
失调采样电容C2采样第十八PMOS管MP18的栅极电压VB的电位并保持。
比较器模式：当Va＝Vc＝VSS，Vb＝VCC，第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12三个开关管关闭；第十三NMOS管MN13、第十四NMOS管MN14开启并工作在深线性区，其导通电阻极小，可以忽略不计。第十三NMOS管MN13的漏端VD端和第十四NMOS管MN14的漏端VS端开始对同步整流管的漏极电压和源极电压进行采样，第十七PMOS管MP17的漏极采样同步整流管的漏端电压VX＝VD，第十八PMOS管MP18的漏端采样同步整流管的源端电压VY＝VS。第十五NMOS管MN15关闭，第二电容C3从运放中移除；第十六NMOS管MN16关闭，失调采样电容C2与节点B断开，节点B的电压来自失调采样电容C2在上一阶段，即钳位运放阶段中采样到的钳位电压。
比较器模式下的等效电路如图4所示，图中忽略了采样管第十三NMOS管MN13和第十四NMOS管MN14。此时，
V’GS,MN7-V’GS,MN8＝f-1(VA-VB) (4)
而
VA-VB＝f(VΔR4) (5)
所以
V’GS,MN7-V’GS,MN8＝f-1(VA-VB)＝f-1(f(ΔVR4))＝ΔVR4 (6)
所以，得到比较器的翻转点
VDS＝VX-VY＝-ΔVR4 (7)
根据公式(1)设置失调产生电阻R4上的压降△VR4，可以得到需要检测的同步整流管的漏源电压为-5mV时的电压。
第一控制信号a、第二控制信号b和第三控制信号c需要设置一定的死区时间△t1和△t2，以确保电路能正常工作并检测到精确的负压信号，上述三个控制信号的时序关系如图6所示。
死区时间△t1的设计目的为：当由比较器模式切换为钳位运放模式时，确保电容失调采样C2最先接入；当由钳位运放模式切换为比较器模式时，确保失调采样C2最先移除，避免切换过程中电压的扰动使B点电位偏移。
死区时间△t2的设计目的为：防止在采样阶段第十三NMOS管MN13、第十四NMOS管MN14、第十一NMOS管MN11、第十二NMOS管MN12同时开启，同步整流管的漏端电压VD被错误地误拉到VSS地电平，导致同步整流管不能正常工作，甚至损坏电路。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (7)

1.一种高分辨率负电平检测电路，包括偏置电路、运算放大器、开关控制单元、VDS采样管、反相器电路和失调产生电阻(R4)；
所述偏置电路包括第一电阻(R1)、第二电阻(R2)、第一电容(C1)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第九PMOS管(MP9)、第十PMOS管(MP10)和第十一PMOS管(MP11)，
第一电阻(R1)和第二电阻(R2)串联，其串联点通过第一电容(C1)后接地，第一电阻(R1)的另一端接等效的基准电压(V1)，第二电阻(R2)的另一端接第一NMOS管(MN1)的栅极和漏极以及第二NMOS管(MN2)的栅极，第一NMOS管(MN1)和第二NMOS管(MN2)的源极接地，第二NMOS管(MN2)的漏极接第九PMOS管(MP9)的漏极、第九PMOS管(MP9)、第十PMOS管(MP10)和第十一PMOS管(MP11)的栅极，
第三NMOS管(MN3)的栅漏短接并连接第十PMOS管(MP10)的漏极，第四NMOS管(MN4)的栅漏短接并连接第十一PMOS管(MP11)的漏极，第一PMOS管的栅漏短接并连接第九PMOS管(MP9)的源极、第二PMOS管(MP2)和第三PMOS管(MP3)的栅极，第二PMOS管(MP2)的漏极接第十PMOS管(MP10)的源极，第三PMOS管(MP3)的漏极接第十一PMOS管(MP11)的源极，第一PMOS管(MP1)、第二PMOS管(MP2)和第三PMOS管(MP3)的源极接电源电压(VCC)；
其特征在于，所述高分辨率负电平检测电路还包括修调电阻(R3)，所述运算放大器还包括失调采样单元；
所述开关控制单元包括第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)、第十五NMOS管(MN15)和第十六NMOS管(MN16)，
所述第十NMOS管(MN10)的漏极通过修调电阻(R3)后连接等效的基准电压(V1)，失调产生电阻(R4)的一端接第十NMOS管(MN10)和第三NMOS管(MN3)的源极，另一端接第十一NMOS管(MN11)的漏极；第十二NMOS管(MN12)的漏极接第十一NMOS管(MN11)和第四NMOS管(MN4)的源极，其源极接地，第十NMOS管(MN10)、第十一NMOS管(MN11)和第十二NMOS管(MN12)的栅极接第一控制信号(a)；第十六NMOS管(MN16)的源极接地，其漏极接第十五NMOS管(MN15)的漏极，第十五NMOS管(MN15)和第十六NMOS管(MN16)的栅极接第三控制信号(c)；
所述VDS采样管包括栅极互连并连接第二控制信号(b)的第十三NMOS管(MN13)和第十四NMOS管(MN14)，第十三NMOS管(MN13)的漏极输入同步整流管的漏极电压(VD)，其源极接第十一NMOS管(MN11)的源极；第十四NMOS管(MN14)的漏极输入同步整流管的源极电压(VS)，其源极接第十NMOS管(MN10)的源极；
所述运算放大器包括第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第十二PMOS管(MP12)、第十三PMOS管(MP13)、第十四PMOS管(MP14)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第九NMOS管(MN9)和第二电容(C3)，所述失调采样单元包括第十五PMOS管(MP15)、第十六PMOS管(MP16)、第十七PMOS管(MP17)、第十八PMOS管(MP18)和失调采样电容(C2)；
第十五PMOS管(MP15)和第十六PMOS管(MP16)组成第一差分对，第十七PMOS管(MP17)和第十八PMOS管(MP18)组成第二差分对，第十五PMOS管(MP15)和第十六PMOS管(MP16)的源极互连并连接第五PMOS管(MP5)的漏极，第十五PMOS管(MP15)的栅极接第一电阻(R1)和第二电阻(R2)的串联点，第十六PMOS管(MP16)的栅极连接第十六NMOS管(MN16)的源极；第十七PMOS管(MP17)和第十八PMOS管(MP18)的源极互连并连接第四PMOS管(MP4)的漏极，第十七PMOS管(MP17)的漏极接第十一NMOS管(MN11)的源极，其栅极接第一电阻(R1)和第二电阻(R2)的串联点，第十八PMOS管(MP18)的漏极接第十NMOS管(MN10)的源极，其栅极接第十六NMOS管(MN16)的源极，失调采样电容(C2)接在第十六NMOS管(MN16)的源极和地之间；
第七NMOS管(MN7)和第八NMOS管(MN8)的栅极互连并连接第五NMOS管(MN5)和第十二PMOS管(MP12)的漏极，第七NMOS管(MN7)的漏极连接第五NMOS管(MN5)的源极和第十六PMOS管(MP16)的漏极，第七NMOS管(MN7)的源极接第十三NMOS管(MN13)的源极，第八NMOS管(MN8)的漏极接第六NMOS管(MN6)的源极和第十五PMOS管(MP15)的漏极，第八NMOS管(MN8)的源极接第十NMOS管(MN10)的源极，
第六NMOS管(MN6)的栅极连接第五NMOS管(MN5)和第三NMOS管(MN3)的栅极，其漏极连接第十三PMOS管(MP13)的漏极和第九NMOS管(MN9)的栅极并通过第二电容(C3)后接第十五NMOS管(MN15)的源极，
第十二PMOS管(MP12)和第十三PMOS管(MP13)的栅极互连并连接第十一PMOS管(MP11)和第十四PMOS管(MP14)的栅极，第十二PMOS管(MP12)的源极接第六PMOS管(MP6)的漏极，第十三PMOS管(MP13)的源极接第七PMOS管(MP7)的漏极，
第六PMOS管(MP6)和第七PMOS管(MP7)的栅极互连并连接第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)和第八PMOS管(MP8)的栅极，第八PMOS管(MP8)的漏极接第十四PMOS管(MP14)的源极，第九NMOS管(MN9)的漏极连接第十四PMOS管(MP14)和第十五NMOS管(MN15)的漏极并连接所述反相器电路的输入端，所述反相器电路的输出端为所述高分辨率负电平检测电路的输出端，第九NMOS管(MN9)的源极接地，第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)和第八PMOS管(MP8)的源极接电源电压(VCC)。
2.根据权利要求1所述的高分辨率负电平检测电路，其特征在于，所述反相器电路包括第十七NMOS管(MN17)、第十八NMOS管(MN18)、第十九PMOS管(MP19)和第二十PMOS管(MP20)，
第十七NMOS管(MN17)和第十九PMOS管(MP19)的栅极互连并作为所述反相器电路的输入端，其漏极也互连并连接第十八NMOS管(MN18)和第二十PMOS管(MP20)的栅极，第十八NMOS管(MN18)和第二十PMOS管(MP20)的漏极互连并作为所述反相器电路的输出端，第十七NMOS管(MN17)和第十八NMOS管(MN18)的源极接地，第十九PMOS管(MP19)和第二十PMOS管(MP20)的源极接电源电压(VCC)。
3.根据权利要求1所述的高分辨率负电平检测电路，其特征在于，所述第十五PMOS管(MP15)、第十六PMOS管(MP16)、第十七PMOS管(MP17)和第十八PMOS管(MP18)尺寸完全相同并且版图上相互匹配，第四PMOS管(MP4)与第五PMOS管(MP5)尺寸完全相同。
4.根据权利要求1所述的高分辨率负电平检测电路，其特征在于，所述等效的基准电压(V1)由基准电平经过一电压跟随器产生。
5.根据权利要求1所述的高分辨率负电平检测电路，其特征在于，所述第一控制信号(a)、第二控制信号(b)和第三控制信号(c)的产生电路包括：SR锁存器、数字模块，第一负电平检测器和第二负电平检测器，
同步整流管的漏极电压(VD)输入第一负电平检测器的负输入端和第二负电平检测器的正输入端，同步整流管的源极电压(VS)输入第一负电平检测器的正输入端和第二负电平检测器的负输入端，第一负电平检测器的输出端连接SR锁存器的S端，第二负电平检测器的输出端连接SR锁存器的R端，SR锁存器Q端输出的信号经过数字模块后输出第一控制信号(a)、第二控制信号(b)和第三控制信号(c)后反馈回第二负电平检测器。
6.根据权利要求5所述的高分辨率负电平检测电路，其特征在于，所述第一负电平检测器检测到同步整流管的漏源电压大于-150mV时输出低电平，所述第二负电平检测器检测到同步整流管的漏源电压大于-5mV时输出高电平。
7.根据权利要求6所述的高分辨率负电平检测电路，其特征在于，所述第二负电平检测器检测到同步整流管的漏源电压大于-5mV时，SR锁存器复位，数字模块检测到SR锁存器Q端的下降沿后，第一控制信号(a)和第三控制信号(c)产生高电平脉冲，第二控制信号(b)产生低电平脉冲。
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