WO2007010681A1 - 薄膜キャパシタ及び該薄膜キャパシタの製造方法 - Google Patents

薄膜キャパシタ及び該薄膜キャパシタの製造方法 Download PDF

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capacitor
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Yutaka Takeshima
Masanobu Nomura
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps

Definitions

  • the present invention relates to a thin film capacitor and a method for manufacturing the thin film capacitor, and more particularly to a thin film capacitor used for decoupling an integrated circuit and the like, and a method for manufacturing the same.
  • decoupling capacitors have come to be used due to increased processing speed of LSIs (Large Scale Integrated Circuits)! Since there is a demand for improving the high-frequency tracking capability of a decoupling capacitor, a decoupling capacitor is placed directly under the LSI, and the decoupling capacitor and the LSI are connected by a nonpump.
  • LSIs Large Scale Integrated Circuits
  • Patent Document 1 discloses a dielectric layer (dielectric thin film) 103 (103a, 103 b) made of a metal oxide as shown in FIG.
  • a thin film capacitor in which a barrier layer 105 made of a non-conductive inorganic material is provided between a capacitor part 110 having an insulating layer and a protective insulating layer 106 having a resin material such as polyimide.
  • a lower conductor 102, a dielectric layer 103 (103a, 103b), and an upper conductor 104 (104a, 104b) are sequentially formed on a substrate 101 made of Si or the like.
  • conductor pads 107a and 107b are electrically connected to the lower conductor 102 and the upper conductor 104, respectively, and bumps 108a and 108b are formed on the conductor pads 107a and 107b.
  • LSI is electrically connected to a mounting substrate such as a resin multilayer substrate via bumps 108a and 108b.
  • Patent Document 1 the noria layer 105 is provided between the capacitor part 110 and the protective insulating layer 106, and the resin material forming the protective insulating layer 106 adversely affects the dielectric layer 103. It is preventing.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-214589
  • the linear expansion coefficient of a Si substrate normally used for a thin film capacitor is 2 to 3 ppmZ ° C
  • the linear expansion coefficient of a multilayer substrate is about several tens of ppm Z ° C, and therefore the linear expansion coefficient of a resin multilayer substrate is considerably larger than the linear expansion coefficient of a Si substrate. Therefore, when a temperature change occurs when a thin film capacitor is mounted on a resin multilayer substrate, warpage occurs in one of the substrates due to the difference in linear expansion coefficient between the two.
  • the Si substrate or the resin multilayer substrate warps depends on the thickness and Young's modulus of the substrate, but when mounting using solder bumps and then cooling, for example, Si If the substrate is more easily deformed than the resin multilayer substrate, the shrinkage rate of the resin multilayer substrate is larger than the shrinkage rate of the Si substrate. Therefore, the thin film capacitor has bumps formed on the side surface. Is deformed to be convex. When such deformation occurs, a large tensile stress is generated on the bump formed near the center. On the other hand, the resin multilayer substrate is deformed as compared with the Si substrate. In this case, the resin multilayer substrate is mounted with a thin film capacitor and is deformed so that the side surface is concave.
  • the bond strength at the interface is relatively weak, and the tensile stress is hardly transmitted to the dielectric layer 103b. For this reason, the tensile stress is concentrated on the upper conductor 104b, and as a result, the upper conductor 104b may break, or peeling may occur at the interface between the upper conductor 104b and the dielectric layer 103b, thereby significantly impairing the function as a capacitor. . In addition, even if no peeling occurs at the interface, the reliability of the capacitor is reduced when tensile stress is concentrated on the interface.
  • a sapphire substrate (linear expansion coefficient: about 8ppmZ ° C) or a quartz glass substrate (linear expansion coefficient: about 0.5ppm / ° C) is used as the substrate for the thin film capacitor. Even in this case, there is a difference in coefficient of linear expansion from a mounting board such as a resin multilayer board or a ceramic board, and the same problem as described above arises.
  • the present invention has been made in view of such circumstances, and provides a thin film capacitor and a method of manufacturing the same that prevents the stress from concentrating on a conductor even when a vertical stress is applied to a bump. For the purpose.
  • a thin film capacitor according to the present invention has a capacitor portion in which a first conductor layer and a second conductor layer are formed opposite to each other via a dielectric thin film on a substrate. Formation And is electrically connected to one of the first conductor layer and the second conductor layer and electrically insulated from the other conductor layer other than the first conductor layer. 1 conductor pad, a second conductor pad electrically insulated from the one conductor layer and electrically connected to the other conductor layer, and on the first conductor pad and the second conductor pad And first and second bumps formed respectively, and the first and second conductor pads are bonded to the substrate.
  • the thin film capacitor of the present invention is characterized in that the dielectric thin film is formed on a flat surface.
  • the thin film capacitor of the present invention is characterized in that the first and second conductor layers and the first and second conductor pads are formed of different materials.
  • an adhesion layer is interposed between the substrate and the capacitor portion, and the first and second conductor pads penetrate the adhesion layer and are joined to the substrate.
  • the first and second bumps are formed on the first and second conductor pads so as to avoid the upper part of the capacitor part. is doing.
  • the method for manufacturing a thin film capacitor according to the present invention includes a capacitor part manufacturing step of manufacturing a capacitor part in which the first conductor layer and the second conductive film are opposed to each other via a dielectric thin film. Forming a first through hole and a second through hole penetrating the capacitor portion to expose a surface of a part of the substrate; electrically connecting the first conductor layer; and A first conductor pad is formed so as to be electrically insulated from the second conductor layer and to fill one of the first and second through holes and to join the substrate. A first conductor pad forming step; electrically connected to the second conductor layer; electrically insulated from the first conductor layer; and the one of the first and second through holes.
  • the invention's effect According to the thin film capacitor of the present invention, since the first and second conductor pads are bonded to the substrate, even if a tensile stress is generated in the vertical direction on the bump, the tensile stress is applied to the first conductor. Therefore, the first conductor layer and the second conductor layer are not broken and the interface between the conductor layer and the dielectric thin film is not peeled off.
  • the dielectric thin film is formed on a flat surface !, the dielectric thin film is not formed on a step, and therefore defects are not easily generated. It is possible to get the data.
  • the optimum material according to the quality 'characteristics required for each of the first and second conductor layers. can be selected.
  • a noble metal material such as Pt is used. It is preferable to do this.
  • a noble metal material is used for the conductor pad, there is a risk that the cost will increase. Therefore, it is preferable to use a base metal material as long as the performance is not affected. Therefore, by configuring the conductor layer and the conductor pad with different materials, it is possible to select an optimum material for each.
  • an adhesion layer is interposed between the substrate and the capacitor portion, and the first and second conductor pads penetrate the adhesion layer and are bonded to the substrate.
  • the joint strength of the capacitor is improved, and the tensile stress acting on the first and second conductor pads does not affect the capacitor and adhesion layer, and the capacitor and adhesion layer are prevented from being damaged. be able to.
  • first and second bumps are formed on the first and second conductor pads so as to avoid the upper part of the capacitor portion, they are perpendicular to the first and second bumps. Even if a tensile stress is generated in the direction, it is possible to effectively prevent the capacitor portion from being damaged without the tensile stress being directly applied to the capacitor portion.
  • the first conductor is electrically insulated from the second conductor layer and fills one of the first and second through holes and joins the substrate.
  • the first conductor does not concentrate this tensile stress on the first conductor layer or the second conductor layer.
  • the second conductive layer may be the interface between these conductive layers and the dielectric thin film to obtain a thin film capacitor not to peel.
  • FIG. 1 is a plan view showing an embodiment of a thin film capacitor according to the present invention.
  • FIG. 2 is a cross-sectional view taken along the line AA in FIG.
  • FIG. 3 is a cross-sectional view (1Z3) showing the manufacturing process of the thin film capacitor.
  • FIG. 4 is a cross-sectional view (2Z3) showing the manufacturing process of the thin film capacitor.
  • FIG. 5 is a cross-sectional view (3Z3) showing the manufacturing process of the thin film capacitor.
  • FIG. 6 is a cross-sectional view showing a thin film capacitor of a comparative example.
  • FIG. 7 is a cross-sectional view showing a conventional thin film capacitor.
  • FIG. 1 is a plan view showing an embodiment of a thin film capacitor according to the present invention.
  • FIG. 1 is a cross-sectional view taken along line AA.
  • an adhesion layer 21 is formed on a flat substrate 10 that also contains S, and a first layer made of Pt as a noble metal material is formed on the adhesion layer 21.
  • the conductive layer 22, the dielectric thin film 23 made of strontium nolium titanate (hereinafter referred to as “BST”), and the second conductive layer 24 made of Pt are sequentially formed. That is, the first conductor layer 22 and the second conductor layer 24 are formed to face each other with the dielectric thin film 23 therebetween, and the first conductor layer 22, the dielectric thin film 23, and the second conductor layer 23
  • the capacitor layer 70 is formed by the conductor layer 24.
  • the adhesion layer 21 and the first conductor layer 22 on the substrate 10 are both formed in a flat shape, and therefore the dielectric thin film 23 is formed on a flat surface, thereby ensuring reliability.
  • the sex is secured. That is, when the dielectric thin film 23 is formed on the step, a defect occurs in the step portion, and an electrical short circuit or leakage current may occur, leading to a decrease in reliability. Therefore, in the present embodiment, the dielectric thin film 23 is formed on a flat surface, thereby ensuring the reliability as a thin film capacitor.
  • a first conductor pad 41 and a second conductor pad 42 mainly composed of a base metal material such as Ni or Cu are formed by bonding.
  • the first conductor pad 41 is electrically connected to the first conductor layer 22 and electrically connected to the second conductor layer 24 via the first and second barrier layers 31 and 32. It is formed so as to be insulated.
  • the second conductor pad 42 is electrically connected to the second conductor layer 24 and electrically connected to the first conductor layer 41 via the first and second noor layers 31 and 32. It is formed so as to be insulated. That is, the first noria layer 31 is formed of a crystalline metal oxide, and the second noria layer 32 is formed of a non-conductive inorganic material.
  • first and second noria layers 31, 32 Thus, the first conductive layer 22 and the second conductor pad 42 are electrically insulated, and the second conductor layer 24 and the first conductor pad 41 are electrically insulated.
  • first and second bumps 51, 52 are formed so as to avoid being formed above the capacitor unit 70, so that the first and second bumps 51, 52 are formed on the first and second bumps 51, 52. Even if a tensile stress in the vertical direction is generated, it is possible to avoid damage to the capacitor portion 70 where the tensile stress is not directly applied to the second conductor layer 24.
  • first and second bumps 51 and 52 mainly composed of lead-free solder are formed on the first and second conductor pads 41 and 42 so as to avoid the upper part of the capacitor unit 70. It has been done.
  • a first protective layer 33 that also has a grease strength is formed on the surface of the second noria layer 32, and the first protective layer 33 or the first and second conductor pads are further formed on the outermost layer.
  • a second protective layer 34 made of a resin material is formed so as to be in close contact with 41, 42.
  • first and second barrier layers 31 and 32 have a noria function between the first and second protective layers 33 and 34 and the capacitor unit 70.
  • first and second bumps 51 and 52 are formed so as to avoid being formed above the capacitor unit 70, the first and second bumps 51 and 52 are perpendicular to the first and second bumps 51 and 52. Even if this tensile stress is generated, the tensile stress is not directly applied to the second conductor layer 24, but this can also prevent the capacitor portion 70 from being damaged.
  • the adhesion layer 21 is interposed between the substrate 10 and the capacitor part 70, and the first and second conductor pads 41, 42 penetrate the adhesion layer 21 to the substrate 10.
  • the bonding strength between the substrate 10 and the capacitor unit 70 is improved, and the bow I tension stress acting on the first and second conductor pads 41 and 42 affects the capacitor unit 70 and the adhesion layer 21. Therefore, the capacitor part 70 and the adhesion layer 21 are not damaged.
  • the first and second conductor layers 22 and 24 are made of Pt, and the first and second conductor pads 41 and 42 are base metal materials mainly composed of Ni or Cu.
  • the power formed by This is because the required quality 'characteristics of the two are different and the optimum material is selected.
  • the conductor layer is heat-treated to increase the crystallinity of the dielectric thin film, but it is necessary to prevent the conductor layer from being oxidized by the heat treatment. For this reason, noble metal materials such as Pt are used. Is preferably used.
  • a precious metal material is used for the conductor pad, there is a risk that the cost will increase. Therefore, it is preferable to use a base metal material as long as it does not affect the performance. Therefore, by configuring the conductor layer and the conductor pad with different materials as in the present embodiment, it is possible to select an optimum material for each.
  • a flat substrate 10 made of crystals is prepared.
  • a BST MOD (organometallic decomposition) raw material solution containing an organic compound of Ba, Sr, and Ti is applied onto the substrate 10 and dried, followed by heat treatment in oxygen, for example, at a temperature of 625 ° C.
  • a 50 nm-thick adhesion layer 21 is formed.
  • a first conductor layer 22 made of Pt with a thickness of 200 nm is formed on the adhesion layer 21 by sputtering.
  • the MOD raw material solution described above is applied onto the first conductor layer 22, dried, and heat-treated in oxygen at, for example, 625 ° C.
  • the second conductor layer 24 made of Pt having a thickness of 200 nm is formed on the dielectric thin film 23 by using the sputtering method described above.
  • the dielectric thin film 23 is formed on the first conductor layer 22 formed on substantially the entire surface of the substrate 10, so that it is formed on a flat surface having substantially no step. . That is, when the dielectric thin film 23 is formed using the MOD method, the coverage of the stepped portion is not necessarily good, so that a defect is generated in the stepped portion, and an electrical short circuit or a leakage current is likely to occur. Therefore, in the present embodiment, the dielectric thin film 23 is formed on a flat surface.
  • a photoresist is applied onto the second conductor layer 24, exposure and development are performed to form a predetermined resist pattern, and dry etching is performed, as shown in FIG. 3 (b). Part of conductor layer 2 4 of 2 is removed.
  • the above-described MOD raw material solution is applied and dried, and in oxygen, for example, at 625 ° C for 30 minutes. Then, as shown in FIG. 3 (c), a first barrier layer 31 made of BST having a thickness of 200 nm is formed. After this, for example, a heat treatment is performed at a temperature of 825 ° C. for 30 minutes to improve the crystallinity of the dielectric thin film 23.
  • a photoresist is applied onto the first noria layer 31, and exposure and development are performed to form a predetermined resist pattern.
  • the first barrier layer 31 and dielectric thin film 23 and force Wet etching is performed so as to be patterned into a predetermined shape.
  • a hole 63 is formed in a part of the first noor layer 31, and a part of the second conductor layer 24 is exposed on the surface.
  • a photoresist is applied on the first conductor layer 22 and the first noria layer 31, exposure is performed, a predetermined resist pattern is formed, and dry etching is performed to perform FIG.
  • the outer peripheral portions of the adhesion layer 21 and the first conductor layer 22 on the substrate 10 are removed, and the first and second through holes 61 and 62 are formed, and a part of the substrate 10 is formed. Is exposed on the surface.
  • a 1 ⁇ m-thick silicon nitride film is formed by sputtering, a photoresist is applied, exposure and development are performed to form a predetermined resist pattern, and nitridation is performed by dry etching.
  • a part of the key film is removed, and a second noria layer 32 is formed as shown in FIG.
  • the second noria layer 32 does not completely cover the first conductor layer 22 inside the first through-hole 61, and covers only a part of the inner wall so that the second through-hole 62 is not covered. As a result, the entire inner wall is covered so as to completely cover the first conductor layer 22.
  • a photosensitive benzocyclobutene (BCB) varnish is applied, exposed and developed, and then subjected to a curing process, as shown in Fig. 4 (g), to form a first protection made of BCB resin.
  • BCB photosensitive benzocyclobutene
  • first and second conductor pads 41 and 42 are formed as shown in FIG. 4 (h). That is, the first and second conductor pads 41 and 42 have a two-layer structure, and the thicknesses of the Ti film and the Cu film are, for example, 100 nm and 500 nm, respectively.
  • the Ti film and the Cu film can be formed by, for example, forming a film on the entire surface by sputtering and performing a force etching process.
  • a second protective layer 34 made of BCB resin is formed by the same manufacturing procedure as that of the first protective layer 33 as shown in FIG. 5 (i).
  • the second protective layer 34 is formed without forming the first protective layer 33. Even if only to form.
  • electroless plating is applied to the exposed portions of the first and second conductor pads 41, 42, and the first and second bumps 51, 52 are formed as shown in FIG. 5 (j).
  • Forming the thin film capacitor First, in order to improve solderability, electroless plating is performed to form a 2000 nm thick Ni film and a lOOnm thick Au film (not shown), and then Sn-Ag-Cu lead-free.
  • First and second bumps 51 and 52 are formed by printing using solder.
  • the above-described thin film capacitor can be easily manufactured. Therefore, even when a tensile stress is generated in the vertical direction on the first and second bumps 51 and 52, The tensile stress does not concentrate on the first conductor layer 22 or the second conductor layer 24. The first conductor layer 22 or the second conductor layer 24 breaks, or the conductor layers 22, 24 and the dielectric A thin film capacitor in which the interface with the thin film 23 does not peel can be obtained.
  • a sapphire substrate or a quartz glass substrate can be used as the substrate in addition to the Si substrate.
  • the same material as the dielectric thin film material is used as the adhesion layer material.
  • Ti, Cr, TiO, etc. may be used. it can.
  • Dielectric thin film materials include BST
  • one thin film capacitor is manufactured on one substrate.
  • a plurality of thin film capacitors are manufactured on one substrate, and the substrate is cut with a dicing saw, thereby A plurality of thin film capacitors may be obtained.
  • a plurality of sets of capacitor portions, a plurality of sets of first and second conductor pads, and a plurality of sets of first and second bumps are formed on one substrate.
  • each thin film shown in the above embodiment is merely an example, and can be arbitrarily set as long as the small and light weight can be maintained and the function as a thin film capacitor for decoupling is not impaired. The only thing you can do is ... Similarly, the manufacturing conditions such as the temperature conditions described in the above embodiment are merely examples, and an optimum value can be selected as appropriate.
  • the thin film formation method is not limited to the above-described sputtering method, MOD method, etc. Needless to say, vacuum deposition method, MOCVD (organometallic chemical vapor deposition) method, etc. It is also preferable to use other thin film forming methods as appropriate!
  • each thin film is set to the thickness exemplified in the above-mentioned section [Best Mode for Carrying Out the Invention], and the temperature and processing time of the heat treatment are also set in the above [Summary for carrying out the invention].
  • the conditions exemplified in the section “Best Mode” were used.
  • the first conductor pad 41 is formed so as to be joined to the upper surface of the first conductive layer 22, and the second conductor pad 42 is the first conductor.
  • the first and second conductor pads 41 and 42 are formed so as to be bonded to the upper surface of the layer 21, and are not bonded to the substrate 10.
  • First and second bumps 51 and 52 are formed on the first and second conductor pads 41 and 42, respectively.
  • the thin film capacitors of these examples and comparative examples were mounted on a glass-epoxy substrate (linear expansion coefficient: about 40ppmZ ° C) with a thickness of 1.27mm with Cu wiring formed on the surface. .
  • each of these samples was subjected to a thermal cycle test of 500 cycles in a temperature range of 55 ° C to + 125 ° C. After this thermal cycle test, a continuity test was performed, and the capacitance before and after the thermal cycle was measured using a Sarakuko LCR meter under the conditions of 0.5 V and 1 kHz.

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Abstract

　本発明の薄膜キャパシタは、第１の導体層と第２の導体層とが誘電体薄膜を介して対向状に形成されたキャパシタ部が、基板上に形成されると共に、前記第１の導体層及び前記第２の導体層のうちのいずれか一方の導体層と電気的に接続され、前記一方以外の他方の導体層と電気的に絶縁された第１の導体パッドと、前記一方の導体層と電気的に絶縁され、前記他方の導体層と電気的に接続された第２の導体パッドと、前記第１の導体パッド及び第２の導体パッド上にそれぞれに形成された第１及び第２のバンプとを備え、前記第１及び第２の導体パッドが前記基板に接合されている。これにより、バンプに鉛直方向の応力が生じた場合であっても、該応力が導体に集中しないようにした。

Description

明 細 書
薄膜キャパシタ及び該薄膜キャパシタの製造方法
技術分野
[0001] 本発明は薄膜キャパシタ及び該薄膜キャパシタの製造方法に関し、より詳しくは集 積回路のデカップリング用などに使用される薄膜キャパシタとその製造方法に関する 背景技術
[0002] 近年、 LSI (大規模集積回路）の処理速度の高速化により、デカップリングキャパシ タが用いられるようになって!/、る。デカップリングキャパシタの高周波追随 ¾能を向上 要求されるため、 LSIの直下にデカップリングキャパシタを配し、ノンプによってデカ ップリングキャパシタと LSIを接続することが行われている。
[0003] このようなデカップリング用に用いられる薄膜キャパシタとして、例えば特許文献 1に は、図 7に示すように、金属酸化物からなる誘電体層（誘電体薄膜） 103 (103a、 103 b)を有するキャパシタ部 110と、ポリイミド等の榭脂材力もなる保護絶縁層 106との間 に、非導電性無機質材料からなるバリア層 105を設けた薄膜キャパシタが提案されて いる。
[0004] この薄膜キャパシタは、具体的には、 Si等で形成された基板 101上に下部導体 10 2、誘電体層 103 (103a、 103b)、上部導体 104 (104a、 104b)が順次形成されると 共に、下部導体 102及び上部導体 104にはそれぞれ導体パッド 107a、 107bが電 気的に接続され、さらに、導体パッド 107a、 107b上にはバンプ 108a、 108bが形成 され、キャパシタ部 110はこれらバンプ 108a、 108bを介して LSIゃ榭脂多層基板等 の実装基板と電気的に接続される。
[0005] そして、この特許文献 1の薄膜キャパシタでは、上記保護絶縁層 106によってバン プ 108a、 108bからの機械的応力が緩和されると共に、キャパシタ部 110と保護絶縁 層 106との間にノリア層 105を設けることにより、保護絶縁層 106が誘電体層 103に 悪影響を及ぼすのを防止している。すなわち、保護絶縁層 106を構成する榭脂材の 硬化時には、脱水縮合反応が生じて H Oが放出されるが、この H Oは更に分解して
2 2
水素イオン (H+)を生成するため、該水素イオンが誘電体層 103に悪影響を及ぼす おそれがある。
[0006] そこで、特許文献 1では、キャパシタ部 110と保護絶縁層 106との間にノリア層 105 を設け、これにより保護絶縁層 106を形成する榭脂材が誘電体層 103に悪影響を及 ぼすのを防止している。
[0007] 特許文献 1：特開 2004— 214589号公報
発明の開示
発明が解決しょうとする課題
[0008] しかしながら、特許文献 1では、バンプ 108a、 108bからの機械的応力を緩和する ために保護絶縁層 106を設けているため、バンプ 108a、 108bに対し矢印 Xで示す 水平方向の応力に関しては緩衝材として一定の効果があると考えられるが、矢印 yで 示す鉛直方向に関しては応力緩和効果は必ずしも十分ではな 、。
[0009] バンプ 108a、 108bに対する鉛直方向の応力を説明すると以下のようになる。
[0010] 薄膜キャパシタは、榭脂多層基板に実装されることが比較的多いが、薄膜キャパシ タに通常使用される Si基板の線膨張係数は 2〜3ppmZ°Cであるのに対し、榭脂多 層基板の線膨張係数は数十 ppmZ°C程度であり、したがって榭脂多層基板の線膨 張係数は Si基板の線膨張係数に比べてカゝなり大きい。このため榭脂多層基板に薄 膜キャパシタを実装した場合に温度変化が生じると、両者の線膨張係数の相違によ つていずれか一方の基板に反りが生じる。
[0011] Si基板と榭脂多層基板のうちのいずれの基板が反るかは基板の厚みやヤング率に よっても異なるが、はんだバンプを用いて実装し、その後、冷却する場合、例えば、 Si 基板が榭脂多層基板に比べて変形しやす 、場合は、榭脂多層基板の収縮率が Si 基板の収縮率に比べて大き 、ため、薄膜キャパシタはバンプの形成されて 、な 、側 の面が凸状となるように変形する。このような変形が生じると、中央付近に形成されて いるバンプに大きな引張応力が生じる。一方、榭脂多層基板が Si基板に比べて変形 しゃす 、場合には、榭脂多層基板は薄膜キャパシタが実装されて 、な 、側の面が凹 状となるように変形するため、外側のバンプに大きな引張応力が生じる。 [0012] そして、図 7において、バンプ 108bに矢印 yで示す鉛直方向への引張応力が発生 すると、バンプ 108bと導体パッド 107bとの界面及び導体パッド 107bと上部導体 10 4bとの界面の接合強度が相対的に強 、ため、上部導体 104bも矢印 y方向に引っ張 られる。一方、上部導体 104bは金属材料で形成されているのに対し、誘電体層 103 bは金属酸化物で形成されており、したがって上部導体 104bと誘電体層と 103bとは 材質が異なることからその界面の接合強度は相対的に弱ぐ引張応力は誘電体層 1 03bには伝わり難い。このため引張応力は上部導体 104bに集中し、その結果上部 導体 104bが破断したり、あるいは上部導体 104bと誘電体層 103bとの界面に剥離 が生じてキャパシタとしての機能が著しく損なわれるおそれがある。また、上記界面に 剥離が生じないまでも、引張応力が界面に集中した状態ではキャパシタとしての信頼 性低下を招く。
[0013] また、薄膜キャパシタをセラミック基板上に実装した場合でも、セラミック基板の線膨 張係数は榭脂多層基板の線膨張係数に比べて小さいがヤング率が大きいため、バ ンプに大きな引張応力が発生し、上述と同様の問題が生じる。
[0014] さらに、薄膜キャパシタ用の基板として Si基板に代えて、サファイア基板 (線膨張係 数：約 8ppmZ°C)や石英ガラス基板 (線膨張係数：約 0. 5ppm/°C)等を使用した 場合にも、榭脂多層基板やセラミック基板等の実装基板とは線膨張係数に差がある ため、上述と同様の問題が生じる。
[0015] そして、このような引張応力の原因となる基板の反りは、バンプ材料としてリフロー温 度の高い無鉛はんだを用いた場合に、特に顕著となる。し力も、近年は環境への影 響性に配慮して無鉛はんだの使用が増加していることから、このような基板の反りを 抑制するのは今日の喫緊の課題である。
[0016] 本発明はこのような事情に鑑みなされたものであって、バンプに鉛直方向の応力が 作用しても該応力が導体に集中しないようにした薄膜キャパシタ、及びその製造方法 を提供することを目的とする。
課題を解決するための手段
[0017] 上記目的を達成するために本発明に係る薄膜キャパシタは、第 1の導体層と第 2の 導体層とが誘電体薄膜を介して対向状に形成されたキャパシタ部が、基板上に形成 されると共に、前記第 1の導体層及び前記第 2の導体層のうちのいずれか一方の導 体層と電気的に接続され、前記一方以外の他方の導体層と電気的に絶縁された第 1 の導体パッドと、前記一方の導体層と電気的に絶縁され、前記他方の導体層と電気 的に接続された第 2の導体パッドと、前記第 1の導体パッド及び第 2の導体パッド上に それぞれに形成された第 1及び第 2のバンプとを備え、前記第 1及び第 2の導体パッ ドが前記基板に接合されて 、ることを特徴として 、る。
[0018] また、本発明の薄膜キャパシタは、前記誘電体薄膜は、平坦な面上に形成されて 、ることを特徴として 、る。
[0019] また、本発明の薄膜キャパシタは、前記第 1及び第 2の導体層と、前記第 1及び第 2 の導体パッドとは異なる材料で形成されて 、ることを特徴として 、る。
[0020] さらに、本発明の薄膜キャパシタは、前記基板と前記キャパシタ部との間に密着層 が介在され、前記第 1及び第 2の導体パッドは前記密着層を貫いて前記基板に接合 されて 、ることを特徴として！/、る。
[0021] また、本発明の薄膜キャパシタは、前記第 1及び第 2のバンプは、前記キャパシタ部 の上方を避けるように前記第 1及び第 2の導体パッド上に形成されていることを特徴と している。
[0022] また、本発明に係る薄膜キャパシタの製造方法は、第 1の導体層及び第 2の導電膜 とが誘電体薄膜を介して対向状を形成されたキャパシタ部を作製するキャパシタ部 作製工程と、前記キャパシタ部を貫通する第 1及び第 2の貫通孔をそれぞれ形成して 前記基板の一部を表面露出させる貫通孔形成工程と、前記第 1の導体層と電気的に 接続し、前記第 2の導体層と電気的に絶縁し、かつ前記第 1及び第 2の貫通孔のうち のいずれか一方の貫通孔を充填して前記基板と接合するように第 1の導体パッドを 形成する第 1の導体パッド形成工程と、前記第 2の導体層と電気的に接続し、前記第 1の導体層と電気的に絶縁し、かつ前記第 1及び第 2の貫通孔のうちの前記一方以 外の他方の貫通孔を充填して前記基板と接合するように第 2の導体パッドを形成する 第 2の導体パッド形成工程と、前記第 1及び第 2の導体パッド上に、第 1及び第 2のバ ンプをそれぞれ形成するバンプ形成工程とを含むことを特徴としている。
発明の効果 [0023] 本発明の薄膜キャパシタによれば、第 1及び第 2の導体パッドが基板に接合されて いるので、バンプに鉛直方向に引張応力が生じた場合でも、この引張応力が第 1の 導体層や第 2の導体層に集中することはなぐしたがって第 1の導体層や第 2の導体 層が破断することもなぐこれら導体層と誘電体薄膜との界面が剥離することもない。
[0024] また、前記誘電体薄膜が、平坦な面上に形成されて!、るので、誘電体薄膜が段差 上に形成されることもなぐしたがって欠陥も生じ難ぐ信頼性の優れた薄膜キャパシ タを得ることがでさる。
[0025] また、前記第 1及び第 2の導体層と、前記第 1及び第 2の導体パッドとは異なる材料 で形成されているので、それぞれに要求される品質'特性に応じた最適な材料を選 択することができる。すなわち、導体層は、誘電体薄膜の結晶性を高めるために熱処 理が行われるため、該熱処理によって導体層が酸化されるのを防止する必要があり、 このため Pt等の貴金属材料を使用するのが好ましい。一方、導体パッドに貴金属材 料を使用すると、コストの高騰ィ匕を招くおそれがあることから、性能に影響を与えない 範囲で卑金属材料を使用するのが好ましい。したがって、導体層と導体パッドを異な る材料で構成することにより、それぞれに最適な材料を選択することができる。
[0026] さらに、前記基板と前記キャパシタ部との間に密着層が介在され、前記第 1及び第 2の導体パッドは前記密着層を貫 、て前記基板に接合されて 、るので、基板とキャパ シタ部の接合強度が向上すると共に、第 1及び第 2の導体パッドに作用する引張応 力がキャパシタ部や密着層に影響を及ぼすこともなぐキャパシタ部や密着層が損傷 するのを回避することができる。
[0027] また、前記第 1及び第 2のバンプは、前記キャパシタ部の上方を避けるように前記第 1及び第 2の導体パッド上に形成されているので、第 1及び第 2のバンプに鉛直方向 の引張応力が生じても、該引張応力がキャパシタ部に直接負荷されることはなぐキ ャパシタ部が損傷するのを効果的に防止することができる。
[0028] 上記薄膜キャパシタの製造方法によれば、第 1の導体層及び第 2の導電膜とが誘 電体薄膜を介して対向状を形成されたキャパシタ部を作製するキャパシタ部作製ェ 程と、前記キャパシタ部を貫通する第 1及び第 2の貫通孔をそれぞれ形成して前記基 板の一部を表面露出させる貫通孔形成工程と、前記第 1の導体層と電気的に接続し 、前記第 2の導体層と電気的に絶縁し、かつ前記第 1及び第 2の貫通孔のうちのいず れか一方の貫通孔を充填して前記基板と接合するように第 1の導体パッドを形成する 第 1の導体パッド形成工程と、前記第 2の導体層と電気的に接続し、前記第 1の導体 層と電気的に絶縁し、かつ前記第 1及び第 2の貫通孔のうちの前記一方以外の他方 の貫通孔を充填して前記基板と接合するように第 2の導体パッドを形成する第 2の導 体パッド形成工程と、前記第 1及び第 2の導体パッド上に、第 1及び第 2のバンプをそ れぞれ形成するバンプ形成工程とを含むので、上述した薄膜キャパシタを容易に製 造することができ、したがってバンプに鉛直方向に引張応力が生じた場合でも、この 引張応力が第 1の導体層や第 2の導体層に集中することはなぐ第 1の導体層や第 2 の導体層が破断したり、これら導体層と誘電体薄膜との界面が剥離することのない薄 膜キャパシタを得ることができる。
図面の簡単な説明
[0029] [図 1]本発明に係る薄膜キャパシタの一実施の形態を示す平面図である。
[図 2]図 2の A— A要部断面図である。
[図 3]上記薄膜キャパシタの製造工程を示す断面図（1Z3)である。
[図 4]上記薄膜キャパシタの製造工程を示す断面図（2Z3)である。
[図 5]上記薄膜キャパシタの製造工程を示す断面図（3Z3)である。
[図 6]比較例の薄膜キャパシタを示す断面図である。
[図 7]従来の薄膜キャパシタを示す断面図である。
符号の説明
[0030] 10 基板
21 密着層
22 第 1の導体層
23 誘電体薄膜
24 第 2の導体層
41 第 1の導体パッド
42 第 2の導体パッド
51 第 1のバンプ 52 第 2のバンプ
発明を実施するための最良の形態
[0031] 次に、本発明の実施の形態を添付図面を参照しながら詳説する。
[0032] 図 1は本発明に係る薄膜キャパシタの一実施の形態を示す平面図であり、図 2は図
1の A— A断面図である。
[0033] 図 1及び図 2において、この薄膜キャパシタは、 S もなる平坦状の基板 10上に密 着層 21が形成され、該密着層 21上には、貴金属材料としての Ptからなる第 1の導体 層 22、チタン酸ストロンチウムノリウム（以下、「BST」という。）からなる誘電体薄膜 23 、及び Ptからなる第 2の導体層 24が順次形成されている。すなわち、第 1の導体層 2 2と第 2の導体層 24とが誘電体薄膜 23を介して対向状に形成されており、これら第 1 の導体層 22、誘電体薄膜 23、及び第 2の導体層 24でキャパシタ部 70が形成されて いる。
[0034] また、基板 10上の密着層 21及び第 1の導体層 22はいずれも平坦状に形成されて おり、したがって誘電体薄膜 23は平坦な面上に形成されることとなり、これにより信頼 性を確保している。すなわち、誘電体薄膜 23が段差上に形成されると、段差部分で 欠陥が生じ、電気的な短絡や漏れ電流が発生して信頼性低下を招くおそれがある。 そこで、本実施の形態では誘電体薄膜 23を平坦な面上に形成し、これにより薄膜キ ャパシタとしての信頼性を確保して 、る。
[0035] また、基板 10上には Niや Cu等の卑金属材料を主成分とした第 1の導体パッド 41 及び第 2の導体パッド 42が接合形成されている。具体的には、第 1の導体パッド 41 は、第 1の導体層 22と電気的に接続され、かつ第 1及び第 2のバリア層 31、 32を介し て第 2の導体層 24と電気的に絶縁されるように形成されている。また、第 2の導体パ ッド 42は、第 2の導体層 24と電気的に接続され、かつ第 1及び第 2のノ リア層 31、 32 を介して第 1の導体層 41と電気的に絶縁されるように形成されている。すなわち、第 1のノリア層 31は結晶質の金属酸ィ匕物で形成され、第 2のノリア層 32は非導電性の 無機質材料で形成され、これら第 1及び第 2のノリア層 31、 32とで第 1の導電層 22と 第 2の導体パッド 42とが電気的に絶縁され、第 2の導体層 24と第 1の導体パッド 41と が電気的に絶縁されている。 [0036] しかも、第 1及び第 2のバンプ 51、 52はキャパシタ部 70の上方に形成されるのを避 けるように形成されており、これにより、第 1及び第 2のバンプ 51、 52に鉛直方向の引 張応力が生じても引張応力が直接的に第 2の導体層 24に負荷されることはなぐキヤ パシタ部 70が損傷するのを回避するのが可能となる。
[0037] また、前記第 1及び第 2の導体パッド 41、 42上には無鉛はんだを主成分とする第 1 及び第 2のバンプ 51、 52が、前記キャパシタ部 70の上方を避けるように形成されて いる。
[0038] さらに、第 2のノリア層 32の表面には榭脂材力もなる第 1の保護層 33が形成され、 さらに最外層には第 1の保護層 33又は第 1及び第 2の導体パッド 41、 42と密着する ように榭脂材からなる第 2の保護層 34が形成されて 、る。
[0039] 尚、第 1及び第 2のバリア層 31、 32は、第 1及び第 2の保護層 33、 34とキャパシタ 部 70との間のノリア機能を有している。
[0040] このように上記実施の形態では、第 1及び第 2の導体パッド 41、 42が基板 10に接 合されているので、第 1及び第 2のバンプ 51、 52に鉛直方向に引張応力が生じた場 合でも、この引張応力が第 1又は第 2の導体層 22、 24に集中することはなぐしたが つて第 1及び第 2の導体層 22、 24が破断したり、該導体層 22、 24と誘電体薄膜 23と が界面で剥離するのを回避することができる。
[0041] しかも、第 1及び第 2のバンプ 51、 52はキャパシタ部 70の上方に形成されるのを避 けるように形成されているので、第 1及び第 2のバンプ 51、 52に鉛直方向の引張応 力が生じても引張応力が直接的に第 2の導体層 24に負荷されることはなぐしたがつ てこれによってもキャパシタ部 70が損傷するのを回避することができる。
[0042] また、上記実施の形態では、基板 10とキャパシタ部 70との間に密着層 21が介在さ れ、第 1及び第 2の導体パッド 41、 42は密着層 21を貫いて基板 10に接合されている ので、基板 10とキャパシタ部 70との接合強度が向上すると共に、第 1及び第 2の導 体パッド 41、 42に作用する弓 I張応力がキャパシタ部 70や密着層 21に影響を及ぼす こともなく、したがってキャパシタ部 70や密着層 21が損傷することもない。
[0043] 尚、上記実施の形態では、第 1及び第 2の導体層 22、 24を Ptで形成し、第 1及び 第 2の導体パッド 41、 42は Niや Cuを主成分とした卑金属材料で形成している力 こ れは両者の要求される品質 '特性が異なることから、最適材料を選択したものである。 すなわち、導体層は、誘電体薄膜の結晶性を高めるために熱処理が行われるが、該 熱処理によって導体層が酸ィ匕されるのを防止する必要があり、このため Pt等の貴金 属材料を使用するのが好ましい。一方、導体パッドに貴金属材料を使用すると、コス トの高騰ィ匕を招くおそれがあることから、性能に影響を与えない範囲で卑金属材料を 使用するのが好ましい。したがって、本実施の形態のように、導体層と導体パッドを異 なる材料で構成することにより、それぞれに最適な材料を選択することができる。
[0044] 次に、上記薄膜キャパシタの製造方法について、図 3〜図 5を参照しながら説明す る。
[0045] まず、表面に厚さ 0. 7 μ mの熱酸化膜 (SiO膜、図示を省略)が形成された Si単結
2
晶からなる平坦状の基板 10を用意する。
[0046] そして、 Ba、 Sr、 Tiの有機化合物を含有する BSTの MOD (有機金属分解)原料溶 液を基板 10上に塗布して乾燥させ、酸素中、例えば 625°Cの温度で熱処理を行い、 図 3 (a)に示すように、膜厚 50nmの密着層 21を形成する。次に、スパッタリング法に より密着層 21上に膜厚 200nmの Ptからなる第 1の導体層 22を形成する。さらに上 述した MOD原料溶液を第 1の導体層 22上に塗布、乾燥させ、酸素中、例えば 625 °Cで 30分間の熱処理を行い、膜厚 lOOnmの誘電体薄膜 23を形成する。そしてこの 後、上述したスパッタリング法を使用し、誘電体薄膜 23上に膜厚 200nmの Ptからな る第 2の導体層 24を形成する。
[0047] 尚、誘電体薄膜 23は、基板 10上の略全面に形成された第 1の導体層 22上に形成 されるので、実質的に段差のない平坦面上に形成されることになる。すなわち、 MO D法を使用して誘電体薄膜 23を形成する場合、段差部分の被覆性が必ずしも良好 ではなぐこのため段差部分で欠陥が生じ、電気的短絡や漏れ電流が発生し易い。 したがって、本実施の形態では、誘電体薄膜 23は平坦面上に形成している。
[0048] 次に、第 2の導体層 24上にフォトレジストを塗布し、露光'現像を行って所定のレジ ストパターンを形成し、ドライエッチングにより、図 3 (b)に示すように、第 2の導体層 2 4の一部を除去する。
[0049] 次に、上述した MOD原料溶液を塗布、乾燥させ、酸素中、例えば 625°Cで 30分 間の熱処理を行い、図 3 (c)に示すように、膜厚 200nmの BSTからなる第 1のバリア 層 31を形成する。そしてこの後、例えば 825°Cの温度で 30分間の熱処理を行い、誘 電体薄膜 23の結晶性を向上させる。
[0050] 次に、第 1のノリア層 31上にフォトレジストを塗布し、露光'現像を行って所定のレ ジストパターンを形成し、図 3 (d)に示すように、第 1のバリア層 31と誘電体薄膜 23と 力 所定形状にパターユングされるようにウエットエッチングを行う。そしてこれにより 第 1のノ リア層 31の一部に孔 63を形成し、第 2の導体層 24の一部を表面に露出さ せる。
[0051] 次に、第 1の導体層 22及び第 1のノリア層 31上にフォトレジストを塗布し、露光 '現 像を行って所定のレジストパターンを形成し、ドライエッチングを行って図 4 (e)に示 すように、基板 10上の密着層 21及び第 1の導体層 22の外周部分を除去すると共に 、第 1及び第 2の貫通孔 61、 62を形成し、基板 10の一部を表面に露出させる。
[0052] 次に、スパッタリング法によって膜厚 1 μ mの窒化ケィ素を成膜し、フォトレジストを 塗布し、露光'現像を行って所定のレジストパターンを形成し、ドライエッチングによつ て窒化ケィ素膜の一部を除去し、図 4 (f)に示すように第 2のノリア層 32を形成する。 この第 2のノリア層 32は、第 1の貫通孔 61の内部においては第 1の導体層 22を完全 に覆うことがな 、ように内壁の一部のみを覆 、、第 2の貫通孔 62の内部にぉ ヽては 第 1の導体層 22を完全に覆うように内壁の略全面を覆っている。
[0053] 次に、感光性のベンゾシクロブテン (BCB)ワニスを塗布し、露光 ·現像した後に硬 化処理を行って、図 4 (g)に示すように BCB榭脂からなる第 1の保護層 33を形成する
[0054] 次に、 Ti膜、 Cu膜を順次成膜し、図 4 (h)に示すように、第 1及び第 2の導体パッド 41、 42を形成する。すなわち、この第 1及び第 2の導体パッド 41、 42は二層構造か らなり、 Ti膜、 Cu膜のそれぞれの膜厚は、例えば、 100nm、 500nmに形成される。 尚、この Ti膜、 Cu膜は、例えばスパッタリング法で全面に成膜して力 エッチング処 理を施すことにより、形成することができる。
[0055] 次に、第 1の保護層 33と同様の作製手順で、図 5 (i)に示すように、 BCB榭脂から なる第 2の保護層 34を形成する。尚、第 1の保護層 33を形成せずに第 2の保護層 34 のみを形成するようにしてもょ 、。
[0056] 次に、第 1及び第 2の導体パッド 41、 42の露出部分に、無電解めつきを施し、図 5 (j )に示すように、第 1及び第 2のバンプ 51、 52を形成し、これにより上記薄膜キャパシ タが製造される。すなわち、まず、はんだとの接合性を高めるために無電解めつきを 行って膜厚 2000nmの Ni皮膜及び膜厚 lOOnmの Au皮膜を形成した後（不図示）、 Sn—Ag— Cu系の無鉛はんだを使用して印刷法により、第 1及び第 2のバンプ 51、 5 2を形成する。
[0057] このように上記製造方法によれば、上述した薄膜キャパシタを容易に製造すること ができ、したがって第 1及び第 2のバンプ 51、 52に鉛直方向に引張応力が生じた場 合でも、この引張応力が第 1の導体層 22や第 2の導体層 24に集中することはなぐ 第 1の導体層 22や第 2の導体層 24が破断したり、これら導体層 22、 24と誘電体薄膜 23との界面が剥離することのない薄膜キャパシタを得ることができる。
[0058] 尚、本発明は上記実施の形態に限定されるものではなぐ要旨を逸脱しない範囲 で種々の変更をカ卩えることが可能である。
[0059] 例えば、基板としては Si基板の他にサファイア基板や石英ガラス基板などを用いる ことができる。また、上記実施の形態では、密着層材料として誘電体薄膜材料と同一 材料を使用したが、必ずしも誘電体薄膜と同一の材料を使用する必要はなぐ例え ば Tiや Cr、 TiOなどを用いることもできる。また、誘電体薄膜材料としては BSTの他
2
、 BaTiO、 SrTiO、 Pb (Zr， Ti) 0などの高誘電率の複合酸化物を好適に使用す
3 3 3
ることがでさる。
[0060] また、上記実施の形態では、一つの基板上に一つの薄膜キャパシタを作製してい るが、一つの基板上に複数の薄膜キャパシタを作製し、ダイシングソ一で基板を切断 し、これにより複数の薄膜キャパシタを取得するようにしてもよい。尚、この場合は、一 つの基板上に複数組のキャパシタ部、複数組の第 1及び第 2の導体パッド、複数組 の第 1及び第 2のバンプが形成されることになる。
[0061] また、上記実施の形態で示した各薄膜の膜厚は単なる例示であって、小型軽量ィ匕 を維持でき、デカップリング用の薄膜キャパシタとしての機能を損なわない範囲で任 意に設定できるのは 、うまでもな 、。 [0062] 同様に、上記実施の形態で示した温度条件等の製造条件も単なる例示に過ぎず、 適宜最適値を選択することができる。
[0063] また、薄膜形成方法についても上述したスパッタリング法や MOD法等に限定され るものでないのはいうまでもなぐ必要に応じて真空蒸着法や MOCVD (有機金属化 学気相成長)法等、他の薄膜形成法を適宜使!ヽ分けて製造するのも好ま Uヽ。
実施例
[0064] 〔発明を実施するための最良の形態〕の項で述べた方法に基づき、本発明実施例 の薄膜キャパシタを 10個作製した。
[0065] 尚、各薄膜の膜厚は、上記〔発明を実施するための最良の形態〕の項で例示した厚 みとし、また熱処理の温度及び処理時間も、上記〔発明を実施するための最良の形 態〕の項で例示した条件とした。
[0066] また、比較例として上記本発明実施例と同様の方法 ·手順で図 6に示す構造を有す る薄膜キャパシタを 10個作製した。
[0067] すなわち、比較例の薄膜キャパシタは、第 1の導体パッド 41が、第 1の導電層 22の 上面と接合するように形成されると共に、第 2の導体パッド 42が、第 1の導体層 21の 上面と接合するように形成され、第 1及び第 2の導体パッド 41、 42はいずれも基板 10 に接合されていない。また、第 1及び第 2の導体パッド 41、 42上には第 1及び第 2の バンプ 51、 52が形成されている。
[0068] これら実施例及び比較例の薄膜キャパシタについて、 Cuからなる配線が表面に形 成された厚さが 1. 27mmのガラス—エポキシ基板 (線膨張係数:約 40ppmZ°C)上 に実装した。
[0069] そして、実装後、導通不良のバンプが存在する力否かを調べたところ、比較例では 10個中 1個の試料で導通不良が発生したのに対し、実施例では導通不良が生じた 試料は皆無であった。
[0070] 次に、これらの各試料を 55°C〜 + 125°Cの温度範囲で 500サイクルの熱サイク ル試験を行った。そして、この熱サイクル試験後、導通テストを行い、さら〖こ LCRメー タを用いて 0. 5V、 1kHzの条件下、熱サイクル前後の静電容量を測定した。
[0071] その結果、比較例は、 10個中 8個の試料で導通不良が発生した。また、導通不良 の発生したこれら 8個の各試料にっ 、て、導通不良の生じて!/ヽな 、バンプを使用して 静電容量を測定したところ、 8個中 6個で電気的に短絡していることが分力つた。 これに対し、実施例は、導通不良は発生せず、また熱サイクル試験前後の静電容 量の変化率は、熱サイクル試験前の静電容量を基準として ± 2%以内であることが確 pilj( れ/こ。

Claims

請求の範囲
[1] 第 1の導体層と第 2の導体層とが誘電体薄膜を介して対向状に形成されたキャパシ タ部が、基板上に形成されると共に、
前記第 1の導体層及び前記第 2の導体層のうちのいずれか一方の導体層と電気的 に接続され、かつ前記一方以外の他方の導体層と電気的に絶縁された第 1の導体 ノッド、と、
前記第 1の導体層及び前記第 2の導体層のうちの前記一方の導体層と電気的に絶 縁され、かつ前記他方の導体層と電気的に接続された第 2の導体パッドと、
前記第 1及び第 2の導体パッド上にそれぞれ形成された第 1及び第 2のバンプとを 備え、
前記第 1及び第 2の導体パッドが前記基板に接合されていることを特徴とする薄膜 キャパシタ。
[2] 前記誘電体薄膜は、平坦な面上に形成されていることを特徴とする請求項 1記載の 薄膜キャパシタ。
[3] 前記第 1及び第 2の導体層と、前記第 1及び第 2の導体パッドとは異なる材料で形 成されていることを特徴とする請求項 1又は請求項 2記載の薄膜キャパシタ。
[4] 前記基板と前記キャパシタ部との間に密着層が介在され、前記第 1及び第 2の導体 ノ^ドは前記密着層を貫いて前記基板に接合されていることを特徴とする請求項 1乃 至請求項 3の 、ずれかに記載の薄膜キャパシタ。
[5] 前記第 1及び第 2のバンプは、前記キャパシタ部の上方を避けるように前記第 1及 び第 2の導体パッド上に形成されていることを特徴とする請求項 1乃至請求項 4のい ずれかに記載の薄膜キャパシタ。
[6] 第 1の導体層及び第 2の導電膜とが誘電体薄膜を介して対向状に形成されたキヤ パシタ部を作製するキャパシタ部作製工程と、
前記キャパシタ部を貫通する第 1及び第 2の貫通孔をそれぞれ形成して前記基板 の一部を表面露出させる貫通孔形成工程と、
前記第 1の導体層と電気的に接続し、前記第 2の導体層と電気的に絶縁し、かつ前 記第 1及び第 2の貫通孔のうちのいずれか一方の貫通孔を充填して前記基板と接合 するように第 1の導体パッドを形成する第 1の導体パッド形成工程と、
前記第 2の導体層と電気的に接続し、前記第 1の導体層と電気的に絶縁し、かつ前 記第 1及び第 2の貫通孔のうちの前記一方以外の他方の貫通孔を充填して前記基 板と接合するように第 2の導体パッドを形成する第 2の導体パッド形成工程と、 前記第 1及び第 2の導体パッド上に、第 1及び第 2のバンプをそれぞれ形成するバ ンプ形成工程とを含むことを特徴とする薄膜キャパシタの製造方法。
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