WO2006129339A1 - 記憶装置、および記憶装置の制御方法 - Google Patents

記憶装置、および記憶装置の制御方法 Download PDF

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bias voltage
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Spansion Japan Ltd
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    • G—PHYSICS
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    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Definitions

  • the present invention relates to a memory device having a configuration for supplying a noise voltage to a memory cell array, and a control method therefor, and in particular, a sufficient supply capability for a memory cell array with a large capacity.
  • the present invention relates to a storage device that supplies a bias voltage corresponding to a memory cell position in a memory cell array, and a control method therefor.
  • the memory circuit disclosed in Patent Document 1 is boosted from a power supply VCC, and a boosted voltage required for a rewrite operation or an erase operation is supplied from a boost circuit 200 shown in FIG. 7 to a memory cell array.
  • the boost circuit 200 includes an inductor element 210, a switching transistor Tl, a diode Dl, and a capacitor C2, and a periodic control signal periodically turns on the switching transistor T1.
  • a current flows from the power supply VCC to the ground potential via the inductor element 210 and the switching transistor T1.
  • the inductor element 210 stores energy.
  • the switching transistor T1 When the switching transistor T1 becomes non-conductive, the drain terminal voltage of the switching transistor T1 rises and energy is transferred to the capacitor C2 via the diode D1. As a result, the terminal voltage of the capacitor C2 is boosted from the power supply VCC, and the boosted voltage is supplied from the output terminal Output.
  • Patent Document 2 is shown in FIG. Here, only the program circuit portion of the nonvolatile memory is shown.
  • Memory cells M1 to M8 are exemplarily shown, and a memory array is configured by word lines W0 to Wm and data lines D0, Dl, Dj, and Dj + 1.
  • Each data line D0 to Dj + 1 is connected to a common data line CD via column selection switches MOSFETs Q20, Q21, Q24, Q25 receiving selection signals Y0, Yl, Yj, Yj + 1.
  • the common data line CD is connected to the output terminal of the write load circuit WA0.
  • the write load circuit WA0 is a MOSFET Q15 that receives the output signal DDI of the data input buffer for writing, a variable resistance circuit VR, and a MOSF that receives the control signal PROG. It consists of a series circuit consisting of ETQ17 and transmits the voltage of the high voltage terminal VPP to the common data line CD.
  • a memory block (not shown) in which the memory array is divided in the direction of the data line to prevent the writing depth from differing between the memory cell on the near end side of the data line and the memory cell on the far end side.
  • a block selection address AX is selected to input to the block decoder circuit DE, and a write voltage that compensates for the voltage drop due to the resistance component of the data line by adjusting the resistance value of the variable resistor VR according to the selected memory block Form.
  • FIG. 9 is a specific example of the write load circuit WAO.
  • the block decoder circuit DE receives the 2-bit address signals A8B and A9B and forms three selection signals SS0 to SS2.
  • the variable resistor VR is composed of MOSFETs Ql to Q4 arranged in parallel.
  • the noise voltage VP is constantly supplied to the gate of MOSFETQ1.
  • MOSFETQ1 sets the maximum resistance value.
  • the combination of the selection signals SSO to SS2 that change to high level changes, and the number of MOSFETs that are turned on changes. Thereby, the resistance value of the variable resistor VR is adjusted.
  • Patent Document 1 US Pat. No. 6,744669B2
  • Patent Document 2 JP-A-6-150670
  • a boosted voltage required for a memory cell during an operation typified by a rewrite operation or an erase operation is a boosted voltage using a charge pump function.
  • a charge pump function Has been supplied by the generator circuit.
  • energy is periodically accumulated in the inductor element 210, and the energy is transferred to the capacitor C2, thereby supplying a boosted voltage to the output terminal Output. It is possible to supply a larger amount of power than a boosted voltage generation circuit using a charge pump function, and even when the storage capacity is increased, an effective boosted voltage can be supplied to the memory cell array. .
  • the arrangement area of the memory cell array has to be widened.
  • the distance from the boost circuit 200 differs depending on the position in the memory cell array of the memory cell to be subjected to the rewrite operation or the erase operation. Due to the voltage drop in the path of the boost voltage up to the target memory cell, the boost voltage applied to the memory cell may be reduced. In this case, a different voltage value is applied at each memory cell position for the same operation, which is a problem.
  • the resistance value on the path of the boost voltage output from the boost circuit 200 can be made variable, and the voltage value applied to the memory cell can be adjusted. It is possible.
  • Patent Document 2 does not directly adjust the voltage value of the boosted voltage output from the boost circuit 200.
  • the voltage value is adjusted by generating a voltage drop by the current that flows when the boosted voltage input to the high voltage terminal VPP reaches the memory cell via the variable resistor VR of the load circuit WAO. For this reason, when the boosted voltage is a voltage application to the high resistance node and no current flows through the application path as the voltage is applied, no voltage drop due to the variable resistance VR occurs. In this case, voltage adjustment according to the memory cell position cannot be performed, which is a problem.
  • the present invention has been made in view of at least one problem of the background art described above. Even when the storage capacity is increased, the power accumulated in the inductance element from the input voltage is output to the output side. By controlling the discharge operation periodically so that the output voltage is maintained at the set voltage, a boosted voltage having a sufficient supply capability is supplied to the memory cell array and becomes a target in the memory cell array. Supply boosted voltage according to memory cell position A memory device capable of supplying a suitable boosted voltage regardless of the number of target memory cells to which a voltage is applied and the arrangement position by directly adjusting the set voltage of the circuit to be applied, and a control method thereof With the goal.
  • a boosted voltage having a sufficient supply capability is supplied to the memory cell array, and a suitable boosted voltage can be supplied by directly adjusting a set voltage of a circuit that supplies the boosted voltage as necessary.
  • a memory device of the present invention made to achieve the above object includes a memory cell array, a boosted voltage supply unit that supplies a bias voltage boosted to an input voltage to the memory cell array, and a memory cell array.
  • Bias voltage supply position Adjust the setting voltage for setting the voltage value of the bias voltage according to at least one of the number of times the bias voltage is applied and the verify operation after the noise voltage is applied, or Z and
  • a voltage adjustment unit that outputs an adjustment voltage adjusted based on at least one of the set voltage and the bias voltage, and the boost voltage supply unit is based on the adjusted set voltage or Z and the adjustment voltage.
  • An error amplification circuit that amplifies the error voltage from the bias voltage setting voltage, and an inductance circuit that connects the input voltage and the first node
  • a first switch circuit that connects between the first node and a reference voltage, and a rectifier circuit that connects between the first node and the memory cell array and is conductive from the first node to the memory cell array, According to the error amplifier circuit, the first switch circuit, or the first switch circuit and the rectifier circuit are periodically controlled to conduct.
  • the conduction of the first switch circuit forms a current path from the input voltage to the reference voltage via the first node, and power is stored in the inductance circuit. Due to the non-conduction of the first switch circuit, the power stored in the inductance circuit is supplied as a bias voltage to the memory cell array through the rectifier circuit from the first node circuit.
  • the voltage adjustment unit adjusts the set voltage according to at least one of the bias voltage supply position, the number of times the bias voltage is applied, and the verify operation after the bias voltage is applied, or Z, the set voltage and the bias The adjusted voltage adjusted based on at least one of the voltage is output.
  • Adjusted set voltage or Z and adjustment voltage are error amplified
  • the error voltage from the set voltage of the bias voltage is amplified by being supplied to the circuit.
  • the first switch circuit, or the first switch circuit and the rectifier circuit are controlled to conduct according to the output signal of the error amplifier circuit, and the power transfer operation is performed periodically.
  • the bias voltage is applied according to at least one of the supply position of the noise voltage in the memory cell array, the number of times the noise voltage is applied, and the verify operation after the noise voltage is applied. Adjusting the set voltage of the voltage, and controlling the noise voltage to the set voltage by supplying the noise voltage to the memory cell array after periodically storing the power of the input voltage in the inductance circuit. It is characterized by.
  • the position of the memory cell in the memory cell array to which the bias voltage supplied to the memory cell array is supplied, the number of times of application of the bias voltage, and the verify operation after application of the bias voltage are performed.
  • the bias voltage having a sufficient supply capability can be supplied to the memory cell array by periodically controlling the memory cell array.
  • the bias voltage is adjusted by adjusting the set voltage according to at least one of the position of the target memory cell in the memory cell array, the number of times the bias voltage is applied, and the verify operation after the bias voltage is applied. Direct adjustment can be made to release the power stored in the inductance circuit towards the rectifier circuit memory cell array. Regardless of the number of target memory cells to which the bias voltage is applied, a suitable bias voltage can be supplied according to the memory cell position.
  • FIG. 1 is a block diagram illustrating the principle of the present invention.
  • FIG. 2 is a schematic block diagram of a memory cell array according to the embodiment.
  • ⁇ 3] It is a circuit block diagram of a boost voltage supply unit and a voltage adjustment unit.
  • FIG. 4 is a diagram showing adjustment of a bias voltage according to a sector position.
  • FIG. 6 is a block diagram showing another embodiment of the controller of the boost voltage supply unit.
  • FIG. 7 is a circuit block diagram of Patent Document 1.
  • FIG. 8 is a circuit block diagram of Patent Document 2.
  • FIG. 9 is a specific example of the write load circuit WAO of Patent Document 2.
  • VRF1 set voltage
  • FIG. 1 A block diagram illustrating an exemplary computing environment in accordance with the present invention.
  • a boosted voltage supply unit 12 that supplies a boosted bias voltage VPP to the memory cell array 11, a memory cell array 11, and a boosted voltage supply unit 12 supply
  • a voltage adjusting unit 13 for adjusting the voltage value of the bias voltage VPP and a memory controller 14 for controlling the memory cell array 11 are provided.
  • the memory controller 14 also includes a program / erase “state” machine 15 for programming or erasing the memory cells in the memory cell array.
  • the program / erase state machine 15 includes a state control unit 16 including a counter control unit 17, a verify circuit 18, and a determination unit 19.
  • the state control unit 16 controls the voltage application and verify function for a plurality of times for injecting and releasing hot electrons, hot carriers, and the like to the memory cell by physical action during programming or erasing.
  • the verify circuit 18 compares and verifies the programmed state or erased state of the memory cell with the expected value for each cycle of voltage application or for each cycle in which multiple voltage applications are made during programming or erasing. Based on the comparison verification data of the verify circuit 18, the determination unit 19 determines whether or not the plurality of memory cells to be programmed Z erased are in a programmed state or an erased state.
  • the counter control unit 17 sets the number of times of voltage application, or monitors Z and verify operations.
  • the state control unit 16 determines whether to end the program or erase or to perform additional voltage application for the Z program or erase. to decide. Also, voltage application to the memory cell is controlled.
  • the counter controller 17 monitors the pulse application and verification operation of the bias voltage VPP performed according to the control by the state control unit 16, and the counter according to the set number of pulses or Z and the detected verify operation. Outputs information COUNT.
  • the counter control unit 17 performs a plurality of times of control.
  • the pulse voltage is generally changed by adjusting the applied voltage every number of pulses n (n ⁇ 1), which is called step pulse application.
  • step pulse application Another example is a case where the applied voltage is adjusted and changed each time a further voltage application for the program or erase is additionally performed. Since the set value of the applied voltage is changed for each verification, this is called verification step application. Both are implemented to improve the program Z erase characteristics by making the physical action on the memory cells effective.
  • the bias voltage VPP at the time of applying the step pulse or the bias voltage VPP at the time of applying the verify step is generated by the boost voltage supply unit 12 described later.
  • the boost voltage supply unit 12 includes an error amplifying circuit A1 that amplifies an error voltage from the set voltage of the bias voltage VPP, an inductance circuit Ll that connects the input voltage VIN and the first node N1, and a first node.
  • a first switch circuit Tl that is connected between N1 and the ground voltage and is periodically controlled according to the error amplifier circuit A1, and a rectifier circuit D1 that is conductively connected from the first node N1 to the memory cell array 11 are provided. I have.
  • the voltage adjustment unit 13 outputs a signal to the boost voltage supply unit 12 according to the position information AD and counter information COUNT of the target memory cell to which the bias voltage VPP is applied, which is input from the memory controller 14. .
  • This signal acts on the error amplifying circuit A 1 of the boost voltage supply unit 12, and the voltage value of the bias voltage VPP is adjusted.
  • the position information AD is, for example, address information of the target memory cell to which the noise voltage VPP is applied.
  • the boosted noise voltage VPP can be supplied by storing the power supplied from the input voltage VIN in the inductance circuit L1 and then discharging it through the rectifier circuit D1. Compared with the boosting operation by the charge pump function using the charge transfer by capacitive coupling, the boosting operation can be performed by efficiently discharging large electric power.
  • the voltage value of the bias voltage VPP output from the boost voltage supply unit 12 can be directly controlled according to the position information AD and counter information COUNT of the memory cell to which the bias voltage VPP is supplied. it can. Bias voltage having a predetermined voltage value regardless of the load on the memory cell array to which the bias voltage VPP is supplied, that is, regardless of the amount of current required from the boost voltage supply unit 12 to the memory cell array 11. V PP can be supplied.
  • FIG. 2 is a schematic block diagram of the memory cell array 11.
  • memory cells (not shown) are arranged vertically and horizontally in a matrix, and sectors S00 to S3f are further configured.
  • Sectors S00 to S3f are units divided into a predetermined number of memory cells in terms of access control to the memory cells, or in terms of Z and circuit layout. For example, in a non-volatile memory, it is handled as a basic unit for batch erase operations and program operations.
  • FIG. 2 4 sectors are arranged in the horizontal direction, 16 sectors are arranged in the vertical direction, and a total of 64 sectors are arranged.
  • the address signal ADD including the address signals ADa and ADb is decoded.
  • the ⁇ decoder 23 is connected to the supply line of the bias voltage VPP to each sector column arranged in the horizontal direction.
  • a decoder 21 is provided that decodes the second switch circuits SW0 to SW3 and the address signals ADa and ADb and outputs selection signals SELO to SEL3 to the second switch circuits SWO to SW3.
  • redundant sectors RSO to RS3 are arranged for each row.
  • the sectors belonging to the vertical column decoded by the Y decoder 23 are connected to the common bit line.
  • a parasitic resistance is added to the common bit line on the wiring path.
  • the sectors SOO to S3f arranged in a matrix in the vertical and horizontal directions are identified by the sector signals arranged in the horizontal direction by the address signals ADa and ADb.
  • sectors S30 to S3f and redundant sector RS3 are arranged.
  • a target memory cell (not shown) is designated by an address signal including the address signals ADa to ADd.
  • the address signals ADa and ADb are decoded, and the second switch circuits SWO to SW3 in the sector column arranged in the horizontal direction in which the target memory cells are arranged are selected.
  • the bias voltage VPP is supplied to the target memory cell via the selected second switch circuit and Y decoder 23 via the bit line.
  • defective memory cells, defective sectors, and the like are replaced with predetermined redundant sectors RSO to RS3 according to a redundancy determination circuit (not shown).
  • a redundancy determination circuit (not shown).
  • the second switch circuits SWO to SW3 decoded and selected by the decoder 21 may select the same sector row regardless of whether or not the redundant sector is replaced.
  • the sector column of the redundant sector to be replaced with the target memory cell may be different. Rather than having redundant sectors in each column, when sharing one redundant sector among multiple sector columns, or in order to increase redundancy relief efficiency, bad sectors etc. are arranged, and the sector column is different from the sector column This is the case of so-called flexible redundancy in which a redundant sector is replaced.
  • a redundancy judgment signal (not shown), address information of a sector column in which a replacement-destination redundant sector is arranged, and the like may be input to the decoder 21.
  • a redundant sector is shared among a plurality of sector columns, a predetermined sector column in which the redundant sector is arranged regardless of the decoding of the address signals ADa and ADb according to the input of the redundancy judgment signal. You can choose.
  • a redundant sector is arranged in place of the address signals ADa and ADb according to the input of the redundancy judgment signal, and the address information of the sector column is decoded. Then, it is possible to select a sector column in which redundant sectors are arranged.
  • Sector rows arranged in the horizontal direction are identified by the address signals ADa and ADb, and every four sectors in the vertical direction are identified by the address signals ADc and ADd.
  • the memory cell arrangement area is divided every four sectors for each sector column.
  • the distance from the boosted voltage supply unit 12 differs depending on the arrangement area of the partitioned memory cells, and the load on the path differs.
  • the redundant sectors RSO to RS3 also have different distances from the boosted voltage supply unit 12 for each sector column and load on the path. Therefore, as described later, it is effective to adjust the voltage value of the output bias voltage VPP according to the address signals ADa to ADd or the redundant sector to be replaced.
  • FIG. 3 shows the boost voltage supply unit 12 and the voltage adjustment unit 13 of the embodiment.
  • the boosted voltage supply unit 12 includes an error amplifier All, an inductance element Ll l, a switching element Ti l, a rectifier element Dl l, and a capacitor element C11.
  • Inductance element L11 and switching element T11 are connected at the first node N1.
  • the other end of the inductance element L 11 is connected to the input voltage VIN, and the other end of the switching element Tl 1 is connected to the ground voltage.
  • the rectifier element D11 has an anode terminal connected to the first node N1 and a force sword terminal connected to the output terminal VPP.
  • Capacitor element C11 is connected to output terminal VPP and ground Connected between the pressure.
  • a feedback voltage VFB to which the output bias voltage VPP is fed back and a set voltage VRF1 are input to the error amplifier All.
  • Setting voltage Feedback voltage from VRF1 (adjustment voltage) VFB error voltage is amplified.
  • the feedback voltage VFB is an adjustment voltage obtained by adjusting the bias voltage VPP by resistance division.
  • the set voltage VRF1 can be adjusted by resistance voltage division or the like to obtain an adjusted voltage. Furthermore, the set voltage VRF1 itself can be adjusted.
  • a controller 24 and a driver 25 are provided to control the conduction of the switching element T11.
  • the output signal of the error amplifier All is input to the controller 24, and the control signal output according to the error voltage controls the switching element T11 via the driver 25.
  • a control signal output from the controller 24 to control the conduction of the switching element T11 is periodically controlled so that the output bias voltage VPP maintains a predetermined voltage value.
  • the bias voltage VPP is maintained at a predetermined voltage value by repeatedly conducting and non-conducting at a predetermined frequency and discharging power to the output terminal.
  • This is switching control called so-called P WM control.
  • P WM control This is an effective control method when power consumption is large at the supplied noise voltage VPP because the switching element Tl 1 is controlled in conduction every predetermined period and power is supplied every period. Sufficient power can be supplied as the bias voltage VPP.
  • the voltage adjusting unit 13 includes resistance elements Rl, R2, and R20 to R26 that divide the bias voltage VPP.
  • a bias voltage VPP is input to one end of the resistor element R1.
  • the other end of the resistor element R1 is connected to the resistor element R2, and there is a resistor between the other end of the resistor element R2 and the ground voltage.
  • the resistance element R20 and the switch transistor T20 to the resistance element R26 and the switch transistor T26 are respectively connected in series. Further, a switch transistor T27 is connected.
  • the switch transistors T20 to T27 are alternately controlled by the decoder 26.
  • the decoder 26 receives the address signals ADa to ADd and the redundant signal RED.
  • the resistance elements R20 to R26 have different resistance values, and are added to the resistance element R2 to divide the bias voltage VPP between the resistance elements R1 according to the conduction control of the switch transistors T20 to T26. .
  • the path of the switch transistor ⁇ 27 is a path without a resistance value added to the resistance element R2.
  • the feedback voltage (adjusted voltage) VFB output from the connection point between the resistance elements R1 and R2 is a voltage obtained by dividing the bias voltage VPP.
  • the voltage corresponds to the voltage division ratio formed.
  • the maximum voltage is when switch transistor ⁇ 27 is conduction controlled, and the feedback voltage (adjustment voltage) VFB is adjusted to a low voltage value sequentially as resistance values of resistance elements R20 to R26 increase.
  • the decoder 26 determines a suitable voltage value according to the address signals ADa to ADd, the redundant signal RED, and the counter information COUNT that identify the arrangement sector of the memory cell to which the bias voltage VPP is applied. Any one of the switch transistors T20 to T27 is turned on.
  • FIG. 4 shows an example of the correspondence between the bias voltage VPP suitable for the sector position information and the count information COUNT (l-3) in the decoder 26.
  • the bias voltage VPP is adjusted for each sector column arranged in the horizontal direction and for each of the four sectors adjacent in the vertical direction by the address signals ADa and ADb and the address signals ADc and ADd.
  • the bias voltage VPP is adjusted to 8 levels of adjustment levels VL0 to VL7 by the 3-bit adjustment signals S2 to S0.
  • the adjustment signals S2 to S0 are further decoded to control any one of the switch transistors T20 to T27.
  • the first correspondence table includes a plurality of (COUNTl to COUN) corresponding to the counter information COUNT. T3) Prepare.
  • the adjustment levels VL4 to VL7 are adjusted from the 3-bit adjustment signals S2 to S0 for each arranged sector column.
  • the adjustment signals S2 to AD corresponding to the redundant sectors RSO to RS3 are selected in the second correspondence table. SO is selected.
  • the second correspondence table includes a plurality (COUNT1 to COUNT3) corresponding to the counter information COUNT.
  • the load on the path to the sector (such as the total parasitic resistance of the power line and bit line of the bias voltage VPP) is minimized, and the minimum voltage level is sufficient for the adjustment level.
  • One of the adjustment signals S2 to S0 selected in the first correspondence table and the adjustment signals S2 to S0 selected in the second correspondence table is selected by the force selector 27. Selection by the selector 27 is performed by the redundant signal RED. That is, when the redundant signal RED is inactive and the target sector is not redundant, the first correspondence table is Selected. If the redundant signal RED is active and the target sector is redundant, the second correspondence table is selected.
  • the plurality of first Z2 correspondence tables output the adjustment signals S2 to S0 according to one of the correspondence tables corresponding to the counter information COUNT. Specifically, in the first program voltage application cycle, the first Z2 correspondence table in the count information COUNT1 is selected, and in the second program voltage application cycle, the first Z2 correspondence table in the count information COUNT2 is selected. In the third program voltage application cycle, the first Z2 correspondence table in the count information COUNT3 is selected. As a result, a suitable bias voltage VPP including both a suitable bias voltage VPP based on sector position information and a suitable bias voltage VPP based on count information COUNT can be generated for each program voltage application cycle.
  • FIG. 5 shows another embodiment for the decoder 21.
  • the decoder 21 decodes the address signals ADa and ADb and selects the sector column arranged in the horizontal direction has been described.
  • the selection signals SEL0 to SEL3 are output when the address signals ADa and ADb are decoded and the voltage value of the bias voltage V PP is detected and exceeds the predetermined voltage value.
  • Each combination of the address signals ADa and ADb and the inverted address signals ZADa and ZADb is input to the AND gates A0 to A3, and the decoded selection signals SEL0 to SEL3 are output from the AND gates A0 to A3.
  • Inverted address signals ZADa and / ADb are input to the AND gate AO, the selection signal SELO is output, and the second switch circuit SWO is selected.
  • the selection signal SEL1 is output to the AND gate A1 in response to the input of the inverted address signal ZADa and the address signal ADb, and the second switch circuit SW1 is output.
  • the selection signal SEL2 is output to the AND gate A2 in response to the input of the address signal ADa and the inverted address signal ZADb, and the second switch circuit SW2 is output.
  • the selection signal SEL3 is output to the AND gate A3 in response to the input of the address signals ADa and ADb, and the second switch circuit SW3 is output.
  • Output signals from the comparator CMP are further input to the AND gates AO to A3.
  • the connection point of the resistance elements R3 and R4 is connected to the non-inverting input terminal, and the reference voltage VRF2 is input to the inverting input terminal.
  • the bias voltage VPP is input to one end, and the ground voltage is connected to the other end of the resistor element R4.
  • the divided voltage of the bias voltage VPP by the resistance elements R3 and R4 is compared with the reference voltage VRF2.
  • the output signal of the comparator CMP becomes high level, and decoding operation by each of the AND gates AO to A3 becomes possible. That is, when the noise voltage VPP exceeds the predetermined voltage value determined by the reference voltage VRF2, decoding can be performed.
  • a plurality of AND gates AO to A3 can be provided corresponding to the counter information COUNT.
  • the operation of the boosted voltage supply unit 12 is started and the voltage level of the bias voltage VPP is increased.
  • the bias voltage VPP exceeds a predetermined voltage value determined according to the reference voltage VRF2
  • the decoding operation by the AND gates AO to A3 is performed, and the second switch circuits SWO to SW3 are selected and made conductive.
  • the bias voltage VPP is not applied to the memory cell in which the selection signals SELO to SEL3 are not activated.
  • a bias voltage that does not reach a predetermined voltage is not applied to the memory cell in a program operation or an erase operation.
  • a reliable operation is possible without the application of a bias voltage VPP with an unspecified voltage value in program operation or erase operation.
  • FIG. 6 shows another embodiment of the controller 24 of the boost voltage supply unit 12.
  • the controller 24 performs PWM control that is effective when the power consumption of the bias voltage VPP is large, and the power consumption of the noise voltage VPP as periodic control for maintaining the bias voltage VPP at a predetermined voltage value.
  • VFM control An example of VFM control that is effective when is small has been described.
  • the control is switched according to the load condition of the bias voltage VPP.
  • the controller 24 includes a PWM control unit 28 and a VFM control unit 29, and each output signal is supplied to the driver 25.
  • the PWM control unit 28 and the VFM control unit 29 each have an enable terminal (EN).
  • the enable signal (EN) of the PWM control unit 28 has a load signal SLD force.
  • Load signal SLD is input to terminal (EN).
  • An inverted signal is input by the barter gate II.
  • the PWM control unit 28 is activated in response to the high level load signal SLD, and the VFM control unit 29 is activated in response to the low level load signal SLD.
  • the load signal SLD can be defined, for example, according to the number of memory cells that are simultaneously supplied with noise. That is, when the number of memory cells to which noise is simultaneously supplied is equal to or greater than a predetermined number, the load signal is set to the noise level because the power consumption of the bias voltage VPP is large. As a result, the PWM control unit 28 is activated, and the boost voltage supply unit 12 supplies the bias voltage VPP by PWM control. If the number of memory cells to which bias is simultaneously supplied is less than a predetermined number, the load signal is set to low level because the power consumption of the bias voltage VPP is low. As a result, the VFM control unit 28 is activated, and the boost voltage supply unit 12 supplies the bias voltage VPP by the VFM control.
  • the logic level of the load signal SLD can be set as follows, for example.
  • the load signal SLD is set to a high level in response to the setting of an operation mode for selecting a large number of memory cells.
  • the bit width to be accessed at the same time can be selected in the rewrite operation of the memory cell, or the range of batch operation can be made variable when performing the program operation or erase operation in the nonvolatile memory.
  • the load signal SLD is set according to the number of bias applications. change.
  • the load signal In the initial stage of bias supply where a bias voltage VPP is required for a large number of memory cells, the load signal is set to a high level, and after a predetermined time has elapsed, or as the number of memory cells for which Z and bias supply have been completed increases, Shift signal SLD to low level.
  • the time until the program or erase is completed is generally different for each memory cell.
  • the state of the memory cell is detected by a verify operation that confirms the completion of programming and erasure, and the load signal SLD is lowered from a high level in response to detecting the completion of verify for a predetermined number of memory cells. Can shift to level.
  • the rectifier circuit is not limited to a diode, and may be a synchronous rectifier transistor.
  • the l-th switch circuit or Z and the rectifier circuit are controlled in accordance with the bias voltage supply position in the memory cell array.
  • the PWM control and VFM control can be combined with the first switch circuit or Z and the rectifier circuit.
  • the power stored in the inductance circuit L 1 is released from the input voltage VIN toward the memory cell array 11.
  • the bias voltage VPP having a sufficient supply capability can be supplied to the memory cell array 11 by periodically controlling the operation to maintain the boosted bias voltage VPP at the set voltage.
  • the bias voltage VPP is directly adjusted and stored in the inductance circuit L1 because the set voltage is adjusted according to the position of the memory cell to be biased in the memory cell array 11, the number of applied voltages, the verify operation, etc. Power can be discharged from the rectifier circuit D1 toward the memory cell array 11. Regardless of the number of memory cells to which the bias voltage VPP is applied, a suitable noise voltage VPP can be supplied according to the memory cell position.
  • the second switch circuits SW0 to SW3 control the bias voltage VPP to the memory cells in response to the bias voltage VPP being a predetermined voltage value, an ideal operation is possible.
  • the PWM signal control unit 28 and the VFM control unit 29 are selectively switched by the load signal SLD indicating the load status such as the number of memory cells that simultaneously apply the bias voltage, efficient and ideal operation is possible.
  • the rectifier circuit is a synchronous rectifier transistor
  • efficient and ideal operation is possible by controlling the first switch circuit or Z and the rectifier circuit according to the supply position of the bias voltage in the memory cell array.
  • the voltage adjustment unit 13 for adjusting the bias voltage VPP has been described as an example in which the feedback voltage (adjustment voltage) VFB is adjusted by variably setting the voltage division ratio of the bias voltage VPP, but the present invention is not limited to this. Is not to be done. Adjust the set voltage VRF1, and adjust both the set voltage VRF1 and the feedback voltage (adjusted voltage) VFB. Both are possible.
  • the case where the bias voltage VPP is divided and inputted to the error amplifier All has been described as an example, but the present invention is not limited to this. It goes without saying that the error voltage from the set voltage can be amplified if the voltage obtained by converting the bias voltage with a predetermined gain is input to the error amplifier Al1.
  • the generation control of the bias voltage VPP suitable for the sector position information and the count information has been described as an example, but these may be controlled separately! /.
  • the memory cell arrangement area is divided every four sectors with respect to each vertical sector, but every two vertical sectors may be arranged, or each vertical sector may be divided into sectors.
  • 4 sectors may be selected and combined into 2 vertical and vertical sectors. These can be done by address degeneration control.
  • the second switch circuits SWO to SW3 and the Y decoder 23 can be shared.
  • the voltage adjustment unit 13 may be a circuit that adds and subtracts the resistance element R2 and divides the bias voltage VPP with the resistance element R1.
  • the memory device includes a memory cell array 11, a boosted voltage supply unit 12, a voltage adjustment unit 13, and a memory controller 14, which may be configured by one or a plurality of semiconductor devices.
  • the inductance circuit, capacitor element C11, and the like are not necessarily limited to semiconductors, and need not be included in the semiconductor device.
  • There are various types of storage devices such as a single package Z multichip package, a single-chip package, an hybrid configuration, etc., as long as it is a storage device composed of a combination of one or more silicon barriers and so-called discrete components.

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Abstract

　誤差増幅回路Ａ１に応じて第１スイッチ回路Ｔ１の導通／非導通の制御を周期的に行なうことにより、入力電圧ＶＩＮからインダクタンス回路Ｌ１に蓄積される電力を、整流回路Ｄ１を介してメモリセルアレイ１１に放出して、設定電圧に昇圧されたバイアス電圧ＶＰＰを供給する。このとき、電圧調整部１３が、バイアス電圧ＶＰＰの印加対象メモリセルの位置情報ＡＤおよびカウンタ情報ＣＯＵＮＴに応じて昇圧電圧供給部１２の誤差増幅回路Ａ１に作用し、バイアス電圧ＶＰＰの電圧値を直接に調整する。記憶容量が大容量化された場合にも、メモリセルアレイに対して充分な供給能力で昇圧されたバイアス電圧を供給することができると共に、対象メモリセルの位置に応じて設定電圧を調整して、対象メモリセル数、位置に関わらず好適な昇圧電圧を供給することができる。

Description

明 細 書
記憶装置、および記憶装置の制御方法
技術分野
[0001] 本発明は、メモリセルアレイにノィァス電圧を供給する構成を有する記憶装置、お よびその制御方法に関するものであり、特に、大容量ィ匕されたメモリセルアレイに対し て、充分な供給能力を有すると共にメモリセルアレイ内のメモリセル位置に応じたバイ ァス電圧を供給する記憶装置、およびその制御方法に関するものである。
背景技術
[0002] 特許文献 1に開示されているメモリ回路は、電源 VCCから昇圧され、書き換え動作 や消去動作において必要とされる昇圧電圧が、図 7に示すブースト回路 200よりメモ リセルアレイに供給される。ブースト回路 200は、インダクタ素子 210、スイッチングト ランジスタ Tl、ダイオード Dl、キャパシタ C2を備えており、周期的な制御信号がスィ ツチングトランジスタ T1を周期的に導通させる。スイッチングトランジスタ T1の導通状 態では、電源 VCCから、インダクタ素子 210およびスィッチングトランジスタ T1を介し て接地電位に電流が流れる。これによりインダクタ素子 210はエネルギーを蓄積する 。スイッチングトランジスタ T1が非導通状態になると、スイッチングトランジスタ T1のド レイン端子電圧が上昇し、ダイオード D 1を介してキャパシタ C2にエネルギーが移送 される。これによりキャパシタ C2の端子電圧が電源 VCCより昇圧され、出力端子 Out putから昇圧電圧が供給される。
[0003] また、特許文献 2を図 8に示す。ここでは不揮発性メモリについてプログラム回路部 分のみを示す。メモリセル M1〜M8が例示的に示されており、ワード線 W0〜Wmお よびデータ線 D0、 Dl、 Dj、 Dj + 1によりメモリアレイが構成されている。
[0004] 各データ線 D0〜Dj + 1は、選択信号 Y0、 Yl、 Yj、 Yj + 1を受ける列選択スィッチ MOSFETQ20、 Q21、 Q24、 Q25を介して、共通データ線 CDに接続される。共通 データ線 CDは、書き込み負荷回路 WA0の出力端子に接続されている。
[0005] 書き込み負荷回路 WA0は、書き込み用のデータ入力バッファの出力信号 DDIを 受ける MOSFETQ15、可変抵抗回路 VR、および制御信号 PROGを受ける MOSF ETQ17からなる直列回路カゝら構成され、高電圧端子 VPPの電圧を共通データ線 C Dに伝える。ここで、データ線の近端側のメモリセルと遠端側のメモリセルとで書き込 み深さが異なることを防ぐため、メモリアレイがデータ線方向に分けられたメモリブロッ ク（不図示）を選択するブロック選択アドレス AXをブロックデコーダ回路 DEに入力し 、選択されるメモリブロックに応じて可変抵抗 VRの抵抗値を調整してデータ線の抵 抗成分による電圧降下分を補うような書き込み電圧を形成する。
[0006] 図 9は書き込み負荷回路 WAOの具体例である。ブロックデコーダ回路 DEは、 2ビッ トのアドレス信号 A8B、 A9Bを受けて 3通りの選択信号 SS0〜SS2を形成する。可変 抵抗 VRは、並列形態にされた MOSFETQl〜Q4から構成される。 MOSFETQ1 のゲートには、定常的にノ ィァス電圧 VPが供給される。 MOSFETQ1は最大抵抗 値を設定する。アドレス信号 A8B、 A9Bに応じてハイレベルとなる選択信号 SSO〜S S2の組み合わせが変わって導通する MOSFETの数が変化する。これにより、可変 抵抗 VRの抵抗値が調整される。
[0007] 特許文献 1：米国特許第 6744669B2号明細書
特許文献 2：特開平 6 - 150670号公報
発明の開示
発明が解決しょうとする課題
[0008] フラッシュメモリ等を備える従来の記憶装置においては、書き換え動作や消去動作 等に代表される動作の際、メモリセルに対して必要となる昇圧電圧は、チャージボン プ機能を利用した昇圧電圧生成回路により供給されてきた。これに対して特許文献 1 のブースト回路 200では、インダクタ素子 210に周期的にエネルギーを蓄積し、その エネルギーをキャパシタ C2に移送することで、出力端子 Outputに昇圧電圧を供給 する。チャージポンプ機能による昇圧電圧生成回路に比して大きな電力を供給する ことが可能となり、記憶容量が大容量化された際にも、メモリセルアレイに対して有効 な昇圧電圧の供給を図るものではある。
[0009] し力しながら、記憶容量が大容量化される場合、メモリセルアレイの配置領域は広 がらざるを得ない。このため、書き換え動作や消去動作の対象となるメモリセルは、メ モリセルアレイ内での位置に応じてブースト回路 200からの距離が異なることとなる。 対象のメモリセルに至るまでの昇圧電圧の径路での電圧降下により、メモリセルに印 カロされる昇圧電圧が降圧してしまうおそれがある。この場合、同一の動作に対してメ モリセルの位置ごとに異なる電圧値が印加されてしまい問題である。
[0010] ここで、特許文献 2を利用すれば、ブースト回路 200から出力される昇圧電圧の径 路上の抵抗値を可変とすることができ、メモリセルに印加される電圧値を調整すること は可能ではある。
[0011] し力しながら、特許文献 2は、ブースト回路 200から出力される昇圧電圧の電圧値を 直接調整するものではない。高電圧端子 VPPに入力された昇圧電圧が負荷回路 W AOの可変抵抗 VRを介してメモリセルに至る際に流れる電流により、電圧降下を生成 して電圧値を調整するものである。このため、昇圧電圧が高抵抗ノードへの電圧印加 であり電圧の印加に伴い印加径路に電流が流れない場合には、可変抵抗 VRによる 電圧降下は発生しない。この場合、メモリセル位置に応じた電圧調整を行なうことが できず問題である。
[0012] また、同時に複数のメモリセルに対して昇圧電圧の印加が行われる場合、電圧印 加に伴いメモリセルが所定の状態 (プログラム完了または消去完了）に至り電圧印加 動作が完了するまでの時間は、メモリセルごとに異なることが一般的である。このため 、電圧印加動作が完了したと判断されるメモリセルの数は、電圧印加の初期段階から の時間経過と共に増えていくこととなる。電圧印加動作の完了が確認されたメモリセ ルに対しては、更なる電圧印加は行なわないとすれば、印加径路に流れる電流は時 間経過と共に徐々に減少することとなる。アドレス信号によりメモリセル位置に応じて 可変抵抗 VRの抵抗値を調整したとしても、時間経過と共に昇圧電圧が変化してしま V、、メモリセル位置に応じた昇圧電圧を確定することができず問題である。
課題を解決するための手段
[0013] 本発明は前記背景技術の少なくとも 1つの問題点に鑑みなされたものであり、記憶 容量が大容量化された場合にも、入力電圧からインダクタンス素子に蓄積された電 力を出力側に放出する動作を、出力電圧が設定電圧に維持されるように周期的に行 なう制御により、メモリセルアレイに対して充分な供給能力を有する昇圧電圧を供給 すると共に、メモリセルアレイ内の対象となるメモリセル位置に応じて昇圧電圧を供給 する回路の設定電圧を直接調整することで、電圧印加される対象メモリセル数や配 置位置に関わらず、好適な昇圧電圧を供給することが可能な記憶装置、およびその 制御方法を提供することを目的とする。
また、前記メモリセルアレイに対して充分な供給能力を有する昇圧電圧を供給する と共に、必要に応じて昇圧電圧を供給する回路の設定電圧を直接調整することで、 好適な昇圧電圧を供給することが可能な記憶装置、およびその制御方法を提供する ことを目的とする。
[0014] 前記目的を達成するためになされた本発明の記憶装置は、メモリセルアレイと、メモ リセルアレイに、入力電圧に対して昇圧されたバイアス電圧を供給する昇圧電圧供 給部と、メモリセルアレイにおけるバイアス電圧の供給位置前記バイアス電圧の印加 回数、前記ノィァス電圧の印加後のベリファイ動作のうち少なくとも何れか一つに応 じて、バイアス電圧の電圧値を設定する設定電圧を調整し、または Zおよび設定電 圧とバイアス電圧との少なくとも何れか一方に基づき調整された調整電圧を出力する 電圧調整部とを備え、昇圧電圧供給部は、調整された、設定電圧または Zおよび調 整電圧に基づき、バイアス電圧の設定電圧からの誤差電圧を増幅する誤差増幅回 路と、入力電圧と第 1ノードとの間を接続するインダクタンス回路と、第 1ノードと基準 電圧との間を接続る第 1スィッチ回路と、第 1ノードとメモリセルアレイとの間を接続し、 第 1ノードからメモリセルアレイに向力つて導通する整流回路とを備え、誤差増幅回路 に応じて、第 1スィッチ回路、または第 1スィッチ回路および整流回路を、周期的に導 通制御することを特徴とする。
[0015] 本発明の記憶装置では、第 1スィッチ回路の導通により、入力電圧から第 1ノードを 経て基準電圧に至る電流経路が形成されインダクタンス回路に電力が蓄積される。 第 1スィッチ回路の非導通により、インダクタンス回路に蓄積されている電力は、第 1ノ ードカゝら整流回路を経て、メモリセルアレイにバイアス電圧として供給される。電圧調 整部が、バイアス電圧の供給位置前記バイアス電圧の印加回数、前記バイアス電圧 の印加後のベリファイ動作のうち少なくとも何れか一つに応じて設定電圧を調整し、 または Zおよび設定電圧とバイアス電圧との少なくとも何れか一方に基づき調整され た調整電圧を出力する。調整された、設定電圧または Zおよび調整電圧が誤差増幅 回路に供給され、バイアス電圧の設定電圧からの誤差電圧が増幅される。誤差増幅 回路の出力信号に応じて第 1スィッチ回路、または第 1スィッチ回路および整流回路 が導通制御され、周期的に電力の移送動作が行われる。
[0016] また、本発明の記憶装置の制御方法は、メモリセルアレイにおけるノィァス電圧の 供給位置、ノィァス電圧の印加回数、ノィァス電圧の印加後のベリファイ動作のうち 少なくとも何れか一つに応じて、バイアス電圧の設定電圧を調整するステップと、ノ ィ ァス電圧を、入力電圧の電力を周期的にインダクタンス回路に蓄積した上でメモリセ ルアレイに供給することにより、設定電圧に制御するステップとを有することを特徴と する。
[0017] 本発明の記憶装置の制御方法では、メモリセルアレイに供給されるバイアス電圧の 供給対象であるメモリセルアレイ内のメモリセルの位置、バイアス電圧の印加回数、 バイアス電圧の印加後のベリファイ動作のうち少なくとも何れか一つに応じて、ノィァ ス電圧の設定電圧を調整した上で、バイアス電圧を、入力電圧の電力を周期的にィ ンダクタンス回路に蓄積した上でメモリセルアレイに供給することにより、設定電圧に 制御する。
発明の効果
[0018] これにより、記憶容量が大容量化された場合にも、入力電圧からインダクタンス回路 に蓄積された電力をメモリセルアレイに向けて放出する動作を、バイアス電圧が設定 電圧に維持されるように周期的に制御して、メモリセルアレイに対して充分な供給能 力を有するバイアス電圧を供給することができる。カロえて、メモリセルアレイ内の対象 となるメモリセル位置、バイアス電圧の印加回数、バイアス電圧の印加後のベリファイ 動作のうち少なくとも何れか一つに応じて設定電圧を調整することにより、バイアス電 圧を直接調整して、インダクタンス回路に蓄積された電力を整流回路力 メモリセル アレイに向けて放出することができる。バイアス電圧を印加している対象メモリセルの 数に関わらず、メモリセル位置に応じて好適なバイアス電圧を供給することができる。 図面の簡単な説明
[0019] [図 1]本発明の原理を説明するブロック図である。
[図 2]実施形態のメモリセルアレイの概略ブロック図である。 圆 3]昇圧電圧供給部および電圧調整部の回路ブロック図である。
[図 4]セクタ位置に応じたバイアス電圧の調整を示す図である。
圆 5]第 2スィッチ回路を選択するデコーダに関する他の実施形態である。
[図 6]昇圧電圧供給部のコントローラについての他の実施形態を示すブロック図であ る。
[図 7]特許文献 1の回路ブロック図である。
[図 8]特許文献 2の回路ブロック図である。
[図 9]特許文献 2の書き込み負荷回路 WAOの具体例である。
符号の説明
11 メモリセルアレイ
12 昇圧電圧供給部
13 電圧調整部
14 メモリコントローラ
21、 26 デコーダ
23 Yデコーダ
24 コントローラ
25 ドライバ
27 セレクタ
28 PWM制御部
29 VFM制御部
A1 誤差増幅回路
D1 整流回路
L1 インダクタンス回路
N1 第 1ノード
RSO〜RS3 冗長セクタ
SOO〜S3f セクタ
SWO〜SW3 第 2スィッチ回路
T1 第 1スィッチ回路 AD 印加対象メモリセルの位置情報
ADD, ADa、 ADb、 ADc、 ADd アドレス信号
RED 冗長信号
S2〜S0 調整信号
SELO〜SEL3 選択信号
SLD 負荷信号
VFB フィードソック電圧
VIN 入力電圧
VL0〜VL7 調整レベル
VPP バイアス電圧
VRF1 設定電圧
発明を実施するための最良の形態
[0021] 以下、本発明の記憶装置、および記憶装置の制御方法について具体化した実施 形態を図 1乃至図 6に基づき図面を参照しつつ詳細に説明する。
[0022] 図 1に示す本発明の原理を説明するブロック図では、メモリセルアレイ 11、メモリセ ルアレイ 11に昇圧されたバイアス電圧 VPPを供給する昇圧電圧供給部 12、昇圧電 圧供給部 12が供給するバイアス電圧 VPPの電圧値を調整する電圧調整部 13、およ びメモリセルアレイ 11を制御するメモリコントローラ 14を備えている。
[0023] また、メモリコントローラ 14にはメモリセルアレイ内のメモリセルをプログラムまたは消 去する時のプログラム/ィレース 'ステート'マシン 15を備える。プログラム/ィレース •ステート 'マシン 15は、カウンタ制御部 17を含む状態制御部 16、ベリファイ回路 18 、判定部 19を備える。
[0024] 状態制御部 16は、プログラムまたはィレース時、メモリセルへ物理的作用によりホッ トエレクトロンやホットキャリアなどを注入放出させるための複数回の電圧印加とベリフ アイ機能を制御する。
[0025] ベリファイ回路 18は、プログラムまたはィレース時、電圧印加毎または複数回の電 圧印加を 1セットとしたサイクル毎に、メモリセルのプログラム状態または消去状態を 期待値と比較検証する。 [0026] 判定部 19は、ベリファイ回路 18の比較検証データをもとに、プログラム Zィレース 対象である複数メモリセルすべてがプログラム状態またはィレース状態になった力否 かを判定する。
[0027] カウンタ制御部 17は、前記電圧印加の回数を設定し、または Zおよびべリファイ 動作を監視する。
[0028] 状態制御部 16は、判定部 19の結果とカウンタ制御部 17の情報を元に、プロダラ ムまたはィレースを終了するか Zプログラムまたはィレースのための更なる電圧印加 を追加実施するかを判断する。また、メモリセルへの電圧印加を制御する。状態制御 部 16による制御に応じて行なわれる、バイアス電圧 VPPのパルス印加やべリファイ 動作を、カウンタ制御部 17が監視し、設定されたパルス回数または Zおよび検出さ れたベリファイ動作に応じてカウンタ情報 COUNTを出力する。
[0029] 例えば、印加電圧をパルス状に複数回与えた後、ベリファイを実施する。この場合 の複数回の制御はカウンタ制御部 17で行われる。パルスの電圧は、パルス回数 n (n ≥ 1)毎に印加電圧を調整して変更する場合が一般的であり、ステップパルス印加と 呼ぶ。もう一つの例としては、前記プログラムまたはィレースのための更なる電圧印加 を追加実施する毎に、印加電圧を調整して変更する場合である。ベリファイ毎に印加 電圧の設定値が変更されることから、ベリファイステップ印加と呼ぶ。両者共に、メモリ セルへの前記物理的作用を効果的にして、プログラム Zィレース特性を向上するた めに実施される。ステップパルス印加時のバイアス電圧 VPPまたはべリファイステップ 印加時のバイアス電圧 VPPは、後述する昇圧電圧供給部 12により生成される。
[0030] 昇圧電圧供給部 12は、バイアス電圧 VPPの設定電圧からの誤差電圧を増幅する 誤差増幅回路 A1、入力電圧 VINと第 1ノード N1との間を接続するインダクタンス回 路 Ll、第 1ノード N1と接地電圧との間を接続し、誤差増幅回路 A1に応じて周期的 に導通制御される第 1スィッチ回路 Tl、および第 1ノード N1からメモリセルアレイ 11 に向力つて導通する整流回路 D1を備えている。
[0031] 誤差増幅回路 A1に応じて第 1スィッチ回路 T1を導通し、入力電圧 VINからインダ クタンス回路 L 1を介して接地電圧に至る電流径路を形成して、インダクタンス回路 L 1に電力を蓄積する。その後、第 1スィッチ回路 T1を非導通とし、入力電圧 VINから インダクタンス回路 LIを介して接地電圧に至る電流径路を遮断する。電流径路の遮 断に応じて、インダクタンス回路 L1に蓄積されていた電力が、整流回路 D1を介して メモリセルアレイ 11に放出される。第 1スィッチ回路 T1の導通 Z非導通の制御を周 期的に行なうことにより、メモリセルアレイ 11にバイアス電圧 VPPが供給される。
[0032] 電圧調整部 13は、メモリコントローラ 14から入力される、バイアス電圧 VPPの印加 対象メモリセルの位置情報 ADおよびカウンタ情報 COUNTに応じて、昇圧電圧供 給部 12に対して信号を出力する。この信号は昇圧電圧供給部 12の誤差増幅回路 A 1に作用し、バイアス電圧 VPPの電圧値が調整される。ここで、位置情報 ADとは、例 えば、ノィァス電圧 VPPが印加される対象メモリセルのアドレス情報である。
[0033] 入力電圧 VINから供給される電力を、インダクタンス回路 L1に蓄積した上で整流 回路 D1を介して放出することにより、昇圧されたノィァス電圧 VPPを供給することが できる。容量結合による電荷の移動を利用したチャージポンプ機能での昇圧動作に 比して、大きな電力を効率的に放出して昇圧動作を行なうことができる。
[0034] また、バイアス電圧 VPPの供給対象であるメモリセルの位置情報 ADおよびカウン タ情報 COUNTに応じて、昇圧電圧供給部 12から出力されるバイアス電圧 VPPの 電圧値を直接に制御することができる。バイアス電圧 VPPが供給されるメモリセルァ レイでの負荷の多寡に関わらず、すなわち、昇圧電圧供給部 12からメモリセルアレイ 11に向けて必要とされる電流量に関わらず、所定の電圧値を有するバイアス電圧 V PPを供給することができる。
[0035] 図 2は、メモリセルアレイ 11の概略ブロック図である。メモリセルアレイ 11において、 メモリセル (不図示）がマトリクス状に縦横に並べて配置されており、更にセクタ S00〜 S3fが構成されている。セクタ S00〜S3fはメモリセルへのアクセス制御上、または Z および回路 'レイアウト構成上、所定数のメモリセルごとに区画された単位である。例 えば、不揮発性メモリにお 、ては一括消去動作やプログラム動作などの基本単位と して扱われる。
[0036] 図 2では、横方向に 4セクタ、縦方向に 16セクタが配置され、総数で 64セクタが配 置されている。また、アドレス信号 ADa、 ADbを含むアドレス信号 ADDをデコードす る γデコーダ 23、バイアス電圧 VPPの供給線を横方向に並ぶ各セクタ列に接続する 第 2スィッチ回路 SW0〜SW3、およびアドレス信号 ADa、 ADbをデコードし、第 2ス イッチ回路 SWO〜SW3に選択信号 SELO〜SEL3を出力するデコーダ 21を備えて いる。また、横方向に並ぶセクタ列には、列ごとに冗長セクタ RSO〜RS3が配置され ている。 Yデコーダ 23でデコードされるタテ列に属するセクタ群は、共通ビット線に 接続される。この共通ビット線には配線径路上に寄生抵抗が付加している。
[0037] 縦横にマトリクス状に配置されたセクタ SOO〜S3fは、アドレス信号 ADa、 ADbによ り横方向に並ぶ各セクタ列が識別される。アドレス信号 (ADa、 ADb) = (0、 0)のセ クタ列は、セクタ SOO〜SOfおよび冗長セクタ RSOが配置され、（ADa、 ADb) = (0、 1)のセクタ列は、セクタ S10〜Slfおよび冗長セクタ RS1が配置され、（ADa、 ADb) = (1、 0)のセクタ列は、セクタ S20〜S2fおよび冗長セクタ RS2が配置され、（ADa 、 ADb) = (1、 1)のセクタ列は、セクタ S30〜S3fおよび冗長セクタ RS3が配置され ている。また、アドレス信号 ADc、 ADdにより縦方向に並ぶセクタのうち隣接する 4セ クタごとに識別される。アドレス信号 (ADc、 ADd) = (0、 0)には、セクタ SxO〜Sx3 ( x=0〜3)が区画され、アドレス信号 (ADc、 ADd) = (0、 1)には、セクタ Sx4〜Sx7 (x=0〜3)が区画され、アドレス信号 (ADc、 ADd) = (1、 0)には、セクタ Sx8〜Sx b (x=0〜3)が区画され、アドレス信号 (ADc、 ADd) = (1、 1)には、セクタ Sxc〜S xf (x = 0〜3)が区画されて!、る。
[0038] バイアス電圧 VPPを印加する動作の際、アドレス信号 ADa〜ADdを含むアドレス 信号により、対象となるメモリセル (不図示）が指定される。デコーダ 21では、アドレス 信号 ADa、 ADbがデコードされ、対象のメモリセルが配置されている横方向に並ぶ セクタ列にある第 2スィッチ回路 SWO〜SW3が選択される。バイアス電圧 VPPは、選 択された第 2スィッチ回路、 Yデコーダ 23を介して、対象のメモリセルにビット線を経 由して供給される。
[0039] ここで、不良メモリセル、不良セクタ等については、不図示の冗長判定回路に応じ て所定の冗長セクタ RSO〜RS3に置換される。図 2では、不良セクタ等は同一のセク タ列にある冗長セクタに置換されるとして構成されているものとする。デコーダ 21にお いてデコードされ選択される第 2スィッチ回路 SWO〜SW3は、冗長セクタへの置換 の有無に関わらず同一のセクタ列を選択すればよい。 [0040] 冗長構成または Zおよび冗長制御方法によっては、対象のメモリセルと置換される 冗長セクタのセクタ列が異なる場合も考えられる。各列に冗長セクタを備えるのでは なく複数セクタ列間で 1つの冗長セクタを共有する場合や、冗長救済効率を高めるた めに不良セクタ等が配置されて 、るセクタ列とは異なるセクタ列に配置されて 、る冗 長セクタに置換を行なういわゆるフレキシブル冗長の場合である。
[0041] この場合、デコーダ 21に、冗長判定信号 (不図示)や置換先の冗長セクタが配置さ れているセクタ列のアドレス情報等を入力してやればよい。これにより、例えば、複数 セクタ列間で冗長セクタを共有する場合には、冗長判定信号の入力に応じて、ァドレ ス信号 ADa、ADbのデコードに関わらず冗長セクタの配置されている所定セクタ列 を選択することができる。また、異なるセクタ列の冗長セクタに置換する場合には、冗 長判定信号の入力に応じて、アドレス信号 ADa、 ADbに代えて冗長セクタが配置さ れて 、るセクタ列のアドレス情報等をデコードして冗長セクタの配置されて 、るセクタ 列を選択することができる。
[0042] アドレス信号 ADa、 ADbにより横方向に並ぶセクタ列が識別されると共に、アドレス 信号 ADc、 ADdにより縦方向において 4セクタごとに識別される。アドレス信号 ADa 〜ADdに応じて、各セクタ列に対して 4セクタごとにメモリセルの配置領域が区画され る。区画されたメモリセルの配置領域に応じて昇圧電圧供給部 12からの距離が異な り経路上の負荷が異なる。また、冗長セクタ RSO〜RS 3についてもセクタ列ごとに昇 圧電圧供給部 12からの距離が異なり経路上の負荷が異なる。したがって、後述する ように、アドレス信号 ADa〜ADdまたは置換される冗長セクタに応じて、出力される バイアス電圧 VPPの電圧値を調整することが有効である。
[0043] 図 3に実施形態の昇圧電圧供給部 12および電圧調整部 13を示す。昇圧電圧供 給部 12は、誤差増幅器 Al l、インダクタンス素子 Ll l、スイッチング素子 Ti l、整流 素子 Dl l、およびキャパシタ素子 C11を備えている。インダクタンス素子 L 11とスイツ チング素子 T11とは第 1ノード N1で接続されている。インダクタンス素子 L 11の他端 は入力電圧 VINに接続され、スイッチング素子 Tl 1の他端は接地電圧に接続されて いる。また、整流素子 D11は、アノード端子が第 1ノード N1に接続され力ソード端子 が出力端子 VPPに接続されている。キャパシタ素子 C11は、出力端子 VPPと接地電 圧との間に接続されている。誤差増幅器 Al lには、出力されるバイアス電圧 VPPが フィードバックされたフィードバック電圧 VFBと設定電圧 VRF1とが入力される。設定 電圧 VRF1からのフィードバック電圧（調整電圧） VFBの誤差電圧が増幅される。ここ で、フィードバック電圧 VFBは、バイアス電圧 VPPを抵抗分圧により調整した調整電 圧である。また、図示されてはいないが、設定電圧 VRF1を抵抗分圧等により調整し て調整電圧とすることもできる。更に、設定電圧 VRF1自体を調整することもできる。
[0044] また、コントローラ 24、およびドライバ 25が備えられており、スイッチング素子 T11を 導通制御する。誤差増幅器 Al lの出力信号がコントローラ 24に入力され、誤差電圧 に応じて出力される制御信号がドライバ 25を介してスイッチング素子 T11を制御する
[0045] コントローラ 24から出力され、スイッチング素子 T11を導通制御する制御信号は、 出力されるバイアス電圧 VPPが所定電圧値を維持するように周期的に制御される。 例えば、所定の周波数で導通と非導通とが繰り返されて出力端子に電力を放出する ことにより、バイアス電圧 VPPを所定電圧値に維持する制御方法がある。いわゆる P WM制御と称されるスイッチング制御である。所定周期ごとにスイッチング素子 Tl 1 が導通制御され毎周期電力が供給されるため、供給されるノ ィァス電圧 VPPにおい て電力消費が大なる場合に有効な制御方法である。バイアス電圧 VPPとして充分な 電力を供給することができる。
[0046] これに対して、バイアス電圧 VPPの低下に応じて導通制御を行なう制御方式がある 。ノィァス電圧 VPPを監視しておき、所定値を下回って電圧低下が生じた場合にス イッチング制御を行なう制御方法である。 V、わゆる VFM制御と称されるスイッチング 制御である。バイアス電圧 VPPが充分な電圧値を有し更なる電力の供給が不要な場 合には、スイッチング動作が行なわれないため、不要な回路動作を抑制することがで き、供給されるバイアス電圧 VPPにおいて電力消費が小なる場合に有効な制御方法 である。不要な電力消費が抑制される。
[0047] 電圧調整部 13は、バイアス電圧 VPPを分圧する抵抗素子 Rl、 R2、 R20〜R26を 備えている。抵抗素子 R1の一端にはバイアス電圧 VPPが入力される。抵抗素子 R1 の他端は、抵抗素子 R2に接続され、抵抗素子 R2の他端と接地電圧との間には、抵 抗素子 R20およびスィッチトランジスタ T20〜抵抗素子 R26およびスィッチトランジス タ T26が各々直列接続されている。更に、スィッチトランジスタ T27が接続されている 。スィッチトランジスタ T20〜T27は、デコーダ 26により択一に導通制御される。デコ ーダ 26には、アドレス信号 ADa〜ADdおよび冗長信号 REDが入力される。
[0048] 抵抗素子 R20〜R26は各々異なる抵抗値を有しており、スィッチトランジスタ T20 〜T26の導通制御に応じて、抵抗素子 R2に加算され抵抗素子 R1との間でバイアス 電圧 VPPを分圧する。スィッチトランジスタ Τ27の径路は抵抗素子 R2に加算される 抵抗値がない径路である。これにより、抵抗素子 R1と R2との接続点から出力される フィードバック電圧 (調整電圧) VFBは、バイアス電圧 VPPが分圧された電圧となる 力 スィッチトランジスタ Τ20〜Τ27のうち導通制御される径路により形成される分圧 比に応じた電圧となる。スィッチトランジスタ Τ27が導通制御される場合を最大電圧と して、抵抗素子 R20〜R26の抵抗値が大きくなるに応じて、フィードバック電圧 (調整 電圧) VFBが順次低 ヽ電圧値に調整される。
[0049] デコーダ 26は、バイアス電圧 VPPの印加対象であるメモリセルの配置セクタを識別 するアドレス信号 ADa〜ADd、冗長信号 RED、カウンタ情報 COUNTに応じて、好 適な電圧値を確定した上で、スィッチトランジスタ T20〜T27の何れか一つを導通す る。
[0050] 図 4は、デコーダ 26のうち、セクタの位置情報とカウント情報 COUNT(l〜3)に対 して好適なバイアス電圧 VPPの対応を示す例である。第 1の対応表では、アドレス信 号 ADa、 ADbとアドレス信号 ADc、 ADdとにより、横方向に並ぶセクタ列ごとおよび 縦方向に隣接する 4セクタの区画ごとに、バイアス電圧 VPPが調整される。バイアス 電圧 VPPは、 3ビットの調整信号 S2〜S0により、調整レベル VL0〜VL7の 8段階に 調整される。調整信号 S2〜S0は、更にデコードされて、スィッチトランジスタ T20〜T 27のうち、何れ力一つを同通帘1』御する。具体的に ίま、（S0、 Sl、 S2) = (0、 0、 0)の 場合に、バイアス電圧 VPPが最大電圧となるスィッチトランジスタ T27が導通制御さ れ、（S0、 Sl、 S2)の同ィ匕に従い、スィッチ卜ランジスタ T20〜丁 27のうち何れ力一つ が導通制御される。
尚、第 1の対応表は、カウンタ情報 COUNTに対応して複数（COUNTl〜COUN T3)備える。
[0051] 第 2の対応表では、冗長セクタ RSO〜RS3に関して、配置されているセクタ列ごと に、 3ビットの調整信号 S2〜S0〖こより、調整レベル VL4〜VL7に調整される。第 1の 対応表にぉ 、てアドレス信号 ADa〜ADdに対応して、また冗長セクタが選択される 場合には、第 2の対応表において冗長セクタ RSO〜RS3に対応して、調整信号 S2 〜SOが選択される。尚、第 2の対応表は、カウンタ情報 COUNTに対応して複数 (C OUNTl〜COUNT3)備える。
[0052] 図 2に示すブロック図では、バイアス電圧 VPPは、アドレス信号 (ADa、 ADb) = (1 、 1)で識別されるセクタ列のうち冗長セクタ RS3側力も供給される。このため、ァドレ ス信号 (ADa、 ADb) = (1、 1)で識別されるセクタ列および冗長セクタ RS3が、昇圧 電圧供給部 12に最も近接することとなる。セクタまでの径路上の負荷 (バイアス電圧 VPPの電源線とビット線の総寄生抵抗値など）が最小になり、調整レベルは最小の 電圧レベルで足りる。より遠 、位置に配置されて 、るセクタ (最遠地のセクタはセクタ SOO)に対しては、より高い電圧レベルに調整すればよぐアドレス信号 ADa、 ADb が（ADaゝ ADb) = (l、 1)→(1, 0)→(0、 1)→(0、 0)の順に、高い電圧レベルに調 整されると共に、アドレス信号 ADc、 ADdが（ADc、 ADd) = (1、 l)→(l, 0)→(0、 1)→(0、 0)の順に、高い電圧レベルに調整される。
[0053] 具体的には、第 1の対応表では、 (ADa, ADb) = (1、 1)のセクタ列で、（ADc、 A Dd) = (l、 1)→(1, 0)→(0、 1)→(0、 0)に従い、調整レベルが VL6→VL5→VL 4→VL3として順に高い電圧に調整される。以下同様に、（ADa、 ADb) = (1、 0)の セクタ列で VL5→VL4→VL3→VL2に、（ADa、 ADb) = (0、 1)のセクタ列で VL4 →VL3→VL2→VL1に、（ADaゝ ADb) = (0、 0)のセクタ列で VL3→VL2→VL1 →VL0に調整される。また、第 2の対応表では、冗長セクタに関して、 RS3→RS2→ RS1→RS0に従い、 VL7→VL6→VL5→VL4の順に高い電圧に調整される。
[0054] 第 1の対応表において選択された調整信号 S2〜S0、および第 2の対応表におい て選択された調整信号 S2〜S0の何れか一方力 セレクタ 27において選択される。 セレクタ 27での選択は、冗長信号 REDにより行われる。すなわち、冗長信号 REDが 非活性の状態であり対象となるセクタが冗長されていない場合には、第 1の対応表が 選択される。冗長信号 REDが活性の状態であり対象となるセクタが冗長されて 、る 場合には、第 2の対応表が選択される。
尚、複数の第 1Z2の対応表は、カウンタ情報 COUNTに対応してどれか一つの対 応表に従って調整信号 S2〜S0が出力される。詳細には、最初のプログラム電圧印 加サイクルでは、カウント情報 COUNT1内の第 1Z2の対応表が選択され、 2回目の プログラム電圧印加サイクルでは、カウント情報 COUNT2内の第 1Z2の対応表が 選択され、 3回目のプログラム電圧印加サイクルでは、カウント情報 COUNT3内の第 1Z2の対応表が選択される。これにより、プログラム電圧印加サイクル毎に、セクタの 位置情報による好適なバイアス電圧 VPPとカウント情報 COUNTによる好適なバイァ ス電圧 VPPの両者を含めた好適なバイアス電圧 VPPを生成することが出来る。
[0055] 図 5は、デコーダ 21についての他の実施形態を示す。図 2では、デコーダ 21にお いてアドレス信号 ADa、 ADbがデコードされ、横方向に並ぶセクタ列が選択される場 合を説明した。図 5では、アドレス信号 ADa、 ADbのデコードにカロえ、バイアス電圧 V PPの電圧値を検出して所定電圧値を越える場合に選択信号 SEL0〜SEL3が出力 される場合である。
[0056] アドレス信号 ADa、 ADbおよび反転アドレス信号 ZADa、 ZADbの各組み合わせ がアンドゲート A0〜A3に入力され、アンドゲート A0〜A3からはデコードされた選択 信号 SEL0〜SEL3が出力される。アンドゲート AOには反転アドレス信号 ZADa、 / ADbが入力され、選択信号 SELOが出力されて第 2スィッチ回路 SWOが選択される 。アンドゲート A1には反転アドレス信号 ZADaおよびアドレス信号 ADbの入力に対 して選択信号 SEL1が出力されて第 2スィッチ回路 SW1が出力される。アンドゲート A2にはアドレス信号 ADaおよび反転アドレス信号 ZADbの入力に対して選択信号 SEL2が出力されて第 2スィッチ回路 SW2が出力される。アンドゲート A3にはァドレ ス信号 ADa、 ADbの入力に対して選択信号 SEL3が出力されて第 2スィッチ回路 S W3が出力される。
[0057] アンドゲート AO〜A3には、更に比較器 CMPからの出力信号が入力される。比較 器 CMPの入力端子にっ 、ては、非反転入力端子は抵抗素子 R3および R4の接続 点が接続され、反転入力端子には参照電圧 VRF2が入力される。抵抗素子 R3の他 端にはバイアス電圧 VPPが入力され、抵抗素子 R4の他端は接地電圧が接続されて いる。比較器 CMPにおいて、抵抗素子 R3、 R4によるバイアス電圧 VPPの分圧電圧 が参照電圧 VRF2と比較される。分圧電圧が参照電圧 VRF2を上回ると比較器 CM Pの出力信号がハイレベルとなり、各アンドゲート AO〜A3によるデコード動作が可能 となる。すなわち、ノ ィァス電圧 VPPが参照電圧 VRF2で定められる所定電圧値を 上回ることによりデコード動作が可能となる。
尚、各アンドゲート AO〜A3は、カウンタ情報 COUNTに対応して複数備えることが できる。
[0058] これにより、対象のメモリセルに対してバイアス印加の動作が開始されると、昇圧電 圧供給部 12の動作が開始されバイアス電圧 VPPの電圧レベルが上昇する。パイァ ス電圧 VPPが参照電圧 VRF2に応じて定められる所定の電圧値を上回った時点で 、アンドゲート AO〜A3によるデコード動作が行なわれ、第 2スィッチ回路 SWO〜SW 3が選択されて導通する。バイアス電圧 VPPが所定の電圧レベルに達するまでは、 選択信号 SELO〜SEL3が活性ィ匕されることはなぐメモリセルにバイアス電圧 VPP が印加されることはない。
[0059] メモリセルが不揮発性メモリセルである場合、プログラム動作や消去動作等におい て、所定電圧に達しないバイアス電圧 VPP力メモリセルに印加されることはない。プ ログラム動作や消去動作等において規定外の電圧値のバイアス電圧 VPPが印加さ れることはなぐ確実な動作が可能となる。
[0060] 図 6は、昇圧電圧供給部 12のコントローラ 24についての他の実施形態を示す。図 3では、コントローラ 24は、バイアス電圧 VPPが所定電圧値に維持するための周期的 な制御として、バイアス電圧 VPPの電力消費が大なる場合に有効な PWM制御や、 ノ ィァス電圧 VPPの電力消費が小なる場合に有効な VFM制御を例示して説明した 。図 6では、バイアス電圧 VPPの負荷状況に応じて制御が切り替わる場合である。
[0061] コントローラ 24は、 PWM制御部 28および VFM制御部 29を備え、各出力信号はド ライバ 25に供給される。 PWM制御部 28および VFM制御部 29には、各々、イネ一 ブル端子 (EN)が備えられており、 PWM制御部 28のィネーブル端子 (EN)には負 荷信号 SLD力 VFM制御部 29のィネーブル端子 (EN)には負荷信号 SLDがイン バータゲート IIにより反転された信号が入力されて 、る。ハイレベルの負荷信号 SL Dに応じて PWM制御部 28が活性化され、ローレベルの負荷信号 SLDに応じて VF M制御部 29が活性ィ匕される。
[0062] 負荷信号 SLDは、例えば、同時にノ ィァス供給の対象とされるメモリセル数に応じ て定義することができる。すなわち、同時にノ ィァス供給が行われるメモリセル数が所 定数以上の場合には、バイアス電圧 VPPの電力消費が大であるとして負荷信号をノヽ ィレベルとする。これにより、 PWM制御部 28が活性ィ匕され、昇圧電圧供給部 12は P WM制御によりバイアス電圧 VPPを供給する。同時にバイアス供給が行われるメモリ セル数が所定数以下の場合には、バイアス電圧 VPPの電力消費が小であるとして負 荷信号をローレベルとする。これにより、 VFM制御部 28が活性ィ匕され、昇圧電圧供 給部 12は VFM制御によりバイアス電圧 VPPを供給する。
[0063] 負荷信号 SLDの論理レベルは、例えば、以下のように設定することができる。
[0064] 一回の動作で対象とするメモリセルの数を選択できる場合、多数のメモリセルを選 択する動作モードが設定されることに応じて負荷信号 SLDをハイレベルに設定する 。メモリセルの書き換え動作の場合に同時にアクセスするビット幅を選択できる場合 や、不揮発性メモリにおいてプログラム動作や消去動作を行なう場合に一括動作す る範囲を可変とする場合等が考えられる。
[0065] また、一括して多数のメモリセルに対してバイアス電圧 VPPを印加する動作で、動 作完了までの時間がメモリセルごとに異なる場合、バイアス印加の数に応じて負荷信 号 SLDを変更する。多数のメモリセルへのバイアス電圧 VPPが必要とされるバイアス 供給の初期段階においては負荷信号をハイレベルとし、所定時間の経過後、または Zおよびバイアス供給が完了したメモリセルの増加に伴い、負荷信号 SLDをローレ ベルにシフトする。多数のメモリセルに対してプログラム動作や消去動作を行なう場 合には、プログラムや消去が完了するまでの時間はメモリセルごとに異なることが一 般的である。プログラムや消去の完了を確認するべリファイ動作によりメモリセルの状 態を検出し、所定数のメモリセルに対してべリファイが完了したことを検出することに 応じて負荷信号 SLDをハイレベルからローレベルにシフトすることができる。
[0066] 更に、整流回路はダイオードに限られず、同期整流トランジスタでもよい。この場合 、第 lスィッチ回路または Zおよび整流回路を、メモリセルアレイにおける前記バイァ ス電圧の供給位置に応じて制御する。また、前記 PWM制御と VFM制御を第 1スイツ チ回路または Zおよび整流回路と組み合わせることができる。
[0067] 以上の説明から明らかなように本実施形態によれば、記憶容量が大容量化された 場合にも、入力電圧 VINからインダクタンス回路 L1に蓄積された電力をメモリセルァ レイ 11に向けて放出する動作を、昇圧されたバイアス電圧 VPPが設定電圧に維持さ れるように周期的に制御して、メモリセルアレイ 11に対して充分な供給能力を有する バイアス電圧 VPPを供給することができる。加えて、メモリセルアレイ 11内のバイアス 印加対象のメモリセル位置、印加電圧回数、ベリファイ動作等に応じて設定電圧を調 整するので、バイアス電圧 VPPを直接調整して、インダクタンス回路 L1に蓄積された 電力を整流回路 D1からメモリセルアレイ 11に向けて放出することができる。バイアス 電圧 VPPの印加対象メモリセルの数に関わらず、メモリセル位置に応じて好適なノ ィ ァス電圧 VPPを供給することができる。
カロえて、バイアス電圧 VPPが所定の電圧値であることに応じて第 2スィッチ回路 SW 0〜SW3がメモリセルへバイアス電圧 VPPを制御するので、理想的な動作が可能と なる。
カロえて、同時にバイスァス電圧を与えるメモリセル数などの負荷状況を示す負荷信 号 SLDによって PWM制御部 28および VFM制御部 29を選択的に切り替えるので、 効率的で理想的な動作が可能となる。
整流回路が同期整流トランジスタの場合、第 1スィッチ回路または Zおよび整流回 路を、メモリセルアレイにおける前記バイアス電圧の供給位置に応じて制御すること で、効率的で理想的な動作が可能となる。
[0068] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しな い範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、バイアス電圧 VPPを調整する電圧調整部 13として、バイアス電圧 VPPの 分圧比を可変に設定してフィードバック電圧 (調整電圧) VFBを調整する場合を例に 説明したが、本発明はこれに限定されるものではない。設定電圧 VRF1を調整するこ と、また設定電圧 VRF1およびフィードバック電圧 (調整電圧) VFBを共に調整するこ とも可能である。
また、実施形態では、バイアス電圧 VPPを分圧して誤差増幅器 Al lに入力する場 合を例に説明したが、本発明はこれに限定されるものではない。バイアス電圧を所定 ゲインで変換した電圧を誤差増幅器 Al 1に入力してやれば、設定電圧からの誤差 電圧を増幅できることは言うまでもな 、。
また、実施形態では、セクタの位置情報とカウント情報に対して好適なバイアス電圧 VPPの生成制御を例に説明したが、これらを分離して制御してもよ!/、。
[0069] 更に、不揮発性メモリにお ヽては一括消去動作やプログラム動作などの基本単位と してセクタ SOOを扱った力 揮発性メモリも含めてページリードやバーストリード動作を 基本単位としたメモリセル数のブロックであってもよい。
更に、図 2では、各タテ列のセクタ列に対して 4セクタごとにメモリセルの配置領域が 区画されたが、各タテ列のセクタ列で 2セクタ毎でも良いし、各タテ列のセクタに対し て 4セクタを選択し 2列のタテ列セクタ列で一纏めにしてもよい。これらは、アドレスの 縮退制御などで可能である。
更に、第 2スィッチ回路 SWO〜SW3と Yデコーダ 23は、共通にすることも可能であ る。
更に、電圧調整部 13は、抵抗素子 R2に加減算され抵抗素子 R1との間でバイアス 電圧 VPPを分圧する回路であっても良い。
[0070] 更に、記憶装置にはメモリセルアレイ 11、昇圧電圧供給部 12、電圧調整部 13、メ モリコントローラ 14を備えるが、これらは 1つまたは複数の半導体装置で構成される場 合がある。インダクタンス回路やキャパシタ素子 C11などは必ずしも半導体に限定さ れず、また半導体装置内に含まれる必要はない。 1つのシリコンバルタまたは複数の シリコンバルタと、いわゆるディスクリート部品との組み合わせによって構成される記憶 装置であればよぐその装置形態は、シングルパッケージ Zマルチチップパッケージ 、ノ、イブリツド形態など、様々である。

Claims

請求の範囲
[1] メモリセルアレイと、
前記メモリセルアレイに、入力電圧に対して昇圧されたバイアス電圧を供給する昇 圧電圧供給部と、
前記メモリセルアレイにおける前記バイアス電圧の供給位置、前記バイアス電圧の 印加回数、前記ノィァス電圧の印加後のベリファイ動作のうち少なくとも何れか一つ に応じて、前記バイアス電圧の電圧値を設定する設定電圧を調整し、または Zおよ び前記設定電圧と前記バイアス電圧との少なくとも何れか一方に基づき調整された 調整電圧を出力する電圧調整部とを備え、
前記昇圧電圧供給部は、
調整された、前記設定電圧または Zおよび前記調整電圧に基づき、前記バイアス 電圧の前記設定電圧からの誤差電圧を増幅する誤差増幅回路と、
前記入力電圧と第 1ノードとの間を接続するインダクタンス回路と、
前記第 1ノードと基準電圧との間を接続る第 1スィッチ回路と、
前記第 1ノードと前記メモリセルアレイとの間を接続し、前記第 1ノードから前記メモリ セルアレイに向力つて導通する整流回路とを備え、
前記誤差増幅回路に応じて、前記第 1スィッチ回路、または前記第 1スィッチ回路 および前記整流回路を、周期的に導通制御することを特徴とする記憶装置。
[2] 前記電圧調整部は、前記バイアス電圧の供給位置にあるメモリセルの位置情報で あるアドレス情報に応じて、前記バイアス電圧を調整することを特徴とする請求項 1に 記載の記憶装置。
[3] 前記電圧調整部は、前記メモリセルが冗長救済されて ヽる場合には、前記アドレス 情報に代えて冗長情報に応じて、前記バイアス電圧を調整することを特徴とする請求 項 2に記載の記憶装置。
[4] 前記メモリセルアレイは複数の区画に分割されてなり、
前記アドレス情報は前記複数の区画の各々を識別する位置情報であって、前記冗 長情報は冗長メモリセルの配置されている前記区画を識別する位置情報を含むこと を特徴とする請求項 3に記載の記憶装置。
[5] 前記電圧調整部は、前記バイアス電圧の印加回数、または Zおよび前記バイアス 電圧の印加後のベリファイ動作を指示するカウント情報に応じて、前記バイアス電圧 を調整することを特徴とする請求項 1に記載の記憶装置。
[6] 前記カウンタ情報は、プログラムまたはィレースを制御するプログラム Zィレース'ス テート'マシンに接続されることを特徴とする請求項 5に記載の記憶装置。
[7] 前記電圧調整部は、前記誤差増幅回路に供給される、前記設定電圧または Zおよ び前記バイアス電圧のゲインを調整することを特徴とする請求項 1に記載の記憶装置
[8] 前記設定電圧または Zおよび前記バイアス電圧は、分圧された上で前記誤差増幅 回路に供給され、
前記電圧調整部は、前記設定電圧または Zおよび前記バイアス電圧の分圧比を 調整することを特徴とする請求項 7に記載の記憶装置。
[9] 前記整流回路と前記メモリセルアレイとの間に第 2スィッチ回路を備え、
前記整流回路を介して供給される前記バイアス電圧が所定電圧である場合に、導 通することを特徴とする請求項 1に記載の記憶装置。
[10] 前記メモリセルアレイが要求する前記ノィァス電圧の負荷量が所定値以下または 所定値を下回る場合に、前記第 1スィッチ回路を導通制御する第 1制御部と、 前記メモリセルアレイが要求する前記ノィァス電圧の負荷量が所定値を上回りまた は所定値以上の場合に、前記第 1スィッチ回路を導通制御する第 2制御部とを備え ることを特徴とする請求項 1に記載の記憶装置。
[11] 前記負荷量の所定値は、同時に前記バイアス電圧の供給対象とされるメモリセルの 数に応じて設定されることを特徴とする請求項 10に記載の記憶装置。
[12] 前記第 1制御部は VFM制御部であり、前記第 2制御部は PWM制御部であること を特徴とする請求項 10に記載の記憶装置。
[13] メモリセルアレイにおけるバイアス電圧の供給位置、前記バイアス電圧の印加回数
、前記ノィァス電圧の印加後のベリファイ動作のうち少なくとも何れか一つに応じて、 前記バイアス電圧の設定電圧を調整するステップと、
前記バイアス電圧を、入力電圧の電力を周期的にインダクタンス回路に蓄積した上 で前記メモリセルアレイに供給することにより、前記設定電圧に制御するステップとを 有することを特徴とする記憶装置の制御方法。
[14] 前記調整のステップでは、前記バイアス電圧の供給位置にあるメモリセルの位置情 報であるアドレス情報に応じて、前記バイアス電圧を調整することを特徴とする請求 項 13に記載の記憶装置の制御方法。
[15] 前記調整のステップでは、前記メモリセルが冗長救済されて 、る場合には、前記ァ ドレス情報に代えて冗長情報に応じて、前記バイアス電圧を調整することを特徴とす る請求項 14に記載の記憶装置の制御方法。
[16] 前記調整のステップでは、前記バイアス電圧の印加回数、または Zおよび前記バイ ァス電圧の印加後のベリファイ動作に応じて、前記バイアス電圧を調整することを特 徴とする請求項 13に記載の記憶装置の制御方法。
[17] 前記調整のステップは、設定電圧または Zおよび前記バイアス電圧のゲインを調 整するステップを有し、
前記バイアス電圧を供給するステップは、調整された、前記設定電圧または Zおよ び前記調整電圧に基づき、前記バイアス電圧の前記設定電圧からの誤差電圧を増 幅するステップを有することを特徴とする請求項 13に記載の記憶装置の制御方法。
[18] 前記メモリセルアレイが要求する前記ノィァス電圧の負荷量が所定値以下または 所定値を下回る場合に、前記インダクタンス回路が第 1周期で電力を蓄積するステツ プと、
前記メモリセルアレイが要求する前記ノィァス電圧の負荷量が所定値を上回りまた は所定値以上の場合に、前記インダクタンス回路が第 2周期で電力を蓄積するステツ プとを有することを特徴とする請求項 13に記載の記憶装置の制御方法。
[19] 前記第 1周期は、 VFM制御に応じて定められる周期であり、前記第 2周期は、 PW M制御に応じて定められる周期であることを特徴とする請求項 18に記載の記憶装置 の制御方法。
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