WO2006100737A1 - 半導体装置の製造方法 - Google Patents

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    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device suitable for a nonvolatile memory including a ferroelectric capacitor.
  • a Pt film has been mainly used for a lower electrode of a ferroelectric capacitor.
  • Pt is a noble metal and its reactivity at room temperature is low. For this reason, when patterning a Pt film, it often relies on etching with a strong sputter component. However, when such etching is performed, particles scattered by etching adhere to the side of the ferroelectric film, and the leakage current of the ferroelectric capacitor may increase.
  • the resist pattern used as a mask is retreated, and the lower electrode is patterned into a tapered shape, or the patterning is performed by increasing the reactivity at high temperature.
  • the method to do may be taken.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-233489
  • Patent Document 2 JP 2003-318371
  • Patent Document 3 JP 2000-340767
  • An object of the present invention is to provide a method of manufacturing a semiconductor device capable of suppressing a leakage current accompanying an attached substance.
  • ferroelectric materials such as PZT (Pb (Zr, Ti) 0) are vulnerable to chemicals,
  • the inventor of the present application has found that the leakage current can be suppressed by removing these by performing etch back on the layer having the same particle isotropic force.
  • a lower electrode film is formed above a semiconductor substrate, and then an insulating film is formed on the lower electrode film.
  • an upper electrode is formed on the insulating film.
  • a capacitor insulating film is formed by patterning the insulating film. Etchback removes at least one substance selected from the group consisting of the upper electrode, the capacitive insulating film, and the lower electrode film when the capacitive insulating film is formed.
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing a method of manufacturing a ferroelectric memory according to an embodiment of the present invention in the order of steps.
  • FIG. 2B is a cross-sectional view showing the method of manufacturing the ferroelectric memory according to the embodiment of the present invention in the order of steps, following FIG. 2A.
  • FIG. 2C is a cross-sectional view, following FIG. 2B, showing the manufacturing method of the ferroelectric memory according to the embodiment of the present invention in the order of steps.
  • FIG. 2D is a cross-sectional view showing the manufacturing method of the ferroelectric memory according to the embodiment of the present invention in the order of steps, following FIG. 2C.
  • FIG. 2E is a cross-sectional view showing the method of manufacturing the ferroelectric memory according to the embodiment of the present invention in the order of steps, following FIG. 2D.
  • FIG. 2F is a cross-sectional view showing the manufacturing method of the ferroelectric memory according to the embodiment of the present invention in the order of steps, following FIG. 2E.
  • FIG. 2G is a cross-sectional view showing the method of manufacturing the ferroelectric memory according to the embodiment of the present invention in the order of steps, following FIG. 2F.
  • FIG. 2H is a cross-sectional view, following FIG. 2G, showing the manufacturing method of the ferroelectric memory according to the embodiment of the present invention in the order of steps.
  • FIG. 3 is a graph showing a leakage current between an upper electrode and a lower electrode.
  • FIG. 4 is a graph showing a leakage current between two adjacent upper electrodes.
  • FIG. 5 is an electron micrograph showing a cross section of a ferroelectric capacitor manufactured according to a conventional method.
  • FIG. 6A is a cross-sectional view showing a method of manufacturing a ferroelectric memory according to another embodiment of the present invention in the order of steps.
  • FIG. 6B is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of processes following FIG. 6A.
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • This memory cell array is provided with a plurality of bit lines 103 extending in one direction, and a plurality of word lines 104 and a plate line 105 extending in a direction perpendicular to the direction in which the bit lines 103 extend. It has been. Further, a plurality of memory cells of the ferroelectric memory according to the present embodiment are arranged in an array so as to match the lattice formed by the bit line 103, the word line 104, and the plate line 105. . Each memory cell is provided with a ferroelectric capacitor (storage unit) 101 and a MOS transistor (switching unit) 102.
  • the gate of the MOS transistor 102 is connected to the word line 104.
  • One source and drain of the MOS transistor 102 is connected to the bit line 103, and the other source and drain is connected to one electrode of the ferroelectric capacitor 101.
  • the other electrode of the ferroelectric capacitor 101 is connected to the plate line 105.
  • Each word line 104 and plate line 105 are shared by a plurality of MOS transistors 102 arranged in the same direction as the direction in which they extend.
  • each bit line 103 is shared by a plurality of MOS transistors 102 arranged in the same direction as the extending direction thereof.
  • the direction in which the word line 104 and the plate line 105 extend and the direction in which the bit line 103 extends may be referred to as a row direction and a column direction, respectively.
  • the arrangement of the bit line 103, the word line 104, and the plate line 105 is not limited to the above.
  • data is stored according to the polarization state of the ferroelectric film provided in the ferroelectric capacitor 101.
  • 2A to 2H are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to an embodiment of the present invention in the order of steps.
  • an element isolation insulating film 2 that partitions an element active region is formed on a surface of a semiconductor substrate 1 such as a Si substrate, for example, LOCOS (Local Oxidation).
  • a source comprising a gate insulating film 3, a gate electrode 4, a silicide layer 5, a sidewall 6, and a low-concentration diffusion layer 21 and a high-concentration diffusion layer 22 in the element active region partitioned by the element isolation insulating film 2 'A transistor (MOSFET) with a drain diffusion layer is formed.
  • MOSFET element isolation insulating film 2 'A transistor
  • This transistor corresponds to the MOS transistor 102 in FIG.
  • the gate insulating film 3 for example, an SiO film having a thickness of about lOOnm by thermal oxidation is used.
  • a silicon oxynitride film 7 is formed on the entire surface so as to cover the MOSFET, and a silicon oxide film 8a is further formed on the entire surface.
  • the silicon oxynitride film 7 is formed to prevent hydrogen deterioration of the gate insulating film 3 and the like when the silicon oxide film 8a is formed.
  • a TEOS (tetraethylorthosilicate) film having a thickness of about 700 nm is formed by a CVD method.
  • annealing is performed at 650 ° C for 30 minutes in an N atmosphere to obtain silicon.
  • Al 2 O film 8b having a thickness of about 20 nm is formed on the silicon oxide film 8a as a lower electrode adhesion layer, for example, by sputtering.
  • a lower electrode film 9 is formed on 2 3 2 3.
  • the lower electrode film 9 for example, an Ir film or a Pt film having a thickness of about 50 nm is formed by sputtering.
  • a ferroelectric film 10 is formed on the lower electrode film 9 in an amorphous state.
  • the ferroelectric film 10 for example, a PZT (Pb (Zr, Ti) 0) target
  • a PZT film with a thickness of about lOOnm to 200nm is formed by RF sputtering.
  • heat treatment at 650 ° C or less RTA: Rapid
  • the upper electrode film 11 is formed on the ferroelectric film 10.
  • an iridium oxide film having a thickness of about 200 nm to 300 nm is formed by sputtering, for example.
  • the upper electrode film 11 is formed.
  • heat treatment is performed in an atmosphere containing oxygen to recover damage caused by patterning.
  • a capacitive insulating film 10a is formed as shown in FIG. 2C.
  • the surface layer portion of the lower electrode film 9 is scraped by over-etching, and particles or the like scattered by the force adhere to the side portions of the capacitive insulating film 10a, and as shown in FIG. 51 is formed. Note that particles and the like also adhere to the surface of the resist mask used for patterning, and remain on the upper electrode 11a and the like after the resist mask is removed.
  • the entire surface is etched back to remove the layer 51 as shown in FIG. 2D.
  • this etch back is performed with low power and in a short time.
  • an Al 2 O film 12 is formed over the entire surface by a sputtering method as a protective film.
  • the protective film (Al 2 O film 12) prevents hydrogen from entering the ferroelectric capacitor from the outside.
  • the lower electrode 9a is formed.
  • the ferroelectric capacitor provided with the lower electrode 9a, the capacitive insulating film 10a, and the upper electrode 11a corresponds to the ferroelectric capacitor 101 in FIG. At this time, particles scattered from the lower electrode film 9 adhere to the periphery of the Al 2 O film 12 and the like in FIG. 2F.
  • a conductive layer 52 is formed.
  • the layer 52 is removed by performing etch back on the entire surface as shown in FIG. 2G.
  • this etch back is also performed in a short time with low power.
  • an interlayer insulating film 14 is formed on the entire surface by a high-density plasma method. To do.
  • the thickness of the interlayer insulating film 14 is, for example, about 1.
  • the interlayer insulating film 14 is flattened by a CMP (Chemical Mechanical Polishing) method.
  • CMP Chemical Mechanical Polishing
  • the surface layer portion of the interlayer insulating film 14 is slightly nitrided, making it difficult for moisture to enter the inside.
  • This plasma treatment is effective if a gas containing at least one of N and O is used.
  • holes reaching the silicide layer 5 on the high-concentration diffusion layer 22 of the transistor are formed in the interlayer insulating film 14, the silicon oxide film 8b, the silicon oxide film 8a, and the silicon oxynitride film 7.
  • a Ti film and a TiN film are continuously formed in the hole by sputtering, thereby forming a noria metal film (not shown).
  • a W film is buried in the hole by CVD (chemical vapor deposition), and the W film is flattened by CMP to form a W plug 15.
  • a contact hole reaching the upper electrode 11a and a contact hole reaching the lower electrode 9a are formed in the interlayer insulating film 14 and the like.
  • an A1 film is formed with a part of the surface of the upper electrode 11a, a part of the surface of the lower electrode 9a, and the surface of the W plug 15 exposed, and then the A1 film is subjected to notching.
  • A1 wiring 17 is formed. At this time, for example, the W plug 15 and the upper electrode 11a are connected to each other by a part of the A1 wiring 17.
  • a high-density plasma oxide film 19 is formed on the entire surface, and the surface is flattened.
  • an Al 2 O film 20 is formed on the high-density plasma oxide film 19 as a protective film that prevents intrusion of hydrogen and moisture. Furthermore, high-density plasm on the Al 2 O film 20
  • a ma-oxide film 23 is formed. Next, high density plasma oxide film 23, Al 2 O film 20 and high density
  • a via hole reaching the A1 wiring 17 is formed in the plasma oxide film 19 and a tungsten plug 24 is embedded therein.
  • wiring 25 high density plasma film 26, Al 2 O film 2
  • High density plasma film 28, tungsten plug 29, A1 wiring 30, TEOS oxide film 32, pad silicon oxide film 33, and pad opening 34 are formed. Exposed from pad opening 34
  • a part of the A1 wiring 30 is used as a pad.
  • the conductive layers 51 and 52 are surely removed by etching, the leakage caused by these layers can be suppressed.
  • the etching gas at this time for example, a mixed gas of C1 and Ar is used.
  • the etching power is preferably 400 W or less, and the treatment time is preferably 15 seconds (for example, about 3 seconds).
  • the treatment time is preferably 15 seconds (for example, about 3 seconds).
  • FIGS. 3 and 4 show the leakage current between the upper electrode and the lower electrode
  • FIG. 4 shows the leakage current between two adjacent upper electrodes.
  • Samples C, D, E, and F in FIGS. 3 and 4 are samples manufactured according to the above-described embodiment, and samples A, B, G, H, I, and J are etched back. This sample was manufactured without removing the conductive layer.
  • Fig. 3 there are two types of plots ( ⁇ and ⁇ ). These are the results measured under different applied voltages.
  • FIG. 5 shows an electron microscope photograph of a cross section of a ferroelectric capacitor manufactured according to the conventional method.
  • a chemical treatment using an acid, a jet scrubber treatment and ultrasonic cleaning were performed after patterning the ferroelectric film.
  • the etch-back as in the above-described embodiment has been performed. For this reason, as shown in FIG. 5, it is generated during patterning of the ferroelectric film between the capacitor insulating film and the Al 2 O film (ENC-AIO).
  • the force for forming the protective film (Al 2 O film 12) after patterning of the ferroelectric film 10 does not have to be formed.
  • ferroelectric After patterning of the body film 10 see FIG. 2C
  • the patterning of the lower electrode film 9 is performed as it is, and as shown in FIG. 6A, due to the influence of particles scattered from the lower electrode film 9 and the like.
  • the thickness of the conductive layer 51 increases.
  • the layer 51 is removed by performing etch back on the entire surface, as shown in FIG. 6B. However, this etch back is also performed in a short time with low power. Thereafter, a ferroelectric memory having a ferroelectric capacitor is completed by performing the same process as in the above-described embodiment.
  • a protective film for example, an Al 2 O film, covering the entire ferroelectric capacitor may be formed.
  • ferroelectric film a PZT (PbZr Ti 2 O 3) film, a PZT film with La, Ca, Sr, Si, etc. l-x x 3
  • a compound film having a velovskite structure such as a film with a small amount of added, a (SrBi Ta Nb O) film,
  • a compound film having a Bi-layered structure such as a BiTiO film may be used. Furthermore, the shape of the ferroelectric film
  • the deposition method is not particularly limited, and the ferroelectric film can be formed by sol-gel method, sputtering method, MOCVD method or the like.
  • Patent Document 1 describes that the upper electrode film and the ferroelectric film are subjected to plasma treatment before patterning. However, even if such a treatment is performed, the conductive layer cannot be removed.
  • Patent Document 2 describes a method of preventing the adhesion of scattered matter by etching a ferroelectric film in a tapered shape. However, even if this method is adopted, it is not possible to sufficiently prevent adhesion, and it is necessary to remove it later.
  • Patent Document 3 describes a method of suppressing leakage current by forming a ferroelectric film after the surface of the lower electrode film is planarized. However, even if this method is adopted, leakage due to the presence of the conductive layer cannot be suppressed.
  • etching back is performed on the substance generated during the etching of the ferroelectric film, so that it can be appropriately removed. For this reason, it is possible to suppress a leak caused by this substance.

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Abstract

　下部電極膜（９）上に、強誘電体膜及び上部電極膜を形成した後、上部電極膜をパターニングすることにより、上部電極（１１ａ）を形成する。次に、強誘電体膜のパターニングを、オーバーエッチングを含めて行うことにより、容量絶縁膜（１０ａ）を形成する。このとき、オーバーエッチングにより下部電極膜（９）の表層部が削られ、ここから飛散した粒子等が容量絶縁膜（１０ａ）の側部等に付着して、導電性を有する層５１が形成される。次いで、プラズマエッチング等により全面にエッチバックを施すことにより、層（５１）を除去する。但し、このエッチバックは、低パワー且つ短時間で行う。

Description

明 細 書
半導体装置の製造方法
技術分野
[0001] 本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置の製 造方法に関する。
背景技術
[0002] 従来、強誘電体キャパシタの下部電極には、主に Pt膜が用いられて 、る。但し、 Pt は貴金属であり、その常温下での反応性は低い。このため、 Pt膜をパターユングする 際には、スパッタ成分の強いエッチングに頼ることが多い。しかし、このようなエツチン グを行うと、エッチングにより飛散した粒子等が強誘電体膜の側部等に付着し、強誘 電体キャパシタのリーク電流が増加することがある。
[0003] そこで、上述のような付着を防止するために、マスクとして用いるレジストパターンを 後退させながら、下部電極をテーパ形状にパターユングする方法、又は、高温下で 反応性を高めてパター-ングする方法等が採られることがある。
[0004] し力しながら、これらの方法によっても十分に付着を防止することができないことが ある。
[0005] 特許文献 1：特開平 10— 233489号公報
特許文献 2 :特開 2003- 318371号公報
特許文献 3：特開 2000-340767号公報
発明の開示
[0006] 本発明の目的は、付着物に伴うリーク電流を抑制することができる半導体装置の製 造方法を提供することにある。
[0007] リーク電流を抑制するためには、付着を防止するのではなぐ薬品処理、ジェットス クラバー処理又は超音波洗净等を行うことにより、付着した粒子等を除去することも 考えられる。
[0008] し力しながら、 PZT(Pb (Zr, Ti) 0 )等の強誘電体材料は薬品に弱いため、薬品
3
処理を行うと特性が変化してしまう。また、ジェットスクラバー処理又は超音波洗浄を 行っても、付着した粒子等を除去することは困難である。
[0009] これに対し、本願発明者は、付着した粒子等力もなる層に対して、エッチバックを行 うことにより、これらを除去してリーク電流を抑制することができることを見出した。
[0010] そこで、本発明に係る半導体装置の製造方法では、半導体基板の上方に下部電 極膜を形成した後、前記下部電極膜上に絶縁膜を形成する。次に、前記絶縁膜上 に上部電極を形成する。次いで、前記絶縁膜をパターユングすることにより、容量絶 縁膜を形成する。そして、エッチバックにより、前記容量絶縁膜を形成する際に前記 上部電極、前記容量絶縁膜及び前記下部電極膜からなる群カゝら選択された少なくと も 1個に付着した物質を除去する。
図面の簡単な説明
[0011] [図 1]図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導 体装置）のメモリセルアレイの構成を示す回路図である。
[図 2A]図 2Aは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示 す断面図である。
[図 2B]図 2Bは、図 2Aに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を工程順に示す断面図である。
[図 2C]図 2Cは、図 2Bに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を工程順に示す断面図である。
[図 2D]図 2Dは、図 2Cに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を工程順に示す断面図である。
[図 2E]図 2Eは、図 2Dに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を工程順に示す断面図である。
[図 2F]図 2Fは、図 2Eに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を工程順に示す断面図である。
[図 2G]図 2Gは、図 2Fに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を工程順に示す断面図である。
[図 2H]図 2Hは、図 2Gに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を工程順に示す断面図である。 [図 3]図 3は、上部電極と下部電極との間のリーク電流を示すグラフである。
[図 4]図 4は、隣り合う 2個の上部電極の間のリーク電流を示すグラフである。
[図 5]図 5は、従来の方法に倣って製造した強誘電体キャパシタの断面を示す電子顕 微鏡写真である。
[図 6A]図 6Aは、本発明の他の実施形態に係る強誘電体メモリの製造方法を工程順 に示す断面図である。
[図 6B]図 6Bは、図 6Aに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
発明を実施するための最良の形態
[0012] 以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置） のメモリセルアレイの構成を示す回路図である。
[0013] このメモリセルアレイには、一の方向に延びる複数本のビット線 103、並びにビット 線 103が延びる方向に対して垂直な方向に延びる複数本のワード線 104及びプレ ート線 105が設けられている。また、これらのビット線 103、ワード線 104及びプレート 線 105が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複 数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシ タ（記憶部） 101及び MOSトランジスタ (スイッチング部） 102が設けられている。
[0014] MOSトランジスタ 102のゲートはワード線 104に接続されている。また、 MOSトラン ジスタ 102の一方のソース'ドレインはビット線 103に接続され、他方のソース'ドレイ ンは強誘電体キャパシタ 101の一方の電極に接続されている。そして、強誘電体キヤ パシタ 101の他方の電極がプレート線 105に接続されている。なお、各ワード線 104 及びプレート線 105は、それらが延びる方向と同一の方向に並ぶ複数個の MOSトラ ンジスタ 102により共有されている。同様に、各ビット線 103は、それが延びる方向と 同一の方向に並ぶ複数個の MOSトランジスタ 102により共有されている。ワード線 1 04及びプレート線 105が延びる方向、ビット線 103が延びる方向は、夫々行方向、列 方向とよばれることがある。但し、ビット線 103、ワード線 104及びプレート線 105の配 置は、上述のものに限定されない。 [0015] このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ 1 01に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
[0016] 次に、本発明の実施形態について説明する。図 2A乃至図 2Hは、本発明の実施 形態に係る強誘電体メモリ（半導体装置)の製造方法を工程順に示す断面図である
[0017] 本実施形態においては、先ず、図 2Aに示すように、 Si基板等の半導体基板 1の表 面に、素子活性領域を区画する素子分離絶縁膜 2を、例えばロコス (LOCOS : Local Oxidation of
Silicon)法により形成する。次に、素子分離絶縁膜 2により区画された素子活性領域 内に、ゲート絶縁膜 3、ゲート電極 4、シリサイド層 5、サイドウォール 6、並びに低濃度 拡散層 21及び高濃度拡散層 22からなるソース'ドレイン拡散層を備えたトランジスタ (MOSFET)を形成する。このトランジスタは、図 1中の MOSトランジスタ 102に相当 する。ゲート絶縁膜 3としては、例えば、熱酸化により、厚さが lOOnm程度の SiO膜
2 を形成する。次いで、全面に、シリコン酸窒化膜 7を、 MOSFETを覆うようにして形成 し、更に全面にシリコン酸ィ匕膜 8aを形成する。シリコン酸窒化膜 7は、シリコン酸ィ匕膜 8aを形成する際のゲート絶縁膜 3等の水素劣化を防止するために形成されて!、る。 シリコン酸化膜 8aとしては、例えば、 CVD法により、厚さが 700nm程度の TEOS ( tetraethylorthosilicate)膜を形成する。
[0018] その後、 N雰囲気中で、 650°C、 30分間のァニール処理を行うことにより、シリコン
2
酸ィ匕膜 8aの脱ガスを行う。次に、シリコン酸ィ匕膜 8a上に、下部電極密着層として、例 えば、スパッタ法により、厚さが 20nm程度の Al O膜 8bを形成する。 Al O膜 8b上
2 3 2 3 に下部電極膜 9を形成する。下部電極膜 9としては、例えば、スパッタ法により、厚さ 力 Sl50nm程度の Ir膜又は Pt膜を形成する。
[0019] 次に、同じく図 2Aに示すように、下部電極膜 9上に強誘電体膜 10をアモルファス 状態で形成する。強誘電体膜 10としては、例えば、 PZT(Pb (Zr, Ti) 0 )ターゲット
3
を用い、 RFスパッタ法により、厚さが lOOnm乃至 200nm程度の PZT膜を形成する。 次いで、 Ar及び Oを含有する雰囲気中で 650°C以下での熱処理 (RTA: Rapid
2
Thermal Annealing)を行い、更に、酸素雰囲気中で 750°Cでの RTAを行う。この結 果、強誘電体膜 10が完全に結晶化すると共に、下部電極膜 9が緻密化し、下部電極 膜 9と強誘電体膜 10との界面近傍における相互拡散が抑制される。
[0020] その後、同じく図 2Aに示すように、強誘電体膜 10上に上部電極膜 11を形成する。
上部電極膜 11の形成に当たっては、例えば、スパッタ法により、厚さが 200nm乃至 300nm程度の酸化イリジウム膜を形成する。
[0021] 続いて、上部電極膜 11をパターユングすることにより、図 2Bに示すように、上部電 極 11aを形成する。次に、パターユングによる損傷等を回復させるための酸素を含有 する雰囲気中での熱処理を行う。
[0022] 次に、強誘電体膜 10のパターユングを、オーバーエッチングを含めて行うことにより 、図 2Cに示すように、容量絶縁膜 10aを形成する。このとき、オーバーエッチングに より下部電極膜 9の表層部が削られ、ここ力も飛散した粒子等が容量絶縁膜 10aの側 部等に付着して、図 2Cに示すように、導電性を有する層 51が形成される。なお、粒 子等はパター-ング時に用いるレジストマスクの表面にも付着し、このレジストマスク を除去した後にも上部電極 11a上等に残存する。
[0023] 次いで、全面にエッチバックを施すことにより、図 2Dに示すように、層 51を除去する 。但し、このエッチバックは、低パワー且つ短時間で行う。
[0024] その後、図 2Eに示すように、保護膜として Al O膜 12をスパッタリング法にて全面
2 3
に形成する。続いて、スパッタリングによる損傷を緩和するために、酸素ァニールを行 う。保護膜 (Al O膜 12)により、外部からの水素の強誘電体キャパシタへの侵入が
2 3
防止される。
[0025] 続いて、図 2Fに示すように、 Al O膜 12及び下部電極膜 9のパターユングを行うこ
2 3
と〖こより、下部電極 9aを形成する。下部電極 9a、容量絶縁膜 10a及び上部電極 11a を備えた強誘電体キャパシタは、図 1中の強誘電体キャパシタ 101に相当する。この とき、下部電極膜 9から飛散した粒子等が Al O膜 12の周囲等に付着して、図 2Fに
2 3
示すように、導電性を有する層 52が形成される。
[0026] 次に、全面にエッチバックを施すことにより、図 2Gに示すように、層 52を除去する。
但し、このエッチバックも、低パワー且つ短時間で行う。
[0027] 次いで、図 2Hに示すように、層間絶縁膜 14を高密度プラズマ法により全面に形成 する。層間絶縁膜 14の厚さは、例えば 1. 程度とする。その後、 CMP (化学機 械的研磨)法により、層間絶縁膜 14の平坦ィ匕を行う。次に、 N Oガスを用いたプラズ
2
マ処理を行う。この結果、層間絶縁膜 14の表層部が若干窒化され、その内部に水分 が浸入しにくくなる。なお、このプラズマ処理は、 N又は Oの少なくとも一方が含まれ たガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層 22上のシ リサイド層 5まで到達する孔を、層間絶縁膜 14、シリコン酸ィ匕膜 8b、シリコン酸ィ匕膜 8 a及びシリコン酸窒化膜 7に形成する。その後、スパッタリング法により、 Ti膜及び TiN 膜を連続して孔内に形成することにより、ノリアメタル膜 (図示せず)を形成する。続い て、更に、孔内に、 CVD (ィ匕学気相成長）法にて W膜を埋め込み、 CMP法により W 膜の平坦ィ匕を行うことにより、 Wプラグ 15を形成する。
[0028] 続いて、同じく図 2Hに示すように、上部電極 11aまで到達するコンタクトホール及 び下部電極 9aまで到達するコンタクトホールを、層間絶縁膜 14等に形成する。そし て、上部電極 11aの表面の一部、下部電極 9aの表面の一部、及び Wプラグ 15の表 面が露出した状態で、 A1膜を形成し、この A1膜のノターニングを行うことにより、 A1配 線 17を形成する。このとき、例えば、 Wプラグ 15と上部電極 11aとを A1配線 17の一 部で互いに接続する。
[0029] 次に、同じく図 2Hに示すように、全面に高密度プラズマ酸ィ匕膜 19を形成し、その 表面を平坦化する。次に、高密度プラズマ酸ィ匕膜 19上に、水素及び水分の侵入を 防止する保護膜として Al O膜 20を形成する。更に、 Al O膜 20上に高密度プラズ
2 3 2 3
マ酸化膜 23を形成する。次いで、高密度プラズマ酸ィ匕膜 23、 Al O膜 20及び高密
2 3
度プラズマ酸ィ匕膜 19に、 A1配線 17まで到達するビアホールを形成し、その内部にタ ングステンプラグ 24を埋め込む。そして、配線 25、高密度プラズマ膜 26、 Al O膜 2
2 3
7、高密度プラズマ膜 28、タングステンプラグ 29、 A1配線 30、 TEOS酸ィ匕膜 32、パッ ドシリコン酸ィ匕膜 33及びパッド開口部 34の形成を行う。パッド開口部 34から露出した
A1配線 30の一部がパッドとして用いられる。
[0030] このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。
[0031] このような本実施形態によれば、導電性を有する層 51及び 52をエツチノックにより 確実に除去しているため、これらの層を起因とするリークを抑制することができる。 [0032] なお、導電性を有する層 51及び 52を除去する際には、プラズマエッチングを行うこ と力 S好ましく、この際のエッチングガスとしては、例えば C1及び Arの混合ガスを用い
2
ることができる。また、エッチングパワーは 400W以下とし、処理時間は 1一 5秒間（例 えば、 3秒間程度）とすることが好ましい。特に、容量絶縁膜として強誘電体力もなる 膜を用いる場合には、常温エッチングを行うことが好ま 、。
[0033] 実際に、本願発明者がリーク電流の測定を行ったところ、図 3及び図 4に示す結果 が得られた。図 3は、上部電極と下部電極との間のリーク電流を示し、図 4は、隣り合 う 2個の上部電極の間のリーク電流を示す。なお、図 3及び図 4中の試料 C、 D、 E及 び Fは、上述の実施形態に倣って製造した試料であり、試料 A、 B、 G、 H、 I及び Jは 、エッチバックによる導電性を有する層の除去を行うことなく製造した試料である。な お、図 3中には、 2種類のプロット（參及び▲)がある力 これらは相異なる印加電圧の 下で測定した結果を示して 、る。
[0034] 図 3及び図 4に示すように、エッチバックによる導電性を有する層の除去を行った試 料 C、 D、 E及び Fでは、試料 A、 B、 G、 H、 I及び Jと比較して 4桁一 5桁程度リーク電 流が低くなつた。また、これに伴い、試料 A、 B、 G、 H、 I及び Jでは歩留りが 0%であ つたのに対し、試料 C、 D、 E及び Fでは歩留りが約 90%であった。
[0035] 図 5に、従来の方法に倣って製造した強誘電体キャパシタの断面の電子顕微鏡写 真を示す。この強誘電体キャパシタの製造に当たっては、強誘電体膜のパターニン グ後に酸を用いた薬液処理、ジェットスクラバー処理及び超音波洗浄を行った。但し 、上述の実施形態のようなエッチバックは行わな力つた。このため、図 5に示すように 、容量絶縁膜と Al O膜 (ENC-AIO)との間に、強誘電体膜のパターユング時に発
2 3
生した再付着物の層が残存した。即ち、隣り合う 2個の上部電極の間に導電性を有 する層が残存した。また、 Al O膜 (ENC— AIO)上には、下部電極膜のパターニン
2 3
グ時に発生した再付着物の層が残存した。この強誘電体キャパシタを有する半導体 装置では、これらの導電性の層の影響により、上部電極間のリークが大きくなり、歩留 りが極めて低力つた。
[0036] なお、上述の実施形態では、強誘電体膜 10のパターユングを行った後に保護膜（ Al O膜 12)を形成している力 この膜を形成しなくてもよい。この場合には、強誘電 体膜 10のパターユングを行った後（図 2C参照）、そのまま下部電極膜 9のパターニン グを行うことにより、図 6Aに示すように、下部電極膜 9から飛散した粒子等の影響によ り、導電性を有する層 51の厚さが増加する。
[0037] 次いで、全面にエッチバックを施すことにより、図 6Bに示すように、層 51を除去する 。但し、このエッチバックも、低パワー且つ短時間で行う。その後、上述の実施形態と 同様の処理を行うことにより、強誘電体キャパシタを有する強誘電体メモリを完成させ る。
[0038] なお、下部電極を形成した後に、強誘電体キャパシタの全体を覆う保護膜、例えば Al O膜を形成してもよい。
2 3
[0039] 更に、強誘電体膜としては、 PZT(PbZr Ti O )膜、 PZT膜に La、 Ca、 Sr、 Si等 l-x x 3
を微量添加した膜等のベロブスカイト構造の化合物膜や、 (SrBi Ta Nb O )膜、
2 x 1-x 9
Bi Ti O 膜等の Bi層状系構造の化合物膜を用いてもよい。更に、強誘電体膜の形
4 2 12
成方法は特に限定されるものではなぐゾルゲル法、スパッタ法、 MOCVD法等によ り強誘電体膜を形成することができる。
[0040] なお、特許文献 1には、上部電極膜及び強誘電体膜に対して、パター-ング前に プラズマ処理を行うことが記載されている。しかし、このような処理を行っても、導電性 を有する層を除去することはできな 、。
[0041] また、特許文献 2には、強誘電体膜をテーパ状にエッチングすることにより、飛散物 の付着を防止する方法が記載されている。しかし、この方法を採用しても、十分に付 着を防止することはできず、後に除去する必要がある。
[0042] また、特許文献 3には、下部電極膜の表面を平坦化した後に強誘電体膜を形成す ることにより、リーク電流を抑制する方法が記載されている。しかし、この方法を採用し ても、導電性を有する層の存在に伴うリークを抑制することはできない。
産業上の利用可能性
[0043] 以上詳述したように、本発明によれば、強誘電体膜のエッチング時に生じる物質に 対してエッチバックを行うため、これを適切に除去することができる。このため、この物 質を起因とするリークを抑制することができる。

Claims

請求の範囲
[1] 半導体基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に絶縁膜を形成する工程と、
前記絶縁膜上に上部電極を形成する工程と、
前記絶縁膜をパターユングすることにより、容量絶縁膜を形成する工程と、 エッチバックにより、前記上部電極、前記容量絶縁膜及び前記下部電極膜からなる 群から選択された少なくとも 1個に付着した物質を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
[2] 前記物質を除去する工程の後に、前記下部電極膜をパターユングすることにより、 下部電極を形成する工程を有することを特徴とする請求項 1に記載の半導体装置の 製造方法。
[3] 前記下部電極を形成する工程の後に、エッチバックにより、前記下部電極を形成す る際に前記上部電極、前記容量絶縁膜及び前記下部電極からなる群から選択され た少なくとも 1個に付着した物質を除去する工程を有することを特徴とする請求項 2に 記載の半導体装置の製造方法。
[4] 前記物質を除去する工程の前に、前記下部電極膜をパターユングすることにより、 下部電極を形成する工程を有することを特徴とする請求項 1に記載の半導体装置の 製造方法。
[5] 前記容量絶縁膜を形成する際に付着した物質を除去する際に、前記下部電極を 形成する際に前記上部電極、前記容量絶縁膜及び前記下部電極からなる群から選 択された少なくとも 1個に付着した物質も除去することを特徴とする請求項 4に記載の 半導体装置の製造方法。
[6] 前記下部電極膜は、 Ir又は Ptを含有することを特徴とする請求項 1に記載の半導 体装置の製造方法。
[7] 前記絶縁膜として、強誘電体膜を形成することを特徴とする請求項 1に記載の半導 体装置の製造方法。
[8] 前記強誘電体膜として、ベロブスカイト構造の化合物膜又は Bi層状系構造の化合 物膜を形成することを特徴とする請求項 7に記載の半導体装置の製造方法。
[9] 前記物質を除去する工程において、前記物質に対し常温エッチングを行うことを特 徴とする請求項 7に記載の半導体装置の製造方法。
[10] 前記物質を除去する工程において、前記物質に対しプラズマエッチングを行うこと を特徴とする請求項 1に記載の半導体装置の製造方法。
[11] 前記プラズマエッチングを行う際に、エッチングガスとして C1及び Arの混合ガスを
2
用いることを特徴とする請求項 10に記載の半導体装置の製造方法。
[12] 前記プラズマエッチングを行う際のバイアスパワーを 400W以下とすることを特徴と する請求項 10に記載の半導体装置の製造方法。
[13] 前記物質を除去する工程において、処理時間を 1一 5秒間とすることを特徴とする 請求項 1に記載の半導体装置の製造方法。
[14] 前記上部電極及び容量絶縁膜を備えた強誘電体キャパシタをアレイ状に形成する ことを特徴とする請求項 1に記載の半導体装置の製造方法。
[15] 前記物質を除去する工程と前記下部電極を形成する工程との間に、前記上部電極 及び強誘電体膜を覆う保護膜を形成する工程を有することを特徴とする請求項 2〖こ 記載の半導体装置の製造方法。
[16] 前記保護膜として、アルミナ膜を形成することを特徴とする請求項 15に記載の半導 体装置の製造方法。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098162A (ja) * 1996-09-20 1998-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004247324A (ja) * 2002-12-19 2004-09-02 Fujitsu Ltd 強誘電体キャパシタの製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100215867B1 (ko) * 1996-04-12 1999-08-16 구본준 반도체 소자의 커패시터 구조 및 제조 방법
KR980006539A (ko) * 1996-06-26 1998-03-30 김광호 반도체장치의 커패시터 및 그 제조방법
US6586790B2 (en) * 1998-07-24 2003-07-01 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
KR100324335B1 (ko) * 2000-01-20 2002-02-16 박종섭 커패시터 제조방법
JP2002270782A (ja) 2001-03-14 2002-09-20 Toshiba Corp 強誘電体キャパシタ
JP2002324852A (ja) * 2001-04-26 2002-11-08 Fujitsu Ltd 半導体装置及びその製造方法
JP2002353414A (ja) 2001-05-22 2002-12-06 Oki Electric Ind Co Ltd 誘電体キャパシタおよびその製造方法
US6423592B1 (en) * 2001-06-26 2002-07-23 Ramtron International Corporation PZT layer as a temporary encapsulation and hard mask for a ferroelectric capacitor
JP4014902B2 (ja) * 2002-03-15 2007-11-28 富士通株式会社 半導体装置の製造方法
JP4316193B2 (ja) 2002-07-02 2009-08-19 富士通株式会社 強誘電体キャパシタ及び強誘電体メモリ装置
US6943039B2 (en) * 2003-02-11 2005-09-13 Applied Materials Inc. Method of etching ferroelectric layers
JP2004356464A (ja) * 2003-05-30 2004-12-16 Oki Electric Ind Co Ltd 強誘電体素子の製造方法、強誘電体素子及びＦｅＲＡＭ
KR100533973B1 (ko) * 2003-06-30 2005-12-07 주식회사 하이닉스반도체 하부전극과 강유전체막의 접착력을 향상시킬 수 있는강유전체캐패시터 형성 방법
US7041511B2 (en) * 2004-08-20 2006-05-09 Sharp Laboratories Of America, Inc. Pt/PGO etching process for FeRAM applications
US7220600B2 (en) * 2004-12-17 2007-05-22 Texas Instruments Incorporated Ferroelectric capacitor stack etch cleaning methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098162A (ja) * 1996-09-20 1998-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004247324A (ja) * 2002-12-19 2004-09-02 Fujitsu Ltd 強誘電体キャパシタの製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KUMIHASHI T. ET AL: "Dry Etching Damage in Pt/Pb(Zr,Ti)03/Pt Capacitors Patterned by a Single Photolithography Process Step.", 1997 2ND INTERNATIONAL SYMPOSIUM ON PLASMA PROCESS-INDUCED DAMAGE., 13 May 1997 (1997-05-13), pages 221 - 224, XP010229481 *
ONISHI S. ET AL: "A Half-Micron Ferroelectric Memory Cell Technology with Stacked Capacitor Structure.", 1994 INTERNATIONAL ELECTRON DEVICES MEETING TECHNICAL DIGEST., vol. 40, 11 December 1994 (1994-12-11), pages 843 - 846, XP000585617 *

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