WO2006090574A1 - 半導体ウェーハの製造方法および半導体ウェーハの鏡面面取り方法 - Google Patents

半導体ウェーハの製造方法および半導体ウェーハの鏡面面取り方法 Download PDF

Info

Publication number
WO2006090574A1
WO2006090574A1 PCT/JP2006/302027 JP2006302027W WO2006090574A1 WO 2006090574 A1 WO2006090574 A1 WO 2006090574A1 JP 2006302027 W JP2006302027 W JP 2006302027W WO 2006090574 A1 WO2006090574 A1 WO 2006090574A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor wafer
polishing
mirror
wafer
resin
Prior art date
Application number
PCT/JP2006/302027
Other languages
English (en)
French (fr)
Inventor
Tadahiro Kato
Hideo Kudo
Original Assignee
Shin-Etsu Handotai Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin-Etsu Handotai Co., Ltd. filed Critical Shin-Etsu Handotai Co., Ltd.
Priority to US11/883,341 priority Critical patent/US20080113510A1/en
Priority to EP06713170A priority patent/EP1852899A1/en
Publication of WO2006090574A1 publication Critical patent/WO2006090574A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/07—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool
    • B24B37/08—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool for double side lapping
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B9/00—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor
    • B24B9/02—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground
    • B24B9/06—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground of non-metallic inorganic material, e.g. stone, ceramics, porcelain
    • B24B9/065—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground of non-metallic inorganic material, e.g. stone, ceramics, porcelain of thin, brittle parts, e.g. semiconductors, wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02021—Edge treatment, chamfering

Definitions

  • the present invention relates to a method for manufacturing a semiconductor wafer, and when manufacturing through a double-side polishing process or the like, a method for manufacturing a semiconductor wafer and a semiconductor wafer capable of achieving high flatness even at the outer peripheral portion of the wafer. It relates to a mirror chamfering method.
  • Semiconductor wafers used in the manufacture of semiconductor devices include, for example, slicing a silicon single crystal ingot grown by the Tjoklarsky method into a wafer shape, then chamfering (grinding), lapping, etching, Manufactured through various processes such as single-side polishing and chamfered part polishing (mirror chamfering).
  • large-diameter silicon wafers typified by 300mm ⁇ which are manufactured to meet the demand for lowering manufacturing costs accompanying the recent increase in demand for silicon wafers, have flatness quality and nanotopology.
  • a double-sided polishing process that simultaneously polishes the front and back surfaces is used to obtain photographic quality.
  • double-sided polishing has a feature that it is easy to obtain the accuracy of the flatness of the wafer outer periphery called edge roll-off.
  • edge roll-off because it is a processing method that does not have a reference surface, lmn! Up to 20mm nanotopography can be easily removed.
  • a mirror-like silicon wafer can be obtained through each process of slicing, chamfering, lapping (double-head grinding, surface grinding), etching, double-side polishing, mirror chamfering, and final polishing. it can.
  • the wafer is stored in a plurality of circular openings of the wafer carrier and both sides of the wafer are polished simultaneously.
  • the peripheral surface is always in contact. For this reason, scratches and indentations are generated on the end face of the wafer chamfered portion, and it is difficult to completely prevent these defects even if a resin softer than silicon is used on the inner peripheral surface of the carrier.
  • an oxide film or a nitride film may be formed on a chamfered part or a resist film may be attached, but there is a scratch indentation on the chamfered part.
  • these film components are not removed in the subsequent cleaning process or the like, and remain to become a source of dust generation, which causes the yield to deteriorate.
  • the chamfered portion is mirror-finished, the resist film and the like attached thereafter can be easily removed.
  • a mirror chamfering step of mirror-polishing the chamfered portion is essential, but an excellent outer peripheral shape created by double-side polishing, That is, there is a phenomenon in which a good edge roll-off amount is adversely affected by mirror polishing of the chamfered portion. Since the polishing process of the chamfered part uses a relatively soft polishing pad, it is inevitable that the polishing pad enters the surface and the Z or back surface (hereinafter also referred to as the “main surface”) that only the chamfered part has. , Causing the roll-off amount to deteriorate.
  • the chamfered wafer is inserted and held in a wafer holding hole formed in the wafer holding plate, and this semiconductor wafer is held.
  • the present invention has been made in view of the above-mentioned problems, and the object of the present invention is to chamfer semiconductor wafers by eliminating as much as possible the cost increase such as capital investment and an increase in the number of processes.
  • the mirror chamfering process which removes scratches and indentations on the end face of the part and mirror polishes the chamfered part of the wafer, the excessive polishing due to the polishing pad entering the main surface of the wafer is suppressed, and the outer peripheral shape of the wafer, particularly the edge roll It is to provide a process that does not worsen off.
  • a double-side polishing step of mirror-polishing the front and back surfaces of a semiconductor wafer, and a chamfered portion of the semiconductor wafer subjected to double-side polishing are mirror-finished.
  • a semiconductor wafer manufacturing method including a mirror chamfering step for polishing after the double-side polishing step, a resin protective film for suppressing polishing is formed on the front surface or both front and back surfaces of the semiconductor wafer.
  • a method for manufacturing a semiconductor wafer wherein the mirror chamfering step is performed, and then the protective film made of resin is removed.
  • the method for manufacturing a semiconductor wafer including at least a double-side polishing step and a mirror chamfering step
  • polishing is suppressed on the surface or both front and back surfaces of the semiconductor wafer.
  • the mirror chamfering process is performed, and then the protective film made of grease is removed, thereby deteriorating the highly accurate wafer shape obtained by double-side polishing. It is possible to easily remove scratches and indentations on the end face of the chamfered portion that deteriorated in the double-side polishing process, and to prevent overpolishing due to the polishing pad entering the main surface of the semiconductor wafer in the mirror chamfering process.
  • Silicon wafers have the highest demand as a material for semiconductor devices.
  • both surfaces are generally polished, so that the present invention is particularly effective.
  • the resin protective film By using a resin soluble in an alkaline aqueous solution as the resin protective film, the resin protective film can be easily removed (peeled) after the mirror chamfering step.
  • the exposed part of the silicon surface and the coated part of the protective film made of resin are simultaneously contacted and polished, but the protective film made of resin has the same or slower characteristics as the polishing rate of the semiconductor wafer.
  • the resin it is possible to reliably prevent the protective film covering portion from being polished from the exposed portion, and to suppress the polishing amount when the main surface is excessively polished.
  • acrylic resin as the protective film made of resin.
  • acrylic resin as the protective film made of resin, it can be easily dissolved and decomposed in an aqueous solution of alcohol, and the polishing rate at the time of polishing can be increased by using silicon. Can be late.
  • the removal of the protective film made of resin is performed by alkaline cleaning.
  • the removal of the protective film made of resin can be easily performed by general alkaline cleaning.
  • the removal of the protective film by such general alkaline cleaning is excellent from the viewpoint of the global environment because no special solvent is used.
  • the removal of the protective film made of resin may be performed by chemical cleaning with a mixed solution of caustic soda aqueous solution and hydrogen peroxide solution, and chemical cleaning with a mixed solution of ammonia water and peroxyhydrogen water.
  • chemical cleaning with a mixed solution of ammonia water and hydrogen peroxide / hydrogen peroxide which is a general cleaning after chamfering polishing
  • chemical cleaning with a mixed solution of caustic soda aqueous solution and hydrogen peroxide solution is performed, so that acrylic The protective film of system resin can be easily removed.
  • the method of mirror chamfering a semiconductor wafer in the method of mirror chamfering a semiconductor wafer, at least the chamfered portion of the semiconductor wafer is mirror-polished, the surface or both front and back surfaces of the semiconductor wafer are polished.
  • a method for mirror chamfering of a semiconductor wafer is provided, wherein the mirror chamfering step is performed after forming a protective film made of resin that suppresses the above.
  • the mirror chamfering process is performed.
  • scratches and indentations on the end surface of the chamfered portion can be removed at a low cost, and overpolishing due to the polishing pad entering the main surface of the wafer in the mirror chamfering process is suppressed, and the outer peripheral shape of the wafer, particularly There is no bad edge roll-off.
  • the semiconductor wafer can be manufactured easily and at low cost by removing the protective film made of resin by washing.
  • the semiconductor wafer for mirror chamfering a semiconductor wafer whose both surfaces are polished to a mirror surface is used, and the protective film made of resin is formed on the semiconductor wafer for mirror chamfering.
  • the protective film made of resin is formed on the semiconductor wafer for mirror chamfering.
  • the present invention it is possible to eliminate as much as possible the cost increase such as capital investment and increase in the number of processes, and to remove scratch marks on the end surface of the chamfered portion. It is possible to construct a process that suppresses over-polishing caused by entering the main surface of the wafer and prevents the wafer outer peripheral shape, particularly edge roll-off, from being adversely affected.
  • FIG. 1 is a flowchart showing an example of a method for manufacturing a semiconductor wafer according to the present invention.
  • FIG. 2 A schematic cross-sectional view showing an example of the mirror chamfering process of a silicon wafer by the coding method using a protective film made of resin according to the present invention, and an outline of the wafer after removing the protective film made of resin. It is sectional drawing.
  • FIG. 3 is a schematic view showing an example of a chamfering apparatus.
  • FIG. 4 is a schematic sectional view showing an example of a double-side polishing apparatus.
  • FIG. 5 is a schematic plan view showing the arrangement of carriers in the double-side polishing apparatus of FIG.
  • FIG. 6 is a schematic sectional view showing another example of the double-side polishing apparatus.
  • FIG. 7 is a schematic plan view showing the arrangement of carriers in the double-side polishing apparatus of FIG.
  • FIG. 8 is a schematic view showing an example of a polishing method for a chamfered portion.
  • FIG. 9 is a schematic view showing another example of a polishing method for a chamfered portion.
  • FIG. 10 is a schematic view showing another example of a polishing method for a chamfered portion.
  • FIG. 11 is a graph showing the roll-off amount in the case of the conventional method and the coating method of the present invention.
  • FIG. 12 is a flowchart showing an example of a conventional silicon wafer manufacturing process.
  • FIG. 13 is a diagram showing an overpolished region observed with a microscope.
  • FIG. 14 is a schematic diagram showing an example of a cell in site flatness evaluation.
  • FIG. 15 is a graph showing the roll-off amount.
  • FIG. 16 is an explanatory diagram showing the measurement principle of roll-off.
  • the present inventors investigated the outer peripheral shape of the wafer when the chamfered portion was polished after performing double-side polishing of the silicon wafer.
  • roll-off an evaluation standard called roll-off has been adopted to evaluate the outer peripheral shape of wafers with high accuracy.
  • the roll-off parameter can be evaluated with high accuracy by directly measuring the shape of the outer periphery of the woofer.
  • standardization organizations are studying standardization. For example, as shown in FIG. 16, the wafer surface is irradiated with laser light via a prism 90, and reflected light is received by the CCD 91. There is a method to measure by making. Then, the surface profile force reference line is calculated, and the roll-off amount can be obtained as a difference from the reference line.
  • the inventors measured the roll-off amount after double-side polishing the silicon wafer and further polishing the chamfered portion, and the results shown in FIG. 15 were obtained.
  • the width of the chamfered portion C is about 0.3 mm or less. It was found that the roll-off amount in the vicinity of the chamfered portion of the main surface was large.
  • the inventors have at least a double-side polishing step for mirror polishing the front and back surfaces of a semiconductor wafer and a mirror chamfering step for mirror polishing the chamfered portion of the semiconductor wafer polished on both sides.
  • the manufacturing method of a semiconductor wafer including After that, after forming a resin protective film that suppresses polishing on the surface or both surfaces of the semiconductor wafer, the mirror chamfering process is performed, and then the resin protective film is removed.
  • FIG. Fig. 2 (A) is a schematic cross-sectional view showing an example of the mirror chamfering process of the silicon wafer by the coating method using the resin protective film according to the present invention, and then the wafer after removing the resin protective film.
  • FIG. 2B is a schematic cross-sectional view showing an example of a conventional mirror chamfering process of a silicon wafer, and a schematic cross-sectional view of the wafer before and after the mirror chamfering process.
  • the protective film 2 made of resin that suppresses polishing is formed on the surface or both sides of the semiconductor wafer, and then the mirror chamfering step is performed. Remove the protective film 2 made of resin.
  • the shape 4 before polishing is overpolished from the shape 5B after polishing, whereas in the coating method according to the present invention, the main surface is protected by the protective film 2. Only polishing from shape 4 before polishing to shape 5A after polishing can suppress overpolishing due to the polishing pad entering the main surface of the wafer in the mirror chamfering process.
  • the coating method according to the present invention when the coating method according to the present invention is compared with the conventional method at a predetermined distance X from the woofer end face, the roll-off amount indicated by the arrow in the conventional method is While 6 is large, the coating method according to the present invention can be small or almost zero as shown in FIG. 2 (A).
  • a silicon single crystal ingot grown by the Chiyoklarsky method (CZ method) or the floating zone melting method (FZ method) is sliced using a wire saw etc. to form a wafer (Fig. 1 (A)).
  • the chamfering process has the same shape as the desired woofer chamfering shape. Press the wafer outer peripheral edge into the groove 2a of the grinding wheel la to be chamfered to form the chamfered portion C by chamfering the upper and lower corners of the wafer W held by the holding plate 3a and the outermost peripheral portion (end surface) at once. can do.
  • Fig. 3 (B) the relative positions of the woofer W and the turret are controlled numerically, and a grindstone lb having an inverted trapezoidal groove 2b is used. Then, the outermost peripheral part (end face) of the wafer held by the holding plate 3b is ground, the corner on the upper surface side of the wafer W at the upper tapered surface of the groove 2b, and the wafer at the lower tapered surface of the groove 2b. You can also chamfer the corner on the bottom side of W
  • lapping may be performed before chamfering.
  • double-sided grinding that simultaneously grinds both sides of the wafer using a pair of grinding wheels, or surface grinding that grinds one side at a time using a turret to the wafer fixed to the holding plate. You can also. Both double-head grinding and surface grinding may be performed.
  • Etching is performed by immersing the wafer in a etching solution in order to remove the processing distortion generated on the wafer surface by lapping or the like (FIG. 1D).
  • alkali etching using an aqueous solution of sodium hydroxide or potassium hydroxide or acid etching using a mixed solution of hydrofluoric acid and nitric acid can be performed.
  • a double-side polishing process is performed in which the front and back surfaces of the semiconductor wafer are mirror-polished (FIG. 1 (E)).
  • the double-side polishing step is performed using, for example, an apparatus 70 as shown in FIG.
  • a wafer W is accommodated in a circular hole 78 of a carrier 75 as shown in FIG. 5, and is sandwiched between a pair of upper and lower surface plates 71, 72 to which polishing pads 73, 74 are attached, and then a polishing slurry.
  • the internal gear 76 and the sun gear 77 rotate the carrier 75 to simultaneously polish both sides of the wafer W. By rotating the carrier 75, both sides of the wafer W can be polished simultaneously.
  • a double-side polishing apparatus 80 as shown in FIGS. 6 and 7 may be used.
  • the surface roughness of wafer W is improved and the flatness can be improved.
  • double-side polishing is performed in this way, the outer edge portion (chamfered portion) of wafer W C) and the inner surface of the circular hole 78 or 84 of the carrier 75 or 81 come into contact with each other, and scratches are generated on the chamfered portion C of the wafer W.
  • a mirror chamfering process is performed in which the chamfered portion C of the double-side polished wafer W is mirror-polished.
  • the surface or front and back surfaces of the semiconductor wafer are processed.
  • a protective film made of resin that suppresses polishing is formed (coated) on both sides (Fig. 1 (F)).
  • An acrylic resin is used as a protective film made of a resin that suppresses polishing, as a resin that is soluble in an alkaline aqueous solution and has a property slower than the polishing rate of a silicon wafer.
  • acrylic resin By using acrylic resin, it can be easily dissolved and decomposed in an alkaline aqueous solution, and the polishing rate at the time of polishing can be made slower than that of silicon wafer.
  • the protective film made of a resin that suppresses polishing is not limited to an acrylic resin, but a resin that is soluble in an aqueous solution of alcohol and has the same or slower characteristics as the polishing rate of silicon wafer. It is preferable to use ⁇ .
  • a resin soluble in an alkaline aqueous solution as a resin protective film, it is easy to remove the resin protective film after the mirror chamfering process, and as a resin protective film, By using a resin having the same or slower characteristics than the polishing rate, the silicon film exposed part and the coated part of the protective film made of resin are simultaneously contacted and polished in the next mirror chamfering process. Since the coated part is harder to polish than the exposed part surface, overpolishing to the main surface can be suppressed.
  • a protective film on the wafer for example, acrylic resin is made fluid by using alcohol as a solvent, and is applied to the surface by a spin coater. At this time, the spin rotation is set high, so that no grease is applied to the end face of the chamfered part, and after the baking and drying, the next mirror chamfering process is performed.
  • the method of forming the protective film is not limited to the spin coater, and it is applied by brush. It can be performed by a method generally used for cloth and the like.
  • the protective film is formed only on the surface on which roll-off is particularly problematic, an improvement effect can be obtained as compared with the conventional case, but the outer peripheral shape can be improved more when the protective film is formed on both sides. .
  • a protective film may be coated on one side, after beta, the wafer may be turned over, a protective film may be coated on the back side, and a mirror chamfering process may be performed after beta.
  • the woofer W having the acrylic resin protective film applied on the surface and not applied to the end face portion of the chamfered portion is mirror-polished.
  • the end surface of the chamfered portion is polished preferentially, and the wraparound of polishing into the main surface is suppressed.
  • the wafer C is held at the suction plate 13 and the chamfered portion of the wafer W inclined to the polishing surface 12a is kept at a constant pressure with respect to the rotating drum 11 with the polishing pad 12 attached to the outer periphery. And chamfering the chamfered portion while supplying a polishing slurry containing colloidal silica or the like.
  • Each of the chamfered parts 24 is pressed to polish the entire chamfered part, or the reverse cup-type polishing pad 31 is pressed against the chamfered part of wafer W as shown in FIGS. 10 (A) and 10 (B).
  • the protective film made of resin can be easily removed by general alkaline cleaning, and since a special solvent is not used, it is excellent from the viewpoint of the global environment.
  • the protective film of acrylic resin can be removed by chemical cleaning with a mixed solution of water and hydrogen peroxide water, followed by chemical cleaning with a mixture of ammonia water and hydrogen peroxide water. By doing so, cleaning after general chamfering polishing can be performed.
  • the protective film can be removed only by adding chemical cleaning with a mixed solution of caustic soda and hydrogen peroxide to a cleaning process that is generally performed.
  • polishing is performed (FIG. 1 (1)).
  • one side of the wafer can be adsorbed and held, and only the side on which the device is formed can be polished on one side while supplying the polishing slurry.
  • One-side polishing may be performed by attaching wafers to a plate via an adhesive such as wax. Note that if the polishing allowance increases in this final polishing, the flatness of the outer peripheral area of the wafer may be deteriorated. Therefore, the polishing allowance is preferably 2 ⁇ m or less, particularly about 1 ⁇ m.
  • Double-side polishing was performed on a 300 mm diameter silicon wafer obtained by slicing, chamfering, lapping and etching in sequence using a double-side polishing machine as shown in Fig. 6.
  • an acrylic resin (trade name: Nikkasei Energy Sky Coat) was applied with a spin coater to form a protective film on both sides of wafer W with a thickness of about 3 m.
  • the rotation speed of the spin coater is 1200 rpm, and the protective film is formed only on the front and back main surfaces.
  • the protective film was not formed on the wafer end face.
  • the chamfered surface of each chamfer side of the wafer W chamfered part was brought into contact with the polishing pad to perform mirror polishing of the chamfered part (Fig. 2 (A): For convenience, the protective film is only on one side. It is shown).
  • a type IV mirror chamfering machine manufactured by Speedfam Co., Ltd. is used, and as shown in Fig. 8, wafer W is held by the suction pad 13 on the polishing surface of the polishing pad and polished on the outer periphery.
  • the chamfered portion of the inclined wafer W was pressed against the rotating drum 11 with the polishing pad 12 attached thereto with a constant pressure, and the chamfered portion was mirror-polished.
  • polishing pad SUB A400 manufactured by Kuchi Dale Co., Ltd. is used, and polishing slurry adjusted to pHl l. 0 based on AJ1325 manufactured by Nissan Chemical Co. 2.
  • the chamfered part was polished as Okgf.
  • the roll-off amount was measured.
  • a roll-off measuring machine manufactured by Kobelco Kaken Co., Ltd., LER-310M
  • the measurement conditions were the roll-off amount at a position lmm from the wafer end face, based on the reference outer line calculated by the method of least squares in the 3mm to 6mm area from the wafer end face.
  • chamfered portion polishing was performed without forming a protective film on wafer W obtained by sequentially performing each process of slicing, chamfering, lapping, etching, and double-side polishing.
  • the chamfered portion was polished by using a mirror chamfering machine (IV type manufactured by Speedfam Co., Ltd.) having a polishing pad attached around the rotating drum as shown in FIG. After polishing the chamfered portion, final polishing was performed on one side of WUENO and W in the same manner as in the example.
  • the roll-off amount (average value) is 0.22
  • the present invention is excellent without deteriorating the wafer outer peripheral shape, particularly the edge roll-off. It became clear.
  • the manufacturing process is not limited to that described in the embodiment.
  • a heat treatment process may be provided, or a wafer that has already undergone chamfering or the like is prepared, and this is applied to the present invention.
  • the present invention is not limited to the above-described silicon wafer manufacturing method, and can also be applied to a semiconductor wafer mirror chamfering method.
  • a method for mirror chamfering of a semiconductor wafer that at least chamfers the semiconductor wafer is mirror-polished! And is made of a resin that suppresses polishing on the surface or both sides of the semiconductor wafer.
  • the method can be applied to a method for mirror chamfering of a semiconductor wafer, wherein the mirror chamfering step is performed after forming a protective film.
  • the protective film made of resin is removed by washing, and as a semiconductor wafer to be mirror chamfered, a semiconductor wafer in which both surfaces are polished to a mirror surface is used. It is more preferable that the protective film made of the resin is formed on the semiconductor wafer and the mirror surface is chamfered.
  • the method for improving the roll-off of the outer periphery of the wafer by mirror chamfering by forming a protective film and performing mirror polishing of the chamfered part as in the present invention is basically a chamfered part of a semiconductor wafer. This is also applicable to the case of misalignment.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Grinding And Polishing Of Tertiary Curved Surfaces And Surfaces With Complex Shapes (AREA)

Abstract

　少なくとも、半導体ウェーハの表面および裏面を鏡面研磨する両面研磨工程と、該両面研磨された半導体ウェーハの面取り部を鏡面研磨する鏡面面取り工程とを含む半導体ウェーハの製造方法において、前記両面研磨工程の後に、半導体ウェーハの表面または表裏両面に研磨を抑制する樹脂製の保護膜を形成した後、前記鏡面面取り工程を行い、その後に前記樹脂製の保護膜を除去することを特徴とする半導体ウェーハの製造方法。これにより、設備投資や工程数の増加等のコスト増を極力排除して半導体ウェーハの面取り部端面部のキズや圧痕を除去し、ウェーハの面取り部を鏡面研磨する鏡面面取り工程において研磨パッドがウェーハの主面に入り込むことによる過研磨を抑制し、ウェーハ外周形状、特にエッジロールオフを悪化させない工程が提供される。

Description

明 細 書
半導体ゥ ーハの製造方法および半導体ゥ ーハの鏡面面取り方法 技術分野
[0001] 本発明は、半導体ゥ ーハの製造方法に関し、両面研磨工程等を経て製造する場 合に、ゥエーハ外周部でも高い平坦度を達成することができる半導体ゥエーハの製造 方法および半導体ゥ ーハの鏡面面取り方法に関する。
背景技術
[0002] 半導体デバイスの製造に使用する半導体ゥ ーハは、例えば、チヨクラルスキー法 により育成されたシリコン単結晶インゴットをスライスしてゥエーハ形状に加工した後、 面取り（研削）、ラッピング、エッチング、片面研磨、面取り部研磨 (鏡面面取り）等の 各工程を経て製造される。
[0003] 近年、半導体デバイスの高集積ィ匕に伴うデザイン 'ルールの縮小に伴い、シリコンゥ エーハに要求される平坦度もますます厳しくなつている。さらに、 1枚のゥヱーハから 極力多くのデバイスを得ることが望まれ、シリコンゥエーハの大口径ィ匕と共に、ゥエー ハ全面、特に外周端部まで平坦な形状が要求されるようになってきている。ゥエーハ の外周端部にぉ 、てデバイスチップが取れな 、、 V、わゆるゥエーハの外周除外領域 の縮小化は、従来の 3mmから 2mmへと進んでおり、さらには lmmの外周除外領域 の要求も出始めている。最近、ゥヱーハ外周部の平坦度は、ロールオフ量と称される パラメータで評価されて 、る。
[0004] また、近年のシリコンゥエーハの需要拡大に伴う製造コスト引き下げ要請に対応す るために製造されている、 300mm φに代表される大口径シリコンゥエーハでは、平 坦度品質やナノトポグラフィー品質を得るために、表裏面を同時研磨する両面研磨 工程が採用されている。両面研磨では片面方式の研磨に比べ、特にエッジロールォ フと呼ばれるゥエーハ外周部に対する平坦度の精度が得やすいという特徴を持つ。 また基準面を持たない加工方法のため、表裏面に存在する lmn！〜 20mmのナノト ポグラフィ一と呼ばれるうねり形状を容易に除去する事が出来る。 この場合、例えば図 12に示されるように、スライス、面取り、ラッピング（両頭研削、 平面研削）、エッチング、両面研磨、鏡面面取り、最終研磨の各工程を経て鏡面状の シリコンゥエーハを得ることができる。
[0005] 然るに、両面研磨工程では、ゥエーハキャリアの複数の円形開口部にゥエーハを収 納してゥ ーハの両面を同時に研磨するため、研磨中にゥ ーハの面取り部端面と キャリア内周面が常時接触する。そのため、ゥエーハ面取り部端面にキズゃ圧痕が発 生し、これらの欠陥は、キャリア内周面にシリコンより軟質な榭脂を用いてもこれを完 全に防ぐ事は困難である。
[0006] デバイス製造における成膜処理工程やレジスト榭脂膜塗布工程において、面取り 部に酸化膜ゃ窒化膜が形成されたり、レジスト膜が付着する場合があるが、面取り部 にキズゃ圧痕があると、これらの膜成分はその後の洗浄工程等では除去されずに残 留して発塵源となり、歩留まりを悪化させる要因となる。しかし、面取り部を鏡面化して おけば、その後付着したレジスト膜等の除去が容易となる。
[0007] 従って、両面研磨の後には、面取り部端面のキズゃ圧痕を除去するために、面取り 部を鏡面研磨する鏡面面取り工程が必須であるが、両面研磨で作り出した優れた外 周形状、即ち良好なエッジロールオフ量を、面取り部の鏡面研磨により悪ィ匕させる現 象が起きている。面取り部の研磨処理は、比較的軟質な研磨パッドが用いられるため 、面取り部のみでなぐ表面および Zまたは裏面（以下「主面」とも言う）にまで、研磨 パッドが入り込む過研磨を避けられず、ロールオフ量の悪化を引き起こす。
[0008] これに対して、面取り部のキズゃ裏面の吸着痕を除去する技術として、面取りされ たゥエーハを、ゥエーハ保持板に形成されたゥエーハ保持孔に挿入'保持し、この半 導体ゥ ーハに粗い研磨を施す粗研磨工程と、粗研磨後、半導体ゥ ーハの外周部 の面取り面を鏡面仕上げする鏡面面取り工程と、この面取り部の鏡面研磨後、半導 体ゥ ーハの研磨面を仕上げ研磨する仕上げ研磨工程とを備えた半導体ゥ ーハ の製造方法において、面取り部研磨前の粗研磨された半導体ゥ ーハに酸ィ匕膜を 形成し、面取り部の鏡面研磨後で仕上げ研磨する前に、上記半導体ゥ ーハから酸 化膜を除去する半導体ゥ ーハの製造方法が提案されている (特開 2004— 87522 号公報)。 [0009] 本方式では保護膜に酸ィ匕膜を使用するため、面取り部のキズゃ吸着痕を防止でき るとともに、特開 2004— 87522号公報には明記されていないが、面取り部の鏡面研 磨時に主面への過研磨が抑制され、主面の過研磨を防止する効果が得られる可能 性がある。但し、この場合酸素雰囲気中での熱処理法による熱酸化膜、 CVD法によ る気相成長膜が必要となるが、その形成には別途酸ィ匕炉や CVD炉が必要となり、大 幅な設備投資を伴う事になる。更に、面取り部の鏡面研磨後の酸化膜の除去にはふ つ酸による洗浄が不可欠であり、特殊な洗浄機の導入も不可欠となる。 発明の開示
[0010] そこで、本発明は、上記問題点に鑑みてなされたものであって、本発明の目的は、 設備投資や工程数の増加等のコスト増を極力排除して半導体ゥ ーハの面取り部端 面部のキズゃ圧痕を除去し、ゥヱーハの面取り部を鏡面研磨する鏡面面取り工程に ぉ 、て研磨パッドがゥヱーハの主面に入り込むことによる過研磨を抑制し、ゥヱーハ 外周形状、特にエッジロールオフを悪化させな 、工程を提供することである。
[0011] 上記目的を達成するために、本発明によれば、少なくとも、半導体ゥ ーハの表面 および裏面を鏡面研磨する両面研磨工程と、該両面研磨された半導体ゥ ーハの 面取り部を鏡面研磨する鏡面面取り工程とを含む半導体ゥ ーハの製造方法におい て、前記両面研磨工程の後に、半導体ゥ ーハの表面または表裏両面に研磨を抑 制する榭脂製の保護膜を形成した後、前記鏡面面取り工程を行い、その後に前記榭 脂製の保護膜を除去することを特徴とする半導体ゥエーハの製造方法が提供される
[0012] このように、少なくとも、両面研磨工程と鏡面面取り工程とを含む半導体ゥ ーハの 製造方法において、前記両面研磨工程後に、半導体ゥ ーハの表面または表裏両 面に研磨を抑制する榭脂製の保護膜を形成 (塗布)した後、前記鏡面面取り工程を 行い、その後に前記榭脂製の保護膜を除去することにより、両面研磨で得られた高 精度なゥ ーハ形状を悪化させることなぐ両面研磨工程で劣化した面取り部端面部 のキズゃ圧痕を容易に除去することができ、鏡面面取り工程において研磨パッドが半 導体ゥエーハの主面に入り込むことによる過研磨を抑制することができ、ゥエーハ外 周形状、特にエッジロールオフを悪化させる事もない。また、榭脂の塗布工程を追カロ し、従来の洗浄工程を改良するだけであるので、設備投資や工程数の増加等のコス ト増を排除することもできる。
[0013] このとき、前記半導体ゥエーハとして、シリコンゥエーハを用いることが好まし！/、。
シリコンゥヱーハは半導体デバイスの材料として最も需要が高ぐ特に近年量産さ れている直径 300mm以上に及ぶ大直径のシリコンゥヱーハの製造では一般的に両 面研磨が行われるので、本発明が特に有効となる。
[0014] また、前記榭脂製の保護膜として、アルカリ性水溶液に可溶な榭脂を用いることが 好ましい。
榭脂製の保護膜として、アルカリ性水溶液に可溶な榭脂を用いることにより、鏡面 面取り工程の後に前記榭脂製の保護膜を容易に除去 (剥離)することができる。
[0015] さらに、前記榭脂製の保護膜として、半導体ゥヱーハの研磨レートと同じか遅い特 性を持つ榭脂を用いることが好ま 、。
鏡面面取り工程において、シリコン面露出部、榭脂製の保護膜による被覆部は同 時に接触'研磨されるが、前記榭脂製の保護膜として、半導体ゥエーハの研磨レート と同じか遅い特性を持つ榭脂を用いることにより、保護膜被覆部を確実に露出部より 研磨されるのを抑制でき、主面の過研磨時の研磨量を抑えることができる。
[0016] また、前記榭脂製の保護膜として、アクリル系榭脂を用いることが好ましい。
このように、前記榭脂製の保護膜として、アクリル系榭脂を用いることにより、アル力 リ性水溶液に容易に溶解 ·分解することができ、研磨時の研磨レートをシリコンゥエー ノ、より遅くすることができる。
[0017] さらに、前記榭脂製の保護膜の除去を、アルカリ系洗浄により行うことが好ましい。
このように、前記榭脂製の保護膜の除去を、一般的なアルカリ系の洗浄により容易 に行うことができる。また、このような一般的なアルカリ系の洗浄による保護膜の除去 においては、特殊な溶剤を使用しないため、地球環境の観点からも優れている。
[0018] また、前記榭脂製の保護膜の除去を、苛性ソーダ水溶液と過酸化水素水の混合液 による化学洗浄と、アンモニア水と過酸ィ匕水素水の混合液による化学洗浄により行う ことが好ましい。 一般的な面取り研磨後の洗浄である、アンモニア水と過酸ィ匕水素水の混合液によ る化学洗浄に加え、苛性ソーダ水溶液と過酸化水素水の混合液による化学洗浄を 行うことにより、アクリル系榭脂の保護膜を容易に除去することができる。
[0019] さらに、本発明によれば、少なくとも半導体ゥ ーハの面取り部を鏡面研磨する半 導体ゥ ーハの鏡面面取り方法にお 、て、前記半導体ゥ ーハの表面または表裏両 面に研磨を抑制する榭脂製の保護膜を形成した後、前記鏡面面取り工程を行うこと を特徴とする半導体ゥエーハの鏡面面取り方法が提供される。
[0020] このように、半導体ゥ ーハの鏡面面取り方法において、半導体ゥ ーハの表面ま たは表裏両面に研磨を抑制する榭脂製の保護膜を形成した後、前記鏡面面取りェ 程を行うことにより、低コストで面取り部端面部のキズゃ圧痕を除去することができ、鏡 面面取り工程において研磨パッドがゥエーハの主面に入り込むことによる過研磨を抑 制し、ゥエーハ外周形状、特にエッジロールオフを悪ィ匕させる事もない。
[0021] また、前記鏡面面取り工程の後に、前記榭脂製の保護膜を洗浄により除去すること が好ましい。
このように、前記鏡面面取り工程の後に、前記榭脂製の保護膜を洗浄により除去す ることにより、容易かつ低コストで半導体ゥエーハを製造できる。
[0022] また、前記鏡面面取りする半導体ゥ ーハとして、表面および裏面を鏡面に両面研 磨した半導体ゥエーハを用い、該半導体ゥエーハに前記榭脂製の保護膜を形成して 鏡面面取りすることが好ま 、。
これにより、両面研磨後の面取り部端面部のキズゃ圧痕を低コストで除去することが でき、鏡面面取り工程において研磨パッドがゥエーハの主面に入り込むことによる過 研磨を抑制することができ、両面研磨で得られた高精度のゥエーハ外周形状を維持 できる。
[0023] このように、本発明により、設備投資や工程数の増加等のコスト増を極力排除して、 面取り部端面部のキズゃ圧痕を除去することができ、鏡面面取り工程において研磨 ノ^ドがゥエーハの主面に入り込むことによる過研磨を抑制し、ゥエーハ外周形状、 特にエッジロールオフを悪ィ匕させない工程を構築することができる。
特に、榭脂の塗布工程を追加し、従来の洗浄工程を改良するだけで、大幅な工程 変更や設備投資を伴う事もなぐ今後増加するであろう厳しい顧客のゥ ーハ外周部 に対する平坦度 (ロールオフ量)の要求を満足することが可能となった。 図面の簡単な説明
[0024] [図 1]本発明に係る半導体ゥ ーハの製造方法の一例を示すフロー図である。
[図 2] (A)本発明における榭脂製の保護膜によるコーディング方式による、シリコンゥ エーハの鏡面面取り工程の一例を示す概略断面図と、その後榭脂製の保護膜を除 去したゥエーハの概略断面図である。 (B)従来方式によるシリコンゥエーハの鏡面面 取り工程の一例を示す概略断面図と、その工程後のゥ ーハの概略断面図である。
[図 3]面取り加工装置の例を示す概略図である。
[図 4]両面研磨装置の一例を示す概略断面図である。
[図 5]図 4の両面研磨装置におけるキャリアの配置を示す概略平面図である。
[図 6]両面研磨装置の他の一例を示す概略断面図である。
[図 7]図 6の両面研磨装置におけるキャリアの配置を示す概略平面図である。
[図 8]面取り部の研磨方法の一例を示す概略図である。
[図 9]面取り部の研磨方法の他の一例を示す概略図である。
[図 10]面取り部の研磨方法の他の一例を示す概略図である。
[図 11]従来方式および本発明のコーティング方式による場合のロールオフ量を示す グラフである。
[図 12]従来のシリコンゥヱーハの製造工程の一例を示すフロー図である。
[図 13]顕微鏡で観察した過研磨領域を示す図である。
[図 14]サイトフラットネスの評価におけるセルの一例を示す概略図である。
[図 15]ロールオフ量を示すグラフである。
[図 16]ロールオフの測定原理を示す説明図である。
発明を実施するための最良の形態
[0025] 以下、添付の図面に基づいて本発明について具体的に説明するが、本発明はこれ らに限定されるものではない。
近年の半導体デバイスの高集積化、需要増大に伴って、シリコンゥヱーハの大口径 化と共に、ゥ ーハ全面、特に外周部まで平坦な形状のシリコンゥ ーハが要求され るようになり、本発明者らは、この要求に応えるべく研究を重ねた。
本研究の中で、本発明者らはシリコンゥヱーハの両面研磨を行った後、面取り部の 研磨を行った場合のゥエーハの外周形状について調査を行った。
[0026] ゥヱーハの平坦度を評価する場合、従来行われている SFQRや SBIRで定義され るサイトフラットネスでは、図 14に示されるような所定の大きさのセル 100に分けて評 価を行うため、面取り部付近の外周形状を正確に把握することができない。
そこで、最近ではゥエーハの外周形状を高精度に評価するため、ロールオフと呼ば れる評価基準が採用されつつある。ロールオフというパラメータは、ゥヱーハの外周 部の形状を直接測定し、高精度に評価することができる。なお、ロールオフの定義に ついては標準化団体で標準化が検討されているが、例えば図 16に示されるように、 ゥエーハ表面に対し、プリズム 90を介してレーザ光を照射し、反射光を CCD91で受 けることにより測定する方法がある。そして表面プロファイル力 基準線を算出し、基 準線との差としてロールオフ量を求めることができる。
[0027] 本発明者らは、シリコンゥヱーハを両面研磨し、さらに面取り部の研磨を行った後の ロールオフ量を測定したところ、図 15に示すような結果が得られた。ここで面取り部 C の幅は 0. 3mm程度以下である力 主面の面取り部付近でのロールオフ量が大きい ことが分力つた。
さらに、面取り部研磨後の面取り部と主面との境界付近を顕微鏡で観察したところ、 図 13に見られるように面取り部との境を越えたゥ ーハ面内での過研磨領域が観察 された。
これらの調査結果から、面取り部の研磨の際、過研磨に起因したフラットネス（ロー ルオフ）の悪化が極めて大き!/、ことが分かった。
[0028] そこで本発明者らは、上記のような過研磨を効果的に防ぐ方法について鋭意研究 を行い、本発明を完成させた。
すなわち、本発明者らは、少なくとも、半導体ゥ ーハの表面および裏面を鏡面研 磨する両面研磨工程と、該両面研磨された半導体ゥ ーハの面取り部を鏡面研磨す る鏡面面取り工程とを含む半導体ゥ ーハの製造方法において、前記両面研磨ェ 程の後に、半導体ゥ ーハの表面または表裏両面に研磨を抑制する榭脂製の保護 膜を形成した後、前記鏡面面取り工程を行い、その後に前記榭脂製の保護膜を除去 することにより、設備投資や工程数の増加等のコスト増を極力排除して両面研磨後の 面取り部端面部のキズゃ圧痕を除去することができ、鏡面面取り工程において研磨 ノ ッドがゥエーハの主面に入り込むことによる過研磨を抑制でき、ゥエーハ外周形状 、特にエッジロールオフを悪ィ匕させる事もないことを見出した。
[0029] 先ず、図 2の概略図により本発明について説明する。図 2 (A)は、本発明にかかる 榭脂製の保護膜によるコーティング方式による、シリコンゥエーハの鏡面面取り工程 の一例を示す概略断面図と、その後榭脂製の保護膜を除去したゥエーハの概略断 面図であり、図 2 (B)は、従来方式によるシリコンゥエーハの鏡面面取り工程の一例を 示す概略断面図と、鏡面面取り工程前後のゥ ーハの概略断面図である。本発明に 係るコーティング方式では、両面研磨工程の後に、半導体ゥ ーハの表面または表 裏両面に研磨を抑制する榭脂製の保護膜 2を形成した後、鏡面面取り工程を行い、 その後に前記榭脂製の保護膜 2を除去する。これにより、従来方式では、研磨前の 形状 4から研磨後の形状 5Bまで過研磨されるのに対して、本発明に係るコーティン グ方式では、主面が保護膜 2で保護されているので、研磨前の形状 4から研磨後の 形状 5Aまでしか研磨されず、鏡面面取り工程において研磨パッドがゥヱーハの主面 に入り込むことによる過研磨を抑えることができる。
[0030] 具体的には、例えば、ゥ ーハ端面からの所定の距離 Xにおいて、本発明に係るコ 一ティング方式と従来方式とを比較した場合、従来方式では矢印で示されたロール オフ量 6が大きいのに対し、本発明に係るコーティング方式では小さく或いは図 2 (A) のようにほとんどゼロに抑制することができる。
[0031] 以下、本発明の実施形態について、図面に基づいて時系列的に説明する。
まず、チヨクラルスキー法 (CZ法)、浮遊帯域溶融法 (FZ法)等により育成したシリコ ン単結晶インゴットをワイヤソ一等を用いてスライスしてゥエーハ状とする（図 1 (A) )。
[0032] 次!、で、ゥエーハの外縁部のヮレゃカケを防止するため、ゥエーハの外縁の角部を 研削により除去する面取り加工を行う（図 1 (B) )。
面取り加工は、例えば図 3に示すように、所望のゥ ーハ面取り形状と同じ形状を有 する砥石 laの溝 2aにゥエーハ外周端部を押しつけ、保持盤 3aに保持されたゥエー ハ Wの上面側と下面側の角と最外周部 (端面)を一度に面取りして面取り部 Cを形成 することができる。
[0033] また、図 3 (B)に示すように、ゥ ーハ Wと砲石の相対位置を数値制御し、逆台形形 状の溝 2bを有する砥石 lbを用いて、溝 2bの底面で、保持盤 3bに保持されたゥエー ハの最外周部 (端面）を研削し、溝 2bの上側のテーパ面でゥエーハ Wの上面側の角 を、溝 2bの下側のテーパ面でゥ ーハ Wの下面側の角を面取り加工することもできる
[0034] 面取り加工後、ゥヱーハの厚さを均一にするとともに平坦度を高めるため、ラッピン グを行う（図 1 (C) )。
なお、面取り加工の前にラッピングを行っても良い。また、ラッピングの代わりに、一 対の研削砥石を用いてゥエーハの両面を同時に研削する両頭研削、あるいは保持 盤に固定したゥ ーハに対し、砲石により片面ずつ研削を行う平面研削を行うことも できる。両頭研削と平面研削の両方を行っても良い。
[0035] ラッピング等によりゥエーハの表面に生じた加工歪みを除去するため、ゥエーハをェ ツチング液に浸漬してエッチングを行う（図 1 (D) )。
例えば水酸ィ匕ナトリウムや水酸ィ匕カリウムの水溶液を用いたアルカリエッチング、あ るいはフッ酸と硝酸の混合液等を用いた酸エッチングを行うことができる。
[0036] 次 、で、半導体ゥ ーハの表面および裏面を鏡面研磨する両面研磨工程を行う（ 図 1 (E) )。両面研磨工程は、例えば図 4に示すような装置 70を用いて行われる。この 装置 70では、図 5に示されるようなキャリア 75の円形孔 78内にゥエーハ Wを収容し、 研磨パッド 73, 74を貼り付けた上下一対の定盤 71, 72の間に挟み込み、研磨スラリ 一を供給するとともに、インターナルギア 76とサンギア 77とにより、キャリア 75を回転 させることでゥエーハ Wの両面を同時に研磨する。キャリア 75を回転させることでゥェ ーハ Wの両面を同時に研磨することができる。
[0037] また、例えば図 6及び図 7に示されるような両面研磨装置 80を用いることもできる。
この装置 80では、研磨の際、全ての偏心アーム 82をタイミングチェーン 85を介して 回転軸 90を中心に同期して回転させることにより、キャリアホルダ 88に保持されたキ ャリア 81が、自転せずに水平面内で小さな円を描くようにして円運動を行う。このよう な揺動式の両面研磨装置 80であれば小型化することができるため、比較的狭!、スぺ 一スで大直径ゥエーハの研磨作業を行うことができる。近年のゥエーハの大直径ィ匕に 伴!、、このような揺動式の両面研磨装置 80も多く用いられて 、る。
[0038] このような両面研磨を行うことにより、ゥエーハ Wの表面粗さが改善され、平坦度を 向上することができる力 このようにして両面研磨を行う場合、ゥエーハ Wの外縁部（ 面取り部 C)と、キャリア 75あるいは 81の円形孔 78あるいは 84の内側面が接触し、ゥ エーハ Wの面取り部 Cにキズゃ圧痕が発生することになる。
これらのキズ等を除去するため、該両面研磨されたゥヱーハ Wの面取り部 Cを鏡面 研磨する鏡面面取り工程を行うが、本発明において、この鏡面面取り工程の前に、半 導体ゥエーハの表面または表裏両面に研磨を抑制する榭脂製の保護膜を形成 (塗 布)する（図 1 (F) )。
[0039] 研磨を抑制する榭脂製の保護膜として、アルカリ性水溶液に可溶でかつ、シリコン ゥエーハの研磨レートより遅い特性を持つ榭脂として、アクリル系榭脂を用いる。ァク リル系榭脂を用いることにより、アルカリ性水溶液に容易に溶解'分解することができ るし、研磨時の研磨レートをシリコンゥエーハより遅くすることができる力 である。
[0040] 研磨を抑制する榭脂製の保護膜として、アクリル系榭脂に限定されないが、アル力 リ水溶液に可溶でかつ、シリコンゥエーハの研磨レートと同じか遅い特性を持つ榭脂 を用いることが好まし ヽ。榭脂製の保護膜としてアルカリ性水溶液に可溶な榭脂を用 いることにより、鏡面面取り工程の後における榭脂製の保護膜の除去が容易となり、 また、榭脂製の保護膜としてシリコンゥヱーハの研磨レートと同じか遅い特性を持つ 榭脂を用いることにより、次の鏡面面取り工程において、シリコン面露出部、榭脂製の 保護膜による被覆部が同時に接触 '研磨される際に、保護膜の被覆部は露出部面よ り研磨されにくいため、主面への過研磨を抑えることができる。
[0041] ゥエーハ上に保護膜を形成するには、例えばアクリル系榭脂をアルコールを溶剤と し流動性とさせ、スピンコーターにより表面に塗布する。この際、スピン回転は高く設 定し、面取り部端面部には榭脂が塗布されないようにし、ベーク'乾燥後、次の鏡面 面取り工程を行う。保護膜の形成方法は、スピンコーターに限られず、ハケによる塗 布等一般に用いられて 、る方法により行うことができる。
[0042] 保護膜の形成は、ロールオフが特に問題となる表面のみに行っても従来にくらべ改 善効果が得られるが、表裏両面に行った方がより外周形状の改善を図ることができる 。両面に保護膜を形成する場合は、例えば、片面に保護膜をコートし、ベータ後、ゥ エーハを裏返えして、裏面に保護膜をコートし、ベータ後、鏡面面取り工程を行えば よい。
[0043] 次に、該両面研磨され保護膜が形成されたゥ ーハ Wの面取り部 Cを鏡面研磨す る鏡面面取り工程を行う（図 1 (G) )。
上記のようにアクリル系榭脂の保護膜が、表面に塗布され、面取り部端面部には塗 布されないようにしたゥヱーハ Wを、鏡面研磨する。この鏡面面取り工程により、面取 り部端面部が優先的に磨かれ、主面内への研磨の回り込みが抑えられる。
面取り部 Cの鏡面研磨には、一般に提案されている各種の研磨方法、研磨装置を 利用する。例えば、図 8に示されるように、吸着盤 13でゥエーハ Wを保持し、外周に 研磨パッド 12を貼付した回転ドラム 11に対し、研磨面 12aに対し傾斜させたゥエーハ Wの面取り部を一定圧力で押し付けて、コロイダルシリカ等を含有する研磨スラリーを 供給しながら、面取り部を研磨する方法がある。
[0044] また、図 9に示されるように、吸着盤 13上で保持されて回転するゥエーハ Wの面取り 部に対し、傾斜した研磨面 21a, 22aを有する研磨パッド 21, 22と、垂直な面を有す る研磨パッド 24をそれぞれ押し付けて面取り部全体を研磨する方法や、図 10 (A) (B )に示されるように、逆カップ型の研磨パッド 31をゥエーハ Wの面取り部に押し付けて 、面取り部の主面側の面取り面を研磨し、次いで、端面 (最外周面）に垂直な研磨パ ッド 34を押し付けて面取り部の端面の研磨を行う方法がある。
[0045] このような鏡面面取り工程の後、榭脂製の保護膜の除去（図 1 (H) )を、アルカリ系 の洗浄により行う。
一般的なアルカリ系の洗浄により容易に、榭脂製の保護膜の除去を行うことができ 、また、特殊な溶剤を使用しないため、地球環境の観点からも優れている。特に、保 護膜の除去を、苛性ソーダ水溶液と過酸化水素水の混合液による化学洗浄と、アン モ-ァ水と過酸ィ匕水素水の混合液による化学洗浄により行うことが好ましぐ苛性ソ ーダ水溶液と過酸ィ匕水素水の混合液による化学洗浄により、アクリル系榭脂の保護 膜を除去することができ、その後、アンモニア水と過酸ィ匕水素水の混合液による化学 洗浄をすることにより、一般的な面取り研磨後の洗浄を行うことができる。すなわち、 保護膜の除去は、一般に行われている洗浄工程に対し苛性ソーダ水溶液と過酸ィ匕 水素水の混合液による化学洗浄を付加するだけでよい。
[0046] さらに、榭脂製の保護膜の除去を行った後、最終研磨を行う（図 1 (1) )。このような 最終研磨は、例えばゥエーハの片面を吸着保持し、研磨スラリーを供給しながらデバ イスを形成する側のみを片面研磨することができる。ゥエーハをワックス等の接着剤を 介してプレートに貼り付けて片面研磨を行っても良い。なお、この最終研磨で研磨代 が多くなると、ゥヱーハの外周領域の平坦度の悪ィ匕を招くおそれがあるので、研磨代 は 2 μ m以下、特に 1 μ m程度とするのが好ましい。
[0047] 以上のような工程を経てシリコンゥエーハを製造すれば、設備投資や工程数の増加 等のコスト増を極力排除して、両面研磨工程で生じた面取り部端面部のキズ等を除 去することが可能であり、また、面取り部付近の主面の過研磨は防止され、ゥエーハ 外周形状、特にエッジロールオフを悪ィ匕させることもないため、面取り部付近におい ても、両面研磨により作り込まれたフラットネスが維持された高平坦度の鏡面シリコン ゥエーハを製造することができ、ゥエーハ 1枚力も得られるデバイスチップの生産性お よび歩留まりの向上等に貢献できる。
[0048] 以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこ れらに限定されるものではない。
(実施例）
スライス、面取り、ラッピング、エッチングの各処理を順次行って得た直径 300mm のシリコンゥエーハに対し、図 6に示したような両面研磨装置を用いて両面研磨を行 つた o
両面研磨後、アクリル製の榭脂（商品名：日化精エネ土製スカイコート）をスピンコータ 一で塗布することによりゥエーハ Wの両面に保護膜を約 3 mの厚さで形成した。こ の時、スピンコーターの回転数を 1200rpmとし、保護膜が表裏の主面にのみ形成さ れるようにし、ゥエーハ端面に保護膜が形成されないようにした。その後、研磨パッド に対してゥ ーハ Wの面取り部における各主面側の面取り面を接触させて面取り部 の鏡面研磨を行った（図 2 (A)：図では便宜上、保護膜は片面のみ示されている)。
[0049] この鏡面面取り工程では、スピードファム社製 IV型鏡面面取り機を使用し、図 8〖こ 示すように研磨パッドの研磨面に対してゥエーハ Wを吸着盤 13で保持し、外周に研 磨パッド 12を貼付した回転ドラム 11に対し、傾斜させたゥエーハ Wの面取り部を一定 圧力で押し付けて面取り部を鏡面研磨した。研磨パッドとしては、口デール社製 SUB A400を使用し、研磨剤として日産化学社製の AJ1325をベースとして pHl l. 0に調 整した研磨スラリーを 2リットル Z分の流量で供給し、研磨荷重を 2. Okgfとして面取り 部の研磨を行った。
[0050] その後、アクリル製榭脂の保護膜の除去を、苛性ソーダ水溶液と過酸化水素水の 混合液 ( (容量比) 48%苛性ソーダ水溶液： 20%過酸化水素水：純水 = 1： 1： 10)に よる化学洗浄と、アンモニア水と過酸ィ匕水素水の混合液（（容量比） 30%アンモニア 水： 20%過酸化水素水：純水 = 1： 1： 10)による化学洗浄により行った後、片面研磨 装置を用い、ゥエーハ Wの片面に対して最終研磨を施した。この最終研磨では、面 取り部研磨工程で用いたスラリーと同じものを供給し、研磨代が 1 m程度となるよう に行った。
[0051] 最終研磨後において、ロールオフ量の測定を行った。ロールオフ測定には、図 16 に示したようなロールオフ測定機（コベルコ科研社製、 LER— 310M)を使用した。測 定条件は、ゥエーハ端面から 3mmから 6mmの領域を最小自乗法により算出した基 準外揷線を基準に、ゥエーハ端面から lmmの位置のロールオフ量を計測した。
[0052] (比較例）
実施例と同様にして、スライス、面取り、ラップ、エッチング、両面研磨の各処理を順 次行って得たゥエーハ Wに対し、保護膜を形成することなく面取り部研磨を行った。 面取り部研磨は、図 8に示すような回転ドラムの周囲に研磨パッドを貼り付けた鏡面 面取り機 (スピードファム社製 IV型)を用いて行った。面取り部研磨後、さらに実施例 と同様に、ゥエーノ、 Wの片面に対して最終研磨を施した。
最終研磨後にお 、て、ゥエーハ Wのロールオフをそれぞれ測定した。 [0053] 実施例及び比較例で測定したロールオフ量の結果をそれぞれ表 1および図 11に、 本発明のコーティング方式、従来方式として示した。
[0054] [表 1]
Figure imgf000016_0001
[0055] 最終研磨後において、比較例の従来方式では、ロールオフ量（平均値）は、 0. 22
X 10_2mmであり大きかった。一方、実施例のコーティング方式では、 0. 01 X 10"2 mmとほぼゼロになった。このように、本発明は、ゥエーハ外周形状、特にエッジロー ルオフを悪化させることのない優れたものであることが明らかになった。
[0056] なお、実施例及び比較例で得た各鏡面ゥ ーハに対して目視検査により面取り部 のキズゃ圧痕の有無を調べたところ同等のレベルであり、本発明により、設備投資や 工程数の増加等のコスト増を極力排除して両面研磨後の面取り部端面部のキズゃ圧 痕を除去することができ、なおかつ鏡面面取り工程にぉ 、て研磨パッドがゥエーハの 主面に入り込むことによる過研磨を抑制できて、ゥエーハ外周形状、特にエッジロー ルオフを悪ィ匕させないことが明らかになった。
[0057] なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単な る例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一 な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技 術的範囲に包含される。
例えば、上記実施形態では、シリコンゥエーハを製造する場合について説明したが 、本発明は他の半導体ゥ ーハの製造にも適用することができる。
[0058] また、製造工程に関しては実施形態で説明したものに限定されず、例えば熱処理 工程をカ卩えても良いし、あるいは、面取り加工等を既に行ったゥエーハを用意し、これ に本発明に係る両面研磨工程、榭脂製の保護膜の形成、鏡面面取り工程、榭脂製 の保護膜の除去を行ってもょ 、。
[0059] さらに、本発明は、上記のようなシリコンゥ ーハの製造方法に限定されず、半導体 ゥ ーハの鏡面面取り方法にも適用することができる。
具体的には、少なくとも半導体ゥ ーハの面取り部を鏡面研磨する半導体ゥ ーハ の鏡面面取り方法にお!、て、前記半導体ゥ ーハの表面または表裏両面に研磨を 抑制する榭脂製の保護膜を形成した後、前記鏡面面取り工程を行うことを特徴とする 半導体ゥ ーハの鏡面面取り方法に適用できる。
この場合、前記鏡面面取り工程の後に、前記榭脂製の保護膜を洗浄により除去す ることが好ましぐ前記鏡面面取りする半導体ゥ ーハとして、表面および裏面を鏡面 に両面研磨した半導体ゥ ーハを用い、該半導体ゥ ーハに前記榭脂製の保護膜 を形成して鏡面面取りすることがさらに好ましい。
[0060] すなわち、本発明のように保護膜を形成してカゝら面取り部の鏡面研磨をする鏡面面 取りにより、ゥエーハ外周のロールオフを改善する方法は、原則として半導体ゥエー ハの面取り部の鏡面研磨する 1、ずれの場合にも適用ができる。
必ずしも、両面研磨した半導体ゥエーハにのみ適用できるものではなぐ片面研磨 した半導体ゥエーハに対して適用してもよ 、。

Claims

請求の範囲
[1] 少なくとも、半導体ゥ ーハの表面および裏面を鏡面研磨する両面研磨工程と、該 両面研磨された半導体ゥ ーハの面取り部を鏡面研磨する鏡面面取り工程とを含む 半導体ゥ ーハの製造方法において、前記両面研磨工程の後に、半導体ゥ ーハ の表面または表裏両面に研磨を抑制する榭脂製の保護膜を形成した後、前記鏡面 面取り工程を行い、その後に前記榭脂製の保護膜を除去することを特徴とする半導 体ゥ ーハの製造方法。
[2] 前記半導体ゥエーハとして、シリコンゥエーハを用いることを特徴とする請求項 1に 記載の半導体ゥエーハの製造方法。
[3] 前記榭脂製の保護膜として、アルカリ性水溶液に可溶な榭脂を用いることを特徴と する請求項 1または請求項 2に記載の半導体ゥ ーハの製造方法。
[4] 前記榭脂製の保護膜として、半導体ゥエーハの研磨レートと同じか遅い特性を持つ 榭脂を用いることを特徴とする請求項 1な 、し請求項 3の 、ずれか 1項に記載の半導 体ゥ ーハの製造方法。
[5] 前記榭脂製の保護膜として、アクリル系榭脂を用いることを特徴とする請求項 1ない し請求項 4のいずれ力 1項に記載の半導体ゥ ーハの製造方法。
[6] 前記榭脂製の保護膜の除去を、アルカリ系洗浄により行うことを特徴とする請求項 1 ないし請求項 5のいずれか 1項に記載の半導体ゥ ーハの製造方法。
[7] 前記榭脂製の保護膜の除去を、苛性ソーダ水溶液と過酸ィ匕水素水の混合液による 化学洗浄と、アンモニア水と過酸ィ匕水素水の混合液による化学洗浄により行うことを 特徴とする請求項 1ないし請求項 6のいずれか 1項に記載の半導体ゥ ーハの製造 方法。
[8] 少なくとも半導体ゥ ーハの面取り部を鏡面研磨する半導体ゥ ーハの鏡面面取り 方法において、前記半導体ゥ ーハの表面または表裏両面に研磨を抑制する榭脂 製の保護膜を形成した後、前記鏡面面取り工程を行うことを特徴とする半導体ゥエー ハの鏡面面取り方法。
[9] 前記鏡面面取り工程の後に、前記榭脂製の保護膜を洗浄により除去することを特 徴とする請求項 8に記載の半導体ゥ ーハの鏡面面取り方法。
[10] 前記鏡面面取りする半導体ゥ ーハとして、表面および裏面を鏡面に両面研磨し た半導体ゥ ーハを用い、該半導体ゥ ーハに前記榭脂製の保護膜を形成して鏡 面面取りすることを特徴とする請求項 8または請求項 9に記載の半導体ゥ ーハの鏡 面面取り方法。
PCT/JP2006/302027 2005-02-11 2006-02-07 半導体ウェーハの製造方法および半導体ウェーハの鏡面面取り方法 WO2006090574A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US11/883,341 US20080113510A1 (en) 2005-02-11 2006-02-07 Semiconductor Wafer Fabricating Method and Semiconductor Wafer Mirror Edge Polishing Method
EP06713170A EP1852899A1 (en) 2005-02-22 2006-02-07 Method for manufacturing semiconductor wafer and method for mirror chamfering semiconductor wafer

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005045360A JP2006237055A (ja) 2005-02-22 2005-02-22 半導体ウェーハの製造方法および半導体ウェーハの鏡面面取り方法
JP2005-045360 2005-02-22

Publications (1)

Publication Number Publication Date
WO2006090574A1 true WO2006090574A1 (ja) 2006-08-31

Family

ID=36927216

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/302027 WO2006090574A1 (ja) 2005-02-11 2006-02-07 半導体ウェーハの製造方法および半導体ウェーハの鏡面面取り方法

Country Status (5)

Country Link
US (1) US20080113510A1 (ja)
EP (1) EP1852899A1 (ja)
JP (1) JP2006237055A (ja)
KR (1) KR20070108872A (ja)
WO (1) WO2006090574A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009142913A (ja) * 2007-12-12 2009-07-02 Sumitomo Metal Mining Co Ltd ウェハーのベベル加工法とホイール型回転砥石
JP2013258227A (ja) * 2012-06-12 2013-12-26 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェーハの製造方法
US8896964B1 (en) 2013-05-16 2014-11-25 Seagate Technology Llc Enlarged substrate for magnetic recording medium

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007021729B3 (de) * 2007-05-09 2008-10-09 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe mit verbesserter Kantengeometrie
US20100264566A1 (en) * 2009-03-17 2010-10-21 Suss Microtec Inc Rapid fabrication of a microelectronic temporary support for inorganic substrates
JP2010257562A (ja) * 2009-03-30 2010-11-11 Hoya Corp 磁気ディスク用基板及びその製造方法
JP5177290B2 (ja) * 2009-06-04 2013-04-03 株式会社Ｓｕｍｃｏ 固定砥粒加工装置及び固定砥粒加工方法、並びに、半導体ウェーハ製造方法
DE102009037281B4 (de) * 2009-08-12 2013-05-08 Siltronic Ag Verfahren zur Herstellung einer polierten Halbleiterscheibe
DE102009051008B4 (de) * 2009-10-28 2013-05-23 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
DE102010005904B4 (de) * 2010-01-27 2012-11-22 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
US20130056442A1 (en) * 2010-04-29 2013-03-07 Bing Li Optical waveguide fabrication method
JP6312976B2 (ja) 2012-06-12 2018-04-18 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェーハの製造方法
DE102012218745A1 (de) 2012-10-15 2014-04-17 Siltronic Ag Verfahren zum beidseitigen Bearbeiten einer Halbleiterscheibe
DE102013201663B4 (de) 2012-12-04 2020-04-23 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe
JP5846223B2 (ja) * 2014-01-21 2016-01-20 住友電気工業株式会社 基板および発光素子
JP2015140270A (ja) * 2014-01-28 2015-08-03 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ
JP6244962B2 (ja) 2014-02-17 2017-12-13 株式会社Sumco 半導体ウェーハの製造方法
JP6045542B2 (ja) * 2014-09-11 2016-12-14 信越半導体株式会社 半導体ウェーハの加工方法、貼り合わせウェーハの製造方法、及びエピタキシャルウェーハの製造方法
US10600634B2 (en) * 2015-12-21 2020-03-24 Globalwafers Co., Ltd. Semiconductor substrate polishing methods with dynamic control
JP6323515B2 (ja) * 2016-08-31 2018-05-16 株式会社Sumco 半導体ウェーハのラッピング方法および半導体ウェーハ
JP6304349B1 (ja) 2016-11-15 2018-04-04 株式会社Sumco ウェーハのエッジ研磨装置及び方法
JP2018182160A (ja) * 2017-04-18 2018-11-15 信越半導体株式会社 半導体ウェーハの評価方法及び半導体ウェーハ製造工程の管理方法
EP3470936B1 (fr) * 2017-10-16 2020-06-03 The Swatch Group Research and Development Ltd Procédé de découpe de glace d'horlogerie
JP6987448B2 (ja) * 2017-11-14 2022-01-05 株式会社ディスコ 小径ウェーハの製造方法
CN108098570A (zh) * 2017-12-15 2018-06-01 苏州新美光纳米科技有限公司 抛光组件及其抛光工艺方法
CN111653498A (zh) * 2020-06-12 2020-09-11 长江存储科技有限责任公司 一种半导体结构及其研磨方法
JP7528964B2 (ja) * 2022-02-04 2024-08-06 株式会社プロテリアル ＳｉＣエピタキシャル基板の製造方法
JP7327575B1 (ja) 2022-05-19 2023-08-16 株式会社Sumco 半導体ウェーハの鏡面面取り加工時の研磨代の評価方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001338899A (ja) * 2000-05-26 2001-12-07 Shin Etsu Handotai Co Ltd 半導体ウエーハの製造方法及び半導体ウエーハ
WO2002005337A1 (fr) * 2000-07-10 2002-01-17 Shin-Etsu Handotai Co., Ltd. Tranche a chanfreinage en miroir, tissu a polir pour chanfreinage en miroir, machine a polir pour chanfreinage en miroir et procede associe
JP2002043257A (ja) * 2000-07-21 2002-02-08 Shin Etsu Handotai Co Ltd ワークの研磨方法
JP2003007659A (ja) * 2001-06-27 2003-01-10 Naoetsu Electronics Co Ltd シリコン半導体ウエハの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109679A (ja) * 1991-10-15 1993-04-30 Nec Corp 半導体装置の製造方法
JPH06283094A (ja) * 1993-03-26 1994-10-07 Toshiba Corp カラーブラウン管用シャドウマスクの製造方法
JP2000012492A (ja) * 1998-06-22 2000-01-14 Nippon Motorola Ltd 半導体ウェハの研磨方法および半導体ウェハ構造体
JP2000081279A (ja) * 1998-09-07 2000-03-21 Sanyo Electric Co Ltd 業務用冷蔵庫
JP3555465B2 (ja) * 1998-09-09 2004-08-18 信越半導体株式会社 半導体基板の製造方法
JP3664605B2 (ja) * 1999-04-30 2005-06-29 信越半導体株式会社 ウェーハの研磨方法、洗浄方法及び処理方法
JP2002141311A (ja) * 2000-10-31 2002-05-17 Shin Etsu Handotai Co Ltd ウェーハの研磨方法及びウェーハの洗浄方法
JP4192530B2 (ja) * 2002-08-27 2008-12-10 株式会社Ｓｕｍｃｏ パーティクルモニター用シリコン単結晶ウェーハの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001338899A (ja) * 2000-05-26 2001-12-07 Shin Etsu Handotai Co Ltd 半導体ウエーハの製造方法及び半導体ウエーハ
WO2002005337A1 (fr) * 2000-07-10 2002-01-17 Shin-Etsu Handotai Co., Ltd. Tranche a chanfreinage en miroir, tissu a polir pour chanfreinage en miroir, machine a polir pour chanfreinage en miroir et procede associe
JP2002043257A (ja) * 2000-07-21 2002-02-08 Shin Etsu Handotai Co Ltd ワークの研磨方法
JP2003007659A (ja) * 2001-06-27 2003-01-10 Naoetsu Electronics Co Ltd シリコン半導体ウエハの製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009142913A (ja) * 2007-12-12 2009-07-02 Sumitomo Metal Mining Co Ltd ウェハーのベベル加工法とホイール型回転砥石
JP2013258227A (ja) * 2012-06-12 2013-12-26 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェーハの製造方法
US8896964B1 (en) 2013-05-16 2014-11-25 Seagate Technology Llc Enlarged substrate for magnetic recording medium
US9147421B2 (en) 2013-05-16 2015-09-29 Seagate Technology Llc Enlarged substrate for magnetic recording medium
US9240201B2 (en) 2013-05-16 2016-01-19 Seagate Technology Llc Enlarged substrate for magnetic recording medium
US9361925B2 (en) 2013-05-16 2016-06-07 Seagate Technology Llc Enlarged substrate for magnetic recording medium
US9508374B2 (en) 2013-05-16 2016-11-29 Seagate Technology Llc Enlarged substrate for magnetic recording medium
US9653112B2 (en) 2013-05-16 2017-05-16 Seagate Technology Llc Enlarged substrate for magnetic recording medium
US9799364B2 (en) 2013-05-16 2017-10-24 Seagate Technology Llc Enlarged substrate for magnetic recording medium
US10096334B2 (en) 2013-05-16 2018-10-09 Seagate Technology Llc Enlarged substrate for magnetic recording medium

Also Published As

Publication number Publication date
EP1852899A1 (en) 2007-11-07
US20080113510A1 (en) 2008-05-15
JP2006237055A (ja) 2006-09-07
KR20070108872A (ko) 2007-11-13

Similar Documents

Publication Publication Date Title
WO2006090574A1 (ja) 半導体ウェーハの製造方法および半導体ウェーハの鏡面面取り方法
EP1808887B1 (en) Production method of semiconductor wafer
TWI585840B (zh) Manufacturing method of semiconductor wafers
TWI509679B (zh) 半導體晶圓之製造方法
EP1755156B1 (en) Process for producing silicon wafers
KR101103415B1 (ko) 반도체 웨이퍼 양면 연마 방법
KR20010033902A (ko) 반도체 웨이퍼 및 그 제조방법
KR20000017512A (ko) 웨이퍼 기판 재생방법 및 웨이퍼 기판 재생을 위한 연마액 조성물
JP5600867B2 (ja) 半導体ウェーハの製造方法
KR102117362B1 (ko) 실리콘 웨이퍼의 연마 방법 및 실리콘 웨이퍼의 제조 방법
JP2013258227A (ja) 半導体ウェーハの製造方法
JP3943869B2 (ja) 半導体ウエーハの加工方法および半導体ウエーハ
JP2003142434A (ja) 鏡面ウエーハの製造方法
JP2005205543A (ja) ウエーハの研削方法及びウエーハ
KR20060107101A (ko) 반도체 웨이퍼 연마방법
JP2003062740A (ja) 鏡面ウェーハの製造方法
JP2004087523A (ja) 半導体ウェーハの製造方法
KR20030053085A (ko) 실리콘 웨이퍼의 제조방법
JP2003133264A (ja) 鏡面ウエーハの製造方法
JP2003133273A (ja) 研磨用原材料ウエーハ及びその製造方法
JP2004319717A (ja) 半導体ウェーハの製造方法
JP2009135180A (ja) 半導体ウェーハの製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 11883341

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2006713170

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 1020077018859

Country of ref document: KR

NENP Non-entry into the national phase

Ref country code: DE

WWP Wipo information: published in national office

Ref document number: 2006713170

Country of ref document: EP