WO2006087957A1 - 半導体装置の製造方法、半導体装置 - Google Patents

半導体装置の製造方法、半導体装置 Download PDF

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Hiroaki Nakashima
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Sharp Kabushiki Kaisha
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and can be suitably used for manufacturing a thin semiconductor device having a through electrode.
  • FIG. 7A to 7J are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.
  • the circuit element portion 51 is formed on the surface side of the substrate 50 to obtain the structure shown in FIG.
  • a photoresist layer is formed by applying a photoresist on the surface side of the substrate 50, and this layer is patterned to form a mask layer 52 having an opening 52a.
  • the mask layer 52 is used to etch the circuit element unit 51 and the substrate 50 composed of the silicon wafer by reactive ion etching (RIE) or the like, so that a non-through hole 53 less than 100 m from the substrate surface is formed.
  • RIE reactive ion etching
  • an insulating film 54 is formed on the inner wall surface of the non-through hole 53 to obtain the structure shown in FIG.
  • a seed layer 55 to be a cathode with electrolysis is formed on the insulating film, and this is used as a cathode to fill the inside of the non-through hole 53 with a metal 56 to obtain the structure shown in FIG. 7 (d).
  • the metal 56 is subjected to chemical mechanical polishing (CMP) to remove excess metal other than the non-through holes 53, and the structure shown in FIG. 7 (e) is obtained.
  • CMP chemical mechanical polishing
  • the back surface of the substrate 50 is ground to fill the metal filled in the non-through holes 53.
  • the back surface of the substrate 50 is selectively etched to obtain the structure shown in FIG.
  • SiN or SiO is formed on the back surface of the substrate 50 by chemical vapor deposition (CVD).
  • An insulating film 59 is deposited to obtain the structure shown in FIG.
  • the insulating film 59 is removed so as to expose the metal 56 of the through electrode by using the CMP method, and the structure shown in FIG. 7 (i) is obtained.
  • the support substrate 58 and the adhesive layer 57 are removed, and the structure shown in FIG.
  • a semiconductor device having a through electrode can be manufactured.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-223833
  • the Si substrate is thinned to expose the metal to the back side of the substrate, and the through electrode is formed.
  • this method it is difficult for the plating solution to be supplied to the bottom of the non-through hole when filling the metal into the non-through hole. Is not completely filled, and voids are likely to occur.
  • a complicated and sophisticated plating method using additives is required, and the plating time is long. As a result, there is a problem that the process cost increases.
  • the present invention has been made in view of the above points, and provides a method for manufacturing a semiconductor device capable of forming a through electrode by reliably filling a conductor with a simple method. is there.
  • the first support is attached to the front side of the substrate, the substrate is thinned on the back side, the first support is removed from the substrate, and an opening is provided.
  • a support is attached to the back side of the substrate, a through hole connected to the opening of the second support is formed in the substrate before or after the second support is attached, an insulating film is formed inside the through hole, and the substrate is penetrated.
  • a step of filling the hole with a conductor is provided.
  • the substrate since the substrate is thinned while the substrate is supported by the first support, it is possible to prevent the substrate from being damaged during the thinning.
  • the substrate is supported by the second support body having the opening, and is guided to the substrate through hole connected to the opening. The electric body is filled. Therefore, the filling liquid moves smoothly through the through-holes when filling by the electrolytic plating method, so that the through-holes can be filled easily, and hydrogen generated during electrolytic plating can be easily obtained. Removed.
  • FIG. 1 (a) to (i) are cross-sectional views showing a manufacturing process of a semiconductor device of Example 1 of the present invention.
  • FIG. 2] (a) to (i) are cross-sectional views showing a manufacturing process of a semiconductor device of Example 2 of the present invention.
  • FIG. 3] (a) to (j) are cross-sectional views showing manufacturing steps of the semiconductor device of Example 3 of the present invention.
  • FIG. 4] (a) to (g) are cross-sectional views showing manufacturing steps of the semiconductor device of Example 4 of the present invention.
  • FIG. 5 (a) to (e) are plan views for explaining the shapes of a device wafer and a second support, which are embodiments of the present invention.
  • FIG. 6 (a) and (b) show stacked semiconductor devices using the semiconductor devices obtained in Examples 1 to 4, (a) is a cross-sectional view, and (b) is a bottom view. is there.
  • FIG. 7] (a) to (j) are cross-sectional views showing a manufacturing process of a conventional semiconductor device.
  • the first support is attached to the front surface side of the substrate, the back surface of the substrate is thinned, the first support is removed from the substrate, and an opening is provided.
  • a support is attached to the back side of the substrate, a through hole connected to the opening of the second support is formed in the substrate before or after the second support is attached, an insulating film is formed inside the through hole, and the substrate is penetrated.
  • a step of filling the hole with a conductor is provided.
  • the present invention can be implemented in various forms as described below.
  • the first support is attached to the front side of the substrate, the back side of the substrate is thinned, the first support is removed from the substrate, and the second has an opening.
  • a support is attached to the back side of the substrate, a first insulating film is formed on the substrate surface, a through hole connected to the opening of the second support is formed in the substrate, and a second insulating film is formed inside the through hole of the substrate.
  • the material, thickness and shape of the first support are not particularly limited, but it is preferable that the first support is rigid enough to be attached to the substrate and support the substrate.
  • the first support can be formed of various materials such as a semiconductor (such as silicon), a resin, and glass.
  • the outer shape of the first support is not particularly limited, but preferably has an outer shape (area) that is approximately the same as or larger than that of the substrate in order to reliably support the substrate.
  • the substrate can be a semiconductor substrate such as a silicon substrate, and the thickness force is preferably about 300 to 700 ⁇ m.
  • the first support can be attached to the substrate via an adhesive layer or the like.
  • the adhesive layer can be formed of an ultraviolet curable adhesive, a thermosetting adhesive, a double-sided tape, or the like.
  • the first support may be attached to the substrate by electrostatic force or the like.
  • the first support may be attached to the substrate by providing a contact layer only on a part (for example, in the vicinity of the center and the outer periphery) of the contact surface. Good. As long as the substrate is supported by the first support, it may be attached by any other method. Usually, the circuit element portion is formed on the surface of the substrate before attaching the first support.
  • the circuit element portion is generally composed of a semiconductor element such as a transistor, a diode, a resistor, a capacitor, and an inductor, and wiring that electrically connects the semiconductor element.
  • the method for forming the circuit element part is not particularly limited, and can be formed by a general semiconductor process.
  • the back side force of the substrate is also thinned.
  • the method for thinning the substrate is not particularly limited, and can be performed by, for example, mechanical grinding, chemical polishing, plasma etching or gas etching, or a combination of two or more thereof.
  • the substrate is preferably thinned so that the thickness of the substrate is 30 to: LOO / zm. Even if the substrate is thinned to such a thickness, the substrate is supported by the first support during the thinning, and thus is not easily damaged.
  • the first support is removed from the substrate.
  • the first support is removed after the substrate is thinned. Also, when the adhesive layer is used when attaching the first support to the substrate In this step, the adhesive layer is also removed.
  • the second support having an opening is attached to the back side of the substrate (the surface opposite to the surface to which the first support is attached).
  • the attachment of the second support is preferably performed after the removal of the first support. This is because if the second support is attached before the removal of the first support, the second support may come off when the first support is removed.
  • the material of the adhesive and double-sided tape used to attach the second support to the substrate is appropriately devised to make it difficult for the second support to come off when the first support is removed. Installation can take place before removal of the first support.
  • the second support a material having the same outer shape as that of the first support can be used, and the second support can be attached to the substrate in the same manner as the first support.
  • the material and outer shape of the second support may be different from those of the first support.
  • the second support has an opening. The opening may be formed mechanically using a needle or the like, or may be formed by photolithography and etching techniques.
  • a first insulating film is formed on the substrate surface.
  • the first insulating film can be formed by a material and a method generally used in this field.
  • the first insulating film may be a silicon oxide film or a silicon nitride film.
  • the first insulating film can be formed by, for example, a CVD method.
  • the first insulating film may be formed by electrodeposition of polyimide or the like, which may be formed by spin coating a resin such as polyimide or epoxy. Contamination of the substrate surface can be prevented by forming the first insulating film on the substrate surface before the substrate through hole forming step.
  • the first insulating film forming step may be performed after the substrate through hole forming step.
  • the first insulating film forming step may be performed simultaneously with the second insulating film forming step.
  • an insulating film can be formed on both the substrate surface and the inside of the substrate through hole in a single step, and the number of steps can be reduced. Note that this step may be omitted if the first insulating film is unnecessary.
  • a through hole connected to the opening of the second support is formed in the substrate.
  • the size of the through hole is not particularly limited, but is preferably smaller than the opening of the second support.
  • the plating solution moves smoothly through the through hole in the conductor filling step.
  • the cross-sectional shape (plane parallel to the substrate surface) of the through hole can be a square, a rectangle or a circle.
  • the through-hole can be formed by forming a resist pattern on the front surface side or the back surface side of the substrate (that is, on the second support) and etching the substrate using this resist pattern as an etching mask.
  • the through hole may be formed by etching the substrate using the second support having an opening as a mask.
  • the second support When the second support is used as a mask, there is an advantage that a photomask for forming a resist pattern becomes unnecessary, and alignment between the resist pattern and the second support opening becomes unnecessary.
  • the formation of the substrate through hole can be performed before or after the second support is attached.
  • the substrate through hole is formed before attaching the second support body, when the second support body is attached, the second through hole is connected to the substrate through hole so that the opening of the second support body is connected to the substrate through hole. 2Align the support.
  • the second insulating film is formed inside the through hole of the substrate.
  • the second insulating film can be formed by a material and a method generally used in this field.
  • the second insulating film can be formed with the same or different material 'method' film thickness as the first insulating film.
  • a conductor is filled in the through hole of the substrate.
  • the method for filling the conductor into the substrate through-hole is not particularly limited, and CVD or sputtering can be used.
  • the filling of the conductor is preferably performed by forming a conductor seed layer inside the through hole and filling the conductor by an electrolytic plating method using this seed layer.
  • the conductor since the plating solution moves smoothly in the through-hole, the filling of the through-hole is facilitated, and the hydrogen and the like generated during electrolytic plating are easily removed.
  • the conductor preferably has copper or an alloying force containing copper, but may be another metal as long as it can be filled by an electrolytic plating method.
  • the conductor in the portion other than the through hole is removed by a CMP method or the like.
  • the conductor seed layer can be formed by CVD or sputtering.
  • the thickness is preferably from the thickness of the monoatomic layer to 200 nm. This is because if this thickness is sufficient, it will function as a seed layer for electrolytic plating.
  • the conductor seed layer is preferably formed inside the through hole via a noria layer.
  • the noria layer is a layer having a function of preventing conductor atoms from diffusing into a substrate or the like. By forming the barrier layer, contamination of the substrate or the like by conductor atoms can be prevented.
  • the barrier layer also has a force such as TiN or TaN, and can be formed by CVD or sputtering.
  • the method of the present invention may further include a step of removing the second support body from the substrate force. If the second support is attached to the substrate via the adhesive layer, the adhesive layer is also removed in this step. If the second support does not get in the way, it may not be removed.
  • the method for manufacturing a semiconductor device includes a first support attached to the front side of the substrate, the substrate is thinned from the back side, the first support is removed from the substrate, and the through hole is formed on the substrate
  • a second support having an opening larger than the hole is attached to the back side of the substrate, a first insulating film is formed on the surface of the substrate, a through hole connected to the opening of the second support is formed in the substrate, and a back surface of the substrate is formed.
  • the second support is different from the first embodiment in that the second support has an opening larger than the through hole formed in the substrate and includes a step of forming a groove on the back surface of the substrate.
  • the groove on the back surface of the substrate is preferably formed using the second support as a mask, but it may be formed by forming a resist pattern on the back surface of the substrate and using this resist pattern as a mask.
  • a semiconductor device having a groove wiring and a through electrode can be manufactured by filling a conductor formed in the groove and through hole formed in the substrate.
  • the circuit element portion is formed on the surface of the substrate, the through hole penetrating the substrate and the circuit element portion is formed, and the substrate and the circuit element portion side of the through hole are formed. And an insulating film is formed on the surface of the circuit element portion, and a conductor is filled in the through hole, and a conductor layer reaching the surface of the back surface force circuit element portion of the substrate is provided.
  • Such a semiconductor device can be manufactured using the manufacturing method of the semiconductor device. Since the semiconductor device of the present invention has the insulating film on the substrate surface, the circuit element portion can be protected.
  • FIG. 1 is a cross-sectional view showing the manufacturing process of the semiconductor device of Example 1.
  • the present embodiment will be described with reference to FIG.
  • the circuit element portion 11 having a predetermined function is formed on the substrate 10.
  • the first support 18 is attached to the surface of the substrate (the surface on which the circuit element section 11 is formed) through the adhesive layer 17a made of an adhesive, and the structure shown in FIG. Get.
  • the first support 18 is a silicon plate having a diameter of 8 inches and a thickness of about 300 to 700 ⁇ m, preferably 500 ⁇ m, and is the same size as the substrate 10.
  • the first support 18 is attached to the substrate 10 by, for example, applying a polyimide resin adhesive to the substrate 10 with a thickness of 100 m, and pressing the first support 18 against the substrate through this adhesive.
  • the adhesive can be cured by performing a heat treatment at 310 ° C. for 30 minutes in the state.
  • a UV curable adhesive may be used as the adhesive.
  • the first support 18 is applied to the substrate 10 with a thickness of 100 to 200 / ⁇ ⁇ through the adhesive. Press against the substrate, heat to 100-150 ° C, and in that state, UV-irradiate to cure the adhesive.
  • the back side of the substrate 10 is retracted to obtain the structure shown in FIG. 1 (b).
  • the substrate 10 is retracted by using a processing technique such as mechanical polishing U, chemical polishing, plasma etching, or gas etching.
  • a processing technique such as mechanical polishing U, chemical polishing, plasma etching, or gas etching.
  • mechanical polishing U a # 300-200 turret is used as rough grinding, and after grinding, grinding is performed with a # 2000 grinding wheel as finish grinding.
  • the rotation speed of the grindstone is 2000 ⁇ 3000rpm Zmin.
  • the thickness of the substrate 10 after the receding is preferably 30 to: LOO ⁇ m.
  • the support 18 is removed by immersing the substrate in a stripping solution of monoethanolamine or dimethylformamide at a temperature of about 120 ° C. and removing the adhesive layer 17a.
  • the second support 20 having the opening 20a is attached to the back side of the obtained substrate via an adhesive layer 17b made of an adhesive.
  • the diameter “thickness” material of the second support 20 and the attachment method to the substrate are the same as those of the first support 18.
  • the second support 20 has an opening 20a, and the diameter of the opening 20a is about 10 to: LOO / zm, which is larger than the through-hole formed in the substrate 10 in a later step.
  • the appearance of the second support is as shown in FIG. 5 (c), and has a large number of openings.
  • a first insulating film 19 having a thickness of 100 to 5000 nm is formed on the surface side of the substrate 10 to obtain the structure shown in FIG.
  • the first insulating film 19 has a force such as a silicon oxide film or a silicon nitride film, and is formed by, for example, a plasma CVD method.
  • silicon oxide film gas: TEOS 680mg / O 650cc, pressure: 8.5Torr, Power: 800w, temperature: 50 ⁇ : L00 ° C
  • the first insulating film 19 may be formed to a thickness of 100 to 5000 nm by spin coating a resin such as polyimide or epoxy at a speed of 1000 to 5000 rpm Zmin.
  • the first insulating film 19 may be a laminated insulating film in which a silicon oxide film and a silicon nitride film are stacked in this order.
  • the film thickness of the laminated insulating film is 100 to 5000 nm, of which the silicon nitride film is about 20 to 500 nm.
  • the first insulating film 19 is formed on the surface side of the substrate 10.
  • an insulating film is formed on the back surface of the substrate, that is, the surface where the substrate is thinned as in the prior art (see FIG. 7 (h)); Although the film may not be formed uniformly, if the insulating film is formed on the substrate surface side as in this embodiment, it is easy to form the insulating film uniformly.
  • an insulating film is formed before the copper filling process. For this reason, it is not necessary to consider that the insulating film forming apparatus is contaminated with copper. There is an advantage that no dedicated device is required.
  • a photoresist layer is formed on the first insulating film 19 on the surface side of the substrate 10 to form a photoresist layer.
  • an opening corresponding to the through hole formed in the substrate 10 is formed.
  • a mask layer 12 having 12a is formed.
  • the first insulating film 19, the circuit element unit 11, the substrate 10, and the adhesive layer 17b are sequentially etched by a method such as reactive ion etching (RIE), and a through hole is formed in the substrate 10. 13 is formed, and the structure shown in FIG. 1 (d) is obtained. Since the through hole 13 is connected to the opening 20a of the second support 20 (for example, because the centers of both are coincident), the through hole 13 is not blocked by the support 20.
  • the condition of RIE is CF / O gas when the first insulating film 19 is a silicon nitride film, and the substrate 10
  • Recon is etched with SF ZO gas (used gas: SF 150CC / O 50 ⁇ 1
  • the silicon oxide film and the adhesive layer 17b of the circuit element part 11 are etched with a CF / O gas.
  • the etching temperature is such that the support 18 is not peeled off, preferably 50 to 100 ° C.
  • the size of the through-hole 13 can be one side of a square, or the long side of a circle having a diameter or a rectangle.
  • the force can be 500 ⁇ m or less, 100 ⁇ m or less, preferably 50 ⁇ m or less, or about 1 to 10 m good.
  • the second insulating film 14 is formed inside the through hole 13 (that is, on the side wall of the through hole) to obtain the structure shown in FIG.
  • the second insulating film 14 is formed so as to have a thickness of about 100 to 200 nm.
  • the second insulating film 14 is formed by a plasma CVD method, and the conditions are as follows: temperature: 400 ° C, gas: TEOS 680 mg / O 650cc, pressure: 8.5 Torr, Power: 800w, deposition: 100-200nm / m
  • the second insulating film 14 is formed with a thickness of about 2 to 3 ⁇ ⁇ . If the size of the through-hole 13 is large, the surface area increases, so that the parasitic capacitance also increases. Therefore, the parasitic capacitance is reduced by increasing the film thickness.
  • the second insulating film 14 is applied with a voltage using a silicon substrate as an electrode in a polyimide solution at about 150 ° C. May be formed by depositing polyimide on the substrate surface (ie by electrodeposition of polyimide).
  • a copper seed layer 15 is formed from the surface side of the substrate 11 through the barrier layer on the surface of the substrate 10 and inside the through hole 13 to obtain the structure shown in FIG.
  • the barrier layer is composed of a TiN layer or a TaN layer, and is formed to have a thickness of 5 to 150 nm, preferably lOnm.
  • the copper seed layer 15 is formed to have a thickness of 200 nm, preferably lOOnm, from the thickness of the monoatomic layer. Both are formed by CVD or sputtering. When using the CVD method, the TiN layer is grown at a temperature of 150 ° C by reacting Ti (N (C H)) with NH or N. Copper seed layer 15
  • Cu (hfac) (tmvs) is used as a raw material at a temperature of 150 ° C.
  • the through hole 13 is filled with copper 16 by an electrolytic plating method to obtain the structure shown in FIG. 1 (g). Since the second support 20 has the opening 18 in the through hole 13, the plating solution flows smoothly through the through hole 13. For this reason, hydrogen bubbles generated by electrolysis and adhering to the surface of the through-hole 13 are removed, and diffusion of the reactive species occurs efficiently, so that generation of voids is suppressed and complete filling is possible. Become. In order to perform complete filling, it is preferable to perform copper plating until the thickness on the substrate surface is about 5 to about L0 m in consideration of noise.
  • the copper plating condition here is CuSO ⁇ 5 ⁇ ⁇
  • the copper 16 on the first insulating film 19 is removed by the CMP method, leaving the copper 16 only in the through holes 13, and the structure shown in FIG. 1 (h) is obtained.
  • the copper 16 is formed on the first insulating film 19, and since the first insulating film 19 is usually flatter than the back surface of the substrate, the removal of the copper 16 by the CMP method is comparative. Easy.
  • the second support 20 on the back surface of the semiconductor substrate 10 is removed to obtain the structure shown in FIG.
  • remove the monoethanolamine or dimethylformamide stripping solution Is performed by immersing the substrate at a temperature of about 120 ° C. and removing the adhesive layer 17b.
  • FIG. 2 is a cross-sectional view showing the manufacturing process of the semiconductor device of Example 2.
  • this example will be described with reference to FIG.
  • the first support 18 is attached to the surface side of the substrate 10 in the same manner as in Example 1 to obtain the structure shown in FIG.
  • the substrate 10 is thinned by the same method as in Example 1 to obtain the structure shown in FIG.
  • the first support 18 is removed from the substrate by the same method as in Example 1.
  • the second support 21 is attached to the back side of the substrate 10 by the same method as in Example 1.
  • the second support 21 forms the through hole 13 in the substrate 10 in a later step. Therefore, it has an opening 21 a having the same size as the through hole 13 formed in the substrate 10.
  • a first insulating film 19 is formed on the surface side of the substrate 10 by the same method as in Example 1 to obtain the structure shown in FIG.
  • the adhesion layer 17b, the substrate 10, the circuit element portion 11, and the first insulating film 19 are sequentially etched by a method such as reactive ion etching (RIE) to obtain the substrate 10
  • RIE reactive ion etching
  • a through hole 13 is formed in the structure to obtain the structure shown in FIG.
  • Etching conditions are the same as in Example 1.
  • the second support 21 also has the thickness of the substrate 10 (30 to about LOO m) + the amount of overetching, and the etching force reduces the thickness. This reduction will not be a problem if a certain amount of thickness remains (if necessary, use a support with a thickness that takes into account the reduction).
  • the second insulating film 14 is formed inside the through hole 13 by the same method as in Example 1, and the structure shown in FIG. 2 (e) is obtained.
  • a copper seed layer 15 is formed through the noria layer by the same method as in Example 1 (FIG. 2 (f)), and copper 16 is filled into the through hole 13 by electrolytic plating (FIG. 2). (g)), remove unnecessary copper by CMP method (Fig. 2 (h)).
  • the through electrode pattern can be formed on the substrate using the second support 21 as a mask, so the number of masks and the photo can be reduced, and TAT (Turn Around Time, order-to-order power delivery time) and cost can be reduced.
  • FIG. 3 is a cross-sectional view showing the manufacturing process of the semiconductor device of Example 3.
  • the present embodiment will be described with reference to FIG.
  • the first support 18 is attached to the surface side of the substrate 10 by the same method as in Example 1 to obtain the structure shown in FIG.
  • the substrate 10 is thinned by the same method as in Example 1 to obtain the structure shown in FIG.
  • the first support 18 is removed from the substrate by the same method as in Example 1.
  • the second support 22 is attached to the back side of the substrate 10 in the same manner as in Example 1.
  • the second support 22 is used to form the groove 23 in the substrate 10 in a later step. Since it is used as a mask, it has an opening 22a having the same size as the groove 23 to be formed.
  • a first insulating film 19 is formed on the surface side of the substrate 10 by the same method as in Example 1 to obtain the structure shown in FIG.
  • through-holes 13 are formed in the substrate 10 by the same method as in Example 1 to obtain the structure shown in FIG.
  • the substrate is etched from the back surface side to form a groove 23 on the back surface of the substrate to obtain the structure shown in FIG.
  • a second support having an opening larger than the groove to be formed may be used, a resist pattern may be formed on the back surface of the substrate using photolithography technology, and the groove may be formed using this resist pattern as a mask.
  • the second insulating film 14 is formed inside the trench 23 and the through hole 13 by the same method as in Example 1 to obtain the structure shown in FIG.
  • a copper seed layer 15 is formed through a noria layer by the same method as in Example 1 (FIG. 3 (g)), and copper 16 is filled into the through hole 13 by electrolytic plating (FIG. 3). (h)), remove unnecessary copper by CMP method (Fig. 3 (i)).
  • the CMP on the back side is performed by applying a pressure (for example, 20 kPa or less) that does not peel off the second support 22.
  • the trench wiring is formed simultaneously with the through electrode. be able to.
  • FIG. 4 is a cross-sectional view showing the manufacturing process of the semiconductor device of Example 4.
  • the present embodiment will be described with reference to FIG.
  • a force similar to that of the first embodiment includes the wiring layer 1 la in the circuit element portion 11 formed on the substrate 10, and the wiring layer 1 la is adjacent to the portion where the through hole 13 is formed. Is different.
  • the wiring layer 11a is normally electrically connected to various circuit elements in the circuit element section 11.
  • the first support attaching process force is also performed up to the first insulating film forming process to obtain the structure shown in FIG.
  • the circuit element portion 11 includes the wiring layer 1 la.
  • a photoresist layer is formed on the first insulating film 19 on the surface side of the substrate 10 to form a photoresist layer, and the mask layer 12 having the opening 12a is formed by patterning this layer.
  • the opening 12a has a size larger than the through-hole 13 formed in the substrate 10 as shown in FIG. 4 (b).
  • the first insulating film 19, the circuit element unit 11, the substrate 10, and the adhesive layer 17 b are sequentially etched by a method such as reactive ion etching (RIE) using the mask layer 12, and through holes are formed in the substrate 10. 13 is formed to obtain the structure shown in FIG.
  • the etching is performed under the condition that the wiring layer 11a becomes a stopper layer. For this reason, the size of the through hole 13 is determined by the arrangement of the wiring layer 11 a, and the size of the through hole 13 is smaller than the opening 12 a of the mask layer 12.
  • the second insulating film 14 is formed in the through hole 13 by the same method as in Example 1 to obtain the structure shown in FIG.
  • a copper seed layer 15 is formed through a noria layer by the same method as in Example 1 (FIG. 4 (d)), and copper 16 is filled into the through hole 13 by electrolytic plating (FIG. 4). (e)) Remove the necessary copper (Fig. 4 (f)).
  • a semiconductor device having a through electrode electrically connected to the wiring layer 1la can be easily manufactured.
  • FIG. 5 shows the shapes of the device wafer (substrate with through holes formed) 24 and the second supports 20 and 21.
  • FIG. 5 (a) shows a device wafer 24, and
  • FIG. 5 (b) shows a device chip 24a obtained by enlarging a device piece, and has a pattern of through holes 25.
  • FIG. FIG. 5 (c) shows the second supports 20, 21, and
  • FIG. 5 (d) shows an opening corresponding to the pattern of the force through hole 25, which is an enlarged portion 26 corresponding to the device chip 24a.
  • Part 27 In the case of the second support used in Example 2, the opening 27 also serves as a mask for forming the through hole 25 in the substrate, so the dimensions are the same as the through hole 25.
  • the opening 27 of the second support in Example 1 is preferably a size larger by several / z m than the through hole 25.
  • the pattern of the opening 27 of the second support used in the first embodiment may be a pattern such as the opening 28 that collectively covers the through holes 25 as shown in FIG. 5 (e).
  • a pattern other than that illustrated may be used as long as the shape does not hinder the supply of the plating solution at the time of electrolytic plating, while maintaining the support function as the second support.
  • FIG. 6 shows a laminated semiconductor device using a semiconductor device having through electrodes obtained in Examples 1 to 4.
  • Fig. 6 (b) is a bottom view of this device, and (a) is a sectional view taken along line II in (b).
  • This device was obtained in Example 1, 2 or 4 with the semiconductor device 32 having the through electrode 32a and the trench wiring (width 10 to 200 m) 32b obtained in Example 3 on the interposer 31.
  • a semiconductor device 33 having a through electrode 33a is provided.
  • Four semiconductor devices 33 are stacked.
  • the interposer 31 has a non-ball (diameter 30 to 200 m) 35 on the back surface, and has an interposer penetration electrode (diameter 10 to: LOO m) 31a inside.
  • the through electrodes 32a and 33a of the semiconductor devices 32 and 33 are electrically connected to each other, Further, the trench wiring 32b, the interposer through electrode 31a, and the bump ball 35 are also electrically connected to each other. Therefore, with the configuration as shown in FIG. 6, it is possible to obtain a stacked semiconductor device in which all layers of semiconductor devices without using wiring wires are electrically connected to the bump balls on the back surface of the interposer 31. it can.

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Abstract

　簡易な方法により、導電体を確実に充填して貫通電極を形成することができる半導体装置の製造方法を提供すること。 　本発明の半導体装置の製造方法は、第１支持体を基板表面側に取り付けた状態で基板をその裏面側から薄化し、第１支持体を基板から取り外すと共に開口部を有する第２支持体を基板裏面側に取り付け、第２支持体の取り付けの前又は後に第２支持体の開口部に繋がる貫通孔を基板に形成し、貫通孔内部に絶縁膜を形成し、基板の貫通孔内部に導電体を充填する工程を備えることを特徴とする。

Description

明 細 書
半導体装置の製造方法、半導体装置
技術分野
[0001] 本発明は、半導体装置の製造方法に関し、貫通電極を有する薄型半導体装置の 製造に好適に利用可能である。
背景技術
[0002] 近年、コンピューターや通信機器を中心とした電子機器の小型化と高機能化に伴 い、半導体装置には小型化、高密度化および高速ィ匕が要求されるようになった。そ のため、複数個の半導体チップを積層したいわゆる 3次元チップと言われる小型、高 密度化を図った半導体装置が提案されている。複数個チップを重ねる方法として、例 えば特許文献 1に示すような方法が提案されて ヽる。
[0003] ここで、図 7を用いて、従来の半導体装置の製造工程について説明する。図 7 (a) 〜 (j)は、従来の半導体装置の製造方法を示す断面図である。
まず、基板 50の表面側に回路素子部 51を形成し、図 7 (a)に示す構造を得る。次 に、基板 50の表面側にフォトレジストを塗布してフォトレジスト層を形成し、この層をパ ターニングすることにより、開口部 52aを有するマスク層 52を形成する。次に、マスク 層 52を用いて回路素子部 51及びシリコンウェハで構成された基板 50を反応性ィォ ンエッチング (RIE)等によりエッチングして、基板表面から 100 m弱の非貫通孔 53 を形成し、図 7 (b)に示す構造を得る。次に、非貫通孔 53の内壁面に絶縁膜 54を形 成し、図 7 (c)に示す構造を得る。次に、電解めつきの陰極となるシード層 55を絶縁 膜上に形成し、これを陰極として非貫通孔 53の内部を金属 56で埋めて、図 7 (d)に 示す構造を得る。次に、金属 56を化学的機械的研磨 (CMP)により非貫通孔 53以 外の余分な金属を除去し、図 7 (e)に示す構造を得る。次に、基板 50の回路素子部 51側に支持体 58を両面テープ等力もなる接着層 57を介して貼り合わせた後、基板 50の裏面を研削して、非貫通孔 53に充填された金属 56を基板裏面側に露出させて 、図 7 (f)に示す構造を得る。次に、基板 50の裏面を選択的にエッチングし、図 7 (g) に示す構造を得る。次に、化学蒸着法 (CVD)により、基板 50の裏面に SiNや SiO 等の絶縁膜 59を堆積し、図 7 (h)に示す構造を得る。次に、 CMP法を用いて貫通電 極の金属 56を露出させるように絶縁膜 59を取り除き、図 7 (i)に示す構造を得る。次 に、支持基板 58及び接着層 57を取り除き、図 7 (j)に構造を得る。
以上の工程により、貫通電極を有する半導体装置を製造することができる。
特許文献 1：特開平 10— 223833号公報
発明の開示
発明が解決しょうとする課題
[0004] 上記製造方法では、非貫通孔を電解めつきにより金属を充填した後に、 Si基板を 薄化して金属を基板裏面側に露出させることにより貫通電極を形成しているが、この ような方法を用いた場合には、非貫通孔に金属を充填する際に、めっき液が非貫通 孔の底部にまで供給されにくぐまた、電解めつきの際に発生する水素等の影響によ り金属が完全に充填されず、ボイドが発生しやすくなる。また、完全充填するために は、添加剤を用いた複雑で高度なめっき方法が必要となり、めっき時間も長くかかつ てしまう。その結果、プロセスコストが増大してしまうという問題点がある。
[0005] 本発明は、上記の点に鑑みてなされたものであり、簡易な方法により、導電体を確 実に充填して貫通電極を形成することができる半導体装置の製造方法を提供するも のである。
課題を解決するための手段
[0006] 本発明の半導体装置の製造方法は、第 1支持体を基板表面側に取り付けた状態 で基板をその裏面側力 薄化し、第 1支持体を基板から取り外すと共に開口部を有 する第 2支持体を基板裏面側に取り付け、第 2支持体の取り付けの前又は後に第 2 支持体の開口部に繋がる貫通孔を基板に形成し、貫通孔内部に絶縁膜を形成し、 基板の貫通孔内部に導電体を充填する工程を備えることを特徴とする。
発明の効果
[0007] 本発明によれば、第 1支持体で基板を支持した状態で基板を薄化するので、薄化 の際の基板の破損を防止することができる。また、本発明によれば、開口部を有する 第 2支持体によって基板が支持された状態で、この開口部に繋がる基板貫通孔に導 電体が充填される。従って、電解めつき法による充填の際にめつき液が貫通孔内をス ムーズに移動するので、貫通孔の充填が容易になされ、かつ、電解めつきの際に発 生する水素等が容易に除去される。
図面の簡単な説明
[0008] [図 1] (a)〜 (i)は、本発明の実施例 1の半導体装置の製造工程を示す断面図である
[図 2] (a)〜 (i)は、本発明の実施例 2の半導体装置の製造工程を示す断面図である
[図 3] (a)〜 (j)は、本発明の実施例 3の半導体装置の製造工程を示す断面図である
[図 4] (a)〜 (g)は、本発明の実施例 4の半導体装置の製造工程を示す断面図である
[図 5] (a)〜 (e)は、本発明の実施例であるデバイスウェハと第 2支持体の形状を説明 する平面図である。
[図 6] (a) , (b)は、実施例 1〜4で得られた半導体装置を用いた積層型半導体装置 を示し、（a)は、断面図、（b)は、底面図である。
[図 7] (a)〜 (j)は、従来の半導体装置の製造工程を示す断面図である。
符号の説明
[0009] 10, 50 半導体基板
11, 51 回路素子部
11a 金属配線層
12, 52 フォトレジスト
13, 53 貫通孔
14 第 2絶縁膜
15, 55 シード層
16, 56 導電体
17a, 17b, 57 接着層
18 第 1支持体 19 第 1絶縁膜
20, 21, 22 第 2支持体
20a, 21a, 22a 第 2支持体の開口部
23 溝
24 デバイスウェハ
24a デバイスチップ
25 デバイスウェハの貫通孔
26 支持体での、デバイスチップに対応した部分
27, 28 第 2支持体の開口部
54, 59 絶縁膜
58 支持体
発明を実施するための最良の形態
[0010] 本発明の半導体装置の製造方法は、第 1支持体を基板表面側に取り付けた状態 で基板をその裏面側力 薄化し、第 1支持体を基板から取り外すと共に開口部を有 する第 2支持体を基板裏面側に取り付け、第 2支持体の取り付けの前又は後に第 2 支持体の開口部に繋がる貫通孔を基板に形成し、貫通孔内部に絶縁膜を形成し、 基板の貫通孔内部に導電体を充填する工程を備えることを特徴とする。
本発明は、以下に示す種々の形態で実施することができる。
1.第 1実施形態
本発明の第 1実施形態の半導体装置の製造方法は、第 1支持体を基板表面側に 取り付け、基板をその裏面側力 薄化し、第 1支持体を基板から取り外し、開口部を 有する第 2支持体を基板裏面側に取り付け、基板表面に第 1絶縁膜を形成し、第 2支 持体の開口部に繋がる貫通孔を基板に形成し、第 2絶縁膜を基板の貫通孔内部に 形成し、基板の貫通孔内部に導電体を充填する工程を備えることを特徴とする。 本実施形態に含まれる工程は、必ずしも記載された順に実行する必要が無ぐ適 宜順序を入れ替えた実施形態や複数の工程を同時に実施する実施形態も本発明の 範囲に含まれる。
[0011] 1 1.第 1支持体取り付け工程 この工程では、第 1支持体を基板表面側に取り付ける。第 1支持体は、その材料， 厚さ及び形状は特に限定されな!ヽが、基板に取り付けられて基板を支持できる程度 の剛性を有するものが好ましい。第 1支持体は、例えば半導体 (シリコンなど）、榭脂、 ガラスなど種々の材料で形成することができる。第 1支持体の外形は特に限定されな いが、基板を確実に支持するために基板と同程度又は基板よりも大きな外形 (面積） を有するものが好ましい。基板は、シリコン基板などの半導体基板など力もなり、厚さ 力 好ましくは、 300-700 μ m程度である。
[0012] 第 1支持体の基板への取り付けは、接着層などを介して行うことができる。接着層は 、紫外線硬化性接着剤、熱硬化性接着剤、両面テープなどで形成することができる。 第 1支持体は、静電力などによって基板に取り付けてもよい。第 1支持体の基板への 取り付けは、両者の対抗面全体に接触層を設けることによって行ってもよぐ一部（例 えば、中心と外周近傍)のみに接触層を設けることによって行ってもよい。基板が第 1 支持体によって支持される限り、その他いずれの方法によって取り付けを行ってもよ い。なお、通常は、第 1支持体を取り付ける前に、基板表面に回路素子部を形成する 。回路素子部は、一般に、トランジスタ、ダイオード、抵抗、コンデンサ、インダクタなど の半導体素子と半導体素子間を電気的に接続する配線等で構成される。回路素子 部の形成方法は、特に限定されず、一般的な半導体プロセスによって形成すること ができる。
[0013] 1— 2.基板薄化工程
この工程では、基板をその裏面側力も薄化する。基板薄化の方法は、特に限定さ れないが、例えば、機械研削、化学研磨、プラズマエッチング若しくはガスエッチング 、又はこれらを 2つ以上を組み合わせた方法で行うことができる。また、薄型半導体装 置を作製するために、基板の薄化は、基板の厚さが 30〜： LOO /z mとなるように行わ れることが好ましい。このような厚さに薄化されても、基板は、薄化の際に第 1支持体 によって支持されているので、破損しにくい。
[0014] 1 3.第 1支持体取り外し工程
この工程では、第 1支持体を基板から取り外す。第 1支持体の取り外しは、基板薄 化の後に行う。また、第 1支持体を基板に取り付ける際に接着層を用いている場合に は、この工程で接着層も除去する。
[0015] 1 4.第 2支持体取り付け工程
この工程では、開口部を有する第 2支持体を基板裏面 (第 1支持体が取り付けられ た面の反対側の面)側に取り付ける。第 2支持体の取り付けは、第 1支持体の取り外 しの後に行うことが好ましい。第 1支持体の取り外しの前に第 2支持体の取り付けを行 うと、第 1支持体の取り外しの際に第 2支持体が外れることがあるからである。但し、第 2支持体を基板に取り付けるのに用いる接着剤や両面テープの材料を適宜工夫して 第 1支持体の取り外しの際に第 2支持体が外れ難くすることによって、第 2支持体の 取り付けを第 1支持体の取り外しの前に行うことができる。
第 2支持体として、第 1支持体と同様の材料'外形のものを用いることができ、また、 第 2支持体は、第 1支持体と同様の方法で基板に取り付けることができる。但し、第 2 支持体の材料 ·外形'取り付け方法などは、第 1支持体とは異なっていてもよい。第 2 支持体は、開口部を有している。開口部は、針などを用いて機械的に形成してもよく 、フォトリソグラフィー及びエッチング技術などにより形成してもよ 、。
[0016] 1 5.第 1絶縁膜形成工程
この工程では、基板表面に第 1絶縁膜を形成する。第 1絶縁膜は、当該分野で一 般的に用いられる材料及び方法で形成することができる。第 1絶縁膜は、例えば、酸 化シリコン膜ゃ窒化シリコン膜など力もなる。この場合、第 1絶縁膜は、例えば CVD 法で形成することができる。また、第 1絶縁膜は、ポリイミドゃエポキシなどの榭脂を回 転塗布して形成してもよぐポリイミドなどを電着することによって形成してもよい。 基板貫通孔形成工程の前に基板表面に第 1絶縁膜を形成することにより、基板表 面の汚染を防止することができる。第 1絶縁膜形成工程は、基板貫通孔形成工程の 後に行ってもよぐこの場合、第 2絶縁膜形成工程と同時に行ってもよい。この場合、 一度の工程で、基板表面と基板貫通孔内部の両方に絶縁膜を形成することができ、 工程数を減らすことができる。なお、第 1絶縁膜が不要な場合には、この工程は行わ なくてもよい。
[0017] 1 6.基板貫通孔形成工程
この工程では、第 2支持体の開口部に繋がる貫通孔を基板に形成する。基板の貫 通孔の大きさは、特に限定されないが、第 2支持体の開口部よりも小さいことが好まし い。この場合、導電体充填工程でめっき液が貫通孔内部をスムーズに移動するから である。貫通孔の横断面 (基板表面に平行な面)形状は、正方形、長方形又は円な どにすることができる。貫通孔は、基板表面側又は裏面側に (すなわち、第 2支持体 上に）レジストパターンを形成し、このレジストパターンをエッチングマスクとして基板を エッチングすること〖こより形成することができる。また、貫通孔は、開口部を有する第 2 支持体をマスクとして基板をエッチングすることにより形成してもよい。第 2支持体をマ スクにすると、レジストパターンを形成するためのフォトマスクが不要になり、また、レジ ストパターンと第 2支持体開口部との位置合わせが不要になるという利点がある。 基板貫通孔の形成は、第 2支持体取り付けの前又は後に行うことができる。第 2支 持体取り付けの前に基板貫通孔を形成する場合は、第 2支持体を取り付ける際に、 第 2支持体の開口部が基板貫通孔に繋がるように、基板貫通孔に対して第 2支持体 の位置合わせを行う。
[0018] 1 7.第 2絶縁膜形成工程
この工程では、第 2絶縁膜を基板の貫通孔内部に形成する。第 2絶縁膜は、当該 分野で一般的に用いられる材料及び方法で形成することができる。第 2絶縁膜は、 第 1絶縁膜と同一又は異なる材料 '方法'膜厚で形成することができる。
[0019] 1 8.導電体充填工程
この工程では、基板の貫通孔内部に導電体を充填する。基板貫通孔内部への導 電体の充填方法は、特に限定されず、 CVD法ゃスパッタ法などで行うこともできる。 但し、導電体の充填は、貫通孔内部に導電体シード層を形成し、このシード層を利 用して、電解めつき法により導電体を充填することによって行うことが好ましい。本発 明では、めっき液が貫通孔内をスムーズに移動するので、貫通孔の充填が容易にな され、かつ、電解めつきの際に発生する水素等が容易に除去される力 である。この 場合、導電体は、銅又は銅を含む合金力もなることが好ましいが、電解めつき法で充 填可能であれば、他の金属などであってもよい。また、通常は、導電体を充填した後 に、貫通孔以外の部分にある導電体 (例えば、基板表面上の導電体)を CMP法など により除去する。導電体シード層は、 CVD法ゃスパッタ法などで形成することができ 、厚さが単原子層の厚さ〜 200nmであることが好ましい。この程度の厚さがあれば、 十分に電解めつきのためのシード層として機能するからである。また、導電体シード 層は、好ましくは、ノリア層を介して貫通孔内部に形成される。ノリア層とは、導電体 原子が基板などに拡散することを防止する機能を有する層である。バリア層を形成す ることにより、導電体原子による基板などの汚染を防止することができる。バリア層は、 TiN又は TaNなど力もなり、 CVD法ゃスパッタ法などで形成することができる。
[0020] 1 - 9.第 2支持体取り外し工程
本発明の方法は、基板力ゝら第 2支持体を取り外す工程をさらに備えてもよい。接着 層を介して第 2支持体を基板に取り付けている場合には、この工程で接着層も除去 する。なお、第 2支持体が邪魔にならない場合には、取り外さなくてもよい。
[0021] 2.第 2実施形態
本発明の第 2実施形態の半導体装置の製造方法は、第 1支持体を基板表面側に 取り付け、基板をその裏面側から薄化し、第 1支持体を基板から取り外し、基板に形 成する貫通孔よりも大きな開口部を有する第 2支持体を基板裏面側に取り付け、基板 表面に第 1絶縁膜を形成し、第 2支持体の開口部に繋がる貫通孔を基板に形成し、 基板裏面に溝を形成し、第 2絶縁膜を基板の溝及び貫通孔内部に形成し、基板の 溝及び貫通孔内部に導電体を充填する工程を備えることを特徴とする。
第 1実施形態についての説明は、その趣旨に反しない限り、本実施形態について も当てはまる。
本実施形態では、第 2支持体は、基板に形成する貫通孔よりも大きな開口部を有し ており、基板裏面に溝を形成する工程を備える点において、第 1実施形態と異なって いる。基板裏面の溝は、好ましくは、第 2支持体をマスクとして用いて形成するが、基 板裏面にレジストパターンを形成して、このレジストパターンをマスクとして用いて形 成してもよい。さらに、基板に形成した溝及び貫通孔内部に導電体を充填すること〖こ より、溝配線と貫通電極を有する半導体装置を製造することができる。
[0022] 3.第 3実施形態
本発明の第 3実施形態の半導体装置は、基板の表面に回路素子部が形成され、 基板と回路素子部を貫通する貫通孔が形成され、貫通孔の基板と回路素子部の側 部、回路素子部の表面には絶縁膜が形成され、貫通孔の内部に導電体が充填され 、基板の裏面力 回路素子部の表面に至る導体層を有することを特徴とする。
上記実施形態についての説明は、その趣旨に反しない限り、本実施形態について も当てはまる。このような半導体装置は、上記半導体装置の製造方法を用いて製造 することができる。本発明の半導体装置は、基板表面に絶縁膜を有するので、回路 素子部を保護することができる。
以下、本発明の実施例を具体的に説明する。
実施例 1
[0023] 図 1は、実施例 1の半導体装置の製造工程を示す断面図である。以下、図 1を用い て、本実施例について説明する。
[0024] 1.第 1支持体取り付け工程
まず、基板 10上に、所定機能を有する回路素子部 11を形成する。次に、接着剤か らなる接着層 17aを介して、第 1支持体 18を得られた基板の表面（回路素子部 11が 形成された面)側に取り付け、図 1 (a)に示す構造を得る。第 1支持体 18は、直径 8ィ ンチ、厚さ 300〜700 μ m程度、好ましくは 500 μ mのシリコン板であり、基板 10と同 サイズである。第 1支持体 18の基板 10への取り付けは、例えばポリイミド榭脂の接着 剤を 100 mの厚さで基板 10に塗布し、この接着剤を介して第 1支持体 18を基板に 押し付け、その状態で 310°C、 30分の熱処理を行って接着剤を硬化させることによつ て行うことができる。また、接着剤としては、 UV硬化型接着剤を用いてもよぐこの場 合、 100〜200 /ζ πιの厚さで基板 10に塗布し、この接着剤を介して第 1支持体 18を 基板に押し付け、 100〜150°Cに加熱し、その状態で UV照射して接着剤を硬化さ せる。また、接着剤の代わりに両面テープを用いてもよい。
[0025] 2.基板薄化工程
次に、第 1支持体 18を取り付けた状態で、基板 10の裏面側を後退させ、図 1 (b)に 示す構造を得る。ここで基板 10の後退は、例えば機械研肖 U、化学研磨、プラズマェ ツチング、またはガスエッチングなどの加工技術を用いて行う。処理条件は、例えば 機械研削の場合、粗研削として # 300〜200程度の砲石を使用し、研削後、仕上げ 研削として # 2000程度の砥石で研削を行う。砥石の回転数は、 2000〜3000rpm Zminとする。後退後の基板 10の厚さは 30〜： LOO μ mであることが望ましい。
[0026] 3.第 1支持体取り外し工程
次に、回路素子部 11表面の第 1支持体 18を取り外す。支持体 18の取り外しは、モ ノエタノールアミンゃジメチルフオルムアミドの剥離液に温度約 120°C基板を浸液さ せ、接着層 17aを取り除くことによって行う。
[0027] 4.第 2支持体取り付け工程
次に、得られた基板の裏面側に、接着剤からなる接着層 17bを介して、開口部 20a を有する第 2支持体 20を取り付ける。第 2支持体 20の直径 '厚さ'材料、及び基板へ の取り付け方法は、第 1支持体 18と同様である。第 2支持体 20は、開口部 20aを有し ており、開口部 20aの直径は、後工程で基板 10に形成する貫通孔よりも大きぐ 10 〜： LOO /z m程度である。第 2支持体の外観は、図 5 (c)に示す通りであり、多数の開 口部を有している。
[0028] 5.第 1絶縁膜形成工程
次に、基板 10の表面側に厚さ 100〜5000nmの第 1絶縁膜 19を形成し、図 1 (c) に示す構造を得る。第 1絶縁膜 19は、シリコン酸ィ匕膜又は窒化シリコン膜など力もな り、例えばプラズマ CVD法で形成する。シリコン酸化膜の場合、ガス: TEOS 680m g/O 650cc、圧力： 8. 5Torr、 Power : 800w、温度： 50〜： L00°Cという条件で开
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成する。また、第 1絶縁膜 19は、ポリイミドゃエポキシ等の榭脂を 1000〜5000rpm Zminの速度で回転塗布することにより、 100〜5000nmの厚さで形成してもよい。 また、第 1絶縁膜 19は、シリコン酸ィ匕膜と窒化シリコン膜をこの順に積層した積層型 の絶縁膜にしてもよい。積層型の絶縁膜の膜厚は、 100〜5000nmであり、このうち 窒化シリコン膜の膜厚 20〜500nm程度である。
[0029] 本実施例では、第 1絶縁膜 19は、基板 10表面側に形成する。従来技術のように、 基板裏面、すなわち、基板薄化を行った面に絶縁膜を形成する場合 (図 7 (h)を参照 。；)、薄化後の加工面が平坦にならず、絶縁膜が均一に形成されないことがあるが、 本実施例のように基板表面側に絶縁膜を形成すると絶縁膜を均一に形成しやすい。 また、本実施例では、従来技術と異なり、銅充填工程の前に、絶縁膜の形成を行つ ている。このため、絶縁膜形成装置が銅に汚染されることを考慮する必要がなぐ装 置の専用化が不要になるという利点がある。
[0030] 6.基板貫通孔形成工程
次に、基板 10の表面側の第 1絶縁膜 19上にフォトレジストを塗布してフォトレジスト 層を形成し、この層をパターユングすることにより、基板 10に形成する貫通孔に対応 した開口部 12aを有するマスク層 12を形成する。次に、マスク層 12を用いて、反応性 イオンエッチング (RIE)等の方法により第 1絶縁膜 19、回路素子部 11、基板 10、及 び接着層 17bを順次エッチングし、基板 10に貫通孔 13を形成し、図 1 (d)に示す構 造を得る。貫通孔 13は、第 2支持体 20の開口部 20aに繋がっているため（例えば、 両者の中心が一致しているため）、貫通孔 13は、支持体 20によって塞がれない。 RI Eの条件は、第 1絶縁膜 19が窒化シリコン膜の場合 CF /O系ガスで、基板 10のシ
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リコンは SF ZO系ガスでエッチングする（使用するガス： SF 150CC/O 50〜1
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00CC、圧力： 100〜300mTorr、 RF Power : 100〜500W)。回路素子部 11のシ リコン酸ィ匕膜及び接着層 17bは CF /O系ガスでエッチングする。
4 2
[0031] エッチング温度は支持体 18が剥がれない温度、好ましくは 50〜100°Cで処理する 。貫通孔 13のサイズは、正方形の 1辺がまたは、円形の直径がまたは長方形の長辺 力 500 μ m以下でも、 100 μ m以下でも、できれば 50 μ m以下でも、 1 m〜10 m 程度でも良い。
[0032] 7.第 2絶縁膜形成工程
次に、マスク層 12を除去した後、貫通孔 13内部に (すなわち、貫通孔の側壁に)第 2絶縁膜 14を形成し、図 1 (e)に示す構造を得る。第 2絶縁膜 14は、例えば貫通孔 1 3の 1辺が 10 /z mの場合、厚さが 100〜200nm程度になるように形成する。第 2絶縁 膜 14は、プラズマ CVD法で形成し、その条件は、温度： 400°C、ガス： TEOS 680 mg/O 650cc、圧力： 8. 5Torr、 Power : 800w、デポレート： 100〜200nm/m
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inである。プラズマ CVD法を用いるのは、膜厚が薄くてもカバレッジが良く膜質も良 いためである。貫通孔 13の 1辺 100 mであれば、第 2絶縁膜 14は、 2〜3 ^ πι程度 の厚さで形成する。貫通孔 13のサイズが大きいと、その表面積が増えるので、寄生 容量も大きくなる。そのため、膜厚を厚くして寄生容量の低減を図る。また、第 2絶縁 膜 14は、 150°C程度のポリイミド溶液中でシリコン基板を電極として電圧をかけること によって基板表面にポリイミドを析出させることによって (すなわち、ポリイミドを電着す ることによって）、形成してもよ 、。
[0033] 8.銅充填工程
8- 1. ノリア層及び銅シード層形成工程
次に、基板 11の表面側から、基板 10表面及び貫通孔 13内部に、バリア層を介して 銅シード層 15を形成し、図 1 (f)に示す構造を得る。バリア層は、 TiN層又は TaN層 などからなり、厚さが 5〜150nm、望ましくは lOnmとなるように形成する。銅シード層 15は、厚さが単原子層の厚さから 200nm、望ましくは lOOnmとなるように形成する。 両者は、 CVD又はスパッタ法などで形成する。 CVD法を用いる場合、 TiN層は Ti ( N (C H ) ) に NHや Nと反応させて 150°Cの温度で成長させる。銅シード層 15は
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、 Cu(hfac) (tmvs)を原料として温度 150°Cで形成する。
[0034] 8- 2.銅めつき工程
次に、銅シード層 15を利用して、電解めつき法により貫通孔 13内に銅 16を充填し 、図 1 (g)に示す構造を得る。第 2支持体 20が貫通孔 13の部分に開口部 18を有する ため、めっき液が貫通孔 13内をスムーズに流れる。このため、電気分解により発生し て貫通孔 13内の表面に付着する水素の泡が取り除かれ、かつ、反応種の拡散が効 率よく起こるので、ボイドの発生が抑制され、完全充填が可能となる。また、完全充填 を行うために、ノ ラツキを考慮して、銅めつきは、基板表面での厚さが 5〜： L0 m程 度となるまで行うことが好ましい。ここでの銅めつきの条件としては、 CuSO · 5Η Ο
4 2 と
H SOと CI—をめつき液として用い、温度 25°Cで電解めつき法にて行う。
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[0035] 8- 3. CMP工程
次に、 CMP法により、第 1絶縁膜 19上の銅 16を除去し、貫通孔 13内のみに銅 16 を残し、図 1 (h)に示す構造を得る。本実施例では、銅 16は第 1絶縁膜 19上に形成 されており、第 1絶縁膜 19は、通常は、基板裏面よりも平坦であるので、 CMP法によ る銅 16の除去は比較的容易である。
[0036] 9.第 2支持体取り外し工程
次に、半導体基板 10裏面の第 2支持体 20を取り外し、図 l (i)に示す構造を得る。 第 2支持体 20の取り外しは、モノエタノールアミンゃジメチルフオルムアミドの剥離液 に温度約 120°C基板を浸液させ、接着層 17bを取り除くことによって行う。
[0037] 以上の工程により、貫通電極を有する半導体装置が作成される。
実施例 2
[0038] 図 2は、実施例 2の半導体装置の製造工程を示す断面図である。以下、図 2を用い て、本実施例について説明する。
[0039] 1.第 1支持体取り付け工程
まず、実施例 1と同様の方法により、基板 10の表面側に第 1支持体 18を取り付け、 図 2 (a)に示す構造を得る。
[0040] 2.基板薄化工程
次に、実施例 1と同様の方法により、基板 10の薄化を行い、図 2 (b)に示す構造を 得る。
[0041] 3.第 1支持体取り外し工程
次に、実施例 1と同様の方法により、第 1支持体 18を基板から取り外す。
[0042] 4.第 2支持体取り付け工程
次に、実施例 1と同様の方法により、基板 10の裏面側に第 2支持体 21を取り付ける 本実施例では、第 2支持体 21は、後工程で基板 10に貫通孔 13を形成するためのマ スクとして用いるので、基板 10に形成する貫通孔 13と同じサイズの開口部 21aを有し ている。
[0043] 5.第 1絶縁膜形成工程
次に、実施例 1と同様の方法により、基板 10の表面側に第 1絶縁膜 19を形成し、図 2 (c)に示す構造を得る。
[0044] 6.基板貫通孔形成工程
次に、第 2支持体 21をマスクに、反応性イオンエッチング (RIE)等の方法により接 着層 17b、基板 10、回路素子部 11、及び第 1絶縁膜 19を順次エッチングし、基板 1 0に貫通孔 13を形成し、図 2 (d)に示す構造を得る。エッチングの条件は、実施例 1と 同様である。なお、この工程で第 2支持体 21も、基板 10の厚さ（30〜： LOO m程度） +オーバーエッチ分、エッチングされて厚さが減少する力 その後の工程が処理でき る程度の厚さが残っていれば、この減少は問題とならない（必要な場合には、減少分 を考慮した厚さの支持体を用いる。 ) o
[0045] 7.第 2絶縁膜形成工程
次に、実施例 1と同様の方法により、貫通孔 13内部に第 2絶縁膜 14を形成し、図 2 (e)に示す構造を得る。
[0046] 8.銅充填工程
次に、実施例 1と同様の方法により、ノリア層を介して銅シード層 15を形成し（図 2 ( f) )、電解めつき法により貫通孔 13内部に銅 16を充填し（図 2 (g) )、 CMP法により不 要な銅を取り除く（図 2 (h) )。
[0047] 9.第 2支持体取り外し工程
次に、実施例 1と同様の方法により、第 2支持体 21を取り外し、図 2 (i)に示す構造 を得る。
[0048] 本構造の半導体装置の製造方法によれば、第 2支持体 21をマスクにして、基板に 貫通電極パターンを形成することができるため、マスク枚数とフォトを削減でき、 TAT (Turn Around Time,受注力 納品までの時間）の短縮とコストの削減を図ることが出 来る。
実施例 3
[0049] 図 3は、実施例 3の半導体装置の製造工程を示す断面図である。以下、図 3を用い て、本実施例について説明する。
[0050] 1.第 1支持体取り付け工程
まず、実施例 1と同様の方法により、基板 10の表面側に第 1支持体 18を取り付け、 図 3 (a)に示す構造を得る。
[0051] 2.基板薄化工程
次に、実施例 1と同様の方法により、基板 10の薄化を行い、図 3 (b)に示す構造を 得る。
[0052] 3.第 1支持体取り外し工程
次に、実施例 1と同様の方法により、第 1支持体 18を基板から取り外す。
[0053] 4.第 2支持体取り付け工程 次に、実施例 1と同様の方法により、基板 10の裏面側に第 2支持体 22を取り付ける 本実施例では、第 2支持体 22は、後工程で基板 10に溝 23を形成するためのマス クとして用いるので、形成する溝 23と同じサイズの開口部 22aを有している。
[0054] 5.第 1絶縁膜形成工程
次に、実施例 1と同様の方法により、基板 10の表面側に第 1絶縁膜 19を形成し、図 3 (c)に示す構造を得る。
[0055] 6.基板貫通孔形成工程
次に、実施例 1と同様の方法により、基板 10に貫通孔 13を形成し、図 3 (d)に示す 構造を得る。
[0056] 7.溝形成工程
次に、第 2支持体 22をマスクとして、裏面側から基板をエッチングすることにより、基 板裏面に溝 23を形成し、図 3 (e)に示す構造を得る。なお、形成する溝よりも大きな 開口部を有する第 2支持体を用い、フォトリソグラフィー技術を用いて基板裏面にレジ ストパターンを形成し、このレジストパターンをマスクとして用いて溝を形成してもよ ヽ
[0057] 8.第 2絶縁膜形成工程
次に、実施例 1と同様の方法により、溝 23及び貫通孔 13内部に第 2絶縁膜 14を形 成し、図 3 (f)に示す構造を得る。
[0058] 9.銅充填工程
次に、実施例 1と同様の方法により、ノリア層を介して銅シード層 15を形成し（図 3 ( g) )、電解めつき法により貫通孔 13内部に銅 16を充填し（図 3 (h) )、 CMP法により 不要な銅を取り除く（図 3 (i) )。裏面側の CMPは、第 2支持体 22が剥れない程度の 圧力（例えば、 20kPa以下）を加えて行う。
[0059] 10.第 2支持体取り外し工程
次に、実施例 1と同様の方法により、第 2支持体 22を取り外し、図 3 (j)に示す構造 を得る。
[0060] 本構造の半導体装置の製造方法によれば、溝配線を貫通電極と同時に形成する ことができる。
実施例 4
[0061] 図 4は、実施例 4の半導体装置の製造工程を示す断面図である。以下、図 4を用い て、本実施例について説明する。
本実施例は、実施例 1に類似している力 基板 10上に形成される回路素子部 11に 配線層 1 laが含まれており、配線層 1 laが貫通孔 13を形成する部位に隣接して設け られている点が異なっている。配線層 11aは、通常、回路素子部 11中の種々の回路 素子に電気的に接続されている。
[0062] 1.第 1支持体取り付け工程〜第 1絶縁膜形成工程
まず、実施例 1と同様の方法により、第 1支持体取り付け工程力も第 1絶縁膜形成 工程までを行い、図 4 (a)に示す構造を得る。上述の通り、本実施例では、回路素子 部 11に配線層 1 laが含まれて 、る。
[0063] 2.基板貫通孔形成工程
次に、基板 10の表面側の第 1絶縁膜 19上にフォトレジストを塗布してフォトレジスト 層を形成し、この層をパターユングすることにより、開口部 12aを有するマスク層 12を 形成する。本実施例では、開口部 12aは、図 4 (b)に示すように、基板 10に形成する 貫通孔 13よりも大きいサイズにする。
次に、マスク層 12を用いて、反応性イオンエッチング (RIE)等の方法により第 1絶 縁膜 19、回路素子部 11、基板 10、及び接着層 17bを順次エッチングし、基板 10に 貫通孔 13を形成し、図 4 (b)に示す構造を得る。上記エッチングは、、配線層 11aが ストッパ層となるような条件で行う。このため、貫通孔 13の大きさが配線層 11aの配置 によって決定され、貫通孔 13の大きさは、マスク層 12の開口部 12aよりも小さくなる。
[0064] 3.第 2絶縁膜形成工程
次に、実施例 1と同様の方法により、貫通孔 13内部に第 2絶縁膜 14を形成し、図 4 (c)に示す構造を得る。
[0065] 4.銅充填工程
次に、実施例 1と同様の方法により、ノリア層を介して銅シード層 15を形成し（図 4 ( d) )、電解めつき法により貫通孔 13内部に銅 16を充填し（図 4 (e) )、 CMP法により不 要な銅を取り除く（図 4 (f) )。
[0066] 6.第 2支持体取り外し工程
次に、実施例 1と同様の方法により、第 2支持体 21を取り外し、図 4 (g)に示す構造 を得る。
[0067] 本実施例によれば、配線層 1 laに電気的に接続された貫通電極を有する半導体 装置を簡易に作製することができる。
[0068] (上記実施例で使用する支持体とこれらの実施例で得られた基板の形状）
図 5には、デバイスウェハ（貫通孔を形成した基板) 24と第 2支持体 20, 21の形状 を示している。図 5 (a)はデバイスウェハ 24を示しており、図 5 (b)はそのデバイスの個 片を拡大したデバイスチップ 24aであり、貫通孔 25のパターンを有している。図 5 (c) には第 2支持体 20, 21を示しており、図 5 (d)はデバイスチップ 24aに対応した部分 2 6を拡大したものである力 貫通孔 25のパターンに対応した開口部 27を有する。開 口部 27は実施例 2で用いる第 2支持体の場合、基板に貫通孔 25を形成するための マスクも兼ねるため、寸法は貫通孔 25と同じサイズにする。実施例 1の第 2支持体の 開口部 27は貫通孔 25より数/ z m大きいサイズが望ましい。また、実施例 1で使用さ れる第 2支持体の開口部 27のパターンとしては図 5 (e)で示すように貫通孔 25を一 括で覆うような開口部 28のようなパターンでも良い。また、第 2支持体としてゥヱハサ ポート機能を保持しつつ、電解めつき時にめっき液の供給を妨げな 、形状であれば 例示した以外のパターンでも構わな 、。
[0069] (上記実施例で得られた半導体装置を用いた積層型半導体装置）
図 6に、実施例 1〜4で得られた貫通電極を有する半導体装置を用いた積層型半 導体装置を示す。図 6 (b)は、この装置の底面図であり、（a)は、（b)中の I I断面図 である。この装置は、インターポーザー 31上に、実施例 3で得られた貫通電極 32a及 び溝配線 (幅 10〜200 m) 32bを有する半導体装置 32と、実施例 1, 2又は 4で得 られた貫通電極 33aを有する半導体装置 33を備える。半導体装置 33は、 4つが積 層されている。インターポーザー 31は、裏面にノンプボール（径 30〜200 m) 35を 備え、内部にインターポーザー内貫通電極 (径 10〜： LOO m) 31aを有している。 各半導体装置 32, 33の貫通電極 32a, 33aは、互いに電気的に接続されており、 さらに、溝配線 32b,インターポーザー内貫通電極 31a及びバンプボール 35も、互 いに電気的に接続されている。従って、図 6のような構成にすることにより、配線用の ワイヤなどを用いることなぐ全ての層の半導体装置がインターポーザー 31裏面のバ ンプボールと電気的に接続した積層型半導体装置を得ることができる。

Claims

請求の範囲
[1] 第 1支持体を基板表面側に取り付けた状態で基板をその裏面側力 薄化し、第 1支 持体を基板から取り外すと共に開口部を有する第 2支持体を基板裏面側に取り付け 、第 2支持体の取り付けの前又は後に第 2支持体の開口部に繋がる貫通孔を基板に 形成し、貫通孔内部に絶縁膜を形成し、基板の貫通孔内部に導電体を充填するェ 程を備えることを特徴とする半導体装置の製造方法。
[2] 第 1支持体を基板表面側に取り付け、基板をその裏面側力 薄化し、第 1支持体を 基板から取り外し、開口部を有する第 2支持体を基板裏面側に取り付け、基板表面 に第 1絶縁膜を形成し、第 2支持体の開口部に繋がる貫通孔を基板に形成し、第 2 絶縁膜を基板の貫通孔内部に形成し、基板の貫通孔内部に導電体を充填する工程 を備えることを特徴とする半導体装置の製造方法。
[3] 第 1支持体を基板表面側に取り付け、基板をその裏面側力 薄化し、第 1支持体を 基板から取り外し、基板に形成する貫通孔よりも大きな開口部を有する第 2支持体を 基板裏面側に取り付け、基板表面に第 1絶縁膜を形成し、第 2支持体の開口部に繋 がる貫通孔を基板に形成し、基板裏面に溝を形成し、第 2絶縁膜を基板の溝及び貫 通孔内部に形成し、基板の溝及び貫通孔内部に導電体を充填する工程を備えること を特徴とする半導体装置の製造方法。
[4] 第 1支持体を基板表面側に取り付け、基板をその裏面側力 薄化し、第 1支持体を 基板から取り外し、開口部を有する第 2支持体を基板裏面側に取り付け、第 2支持体 の開口部に繋がる貫通孔を基板に形成し、基板表面及び貫通孔内部に絶縁膜を形 成し、基板の貫通孔内部に導電体を充填する工程を備えることを特徴とする半導体 装置の製造方法。
[5] 支持体を取り付ける前に、基板表面側に回路素子部を形成する工程をさらに備える 請求項 1〜4のいずれか 1つに記載の方法。
[6] 第 1及び第 2支持体は、シリコン力 なることを特徴とする請求項 1〜4のいずれか 1つ に記載の方法。
[7] 基板の薄化は、基板の裏面研磨によって行われることを特徴とする請求項 1〜4のい ずれか 1つに記載の方法。
[8] 基板の薄化は、基板の厚さが 30〜： LOO /z mとなるように行われることを特徴とする請 求項 1〜4のいずれ力 1つに記載の方法。
[9] 基板の貫通孔は、第 2支持体の開口部よりも小さいことを特徴とする請求項 1〜4の いずれか 1つに記載の方法。
[10] 基板の貫通孔は、基板表面側にレジストパターンを形成し、このレジストパターンをェ ツチングマスクとして基板をエッチングすることにより形成することを特徴とする請求項
1〜4のいずれ力 1つに記載の方法。
[11] 基板の貫通孔は、第 2支持体をマスクとして基板をエッチングすることにより形成する ことを特徴とする請求項 1、 2又は 4に記載の方法。
[12] 基板裏面の溝は、第 2支持体をマスクとして基板をエッチングすることにより形成する ことを特徴とする請求項 3に記載の方法。
[13] 導電体の充填は、貫通孔内部に導電体シード層を形成し、このシード層を利用して、 電解めつき法により導電体を充填することによって行うことを特徴とする請求項 1〜4 のいずれ力 1つに記載の方法。
[14] 導電体は、銅又は銅を含む合金からなることを特徴とする請求項 13に記載の方法。
[15] 導電体シード層は、厚さが、単原子層の厚さ〜 200nmであることを特徴とする請求 項 13に記載の方法。
[16] 導電体シード層は、バリア層を介して貫通孔内部に形成されることを特徴とする請求 項 13に記載の方法。
[17] ノ リア層は、 TiN又は TaN力もなることを特徴とする請求項 16に記載の方法。
[18] 基板の表面に回路素子部が形成され、
基板と回路素子部を貫通する貫通孔が形成され、
貫通孔の基板と回路素子部の側部、回路素子部の表面には絶縁膜が形成され、 貫通孔の内部に導電体が充填され、
基板の裏面力 回路素子部の表面に至る導体層を有することを特徴とする半導体装 置。
[19] 基板は、厚さが 30〜： L00 μ mであることを特徴とする請求項 18に記載の装置。
[20] 導電体は、導電体シード層と、このシード層を利用した電解めつき法によって充填さ れた導電体とからなることを特徴とする請求項 18に記載の装置。
[21] 導電体シード層は、厚さが、単原子層の厚さ〜 200nmであることを特徴とする請求 項 20に記載の装置。
[22] 導電体は、バリア層を介して充填されることを特徴とする請求項 20に記載の装置。
[23] ノ リア層は、 TiN又は TaN力もなることを特徴とする請求項 22に記載の装置。
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