WO2006078009A1 - 受信装置及びこれを用いた電子機器 - Google Patents

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WO2006078009A1
WO2006078009A1 PCT/JP2006/300937 JP2006300937W WO2006078009A1 WO 2006078009 A1 WO2006078009 A1 WO 2006078009A1 JP 2006300937 W JP2006300937 W JP 2006300937W WO 2006078009 A1 WO2006078009 A1 WO 2006078009A1
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filter
signal
operation unit
intermittent operation
circuit
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Application number
PCT/JP2006/300937
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Inventor
Eiji Okada
Hiroaki Ozeki
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J3/00—Continuous tuning
    • H03J3/02—Details
    • H03J3/06—Arrangements for obtaining constant bandwidth or gain throughout tuning range or ranges
    • H03J3/08—Arrangements for obtaining constant bandwidth or gain throughout tuning range or ranges by varying a second parameter simultaneously with the tuning, e.g. coupling bandpass filter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J2200/00—Indexing scheme relating to tuning resonant circuits and selecting resonant circuits
    • H03J2200/18—Tuning of a master filter in order to tune its slave filter

Definitions

  • the present invention relates to a receiving device incorporating a frequency adjusting circuit that adjusts the frequency characteristics of a filter, and an electronic apparatus using the receiving device.
  • Capacitance filters (hereinafter referred to as gm-C filters) are used.
  • the gm-C filter generally contains a frequency adjustment circuit that adjusts the frequency characteristics in order to suppress variations in the frequency characteristics due to semiconductor IC manufacturing variations and ambient temperature changes.
  • FIG. 9 shows an example of a receiving device incorporating a conventional frequency adjustment circuit.
  • the receiving device 900 has a filter 2 composed of a gm-C filter.
  • Filter 2 has an input terminal 2a, an output terminal 2b, and a control terminal 2c.
  • the input signal before the frequency characteristics are adjusted is input to the input terminal 2a.
  • Output signal with adjusted frequency characteristics is output from output terminal 2b.
  • a control voltage for adjusting the frequency characteristics is input to the control terminal 2c from a frequency adjustment circuit described later.
  • the frequency adjustment circuit 8 has an input terminal 9, a reference filter 4, a multiplication circuit 6, and a low-pass filter 7.
  • a reference clock signal 5 made by a crystal oscillator (not shown) or the like is input to the input terminal 9.
  • the reference clock signal 5 input to the input terminal 9 is input to the reference filter 4.
  • the reference clock signal output from the reference filter 4 is input to the first input terminal 6 a of the multiplier circuit 6. Further, the reference clock signal 5 is inputted as it is to the second input terminal 6b of the multiplication circuit 6.
  • the multiplier circuit 6 multiplies two reference clock signals that have passed through different signal paths, compares the phases of the two, and outputs a voltage corresponding to the phase difference. Output from multiplier 6 When the voltage is input to the low-pass filter 7, it is smoothed and output as a control voltage. The output control voltage is negatively fed back to the reference filter 4 to form a phase control loop, and the frequency characteristic of the reference filter 4 is controlled with high accuracy and good reproducibility.
  • the reference filter 4 is composed of a second-order low-pass filter. When the phase control loop is locked, the passing reference clock signal 5 is phase shifted 90 degrees by the reference filter 4.
  • control voltage output from the low-pass filter 7 is input to the control terminal 2c as the control voltage of the filter 2.
  • the frequency characteristics of the input signal input to the input terminal 2a of filter 2 are adjusted with high accuracy, and the output signal is extracted from the output terminal 2b.
  • the extracted output signal is used, for example, for demodulation processing of the receiving device.
  • the frequency characteristic of the filter 2 must be adjusted by operating the frequency adjustment circuit 8 constituted by the reference filter 4, the multiplication circuit 6 and the low-pass filter 7. For this reason, a change in the frequency characteristics of the filter 2 causes a problem that the signal waveform power of the symbol, that is, 1-bit or multi-bit data that can be transmitted by one modulation is deteriorated.
  • the present invention solves the above-described conventional problems, and provides a receiving apparatus and an electronic apparatus that can suppress the deterioration of the signal waveform of a symbol.
  • the receiving apparatus of the present invention includes a filter that transmits an output signal having symbols at arbitrary time intervals, and the filter is intermittently set at predetermined intervals based on the output signal from the filter. And an intermittent operation unit to be controlled.
  • the timing for switching the signal for controlling the frequency characteristics of the filter is set to an arbitrary amount of time between the symbol period and the symbol period, such as a guard interval period, for example. This is to suppress deterioration.
  • the receiving apparatus of the present invention includes a filter that transmits an output signal having symbols at arbitrary time intervals. Based on the output signal from this filter, An intermittent operation unit for intermittent control is provided.
  • the receiving device of the present invention generates a timing signal for turning on / off the power supply of the intermittent operation unit based on an arbitrary time interval in the output signal output from the filter. Having a generator.
  • the timing signal generator generates a timing signal for turning on and off the power supply of the intermittent operation unit based on the control signal from the intermittent operation unit.
  • the timing signal generator built in the receiving apparatus of the present invention generates a timing signal for turning on / off the power supply of the intermittent operation unit based on the signal strength of the control signal from the intermittent operation unit. .
  • the timing signal generator is configured to turn on and off the power supply of the intermittent operation unit based on the control signal from the intermittent operation unit and the power supply off period of the intermittent operation unit. Generate a signal.
  • the receiving device of the present invention includes a register that holds a control signal from the intermittent operation unit, the filter is controlled based on the control signal held by the register, and the timing signal generator A timing signal for turning on / off the power supply of the intermittent operation unit is generated based on a reference clock signal in addition to an arbitrary time interval in FIG.
  • the frequency adjustment circuit includes a reference filter that sets a phase difference in the reference clock signal, a multiplication circuit that multiplies the output signal of the reference filter and the reference clock signal, and multiplication. Having a low pass filter connected to the output of the circuit. Also, negative feedback is applied to the reference filter so that the output voltage of the low-pass filter is constant at the cutoff frequency of the reference filter. It also has a sample-and-hold (SH) circuit that holds the output voltage from the low-pass filter for a fixed period and an analog-to-digital converter (ADC) that converts the analog output voltage (analog data) of the sample-and-hold circuit into digital data.
  • SH sample-and-hold
  • ADC analog-to-digital converter
  • DAC digital-analog converter
  • the receiving device of the present invention includes a reference filter that sets a phase difference in the reference clock signal, an EXOR circuit that outputs an exclusive OR of the output signal of the reference filter and the reference clock signal, and an EXOR circuit.
  • a measurement circuit for measuring the duty ratio of the output signal In addition, it has a register that uses the output signal of the measurement circuit as a filter control signal and holds the output signal of the measurement circuit as digital data. With such a circuit configuration, the frequency adjustment circuit can be operated intermittently.
  • an electronic apparatus is equipped with the above-described receiving device.
  • FIG. 1 is a block diagram of a receiving device in which a frequency adjustment circuit according to a first embodiment of the present invention is incorporated.
  • FIG. 2 is a timing chart of a receiving device with a built-in frequency adjusting circuit according to the first embodiment of the present invention.
  • FIG. 3 is a block diagram of a receiving device with a built-in frequency adjusting circuit according to the second embodiment of the present invention.
  • Fig. 4 is a timing chart of a receiving device incorporating a frequency adjusting circuit according to the second embodiment of the present invention.
  • FIG. 5 is a block diagram of a receiving device with a built-in frequency adjusting circuit according to the third embodiment of the present invention.
  • Fig. 6 is a timing chart of a receiving device incorporating a frequency adjusting circuit according to a third embodiment of the present invention.
  • FIG. 7 is a block diagram of a receiving device incorporating a frequency adjusting circuit according to a fourth embodiment of the present invention.
  • Fig. 8 is a timing chart of a receiving device incorporating a frequency adjusting circuit according to a fourth embodiment of the present invention.
  • FIG. 9 is a block diagram of a receiving apparatus incorporating a conventional filter frequency adjusting circuit.
  • FIG. 1 is a block diagram showing a receiving apparatus incorporating a frequency adjusting circuit according to the first embodiment of the present invention.
  • the receiving device 100 includes a filter 12 and a frequency adjustment circuit 18.
  • the fineletter 12 includes a gm_C filter.
  • the filter 12 has an input terminal 12a to which an input signal is inputted, and an output terminal 12b for taking out the output signal 11 in which the frequency characteristic of the input signal is adjusted.
  • a control terminal 12c to which a control voltage for adjusting frequency characteristics is input from the frequency adjustment circuit 18 is provided. A control voltage for adjusting the frequency characteristics is input to the control terminal 12c from a frequency adjustment circuit described later.
  • the frequency adjustment circuit 18 has an intermittent operation unit 13.
  • the intermittent operation unit 13 includes an input terminal 19, a reference filter 14, a multiplication circuit 16, a low-pass filter 17, and an ADC (analog / digital converter) 21.
  • the reference clock signal 15 is input to the reference filter 14 and the multiplier circuit 16 through the input terminal 19.
  • the phase is shifted by the reference filter 14 and input to the first input terminal 16 a of the multiplier circuit 16.
  • the reference clock signal 15 input to the input terminal 19 is input to the second input terminal 16b of the multiplication circuit 16 as it is.
  • the multiplier circuit 16 multiplies the phase-shifted signal and the reference clock signal 15 and outputs a voltage corresponding to the phase difference between the two.
  • the low-pass filter 17 smoothes the output voltage extracted from the multiplication circuit 16.
  • the sample hold (SH) circuit 20 holds the signal smoothed by the low-pass filter 17 as analog data.
  • the analog data held in the SH circuit 20 is converted into digital data by an ADC (analog-digital converter) 21.
  • the digital data converted by the ADC 21 is input to the register 23.
  • the digital data held in register 23 is input to DAC (digital analog converter) 24.
  • the DAC 24 converts the digital data retrieved from the register 23 into analog data.
  • the receiving apparatus 100 further includes a timing signal generator 25 to which the guard interval signal 26 is input from the outside.
  • the timing signal generator 25 controls the intermittent operation unit 13 and the register 23.
  • the guard interval signal is a signal whose length is longer than the theoretical value, and the last part of the symbol is added before the symbol in order to prevent the influence of delayed waves.
  • FIG. 2 is an operation timing chart of the frequency adjustment circuit 18 shown in FIG.
  • the intermittent operation unit control signal 130 is output from the timing signal generator 25 and controls the on / off operation of the intermittent operation unit 13.
  • the intermittent operation unit 13 is turned on during the on period 130 H (Hi level) of the intermittent operation unit control signal 130 and is turned off during the off periods 130Ll (Lo level) and 130L2 (Lo level).
  • the off period is divided into two, such as 130L1 and 130L2. The reason is that, as will be described later, the off period is adjusted according to the amount of change in the control voltage of the reference filter. These off periods are not limited to two, but three, four or more may be provided.
  • the reference filter control voltage 140 is extracted from the SH circuit 20. Reference filter control voltage
  • the reference filter 140 controls the operation of the reference filter 14.
  • the reference filter control voltage 140 converges in the predetermined convergence periods 142 and 144 when the intermittent operation unit 13 is in the ON state, that is, when the intermittent operation unit control signal 130 is in the ON period 130H.
  • Voltage Level 146 or 148 is held in SH circuit 20.
  • ADC 21 converts analog data into digital data for a certain period TC. The size of the fixed period TC depends on the guard interval period G26.
  • Filter control voltage 240 is taken from the output side of DAC 24 and input to control terminal 12 c of filter 12.
  • the reference filter control voltage 140 extracted from the SH circuit 20 is converted into digital data by an ADC 21 (analog-digital converter) 21. This digital data is held in the register 23 and input to the DAC 24.
  • the filter 12 is controlled by the filter control voltage 240 extracted from the DAC 24.
  • the change amounts AV1 and AV2 of the control voltage of the reference filter 14 are calculated from the digital data input to the DAC 24 and the previous digital data. If the change ⁇ is large, the off period 130L1 is shortened. If the amount of change ⁇ VI is small, the off period 130L1 is set long. Similarly, the change amount AV2 of the control voltage of the reference filter 4 can be considered in the same manner. If the change amount ⁇ 2 is large, the off period 130L2 is shortened, and if the change amount ⁇ 2 is small, the off period 130L2 is lengthened. Set.
  • An example of a method for deriving the off periods 130L 1 and 130L2 from the control voltage change amount can be implemented by preparing an off period setting table for the control voltage change amount.
  • the period during which the DAC 24 converts digital data to analog data is a fixed period TC.
  • the timing for controlling the filter 12 uses a guard interval period employed in terrestrial digital broadcasting or the like.
  • This guard interval period is defined as “arbitrary time interval” in the present invention.
  • This “arbitrary time interval” may be constant or variable. If one of these configurations is adopted, the timing for switching the signal for controlling the frequency characteristics of the filter 12 is set to an arbitrary period between the symbol periods, for example, the guard interval period G26. Therefore, it is possible to suppress the degradation of the symbol signal waveform.
  • the guard interval signal 26 is input to the timing signal generator 25.
  • the guard interval signal 26 has a valid symbol period S26 and a guard interval period G26.
  • Effective symbol period S26 and guard interval period G26, (S26 + G26) It can be defined as the Bol period.
  • the symbol period is a period of 1-bit or multi-bit data that can be transmitted with one modulation.
  • the timing signal generator 25 receives the output signal from the filter 12, and turns on the power supply of the intermittent operation unit 13 before a predetermined period from the guard interval period G26 of the output signal. Even if the power of the intermittent operation unit 13 is turned off after the filter 13 controls the filter 12, it is acceptable. As a result, the power consumption of the intermittent operation unit 13 can be reduced.
  • the guard interval period G26 of the guard interval signal 26 input from the outside is detected, and the digital data is held in the register 23 in synchronization with the guard interval period G26, and the control voltage is filtered by the DAC 24. Even if it is input to 12, it is good. As a result, it is possible to supply the control signal to the filter 12 during the periods 130L1 and 130L2 in which the intermittent operation unit 13 is off.
  • the intermittent operation unit 13 is in the OFF state.
  • the timing to turn off is determined by the timing signal generator 25 as follows.
  • the amount of control voltage change ⁇ VI or ⁇ V2 of the reference filter 14 is calculated from the digital data input to the current DAC 24 and the previous digital data. If the amount of change is large, the off period 130L1 or 130L2 is shortened, and if it is small, the off period 130L1 or 130L2 is lengthened.
  • FIG. 2 shows an example in which the off period 130L1 in which AVI is larger than AV2 is shorter than 130L2.
  • an off period setting table for the change amount of the control voltage can be prepared.
  • the timing signal generator 25 generates a timing signal for turning on / off the power supply of the intermittent operation unit 13 based on the control signal from the intermittent operation unit 13, so that the intermittent operation unit 13 Power consumption can be kept low.
  • the intermittent operation unit 13 holds the control voltage held in the SH circuit 20 during the ON period 130H even during the OFF periods 130L1 and 130L2, so that the initial voltage of the next operation period is obtained. use.
  • the convergence periods 142 and 144 can be shortened, and the operation time of the intermittent operation unit 13 can be shortened.
  • the SH circuit 20 that holds the control voltage as an analog value includes a low-pass filter and a reference filter. Since it is configured between the filters, when the frequency adjustment circuit 18 is on, it passes through the control voltage SH circuit 20 as it is. For this reason, when the intermittent operation unit 13 is turned off, the control voltage before being turned off is held. As a result, negative feedback is applied from the control voltage before turning off when the ON operation is restarted, and the convergence period can be shortened.
  • FIG. 3 is a block diagram of a receiving device incorporating the filter and its frequency adjusting circuit according to the second embodiment of the present invention.
  • the receiving apparatus 300 performs substantially the same circuit configuration and circuit operation as those of the first embodiment (shown in FIG. 1).
  • a filter 12 composed of a gm_C filter.
  • the filter 12 has an input terminal 12a to which an input signal is input, and an output terminal 12b from which an output signal in which the frequency characteristics of the input signal are adjusted is taken out.
  • a control terminal 12c for adjusting the frequency characteristics of the input signal input to the input terminal 12a.
  • a control voltage is input to the control terminal 12c from a DAC 24 built in the frequency adjusting circuit 18 described later.
  • receiving apparatus 300 includes frequency adjustment circuit 18 in which intermittent operation unit 13 is incorporated.
  • the intermittent operation unit 13 includes an input terminal 19, a reference filter 14, a multiplication circuit 16, a low-pass filter 17 and an ADC (analog / digital converter) 21.
  • the frequency adjustment circuit 18 includes an SH circuit 20, a register 23, and a DAC (digital / analog converter) 24, as in the first embodiment.
  • a reference filter control voltage 140 is taken out from the SH circuit 20 and a filter control voltage 240 is taken out from the DAC 24 separately.
  • the receiving apparatus 300 includes a timing signal generator 25.
  • An external guard interval signal 26 and a reference clock signal 15 are input to the input side of the timing signal generator 25 via the input terminal 19 and the signal connection line 26a.
  • An intermittent operation unit control signal 130 for controlling the intermittent operation unit 13 is output from the output side of the timing signal generator 25.
  • FIG. 4 is an operation timing chart of the frequency adjustment circuit 18 shown in FIG.
  • the intermittent operation unit control signal 130 is output from the timing signal generator 25, and the intermittent operation unit 13 is turned on and off. Control.
  • the intermittent operation section 13 is turned on during the on period 130H (Hi level) of the intermittent operation section control signal 130, and is turned off during the off periods 130Ll (Lo level) and 130L2 (Lo level).
  • the reference filter control voltage 140 is output from the SH circuit 20.
  • Reference filter control voltage 140 controls the operation of reference filter 14 and ADC 21.
  • the intermittent operation unit 13 is in an ON state, that is, when the intermittent operation unit control signal 130 is in the ON period 130H, the reference filter control voltage 140 is converged during a predetermined convergence period 142, 144 and is constant for a certain period.
  • the predetermined voltage level 146 or 148 is held in the SH circuit 20.
  • ADC21 performs an operation to convert analog data into digital data for a certain period TC.
  • the size of the fixed period TC depends on the guard interval period G26.
  • the filter control voltage 240 is taken from the DAC 24 and input to the control terminal 12c of the filter 12 in order to control the filter 12.
  • the amount of control voltage change ⁇ VI, AV2 of the reference filter 14 is calculated from the digital data input to the DAC 24 and the previous digital data. If the change ⁇ is large, the off period 130L1 or 130L21 is shortened. If the control voltage change ⁇ 2 is small, set the off period 130L1 or 130L2 to be longer than the previous value.
  • FIG. 4 illustrates an example in which A V1 is shorter than A V2 and shorter than the off-period 130L1 force 30L2.
  • the second embodiment is different from the first embodiment shown in FIG. 1 in that the reference clock signal 15 is input to the timing signal generator 25.
  • the timing for controlling the filter 12 uses the guard interval period G26 used in terrestrial digital broadcasting and the like.
  • This guard interval period is defined as “arbitrary time interval” in the present invention.
  • This “arbitrary time interval” may be constant or variable. If one of these configurations is adopted, the timing for switching the signal for controlling the frequency characteristics of the filter 12 is set to an arbitrary period between the symbol periods, for example, the guard interval period G26. As a result, the deterioration of the signal waveform of the symbol can be suppressed.
  • the guard interval signal 26 is input to the timing signal generator 25.
  • Guard inter The single signal 26 has a valid symbol period S26 and a guard interval period G26.
  • the symbol period can be defined as (S26 + G26), which is the sum of the effective symbol period S26 and the guard interval period G26.
  • the symbol period is a period of 1-bit or multi-bit data that can be transmitted with one modulation.
  • the timing signal generator 25 receives the output signal from the filter 12, and turns on the power supply of the intermittent operation unit 13 before a predetermined period from the guard interval period G26 of the output signal. Even if the power of the intermittent operation unit 13 is turned off after the filter 13 controls the filter 12, it is acceptable. As a result, the power consumption of the intermittent operation unit 13 can be reduced.
  • the guard interval period G26 of the guard interval signal 26 input from the outside is detected, and the digital data is held in the register 23 in synchronization with the guard interval period G26, and the control voltage is filtered by the DAC 24. Even if it is input to 12, it is good. Thus, the control signal can be supplied to the filter 12 even when the intermittent operation unit 13 is placed in the off periods 130L1 and 130L2.
  • the intermittent operation unit 13 is turned off.
  • the period 130L1 and 130L2 to be turned off are determined by the timing signal generator 25 as follows.
  • the timing signal generator 25 counts the rising TR or falling TF of the reference clock signal 15, and when the preset count number N is reached, the intermittent operation unit 13 shifts to the ON state. .
  • the arbitrary count number N may be a fixed value or a variable value such as pseudo-random. The effect of these configurations is that the circuit scale and power consumption can be made relatively small for fixed values, and the switching timing is non-periodic for variable values, so that the filter characteristics vary periodically. Generation of noise can be suppressed.
  • Embodiment 3 will be described with reference to the drawings. Although circuit configurations similar to those in Embodiments 1 and 2 are often duplicated, they will be described as follows.
  • the receiving apparatus 500 includes the filter 12 configured with a gm_C filter, similarly to the first embodiment (shown in FIG. 1).
  • Filter 12 has an input signal Input terminal 12a, and an output terminal 12b from which an output signal whose frequency characteristic of the input signal is adjusted is taken out.
  • it has a control terminal 12c for adjusting the frequency characteristics of the input signal input to the input terminal 12a.
  • a control voltage is input to the control terminal 12c from a DAC 24 described later.
  • receiving apparatus 500 includes frequency adjustment circuit 18 in which intermittent operation unit 13 is incorporated.
  • the intermittent operation unit 13 includes an input terminal 19, a reference filter 14, a multiplication circuit 16, a low-pass filter 17 and an ADC (analog / digital converter) 21.
  • the frequency adjustment circuit 18 includes an SH circuit 20, a register 23, and a DAC (digital analog converter) 24, as in the first and second embodiments.
  • the receiving device 500 includes a timing signal generator 25.
  • a reception state signal 27 is input to the input side of the timing signal generator 25.
  • An intermittent operation unit control signal 130 for controlling the intermittent operation unit 13 is output from the output side of the timing signal generator 25.
  • the reception state signal 27 has a reception period R27 and a non-reception period F27.
  • the demodulation processing unit arranged at the subsequent stage of the receiving device 500 uses the signal output from the output terminal 12b of the filter 12 to receive the reception period R27 and the non-reception period F27.
  • DVB-H one of the standards for terrestrial digital broadcasting, has time information when the next signal is transmitted in the received signal. Can do.
  • FIG. 6 is a timing chart of the frequency adjustment circuit 18 shown in FIG.
  • the intermittent operation unit control signal 130 is output from the timing signal generator 25 and controls the on / off operation of the intermittent operation unit 13.
  • the intermittent operation unit 13 is turned on during the on period 130H (Hi level) of the intermittent operation unit control signal, and is turned off during the off periods 130Ll (Lo level) and 130L2 (Lo level).
  • the reference filter control voltage 140 is output from the SH circuit 20.
  • Reference filter control voltage 140 controls the operation of reference filter 14 and ADC 21.
  • the intermittent operation unit 13 is in the ON state, that is, when the ON period is 130H
  • the reference filter control voltage 140 converges in the convergence periods 142 and 144, and after a predetermined period TC has elapsed, the predetermined voltage level 146 or 148 is changed to the SH circuit 20 Held in.
  • ADC21 receives analog data for a certain period of time. Performs conversion to digital data.
  • the size of the fixed period TC depends on the guard interval period G26.
  • the reference filter control voltage 140 extracted from the SH circuit 20 is converted into digital data by an ADC 21 (analog digital converter) 21. Digital data is held in the register 23 and input to the DAC 24.
  • the filter 12 is controlled by the filter control voltage 240 extracted from the DAC 24.
  • the timing signal generator 25 controls the intermittent operation unit 13 and the register 23 from a plurality of digital data held in the register 23 and an external reception state signal 27 indicating a reception period. It differs from the first and second embodiments in that a signal is generated.
  • the intermittent operation unit control signal 130 is output from the timing signal generator 25 to perform on / off control of the intermittent operation unit 13.
  • the intermittent operation section 13 is turned on during the ON period 130H (Hi level) of the intermittent operation section control signal 130, and is turned off during the OFF periods 130Ll (Lo level) and 130L2 (Lo level).
  • the reference filter control voltage 140 is output from the SH circuit 20.
  • Reference filter control voltage 140 controls the operation of reference filter 14 and ADC 21.
  • the intermittent operation unit 13 is in the ON state, that is, when the intermittent operation unit control signal 130 is in the ON period 130H, the reference filter control voltage 140 converges in the convergence periods 142 and 144, and after a predetermined period TC has elapsed, Voltage level 146 or 148 is held in SH circuit 20.
  • ADC21 performs an operation to convert analog data to digital data at TC for a certain period. The size of the fixed period TC depends on the guard interval period G26.
  • the filter control voltage 240 is taken from the DAC 24 and input to the control terminal 12 of the filter 12 in order to control the filter 12.
  • the amount of change AV3 and AV4 of the control voltage of the reference filter 14 is calculated from the digital data input to the DAC 24 and the previous digital data. If the amount of change AV3 is large, the off period 130L1 is shortened. If the change amount A V3 is small, the off period 130L1 is set long. Similarly, the change amount AV4 of the control voltage of the reference filter 14 can be considered in the same way. If the change amount AV4 is large, the off period 130L2 is shortened, and if the change amount AV4 is small, the off period 130L2 is lengthened. Set. Note that the off period 130L from the amount of change in the control voltage As an example of a method for deriving 1 and 130L2, for example, a setting table showing the correlation of the off period to the amount of change in the control voltage can be prepared.
  • the timing for converting digital data to analog values in the DAC 24 uses a period when data is not received, that is, a non-reception period TOFF.
  • the reception state signal 27 indicating the reception period TON or the non-reception period TOFF is detected, the digital data is held in the register 23, the digital data is converted into a control voltage by the digital analog converter 24 , and the filter Enter in 12.
  • the timing of switching the signal for controlling the frequency characteristics of the filter 12 is set to be within an arbitrary time interval between the symbol periods, such as the non-reception period TFF, for example. Waveform deterioration can be suppressed.
  • FIG. 7 is a block diagram of a receiving device incorporating the filter and its frequency adjusting circuit according to the fourth embodiment of the present invention.
  • the receiving device 700 includes a filter 12 and a frequency adjustment circuit 35.
  • the filter 12 is composed of a gm-C filter.
  • the filter 12 has an input terminal 12a to which an input signal is input, and an output terminal 12b from which an output signal in which the frequency characteristics of the input signal are adjusted is taken out.
  • a control terminal 12c to which a control voltage for adjusting frequency characteristics is input from the frequency adjustment circuit 35 is provided.
  • a control voltage for adjusting the frequency characteristics is input from the register 23 described later to the control terminal 12c.
  • the frequency adjustment circuit 35 has an intermittent operation unit 34.
  • the intermittent operation unit 34 includes an input terminal 19, a reference filter 14, an EX ⁇ R circuit 31, a measurement circuit 32, and a decoder 33.
  • the intermittent operation unit 34 outputs a reference filter 14 for phase-shifting the reference clock signal 15 input to the input terminal 19, and a signal obtained by exclusive ORing the phase-shifted signal and the reference clock signal.
  • An EXOR circuit 31 is provided.
  • the EXOR circuit 31 is connected to the reference filter 14.
  • the first input terminal 31a is connected to the input terminal 19, and the second input terminal 31b is directly connected to the input terminal 19.
  • the decoder 33 that converts the measurement result into a control signal for controlling the filter 12, and the decoder 33
  • a timing signal for controlling the intermittent operation unit 34 and the register 23 is generated from the register 23 for holding the control signal as digital data, a plurality of digital data held in the register 23 and an external guard interval signal 26 indicating the reception period.
  • the timing signal generator 25 is composed of: In general, the duty ratio is the ratio of the Hi level output signal period to the Lo level output signal period in the digital signal.
  • the frequency adjustment circuit 35 includes a register 23 and a timing signal generator 25.
  • the timing signal generator 25 receives the guard interval signal 26 described in the first and second embodiments.
  • FIG. 8 is an operation timing chart of receiving apparatus 700 shown in FIG.
  • the intermittent operation unit control signal 340 is output from the timing signal generator 26.
  • the operation of the intermittent operation unit 34 is controlled following the on / off of the intermittent operation unit control signal 340.
  • the intermittent operation unit 34 is turned on during the ON period 130H (Hi level) of the intermittent operation unit control signal 130 and is turned off during the OFF period 130L (Lo level).
  • the filter control signal 230 is a signal for selecting a desired resistor from a plurality of resistors having different resistance values, for example, in a circuit in which the filter 12 switches the resistance value to change the frequency characteristic. . If the resistance value that can be set is 64 gradations, values 232 and 234 of the filter control signal 230 in FIG.
  • the amount of change A D1, A D2 of the filter control signal 230 is calculated from the filter control signal that has been manpowered by the FINOLETA 12 and the previous filter control signal. If the amount of change A D1 is large, the OFF period 340L1 is shortened. If the change amount A Dl is small, the off period 340L1 is set long.
  • the change amount D2 of the filter control signal 230 can be considered in the same manner. If the change amount AD2 is large, the off period 340L2 is shortened, and if the change amount AD2 is small, the off period 340L2 is set long.
  • An example of a method for deriving the off periods 340L1 and 340L2 from the amount of change in the filter control signal For example, it can be implemented by preparing a setting table that represents the correlation of the off period to the amount of change in the filter control signal.
  • the configuration for switching the resistance is given as an example, but the same can be considered when switching the capacitance value of the capacitor or the inductance value of the coil.
  • the operation of the frequency adjustment circuit 35 will be described with reference to the timing chart of FIG.
  • the operation state of the intermittent operation unit 34 can be switched by the intermittent operation unit control signal 340.
  • the intermittent operation unit 34 is in the ON state, the duty ratio of the output signal obtained by performing exclusive OR of the signal phase-shifted by the reference filter 14 and the reference clock signal 15 from the input terminal 19 is measured.
  • the duty ratio of the output signal of the EXOR circuit 31 is determined by the product of the resistor and the capacitor built in the reference filter 14 and the reference clock signal 15. For this reason, if the reference clock signal 15 is constant, it can be understood by monitoring the duty ratio and grasping the variation amount of the product of the resistor and the capacitor. If the correction value of the resistor or capacitor for the duty ratio is prepared in advance as a table, the frequency characteristic of the filter 12 can be adjusted by reflecting the correction value corresponding to the size of the duty ratio in the filter 12. Power S can be.
  • the decoder 33 generates the control signal for the filter 12 from the duty ratio of the output signal.
  • the timing for controlling the filter 12 uses the guard interval period G26 employed in terrestrial digital broadcasting.
  • the guard interval period G26 is defined as “arbitrary time interval” as used in this specification.
  • the “arbitrary time interval” may be constant or variable.
  • the filter control signal 230 is a signal for selecting a desired resistor from a plurality of resistors having different resistance values, for example, in a circuit in which the filter 12 switches the resistance value to change the frequency characteristic. . If the resistance value that can be set is 64 gradations, the values 232 and 234 of the filter control signal 230 in FIG. A change amount A D1 of the filter control signal 230 from the filter control signal input to the filter 12 and the previous filter control signal. ⁇ Calculate D2, and if the amount of change A Dl is large, shorten the off period 340L1, and if the amount of change A Dl is small, set the off period 340L1 longer. The change amount D2 of the filter control signal 230 can be considered in the same manner.
  • the off period 340L2 is shortened, and if the change amount AD2 is small, the off period 340L2 is set long.
  • a method for deriving the off periods 340L1 and 340L2 from the amount of change in the filter control signal for example, a setting table showing the correlation of the off period to the amount of change in the filter control signal is prepared. Can be implemented. Also, the configuration for switching the resistance is given as an example, but the same can be considered when switching the capacitance value of the capacitor or the inductance value of the coil.
  • the guard interval signal 26 shown in FIG. 8 is the same as that employed in the first embodiment (FIG. 2) and the second embodiment (FIG. 4). That is, the guard interval signal 26 is input to the timing signal generator 25.
  • the guard interval signal 26 has a valid symbol period S26 and a guard interval period G26.
  • the symbol period can be defined as (S26 + G26), which is the sum of the effective symbol period S26 and the guard interval period G26.
  • the symbol period is a period of 1-bit or multi-bit data that can be transmitted by one modulation.
  • the timing signal generator 25 receives the output signal from the filter 12 and turns on the power supply of the intermittent operation unit 13 before a predetermined period from the guard interval period of the output signal.
  • the intermittent operation unit 13 may be turned off after controlling the filter 12. As a result, the power consumption of the intermittent operation unit 13 can be reduced.
  • the guard interval period G26 of the guard interval signal 26 input from the outside is detected, and the digital data is held in the register 23 in synchronization with the guard interval period G26, and the control voltage is filtered by the DAC 24. Even if it is input to 12, it is good. Thus, the control signal can be supplied to the filter 12 even when the intermittent operation unit 13 is off.
  • the receiving device incorporating the filter frequency adjusting circuit according to the present invention has the special effect of being able to suppress the deterioration of the signal waveform of the symbol, and can provide digital terrestrial broadcasting. This is useful for electronic devices such as mobile terminals and in-car TVs that receive the signal, and thus has high industrial applicability.

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Abstract

　シンボルの信号波形の劣化を抑制した受信装置及び電子機器を提供する。 　任意の時間間隔ごとにシンボルを有する出力信号を送出するフィルタ（１２）と、フィルタ（１２）からの出力信号に基づいて、フィルタ（１２）を間欠的に時間間隔において制御する間欠動作部（１３）とを有する。これにより、フィルタ（１２）の周波数特性を制御するための信号を切り換えるタイミングを、例えばガードインターバル期間など、シンボル期間とシンボル期間の間の任意の時間間隔内とすることにより、シンボルの信号波形の劣化を抑制することができる。

Description

明 細 書
受信装置及びこれを用いた電子機器
技術分野
[0001] 本発明は、フィルタの周波数特性の調整を行う周波数調整回路が内蔵された受信 装置及びこの受信装置を用いた電子機器に関するものである。
背景技術
[0002] 従来、通信機や AV機器などの電子機器において、デジタル変調信号の復調処理 を良好に行うため、周波数特性を高精度に調整することができ、さらに半導体 IC化に 好適な相互コンダクタンス一容量フィルタ（以下、 gm— Cフィルタと言う）などが採用さ れている。また、 gm—Cフィルタには半導体 ICの製造ばらつきや周囲温度変化によ る周波数特性の変化を抑えるために、周波数特性を調整する周波数調整回路を内 蔵するのが一般的である。
[0003] 図 9は、従来の周波数調整回路が内蔵された受信装置の一例を示す。受信装置 9 00は、 gm—Cフィルタで構成されたフィルタ 2を有する。フィルタ 2は入力端子 2a、出 力端子 2b及び制御端子 2cを有する。入力端子 2aには周波数特性が調整される前 の入力信号が入力される。出力端子 2bから、周波数特性が調整された出力信号が 出力される。制御端子 2cには周波数特性を調整するための制御電圧が後述の周波 数調整回路から入力される。
[0004] 周波数調整回路 8は入力端子 9、基準フィルタ 4、乗算回路 6及びローパスフィルタ 7を有する。入力端子 9には図示しない水晶発振器などで作られた基準クロック信号 5が入力される。
[0005] 入力端子 9に入力された基準クロック信号 5は基準フィルタ 4に入力される。基準フ ィルタ 4から出力された基準クロック信号は、乗算回路 6の第 1の入力端子 6aに入力 される。また、基準クロック信号 5はそのまま乗算回路 6の第 2の入力端子 6bに入力さ れる。
[0006] 乗算回路 6は異なる信号経路を通った 2つの基準クロック信号を乗算し、両者の位 相比較を行った後、その位相差に応じた電圧を出力する。乗算回路 6から出力され た電圧がローパスフィルタ 7に入力されると、そこで平滑化され、制御電圧として出力 される。この出力された制御電圧を基準フィルタ 4に負帰還することにより位相制御ル ープを形成し、基準フィルタ 4の周波数特性を高精度で、かつ、再現性良く制御する 。基準フィルタ 4は 2次のローパスフィルタで構成されている。位相制御ループがロッ クされているとき、通過する基準クロック信号 5は基準フィルタ 4で 90度位相がシフトさ れる。
[0007] また、ローパスフィルタ 7から出力された制御電圧をフィルタ 2の制御電圧として制 御端子 2cに入力する。フィルタ 2の入力端子 2aに入力される入力信号の周波数特 性を高精度に調整し、その出力端子 2bから出力信号を取り出す。取り出された出力 信号はたとえば、受信装置の復調処理などに用いられる。
[0008] なお、この出願に関する先行技術文献情報としては、例えば、 日本特許公開特開 2 003— 60485号公幸艮カ S失口られてレヽる。
[0009] し力しながら、上記従来の構成では、基準フィルタ 4,乗算回路 6及びローパスフィ ルタ 7で構成した周波数調整回路 8を作動させ、フィルタ 2の周波数特性を調整しな ければならない。このため、フィルタ 2の周波数特性の変化によってシンボル、すなわ ち、 1回の変調で送信することができる 1ビット或いは複数ビットのデータの信号波形 力 劣化するという不具合が生じる。
発明の開示
[0010] 本発明は上記従来の不具合を解決するもので、シンボルの信号波形の劣化を抑制 することができる受信装置及び電子機器を提供する。
[0011] 本発明の受信装置は、任意の時間間隔ごとにシンボルを有する出力信号を送出す るフィルタと、このフィルタからの出力信号に基づいて、フィルタを間欠的に所定の時 間の間隔で制御する間欠動作部とを有する。
[0012] フィルタの周波数特性を制御するための信号を切り換えるタイミングを、例えばガー ドインターバル期間など、シンボル期間とシンボル期間の間を任意の時間の大きさに 設定することにより、シンボルの信号波形の劣化を抑制するというものである。
[0013] 本発明の受信装置は具体的には、任意の時間間隔ごとにシンボルを有する出力信 号を送出するフィルタを有する。このフィルタからの出力信号に基づいて、フィルタを 間欠的に制御する間欠動作部を有する。
[0014] また、本発明の受信装置は、フィルタからの出力された出力信号における任意の時 間間隔に基づレ、て、間欠動作部の電源をオン/オフするタイミング信号を生成する タイミング信号発生器を有する。
[0015] また、本発明の受信装置においては、タイミング信号発生器は、間欠動作部からの 制御信号に基づいて、間欠動作部の電源をオン zオフするタイミング信号を生成す る。
[0016] また、本発明の受信装置に内蔵されるタイミング信号発生器は、間欠動作部からの 制御信号の信号強度に基づいて、間欠動作部の電源をオン/オフするタイミング信 号を生成する。
[0017] また、本発明の受信装置において、タイミング信号発生器は、間欠動作部からの制 御信号及び間欠動作部の電源のオフ期間に基づいて、間欠動作部の電源をオン Z オフするタイミング信号を生成する。
[0018] また、本発明の受信装置は、間欠動作部からの制御信号を保持するレジスタを有し 、フィルタは、レジスタが保持した制御信号に基づいて制御され、タイミング信号発生 器は、出力信号における任意の時間間隔の他に基準クロック信号に基づいて、間欠 動作部の電源をオン/オフするタイミング信号を生成する。
[0019] また、本発明にかかる受信装置において、周波数調整回路は、基準クロック信号に 位相差を設定する基準フィルタと、基準フィルタの出力信号と基準クロック信号とを乗 算する乗算回路と、乗算回路の出力に接続されたローパスフィルタを有する。また、 ローパスフィルタの出力電圧を基準フィルタのカットオフ周波数が一定になるように基 準フィルタに負帰還をかけるものである。また、ローパスフィルタからの出力電圧を一 定期間保持するサンプルホールド（SH)回路と、サンプルホールド回路のアナログ出 力電圧（アナログデータ）をデジタルデータに変換するアナログデジタルコンバータ（ ADC)を有する。
[0020] また、デジタルデータをアナログデータに変換するデジタルアナログコンバータ（D AC)を有する。また、変換したデジタルデータを保持するレジスタを有し、レジスタが 保持したデジタルデータに基づいて、周波数調整回路を間欠的に作動させる。 [0021] また、本発明の受信装置は、基準クロック信号に位相差を設定する基準フィルタと、 基準フィルタの出力信号と基準クロック信号との排他的論理和を出力する EXOR回 路と、 EXOR回路の出力信号のデューティー比を計測する計測回路を有する。また 、計測回路の出力信号をフィルタの制御信号に使用し、計測回路の出力信号をデジ タルデータとして保持するレジスタを有する。こうした回路構成によって、周波数調整 回路を間欠的に作動させることができる。
[0022] また、本発明にかかる電子機器は上記の受信装置が搭載されている。
図面の簡単な説明
[0023] [図 1]図 1は、本発明の実施の形態 1にかかる周波数調整回路が内蔵された受信装 置のブロック図である。
[図 2]図 2は、本発明の実施の形態 1にかかる周波数調整回路が内蔵された受信装 置のタイミングチャートである。
[図 3]図 3は、本発明の実施の形態 2にかかる周波数調整回路が内蔵された受信装 置のブロック図である。
[図 4]図 4は、本発明の実施の形態 2にかかる周波数調整回路が内蔵された受信装 置のタイミングチャートである。
[図 5]図 5は、本発明の実施の形態 3にかかる周波数調整回路が内蔵された受信装 置のブロックである。
[図 6]図 6は、本発明の実施の形態 3にかかる周波数調整回路が内蔵された受信装 置のタイミングチャートである。
[図 7]図 7は本発明の実施の形態 4にかかる周波数調整回路が内蔵された受信装置 のブロック図である。
[図 8]図 8は、本発明の実施の形態 4にかかる周波数調整回路が内蔵された受信装 置のタイミングチャートである。
[図 9]図 9は、従来のフィルタ周波数調整回路が内蔵された受信装置のブロック図で ある。
符号の説明
[0024] 12 フィルタ 13 間欠動作部
14 基準フィルタ
15 基準クロック信号
16 乗算回路
17 ローパスフィノレタ
18 周波数調整回路
19 入力端子
20 サンプルホールド（SH)回路
21 アナログデジタルコンバータ（ADC)
23 レジスタ
24 デジタルアナログコンバータ（DAC)
25 タイミング信号発生器
26 ガードインターバル信号
27 受信状態信号
発明を実施するための最良の形態
[0025] (実施の形態 1)
実施の形態 1を、図面を参照しながら説明する。図 1は本発明の実施の形態 1にか 力、る周波数調整回路が内蔵された受信装置を示すブロック図である。
[0026] 本発明にかかる受信装置 100はフィルタ 12及び周波数調整回路 18を有する。
[0027] フイノレタ 12は、 gm_Cフィルタで構成されている。フィルタ 12は入力信号が入力さ れる入力端子 12aと、その入力信号の周波数特性が調整された出力信号 11を取り 出すための出力端子 12bを有する。また、周波数調整回路 18から、周波数特性を調 整するための制御電圧が入力される制御端子 12cを有する。制御端子 12cには周波 数特性を調整するための制御電圧が後述の周波数調整回路から入力される。
[0028] 周波数調整回路 18は間欠動作部 13を有する。間欠動作部 13は、入力端子 19、 基準フィルタ 14、乗算回路 16、ローパスフィルタ 17及び ADC (アナログデジタルコン バータ） 21を有する。基準クロック信号 15は入力端子 19を介して、基準フィルタ 14 及び乗算回路 16に入力される。基準フィルタ 14に入力された基準クロック信号 15の 位相は基準フィルタ 14でシフトされ、乗算回路 16の第 1の入力端子 16aに入力され る。また、乗算回路 16の第 2の入力端子 16bには、入力端子 19に入力された基準ク ロック信号 15がそのまま入力される。乗算回路 16は、位相シフトされた信号と基準ク ロック信号 15とを乗算し、両者の位相差に応じた電圧を出力する。ローパスフィルタ 1 7は乗算回路 16から取り出された出力電圧を平滑化する。サンプルホールド（SH) 回路 20は、ローパスフィルタ 17で平滑された信号をアナログデータで保持する。 SH 回路 20で保持されたアナログデータは、 ADC (アナログデジタルコンバータ） 21でデ ジタルデータに変換される。
[0029] ADC21で変換されたデジタルデータはレジスタ 23に入力される。レジスタ 23で保 持されたデジタルデータは DAC (デジタルアナログコンバータ） 24に入力される。 D AC24は、レジスタ 23から取り出したデジタルデータをアナログデータに変換する。
[0030] 本発明に力かる受信装置 100は、さらに、ガードインターバル信号 26が外部から入 力されるタイミング信号発生器 25を有する。タイミング信号発生器 25は間欠動作部 1 3及びレジスタ 23を制御する。ガードインターバル信号は、シンボルの長さを理論的 な値よりも長くしたものであって、遅延波による影響を防ぐためにシンボルの最後の部 分をシンボルの前に付加されたものである。
[0031] 図 2は、図 1に示した周波数調整回路 18の動作タイミングチャートである。間欠動作 部制御信号 130はタイミング信号発生器 25から出力され、間欠動作部 13のオン、ォ フの動作制御を行う。間欠動作部 13は、間欠動作部制御信号 130のオン期間 130 H (Hiレベル）でオンし、オフ期間 130Ll (Loレベル）， 130L2 (Loレベル）でオフす る。なお、実施の形態 1において、オフ期間は、 130L1, 130L2という具合に 2つに 分けた。その理由は、後述するが、基準フィルタの制御電圧の変化量に応じてオフ 期間が調整されるためである。これらのオフ期間は 2つだけに限らずに 3つあるいは 4 つあるいはそれ以上設けても良レ、。
[0032] 基準フィルタ制御電圧 140は SH回路 20から取り出される。基準フィルタ制御電圧
140は基準フィルタ 14の動作を制御する。間欠動作部 13がオン状態、すなわち、間 欠動作部制御信号 130がオン期間 130Hのときに基準フィルタ制御電圧 140は所定 の収束期間 142， 144において、収束し、その後一定期間 TCが経過した所定電圧 レベル 146または 148が SH回路 20で保持される。また、一定期間 TCにおいて、 A DC21がアナログデータをデジタルデータに変換する動作が行われる。一定期間 TC の大きさは、ガードインターバル期間 G26に依存する。
[0033] フィルタ制御電圧 240は DAC24の出力側から取り出され、フィルタ 12の制御端子 12cに入力される。 SH回路 20から取り出された基準フィルタ制御電圧 140は、 ADC 21 (アナログデジタルコンバータ） 21でデジタルデータに変換される。このデジタル データはレジスタ 23で保持され、 DAC24に入力される。 DAC24から取り出されたフ ィルタ制御電圧 240によってフィルタ 12を制御する。
[0034] DAC24に入力されたデジタルデータとその 1つ前のデジタルデータから基準フィ ルタ 14の制御電圧の変化量 AV1、 AV2を算出し、その変化量 Δ νΐが大きければ オフ期間 130L1を短くし、その変化量 Δ VIが小さければオフ期間 130L1を長く設 定する。また、基準フィルタ 4の制御電圧の変化量 AV2も同様に考えることができ、 その変化量 Δ ν2が大きければオフ期間 130L2を短くし、その変化量 Δ ν2が小さけ ればオフ期間 130L2を長く設定する。なお、制御電圧の変化量からオフ期間 130L 1 , 130L2を導出する方法の一例としては、制御電圧の変化量に対するオフ期間の 設定テーブルを用意しておくことで実施することができる。 DAC24がデジタルデータ をアナログデータに変換する期間は一定期間 TCの間である。
[0035] 本発明の実施の形態 1において、フィルタ 12を制御するタイミングは、地上波デジ タル放送などで採用されているガードインターバル期間を利用する。このガードインタ 一バル期間は、本願発明において、「任意の時間間隔」として定義される。この「任意 の時間間隔」は、一定であっても良いし、可変されるものであっても良い。こうした構 成のいずれかを一方を採用すれば、フィルタ 12の周波数特性を制御するための信 号を切り換えるタイミングを、例えばガードインターバル期間 G26など、シンボル期間 とシンボル期間の間の任意の期間とすることにより、シンボルの信号波形の劣化を抑 制すること力 Sできる。
[0036] ガードインターバル信号 26は、タイミング信号発生器 25に入力される。ガードインタ 一バル信号 26は有効シンボル期間 S26とガードインターバル期間 G26を有する。有 効シンボル期間 S26とガードインターバル期間 G26を加えた、（S26 + G26)がシン ボル期間として定義することができる。なお、シンボル期間は、 1回の変調で送信でき る 1ビット或いは複数ビットのデータの期間である。
[0037] また、タイミング信号発生器 25は、フィルタ 12からの出力信号を受けて、この出力 信号のガードインターバル期間 G26から所定期間の前に間欠動作部 13の電源をォ ンさせ、間欠動作部 13がフィルタ 12を制御してから間欠動作部 13の電源をオフさせ るようにしても良レ、。これにより、間欠動作部 13の低消費電力化が図れる。
[0038] また、外部から入力されるガードインターバル信号 26のガードインターバル期間 G2 6を検知し、そのガードインターバル期間 G26に同期させて、デジタルデータをレジ スタ 23で保持し、 DAC24で制御電圧をフィルタ 12に入力するようにしても良レ、。こ れにより、間欠動作部 13がオフの期間 130L1 , 130L2もフィルタ 12に制御信号を 供給すること力 Sできる。
[0039] 次に間欠動作部 13がオフ状態のときについて説明する。フィルタ 12の制御電圧を 切換えた後、間欠動作部 13はオフ状態になる。オフさせる期間についてはタイミング 信号発生器 25により以下のように決定する。現在の DAC24に入力されているデジタ ルデータと 1つ前のデジタルデータから基準フィルタ 14の制御電圧の変化量 Δ VIま たは Δ V2を算出する。その変化量が大きければオフ期間 130L1または 130L2を短 くし、小さければオフ期間 130L1または 130L2を長く設定する。図 2には一例として 、 AVIが AV2よりも大きぐオフ期間 130L1が 130L2よりも短いものを例示した。制 御電圧の変化量からオフ期間を導出する方法の一例としては、制御電圧の変化量に 対するオフ期間の設定テーブルを用意しておくことで実施することができる。
[0040] このように、タイミング信号発生器 25が間欠動作部 13からの制御信号に基づいて、 間欠動作部 13の電源をオン Ζオフするタイミング信号を生成することにより、間欠動 作部 13の消費電力を低く抑えることができる。
[0041] また、間欠動作部 13が、オン期間 130Hの間に SH回路 20に保持された制御電圧 をオフ期間 130L1、 130L2においても保持しておくことにより、次回の動作期間の初 期電圧として使用する。こうした構成により収束期間 142, 144を短縮することができ 、間欠動作部 13の動作時間の短縮化が図れる。
[0042] また、制御電圧をアナログ値として保持する SH回路 20をローパスフィルタと基準フ ィルタの間に構成しているため、周波数調整回路 18がオンしているときには制御電 圧力 SH回路 20をそのまま通過する。このため、間欠動作部 13が、オフするときに はオフする前の制御電圧が保持されようになる。これにより、オン動作の再開時にォ フする前の制御電圧から負帰還がかかり、収束期間を短縮することができる。
[0043] (実施の形態 2)
図 3は本発明の実施の形態 2にかかるフィルタとその周波数調整回路が内蔵された 受信装置のブロック図である。
[0044] 実施の形態 2にかかる受信装置 300は、実施の形態 1 (図 1に示す）と、ほぼ同様の 回路構成と回路動作を行う。まず、 gm_Cフィルタで構成されたフィルタ 12を有する 。フィルタ 12には入力信号が入力される入力端子 12aと、その入力信号の周波数特 性が調整された出力信号が取り出される出力端子 12bを有する。また、入力端子 12 aに入力される入力信号の周波数特性を調整するための制御端子 12cを有する。制 御端子 12cには後述の周波数調整回路 18に内蔵された DAC24から制御電圧が入 力される。
[0045] また、受信装置 300は、間欠動作部 13が内蔵された周波数調整回路 18を有する。
間欠動作部 13は、入力端子 19、基準フィルタ 14、乗算回路 16、ローパスフィルタ 1 7及び ADC (アナログデジタルコンバータ） 21を有する。また、周波数調整回路 18は 、実施の形態 1と同様に、間欠動作部 13のほかに、 SH回路 20、レジスタ 23、 DAC ( デジタルアナログコンバータ） 24を有する。
[0046] SH回路 20からは基準フィルタ制御電圧 140、 DAC24からはフィルタ制御電圧 24 0が各別に取り出される。
[0047] さらに、受信装置 300はタイミング信号発生器 25を有する。タイミング信号発生器 2 5の入力側には、外部からのガードインターバル信号 26及び基準クロック信号 15が 入力端子 19及び信号接続線 26aを介して各別に入力される。タイミング信号発生器 25の出力側からは、間欠動作部 13を制御する間欠動作部制御信号 130が出力さ れる。
[0048] 図 4は、図 3に示した周波数調整回路 18の動作タイミングチャートである。間欠動作 部制御信号 130はタイミング信号発生器 25から出力され、間欠動作部 13のオン、ォ フ制御を行う。間欠動作部制御信号 130のオン期間 130H (Hiレベル)で間欠動作 部 13はオンし、オフ期間 130Ll (Loレベル）， 130L2 (Loレベル）でオフする。
[0049] 前にも述べたように、基準フィルタ制御電圧 140は SH回路 20から出力される。基 準フィルタ制御電圧 140は基準フィルタ 14及び ADC21の動作を制御する。間欠動 作部 13がオンの状態、すなわち、間欠動作部制御信号 130のオン期間 130Hにお かれたときに基準フィルタ制御電圧 140は、所定の収束期間 142, 144において、収 束し、一定期間 TCが経過した後、所定電圧レベル 146または 148が SH回路 20で 保持される。また、一定期間 TCにおいて、 ADC21がアナログデータをデジタルデー タに変換する動作を行う。一定期間 TCの大きさは、ガードインターバル期間 G26に 依存する。
[0050] フィルタ制御電圧 240は、 DAC24から取り出され、フィルタ 12を制御するために、 フィルタ 12の制御端子 12cに入力される。 DAC24に入力されたデジタルデータとそ の 1つ前のデジタルデータから基準フィルタ 14の制御電圧の変化量 Δ VI、 AV2を 算出し、その変化 Δ νΐが大きければオフ期間 130L1または 130L21を短くし、制御 電圧の変化量 Δ ν2が小さければオフ期間 130L1または 130L2を前の値よりも長く なるように設定する。なお、図 4には一例として、 A V1が A V2よりも大きぐオフ期間 130L1力 30L2よりも短レ、ものを例示した。
[0051] 実施の形態 2は、基準クロック信号 15がタイミング信号発生器 25に入力される点で 、図 1に示した実施の形態 1とは相違する。
[0052] さて、実施の形態 2においても、実施の形態 1と同様に、フィルタ 12を制御するタイ ミングは、地上波デジタル放送などで採用されてレ、るガードインターバル期間 G26を 利用する。このガードインターバル期間は、本願発明において、「任意の時間間隔」と して定義される。この「任意の時間間隔」は、一定であっても良いし、可変されるもの であっても良い。こうした構成のいずれかを一方を採用すれば、フィルタ 12の周波数 特性を制御するための信号を切り換えるタイミングを、例えばガードインターバル期 間 G26など、シンボル期間とシンボル期間の間の任意の期間とすることにより、シン ボルの信号波形の劣化を抑制することができる。
[0053] ガードインターバル信号 26は、タイミング信号発生器 25に入力される。ガードインタ 一バル信号 26は有効シンボル期間 S26とガードインターバル期間 G26を有する。有 効シンボル期間 S26とガードインターバル期間 G26を加えた、（S26 + G26)がシン ボル期間として定義することができる。なお、シンボル期間は、 1回の変調で送信でき る 1ビット或いは複数ビットのデータの期間である。
[0054] また、タイミング信号発生器 25は、フィルタ 12からの出力信号を受けて、この出力 信号のガードインターバル期間 G26から所定期間の前に間欠動作部 13の電源をォ ンさせ、間欠動作部 13がフィルタ 12を制御してから間欠動作部 13の電源をオフさせ るようにしても良レ、。これにより、間欠動作部 13の低消費電力化が図れる。
[0055] また、外部から入力されるガードインターバル信号 26のガードインターバル期間 G2 6を検知し、そのガードインターバル期間 G26に同期させて、デジタルデータをレジ スタ 23で保持し、 DAC24で制御電圧をフィルタ 12に入力するようにしても良レ、。こ れにより、間欠動作部 13がオフの期間 130L1 , 130L2に置かれたときでも、フィルタ 12に制御信号を供給することができる。
[0056] 次に、間欠動作部 13がオフ状態のときについて図 4のタイミングチャートを用いて 説明する。フィルタ 12の制御電圧、すなわち、フィルタ制御電圧 240が切り換えられ た後、間欠動作部 13はオフ状態になる。オフさせる期間 130L1 , 130L2については タイミング信号発生器 25により以下のように決定する。タイミング信号発生器 25は、 基準クロック信号 15の立ち上がり TRまたは立ち下がり TFをカウントし、予め設定して おいた任意のカウント数 Nに達すると間欠動作部 13がオン状態へ移行するようにし ておく。なお、任意のカウント数 Nは固定値でも良いし、擬似ランダムのような可変値 でも良い。それらの構成により効果は、固定値の場合は回路規模および消費電力を 比較的小さくでき、可変値の場合は切り換えタイミングが非周期的になるため、フィル タの特性が周期的に変動する事によるノイズの発生を抑えることができる。
[0057] (実施の形態 3)
実施の形態 3を、図面を参照しながら説明する。なお、実施の形態 1及び実施の形 態 2と類似した回路構成が多ぐ重複するがひととおり説明すると次のとおりである。
[0058] 図 5に示した実施の形態 3にかかる受信装置 500は、実施の形態 1 (図 1に示す）と 同様に gm_Cフィルタで構成されたフィルタ 12を有する。フィルタ 12には入力信号 が入力される入力端子 12aと、その入力信号の周波数特性が調整された出力信号 が取り出される出力端子 12bを有する。また、入力端子 12aに入力される入力信号の 周波数特性を調整するための制御端子 12cを有する。制御端子 12cには後述の DA C24から制御電圧が入力される。
[0059] また、受信装置 500は、間欠動作部 13が内蔵された周波数調整回路 18を有する。
間欠動作部 13は、入力端子 19、基準フィルタ 14、乗算回路 16、ローパスフィルタ 1 7及び ADC (アナログデジタルコンバータ） 21を有する。また、周波数調整回路 18は 、実施の形態 1， 2と同様に、間欠動作部 13のほかに、 SH回路 20、レジスタ 23、 DA C (デジタルアナログコンバータ） 24を有する。
[0060] さらに、受信装置 500は、タイミング信号発生器 25を有する。タイミング信号発生器 25の入力側には、受信状態信号 27が入力されている。タイミング信号発生器 25の 出力側からは、間欠動作部 13を制御する間欠動作部制御信号 130が出力される。
[0061] 受信状態信号 27は受信期間 R27と非受信期間 F27を有する。時分割で送信され る信号を受信する場合、受信装置 500の後段に配置される復調処理部が、フィルタ 1 2の出力端子 12bから出力される信号を用いて、受信期間 R27と非受信期間 F27が Hiレベルと Loレベルで表された信号を生成する。たとえば、地上波デジタル放送の 規格の一つである DVB— Hは受信信号内に次の信号が送信される時間情報を有し ているため、それをもとに受信状態信号 27を生成することができる。
[0062] 図 6は図 5に示した周波数調整回路 18のタイミングチャートである。間欠動作部制 御信号 130は前にも述べたように、タイミング信号発生器 25から出力され、間欠動作 部 13のオン、オフの動作制御を行う。間欠動作部 13は、間欠動作部制御信号のォ ン期間 130H (Hiレベル）でオンし、オフ期間 130Ll (Loレベル）， 130L2 (Loレべ ノレ）でオフする。
[0063] 基準フィルタ制御電圧 140は SH回路 20から出力される。基準フィルタ制御電圧 1 40は基準フィルタ 14及び ADC21の動作を制御する。間欠動作部 13がオン状態、 すなわち、オン期間 130Hのときに基準フィルタ制御電圧 140は収束期間 142, 144 において、収束し、一定期間 TCが経過した後、所定電圧レベル 146または 148が S H回路 20で保持される。また、一定期間 TCにおいて、 ADC21がアナログデータを デジタルデータに変換する動作を行う。一定期間 TCの大きさは、ガードインターバル 期間 G26に依存する。
[0064] SH回路 20から取り出された基準フィルタ制御電圧 140は、 ADC21 (アナログデジ タルコンバータ） 21でデジタルデータに変換される。デジタルデータはレジスタ 23で 保持され、 DAC24に入力される。 DAC24から取り出されたフィルタ制御電圧 240に よってフィルタ 12を制御する。
[0065] 実施の形態 3にかかるタイミング信号発生器 25は、レジスタ 23に保持した複数のデ ジタルデータと受信期間を示す外部からの受信状態信号 27から、間欠動作部 13と レジスタ 23を制御する信号を生成する点で実施の形態 1 , 2と相違する。
[0066] 間欠動作部制御信号 130はタイミング信号発生器 25から出力され、間欠動作部 1 3のオン、オフ制御を行う。間欠動作部制御信号 130のオン期間 130H (Hiレベル） で間欠動作部 13はオンし、オフ期間 130Ll (Loレベル）， 130L2 (Loレベル）でォ フする。
[0067] 基準フィルタ制御電圧 140は SH回路 20から出力される。基準フィルタ制御電圧 1 40は基準フィルタ 14及び ADC21の動作を制御する。間欠動作部 13がオン状態、 すなわち、間欠動作部制御信号 130のオン期間 130Hのときに、基準フィルタ制御 電圧 140は収束期間 142, 144において、収束し、一定期間 TCが経過した後、所定 の電圧レベル 146または 148が SH回路 20で保持される。また、一定期間 TCにおい て、 ADC21がアナログデータをデジタルデータに変換する動作を行う。一定期間 T Cの大きさは、ガードインターバル期間 G26に依存する。
[0068] フィルタ制御電圧 240は、 DAC24から取り出され、フィルタ 12を制御するために、 フィルタ 12の制御端子 12に入力される。
[0069] DAC24に入力されたデジタルデータとその 1つ前のデジタルデータから基準フィ ルタ 14の制御電圧の変化量 AV3、 AV4を算出し、その変化量 A V3が大きければ オフ期間 130L1を短くし、その変化量 A V3が小さければオフ期間 130L1を長く設 定する。また、基準フィルタ 14の制御電圧の変化量 AV4も同様に考えることができ、 その変化量 A V4が大きければオフ期間 130L2を短くし、その変化量 A V4が小さけ ればオフ期間 130L2を長く設定する。なお、制御電圧の変化量からオフ期間 130L 1 , 130L2を導出する方法の一例としては、たとえば制御電圧の変化量に対するォ フ期間の相関関係を表した設定テーブルを用意しておくことで実施することができる
[0070] 次に、周波数調整回路 18の動作を図 6のタイミングチャートを用いて説明する。 DA C24でデジタルデータをアナログ値に変換するタイミングは、データを受信してレ、な い期間、すなわち、非受信期間 TOFFを利用する。
[0071] 受信期間 TONか非受信期間 TOFFを示す外部からの受信状態信号 27を検知し 、デジタルデータをレジスタ 23で保持し、そのデジタルデータをデジタルアナログコ ンバータ 24で制御電圧に変換し、フィルタ 12に入力する。これにより、フィルタ 12の 周波数特性を制御するための信号を切り換えるタイミングを、例えば非受信期間 T〇 FFなど、シンボル期間とシンボル期間の間の任意の時間間隔内とすることにより、シ ンボルの信号波形の劣化を抑制することができる。
[0072] (実施の形態 4)
実施の形態 4を、図面を参照しながら説明する。なお、図 7は本発明の実施の形態 4にかかるフィルタとその周波数調整回路が内蔵された受信装置のブロック図である
[0073] 実施の形態 4にかかる受信装置 700は、フィルタ 12及び周波数調整回路 35を有 する。
[0074] フィルタ 12は、 gm—Cフィルタで構成されている。フィルタ 12は入力信号が入力さ れる入力端子 12aと、その入力信号の周波数特性が調整された出力信号が取り出さ れる出力端子 12bを有する。また、周波数調整回路 35から、周波数特性を調整する ための制御電圧が入力される制御端子 12cを有する。制御端子 12cには周波数特 性を調整するための制御電圧が後述のレジスタ 23から入力される。
[0075] 周波数調整回路 35は間欠動作部 34を有する。間欠動作部 34は、入力端子 19、 基準フィルタ 14、 EX 〇R回路 31、計測回路 32及びデコーダ 33を有する。
[0076] 間欠動作部 34は入力端子 19に入力される基準クロック信号 15を位相シフトする基 準フィルタ 14と、その位相シフトされた信号と基準クロック信号との排他的論理和され た信号を出力する EXOR回路 31を有する。ま EXOR回路 31は基準フィルタ 14に接 続された第 1の入力端子 31aと、入力端子 19に直接接続された第 2の入力端子 31b を有する。
[0077] また、 EXOR回路 31から取り出された出力信号のデューティー比を計測する計測 回路 32と、その計測結果からフィルタ 12を制御するための制御信号に変換するデコ ーダ 33と、デコーダ 33からの制御信号をデジタルデータとして保持するレジスタ 23と 、レジスタ 23に保持した複数のデジタルデータと受信期間を示す外部からのガードィ ンターバル信号 26から、間欠動作部 34とレジスタ 23を制御するタイミング信号を生 成するタイミング信号発生器 25から構成されている。なお、一般にデューティー比と は、デジタル信号において、 Hiレベルの出力信号期間と、 Loレベルの出力信号期 間との比を言う。
[0078] さらに周波数調整回路 35はレジスタ 23及びタイミング信号発生器 25を有する。タイ ミング信号発生器 25には実施の形態 1、 2で述べたガードインターバル信号 26が入 力される。
[0079] 図 8は、図 7に示した受信装置 700の動作タイミングチャートである。間欠動作部制 御信号 340は、タイミング信号発生器 26から出力される。間欠動作部制御信号 340 のオン、オフに追随して間欠動作部 34の動作が制御される。間欠動作部 34は、間 欠動作部制御信号 130のオン期間 130H (Hiレベル）でオンし、オフ期間 130L (Lo レベル）でオフする。
[0080] フィルタ制御信号 230は、たとえばフィルタ 12が抵抗値を切り換えて周波数特性を 変化させるような回路において、抵抗値の違う複数個の抵抗の中から所望の抵抗を 選択するための信号である。設定できる抵抗値が 64階調とすると、図 8のフィルタ制 卸信号 230のィ直 232、 234は 0〜63の値になる。フイノレタ 12に人力されたフイノレタ制 御信号とその 1つ前のフィルタ制御信号からフィルタ制御信号 230の変化量 A D1、 A D2を算出し、その変化量 A D1が大きければオフ期間 340L1を短くし、その変化 量 A Dlが小さければオフ期間 340L1を長く設定する。また、フィルタ制御信号 230 の変化量 D2も同様に考えることができ、その変化量 A D2が大きければオフ期間 34 0L2を短くし、その変化量 A D2が小さければオフ期間 340L2を長く設定する。なお 、フィルタ制御信号の変化量からオフ期間 340L1、 340L2を導出する方法の一例と しては、たとえばフィルタ制御信号の変化量に対するオフ期間の相関関係を表した 設定テーブルを用意しておくことで実施することができる。また、抵抗を切り換える構 成を例に挙げたがコンデンサの容量値またはコイルのインダクタンス値を切り換える 場合も同様に考えることができる。
[0081] 周波数調整回路 35の動作を図 8のタイミングチャートを用いて説明する。間欠動作 部制御信号 340によって、間欠動作部 34の動作状態を切換えられる。間欠動作部 3 4がオン状態にある時、基準フィルタ 14にて位相シフトされた信号と入力端子 19から の基準クロック信号 15との排他的論理和を行った出力信号のデューティー比を計測 する。 EXOR回路 31の出力信号のデューティー比は基準フィルタ 14に内蔵された 抵抗とコンデンサの積と、基準クロック信号 15で決まる。このため、基準クロック信号 1 5が一定であれば、デューティー比を監視することによって抵抗とコンデンサの積の 変動量を把握することから分かる。そして、予めデューティー比に対する抵抗または コンデンサの補正値をテーブルとして用意しておけば、デューティー比の大きさに対 応する補正値をフィルタ 12に反映させる事により、フィルタ 12の周波数特性を調整 すること力 Sできる。
[0082] このように、デコーダ 33は出力信号のデューティー比からフィルタ 12の制御信号を 生成する。フィルタ 12を制御するタイミングは、地上波デジタル放送などで採用され ているガードインターバル期間 G26を利用する。ガードインターバル期間 G26は、本 願明細書でいう「任意の時間間隔」として定義される。なお、この「任意の時間間隔」 は、一定であっても良いし、可変されるものであっても良い。これらのいずれ力 1つに よって、フィルタ 12の周波数特性を制御するための信号を切り換えるタイミングを、例 えばガードインターバル期間 G26など、シンボル期間とシンボル期間の間の任意の 時間間隔内とすることにより、シンボルの信号波形の劣化を抑制することができる。
[0083] フィルタ制御信号 230は、たとえばフィルタ 12が抵抗値を切り換えて周波数特性を 変化させるような回路において、抵抗値の違う複数個の抵抗の中から所望の抵抗を 選択するための信号である。設定できる抵抗値が 64階調とすると、図 8のフィルタ制 御信号 230の値 232、 234は 0〜63の値になる。フィルタ 12に入力されたフィルタ制 御信号とその 1つ前のフィルタ制御信号からフィルタ制御信号 230の変化量 A D1、 △ D2を算出し、その変化量 A Dlが大きければオフ期間 340L1を短くし、その変化 量 A Dlが小さければオフ期間 340L1を長く設定する。また、フィルタ制御信号 230 の変化量 D2も同様に考えることができ、その変化量 A D2が大きければオフ期間 34 0L2を短くし、その変化量 A D2が小さければオフ期間 340L2を長く設定する。なお 、フィルタ制御信号の変化量からオフ期間 340L1、 340L2を導出する方法の一例と しては、たとえばフィルタ制御信号の変化量に対するオフ期間の相関関係を表した 設定テーブルを用意しておくことで実施することができる。また、抵抗を切り換える構 成を例に挙げたがコンデンサの容量値またはコイルのインダクタンス値を切り換える 場合も同様に考えることができる。
[0084] 図 8に示した、ガードインターバル信号 26は、実施の形態 1 (図 2)、実施の形態 2 ( 図 4)で採用したものと同じである。すなわち、ガードインターバル信号 26は、タイミン グ信号発生器 25に入力される。ガードインターバル信号 26は有効シンボル期間 S2 6とガードインターバル期間 G26を有する。有効シンボル期間 S26とガードインター バル期間 G26を加えた、 （S26 + G26)がシンボル期間として定義することができる。 なお、シンボル期間は、 1回の変調で送信できる 1ビット或いは複数ビットのデータの 期間である。
[0085] また、タイミング信号発生器 25は、フィルタ 12からの出力信号を受けて、この出力 信号のガードインターバル期間から所定期間の前に間欠動作部 13の電源をオンさ せ、間欠動作部 13がフィルタ 12を制御してから間欠動作部 13の電源をオフさせるよ うにしても良い。これにより、間欠動作部 13の低消費電力化が図れる。
[0086] また、外部から入力されるガードインターバル信号 26のガードインターバル期間 G2 6を検知し、そのガードインターバル期間 G26に同期させて、デジタルデータをレジ スタ 23で保持し、 DAC24で制御電圧をフィルタ 12に入力するようにしても良レ、。こ れにより、間欠動作部 13がオフの期間も、フィルタ 12に制御信号を供給することがで きる。
産業上の利用可能性
[0087] 本発明にかかるフィルタ周波数調整回路が内蔵された受信装置は、シンボルの信 号波形の劣化を抑制することができるという格別の効果を有し、地上波デジタル放送 を受信する携帯端末や車載用テレビなどの電子機器に有用であるので、その産業上 の利用可能性は高い。

Claims

請求の範囲
[1] 任意の時間間隔ごとにシンボルを有する出力信号を送出するフィルタと、前記フィル タからの前記出力信号に基づいて、前記フィルタを間欠的に前記時間間隔において 制御する間欠動作部を有する受信装置。
[2] 前記フィルタからの前記出力信号における前記任意の時間間隔に基づいて、前記 間欠動作部の電源をオン Zオフするタイミング信号を生成するタイミング信号発生器 を有する請求項 1に記載の受信装置。
[3] 前記タイミング信号発生器は、前記間欠動作部からの制御信号に基づいて、前記間 欠動作部の電源をオン/オフするタイミング信号を生成する請求項 2に記載の受信 装置。
[4] 前記タイミング信号発生器は、前記間欠動作部からの制御信号の信号強度に基づ いて、前記間欠動作部の電源をオン/オフするタイミング信号を生成する請求項 2に 記載の受信装置。
[5] 前記タイミング信号発生器は、前記間欠動作部からの制御信号及び前記間欠動作 部の電源のオフ期間に基づいて、前記間欠動作部の電源をオン/オフするタイミン グ信号を生成する請求項 3または請求項 4に記載の受信装置。
[6] 前記間欠動作部からの制御信号を保持するレジスタを有し、前記フィルタは、前記レ ジスタが保持した前記制御信号に基づレ、て制御される請求項 1に記載の受信装置。
[7] 前記タイミング信号発生器は、前記出力信号における前記任意の時間間隔の他に 基準クロックに基づいて、前記間欠動作部の電源をオン/オフするタイミング信号を 生成する請求項 1に記載の受信装置。
[8] 基準クロック信号に位相差を設定する基準フィルタと、前記基準フィルタの出力信号 と前記基準クロック信号とを乗算する乗算回路と、前記乗算回路の出力に接続した口 一パスフィルタとからなり、前記ローパスフィルタの出力電圧を基準フィルタのカットォ フ周波数が一定になるように基準フィルタへ負帰還をかけた周波数調整回路であつ て、前記ローパスフィルタからの出力電圧を一定期間保持するサンプルホールド回 路と、前記サンプルホールド回路の出力電圧をデジタルデータに変換するアナログ デジタルコンバータと、前記デジタルデータをアナログ調整値に変換するデジタルァ ナログコンバータと、変換したデジタルデータを保持するレジスタとを有し、前記レジ スタが保持した前記デジタルデータに基づいて、前記周波数調整回路を間欠的に 動作させることを特徴とする周波数調整回路。
[9] 基準クロック信号に位相差を設定する基準フィルタと、前記基準フィルタの出力信号 と前記基準クロック信号との排他的論理和を出力する EXOR回路と、前記 EXOR回 路の出力信号のデューティー比を計測する計測回路とからなり、前記計測回路の出 力信号をフィルタの制御信号に使用する周波数調整回路であって、前記計測回路 の出力信号をデジタルデータとして保持するレジスタを有し、前記周波数調整回路を 間欠的に動作させることを特徴とする周波数調整回路。
[10] 請求項 1に記載の受信装置を搭載した電子機器。
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