WO2006070652A1

WO2006070652A1 - 半導体装置およびその製造方法と、配線基板およびその製造方法と、半導体パッケージ並びに電子機器

Info

Publication number: WO2006070652A1
Application number: PCT/JP2005/023451
Authority: WO
Inventors: Yoshimichi Sogawa; Takao Yamazaki; Ichirou Hazeyama; Sakae Kitajou; Nobuaki Takahashi
Original assignee: NEC Electronics Corp; NEC Corp
Current assignee: NEC Electronics Corp; NEC Corp
Priority date: 2004-12-27
Filing date: 2005-12-21
Publication date: 2006-07-06
Anticipated expiration: 2007-06-27
Also published as: US20080224271A1; JPWO2006070652A1; US20130234295A1

Abstract

　両面に端子パッド２ａ，２ｂを有する半導体基板１の両面を覆うようにパッシベーション膜３ａ，３ｂが形成されている。このパッシベーション膜３ａ，３ｂの、端子パッド２ａ，２ｂと重なる位置に、開口部３ｃ，３ｄが設けられている。開口部３ｃ，３ｄの内側に、端子パッド２ａと半導体基板１と端子パッド２ｂを貫通する貫通孔９が形成されている。貫通孔９の内面に、ＳｉＯ２、ＳｉＮ、またはＳｉＯ等からなる絶縁層４が形成されている。絶縁層４と、開口部３ｃ，３ｄ内の端子パッド２ａ，２ｂとを覆うように、導電性接着剤からなるバッファ層５が形成されている。さらに、電解めっきまたは無電解めっき等により、バッファ層５上に、金属膜からなる導電層６が形成されている。

Description

明細書

半導体装置およびその製造方法と、配線基板およびその製造方法と、半導体パッケージ並びに電子機器

技術分野

[0001] 本発明は、貫通ビアが設けられた半導体装置およびその製造方法と、貫通ビアが設けられた配線基板およびその製造方法と、これらの半導体装置および配線基板のうちの少なくとも一方を備えた半導体パッケージ、並びにこの半導体パッケージを備えた電子機器に関する。

背景技術

[0002] 電子機器の高性能化に伴い、半導体装置の高密度化への要求が高まっている。この要求に対応するために、近年では、 1つのパッケージ内に複数の半導体チップを収容することにより実装密度を高めた半導体パッケージ、いわゆるマルチチップパッケージの開発が盛んに行われている。このマルチチップパッケージの中でも、特に、複数の半導体チップを厚さ方向に積層したスタック型のマルチチップパッケージは、半導体装置の高機能化および小型化の両方を実現することができるため、広く使用されている。また、このスタック型のマルチチップパッケージをさらに高機能化すると共に小型化するために、半導体チップに貫通ビアを形成し、この貫通ビアにより、一つの半導体チップの表面電極と他の半導体チップの裏面電極とを相互に接続して、半導体チップ同士を 3次元的に接続した構造の半導体パッケージが開発されている (例えば、特開 2001— 60654号公報および特開 2000— 260934号公報を参照）。

[0003] 図 1は特開 2001— 60654号公報に記載された従来の半導体パッケージの構造を示す断面図である。図 1に示されている半導体パッケージ 100は、半導体基板 101 の表面上に、トランジスタ、抵抗、およびコンデンサ等により構成された素子（図示せず）と、電極部 102とが形成されている複数個の半導体装置 105が、各電極部 102 が互いに位置合わせされて積層された構成である。これらの半導体装置 105の半導体基板 101には、電極部 102の下面に達する貫通孔 106が形成されている。半導体基板 101の裏面、即ち、素子が形成されていない側の面と、貫通孔 106の内面には、二酸ィ匕シリコン等力もなる絶縁層 104が形成されている。各貫通孔 106にはそれぞれ導電材 103が充填されて、貫通ビアが形成されている。そして、この貫通ビアが形成された複数の半導体装置 105を積層し、加熱および加圧することにより、上下方向に隣接する半導体装置 105が接続されている。

[0004] 通常、貫通孔 106に充填される導電材 103として、はんだや導電性接着剤等が使用されている。導電材 103としてはんだを使用すると、貫通ビア内の電気抵抗を小さくすることができると共に、大きな接合力が得られる。また、導電材 103として導電性接着剤を使用する場合は、加熱が不要になるため、工程を簡略ィ匕することができると共に、熱によるダメージを避けることができる。半導体パッケージ 100をこのような構造にすることにより、ワイヤを使用せずに各半導体チップを電気的に接続することができるため、従来の方法に比べて小型化、薄型化、および高周波数ィヒすることができる。

[0005] また、特開 2001— 60654号公報には、予め貫通ビアが設けられた複数の半導体装置が積層されるのではなぐ複数の半導体装置が積層された後に貫通ビアが設けられた半導体パッケージも開示されている。図 2および図 3は、特開 2001 -60654 号公報に記載されている、他の従来の半導体パッケージ 110, 120の構造を示す断面図である。図 2に示されて、る半導体パッケージ 110は以下のように製造される。先ず、複数の半導体装置 115を、それらの表面に形成された各電極部 112の位置がそれぞれ重なるように積層する。その後、レーザ等を使用して、半導体基板 111および電極部 112を貫通する貫通孔 116を形成する。そして、貫通孔 116の、半導体基板 111に形成された部分の内面に絶縁層 114を形成した後、貫通孔 116の内面全体に蒸着またはめつき等によって金属膜 113を形成する。こうして、複数の半導体装置 115を電気的に接続させる。

[0006] また、図 3に示す半導体パッケージ 120は以下のように製造される。 2つの半導体装置 125の裏面を対向させて積層する。これらの半導体基板 121および電極部 122 を貫通する貫通孔 126を形成した後、この貫通孔 126の、半導体基板 121に形成された部分に絶縁層 124を形成する。さらに、この貫通孔 126の内面全体に金属膜 12 3を形成する。こうして、 2つの半導体装置 125を電気的に相互に接続させる。 [0007] 図 2および図 3に示されている構造の半導体パッケージ 110, 120は、複数の半導体装置に一括して貫通ビアを形成することができるため、積層数が増カロした場合にも工程を簡略化できる。

[0008] さらに、特開 2001— 60654号公報には、貫通孔内に導電材として導電性接着剤が充填された構成の貫通ビアを有する半導体装置も開示されている。図 4は特開 20 01— 60654号公報に記載された、他の従来の半導体パッケージ 130の構造を示す断面図である。図 4に示されている半導体パッケージ 130は以下のように製造される。先ず、半導体基板 131の表面に素子形成部（図示せず)を覆うようにパッシベーシヨン膜 137が形成されている複数の半導体装置 135を積層する。そして、それらの半導体基板 131および電極部 132を貫通する貫通孔 136を形成する。貫通孔 136の、半導体基板 131に設けられた部分の内面にのみ絶縁層 134を形成した後、貫通孔 1 36内に導電性接着剤 133を充填する。こうして、各半導体装置 135を電気的に接続させる。

[0009] 貫通ビアを形成する方法としては、上述した方法以外に、貫通孔の内面に CVD (C hemical Vapor Deposition:化学気相成長）法またはスパッタリング法等によって、密着性が優れたシード層を形成した後、電解めつきにより貫通孔の内部に金属等の導電材料を充填する方法もある。

[0010] し力しながら、前述した従来の技術には以下に記す問題点がある。例えば、貫通孔内に導電性接着剤が充填された貫通ビアの場合、導電性接着剤中に榭脂が相当量含有されているため、金属膜に比べて電気抵抗が極めて大きぐ低抵抗化することが困難であるという問題点がある。また、導電性接着剤は硬化時に硬化収縮するため、厚膜ィ匕し 1 、貫通孔内の全体に充填することが困難であるという問題点もある。

[0011] CVD法またはスパッタ法と電解めつきとを組み合わせた方法によると、密着性の良い導電膜を貫通孔の内面に形成することができる。しかし、 CVD法およびスパッタ法には高価な設備が必要であるため、低コストで貫通ビアを形成することができないという問題点がある。

[0012] 一方、無電解めつき法は高価な設備を使用しないため、貫通孔の内面に低コストで導電層を形成できるという特徴がある。しかし、この方法は、 CVD法およびスパッタ法等の成膜方法に比べて、密着性に優れた導電膜を形成することができず、接続の信頼性が極めて悪いという問題点がある。特に、半導体チップに形成された貫通ビアは、貫通孔の内面に形成された薄い絶縁層の上に、膜厚が比較的厚い導電層が形成された構成であるため、膜自体の残留応力と、半導体基板と導電層との間の熱膨張率差に起因する熱応力とによって、導電層が剥離しやすいという問題点がある。発明の開示

[0013] 本発明は、前記した問題点に鑑みて、貫通孔の内面に形成された導電層が剥離しにくく信頼性が高、半導体装置およびその製造方法、配線基板およびその製造方法、半導体パッケージ並びに電子機器を提供することを目的とする。

[0014] 本発明の半導体装置は、半導体基板と、半導体基板の表面に形成された第 1の端子パッドと、第 1の端子パッドおよび半導体基板を、それらの厚さ方向に貫通する貫通孔と、貫通孔の内面から半導体基板の表面に至るように形成された、榭脂からなるバッファ層と、バッファ層を覆うように形成された導電層と、を有することを特徴とする。

[0015] 本発明の配線基板は、配線基板本体と、配線基板本体の表面に形成された第 1の端子パッドと、第 1の端子パッドおよび配線基板本体を、それらの厚さ方向に貫通する貫通孔と、貫通孔の内面力配線基板本体の表面に至るように形成された、榭脂力もなるノッファ層と、バッファ層を覆うように形成された導電層と、を有することを特徴とする。

[0016] このような構成の、本発明の半導体装置または配線基板によると、絶縁層と導電層との間に、榭脂からなるバッファ層が形成されているため、半導体基板または配線基板本体と導電層との間の熱膨張率の差に起因する熱応力と、導電層形成時の残留応力とによる導電層の剥離を抑制することができ、それによつて信頼性が向上する。

[0017] これらの構成において、ノッファ層は、金属フィラーを含有する導電性榭脂からなり、導電層と第 1の端子パッドの間にバッファ層が介在して、導電層と第 1の端子パッドはバッファ層により導通していてもよい。これにより、ノッファ層と、貫通孔の内面および導電層との密着性が高まり、導電層の剥離を抑制する効果が向上する。また、導電層はバッファ層上力第 1の端子パッドまで延びており、導電層と第 1の端子パッドは直接接触していてもよい。これにより、貫通孔内部の抵抗値を下げることができる。さら〖こ、導電層は、金属フィラーと同じ金属、またはその金属を含む合金により形成されていてもよい。さらにまた、金属フイラ一は、無電解めつきの還元剤に対して触媒活性がある材料を含んでいてもよい。これにより、導電層とバッファ層との密着性がより向上する。さらにまた、金属フィラーの粒径を 1 μ m以下にすることもできる。これにより、貫通孔の直径が小さい場合でも、容易にバッファ層を形成することができる。

[0018] あるいは、ノッファ層は絶縁性を有し、導電層はバッファ層上力も第 1の端子パッドまで延びており、導電層と第 1の端子パッドは直接接触していてもよい。これにより、ノッファ層として、一般的な榭脂を使用することができるため、材料選択の幅が広がると共に、低コストィ匕することができる。ノッファ層の導電層側の表面に凹凸が形成されていることが望ましい。これにより、ノッファ層と導電層との密着性を向上させることができる。

[0019] この半導体装置または配線基板においては、バッファ層と貫通孔の内面との間に、貫通孔の内面に形成された絶縁層が介在していてもよい。また、半導体基板または配線基板本体の裏面の、第 1の端子パッドと整合する位置に、第 2の端子パッドが形成されている場合、貫通孔は、第 1の端子パッドと、半導体基板または配線基板本体と、第 2の端子パッドとを貫通するように形成され、ノッファ層は、貫通孔の内面から配線基板本体または配線基板本体の表裏両面に至るように形成されてもょヽ。すなわち、ノッファ層は、第 1の端子パッドの少なくとも一部と第 2の端子パッドの少なくとも一部と絶縁層を覆うように形成されていてもよい。このとき、導電層はバッファ層上力第 2の端子パッドまで延びており、導電層と第 2の端子パッドは直接接触していてもよい。これにより、貫通孔内部を低抵抗ィ匕することができる。

[0020] さらに、ノッファ層を形成する榭脂の弾性率が lGPa以下であると、熱応力および残留応力による導電層の剥離が大幅に抑制され、信頼性をより向上させることができる。さらにまた、導電層が管状に形成されていてもよい。これにより、製造時間を短縮し、低コスト化することができる。

[0021] 本発明の半導体パッケージは、前述した構成の半導体装置が複数個積層されていることを特徴とする。また、本発明の他の半導体パッケージは、前述した構成の配線基板が複数個積層され、積層された複数の配線基板が少なくとも 1つの半導体装置と電気的に接続されていることを特徴とする。本発明においては、導電層が剥離しにくい半導体装置または配線基板を使用しているため、従来の半導体パッケージよりも信頼性が向上する。

[0022] 本発明の電子機器は、前述した半導体パッケージを有することを特徴とする。この電子機器は、例えば、携帯電話、ノート型パーソナルコンピュータ、デスクトップ型パ一ソナルコンピュータ、液晶デバイス、インターポーザー、またはモジュールである。

[0023] 本発明の半導体装置の製造方法は、半導体基板と、半導体基板の表面に形成された端子パッドとを、それらの厚さ方向に貫通する貫通孔を形成する工程と、榭脂からなるバッファ層を、貫通孔の内面から端子パッドの表面まで延びるように形成する工程と、バッファ層を覆うように導電層を形成する工程と、を含むことを特徴とする。

[0024] 本発明の配線基板の製造方法は、配線基板本体と、配線基板本体の表面に形成された端子パッドとを、それらの厚さ方向に貫通する貫通孔を形成する工程と、榭脂力もなるバッファ層を、貫通孔の内面力も端子パッドの表面まで延びるように形成する工程と、バッファ層を覆うように導電層を形成する工程と、を含むことを特徴とする。

[0025] これらの製造方法によると、絶縁層と導電層との間に、榭脂からなるノッファ層を形成するため、半導体基板または配線基板本体と導電層との間の熱膨張率の差に起因する熱応力と、導電層形成時の残留応力とによる導電層の剥離を抑制することができる。こうして、信頼性が高い半導体装置または配線基板を製造することができる。

[0026] バッファ層を、金属フィラーを含有する導電性榭脂により形成してもよい。また、金属フイラ一が無電解めつきの還元剤に対して触媒活性がある材料を含んでいる場合、導電層を無電解めつきにより形成することができる。さらに、金属フィラーの粒径が 1 m以下であってもよい。

[0027] あるいは、ノッファ層を絶縁性榭脂によって形成し、導電層を、バッファ層上から端子パッドに至るまで形成して、導電層と端子パッドとを直接接触させ、かつバッファ層の導電層側の表面に凹凸を形成してもよい。

[0028] また、貫通孔を形成した後に、貫通孔の内面に絶縁層を形成し、絶縁層上にバッファ層を形成することもできる。さらに、弾性率が lGPa以下の榭脂を使用してバッファ層を形成してもよい。これにより、導電層が剥離しにくぐ信頼性が高くなる。さらにまた、導電層をめつきにより形成してもよい。これにより、低コストで導電層を形成することがでさる。

図面の簡単な説明

[図 1]従来の半導体パッケージの構造を示す断面図である。

[図 2]他の従来の半導体パッケージの構造を示す断面図である。

[図 3]さらに他の従来の半導体パッケージの構造を示す断面図である。

[図 4]さらに他の従来の半導体パッケージの構造を示す断面図である。

[図 5A]本発明の第 1の実施形態の半導体装置の構造を示す断面図である。

[図 5B]本発明の第 1の実施形態の半導体装置の貫通ビアを示す拡大図である。

[図 6A]本発明の第 1の実施形態の半導体装置の製造方法を工程順に示す断面図である。

[図 6B]本発明の第 1の実施形態の半導体装置の製造方法を工程順に示す断面図である。

[図 6C]本発明の第 1の実施形態の半導体装置の製造方法を工程順に示す断面図である。

[図 6D]本発明の第 1の実施形態の半導体装置の製造方法を工程順に示す断面図である。

[図 7]本発明の第 2の実施形態の半導体装置の構造を示す断面図である。

[図 8]本発明の第 3の実施形態の半導体装置の構造を示す断面図である。

[図 9]本発明の第 4の実施形態の半導体装置の構造を示す断面図である。

[図 10A]本発明の第 4の実施形態の半導体装置の製造方法を工程順に示す断面図である。

[図 10B]本発明の第 4の実施形態の半導体装置の製造方法を工程順に示す断面図である。

[図 10C]本発明の第 4の実施形態の半導体装置の製造方法を工程順に示す断面図である。

[図 11A]本発明の第 5の実施形態の半導体装置の構造を示す断面図である。

[図 11B]本発明の第 5の実施形態の半導体装置の貫通ビアを示す拡大図である。 [図 12]本発明の第 6の実施形態の半導体パッケージの構造を示す断面図である。発明を実施するための最良の形態

[0030] 以下、本発明の実施の形態について、添付の図面を参照して具体的に説明する。

先ず、本発明の第 1の実施形態に係る半導体装置について説明する。図 5Aは本発明の第 1の実施形態に係る半導体装置の構造を示す断面図であり、図 5Bはその貫通ビアを示す拡大図である。なお、本明細書中で述べている半導体装置とは、半導体集積回路全般を意味しており、 DRAM, SRAM,フラッシュメモリ、ロジック、 ASI Cなどを含む LSIと定義できる。

[0031] 図 5Aに示すように、本実施形態の半導体装置 10においては、表面に素子（図示せず)が形成された半導体基板 1の両面に、絶縁層（図示せず)を介して端子パッド 2 aおよび端子パッド 2bが、相互に整合した位置に形成されている。また、半導体基板 1の表面および裏面を覆うように、ノッシベーシヨン膜 3aおよび 3bがそれぞれ形成されている。このパッシベーシヨン膜 3aおよび 3bには、端子パッド 2aおよび 2bの直上の領域にそれぞれ開口部 3cおよび 3dが形成されている。そして、この開口部 3cおよび 3dを連通させるように、端子パッド 2aと半導体基板 1と端子パッド 2bとを貫通する貫通孔 9が形成されている。この貫通孔 9の内面には SiO

2、 SiN、または SiO等からなる絶縁層 4が形成されている。そして、絶縁層 4と、開口部 3cおよび 3d内の端子パッド 2aおよび 2bとを覆うように、導電性接着剤力もなるノッファ層 5が形成されている。さらに、このバッファ層 5を覆うように、金属膜からなる導電層 6が形成されている。導電層 6は、表面に絶縁層 4およびバッファ層 5がこの順番に形成された後の貫通孔 9 の空隙を埋めるように形成されている。こうして、端子パッド 2aと半導体基板 1と端子パッド 2bとを貫通する貫通ビアが形成されている。

[0032] 図 5Bに示すように、本実施形態の半導体装置 10におけるバッファ層 5は、絶縁層 4および導電層 6に対して十分な密着強度が得られるように、バインダ榭脂 8中に金属フイラ一 7が分散された導電性接着剤により形成されている。ノッファ層 5中の金属フィラー 7の割合は、例えば 40乃至 95質量⁰ /₀である。ノッファ層 5中のバインダ榭脂 8の含有量が多ぐ金属フィラー 7の含有量が 40質量％未満であると、絶縁層 4との密着強度は向上するが、電気抵抗が大きくなると共に、導電層 6との密着強度が低下する。一方、金属フィラー 7の含有量が 95質量％を超えると、導電層 6との密着強度は向上するが、バインダ榭脂 8の含有量が少ないために絶縁層 4との密着強度が低下する。ノッファ層 5に含まれる金属フィラー 7の材料としては、例えば、 Ag、 Ni、 P d、 Cu、 Au等の金属、またはそれらの合金材料を使用することができる。また、バインダ榭脂材料 8は、弾性率が lGPa以下である低弾性材料であることが好ましぐ例えば、エポキシ系榭脂、アクリル系榭脂、ポリイミド系榭脂、ウレタン系榭脂、ポリエステル系榭脂、ビスマルイミド系榭脂、スチレン系榭脂、ポリ塩ィ匕ビュル系榭脂、ナイロン系榭脂、ポリエチレン系榭脂、ポリプロピレン系榭脂、酸無水物系榭脂、フルォロ系榭脂、フエノール系榭脂、シリコーン系榭脂、またはフッ素シリコーン系榭脂等を使用することができる。これにより、半導体基板 1と導電層 6の間の熱膨張率差に起因する応力と、導電層 6の形成時の残留応力を緩和することができるため、高い接続信頼性を得ることができる。

[0033] 以下、本実施形態の半導体装置 10の製造方法について説明する。図 6A乃至 6D は、本実施形態の半導体装置 10の製造方法をその工程順に示す断面図である。先ず、図 6Aに示すように、表面に素子（図示せず)が形成された半導体基板 1の両面に、それぞれ絶縁層（図示せず)を介して端子パッド 2aおよび 2bが形成されている半導体チップ 11を用意する。この半導体チップ 11の表面および裏面には、端子パッド 2aおよび 2bの直上の領域に開口部 3cおよび 3dを有するパッシベーシヨン膜 3aおよび 3bが形成されている。次に、図 6Bに示すように、ドライエッチング法またはウエットエッチング法により、半導体チップ 11の開口部 3cおよび 3dをつなぐように、半導体基板 1および端子パッド 2bを貫通する貫通孔 9を形成する。

[0034] 次に、図 6Cに示すように、自然酸化、熱酸化、 CVD法、スパッタリング法、または真空蒸着法等により、貫通孔 9の内面に SiO、 SiN、または SiO等力もなる絶縁層 4

2

を形成する。その後、図 6Dに示すように、開口部 3cおよび 3d内の端子パッド 2aおよび 2bと、絶縁層 4とを覆うように、バッファ層 5を形成する。ノッファ層 5の形成方法としては、例えば、榭脂中に金属フィラーが分散されている導電性接着剤を、印刷法またはインクジェット法等を用いて半導体チップ 11の表面上および裏面上に塗布することにより、開口部 3aおよび 3b内の端子パッド 2aおよび 2bの表面と貫通孔 9の内面とに付着させた後、硬化させる方法がある。このような方法を適用することにより、低コストでバッファ層 5を形成することができる。このとき、ノッファ層 5を形成しない部分を予めレジスト等で被覆してぉ、てもよ、。

[0035] また、一般に、パッケージ化される半導体チップに形成される貫通ビアの貫通孔は小径であり、例えば、直径が 100 m以下の場合がある。このような小径のビアを形成する場合には、榭脂中に、直径が例えば 1 μ m以下の金属フィラー 7が分散されたナノペーストを使用してバッファ層 5を形成することができる。これにより、貫通孔 9の直径が 100 /z m以下であっても容易にバッファ層 5を形成することができる。なお、このナノペーストは、 150°C程度以下の比較的低い温度で焼結することができる。

[0036] 次に、電解めつきまたは無電解めつき等により、ノッファ層 5を覆うように導電層 6を形成し、図 5Aに示す半導体装置を形成する。導電層 6を形成する材料としては、例えば、 Cu、 Ni、 Pd、 Ag、 Au等の金属、またはそれらの合金材料が挙げられる力導電性接着層 5に含まれる材料と同じものを使用すると、ノッファ層 5と導電層 6との密着性を向上させることができる。また、電解めつきおよび無電解めつきによると、密着性に優れた導電層 6を低コストで形成することができる。特に、電界めつきは、金属フイラ一 7の材質にかかわらずバッファ層 5上に導電層 6を形成することができる。

[0037] さらに、ノッファ層 5の中に含まれる金属フィラー 7に、無電解めつきの還元剤に対して触媒活性がある材料を使用することにより、特殊な前処理を行わなくてもノッファ層 5と導電層 6との密着性を向上させることができる。無電解めつきの還元剤に対して触媒活性がある材料としては、例えば、 Pd、 Ni、 Cu、 Pt、 Au等の触媒活性能が高い金属、またはそれらの合金材料等が挙げられる。但し、金属フィラー 7として触媒活性がな!、材料を使用する場合でも、無電解めつきの前処理として Pd触媒処理などを行うことにより、導電層 6との密着性を向上させることができる。なお、金属フィラー 7の全てが、無電解めつきの還元剤に対する触媒活性を有している必要はなぐ金属フィラー 7として、触媒活性能がある金属と触媒活性能がない金属とを混在させて用いても力まわない。これは、触媒活性能の高い貴金属の使用量を抑えて低コストィ匕を図る場合や、ノインダ一と金属フィラー 7の密着度および分散度を最適化する場合に有効である。 [0038] 一般的に、密着性が高い導電性接着剤は榭脂含有量が多ぐまた硬化時の収縮により十分な膜厚が確保できないため、貫通孔内に導電性接着剤を充填すると、貫通ビア内の電気抵抗が大きくなつてしまう。しかし、本実施形態の半導体装置 10においては、導電性接着剤により形成したバッファ層 5の上に、さら〖こ、無電解めつきまたは電解めつき等の低コストの成膜法によって、金属膜からなる導電層 6を形成しているため、貫通ビア内の電気抵抗を低くすることができる。また、本実施形態の半導体装置 10は、導電層 6と絶縁層 4との間にノッファ層 5が設けられているため、半導体基板 1と導電層 6との間の応力が緩和され、接続信頼性を高めることができる。特に、ノッファ層 5を形成する導電性接着剤のノインダ榭脂として低弾性率の榭脂を使用すると、半導体基板 1と導電層 6との間の熱応力と、導電層 6形成時の残留応力を緩禾ロすることちでさる。

[0039] さらに、バッファ層 5は、導電層 6との密着性が良い金属フィラー 7と、絶縁層 4に対して密着強度を確保できるバインダ榭脂 8とを含む導電性接着剤により形成されているため、絶縁層 4および導電層 6の両方に対して良好な密着強度が得られる。特に、導電性接着剤として、榭脂中に粒径が小さ!ヽ金属フイラ一 7を分散させたナノペーストを使用すると、貫通孔の直径が小さい場合でも、その貫通孔の内部に、均一性と密着性に優れたバッファ層 5を形成することができる。

[0040] また、金属フィラー 7として、無電解めつき中の還元剤に対して触媒性のある金属を使用すると、導電層 6を形成する前の前処理が不要であり、且つ低コストな無電解めつきで導電層 6を成膜することができると共に、バッファ層 5との密着強度の強い導電層 6を形成することができる。無電解めつきは、ノッファ層 5に対するつきまわり性 (均ー電着性）に優れているため、はんだペースト等の導電材料を印刷によって貫通孔の内部に充填する従来の方法に比べて、充填不良が生じにくぐかつボイドができにくい。従って、無電解めつきによると、密着強度が高ぐ信頼性が高い導電層 6を形成することができる。このとき、金属フィラー 7として、導電層 6と同じ材料を使用すると、ノッファ層 5と導電層 6との密着性をより向上させることができる。

[0041] なお、本実施形態の半導体装置 10においては、バッファ層 5を、バインダ榭脂 8中に金属フィラー 7を分散させた導電性接着剤により形成しているが、本発明はこれに限定されるものではない。例えば、導電性接着剤の代わりに、導電性は持たないが絶縁層 4に対する密着性が高い榭脂材料を用いてもよい。その場合、絶縁性榭脂からなるバッファ層の表面を粗ィ匕した後、その上に導電層 6を形成することにより、バッファ層と導電層 6との間に高い密着性を確保することができ、信頼性が高い半導体装置が得られる。この半導体装置においても、導電層 6と絶縁層 4との間にバッファ層が設けられているため、半導体基板 1と導電層 6との間の応力を緩和することができる。さらに、バッファ層を形成する榭脂材料として低弾性率の榭脂を使用すると、より信頼性が高、半導体装置を得ることができる。

[0042] 次に、本発明の第 2の実施形態に係る半導体装置 20について説明する。図 7は本実施形態の半導体装置 20の構造を示す断面図である。なお、図 7において、図 5A , 5Bに示す半導体装置 10の構成要素と同じものには同じ符号を付し、詳細な説明は省略する。

[0043] 図 7に示すように、本実施形態の半導体装置 20は、開口部 3cおよび 3d内の端子パッド 2aおよび 2bの全面がバッファ層 15によって覆われているのではなぐ端子パッド 2aおよび 2bと導電層 16とが部分的に接触している構成である。端子パッド 2aおよび 2bと導電層 16との密着性は、絶縁層 4と導電層 16との密着性ほど弱くない。したがって、端子パッド 2aおよび 2bと導電層 16とを接触させ、これらを電気的に接続することにより、密着性を低下させずに、貫通ビアの内部を低抵抗ィ匕することができる。

[0044] 次に、本実施形態の半導体装置 20の製造方法について説明する。本実施形態の半導体装置 20は以下のようにして形成される。まず、図 6A乃至 6Cに示されている工程と同様に、貫通孔 9内に絶縁層 4を形成する。その後に、端子パッド 2aおよび 2b の、バッファ層 15を形成しな、部分をレジスト（図示せず)等によりマスクした状態で導電性接着剤を塗布して硬化させ、ノッファ層 15を形成する。こうしてバッファ層 15 を形成した後、レジストを除去することにより、端子パッド 2aおよび 2bの表面の一部を露出させる。その後、前述した第 1の実施形態の半導体装置 10と同様の方法で、導電層 16を形成する。これにより、端子パッド 2aおよび 2bと導電層 16とを直接接続することができる。なお、本実施形態の半導体装置 20における上記以外の構成および効果は、前述の第 1の実施形態の半導体装置 10と同様である。 [0045] 次に、本発明の第 3の実施形態に係る半導体装置 30について説明する。図 8は本実施形態の半導体装置 30の構造を示す断面図である。なお、図 8においては、図 5 A, 5Bに示す半導体装置 10の構成要素と同じものには同じ符号を付し、詳細な説明は省略する。

[0046] 図 8に示すように、本実施形態の半導体装置 30は、貫通孔 9内が完全に充填されておらず、貫通ビアの中心部、即ち、導電層 26の中心部に孔 27が存在している構成である。これは、貫通孔 9の内部を完全に充填するには時間とコストがかかるため、生産性の向上を目的とした構成である。具体的には、導電層 26を、貫通孔 9の内部を完全には充填しないように形成している。なお、本実施形態の半導体装置 30において、導電層 26を形成した後で、図示しないが孔 27内に榭脂または半田等を充填して貫通ビアを密閉することもできる。なお、本実施形態の半導体装置 30における上記以外の構成および効果は、前述した第 1の実施形態の半導体装置 10と同様である。

[0047] 次に、本発明の第 4の実施形態に係る半導体装置 40について説明する。図 9は本実施形態の半導体装置 40の構造を示す断面図である。なお、図 9においては、図 5 A, 5Bに示す半導体装置 10の構成要素と同じものには同じ符号を付し、詳細な説明は省略する。

[0048] 図 9に示すように、本実施形態の半導体装置 40は、半導体基板 1の裏面側に端子ノッドおよびパッシベーシヨン膜が形成されていない点で、前述した第 1の実施形態の半導体装置 10と異なっている。この半導体装置 40は、半導体基板 1の裏面に端子パッドを形成する必要がないため、前述した第 1の実施形態の半導体装置 10のように半導体基板 1の両面に端子パッドを設ける場合に比べて、低コストで製造することがでさる。

[0049] 本実施形態の半導体装置 40の製造方法について説明する。図 10A乃至 10Cは、本実施形態の半導体装置 40の製造方法を工程順に示す断面図である。

[0050] 先ず、図 10Aに示すように、表面に素子（図示せず)が形成された半導体基板 1の表面のみに、絶縁層（図示せず)を介して端子パッド 2aが形成されている半導体チップ 31を用意する。この半導体チップ 31の表面上には、端子パッド 2aの直上の領域に開口部 3cを有するパッシベーシヨン膜 3aが形成されている。次に、図 10Bに示すように、ドライエッチング法またはウエットエッチング法により、半導体チップ 31の開口部 3cの内側に、深穴 39を形成する。次に、図 10Cに示すように、前述した第 1の実施形態の半導体装置 10と同様の工程で、深穴 39の内部に絶縁層 34を形成し、開口部 3cおよび 3d内の端子パッド 2aと絶縁層 34を覆うようにバッファ層 35を形成し、さらに、このバッファ層 35を覆うように導電層 36を形成する。その後、半導体基板 1を裏面側から研磨して深穴 39の底部を除去して貫通孔にし、図 9に示す半導体装置 4 0を形成する。

[0051] 本実施形態の半導体装置 40のように、半導体基板 1の一方の面にのみ端子パッド 2aが設けられる場合には、厚い半導体基板 1を使用し、貫通ビアを形成した後に裏面を研削して所定の厚さにすればよい。したがって、図 5A, 5Bに示す半導体装置 1 0のように両面に端子パッド 2a, 2bが設けられている半導体装置に比べて、半導体基板 1が厚い状態で加工することができるため、ハンドリング性に優れている。なお、本実施形態の半導体装置 40における上記以外の構成および効果は、前述の第 1の実施形態の半導体装置 10と同様である。

[0052] 次に、本発明の第 5の実施形態に係る半導体装置について説明する。図 11Aは本実施形態の半導体装置 50の構造を示す断面図であり、図 11Bはその貫通ビアを示す拡大図である。なお、図 11Aおよび 11Bにおいては、図 7に示す半導体装置 20の構成要素と同じものには同じ符号を付し、詳細な説明は省略する。

[0053] 図 11Aに示すように、本実施形態の半導体装置 50は、バッファ層 45が、導電性をもたない榭脂、即ち、絶縁性榭脂により形成され、前述した第 2の実施形態の半導体装置 20と同様に、端子パッド 2aおよび 2bの一部が導電層 16に直接接続されている構成である。本実施形態の半導体装置 50においては、バッファ層 45として、導電性接着剤ではなぐ一般的な榭脂を使用することができるため、材料選択の幅が広がると共に、低コスト化することができる。

[0054] また、半導体装置 50においては、バッファ層 45と導電層 16との間の密着性を確保するため、図 11Bに示すように、ノッファ層 45の表面に凹凸が形成されていることが望ましい。また、ノッファ層 45を低弾性率の榭脂により形成すると、半導体基板 1と導電層 16との間の熱応力と、導電層 16の形成時の残留応力を緩和することができるため、導電層 16の剥離を抑制することができる。従って、ノッファ層 45は、低弾性率の榭脂により形成することがより好ましい。

[0055] ノッファ層 45の表面に凹凸を形成する方法としては、例えば、前述した第 2の実施形態の半導体装置 20と同様の方法で、絶縁層 4と端子パッド 2aおよび 2bの一部を覆うようにバッファ層 45を形成した後、バッファ層 45の表面を、過マンガン酸カリウムによる処理またはプラズマ処理等によって粗ィ匕する。そして、ノッファ層 45上にパラジゥム触媒層を形成した後、 Pd、 Ni、 Cu、 Pt、 Au等の金属、またはそれらの合金材料を無電解めつきすることにより、バッファ層 45上に導電層 16を形成し、半導体装置 50を形成する。なお、本実施形態の半導体装置 50における上記以外の構成および効果は、前述した第 1の実施形態の半導体装置 10と同様である。

[0056] 次に、本発明の第 6の実施形態に係る半導体パッケージ 60について説明する。図 12は本実施形態の半導体パッケージ 60を示す断面図である。図 12に示すように、本実施形態の半導体パッケージ 60は、図 5A, 5Bに示されている半導体装置 10を複数個積層し、上下方向に隣接する半導体装置 10の貫通ビア同士を、はんだバンプ 51を介して相互に接続することにより、各半導体装置 10を電気的に接続したものである。

[0057] 本実施形態の半導体パッケージ 60は、複数個の半導体装置 10を高密度に実装可能であるため、携帯電話、ノート型パーソナルコンピュータ、デスクトップ型パーソナルコンピュータ、液晶デバイス、インターポーザー、およびモジュール等の電子機器用として好適であり、小型化、薄型化、および高周波化に対応した高信頼性の電子機器を構成することができる。なお、本実施形態の半導体パッケージ 60においては、前述した第 1の実施形態の半導体装置 10を複数個積層しているが、本発明はこれに限定されるものではなぐ半導体装置 10の代わりに、前述した第 2乃至 5の実施形態の半導体装置 20, 30, 40, 50のいずれか 1つまたは複数を任意に積層してもよい。その場合にも同様の効果が得られる。

[0058] なお、前述した第 1乃至第 5の実施形態においては、半導体基板 1の表面に素子が形成されている半導体装置について述べた力インターポーザー基板のように、素子が形成されていない配線基板に同様の貫通ビアを形成することにより、多段実装が可能な高信頼性の配線基板が得られる。

[0059] なお、前述した第 1乃至第 5の実施形態においては、半導体基板 1の表面に素子が形成されている半導体装置について述べた力インターポーザー基板のように、素子が形成されていない配線基板に同様の貫通ビアを形成することにより、多段実装が可能な高信頼性の配線基板が得られる。複数の配線基板を積層させる場合には、積層された複数の配線基板を少なくとも 1つの半導体装置と電気的に接続させて、半導体パッケージを構成することができる。

[0060] 本発明は、前記したシリコンを基材とする配線基板に限られず、通常のプリント基板やフレキシブル材料などカゝら構成された、配線を有するインターポーザー基板などにち適用でさる。

[0061] 従来、シリコン基板の貫通孔の内面に剥離しにくい導電層を形成するのは困難であつたので、本発明は、このようにシリコン基板の貫通孔に剥離しにくい導電層を形成する場合に最も効果的である。また、プリント基板のような榭脂基板の貫通孔であつても、導電層が破壊して断線が生じてしまうおそれがある場合には、シリコン基板の場合と同様に、本発明は非常に効果的である。

Claims

請求の範囲

[1] 半導体基板と、

前記半導体基板の表面に形成された第 1の端子パッドと、

前記第 1の端子パッドおよび前記半導体基板を、それらの厚さ方向に貫通する貫通孔と、

前記貫通孔の内面力も前記半導体基板の表面に至るように形成された、榭脂からなるノッファ層と、

前記バッファ層を覆うように形成された導電層と、

を有する半導体装置。

[2] 前記バッファ層は、金属フィラーを含有する導電性榭脂からなり、

前記導電層と前記第 1の端子パッドの間に前記バッファ層が介在して、前記導電層と前記第 1の端子パッドは前記バッファ層により導通している、請求項 1に記載の半導体装置。

[3] 前記導電層は前記バッファ層上から前記第 1の端子パッドまで延びており、前記導電層と前記第 1の端子パッドは直接接触している、請求項 2に記載の半導体装置。

[4] 前記導電層は、前記金属フィラーと同じ金属、またはその金属を含む合金により形成されている、請求項 2に記載の半導体装置。

[5] 前記金属フイラ一は、無電解めつきの還元剤に対して触媒活性がある材料を含む、請求項 2に記載の半導体装置。

[6] 前記金属フィラーの粒径が 1 μ m以下である、請求項 2に記載の半導体装置。

[7] 前記バッファ層は絶縁性を有し、

前記導電層は前記バッファ層上から前記第 1の端子パッドまで延びており、前記導電層と前記第 1の端子パッドは直接接触している、請求項 1に記載の半導体装置。

[8] 前記バッファ層の前記導電層側の表面に凹凸が形成されている、請求項 7に記載の半導体装置。

[9] 前記半導体基板の裏面の、前記第 1の端子パッドと整合する位置に、第 2の端子パッドが形成されており、

前記貫通孔は、前記第 1の端子パッドと前記半導体基板と前記第 2の端子パッドを貫通するように形成されており、

前記バッファ層は、前記貫通孔の内面から前記半導体基板の表裏両面に至るように形成されている、請求項 1に記載の半導体装置。

[10] 前記導電層は前記バッファ層上から前記第 2の端子パッドまで延びており、前記導電層と前記第 2の端子パッドは直接接触している、請求項 9に記載の半導体装置。

[11] 前記バッファ層を形成する榭脂は、弾性率が lGPa以下である、請求項 1, 2, 7, 9 の!、ずれか 1項に記載の半導体装置。

[12] 前記導電層は管状に形成されている、請求項 1, 2, 7, 9のいずれか 1項に記載の半導体装置。

[13] 配線基板本体と、

前記配線基板本体の表面に形成された第 1の端子パッドと、

前記第 1の端子パッドおよび前記配線基板本体を、それらの厚さ方向に貫通する貫通孔と、

前記貫通孔の内面力も前記配線基板本体の表面に至るように形成された、榭脂からなるノッファ層と、

前記バッファ層を覆うように形成された導電層と、

を有する配線基板。

[14] 前記バッファ層は、金属フィラーを含有する導電性榭脂からなり、

前記導電層と前記第 1の端子パッドの間に前記バッファ層が介在して、前記導電層と前記第 1の端子パッドは前記バッファ層により導通している、請求項 13に記載の配基板。

[15] 前記導電層は前記バッファ層上から前記第 1の端子パッドまで延びており、前記導電層と前記第 1の端子パッドは直接接触している、請求項 14に記載の配線基板。

[16] 前記導電層は、前記金属フィラーと同じ金属、またはその金属を含む合金により形成されている、請求項 14に記載の配線基板。

[17] 前記金属フイラ一は、無電解めつきの還元剤に対して触媒活性がある材料を含む、請求項 14に記載の配線基板。

[18] 前記金属フィラーの粒径が 1 μ m以下である、請求項 14に記載の配線基板。

[19] 前記バッファ層は絶縁性を有し、

前記導電層は前記バッファ層上から前記第 1の端子パッドまで延びており、前記導電層と前記第 1の端子パッドは直接接触してヽる、請求項 13に記載の配線基板。

[20] 前記バッファ層の前記導電層側の表面に凹凸が形成されている、請求項 19に記載の配線基板。

[21] 前記半導体基板の裏面の、前記第 1の端子パッドと整合する位置に、第 2の端子パッドが形成されており、

前記貫通孔は、前記第 1の端子パッドと前記配線基板本体と前記第 2の端子パッドを貫通するように形成されており、

前記バッファ層は、前記貫通孔の内面から前記配線基板本体の表裏両面に至るように形成されてヽる、請求項 13に記載の配線基板。

[22] 前記導電層は前記バッファ層上から前記第 2の端子パッドまで延びており、前記導電層と前記第 2の端子パッドは直接接触してヽる、請求項 21に記載の配線基板。

[23] 前記バッファ層を形成する榭脂は、弾性率が lGPa以下である、請求項 13, 14, 1

9, 21のいずれか 1項に記載の配線基板。

[24] 前記導電層は管状に形成されている、請求項 13, 14, 19, 21のいずれか 1項に記載の配線基板。

[25] 請求項 1乃至 12に記載の半導体装置が複数個積層されている半導体パッケージ。

[26] 請求項 13乃至 24に記載の配線基板が複数個積層され、積層された複数の前記配線基板が少なくとも 1つの半導体装置と電気的に接続されている、半導体パッケ一ジ。

[27] 請求項 25または 26に記載の半導体パッケージを有する電子機器。

[28] 携帯電話、ノート型パーソナルコンピュータ、デスクトップ型パーソナルコンピュータ

、液晶デバイス、インターポーザー、またはモジュールである、請求項 27に記載の電子機器。

[29] 半導体基板と、該半導体基板の表面に形成された端子パッドとを、それらの厚さ方向に貫通する貫通孔を形成する工程と、

榭脂からなるバッファ層を、前記貫通孔の内面から前記端子パッドの表面まで延びるように形成する工程と、

前記バッファ層を覆うように導電層を形成する工程と、

を含む半導体装置の製造方法。

[30] 前記バッファ層を、金属フィラーを含有する導電性榭脂により形成する、請求項 29 に記載の半導体装置の製造方法。

[31] 前記金属フイラ一は無電解めつきの還元剤に対して触媒活性がある材料を含み、前記導電層を無電解めつきにより形成する、請求項 30に記載の半導体装置の製造方法。

[32] 前記金属フィラーの粒径が 1 μ m以下である、請求項 30に記載の半導体装置の製造方法。

[33] 前記バッファ層を絶縁性榭脂によって形成し、

前記導電層を、前記バッファ層上から前記端子パッドに至るまで形成して、前記導電層と前記端子パッドとを直接接触させ、かつ前記バッファ層の前記導電層側の表面に凹凸を形成する、請求項 29に記載の半導体装置の製造方法。

[34] 弾性率が lGPa以下の榭脂を使用して前記バッファ層を形成する、請求項 29, 30

, 33の、ずれか 1項に記載の半導体装置の製造方法。

[35] 前記導電層をめつきにより形成する、請求項 29, 30, 33のいずれか 1項に記載の半導体装置の製造方法。

[36] 配線基板本体と、該配線基板本体の表面に形成された端子パッドとを、それらの厚さ方向に貫通する貫通孔を形成する工程と、

前記バッファ層を覆うように導電層を形成する工程と、

を含む配線基板の製造方法。

[37] 前記バッファ層を、金属フィラーを含有する導電性榭脂により形成する、請求項 36 に記載の配線基板の製造方法。

[38] 前記金属フイラ一は無電解めつきの還元剤に対して触媒活性がある材料を含み、前記導電層を無電解めつきにより形成する、請求項 37に記載の配線基板の製造方法。

[39] 前記金属フィラーの粒径が 1 μ m以下である、請求項 37に記載の配線基板の製造方法。

[40] 前記バッファ層を絶縁性榭脂によって形成し、

前記導電層を、前記バッファ層上から前記端子パッドに至るまで形成して、前記導電層と前記端子パッドとを直接接触させ、かつ前記バッファ層の前記導電層側の表面に凹凸を形成する、請求項 36に記載の配線基板の製造方法。

[41] 弾性率が lGPa以下の榭脂を使用して前記バッファ層を形成する、請求項 36, 37

, 40の、ずれか 1項に記載の配線基板の製造方法。

[42] 前記導電層をめつきにより形成する、請求項 36, 37, 40のいずれか 1項に記載の配線基板の製造方法。