WO2006070524A1 - 電源回路、チャージポンプ回路、及び、これを備えた携帯機器 - Google Patents

電源回路、チャージポンプ回路、及び、これを備えた携帯機器 Download PDF

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Osamu Yanagida
Yoshinori Imanaka
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Rohm Co Ltd
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Definitions

  • the present invention relates to a charge pump circuit used as a DCZDC converter (particularly, a notch output conversion means of a portable device).
  • FIG. 8 is a circuit diagram showing a conventional example of a charge pump circuit. Note that the charge pump circuit in this figure periodically turns on and off the switches SW1 to SW4 to charge the first capacitor C1 with the input voltage Vin applied to the input terminal. 1 charging voltage is output from the output terminal as negative voltage Vout (-Vin)! /
  • a gate drive voltage variable circuit that varies depending on the FET, and increases the gate drive voltage of the FET if the charge voltage is high, and conversely reduces the gate drive voltage of the FET if the charge voltage is low.
  • a technique for reducing the inrush current by appropriately increasing or decreasing the on-resistance of the capacitor is disclosed (for example, see Patent Document 1).
  • Patent Document 1 Japanese Patent Laid-Open No. 10-14218
  • Patent Document 2 JP-A-2004-48893
  • Patent Document 2 uses a switching element for startup having a higher on-resistance instead of the switching element for constant use only within a predetermined period after the DC voltage is supplied.
  • a switching element for startup having a higher on-resistance instead of the switching element for constant use only within a predetermined period after the DC voltage is supplied.
  • the switching element for start-up must have a high on-resistance value corresponding to when the battery is fully charged (when the maximum input voltage is applied). For this reason, even when the battery is fully charged, the on-resistance value becomes excessive when the battery is consumed, resulting in a decrease in output voltage and a decrease in efficiency.
  • the present invention reduces the inrush current that occurs at startup without causing a decrease in output voltage or a decrease in efficiency even when the voltage level of the input voltage fluctuates. It is an object of the present invention to provide a power supply circuit, a charge pump circuit, and a portable device including the same.
  • a power supply device is connected between one end of a capacitor and an input voltage supply end, and is turned on when charging the capacitor.
  • Z or second switch means connected between the other end of the capacitor and a reference voltage supply end and turned on when the capacitor is charged, and the capacitor is periodically
  • a power supply circuit that obtains a desired output voltage by charging and discharging to each other, wherein at least one of the first and second switch means is connected in parallel to each other, and includes a plurality of transistor powers each having different driving ability, A configuration in which the drive capability is the smallest when the input voltage is high and the output voltage is low, and the drive capability is controlled to be the largest when the input voltage is low and the output voltage is stable (first configuration).
  • the charge pump circuit according to the present invention is connected between the one end of the first capacitor and the input voltage supply end, and is turned on when the first capacitor is charged.
  • a second switch means connected between the other stage and the other end of the first capacitor and the reference voltage supply terminal to be turned on when charging the first capacitor; and each drive of the first and second switch means Control means for controlling, first monitoring means for monitoring the input voltage, and second monitoring means for monitoring the output voltage, and the input voltage is obtained by periodically charging and discharging the first capacitor.
  • the charge pump circuit having the second constituent force includes third and fourth switch means that are turned on when discharging the first capacitor, and third and fourth switches that are turned on. It is preferable to have a configuration (third configuration) including a second capacitor in which electric charge is transferred via the first capacitor.
  • the charge pump circuit according to the present invention is connected between the first capacitor; one end of the first capacitor and the input voltage supply end, and is turned on when charging the first capacitor.
  • First switch means to be brought into a state; second switch means connected between the other end of the first capacitor and the reference voltage supply end and turned on when charging the first capacitor; and the first capacitor
  • a third switch means connected between one end of the first capacitor and the reference voltage supply end, or between one end of the first capacitor and the output voltage extraction end, and turned on when discharging the first capacitor. ; Connected between the other end of the first capacitor and the output voltage extraction end, or between the other end of the first capacitor and the input voltage supply end, and is turned on when discharging the first capacitor.
  • the charge pump circuit according to the present invention comprises a first capacitor, a first switch connected between the first node and one end of the first capacitor, and turned on when charging the first capacitor; Connected between the second node and the other end of the first capacitor to be turned on when charging the first capacitor
  • the third switch means Connected to the third switch means, which is turned on when discharging the first capacitor, and connected between the fourth node and the other end of the first capacitor and turned on when discharging the first capacitor.
  • 4th switch means to be in a state and N-th (n ⁇ 2) first to n-th boost circuits each including a first node and a first node of the first to n-th boost circuits connected to an input voltage supply terminal, 1
  • the second node of the booster circuit is connected to the reference voltage supply terminal, the second nodes other than the first booster circuit are connected to the fourth node of each preceding booster circuit, and the third node of the first to nth booster circuits
  • the node is connected to the reference voltage supply terminal, the fourth node of the nth booster circuit is connected to the output voltage extraction terminal, or the first node of the first booster circuit is connected to the input voltage supply terminal,
  • the first node other than the first booster circuit is connected to the third node of each preceding booster circuit, the second node
  • At least one of the first and second switch means is configured by being subdivided into a plurality of transistors connected in parallel to each other. 2 Based on the monitoring results of the monitoring means, To make the most of the transistor It is also possible to use a configuration (fifth configuration) that determines whether or not to move.
  • the control means is configured such that the output voltage does not reach a target value based on a monitoring result of the first and second monitoring means. If so, increase the on-resistance value of the current line when charging the first capacitor, and reduce the number of transistors driven to increase the on-resistance value when the input voltage is high, Further, if the output voltage has reached the target value, a configuration (sixth configuration) for determining whether or not to drive the deviation of the subdivided transistor so as to reduce the on-resistance value is adopted. Yo ...
  • At least one of the first and second switch means is subdivided into first, second, and third transistors connected in parallel to each other.
  • the on-resistance values of the first to third transistors are designed so that the second transistor with the largest value of the first transistor is followed by the second transistor, and the third transistor has the smallest value.
  • the output logic of the first monitoring means is maintained at a low level until the input voltage exceeds the first threshold value, and transitions to a high level when the input voltage exceeds the first threshold value.
  • the output logic of the monitoring means is maintained at the low level until the output voltage falls below the second threshold value, and transitions to the high level when the output voltage falls below the second threshold value.
  • At least one of the first and second monitoring means may have a configuration having an input / output characteristic with hysteresis (eighth configuration). . With such a configuration, it is possible to prevent an oscillation state based on each output feedback.
  • the first switch means is a P-channel MOS field effect transistor
  • the second to fourth switch means are N-channel.
  • the configuration is a MOS field effect transistor (9th configuration).
  • the portable device is a portable device including a battery that is a device power supply and a DCZDC converter that is an output conversion means of the battery, and the DCZDC converter includes the DCZDC converter.
  • the power supply circuit having the first constituent force or the charge pump circuit having any one of the second to fifth constituent forces is provided (tenth configuration).
  • FIG. 1 is a block diagram showing an embodiment of a mobile phone terminal according to the present invention.
  • FIG. 2 is a circuit diagram showing a configuration example of the negative voltage generation circuit 21.
  • FIG. 3 is a timing chart showing an example of a waveform of a control signal.
  • FIG. 4 is a diagram showing input / output characteristics of the first and second detectors DET1 and DET2.
  • FIG. 5 is a matrix diagram showing the correlation between the detector output and whether or not the transistors P1 to P3 can be driven.
  • FIG. 6 is a circuit diagram showing a configuration example of the positive voltage generation circuit 22.
  • FIG. 7 is a circuit diagram showing a modification of the charge pump circuit according to the present invention.
  • FIG. 8 is a circuit diagram showing a conventional example of a charge pump circuit.
  • each part of the terminal (specifically, mounted on a cellular phone terminal) converts the output voltage of the battery.
  • FIG. 1 is a block diagram showing an embodiment of a mobile phone terminal according to the present invention (particularly, a power supply system part to a CCD camera).
  • the mobile phone terminal of the present embodiment includes a battery 1 that is a device power supply, a DC / DC converter 2 that is an output conversion means of the battery 1, and a CCD camera that is an imaging means of the mobile phone terminal.
  • the cellular phone terminal of the present embodiment has a transmission / reception circuit unit, a speaker unit, a microphone unit as means for realizing the essential functions (communication function, etc.) in addition to the above components.
  • a display unit, an operation unit, a memory unit, and the like are included.
  • the CCD camera 3 requires a negative drive voltage (for example, 1 8 [V]) and a positive drive voltage (for example, +15 [V]) for driving. Therefore, the DCZDC converter 2 includes a negative voltage generation circuit 21 and a positive voltage generation circuit 22 as means for generating positive and negative output voltages Voutl and Vout2 from the output voltage Vin of the battery 1, respectively.
  • FIG. 2 is a circuit diagram (partly including a block diagram) showing a configuration example of the negative voltage generation circuit 21.
  • the negative voltage generation circuit 21 of the present embodiment includes, as switch elements, P channel MOS [Meta-Oxide-Silicon] field effect transistors P1 to P3, N channel MOS field effect transistors N1 to N3, which are periodically turned on based on control signals CK1, CK1B and CK2 generated by the control unit CNT.
  • the input voltage Vin battery 1 output voltage
  • the charging voltage of the first capacitor C1 is output from the output terminal T2.
  • This is a negative voltage output charge pump circuit that outputs as a negative output voltage Voutl (negative drive voltage to the CCD camera 3).
  • the sources of the transistors P1 to P3 are all connected to the input terminal T1.
  • the drains of the transistors P1 to P3 are all connected to one end (point A) of the first capacitor C1 and the source of the transistor N2.
  • the gates of the transistors P1 to P3 are each connected to the control signal output terminal of the control unit CNT, and the control signal CK1B is applied to each of them.
  • transistors P1 to P3 are connected to their sources.
  • the transistors P1 to P3 all correspond to switch means for turning on and off the connection line between the input terminal T1 and one end (point A) of the first capacitor C1.
  • the switch means that is turned on when charging the first capacitor C1 is subdivided into the transistors P1 to P3 connected in parallel with each other or the transistors connected in parallel with each other. It can be considered that one gate division transistor is formed by the transistors P1 to P3.
  • the source of the transistor N1 is grounded.
  • the drain of the transistor N1 is connected to the other end (point B) of the first capacitor C1 and the drain of the transistor N3.
  • the gate of the transistor N1 is connected to the control signal output terminal of the control unit CNT, and the control signal CK1 is applied.
  • the back gate of transistor N1 is connected to its own drain.
  • the transistor N1 corresponds to switch means for turning on and off the connection line between the ground terminal (reference voltage supply terminal) and the other terminal (point B) of the first capacitor C1.
  • the drain of the transistor N2 is grounded, it is also connected to one end of the second capacitor C2.
  • the gate of the transistor N2 is connected to the control signal output terminal of the control unit CNT, and the control signal CK2 is applied.
  • the back gate of transistor N2 is connected to its own drain.
  • the transistor N2 is a switch that turns on and off the connection line between the ground end (reference voltage supply end) and one end of the first capacitor C1 (point A) so that the above force is also divided. Corresponds to the step.
  • the source of the transistor N3 is connected to the other end of the second capacitor C2 and the output terminal T2.
  • the gate of the transistor N3 is connected to the control signal output terminal of the control unit CNT, and the control signal CK2 is applied.
  • the back gate of transistor N3 is connected to its source.
  • the transistor N3 corresponds to switch means for turning on and off the connection line between the output terminal T2 and the other end (point B) of the first capacitor C1 so that the above force is also divided.
  • FIG. Fig. 3 is a timing chart showing a waveform example of the control signal.
  • the power of matching the logic transition timing of each signal is merely a depiction for ease of explanation.
  • ground shorts input terminal T1 and output terminal T2 That is, the control signals CK1 and CK1B that prevent the transistors P1 to P3 and the transistor N2 from being turned on at the same time, and the transistors N1 and N3 from being turned on simultaneously.
  • control signal CK2 often have different logic transition timings.
  • the logic state of the control signal CK1 is set to a high level, and at least one of the control signal CK1B and the control signal CK2 are discussed.
  • the logical state is set to low level (period X). That is, at least one of the transistor N1 and the transistors Pl to P3 is turned on, and the transistors N2 and N3 are turned off.
  • the input voltage Vin is applied from the input terminal T1 to the A point via at least one of the transistors P1 to P3, and the B point is grounded via the transistor N1. Therefore, the first capacitor C1 is charged until the potential difference between both ends is substantially equal to the input voltage Vin.
  • the logic state of the control signal CK1 is set to the same level, and the logic states of the control signal CK1B and the control signal CK2 are set to the high level.
  • point B is in conduction with the output terminal T2 via the transistor N3, so the charge of the first capacitor C1 moves to the second capacitor C2, and the potential of the output terminal T2 (that is, the output voltage Voutl) Is pulled down to negative voltage — Vin.
  • the negative voltage generation circuit 21 alternately repeats the above-described periods X and Y, and periodically turns on and off the transistors P1 to P3 and N1 to N3, thereby providing an input voltage applied to the input terminal T1.
  • the voltage Vin is converted to a negative output voltage Voutl and output from the output terminal T2.
  • the switch means that is turned on when charging the first capacitor C1 is connected to the transistors P1 to P3 connected in parallel to each other.
  • the structure is subdivided. With this configuration, the on-resistance of the current line during charging of the first capacitor C1 can be appropriately varied depending on which of the transistors P1 to P3 is driven when charging the first capacitor C1. It becomes possible to control.
  • the drive selection control inrush current prevention control at start-up
  • the transistors P1 to P3 which is a characteristic part of the present invention, will be described in detail.
  • the negative voltage generation circuit 21 of the present embodiment monitors the first detector DET1 that monitors the input voltage Vin and the output voltage Voutl in addition to the basic configuration described above.
  • the control unit CNT has a transistor P1 based on the monitoring results of the first and second detectors DET1 and DET2 (that is, a combination of the input voltage Vin and the output voltage Voutl).
  • ⁇ P3 is determined to determine which transistor is driven.
  • FIG. 4 is a diagram showing input / output characteristics of the first and second detectors DET1, DET2.
  • This figure (a) shows the input / output characteristics of the first detector DET1, that is, the correlation between the input voltage Vin (horizontal axis) and the detector output (vertical axis).
  • 2 shows the input / output characteristics of the second detector DET2, that is, the correlation between the output voltage Voutl (horizontal axis) and the detector output (vertical axis).
  • each of the first and second detectors DET1, DET2 has input / output characteristics with hysteresis.
  • the output logic of the first detector DET1 is that the input voltage Vin is higher than the first. It remains low until it exceeds the upper threshold (3.6 [V] in this figure), and transitions to high when the first upper threshold is exceeded. On the other hand, after the output logic is changed to high level, the output logic of the first detector DET1 is high unless the input voltage Vin falls below the first lower threshold (3.5 [V] in this figure). It remains at the level and transitions to the low level when it falls below the first lower threshold.
  • the output logic of the second detector DET1 is maintained at the low level until the output voltage Voutl falls below the second lower threshold value (4Z5Vin in this figure), and falls below the second lower threshold value. And transition to high level.
  • the output logic of the second detector DET2 is maintained at the high level unless the output voltage Voutl exceeds the second upper threshold (3Z5Vin in this figure). 2 Transitions to low level when the upper threshold is exceeded.
  • the threshold values of the detectors shown in this drawing are merely examples, and such threshold values may be set as long as the drive selection control of the transistors P1 to P3 can be appropriately executed.
  • the first and second detectors DET1, DET2 are not limited to high / low level binary outputs, but are dependent on the number of divisions of the switch means that are turned on when the first capacitor C1 is charged. A configuration that can take a logical state higher than the value (for example, HZMZL) may be used.
  • FIG. 5 is a matrix diagram showing the correlation between the detector output and whether or not the transistors P1 to P3 can be driven, and shows the contents of the data table referred to by the control unit CNT in the drive selection control of the transistors P1 to P3. Show me.
  • the transistor P2 having the largest transistor P1 is next to the transistor P2, and the transistor P3 has the smallest value.
  • the transistors P to P3 are sized so that the respective W / Lit forces are 1000 ⁇ 1 ⁇ , 3000 ⁇ 1 ⁇ , and 3 ⁇ 4t ⁇ ⁇ 11000/1.
  • the output logic of the second detector DET2 is low, and the first detector DET1 A case where the output logic is at a high level will be described.
  • the control unit CNT recognizes that the charge pump circuit is still rising and may cause an inrush current.
  • the control unit CNT recognizes that there is a high risk that a large inrush current with a high charge level of the battery 1 (that is, a voltage level of the input voltage Vin) flows in consideration of the output logic of the first detector DET1. .
  • the control unit CNT has the smallest W ZL ratio among the transistors P1 to P3 that increase the on-resistance value of the current line to the maximum when the first capacitor C1 is charged. That is, the control signal CK1 B is generated so that only the transistor P1 is driven and the other transistors P2 and P3 are not driven (always off). By taking such an operating state, the negative voltage generation circuit 21
  • the control unit CNT recognizes that the charge pump circuit is still rising and may generate an inrush current in view of the output logic of the second detector DET2.
  • the control unit CNT has a low risk of flowing a large inrush current with a low charge level of the notch 1 (that is, a voltage level of the input voltage Vin) in view of the output logic of the first detector DET1.
  • the control unit CNT is the second WZL among the transistors P1 to P3 that increase the on-resistance value of the current line to the necessary and sufficient value when charging the first capacitor C1.
  • the control signal CK1B is generated so that only the transistor P2 having a small ratio (ie, the second largest on-resistance) is driven and the other transistors Pl and P3 are not driven (always off).
  • the control unit CNT recognizes that the charge pump circuit is in a steady state in view of the output logic of the second detector DET2, and that there is little possibility of inrush current.
  • the control unit CNT considers the output logic of the first DET1, Recognize that each of the on-resistance values where the source voltage of P1 to P3 (that is, the input voltage Vin) is sufficiently high are relatively small. Therefore, based on the above recognition, the control unit CNT generates the control signal CK1B so that the transistors Pl and P2 are in the drive state and the transistor P3 is in the non-drive state (always off state).
  • the transistors P1 to P3 are all driven unconditionally to reduce the on-resistance value of the current line during charging of the first capacitor C1 to a predetermined target value.
  • the output impedance of the charge pump circuit at steady state can be lowered to the target value without incurring inefficiencies.
  • the control unit CNT recognizes that the charge pump circuit is in a steady state and is less likely to cause an inrush current.
  • the control unit CNT recognizes that the on-resistance value of each of the transistors P1 to P3 having a low source voltage (that is, the input voltage Vin) is a relatively large value in view of the output logic of the first IDE T1. Therefore, based on the above recognition, the control unit C NT generates the control signal CK1B so that all of the transistors P1 to P3 are driven. By taking such operating states, negative voltage generation
  • circuit 21 by reducing the on-resistance of the current line to the minimum when charging the first capacitor C1, the output impedance of the charge pump circuit in the steady state is lowered to the target value even when the battery 1 is consumed. It becomes possible.
  • the drive selection control of the transistors described above is merely an example, and depending on the size design of the transistors P1 to P3 and the threshold settings of the first and second detectors DET1 and DET2, the transistors P2 and transistors Only P3 may be in the drive state, or both the transistors Pl and P3 may be in the drive state.
  • the negative voltage generation circuit 21 of the present embodiment is arranged in parallel between one end of the first capacitor C1 and the input terminal T1 as switch means that is turned on when charging the first capacitor C1.
  • the controller CNT is connected to the results of monitoring the input and output voltages by the first and second detectors DET1 and DET2 when charging the first capacitor C1. Based on this, it is configured to determine whether to drive the shift of transistors PI to P3! /
  • each gate voltage can be driven by an individual inverter. In either case, it is possible to drive with low impedance.
  • the gate capacitance generated in each transistor should be reduced. Can do. Therefore, compared with the conventional inrush current prevention method, the conversion efficiency is greatly improved, so that it can be applied to a charge pump circuit having a low output impedance.
  • the above configuration can suppress the delay at the time of switching, so that the switching frequency can be increased.
  • the configuration and operation of the negative voltage generation circuit 21 have been described as an example.
  • the configuration of the present invention is not limited to this, and the positive voltage generation circuit 22 (positive Voltage output charge pump circuit) can also be widely applied (see Figure 6).
  • the control unit CNT may be provided in each of the negative voltage generation circuit 21 and the positive voltage generation circuit 22, or a common control unit may be provided in both.
  • the present invention also relates to a charge pump circuit (see FIGS. 7 (a) and 7 (b)) including a boosting unit formed by cascading first to nth boosting circuits CPl to CPn (n ⁇ 2). ) And power supply circuits other than the charge pump circuit (see Fig. 7 (c)).
  • the P channel is used as a switching means for turning on and off the connection line between the input terminal T1 and one end (point A) of the first capacitor C1 for the switch elements constituting the charge pump circuit.
  • the MOS field effect transistor is used and an N-channel MOS field effect transistor is used as an example of another switch device.
  • the configuration of the present invention is not limited to this. These channel attributes may be appropriately designed so that desired characteristics (breakdown voltage characteristics, etc.) can be obtained for the entire charge pump circuit.
  • the switch means connected to the power supply side of the first transistor C1 is divided into a plurality of switches as the switch means that is turned on when the first capacitor C1 is charged.
  • the configuration of the present invention is not limited to this, and the switch means connected to the ground side of the first transistor may be subdivided into a plurality of parts. You may subdivide both into a plurality.
  • the present invention is a technique useful for reducing the inrush current of the charge pump circuit, and is particularly suitable for a DCZDC converter used as a notch output conversion means of a portable device.

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Abstract

　本発明に係るチャージポンプ回路（２１）は、コンデンサ（Ｃ１）を充電する際にオンされるスイッチ手段として、コンデンサ（Ｃ１）の一端と入力端子（Ｔ１）との間に並列接続されたトランジスタ（Ｐ１）～（Ｐ３）を有して成り、制御部（ＣＮＴ）は、コンデンサ（Ｃ１）の充電に際し、第１、第２ディテクタ（ＤＥＴ１）、（ＤＥＴ２）による入出力電圧の監視結果に基づいてトランジスタ（Ｐ１）～（Ｐ３）のいずれを駆動させるかを決定する構成とされている。これにより、入力電圧の電圧レベルに変動が生じた場合でも、出力電圧の低下や効率の悪化を招くことなく、立ち上げ時に生じる突入電流の低減を図ることが可能となる。

Description

電源回路、チャージポンプ回路、及び、これを備えた携帯機器 技術分野
[0001] 本発明は、 DCZDCコンバータ (特に、携帯機器のノ ッテリ出力変換手段）として 用いられるチャージポンプ回路に関するものである。
背景技術
[0002] 図 8は、チャージポンプ回路の一従来例を示す回路図である。なお、本図のチヤ一 ジポンプ回路は、スィッチ SW1〜SW4を周期的にオン Zオフすることで、入力端子 に印加される入力電圧 Vinを第 1コンデンサ C 1に充電し、該第 1コンデンサ C 1の充 電電圧を出力端子から負電圧 Vout (-Vin)として出力する構成とされて！/、る。
[0003] 上記の負電圧出力動作について具体的に説明する。負電圧出力に際しては、まず 、スィッチ SW1、 SW2がオンとされ、スィッチ SW3、 SW4がオフとされる。このような スイッチング制御により、第 1コンデンサ C1の一端 (A点）には、スィッチ SW1を介し て入力電圧 Vinが印加され、他端 (B点）は、スィッチ SW2を介して接地される。従つ て、第 1コンデンサ C1は、両端電位差が入力電圧 Vinとなるまで充電される。
[0004] 第 1コンデンサ C1の充電完了後、今度は、スィッチ SW1、 SW2がオフとされ、スィ ツチ SW3、 SW4がオンとされる。このようなスイッチング制御により、 A点はスィッチ S W3を介して接地されるため、 A点電位は、入力電圧 Vinから接地電位へと引き下げ られる。ここで、第 1コンデンサ C1の両端間には、先の充電によって入力電圧 Vinに ほぼ等しい電位差が与えられているため、 A点電位に上記変動が生じると、 B点電位 は、接地電位力も負電圧— Vinまで引き下げられる。このとき、 B点は、スィッチ SW4 を介して出力端子と導通状態にあるので、第 1コンデンサ C1の電荷が第 2コンデンサ C2へと移動し、出力端子の電位が負電圧—Vinまで引き下げられる。
[0005] このようなチャージポンプ回路では、立上げ時に生じる突入電流が課題とされてい た。特に、ノ ッテリを装置電源とする携帯機器など、電源系に高インピーダンスを有 するシステムでは、上記突入電流が発生すると装置各部への供給電圧が低下してし まい、その動作が不安定になる、という課題があった。 [0006] なお、従来より、上記課題を解決する手段として、供給電圧側とコンデンサとの接続 線路をオン Zオフする FET [Field Effect Transistor]と、該 FETのゲート駆動電圧 を前記コンデンサのチャージ電圧に応じて可変するゲート駆動電圧可変回路と、を 含み、チャージ電圧が高ければ FETのゲート駆動電圧を大きくし、逆に、チャージ電 圧が低ければ FETのゲート駆動電圧を小さくすることにより、 FETのオン抵抗を適時 増減調節し、突入電流の低減を図る技術が開示'提案されている (例えば、特許文献 1を参照)。
[0007] また、従来より、上記課題を解決する別の手段として、コンデンサの充放電制御に 際してオン Zオフされるトランジスタのうち、所定のトランジスタによりオン抵抗の大き Vヽスイッチング素子を並列接続しておき、直流電圧が供給されてから所定期間内に ついては、前記所定のトランジスタをオフ状態として、それらに並列接続されたスイツ チング素子を用いてコンデンサの充放電制御を行 、、所定期間経過後につ 、ては、 前記所定のトランジスタを用いてコンデンサの充放電制御を行うことにより、突入電流 の低減を図る技術技術も開示'提案されている (例えば、特許文献 2を参照)。
特許文献 1 :特開平 10— 14218号公報
特許文献 2 :特開 2004— 48893号公報
発明の開示
発明が解決しょうとする課題
[0008] 確かに、上記いずれかの従来技術であれば、立上げ時に生じる突入電流の低減を 図ることが可能である。
[0009] しかしながら、特許文献 1の従来技術では、その回路構成上、供給電圧側とコンデ ンサとの接続線路に設けられた FETをオフ状態とするとき、該 FETのゲート駆動電 圧が抵抗を介して入力電圧 Vinにプルアップされる形となっていた。そのため、当該 FETのオフタイミングは、ゲート容量と抵抗力 成る CR時定数回路によって遅延され 、結果として、出力電圧の低下や効率の悪化が招来される、という課題があった。特 に、 FETの WZL比 (ゲート幅とゲート長の比）が大きく設計されている場合には、そ のゲート容量も当然に大きくなり、上記課題が一層顕著に現われる。そのため、特許 文献 1の従来技術は、出力インピーダンスの低いチャージポンプ回路には適さなかつ た。また、特許文献 1の従来技術は、上記と同様の理由から、スイッチング周波数の 高速化にも適さなかった。
[0010] また、特許文献 2の従来技術は、直流電圧が供給されてから所定期間内に限り、定 常時用のスイッチング素子に代えて、よりオン抵抗の高い起動時用のスイッチング素 子を用いると 、う構成に過ぎず、入力電圧が変動する場合にっ 、ては何ら考慮され ていな力つた。例えば、携帯機器のバッテリ出力変換手段として用いられるチャージ ポンプ回路に、特許文献 2の従来技術を適用した場合、ノ ッテリの消耗に伴って突 入電流の危険性は低減していくにも関わらず、立上げ時用のスイッチング素子には、 バッテリ満充電時 (最大入力電圧印加時）に対応した高! ヽオン抵抗値を持たせてお かねばならな力つた。そのため、ノ ッテリ満充電時には好適であっても、ノ ッテリ消耗 時にはオン抵抗値が過大となり、結果として、出力電圧の低下や効率の悪ィ匕が招来 される、という課題があった。
[0011] 本発明は、上記の問題点に鑑み、入力電圧の電圧レベルに変動が生じた場合でも 、出力電圧の低下や効率の悪ィ匕を招くことなぐ立上げ時に生じる突入電流の低減 を図ることが可能な電源回路、チャージポンプ回路、及び、これを備えた携帯機器を 提供することを目的とする。
課題を解決するための手段
[0012] 上記目的を達成するために、本発明に係る電源装置は、コンデンサの一端と入力 電圧供給端との間に接続されて前記コンデンサを充電する際にオン状態とされる第 1スィッチ手段、及び Zまたは、前記コンデンサの他端と基準電圧供給端との間に接 続されて前記コンデンサを充電する際にオン状態とされる第 2スィッチ手段を有して 成り、前記コンデンサを周期的に充放電させることで入力電圧力 所望の出力電圧 を得る電源回路であって、第 1、第 2スィッチ手段の少なくとも一方は、互いに並列接 続され、それぞれ駆動能力の異なる複数のトランジスタ力 成り、入力電圧が高く出 力電圧が低い時の駆動能力が最も小さぐ入力電圧が低く出力電圧が安定している 時の駆動能力が最も大きくなるように制御される構成 (第 1の構成）としている。
[0013] また、本発明に係るチャージポンプ回路は、第 1コンデンサの一端と入力電圧供給 端との間に接続されて第 1コンデンサを充電する際にオン状態とされる第 1スィッチ手 段と、第 1コンデンサの他端と基準電圧供給端との間に接続されて第 1コンデンサを 充電する際にオン状態とされる第 2スィッチ手段と、第 1、第 2スィッチ手段の各駆動 制御を行う制御手段と、入力電圧を監視する第 1監視手段と、出力電圧を監視する 第 2監視手段と、を有して成り、第 1コンデンサを周期的に充放電させることで入力電 圧力も所望の出力電圧を生成するチャージポンプ回路であって、第 1、第 2スィッチ 手段の少なくとも一方は、互いに並列接続された複数のトランジスタに細分ィ匕されて 成り、前記制御手段は、第 1コンデンサを充電する際に、第 1、第 2監視手段の監視 結果に基づ 、て、前記細分ィ匕されたトランジスタの 、ずれを駆動させるかを決定する 構成 (第 2の構成)としている。
[0014] なお、上記第 2の構成力も成るチャージポンプ回路は、第 1コンデンサを放電する 際にオン状態とされる第 3、第 4スィッチ手段と、オン状態とされた第 3、第 4スィッチ手 段を介して第 1コンデンサカゝら電荷が移動される第 2コンデンサと、を有して成る構成 (第 3の構成）にするとよい。
[0015] より具体的に述べると、本発明に係るチャージポンプ回路は、第 1コンデンサと;第 1 コンデンサの一端と入力電圧供給端との間に接続されて第 1コンデンサを充電する 際にオン状態とされる第 1スィッチ手段と;第 1コンデンサの他端と基準電圧供給端と の間に接続されて第 1コンデンサを充電する際にオン状態とされる第 2スィッチ手段と ；第 1コンデンサの一端と前記基準電圧供給端との間、或いは、第 1コンデンサの一 端と出力電圧引出端との間に接続されて第 1コンデンサを放電する際にオン状態とさ れる第 3スィッチ手段と;第 1コンデンサの他端と出力電圧引出端との間、或いは、第 1コンデンサの他端と前記入力電圧供給端との間に接続されて第 1コンデンサを放電 する際にオン状態とされる第 4スィッチ手段と;前記出力電圧引出端と前記基準電圧 供給端との間に接続された第 2コンデンサと;第 1〜第 4スィッチ手段の駆動制御を行 う制御手段と;前記入力電圧供給端に接続されて入力電圧を監視する第 1監視手段 と;前記出力電圧引出端に接続されて出力電圧を監視する第 2監視手段と;を有して 成り、第 1コンデンサを周期的に充放電させることで入力電圧力 所望の出力電圧を 生成するチャージポンプ回路であって、第 1、第 2スィッチ手段の少なくとも一方は、 互いに並列接続された複数のトランジスタに細分ィ匕されて成り、前記制御手段は、第 1コンデンサを充電する際に、第 1、第 2監視手段の監視結果に基づいて、前記細分 ィ匕されたトランジスタの 、ずれを駆動させるかを決定する構成 (第 4の構成）として 、る 若しくは、本発明に係るチャージポンプ回路は、第 1コンデンサと、第 1ノードと第 1 コンデンサの一端との間に接続されて第 1コンデンサを充電する際にオン状態とされ る第 1スィッチ手段と、第 2ノードと第 1コンデンサの他端との間に接続されて第 1コン デンサを充電する際にオン状態とされる第 2スィッチ手段と、第 3ノードと第 1コンデン サの一端との間に接続されて第 1コンデンサを放電する際にオン状態とされる第 3ス イッチ手段と、第 4ノードと第 1コンデンサの他端との間に接続されて第 1コンデンサを 放電する際にオン状態とされる第 4スィッチ手段と、を各々備えた n段 (n≥2)の第 1 〜第 n昇圧回路が縦列に接続されて成り、かつ、第 1〜第 n昇圧回路の第 1ノードは 入力電圧供給端に接続され、第 1昇圧回路の第 2ノードは基準電圧供給端に接続さ れ、第 1昇圧回路以外の第 2ノードは各前段の昇圧回路の第 4ノードに接続され、第 1〜第 n昇圧回路の第 3ノードは前記基準電圧供給端に接続され、第 n昇圧回路の 第 4ノードは出力電圧引出端に接続されているか、或いは、第 1昇圧回路の第 1ノー ドは入力電圧供給端に接続され、第 1昇圧回路以外の第 1ノードは各前段の昇圧回 路の第 3ノードに接続され、第 1〜第 n昇圧回路の第 2ノードは前記基準電圧供給端 に接続され、第 n昇圧回路の第 3ノードは出力電圧引出端に接続され、第 1〜第 n昇 圧回路の第 4ノードは前記入力電圧供給端に接続されて 、る昇圧ユニットと；前記出 力電圧引出端と前記基準電圧供給端との間に接続された第 2コンデンサと;第 1〜第 n昇圧回路の各々に含まれる第 1〜第 4スィッチ手段の駆動制御を行う制御手段と； 前記入力電圧供給端に接続されて入力電圧を監視する第 1監視手段と;前記出力 電圧引出端に接続されて出力電圧を監視する第 2監視手段と;を有して成り、第 1〜 第 n昇圧回路の各々に含まれる第 1コンデンサを周期的に充放電させることで入力電 圧力も所望の出力電圧を生成するチャージポンプ回路であって、第 1昇圧回路を構 成する第 1、第 2スィッチ手段の少なくとも一方は、互いに並列接続された複数のトラ ンジスタに細分ィ匕されて成り、前記制御手段は、第 1コンデンサを充電する際に、第 1 、第 2監視手段の監視結果に基づ ヽて前記細分化されたトランジスタの ヽずれを駆 動させるかを決定する構成 (第 5の構成）としてもよ 、。
[0017] なお、上記第 2〜第 5いずれかの構成から成るチャージポンプ回路において、前記 制御手段は、第 1、第 2監視手段の監視結果に基づいて、前記出力電圧が目標値に 未到達であれば、第 1コンデンサの充電時における電流線路のオン抵抗値を増大さ せ、かつ、前記入力電圧が高いときに前記オン抵抗値を高くするように前記トランジ スタの駆動数を少なくし、また、前記出力電圧が目標値に到達済みであれば、前記 オン抵抗値を低減するように前記細分ィ匕されたトランジスタの ヽずれを駆動させるか を決定する構成 (第 6の構成）にするとよ 、。
[0018] さらに具体的には、上記第 6の構成力も成るチャージポンプ回路において、第 1、第 2スィッチ手段の少なくとも一方は、互いに並列接続された第 1、第 2、第 3トランジス タに細分化され、かつ、第 1〜第 3トランジスタの各オン抵抗値については、第 1トラン ジスタのそれが最も大きぐ第 2トランジスタがそれに次ぎ、第 3トランジスタのそれが 最も小さくなるように設計されており、また、第 1監視手段の出力論理は、前記入力電 圧が第 1閾値を上回るまでローレベルに維持され、第 1閾値を上回るとハイレベルに 遷移されるものであり、また、第 2監視手段の出力論理は、前記出力電圧が第 2閾値 を下回るまでローレベルに維持され、第 2閾値を下回るとハイレベルに遷移されるも のであり、さらに前記制御手段は、第 2監視手段の出力論理がローレベルであり、か つ、第 1監視手段の出力論理カ 、ィレベルである場合には、第 1トランジスタだけを 駆動状態として、第 2、第 3トランジスタを非駆動状態とし、第 1、第 2監視手段の出力 論理が共にローレベルである場合には、第 2トランジスタだけを駆動状態として、第 1 、第 3トランジスタを非駆動状態とし、第 1、第 2監視手段の出力論理が共にハイレべ ルである場合には、第 1、第 2トランジスタを駆動状態として、第 3トランジスタを非駆動 状態とし、第 2監視手段の出力論理力 Sハイレベルであり、かつ、第 1監視手段の出力 論理がローレベルである場合には第 1〜第 3トランジスタを全て駆動状態とする構成（ 第 7の構成）にするとよい。
[0019] このような構成とすることにより、入力電圧の電圧レベルに変動が生じた場合でも、 出力電圧の低下や効率の悪化を招くことなぐ立上げ時に生じる突入電流の低減を 図ることが可能となる。 [0020] なお、上記第 7の構成力も成るチャージポンプ回路において、第 1、第 2監視手段 の少なくとも一方は、ヒステリシスのある入出力特性を有して成る構成 (第 8の構成）に するとよい。このような構成とすることにより、各々の出力帰還に基づく発振状態を防 止することが可能となる。
[0021] また、上記第 3〜第 5いずれかの構成力 成るチャージポンプ回路において、第 1ス イッチ手段は、 Pチャネル MOS電界効果型トランジスタであり、第 2〜第 4スィッチ手 段は Nチャネル MOS電界効果型トランジスタである構成 (第 9の構成）にするとよ 、。
[0022] また、本発明に係る携帯機器は、装置電源であるバッテリと、前記バッテリの出力変 換手段である DCZDCコンバータと、を有して成る携帯機器であって、前記 DCZD Cコンバータとして、上記第 1の構成力 成る電源回路、或いは、上記第 2〜第 5いず れかの構成力も成るチャージポンプ回路を備えて成る構成 (第 10の構成）として 、る 。このような構成とすることにより、ノ ッテリの充電量に依ることなぐ常に適切に、立ち 上げ時における突入電流の低減を図ることが可能となる。
発明の効果
[0023] 上記したように、本発明に係る電源回路及びチャージポンプ回路であれば、入力電 圧の電圧レベルに変動が生じた場合でも、出力電圧の低下や効率の悪ィ匕を招くこと なぐ立上げ時に生じる突入電流の低減を図ることが可能となる。
図面の簡単な説明
[0024] [図 1]は、本発明に係る携帯電話端末の一実施形態を示すブロック図である。
[図 2]は、負電圧生成回路 21の一構成例を示す回路図である。
[図 3]は、制御信号の一波形例を示すタイミングチャートである。
[図 4]は、第 1、第 2ディテクタ DET1、 DET2の入出力特性を示す図である。
[図 5]は、ディテクタ出力とトランジスタ P1〜P3の駆動可否との相関関係を示すマトリ タス図である。
[図 6]は、正電圧生成回路 22の一構成例を示す回路図である。
[図 7]は、本発明に係るチャージポンプ回路の変形例を示す回路図である。
[図 8]は、チャージポンプ回路の一従来例を示す回路図である。
符号の説明 [0025] 1 バッテリ
2 DCZDCコンノータ
21 負電圧生成回路
22 正電圧生成回路
3 CCDカメラ
P1〜P3 Pチャネル MOS電界効果型トランジスタ
N1〜N3 Nチャネル MOS電界効果型トランジスタ
Cl、 C2 第 1、第 2コンデンサ
DET1、 DET2 第 1、第 2ディテクタ
CNT 制御部
発明を実施するための最良の形態
[0026] 以下では、携帯電話端末に搭載され、ノ ッテリの出力電圧を変換して端末各部 (特
CCD [Charge Coupled device]カメラ）の駆動電圧を生成する DCZDCコンパ 一タに本発明を適用した場合を例に挙げて説明を行う。
[0027] 図 1は、本発明に係る携帯電話端末の一実施形態を示すブロック図（特に、 CCD カメラへの電源系部分)である。本図に示すように、本実施形態の携帯電話端末は、 装置電源であるバッテリ 1と、ノ ッテリ 1の出力変換手段である DC/DCコンバータ 2 と、携帯電話端末の撮像手段である CCDカメラ 3と、を有して成る。なお、本図には 明示されていないが、本実施形態の携帯電話端末は、上記構成要素のほか、その 本質機能 (通信機能など)を実現する手段として、送受信回路部、スピーカ部、マイク 部、表示部、操作部、メモリ部など、を当然に有して成る。
[0028] CCDカメラ 3は、その駆動に際して、負の駆動電圧 (例えば一 8 [V])と正の駆動電 圧（例えば + 15 [V])を必要とする。そのため、 DCZDCコンバータ 2は、バッテリ 1の 出力電圧 Vinから正負の出力電圧 Voutl、 Vout2を各々生成する手段として、負電 圧生成回路 21と正電圧生成回路 22とを有して成る。
[0029] 図 2は、負電圧生成回路 21の一構成例を示す回路図（一部にブロック図を含む)で ある。本図に示す通り、本実施形態の負電圧生成回路 21は、スィッチ素子として、 P チャネル MOS [Meta卜 Oxide- Silicon]電界効果型トランジスタ P1〜P3と、 Nチャネル MOS電界効果型トランジスタ N1〜N3と、を有して成り、制御部 CNTで生成される 制御信号 CK1、 CK1B 、 CK2に基づいて、各トランジスタを周期的にオン
1〜3 Zオフ することにより、入力端子 T1に印加される入力電圧 Vin (バッテリ 1の出力電圧)を第 1コンデンサ C 1に充電し、該第 1コンデンサ C 1の充電電圧を出力端子 T2から負の 出力電圧 Voutl (CCDカメラ 3への負の駆動電圧）として出力する負電圧出力チヤ ージポンプ回路である。
[0030] トランジスタ P1〜P3のソースは、いずれも、入力端子 T1に接続されている。トランジ スタ P1〜P3のドレインは、いずれも、第 1コンデンサ C1の一端 (A点）とトランジスタ N 2のソースに接続されている。トランジスタ P1〜P3のゲートは、制御部 CNTの制御信 号出力端に各自接続されており、各々、制御信号 CK1B が印加されている。トラ
1〜3
ンジスタ P1〜P3のバックゲートは、各自のソースに接続されている。上記から分かる ように、トランジスタ P1〜P3は、いずれも、入力端子 T1と第 1コンデンサ C1の一端（ A点）との接続線路をオン Zオフするスィッチ手段に相当する。別の見方をすれば、 第 1コンデンサ C1を充電する際にオン状態とされるスィッチ手段が、互いに並列接続 されたトランジスタ P1〜P3に細分ィ匕されている、或いは、互いに並列接続されたトラ ンジスタ P1〜P3によって、一のゲート分割トランジスタが形成されている、と考えるこ とちでさる。
[0031] トランジスタ N1のソースは、接地されている。トランジスタ N1のドレインは、第 1コン デンサ C1の他端 (B点）とトランジスタ N3のドレインに接続されている。トランジスタ N 1のゲートは、制御部 CNTの制御信号出力端に接続されており、制御信号 CK1が 印加されている。トランジスタ N1のバックゲートは、自身のドレインに接続されている。 上記力 分力るように、トランジスタ N1は、接地端 (基準電圧供給端)と第 1コンデン サ C 1の他端 (B点）との接続線路をオン Zオフするスィッチ手段に相当する。
[0032] トランジスタ N2のドレインは、接地される一方、第 2コンデンサ C2の一端にも接続さ れている。トランジスタ N2のゲートは、制御部 CNTの制御信号出力端に接続されて おり、制御信号 CK2が印加されている。トランジスタ N2のバックゲートは、自身のドレ インに接続されている。上記力も分力るように、トランジスタ N2は、接地端 (基準電圧 供給端)と第 1コンデンサ C1の一端 (A点）との接続線路をオン Zオフするスィッチ手 段に相当する。
[0033] トランジスタ N3のソースは、第 2コンデンサ C2の他端と出力端子 T2に接続されて いる。トランジスタ N3のゲートは、制御部 CNTの制御信号出力端に接続されており、 制御信号 CK2が印加されている。トランジスタ N3のバックゲートは、自身のソースに 接続されている。上記力も分力るように、トランジスタ N3は、出力端子 T2と第 1コンデ ンサ C 1の他端 (B点）との接続線路をオン Zオフするスィッチ手段に相当する。
[0034] 上記構成力も成る負電圧生成回路 21の負電圧出力動作について、図 3を参照し ながら具体的に説明する。図 3は制御信号の一波形例を示すタイミングチャートであ る。なお、本図では、各信号の論理変遷タイミングが一致されている力 これはあくま で説明を容易とするための描写に過ぎず、一般的には、入力端子 T1や出力端子 T2 のグランドショート（すなわち、トランジスタ P1〜P3とトランジスタ N2の同時オンや、ト ランジスタ N1とトランジスタ N3の同時オン）を防止すベぐ制御信号 CK1、 CK1B
1〜3 と制御信号 CK2とは、互 、の論理変遷タイミングが不一致とされて 、ることが多!、。
[0035] 負の出力電圧 Voutlを生成するに際しては、まず、制御信号 CK1の論理状態が ハイレベルとされ、制御信号 CK1B の少なくともいずれか一と制御信号 CK2の論
1〜3
理状態がローレベルとされる（期間 X)。すなわち、トランジスタ N1とトランジスタ Pl〜 P3の少なくともいずれか一がオンとされ、トランジスタ N2、 N3がオフとされる。このよ うなスイッチング制御により、 A点には、トランジスタ P1〜P3の少なくともいずれか一 を介して入力端子 T1から入力電圧 Vinが印加され、 B点は、トランジスタ N1を介して 接地される。従って、第 1コンデンサ C1は、両端電位差がほぼ入力電圧 Vinとなるま で充電される。
[0036] 第 1コンデンサ C1の充電が完了された後、今度は、制御信号 CK1の論理状態が口 一レベルとされ、制御信号 CK1B と制御信号 CK2の論理状態がハイレベルとされ
1〜3
る（期間 Y)。すなわち、トランジスタ N1とトランジスタ Ρ1〜Ρ3がオフとされ、トランジス タ Ν2、 Ν3がオンとされる。このようなスイッチング制御により、 Α点は、トランジスタ N2 を介して接地され、 A点電位は、入力電圧 Vinカゝら接地電位へと引き下げられる。ここ で、第 1コンデンサ C1の両端間には、先の充電によって入力電圧 Vinにほぼ等しい 電位差が与えられているため、 A点電位に上記変動が生じると、 B点電位は、接地電 位力ゝら負電圧一 Vinまで引き下げられる。このとき、 B点は、トランジスタ N3を介して 出力端子 T2と導通状態にあるので、第 1コンデンサ C1の電荷が第 2コンデンサ C2 へと移動し、出力端子 T2の電位 (すなわち、出力電圧 Voutl)が負電圧— Vinまで 引き下げられる。
[0037] 負電圧生成回路 21は、上記の期間 X、 Yを交互に繰り返して、トランジスタ P1〜P3 、 N1〜N3を周期的にオン Zオフさせることにより、入力端子 T1に印加される入力電 圧 Vinを負の出力電圧 Voutlに変換して出力端子 T2から出力する。
[0038] ここで、本実施形態の負電圧生成回路 21は、先述の通り、第 1コンデンサ C1を充 電する際にオン状態とされるスィッチ手段が、互いに並列接続されたトランジスタ P1 〜P3に細分ィ匕された構成とされている。このような構成とすることにより、第 1コンデン サ C1を充電する際にトランジスタ P1〜P3のいずれを駆動させるかに応じて、第 1コ ンデンサ C1の充電時における電流線路のオン抵抗を適宜可変制御することが可能 となる。以下では、本発明の特徴部分であるトランジスタ P1〜P3の駆動選択制御（ 立上げ時の突入電流防止制御）について、詳細な説明を行う。
[0039] 先出の図 2に示した通り、本実施形態の負電圧生成回路 21は、上記の基本構成に 加えて、入力電圧 Vinを監視する第 1ディテクタ DET1と、出力電圧 Voutlを監視す る第 2ディテクタ DET2と、を有して成り、制御部 CNTは、第 1、第 2ディテクタ DET1 、 DET2の監視結果 (すなわち、入力電圧 Vinと出力電圧 Voutlとの組み合わせ）に 基づいて、トランジスタ P1〜P3のうち、いずれのトランジスタを駆動させるかを決定す る構成とされている。
[0040] 図 4は、第 1、第 2ディテクタ DET1、 DET2各々の入出力特性を示す図である。な お、本図（a)は、第 1ディテクタ DET1の入出力特性、すなわち、入力電圧 Vin (横軸 )とディテクタ出力（縦軸）との相関関係を示しており、本図（b)は、第 2ディテクタ DE T2の入出力特性、すなわち、出力電圧 Voutl (横軸）とディテクタ出力（縦軸）との相 関関係を示している。
[0041] 本図に示すように、第 1、第 2ディテクタ DET1、 DET2は、いずれもヒステリシスのあ る入出力特性を有している。
[0042] より具体的に述べると、第 1ディテクタ DET1の出力論理は、入力電圧 Vinが第 1上 側閾値 (本図では 3. 6 [V] )を上回るまでローレベルに維持され、第 1上側閾値を上 回るとハイレベルに遷移される。一方、出力論理がー且ハイレベルに遷移されて以 後、第 1ディテクタ DET1の出力論理は、入力電圧 Vinが第 1下側閾値 (本図では 3. 5 [V] )を下回らない限りハイレベルに維持され、第 1下側閾値を下回るとローレベル に遷移される。
[0043] 上記と同様に、第 2ディテクタ DET1の出力論理は、出力電圧 Voutlが第 2下側閾 値 (本図では 4Z5Vin)を下回るまでローレベルに維持され、第 2下側閾値を下 回るとハイレベルに遷移される。一方、出力論理がー且ハイレベルに遷移されて以 後、第 2ディテクタ DET2の出力論理は、出力電圧 Voutlが第 2上側閾値 (本図では 3Z5Vin)を上回らない限りハイレベルに維持され、第 2上側閾値を上回るとロー レベルに遷移される。
[0044] このように、第 1、第 2ディテクタ DET1、 DET2の入出力特性にヒステリシスを持た せることによって、各々の出力帰還に基づく発振状態を防止することが可能となる。な お、本図に示した各ディテクタの閾値はいずれも例示に過ぎず、トランジスタ P1〜P3 の駆動選択制御を適切に実行できるのであれば、 、かなる閾値を設定しても構わな い。また、第 1、第 2ディテクタ DET1、 DET2は、ハイレベル/ローレベルの 2値出力 に限らず、第 1コンデンサ C1を充電する際にオン状態とされるスィッチ手段の分割数 に応じて、 3値以上の論理状態 (例えば、 HZMZL)を取り得る構成としても構わな い。
[0045] 図 5は、ディテクタ出力とトランジスタ P1〜P3の駆動可否との相関関係を示すマトリ タス図であり、トランジスタ P1〜P3の駆動選択制御に際して制御部 CNTで参照され るデータテーブルの内容を示して 、る。
[0046] なお、以下に述べる説明の前提として、トランジスタ P1〜P3の各オン抵抗値につい ては、トランジスタ P1のそれが最も大きぐトランジスタ P2がそれに次ぎ、トランジスタ P3のそれが最も小さくなるように設計されているものとする。例えば、トランジスタお 〜P3は、各 W/Lit力 1000 μ 1 μ , 3000 μ 1 μ , ¾t^\ 11000 /1 とな るように、サイズ設計されているものとする。
[0047] まず、第 2ディテクタ DET2の出力論理がローレベルであり、第 1ディテクタ DET1の 出力論理がハイレベルである場合について説明する。この場合、制御部 CNTは、第 2ディテクタ DET2の出力論理に鑑み、チャージポンプ回路が未だ立上がり中であり 、突入電流を生じるおそれがあることを認識する。また、制御部 CNTは、第 1ディテク タ DET1の出力論理に鑑み、バッテリ 1の充電レベル（すなわち、入力電圧 Vinの電 圧レベル)が高ぐ大きな突入電流が流れ込む危険性が高いことを認識する。そこで 、制御部 CNTは、上記の認識に基づき、第 1コンデンサ C1の充電時における電流 線路のオン抵抗値を最大限まで増大させるベぐトランジスタ P1〜P3のうち、最も W ZL比が小さ 、 (すなわち最もオン抵抗が大き!/、）トランジスタ P1だけを駆動状態とし 、他のトランジスタ P2、 P3を非駆動状態（常時オフ状態）とするように、制御信号 CK1 B を生成する。このような動作状態を取り得ることにより、負電圧生成回路 21では、
1〜3
その立上げ時に生じる突入電流の低減を図ることが可能となる。
[0048] 次に、第 1、第 2ディテクタ DET1、 DET2の出力論理が共にローレベルである場合 について説明する。この場合、制御部 CNTは、第 2ディテクタ DET2の出力論理に 鑑み、チャージポンプ回路が未だ立上がり中であり、突入電流を生じるおそれがある ことを認識する。また、制御部 CNTは、第 1ディテクタ DET1の出力論理に鑑み、ノ ッテリ 1の充電レベル (すなわち、入力電圧 Vinの電圧レベル）が低ぐ大きな突入電 流が流れ込む危険性は低くなつていることを認識する。そこで、制御部 CNTは、上記 の認識に基づき、第 1コンデンサ C1の充電時における電流線路のオン抵抗値を必 要十分な値にまで増大させるベぐトランジスタ P1〜P3のうち、 2番目に WZL比が 小さい（すなわち 2番目にオン抵抗が大きい）トランジスタ P2だけを駆動状態とし、他 のトランジスタ Pl、 P3を非駆動状態（常時オフ状態）とするように、制御信号 CK1B を生成する。このような動作状態を取り得ることにより、負電圧生成回路 21では、バ
3
ッテリ 1の消耗時にも、出力電圧 Voutの不足や効率の悪ィ匕を招くことなぐその立上 げ時に生じる突入電流の低減を図ることが可能となる。
[0049] 次に、第 1、第 2ディテクタ DET1、 DET2の出力論理が共にハイレベルである場合 について説明する。この場合、制御部 CNTは、第 2ディテクタ DET2の出力論理に 鑑み、チャージポンプ回路が定常状態となっており、突入電流を生じるおそれが少な いことを認識する。また、制御部 CNTは、第 1DET1の出力論理に鑑み、トランジスタ P1〜P3のソース電圧 (すなわち入力電圧 Vin)が十分高ぐ各々のオン抵抗値が比 較的小さい値となることを認識する。そこで、制御部 CNTは、上記の認識に基づき、 トランジスタ Pl、 P2を駆動状態とし、トランジスタ P3を非駆動状態（常時オフ状態）と するように、制御信号 CK1B を生成する。このような動作状態を取り得ることにより
1〜3
、負電圧生成回路 21では、無条件にトランジスタ P1〜P3を全て駆動させて第 1コン デンサ C1の充電時における電流線路のオン抵抗値を必要以上に低減するのではな ぐ所定の目標値にまで過不足なく低減することで、効率の悪ィ匕を招くことなぐ定常 時におけるチャージポンプ回路の出力インピーダンスを目標値にまで下げることが可 能となる。
[0050] 次に、第 2ディテクタ DET2の出力論理がハイレベルであり、第 1ディテクタ DET1 の出力論理がローレベルである場合について説明する。この場合、制御部 CNTは、 第 2ディテクタ DET2の出力論理に鑑み、チャージポンプ回路が定常状態となってお り、突入電流を生じるおそれが少ないことを認識する。また、制御部 CNTは、第 IDE T1の出力論理に鑑み、トランジスタ P1〜P3のソース電圧（すなわち入力電圧 Vin) が低ぐ各々のオン抵抗値が比較的大きい値となることを認識する。そこで、制御部 C NTは、上記の認識に基づき、トランジスタ P1〜P3を全て駆動状態とするように、制 御信号 CK1B を生成する。このような動作状態を取り得ることにより、負電圧生成
1〜3
回路 21では、第 1コンデンサ C1の充電時における電流線路のオン抵抗を最小限に まで低減することで、ノ ッテリ 1の消耗時にも、定常時におけるチャージポンプ回路の 出力インピーダンスを目標値にまで下げることが可能となる。
[0051] なお、上記したトランジスタの駆動選択制御は、あくまでも例示に過ぎず、トランジス タ P1〜P3のサイズ設計や、第 1、第 2ディテクタ DET1、 DET2の閾値設定に応じて 、トランジスタ P2やトランジスタ P3だけを駆動状態としてもよいし、トランジスタ Pl、 P3 を共に駆動状態としてもよい。
[0052] 上記の通り、本実施形態の負電圧生成回路 21は、第 1コンデンサ C1を充電する際 にオンされるスィッチ手段として、第 1コンデンサ C1の一端と入力端子 T1との間に並 列接続されたトランジスタ P1〜P3を有して成り、制御部 CNTは、第 1コンデンサ C1 の充電に際し、第 1、第 2ディテクタ DET1、 DET2による入出力電圧の監視結果に 基づ 、てトランジスタ PI〜P3の 、ずれを駆動させるかを決定する構成とされて！/、る。
[0053] このように、複数に細分化されたトランジスタ P1〜P3であれば、各々のゲート電圧 を個別のインバータによって駆動することができるので、従来の突入電流防止方式と 異なり、そのオン Zオフいずれの場合にも、低インピーダンスで駆動することが可能と なる。また、チャージポンプ回路の出力インピーダンスを下げるために、トランジスタの WZL比を大きく設計する際にも、複数に細分化されたトランジスタ P1〜P3であれば 、各トランジスタに発生するゲート容量を低減することができる。従って、従来の突入 電流防止方式に比べて、その変換効率が大幅に改善されるため、出力インピーダン スの低いチャージポンプ回路にも適用することが可能となる。また、上記構成により、 スイッチング時の遅延を抑制することもできるので、スイッチング周波数の高速化にも 対応可能となる。
[0054] なお、上記の実施形態では、負電圧生成回路 21の構成及び動作を例示して説明 を行ったが、本発明の構成はこれに限定されるものではなぐ正電圧生成回路 22 (正 電圧出力チャージポンプ回路）〖こも広く適用することが可能である（図 6を参照)。そ の場合、制御部 CNTは、負電圧生成回路 21と正電圧生成回路 22の各個に設けて も構わな 、し、双方に共通の制御部を設けても構わな 、。
[0055] また、本発明は、第 1〜第 n昇圧回路 CPl〜CPn (n≥2)を縦列接続して成る昇圧 ユニットを備えたチャージポンプ回路（図 7 (a)、（b)を参照）や、チャージポンプ回路 以外の電源回路（図 7 (c)を参照）にも広く適用が可能である。
[0056] また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種 々の変更をカ卩えることが可能である。
[0057] 例えば、上記の実施形態では、チャージポンプ回路を構成するスィッチ素子につき 、入力端子 T1と第 1コンデンサ C1の一端 (A点）との接続線路をオン Zオフするスィ ツチ手段として Pチャネル MOS電界効果型トランジスタを用い、その他のスィッチ手 段として Nチャネル MOS電界効果型トランジスタを用いた場合を例に挙げて説明を 行ったが、本発明の構成はこれに限定されるものではなぐ各々のチャネル属性は、 チャージポンプ回路全体として所望の特性 (耐圧特性など）が得られるように適宜設 計すればよい。 [0058] また、上記の実施形態では、第 1コンデンサ C1を充電する際にオン状態とされるス イッチ手段として、第 1トランジスタ C1の電源側に接続されるスィッチ手段を複数に細 分ィ匕した場合を例示して説明を行ったが、本発明の構成はこれに限定されるもので はなぐ第 1トランジスタの接地側に接続されるスィッチ手段を複数に細分ィ匕してもよ いし、双方を複数に細分ィ匕してもよい。
産業上の利用可能性
[0059] 本発明は、チャージポンプ回路の突入電流低減を図る上で有用な技術であり、特 に、携帯機器のノ ッテリ出力変換手段とされる DCZDCコンバータに好適な技術で ある。

Claims

請求の範囲
[1] コンデンサの一端と入力電圧供給端との間に接続されて前記コンデンサを充電す る際にオン状態とされる第 1スィッチ手段、及び Zまたは、前記コンデンサの他端と基 準電圧供給端との間に接続されて前記コンデンサを充電する際にオン状態とされる 第 2スィッチ手段を有して成り、前記コンデンサを周期的に充放電させることで入力 電圧力も所望の出力電圧を得る電源回路であって、第 1、第 2スィッチ手段の少なくと も一方は、互いに並列接続され、それぞれ駆動能力の異なる複数のトランジスタから 成り、入力電圧が高く出力電圧が低い時の駆動能力が最も小さぐ入力電圧が低く 出力電圧が安定している時の駆動能力が最も大きくなるように制御されることを特徴 とする電源回路。
[2] 第 1コンデンサの一端と入力電圧供給端との間に接続されて第 1コンデンサを充電 する際にオン状態とされる第 1スィッチ手段と、第 1コンデンサの他端と基準電圧供給 端との間に接続されて第 1コンデンサを充電する際にオン状態とされる第 2スィッチ手 段と、第 1、第 2スィッチ手段の各駆動制御を行う制御手段と、入力電圧を監視する 第 1監視手段と、出力電圧を監視する第 2監視手段と、を有して成り、第 1コンデンサ を周期的に充放電させることで入力電圧力 所望の出力電圧を生成するチャージポ ンプ回路であって、第 1、第 2スィッチ手段の少なくとも一方は、互いに並列接続され た複数のトランジスタに細分ィ匕されて成り、前記制御手段は、第 1コンデンサを充電 する際に、第 1、第 2監視手段の監視結果に基づいて、前記細分化されたトランジス タのいずれを駆動させるかを決定することを特徴とするチャージポンプ回路。
[3] 第 1コンデンサを放電する際にオン状態とされる第 3、第 4スィッチ手段と、オン状態 とされた第 3、第 4スィッチ手段を介して第 1コンデンサ力 電荷が移動される第 2コン デンサと、を有して成ることを特徴とする請求項 2に記載のチャージポンプ回路。
[4] 第 1コンデンサと；
第 1コンデンサの一端と入力電圧供給端との間に接続されて第 1コンデンサを充電 する際にオン状態とされる第 1スィッチ手段と；
第 1コンデンサの他端と基準電圧供給端との間に接続されて第 1コンデンサを充電 する際にオン状態とされる第 2スィッチ手段と； 第 1コンデンサの一端と前記基準電圧供給端との間、或いは、第 1コンデンサの一 端と出力電圧引出端との間に接続されて第 1コンデンサを放電する際にオン状態とさ れる第 3スィッチ手段と；
第 1コンデンサの他端と出力電圧引出端との間、或いは、第 1コンデンサの他端と 前記入力電圧供給端との間に接続されて第 1コンデンサを放電する際にオン状態と される第 4スィッチ手段と；
前記出力電圧引出端と前記基準電圧供給端との間に接続された第 2コンデンサと; 第 1〜第 4スィッチ手段の駆動制御を行う制御手段と；
前記入力電圧供給端に接続されて入力電圧を監視する第 1監視手段と； 前記出力電圧引出端に接続されて出力電圧を監視する第 2監視手段と； を有して成り、第 1コンデンサを周期的に充放電させることで入力電圧力 所望の 出力電圧を生成するチャージポンプ回路であって、
第 1、第 2スィッチ手段の少なくとも一方は、互いに並列接続された複数のトランジス タに細分化されて成り、前記制御手段は、第 1コンデンサを充電する際に、第 1、第 2 監視手段の監視結果に基づ ヽて、前記細分化されたトランジスタの ヽずれを駆動さ せるかを決定することを特徴とするチャージポンプ回路。
第 1コンデンサと、第 1ノードと第 1コンデンサの一端との間に接続されて第 1コンデ ンサを充電する際にオン状態とされる第 1スィッチ手段と、第 2ノードと第 1コンデンサ の他端との間に接続されて第 1コンデンサを充電する際にオン状態とされる第 2スイツ チ手段と、第 3ノードと第 1コンデンサの一端との間に接続されて第 1コンデンサを放 電する際にオン状態とされる第 3スィッチ手段と、第 4ノードと第 1コンデンサの他端と の間に接続されて第 1コンデンサを放電する際にオン状態とされる第 4スィッチ手段と 、を各々備えた n段 (n≥2)の第 1〜第 n昇圧回路が縦列に接続されて成り、かつ、 第 1〜第 n昇圧回路の第 1ノードは入力電圧供給端に接続され、第 1昇圧回路の第 2ノードは基準電圧供給端に接続され、第 1昇圧回路以外の第 2ノードは各前段の昇 圧回路の第 4ノードに接続され、第 1〜第 n昇圧回路の第 3ノードは前記基準電圧供 給端に接続され、第 n昇圧回路の第 4ノードは出力電圧引出端に接続されているか、 或いは、第 1昇圧回路の第 1ノードは入力電圧供給端に接続され、第 1昇圧回路以 外の第 1ノードは各前段の昇圧回路の第 3ノードに接続され、第 1〜第 n昇圧回路の 第 2ノードは前記基準電圧供給端に接続され、第 n昇圧回路の第 3ノードは出力電圧 引出端に接続され、第 1〜第 n昇圧回路の第 4ノードは前記入力電圧供給端に接続 されている昇圧ユニットと；
前記出力電圧引出端と前記基準電圧供給端との間に接続された第 2コンデンサと; 第 1〜第 n昇圧回路の各々に含まれる第 1〜第 4スィッチ手段の駆動制御を行う制 御手段と；
前記入力電圧供給端に接続されて入力電圧を監視する第 1監視手段と； 前記出力電圧引出端に接続されて出力電圧を監視する第 2監視手段と； を有して成り、第 1〜第 n昇圧回路の各々に含まれる第 1コンデンサを周期的に充 放電させることで入力電圧力 所望の出力電圧を生成するチャージポンプ回路であ つて、
第 1昇圧回路を構成する第 1、第 2スィッチ手段の少なくとも一方は、互いに並列接 続された複数のトランジスタに細分ィ匕されて成り、前記制御手段は、第 1コンデンサを 充電する際に、第 1、第 2監視手段の監視結果に基づいて、前記細分化されたトラン ジスタのいずれを駆動させるかを決定することを特徴とするチャージポンプ回路。
[6] 前記制御手段は、第 1、第 2監視手段の監視結果に基づいて、前記出力電圧が目 標値に未到達であれば、第 1コンデンサの充電時における電流線路のオン抵抗値を 増大させ、かつ、前記入力電圧が高いときに前記オン抵抗値を高くするように前記ト ランジスタの駆動数を少なくし、また、前記出力電圧が目標値に到達済みであれば、 前記オン抵抗値を低減するように、前記細分ィ匕されたトランジスタの ヽずれを駆動さ せるかを決定することを特徴とする請求項 2〜請求項 5のいずれかに記載のチャージ ポンプ回路。
[7] 第 1、第 2スィッチ手段の少なくとも一方は、互いに並列接続された第 1、第 2、第 3ト ランジスタに細分ィ匕され、かつ、第 1〜第 3トランジスタの各オン抵抗値については、 第 1トランジスタのそれが最も大きぐ第 2トランジスタがそれに次ぎ、第 3トランジスタ のそれが最も小さくなるように設計されており、また、
第 1監視手段の出力論理は、前記入力電圧が第 1閾値を上回るまでローレベルに 維持され、第 1閾値を上回るとハイレベルに遷移されるものであり、また、第 2監視手 段の出力論理は、前記出力電圧が第 2閾値を下回るまでローレベルに維持され、第 2閾値を下回るとハイレベルに遷移されるものであり、さらに、
前記制御手段は、第 2監視手段の出力論理がローレベルであり、かつ、第 1監視手 段の出力論理がハイレベルである場合には、第 1トランジスタだけを駆動状態として、 第 2、第 3トランジスタを非駆動状態とし、第 1、第 2監視手段の出力論理が共にロー レベルである場合には、第 2トランジスタだけを駆動状態として、第 1、第 3トランジスタ を非駆動状態とし、第 1、第 2監視手段の出力論理が共にハイレベルである場合には 、第 1、第 2トランジスタを駆動状態として、第 3トランジスタを非駆動状態とし、第 2監 視手段の出力論理がハイレベルであり、かつ、第 1監視手段の出力論理がローレべ ルである場合には、第 1〜第 3トランジスタを全て駆動状態とすることを特徴とする請 求項 6に記載のチャージポンプ回路。
[8] 第 1、第 2監視手段の少なくとも一方は、ヒステリシスのある入出力特性を有している ことを特徴とする請求項 7に記載のチャージポンプ回路。
[9] 第 1スィッチ手段は、 Pチャネル MOS電界効果型トランジスタであり、第 2〜第 4スィ ツチ手段は、 Nチャネル MOS電界効果型トランジスタであることを特徴とする請求項 3〜請求項 5のいずれかに記載のチャージポンプ回路。
[10] 装置電源であるバッテリと、前記バッテリの出力変換手段である DCZDCコンパ一 タと、を有して成る携帯機器であって、前記 DCZDCコンバータとして、請求項 1に記 載の電源回路、或いは、請求項 2〜請求項 5のいずれかに記載のチャージポンプ回 路を備えて成ることを特徴とする携帯機器。
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