JP2004343840A - 昇圧回路 - Google Patents

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Takeyoshi Kuno
剛義 久野
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Abstract

【課題】昇圧回路の消費電流を削減する。
【解決手段】昇圧回路本体30に接続される負荷に応じて昇圧回路本体30のスイッチング用のFETのサイズを実質的に変更する。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明はCMOS半導体装置を使用した昇圧回路に係り、特に負荷の軽い場合に低消費電流となるようにしたチャージポンプ方式の昇圧回路に関するものである。
【0002】
【従来の技術】
従来のチャージポンプ方式の昇圧回路の構成を図5に示す。チャージポンプ方式の昇圧回路では、発振回路10で生成されるクロックCKを制御回路20’で各昇圧用FETに供給する互いに逆相のクロックCK1、CK2に変換し、そのクロックで昇圧回路本体30’のFETをオン/オフすることで容量に充電/放電を行い、所望の昇圧電圧を得る(特許文献1)。
【0003】
図6に2倍昇圧用の場合の昇圧回路本体30’の構成例を示す。この昇圧回路本体30’は、PMOSFET31,32,33、NMOSFET34、およびキャパシタ35,36からなる。昇圧動作は、互いに逆相のクロックCK1、CK2を供給することにより行う。クロックCK1が「H」、CK2が「L」のときは、FET32,34がオンし、他のFETがオフすることによって、キャパシタ35に電源端子37の電圧VDDが充電される。クロックCK1が「L」、CK2が「H」のときは、FET31,33がオンし、他のFETがオフすることにより、キャパシタ35への充電電圧VDDに電源端子37の電圧VDDを加算した2VDDの電圧がキャパシタ36に充電される。以上の動作が繰り返されることにより、出力端子38には2VDDの電圧が出力される(特許文献1)。
【0004】
【特許文献1】特開2000−270540号公報
【発明が解決しようとする課題】
ところが上記のような回路構成では、使用状況の最大負荷を想定して、発振回路10のクロックCKの周波数や昇圧回路30’のスイッチング用のFETサイズ(FETのゲート幅)等の回路定数を決定している。このため、負荷の小さいときでも最大負荷を想定した条件下で動作することになり、消費電流(昇圧回路本体30’での自己消費分)が大きくなるという問題があった。
【0005】
昇圧回路本体30’のFETサイズはかなり大きくなるため、その部分の消費電流の占める割合は大きく、携帯電話機等の消費電流を抑える要請の強い製品では、その消費電流を抑制する要請は大きかった。
【0006】
本発明の目的は、負荷状態が軽いときは昇圧回路本体のFETによる消費電流が抑制されるようにして消費電流削減を図った昇圧回路を提供することである。
【0007】
【課題を解決するための手段】
請求項1にかかる発明は、制御クロックを発生する制御回路と、該制御回路からの制御クロックを入力して複数のFETをスイッチング動作させチャージポンプ方式で電圧を昇圧させて出力する昇圧回路本体とを具備する昇圧回路において、前記昇圧回路本体に接続される負荷に応じて前記FETのサイズを実質的に変更するFETサイズ変更手段を設けたことを特徴とする昇圧回路とした。
【0008】
請求項2にかかる発明は、請求項1に記載の昇圧回路において、前記FETサイズ変更手段は、前記昇圧回路本体の出力電圧が低いときは前記FETのサイズを実質的に大きくし、高いときは小さくすることを特徴とする昇圧回路とした。
【0009】
請求項3にかかる発明は、請求項2に記載の昇圧回路において、前記FETはドレインとソースを共通接続した複数のFETにより構成され、前記出力電圧が高いときは該複数のFETの内の選択されたFETがスイッチングを行うとともに他のFETはオフに固定され、低いときは前記複数のFETが同期してスイッチングを行うようにしたことを特徴とする昇圧回路とした。
【0010】
【発明の実施の形態】
以下、本発明の実施形態の昇圧回路について説明する。図1は昇圧回路の構成を示すブロック図であり、クロックCKを発生する発振回路10、その発振回路10で発生したクロックCKを取り込み複数のクロックを発生する制御回路20、その制御回路20から出力する複数のクロックによってFETがオン/オフされチャージポンプ方式の昇圧を行う昇圧回路本体30、および昇圧回路本体30で昇圧された出力電圧VOUTを検知して制御回路20のクロック出力を制御する電圧検知回路40からなる。
【0011】
制御回路20で発生するクロックは、クロックCKと同相のクロックCK1,CK1A,CK3A、クロックCKと逆相のCK2,CK2Aの合計5個であり、電圧検知回路40で検知される出力電圧VOUTがある電圧Va未満のときは重負荷と判断して5個のクロックCK1,CK2,CK1A,CK2A,CK3Aを出力するが、ある電圧Va未満のときは軽負荷と判断してクロックCK1A,CK2Aを「H」に固定し、クロックCK3Aを「L」に固定にする。
【0012】
図2は昇圧回路本体30の回路図である。31,31A,32,32A,33,33AはPMOSFET、34,34AはNMOSFET、35,36はキャパシタ、37は電源端子、38は出力端子である。FET31と31A、FET32と32A、FET33と33A、FET34と34Aはそれぞれドレインとソースが共通接続された対のFETを構成し、それぞれは並列動作するときはFETの実質的サイズが大きい場合と等価となる。また、FET31,33,34はクロックCK1で制御され、FET32はクロックCK2で制御される。さらに、FET31A,33AはクロックCK1Aで制御され、32AはクロックCK2Aで制御され、FET34AはクロックCK3Aで制御される。電圧検知回路40、制御回路20、昇圧回路本体30のFET選択部分等は「FETサイズ変更手段」を構成する。
【0013】
さて、軽負荷時は、電圧検知回路40の検知信号によって制御回路20からクロックCK1,CK2のみが出力され、クロックCK1A,CK2Aは「H」、クロックCK3Aは「L」に固定されるので、昇圧回路本体30ではFET31A,32A,33A,34Aはオフ状態にある。クロックCK1が「H」、CK2が「L」になると、FET32,34がオン、FET31,33がオフしてキャパシタ35に電源電圧VDDが充電される。クロックCK1が「L」、CK2が「H」になると、FET32,34がオフ、FET31,33がオンしてキャパシタ35の充電電圧VDDに電源端子37の電圧VDDを加算した2VDDの電圧がキャパシタ36に充電される。この動作の繰り返しにより、出力端子38には2VDDの安定した昇圧電圧VOUTが出力する。このときは、上記のようにドレインとソースが共通接続された対のFETの一方のみが動作するのでFETのサイズが小さくなったと等価になり、昇圧回路本体30での消費電流が少なくなる。
【0014】
一方、重負荷時は、電圧検知回路40の検知信号によって制御回路20からクロックCK1,CK2,CK1A,CK2A,CK3Aが出力する。クロックCK1,CK1A,CK3Aが「H」、クロックCK2,CK2Aが「L」になると、FET32,34,32A,34Aがオン、FET31,33,31A,33Aがオフしてキャパシタ35に電源電圧VDDが充電される。クロックCK1、CK1A、CK3Aが「L」、クロックCK2、CK2Aが「H」になると、FET32,34,32A,34Aがオフ、FET31,33,31A,33Aがオンしてキャパシタ35の充電電圧VDDに電源端子37の電圧VDDを加算した2VDDの電圧がキャパシタ36に充電される。この動作の繰り返しにより、出力端子38には2VDDの安定した昇圧電圧VOUTが出力する。このときは、上記のようにドレインとソースが共通接続された対のFETが同期してスイッチングするのでFETのサイズが大きくなったと等価になり、昇圧回路本体30内での消費電流が増えるが、重負荷の要求する大きな電流を供給することができる。
【0015】
図3に昇圧電圧と負荷電流の特性を示す。A,B,C,Dは昇圧回路本体30内のFETの実質的サイズの違いを表し、BはAの2倍、CはAの3倍、DはAの4倍の場合である。所望の昇圧電圧を得るには負荷電流が大きくなるほど大きなFETサイズが必要となることがわかる。
【0016】
図4に昇圧回路本体30内のFETの実質的サイズを変えた場合の消費電流(無負荷時=自己消費分)の特性を示す。A〜Dは図3と同じFETサイズである。FETサイズが大きいほど、自己消費分の消費電流が大きいことがわかる。
【0017】
以上から、負荷の軽重に応じてFETサイズを切り替えることで、消費電流抑制効果があることがわかる。なお、図1,2の昇圧回路では2倍の昇圧電圧を得る場合の例について説明したが、N(N≧2)倍の昇圧電圧を得る昇圧回路に適用できることは勿論である。また、FETサイズを変える方法としては、図2に示す対をなすFETのそれぞれのサイズを同一あるいは異なるサイズとする方法の他、3個以上のFETを並列接続し、その全部を並列動作させたり一部を動作させたりすることでFETの実質的サイズを変更することも可能である。後者の場合も、並列接続されたFETのそれぞれのサイズは同一あるいは異なるサイズとすることができる。
【0018】
【発明の効果】
以上説明したように、本発明によれば昇圧回路本体のスイッチング用のFETの実質的サイズを負荷の軽重に応じて変化させるので、昇圧回路本体内での消費電流の低減を図ることができる利点がある。
【図面の簡単な説明】
【図1】本発明の1つの実施形態の昇圧回路のブロック図である。
【図2】図1の昇圧回路本体の回路図である。
【図3】FETサイズを変えた場合の負荷電流と昇圧電圧の関係を示す特性図である。
【図4】FETサイズと消費電流との関係を示す特性図である。
【図5】従来の昇圧回路のブロック図である。
【図6】図5の昇圧回路本体の回路図である。
【符号の説明】
10:発振回路
20、20’:制御回路
30,30’:昇圧回路本体、31,31A,32,32A,33,33A:PMOSFET、34,34A:NMOSFET、35,36:キャパシタ、37:電源端子、38:出力端子
40:電圧検知回路

Claims (3)

  1. 制御クロックを発生する制御回路と、該制御回路からの制御クロックを入力して複数のFETをスイッチング動作させチャージポンプ方式で電圧を昇圧させて出力する昇圧回路本体とを具備する昇圧回路において、
    前記昇圧回路本体に接続される負荷に応じて前記FETのサイズを実質的に変更するFETサイズ変更手段を設けたことを特徴とする昇圧回路。
  2. 請求項1に記載の昇圧回路において、
    前記FETサイズ変更手段は、前記昇圧回路本体の出力電圧が低いときは前記FETのサイズを実質的に大きくし、高いときは小さくすることを特徴とする昇圧回路。
  3. 請求項2に記載の昇圧回路において、
    前記FETはドレインとソースを共通接続した複数のFETにより構成され、前記出力電圧が高いときは該複数のFETの内の選択されたFETがスイッチングを行うとともに他のFETはオフに固定され、低いときは前記複数のFETが同期してスイッチングを行うようにしたことを特徴とする昇圧回路。
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JP4891093B2 (ja) * 2004-12-28 2012-03-07 ローム株式会社 電源回路、チャージポンプ回路、及び、これを備えた携帯機器

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