WO2006070474A1 - 半導体装置の製造方法 - Google Patents

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Hideki Arakawa
Takuo Ito
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Spansion Japan Ltd
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    • H10P76/4088—Processes for improving the resolution of the masks

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • Non-volatile semiconductor memory has a structure in which cell transistors are stacked with floating gates and control gates, and stores bit information by storing charges in the floating gates and changing the threshold value of the transistors.
  • flash memories that can be electrically erased are widely used, and there are NOR, NAND, AND, and DINOR types depending on the cell transistor connection method.
  • NAND-type flash memory is commonly used as a memory capable of highly integrating cell transistors, and SONOS cells that trap charges in an insulating film instead of floating gates are virtually used. Also known as a grounded array memory! /
  • FIG. 1 is a plan view of a conventional NAND flash memory array.
  • the planar pattern of the memory array is formed such that the control gate 101 which is a word line and the bit line 102 intersect each other, and the floating gate 103 is formed in the intersecting region.
  • the element isolation region 104 is formed so as to extend in a direction perpendicular to the word line 101 and is positioned between the floating gates 103 to isolate adjacent cell transistors.
  • the element isolation is generally STI (Shallow Trench Isolation), which is easy to miniaturize.
  • An n-type diffusion layer that becomes the source and drain of the cell transistor is formed between adjacent word lines 101.
  • the NAND flash memory has a string structure in which n-type transistors are connected in series, and a plurality of these are formed in parallel.
  • a page buffer is connected to one end of the NAND string via a selection transistor, and the other end is grounded to the common source region via the selection transistor.
  • the line width and spacing of STI, word lines, bit lines, etc. are limited by the minimum processing dimension F determined by the performance of photolithography. Therefore, as shown in Fig. 1, the minimum dimension of each of these line widths and intervals is F, and the minimum wiring pitch is 2F.
  • the size is 4F 2 (2F X 2F).
  • FIG. 2 (a) A conventional technique for machining with a width smaller than the minimum machining dimension F will be described.
  • a silicon nitride film 106 is deposited on the force-treated layer 105, and a mask pattern 107 having a polycrystalline silicon force with a line width F and an interval F is formed.
  • FIG. 2 (b) after forming a sidewall film 108 that also has silicon dioxide and silicon power on the sidewall of the mask pattern 107, the mask pattern 107 is removed as shown in FIG. 2 (c). To do. Thereafter, etching is performed using the sidewall film 108 as a mask, and the silicon nitride film 106 is covered.
  • the sidewall film 108 is selectively removed, and the etched layer 105 is etched by using the processed silicon nitride film 106a as a mask, so that the minimum coverage is obtained as shown in FIG.
  • a wiring pattern 105a having a width xl smaller than the dimension width F is formed.
  • the wiring is arranged with a pitch F on average, and the wiring spacing is uneven.
  • Non-Patent Document 1 Aritome, S, et.al. 1994 International Electron Devices Meeting
  • Non-Patent Document 2 SUNG et al .: FABRICATION AND PROGRAM / ERASE
  • the minimum width of the mask pattern for processing the wiring is F and the minimum interval is F. I could't.
  • the conventional technique for forming a wiring pattern with a pitch F the side wall film formed on the side wall of the stripe pattern with the line width F and the interval F is masked and subjected to the calorie, so the wiring width is constant. There was a problem that various kinds of things occurred. That is, it is difficult to form a high density pattern having the same dimensions in each of the wiring width and the wiring interval.
  • an object of the present invention is to solve the above-described conventional problems and provide a method for manufacturing a semiconductor device having a high degree of integration.
  • the present invention includes a step of depositing a first film (11) on a layer to be processed (10a, 10b, 10c), and a predetermined step on the first film.
  • the first mask pattern is made of a material having an etching selection ratio with respect to the first film, and the second film is etched with respect to the first film and the first mask pattern.
  • the third film is a material having an etching selectivity with respect to the first film.
  • the second sidewall film is formed on the vertical surface side and the curved surface side of the first sidewall film, and the second sidewall film is formed on the vertical surface side.
  • the method further includes the step of forming the bottom width of the film so that the bottom width of the second sidewall film formed on the curved surface side and the first sidewall film is substantially the same. .
  • the present invention includes a step of forming a third mask pattern (11a) by etching the first film using the second mask pattern after the step of forming the second mask pattern. And a step of etching the processed layer using the third mask pattern after removing the second mask pattern.
  • the present invention further provides the second mask pattern after the step of forming the second mask pattern.
  • the present invention includes a step of sequentially depositing a first gate insulating film and a first conductor layer on the semiconductor substrate to form the work layer, and using the third mask pattern
  • the method further includes a step of forming a trench by etching until reaching the semiconductor substrate.
  • the present invention includes a step of sequentially depositing a first gate insulating film and a first conductor layer on the semiconductor substrate to form the work layer, and using the second mask pattern
  • the method further includes the step of etching to reach the semiconductor substrate to form a trench.
  • the method further includes the step of depositing a stopper film (16) that can be removed.
  • the first film, the first mask pattern, the second film, and the third film are an insulating film or a polycrystalline silicon film, and the stopper film is a metal film.
  • the second sidewall film is formed on the vertical surface side and the curved surface side of the first sidewall film, and the second sidewall film formed on the vertical surface side. And a step of forming the bottom wall width so that the bottom wall width of the second sidewall film formed on the curved surface side and the first sidewall film is substantially the same.
  • the present invention further includes, after forming the second mask pattern, etching the stopper film using the second mask pattern to form a third mask pattern (16a); After removing the second mask pattern, etching the first film using the third mask pattern to form a fourth mask pattern (1 la), and after removing the third mask pattern And V, using the fourth mask pattern, and etching the layer to be processed.
  • the stopper film and the first film are etched using the second mask pattern to form a fourth mask made of the first film.
  • Forming a mask pattern, and the second mask pattern and the third mask pattern And a step of etching the layer to be processed using the fourth mask pattern.
  • the present invention includes a step of sequentially depositing a first gate insulating film and a first conductor layer on the semiconductor substrate to form the layer to be processed, and using the fourth mask pattern.
  • the step of etching the layer to be processed further includes the step of etching until reaching the semiconductor substrate to form a trench.
  • the present invention includes a step of sequentially depositing a first film and a second film on a layer to be processed, and a first mask pattern (18) at a predetermined pitch on the second film. Forming a third film and etching back after depositing the first film on the side wall of the first mask pattern
  • the second side film is etched using the first sided film as a mask to form a second mask pattern (17a). And a step of removing the first sidewall film, depositing a fourth film and then etching back to form a second sidewall film (20) on both side walls of the second mask pattern. And etching the second sidewall film so as to leave the second sidewall film (20a) only on one sidewall of the second mask pattern, and the second sidewall left in the etching step. Forming a third mask pattern (15 ′) composed of the film and the second mask pattern. According to the present invention, it is possible to form a stripe pattern having the same pitch as the minimum processing dimension determined by the capability of the photolithographic method, and the same width, and the same interval between the wirings. High semiconductor devices can be provided.
  • the present invention further includes a step of forming the second mask pattern and the second sidewall film left in the etching step so as to have substantially the same bottom surface width force.
  • the present invention includes a step of forming a fourth mask pattern (11a) by etching the first film using the third mask pattern after the step of forming the third mask pattern. And a step of etching the layer to be processed using the fourth mask pattern.
  • the present invention provides the third mask pattern after the step of forming the third mask pattern. And further etching the first film and the layer to be processed. The invention's effect
  • FIG. 1 is a plan view of a conventional NAND flash memory array.
  • FIG. 2 is a cross-sectional view of a manufacturing process of a conventional semiconductor device.
  • FIG. 3 is a plan view of a NAND flash memory array according to the present invention.
  • FIG. 4 is a cross-sectional view taken along line AA ′ in FIG.
  • FIG. 5 is a cross-sectional view taken along the line BB ′ in FIG.
  • FIG. 6 is a cross-sectional view of a manufacturing process in the first embodiment.
  • FIG. 7 is a cross-sectional view of a manufacturing process in the first embodiment.
  • FIG. 8 is a cross-sectional view of a manufacturing process in the second embodiment.
  • FIG. 9 is a sectional view of a manufacturing process in the second embodiment.
  • FIG. 10 is a plan view of a NAND flash memory array according to the present invention.
  • FIG. 11 is a cross-sectional view of a manufacturing process in a first modification of the second embodiment.
  • FIG. 12 is a cross-sectional view of a manufacturing process in a second modification of the second embodiment.
  • FIG. 13 is a cross-sectional view of a manufacturing process in a second modification of the second embodiment.
  • FIG. 14 is a plan view of a bit line contact portion of a NAND flash memory array according to the present invention.
  • FIG. 15 is a cross-sectional view along CC ′ in FIG.
  • FIG. 16 is a cross-sectional view of a manufacturing process in a third modification of the second embodiment.
  • FIG. 17 is a cross-sectional view of a manufacturing process in a third modification of the second embodiment.
  • FIG. 18 is a cross-sectional view of a manufacturing process in a fourth modification of the second embodiment.
  • FIG. 19 is a cross-sectional view of a manufacturing process in a fourth modification of the second embodiment.
  • FIG. 3 is a plan view of a NAND flash memory array according to the present invention
  • FIG. 4 is a cross-sectional view taken along the line AA ′ in FIG. 3
  • FIG. 5 is a cross-sectional view taken along the line BB ′ in FIG. FIG.
  • the planar pattern of the memory cell array is formed so that the control gate 8 and the bit line 10 intersect each other, and the floating gate 6 is formed in these intersecting regions.
  • the element isolation region 3 is formed perpendicular to the control gate 8 and is located between the floating gates 6 so as to isolate adjacent cell transistors. As shown in FIG. 4, the memory cell array is formed on the surface of the silicon substrate 1. A trench 2 is formed in the silicon substrate 1, and an insulating film 3 for element isolation is embedded in the trench 2.
  • the n-type diffusion layer 4 of the cell transistor is formed on the surface of the silicon substrate (semiconductor substrate) 1 so that the cell transistors are connected in series.
  • a gate insulating film 5 which is a tunnel oxide film and a floating gate 6 are sequentially formed.
  • the floating gate 6 is separated for each memory cell and is made of polycrystalline silicon.
  • a control gate 8 is formed on the floating gate 6 via a second gate insulating film 7 having an ONO structure.
  • the ONO structure is a three-layer structure composed of a silicon dioxide film, a silicon nitride film, and a silicon dioxide film, and is shown as one layer in the figure for simplicity.
  • the control gate 8 has a two-layer structure of a polycrystalline silicon film 8a and a tungsten 'silicide layer 8b, which becomes a word line.
  • the bit line 10 is formed through an interlayer insulating film (BPSG film) 9 made of BPSG (Boron Phosphorous Silicate Glass), and is made of aluminum.
  • BPSG film interlayer insulating film
  • a TiZTiN film 10a, an aluminum film 10b, and a TiN film 10c to be processed are deposited on the BPSG film 9 deposited on the control gate.
  • a silicon nitride film (first film) 11 is deposited on the layer to be carburized.
  • This first film is preferably an insulating film or a polycrystalline silicon film.
  • the silicon nitride film 11 is selected as a film to be formed on the bit line 10 which is a layer to be processed, but a mask for finally processing the bit line 10 by RIE (Reactive Ion Etching). Therefore, the film is not limited to this as long as it has a sufficient etching selectivity with respect to the layer to be processed.
  • the etching selectivity can be taken when two films are formed and one film is difficult to be etched and the other film is easily etched.
  • a mask pattern (first mask pattern) 12 having a line width and a spacing force is formed by a polycrystalline silicon film with a thickness of about FZ2 by a photolithography method having a minimum cache dimensional force.
  • the mask pattern 12 is formed on the silicon nitride film 11 at a predetermined pitch.
  • This mask pattern 12 is composed of a polycrystalline silicon film.
  • This mask pattern 12 may be an insulating film.
  • a silicon dioxide film (second film) 13 having a thickness of about FZ4 is deposited by the CVD (Chemical Vapor D mark osition) method.
  • Etching back by the RIE method forms a sidewall film (first sidewall film) 13a on the sidewall of the mask pattern 12, as shown in FIG. 6 (c).
  • the bottom surface width of the sidewall film 13a is formed to be narrower than FZ4.
  • the second film is preferably an insulating film or a polycrystalline silicon film.
  • the mask pattern 12 of the polycrystalline silicon film is selectively etched with respect to the sidewall film 13a of the silicon dioxide film and the silicon nitride film 11 by using an etching solution having an etching selectivity.
  • the silicon dioxide film (third film) 14 is deposited thicker (thicker than FZ2) than when the silicon dioxide film 13 is formed. Etching may be carried out using a fluorinated nitric acid-based chemical or by RIE. good.
  • the third film is preferably an insulating film or a polycrystalline silicon film.
  • the silicon dioxide film 14 is etched back by the RIE method, so that the sidewall film is formed on the side wall surface perpendicular to the sidewall film 13a as shown in FIG. 6 (e).
  • a (second sidewall film) 14a is formed on the curved surface side, and a sidewall film (second sidewall film) 14b is formed.
  • the sidewall film 14a is formed so that the bottom surface width is FZ2, and the combined bottom wall width of the sidewall film 13a and the sidewall film 14b is also F / 2. That is, the bottom surface width of the sidewall film 14a formed on the vertical surface side and the bottom surface width of the combined sidewall film 14b and sidewall film 13a formed on the curved surface side are substantially the same. .
  • the sidewall film 14b is formed thinner than the sidewall film 14a. This is also the force with which the silicon dioxide film 14 is formed thicker on the vertical surface side of the sidewall film 13a than the curved portion of the sidewall film 13a.
  • the second silicon oxide film 14 is made thicker than the first silicon oxide film 13.
  • Etch back the silicon oxide film 14 for the second time so that the bottom surface width of the sidewall film 14a becomes the sw force FZ2.
  • the thickness of the first silicon oxide film 13 in (1) is set in consideration of the bottom surface width of the sidewall film 14b formed by the second etch back of the silicon oxide film 14. .
  • a mask pattern (second mask pattern) 15 having a line width of F / 2 and an interval of about FZ2 is completed by the three sidewall films 13a, 14a and 14b.
  • the bottom width xl and the interval xs of the mask pattern 15 are about FZ2, respectively, but when forming the three sidewall films described above, the bottom width thereof is adjusted.
  • the mask pattern 15 having a desired line width and interval can be formed.
  • the silicon nitride film 11 is etched by the RIE method using the mask pattern 15. Thereafter, the silicon oxide film mask pattern 15 is selectively removed by etching with an etching solution such as HF (hydrofluoric acid) solution, and as shown in FIG. Third mask pattern) 11a is formed. Next, as shown in FIG. 7 (g), the mask pattern 11a is used to etch the TiZTiN film 10a, the aluminum film 1Ob, and the TiN film 10c, which are the layers to be coated, by the RIE method. Form.
  • an etching solution such as HF (hydrofluoric acid) solution
  • the bit line 10 may be formed by etching the silicon nitride film 11, the Ti ZTiN film 10a, the aluminum film 10b, and the TiN film 10c by the RIE method using the mask pattern 15. .
  • the bit line forming method of the NAND flash memory in the photolithography method having the minimum cache size F, the wiring width and the wiring interval with the pitch force. Each can form a fine pattern formed with the same dimensions.
  • the present invention is not limited to the bit line of the NAND flash memory, and the same applies to the word line. In addition, it is of course applicable to obtaining fine wiring patterns of semiconductor devices other than memories.
  • FIGS. 8 (a)-(d) and 9 (e). ) the specific manufacturing process of STI is shown in FIGS. 8 (a)-(d) and 9 (e). ) —Explain with reference to (g).
  • a silicon dioxide film (first gate insulating film) 5 that becomes a tunnel oxide film
  • a polycrystalline silicon film (first film) that becomes a floating gate.
  • One conductor layer) 6 and a silicon nitride film 11 are sequentially deposited.
  • the silicon dioxide film 5 and the polycrystalline silicon film 6 are processed layers.
  • a mask pattern 12 having a line width and an interval of the minimum processing dimension F is formed with a polycrystalline silicon film by photolithography.
  • a mask having a line width of about FZ2 and an interval of about FZ2 is formed by the sidewall films 13a, 14a and 14b by the same manufacturing method as the bit line forming method described above.
  • RIE is performed using the mask pattern 15, and then the silicon oxide film mask pattern 15 is removed by etching with an etchant such as HF solution as shown in FIG. 8C.
  • an etchant such as HF solution as shown in FIG. 8C.
  • the mask pattern 11a of the silicon nitride film is formed.
  • the mask pattern 15 may be left without being etched as will be described later.
  • FIG. 8 (d) by using the mask pattern 11a, the polycrystalline silicon layer 6, the silicon dioxide silicon film 5, and the silicon substrate 1 are etched by the RIE method to form the floating gate 6a. Trenches 2 are formed. In the process of etching the target layer using the mask pattern 1 la, the trench 2 is formed by etching until reaching the silicon substrate 1.
  • the depth of trench 2 is set in consideration of the punch-through withstand voltage between adjacent elements.
  • the mask pattern 11a may have a thickness corresponding to the depth at which the trench 2 is formed.
  • a silicon dioxide film is deposited by CVD so that the trench 2 is sufficiently filled.
  • TEOS Tetra Ethyl Ortho Silicate
  • CMP Chemical Mechanical Polish
  • an ONO layer 7 is formed as a second gate insulating film.
  • a polycrystalline silicon film 8a and a WSi (tungsten silicide) film 8b are sequentially deposited and processed by photolithography to form the control gate 8.
  • the control gate 8 is covered with the minimum processing dimension F by a known manufacturing method.
  • an n-type diffusion layer that becomes the source and drain of the cell transistor is formed by ion implantation, and a BPSG film 9 is deposited.
  • the STI formation method of the NAND flash memory according to the second embodiment as described above even in the photolithography method having the minimum cache size F, the pitch is F, the STI wiring width and Fine patterns with equal wiring intervals can be obtained, and at the same time, floating gates having the same pattern can be formed.
  • bit lines and STIs arranged at a pitch F are obtained, and word lines are formed at a pitch 2F by a conventional manufacturing method, as shown in FIG.
  • the arrangement and formation method of the bit line contacts will be described.
  • FIG. 14 is a plan view of the vicinity of the bit line contact in the NAND flash memory array of the present invention.
  • both word line patterns of 16 units not shown in the figure are used.
  • select gates 8 ' are arranged, and on one of the select gates shown in the figure, the bit line 10 is in contact with the substrate, that is, the drain diffusion layer.
  • 16 word line patterns with selection gates on both sides are arranged so that they are mirror images of the common source region. Is taken. Therefore, there are 4 select gates and 32 word lines between two contacts on the same bit line.
  • FIG. 14 is a cross-sectional view taken along the line CC ′ of FIG.
  • a contact plug 23 made of tungsten is formed in a contact hole opened with a diameter F in the BPSG film 9 deposited on the substrate 1, and the bit line 10 is connected to the n-type diffusion layer 24 which is a drain region.
  • bit line contacts are formed in a zigzag shape, the degree of integration slightly decreases in the direction in which the bit lines extend.
  • peripheral circuits according to the memory cell array.
  • page buffers are arranged on both sides of the memory array, and bit lines are alternately connected to both page buffers. It can be formed by the following manufacturing method.
  • word decoders are arranged on both sides of a memory array for word lines arranged at a narrow pitch, and they are alternately arranged on both decoders in units of several word lines.
  • the circuit in the decoder can be formed by a conventional manufacturing method.
  • the word decoder is driven at a voltage Vpp higher than the voltage Vcc used in peripheral circuits such as a page buffer, a large transistor size is required.
  • FIG. 10 shows a plan view of the NAND flash memory in the case where the lead wires are formed by the same manufacturing method as described in the first embodiment.
  • 1 cell size is F 2, which is manufactured in the conventional method Compared to the case of building, it is a quarter size.
  • the silicon nitride film 1 1 The surface is slightly etched. Since the silicon nitride film 11 is used as a mask when the work layer is masked by RIE, the surface is not etched much and a flat surface state is formed before the mask pattern is formed. It is desirable to be. If the surface of the silicon nitride film 11 is flat, the mask pattern 15 can be formed with higher accuracy.
  • the mask pattern 12 is made of a material having an etching selection ratio with respect to the silicon nitride film 11 serving as the first film, and the silicon dioxide film 13 serving as the second film is the first film.
  • the silicon nitride film 11 and the mask pattern 12 to be used are materials having an etching selectivity, and the silicon nitride film 14 to be a third film is a material having an etching selectivity to the silicon nitride film 11 to be a first film. It ’s good!
  • a silicon substrate 1 is formed on a silicon dioxide film 5 serving as a tunnel oxide film, a polycrystalline silicon film 6 serving as a floating gate, a silicon nitride film 11 and a tungsten film. Deposit 16 in order.
  • a mask pattern 12 having a line width and interval of the minimum processing dimension F is formed by a photolithographic method using a polycrystalline silicon film having a thickness of about FZ2.
  • the mask pattern 15 composed of the three side films 13a, 14a, and 14b is formed by the same manufacturing method as in the first embodiment described above. ⁇ ⁇ Formed with a silicon film.
  • the tungsten film 16 is a stopper film used for the purpose of not etching the silicon nitride film 11 on the layer to be processed during etching in the process of forming the mask pattern 15.
  • a metal film having a sufficient etching selectivity with respect to the insulating films of the polycrystalline silicon film 12 the silicon dioxide films 13, 14a, and the silicon nitride film 11, a tungsten film 16
  • the tungsten film 16 is etched by the RIE method using the mask pattern 15 to form a mask pattern (third mask pattern) 16a.
  • the mask 15 of the silicon dioxide film is etched away with HF solution, and the exposed tungsten film 16a is masked as shown in FIG. 11 (d), and the silicon nitride film 11 is removed by the RIE method.
  • Etching is performed to form a mask pattern (fourth mask pattern) 11a made of a silicon nitride film.
  • the tungsten film 16a is removed, and the target layers 5 and 6 are etched using the mask pattern 1la. In the step of etching the target layers 5 and 6 using the mask pattern 11a, etching is performed until the silicon substrate 1 is reached, thereby forming a trench.
  • the mask pattern 15 is used to etch the tungsten film 16 and the silicon nitride film 11 by the RIE method, and then the mask pattern 15 and the mask are formed.
  • the formed tungsten film 16a may be sequentially removed to form a mask pattern 11a made of a silicon nitride film.
  • the STI and the floating gate are formed by the same manufacturing method as in the second embodiment described above.
  • the surface of the silicon nitride film serving as a mask for processing the layer to be processed is formed. It can be obtained in a flat state before it is processed, and the subsequent etching process of the layer to be processed can be performed with high accuracy.
  • the STI formation method has been described as an example, but the present invention can be applied to processing of a wiring such as a bit line by a similar manufacturing method.
  • FIGS. 12 (a)-(d) and 13 (e)-(h) the second embodiment of the second embodiment is used.
  • a modification will be described.
  • a silicon dioxide film 5 serving as a tunnel oxide film and a polycrystalline silicon film 6 serving as a floating gate are deposited on the silicon substrate 1.
  • a silicon nitride film (first film) 11 is formed on the layer to be processed. The process up to this point is the same as the manufacturing method described in the second embodiment.
  • the silicon dioxide film 5 and the polycrystalline silicon film 6 are processed layers.
  • a mask pattern (first mask pattern) 18 having a minimum processing dimension F is formed on the polycrystalline silicon film 17 using a silicon nitride film. At a predetermined pitch.
  • etch back is performed, and as shown in FIG. 12 (a), a sidewall film (first side wall film) is formed on the side wall of the mask pattern 18. 19 is formed.
  • the mask pattern 18 is removed by etching, leaving the sidewall film 19.
  • the polycrystalline silicon film 17 is etched by the RIE method to form a mask pattern (second mask pattern) 17a.
  • the mask pattern 19 of the silicon dioxide film is selectively etched away with an HF solution or the like, and then silicon dioxide film (fourth film) is deposited and etched back. As shown in FIG. 12 (d), a sidewall film (second sidewall film) 20 is formed on the sidewall of the mask pattern 17a.
  • the bottom surface width of the sidewall film 20 is equal to the bottom surface width of the polycrystalline silicon film 16a formed earlier, that is, the bottom surface width sw of the sidewall film 19 described with reference to FIG. To form.
  • the bottom width sw should be about FZ4.
  • each of the photoresist 21a and the photoresist 21b is alternately arranged so that the ends thereof are located on the adjacent polycrystalline silicon film 17a. Form in order.
  • the photoresists 21a and 21b can be aligned within the margin of the width of the polycrystalline silicon film 17a (about FZ4 in FIG. 13 (e)).
  • the side wall film 20 is selected so that the side wall film 20a is left only on one side wall of the mask pattern 17a using the photoresists 21a and 21b as a mask. Etch. Thereafter, as shown in FIG.
  • a mask pattern (third mask pattern) 15 is formed, which is formed only on the sidewall film 20a and has a bottom surface width of about FZ4. Therefore, the bottom surface widths of the mask pattern 17a and the sidewall film 20a left in the etching process are formed to be substantially the same.
  • the bottom width of the mask pattern 15 ' is about FZ2.
  • the bottom width xl of the mask pattern 15 'and the distance xs are forces that are about FZ2, respectively.
  • the bottom width By adjusting sw, a mask pattern 15 ′ having a desired line width and interval can be formed.
  • the silicon nitride film 11 is etched by the RIE method, and then the mask pattern 15 ′ is selectively etched.
  • a mask pattern (fourth mask pattern) 11a of the silicon nitride film is formed.
  • the mask pattern 11a is used to etch the silicon dioxide film 5 and the polycrystalline silicon film 6 to be processed, and the STI is manufactured by the same manufacturing method as described in the second embodiment. And a floating gate is formed.
  • the silicon dioxide film 5 and the polycrystalline silicon film 6 are the layers to be coated.
  • the mask pattern 15 ′ is used to form the silicon nitride film 11 serving as the first film, the silicon dioxide film 5 serving as the layer to be processed, and the polycrystalline silicon.
  • the film 6 may be etched.
  • a mask pattern having a pitch F can be formed by a manufacturing method different from that described in the first and second embodiments.
  • the STI formation method has been described as an example.
  • the same manufacturing method can be applied to processing of wiring such as a bit line.
  • FIG. 11 As a first modification of the second embodiment, an additional step of forming a stopper film 16 on the silicon nitride film 11 on the work layer is added. The form was explained. Next, with respect to the second modification of the second embodiment, on the layer to be processed An embodiment in which a step of forming a stopper film 16 on the silicon nitride film 11 will be described with reference to FIGS. 16 and 17.
  • FIG. 16 and 17 are cross-sectional views of the manufacturing process in the third modification of the second embodiment.
  • a nitric acid silicon film 5 to be a tunnel acid film and a polycrystalline silicon film 6 to be a floating gate are deposited on the silicon substrate 1. Further, a silicon nitride film 11 and a tungsten film 16 are sequentially deposited on the work layer. The silicon dioxide film 5 and the polycrystalline silicon film 6 are the layers to be coated. The tungsten film 16 is a stopper film used for the purpose of not etching the silicon nitride film 11 on the target layer during the etching in the process of forming the mask pattern 15.
  • a mask pattern 18 having a minimum processing dimension F is formed on the polycrystalline silicon film 17 with predetermined pits using a silicon nitride film.
  • etch back is performed to form a sidewall film 19 on the side wall of the mask pattern 18 as shown in FIG.
  • the mask pattern 18 is removed by etching, leaving the sidewall film 19.
  • the polycrystalline silicon film 17 is etched by the RIE method using the sidewall film 19 to form a mask pattern 17a.
  • the sidewall film 19 of the silicon dioxide film is selectively removed by etching with an HF solution or the like, and then silicon dioxide film is deposited and etched back to obtain the structure shown in FIG. As shown, a sidewall film 20 is formed on the sidewall of the mask pattern 17a.
  • the bottom surface width of the sidewall film 20 is equal to the bottom surface width of the previously formed polycrystalline silicon film 16a, that is, the bottom surface width sw of the sidewall film 19 described with reference to FIG. To form.
  • the bottom width sw should be about FZ4.
  • each of the photoresist 21a and the photoresist 21b is arranged alternately so that each end is located on the adjacent polycrystalline silicon film 17a. Form in order.
  • the photoresists 21a and 21b can be aligned within the margin of the width of the polycrystalline silicon film 17a (about FZ4 in FIG. 17E).
  • the side wall film 20 is selected so that the side wall film 20a is left only on one side wall of the mask pattern 17a using the photoresists 21a and 21b as a mask. Etch. Thereafter, as shown in FIG. 17 (g), by removing the photoresists 21a and 21b, a rectangular polycrystalline silicon film 17a having a width of about FZ4 is left in the etching process, and one side wall thereof is left.
  • the bottom width of the mask pattern 15 is about FZ2.
  • the silicon nitride film 11 is etched by the RIE method using the mask pattern 15 ′′, and then the mask pattern 15 ′ ′ is selectively etched.
  • the mask pattern 11a of the silicon nitride film is formed, and the subsequent process uses the mask pattern 11a to etch the silicon dioxide film 5 and the polycrystalline silicon film 6 to be processed.
  • the STI and the floating gate are formed by the same manufacturing method as described in the second embodiment, and after the process of forming the mask pattern 15 ′ ′, the mask pattern 15 ′ ′ is used to form the first pattern.
  • the silicon nitride film 11 to be a film, the silicon dioxide film 5 to be processed, and the polycrystalline silicon film 6 may be etched.
  • a mask pattern having a pitch F can be formed by a manufacturing method different from that described in the first and second embodiments.
  • the STI formation method has been described as an example.
  • the same manufacturing method can be applied to processing of wiring such as a bit line.
  • FIGS. 18 and 19 are cross-sectional views of the manufacturing process in the fourth modification of the second embodiment.
  • a silicon dioxide film 5 serving as a tunnel oxide film
  • a polycrystalline silicon film 6 serving as a floating gate
  • a second film having an ONO structure on a silicon substrate 1
  • a gate insulating film 7, a polycrystalline silicon film 8a, a tungsten silicide layer 8b, a silicon dioxide silicon film 25, a silicon nitride film 11, and a tungsten film 16 are sequentially deposited.
  • Silicon dioxide film 5 polycrystalline silicon film 6, second gate insulating film 7, polycrystalline silicon film 8a, tungsten 'silicide layer 8b Becomes the coated layer.
  • the polycrystalline silicon film 8a and the tungsten 'silicide layer 8b become the control gate 8, which becomes the word line.
  • a mask pattern 12 having a line width and interval of the minimum cache size F is formed by a photolithographic method using a polycrystalline silicon film having a thickness of about FZ2.
  • a mask pattern 15 composed of the three sidewall films 13a, 14a and 14b is formed of a silicon dioxide film by the same manufacturing method as in the first embodiment described above.
  • the tungsten film 16 is a stopper film used for the purpose of not etching the silicon nitride film 11 on the layer to be processed during etching in the process of forming the mask pattern 15 ′ ′′.
  • the tungsten film 16 is etched by the RIE method using the mask pattern 15 ”to form the mask pattern 16a. Thereafter, the diacid salt is formed by HF solution.
  • the silicon film mask 15 ′ ′′ is removed by etching, the exposed tungsten film 16a is masked, and the silicon nitride film 11 is etched by RIE to form a mask pattern 11a of the silicon nitride film.
  • the tungsten film 16a is removed, and the silicon dioxide film 5, the polycrystalline silicon film 6, the second gate insulating film 7, and the polycrystalline film are formed using the mask pattern 11a.
  • the silicon film 8a, the tungsten 'silicide layer 8b, and the silicon dioxide film 25 are etched.
  • an n-type diffusion layer 4 serving as the source and drain of the cell transistor is formed by ion implantation, and after the BPSG film 9 is deposited, etching is performed using the CMP method until the mask pattern 11a disappears. Thereafter, the contact is opened, and the bit line 10 is formed by the method described in the first embodiment.
  • NAND flash memory having a quarter cell size can be manufactured.

Landscapes

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Abstract

　本発明の半導体装置に製造方法は、被加工層（１０ａ、１０ｂ、１０ｃ）上に第一の膜（１１）を堆積する工程と、前記第一の膜の上に所定のピッチで第一のマスクパターン（１２）を形成する工程と、第二の膜を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイドウォール膜（１３ａ）を形成する工程と、前記第一のマスクパターンを除去する工程と、前記第三の膜を堆積後エッチバックして第二のサイドウォール膜（１４ａ、１４ｂ）を形成し、前記第一のサイドウォール膜及び前記第二のサイドウォール膜により構成された第二のマスクパターン（１５）を形成する工程とを具備する。これにより、フォトリソグラフィ法の能力で決まる最小加工寸法と同じピッチで、且つ配線幅と配線間隔それぞれが同一の寸法であるストライプパターンを形成することができため、集積度の高い半導体装置を提供することができる。

Description

明 細 書
半導体装置の製造方法
技術分野
[0001] 本発明は、半導体装置の製造方法に関する。
背景技術
[0002] 不揮発性半導体メモリは、セルトランジスタを浮遊ゲートと制御ゲートとを積み重ね た構造とし、浮遊ゲートに電荷を蓄えてトランジスタのしきい値を変化させることで、ビ ット情報を記憶するものが良く知られている。なかでも、電気的一括消去可能なフラッ シュメモリが広く使用されており、セルトランジスタの接続法により、 NOR型、 NAND 型、 AND型、 DINOR型などがある。近年の大容量化に伴い、セルトランジスタの高 集積ィ匕可能なメモリとしては、 NAND型フラッシュメモリが一般的に使用され、また、 浮遊ゲートの代わりに絶縁膜に電荷をトラップさせる SONOSセルを仮想接地型ァレ ィとしたメモリも知られて！/、る。
[0003] 図 1は、従来の NAND型フラッシュメモリアレイの平面図である。メモリアレイの平面 パターンは、ワード線である制御ゲート 101と、ビット線 102とが互いに交差するように 形成され、浮遊ゲート 103はこれらの交差領域に形成されている。また、素子分離領 域 104は、ワード線 101と垂直方向に延びるように形成され、浮遊ゲート 103の間に 位置することで、隣り合うセルトランジスタを分離している。素子分離は微細化が容易 な STI (Shallow Trench Isolation)が一般的である。セルトランジスタのソース、ドレイン となる n型拡散層は、隣り合うワード線 101間に形成される。
[0004] 従って、 NAND型フラッシュメモリは、 n型トランジスタが直列に接続したストリング構 造を有し、これらが複数本平行に形成されている。ここでは、簡略のため図示してい ないが、 NANDストリングの一端には、選択トランジスタを介してページバッファが接 続され、他端は選択トランジスタを介して共通ソース領域に接地される。従来の製法 では、 STIやワード線、ビット線などの線幅と間隔は、フォトリソグラフィの性能で決ま る最小加工寸法 Fの制約を受ける。よって、図 1に示すように、これらの線幅と間隔そ れぞれの最小寸法は Fであり、配線の最小ピッチは 2Fとなるため、最小のメモリセル サイズは 4F2 (2F X 2F)である。
[0005] 最小加工寸法 Fより小さい幅で加工する従来技術について説明する。図 2 (a)に示 すように、被力卩工層 105の上に窒化シリコン膜 106を堆積し、線幅 F、間隔 Fで多結 晶シリコン力もなるマスクパターン 107を形成する。次に、図 2 (b)に示すように、マス クパターン 107の側壁に、二酸ィ匕シリコン力もなるサイドウォール膜 108を形成した後 、図 2 (c)のようにマスクパターン 107を除去する。その後、サイドウォール膜 108をマ スクにしてエッチングし、窒化シリコン膜 106をカ卩ェする。続いて、サイドウォール膜 1 08を選択的に除去し、加工された窒化シリコン膜 106aをマスクに、被力卩工層 105を エッチングすることで、図 2 (d)に示すように、最小カ卩ェ寸法幅 Fより小さい幅 xlをもつ 配線パターン 105aを形成する。このとき、配線間隔は、 Fであるものと、 Fより小さい X sの 2通りができる。配線は、平均的にピッチ Fで配列する力 配線間隔は不均一とな る。
[0006] 非特許文献 1： Aritome, S, et.al. 1994 International Electron Devices Meeting
Technical Digest, pp.271— 274, Dec. 1994
非特許文献 2 : SUNG et al.： FABRICATION AND PROGRAM/ERASE
CHARACTERISTICS OF 30- nm SONOS NONVOLATILE MEMORY DEVICES, IEEE TRANSACTION ON NANOTECHNOLOGY, VOL. 2, N0.4, Dec. 2003 発明の開示
発明が解決しょうとする課題
[0007] し力しながら、最小カ卩ェ寸法 Fなるフォトリソグラフィ法において、配線を加工するマ スクパターンの最小幅は F、最小間隔は Fであり、これ以上の微細寸法で精度良く加 工することはできなかった。また、ピッチ Fなる配線パターンを形成する従来技術では 、線幅 F、間隔 Fのストライプパターン側壁に形成されるサイドウォール膜をマスクして カロェするため、配線幅は一定となる力 配線間隔は 2種類のものが生じるという問題 があった。すなわち、配線幅と配線間隔それぞれにおいて、同一の寸法を有する高 密度パターンを形成することが困難であった。従って、高密度なセルアレイが要求さ れる NAND型フラッシュメモリにおいても、フォトリソグラフィの能力に起因した力卩ェ寸 法の限界から、低コストィ匕を行うことが困難であった。 [0008] そこで、本発明の目的は、上記従来の問題を解決し、集積度の高い半導体装置の 製造方法を提供することである。
課題を解決するための手段
[0009] 上記課題を解決するために、本発明は、被加工層 (10a, 10b、 10c)上に第一の 膜（11)を堆積する工程と、前記第一の膜の上に所定のピッチで第一のマスクパター ン（12)を形成する工程と、第二の膜を堆積後エッチバックして前記第一のマスクバタ ーン側壁に第一のサイドウォール膜（13a)を形成する工程と、前記第一のマスクバタ ーンを除去する工程と、前記第三の膜を堆積後エッチバックして第二のサイドウォー ル膜（14a、 14b)を形成し、前記第一のサイドウォール膜及び前記第二のサイドゥォ ール膜により構成された第二のマスクパターン（15)を形成する工程とを具備する半 導体装置の製造方法である。
[0010] 本発明によれば、フォトリソグラフィ法の能力で決まる最小カ卩ェ寸法と同じピッチで、 且つ配線幅と配線間隔それぞれが同一の寸法であるストライプパターンを形成する ことができため、集積度の高い半導体装置を提供することができる。
[0011] 前記第一のマスクパターンは前記第一の膜とはエッチング選択比がとれる材質であ り、前記第二の膜は前記第一の膜及び前記第一のマスクパターンとはエッチング選 択比がとれる材質であり、前記第三の膜は前記第一の膜とはエッチング選択比がと れる材質である。
[0012] 本発明は、前記第二のサイドウォール膜は、前記第一のサイドウォール膜の垂直面 側と湾曲面側とに形成され、前記垂直面側に形成される前記第二のサイドウォール 膜の底面幅と、前記湾曲面側に形成される前記第二のサイドウォール膜と前記第一 のサイドウォール膜を合わせた底面幅とが略同一となるように形成する工程を更に具 備する。
[0013] 本発明は、前記第二のマスクパターンを形成する工程後、該第二のマスクパターン を用いて、前記第一の膜をエッチングし第三のマスクパターン（11a)を形成する工程 と、前記第二のマスクパターンを除去後、前記第三のマスクパターンを用いて前記被 加工層をエッチングする工程とを更に具備する。
[0014] 本発明は更に、前記第二のマスクパターンを形成する工程後、該第二のマスクバタ ーンを用いて、前記第一の膜及び前記被加工層をエッチングする工程を具備する。
[0015] 本発明は、前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積し て前記被加工層を形成する工程を含み、前記第三のマスクパターンを用いて前記被 加工層をエッチングする工程にぉ 、て、前記半導体基板に到るまでエッチングしトレ ンチを形成する工程を更に具備する。
[0016] 本発明は、前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積し て前記被加工層を形成する工程を含み、前記第二のマスクパターンを用いて、前記 第一の膜及び前記被加工層をエッチングする工程にぉ ヽて、前記半導体基板に到 るまでエッチングしトレンチを形成する工程を更に具備する。
[0017] 本発明は、前記第一の膜を堆積する工程の後、該第一の膜、前記第一のマスクパ ターン、前記第二の膜、及び前記第三の膜とはエッチング選択比がとれるストッパー 膜 ( 16)を堆積する工程を更に具備する。
[0018] 前記第一の膜、前記第一のマスクパターン、前記第二の膜、及び前記第三の膜は 絶縁膜または多結晶シリコン膜であり、前記ストッパー膜は金属膜である。
[0019] 本発明は、前記第二のサイドウォール膜は前記第一のサイドウォール膜の垂直面 側と湾曲面側とに形成され、前記垂直面側に形成される前記第二のサイドウォール 膜の底面幅と、前記湾曲面側に形成される前記第二のサイドウォール膜と前記第一 のサイドウォール膜を合わせた底面幅とが略同一となるように形成する工程を更に具 備する。
[0020] 本発明は更に、前記第二のマスクパターンを形成後、該第二のマスクパターンを用 いて、前記ストッパー膜をエッチングし第三のマスクパターン（16a)を形成する工程と 、前記第二のマスクパターンを除去後、前記第三のマスクパターンを用いて前記第 一の膜をエッチングし第四のマスクパターン（1 la)を形成する工程と、前記第三のマ スクパターンを除去後、前記第四のマスクパターンを用 V、て前記被加工層をエツチン グする工程とを更に具備する。
[0021] 本発明は、前記第二のマスクパターンを形成後、該第二のマスクパターンを用いて 、前記ストッパー膜及び前記第一の膜をエッチングし、第一の膜からなる第四のマス クパターンを形成する工程と、前記第二のマスクパターン及び第三のマスクパターン を除去する工程と、前記第四のマスクパターンを用 、て前記被加工層をエッチング する工程とを更に具備する。
[0022] 本発明は、前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積し て前記被加工層を形成する工程を含み、前記第四のマスクパターンを用 ヽて前記被 加工層をエッチングする工程において、前記半導体基板に到るまでエッチングし、ト レンチを形成する工程とを更に具備する。
[0023] 本発明は、被加工層上に第一の膜及び第二の膜を順じ堆積する工程と、前記第二 の膜の上に所定のピッチで第一のマスクパターン（18)を形成する工程と、第三の膜 を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイドウォール膜
(19)を形成する工程と、前記第一のマスクパターンを除去後、前記第一のサイドゥォ 一ル膜をマスクにして前記第二の膜をエッチングし、第二のマスクパターン（17a)を 形成する工程と、前記第一のサイドウォール膜を除去し、第 4の膜を堆積後エッチバ ックして前記第二のマスクパターンの両側壁に第二のサイドウォール膜 (20)を形成 する工程と、前記第二のマスクパターンの一側壁にのみ前記第二のサイドウォール 膜 (20a)を残すように前記第二のサイドウォール膜をエッチングし、前記エッチング 工程で残された第二のサイドウォール膜及び第二のマスクパターンにより構成された 第三のマスクパターン（15 ' )を形成する工程とを具備する。本発明によれば、フォトリ ソグラフィ法の能力で決まる最小加工寸法と同じピッチで、且つ配線幅と配線間隔そ れぞれが同一の寸法であるストライプパターンを形成することができため、集積度の 高 、半導体装置を提供することができる。
[0024] 本発明は、前記第二のマスクパターンと前記エッチング工程で残された前記第二 のサイドウォール膜それぞれの底面幅力 略同一となるように形成する工程を更に具 備する。
[0025] 本発明は、前記第三のマスクパターンを形成する工程後、該第三のマスクパターン を用いて、前記第一の膜をエッチングし第四のマスクパターン（11a)を形成する工程 と、前記第四のマスクパターンを用 ヽて前記被加工層をエッチングする工程とを更に 具備する。
[0026] 本発明は、前記第三のマスクパターンを形成する工程後、該第三のマスクパターン を用いて、前記第一の膜及び前記被加工層をエッチングする工程を更に具備する。 発明の効果
[0027] 本発明によれば、集積度の高!、半導体装置の製造方法を提供することができる。
図面の簡単な説明
[0028] [図 1]従来の NAND型フラッシュメモリアレイの平面図である。
[図 2]従来の半導体装置の製造工程の断面図である。
[図 3]本発明における NAND型フラッシュメモリアレイの平面図である。
[図 4]図 3中の A— A'断面図である。
[図 5]図 3中の B— B'断面図である。
[図 6]第一の実施形態における製造工程の断面図である。
[図 7]第一の実施形態における製造工程の断面図である。
[図 8]第二の実施形態における製造工程の断面図である。
[図 9]第二の実施形態における製造工程の断面図である。
[図 10]本発明における NAND型フラッシュメモリアレイの平面図である。
[図 11]第二の実施形態の第一の変形例における製造工程の断面図である。
[図 12]第二の実施形態の第二の変形例における製造工程の断面図である。
[図 13]第二の実施形態の第二の変形例における製造工程の断面図である。
[図 14]本発明における NAND型フラッシュメモリアレイのビット線コンタクト部の平面 図である。
[図 15]図 14中の C C'断面図である。
[図 16]第二実施形態の第三の変形例における製造工程の断面図である。
[図 17]第二実施形態の第三の変形例における製造工程の断面図である。
[図 18]第二実施形態の第四の変形例における製造工程の断面図である。
[図 19]第二実施形態の第四の変形例における製造工程の断面図である。
発明を実施するための最良の形態
[0029] 以下、図面を参照して本発明の実施形態を、 NAND型フラッシュメモリを例にして 説明する。なお、かかる実施形態が、本発明の技術的範囲を限定するものではない 。また、全図を通じて、同一の部分には同一の参照符号を付して説明する。 [0030] [第 1実施形態]図 3は、この発明に係る NAND型フラッシュメモリアレイの平面図、 図 4は図 3の A— A'断面図、図 5は図 3の B— B'断面図である。図 3に示すように、メモ リセルアレイの平面パターンは、制御ゲート 8と、ビット線 10とが互いに交差するように 形成され、浮遊ゲート 6はこれらの交差領域に形成されている。また、素子分離領域 3は、制御ゲート 8と垂直に形成され、浮遊ゲート 6の間に位置することで、隣り合うセ ルトランジスタを素子分離している。図 4に示すように、メモリセルアレイは、シリコン基 板 1表面に形成されている。シリコン基板 1には、トレンチ 2が形成され、トレンチ 2内 部には素子分離用の絶縁膜 3が埋め込まれている。
[0031] 図 5に示すように、シリコン基板（半導体基板） 1表面部には、セルトランジスタの n型 拡散層 4が形成され、セルトランジスタが直列接続するようになっている。シリコン基板 1上に、トンネル酸ィ匕膜であるゲート絶縁膜 5、浮遊ゲート 6が順じ形成されている。浮 遊ゲート 6は、メモリセル毎に分離されており、多結晶シリコンにより構成されている。 浮遊ゲート 6上には、制御ゲート 8が ONO構造を有する第 2のゲート絶縁膜 7を介し て形成されている。ここに、 ONO構造とは、二酸ィ匕シリコン膜、窒化シリコン膜、二酸 化シリコン膜から成る 3層構造のことであり、簡略のため図ではまとめて 1層として示し てある。
[0032] 制御ゲート 8は、多結晶シリコン膜 8aとタングステン'シリサイド層 8bの 2層構造とな つており、これがワード線となる。ビット線 10は BPSG (Boron Phosphorous Silicate Glass)から構成される層間絶縁膜 (BPSG膜) 9を介して形成され、アルミニウムにより 構成されている。アルミニウムの下層には、バリアメタルである TiZTiN層が形成され 、上層には反射防止膜である TiN層が形成される力 図 4、 5では簡略のため示して いない。
[0033] 図 3に示すように、同メモリセルアレイは、フォトリソグラフィの性能で決まる最小カロェ 寸法を Fとした場合、 STIの配線幅 xlと、 STIの配線間隔 xsは、 xs + xl = Fの関係を 満たし、 STIの配線幅と配線間隔はそれぞれ同一の寸法をもって、ピッチ Fで配列し ている。同図では、 xs、 xlがともに F/2となるように示してある。ビット線 10についても 同様である。ワード線 8は、ここでは、配線幅 F、配線間隔 F、ピッチ 2Fとなるよう、従 来の製造技術にて形成する。従って、 1セルサイズは F X 2F = 2F2となっている。 [0034] この NAND型フラッシュメモリアレイを製造する第一の実施形態として、ビット線の 具体的な製造工程を、図 6 (a)— (e)、図 7 (f)、（g)を参照しながら説明する。まず、 図 6 (a)に示すように、制御ゲート上に堆積された BPSG膜 9の上に、被加工層となる TiZTiN膜 10a、アルミニウム膜 10b及び TiN膜 10cを堆積する。さらに、この被カロ 工層上に窒化シリコン膜 (第一の膜） 11を堆積する。この第一の膜は絶縁膜又は多 結晶シリコン膜であるのが好ましい。
[0035] ここでは、被加工層であるビット線 10上に形成する膜として、窒化シリコン膜 11を選 んだが、最終的にビット線 10を RIE (Reactive Ion Etching)にて加工する際のマスクと なるため、同膜は被加工層に対し十分エッチング選択比のとれる材質であればこれ に限定されない。ここで、エッチング選択比がとれるとは、 2つの材質の膜があつたと き、一方の膜はエッチングされにくぐ他方の膜はエッチングされ易い場合を言う。
[0036] 次いで、最小カ卩ェ寸法力 であるフォトリソグラフィ法でもって、線幅と間隔力 であ るマスクパターン (第一のマスクパターン） 12を、多結晶シリコン膜にて約 FZ2の厚さ で形成する。マスクパターン 12は窒化シリコン膜 11の上に所定のピッチで形成され る。このマスクパターン 12は多結晶シリコン膜にて構成される。このマスクパターン 12 は絶縁膜であってもよい。次に、図 6 (b)に示すように、 CVD (Chemical Vapor D印 osition：化学気相成長)法により二酸ィ匕シリコン膜 (第二の膜） 13を FZ4程度の 厚さで堆積後、 RIE法によりエッチバックを行うことで、図 6 (c)に示すように、マスクパ ターン 12の側壁にサイドウォール膜 (第一のサイドウォール膜） 13aを形成する。この とき、サイドウォール膜 13aの底面幅は FZ4より狭くなるように形成する。 RIEを行う 条件は、例えば、ガス種 Z流量は CF4ZCHF3ZAr=40Z40Z800sccm、圧力 は 1. 5Torr、 RFパワーは 500Wが用いられる。なお、第二の膜は絶縁膜又は多結 晶シリコン膜であるのが好まし 、。
[0037] 次に、二酸ィ匕シリコン膜のサイドウォール膜 13a及び窒化シリコン膜 11に対し、エツ チング選択比のとれるエッチング液を用いて、多結晶シリコン膜のマスクパターン 12 を選択的にエッチングする。その後、図 6 (d)のように、二酸ィ匕シリコン膜 (第三の膜） 14を、二酸ィ匕シリコン膜 13を形成したときよりも厚く（FZ2より厚く）堆積する。前記ェ ツチングは、フッ硝酸系の薬品を用いても良いし、または RIEによりエッチングしても 良い。第三の膜は絶縁膜又は多結晶シリコン膜であるのが好ましい。
[0038] 次に、二酸ィ匕シリコン膜 14を RIE法によりエッチバックすることで、図 6 (e)に示すよ うに、サイドウォール膜 13aの垂直となっている側壁面側にサイドウォール膜 (第二の サイドウォール膜） 14aを、その湾曲面側にサイドウォール膜 (第二のサイドウォール 膜） 14bを形成する。このとき、サイドウォール膜 14aの底面幅は FZ2となるよう形成 し、サイドウォール膜 13aとサイドウォール膜 14bを合わせた底面幅も F/2となるよう 形成する。すなわち、垂直面側に形成されるサイドウォール膜 14aの底面幅と、湾曲 面側に形成されるサイドウォール膜 14bとサイドウォール膜 13aを合わせた底面幅と が略同一となるように形成される。また、図のように、サイドウォール膜 14bはサイドウ オール膜 14aよりも薄く形成される。これは、二酸ィ匕シリコン膜 14が、サイドウォール 膜 13aの湾曲部よりもサイドウォール膜 13aの垂直面側の方が厚く形成される力もで ある。
[0039] ここで、サイドウォール膜 13a、 14a及び 14bの形成法についてまとめると、（1) 1回 目のシリコン酸ィ匕膜 13より 2回目のシリコン酸ィ匕膜 14を厚くする。 (2)サイドウォール 膜 14aの底面幅 sw力FZ2となるよう、 2回目のシリコン酸化膜 14をエッチバックする 。 （3) (1)における 1回目のシリコン酸ィ匕膜 13の膜厚は、 2回目のシリコン酸ィ匕膜 14 のエッチバックにより形成されるサイドウォール膜 14bの底面幅を考慮して設定する。 このようにして、 3つのサイドウォール膜 13a、 14a及び 14bによって、線幅が F/2、 間隔が約 FZ2のマスクパターン（第二のマスクパターン） 15が完成する。
[0040] 本実施例では、マスクパターン 15の底面幅 xl、間隔 xsはそれぞれ約 FZ2となるが 、上記にて説明した 3つのサイドウォール膜を形成する際に、それらの底面幅を調整 することで、所望の線幅と間隔をもったマスクパターン 15を形成することができる。
[0041] 次に、マスクパターン 15を用いて、窒化シリコン膜 11を RIE法によりエッチングする 。その後、 HF (フッ酸)溶液等のエッチング液により、シリコン酸ィ匕膜のマスクパターン 15を選択的にエッチング除去し、図 7 (f)に示すように、窒化シリコン膜のマスクバタ ーン（第三のマスクパターン） 11aを形成する。次に、図 7 (g)に示すように、マスクパ ターン 11aを用いて、 RIE法により被カ卩工層となる TiZTiN膜 10a、アルミニウム膜 1 Ob、及び TiN膜 10cをエッチングし、ビット線 10を形成する。ここに、別の製法として 、図 6 (d)において、マスクパターン 15を用いて、 RIE法により窒化シリコン膜 11、 Ti ZTiN膜 10a、アルミニウム膜 10b、及び TiN膜 10cをエッチングし、ビット線 10を形 成しても良い。
[0042] このように、第一の実施形態に係る NAND型フラッシュメモリのビット線形成法によ れば、最小カ卩ェ寸法 Fであるフォトリソグラフィ法において、ピッチ力 で、配線幅及び 配線間隔それぞれが、同一の寸法でもって形成された微細パターンを形成すること ができる。本発明は、 NAND型フラッシュメモリのビット線に限定されず、ワード線に ついても同様である。その他、メモリ以外の半導体装置の微細な配線パターンを得る ことに応用可能であることはもちろんである。
[0043] [第 2実施形態]次に、 NAND型フラッシュメモリアレイを製造する第二の実施形態 として、 STIの具体的な製造工程を、図 8 (a)—（d)、図 9 (e)— (g)を参照しながら説 明する。まず、図 8 (a)に示すように、シリコン基板 1上に、トンネル酸ィ匕膜となる二酸 化シリコン膜 (第一のゲート絶縁膜) 5、浮遊ゲートとなる多結晶シリコン膜 (第一の導 体層） 6、窒化シリコン膜 11を順じ堆積する。二酸ィ匕シリコン膜 5及び多結晶シリコン 膜 6が被加工層である。次いで、フォトリソグラフィ法にて最小加工寸法 Fの線幅と間 隔をもったマスクパターン 12を、多結晶シリコン膜にて形成する。次に、図 8 (b)に示 すように、上述したビット線の形成法と同様の製法で、サイドウォール膜 13a、 14a及 び 14bにより、線幅が約 FZ2、間隔が約 FZ2のマスクパターン 15を形成する。
[0044] 次に、マスクパターン 15を用いて RIEを行い、その後、図 8 (c)に示すように、 HF溶 液等のエッチング液により、シリコン酸ィ匕膜のマスクパターン 15をエッチング除去する ことで、窒化シリコン膜のマスクパターン 11aを形成する。このとき、マスクパターン 15 は、後で説明するが、エッチングせずに残しておいても良い。次に、図 8 (d)に示すよ うに、マスクパターン 11aを用いて、 RIE法により、多結晶シリコン層 6、二酸ィ匕シリコン 膜 5、及びシリコン基板 1をエッチングし、浮遊ゲート 6aとトレンチ 2を形成する。マスク パターン 1 laを用いて被力卩工層をエッチングする工程では、シリコン基板 1に到るま でエッチングしトレンチ 2を形成する。トレンチ 2の深さは、隣り合う素子間のパンチス ルー耐圧を考慮して設定する。このとき、マスクパターン 11aは、トレンチ 2を形成する 深さに応じた厚さのものを用いると良 、。 [0045] 次に、 CVD法により、トレンチ 2内に十分埋まるよう二酸ィ匕シリコン膜を堆積する。 二酸化シリコン膜は、段差被覆性の高い TEOS (Tetra Ethyl Ortho Silicate)などが 良い。その後、 CMP (Chemical Mechanical Polish)法を用いて、図 9 (e)に示すように 窒化シリコン膜のマスクパターン 11aが無くなる程度にまでエッチングし、トレンチ内 部に二酸ィ匕シリコン膜を埋め込んで、 STI3を形成する。従って、前述のマスクパター ン 15を、エッチングせず残しておく場合、マスクパターン 15を用いて、窒化シリコン膜 11及び被加工層 10をエッチングする工程では、シリコン基板 1に到るまでエッチング しトレンチを形成することで、図 9 (e)と同じ構造を得ることができる。
[0046] 次に、希釈した HF溶液により、 STI3の表面付近の二酸ィ匕シリコン膜をエッチング し、浮遊ゲート 6の露出面積を増やす。これにより、後に形成する制御ゲート 8との間 のカップリング比を大きくすることができる。続いて、図 9 (f)に示すように、第二のゲー ト絶縁膜として、 ONO層 7を形成する。同図では簡略のため、 3層分を 1層として示し てある。その後、図 9 (g)に示すように、多結晶シリコン膜 8a、 WSi (タングステン'シリ サイド)膜 8bを順じ堆積し、フォトリソグラフィ法により加工することで、制御ゲート 8を 形成する。本実施形態では、制御ゲート 8は公知の製法により、最小加工寸法 Fでカロ ェする。その後、セルトランジスタのソース、ドレインとなる n型拡散層をイオン注入法 により形成し、 BPSG膜 9を堆積する。
[0047] このような、第二の実施形態に係る NAND型フラッシュメモリの STI形成法によれ ば、最小カ卩ェ寸法 Fであるフォトリソグラフィ法においても、ピッチが Fで、 STIの配線 幅及び配線間隔がそれぞれ等しい微細パターンを得ることができ、同時に同一バタ ーンカもなる浮遊ゲートを形成することができる。
[0048] 以上の第一及び第二の実施形態により、ピッチ Fで配列するビット線及び STIが得 られ、また、従来の製法によりピッチ 2Fでワード線を形成することで、図 3で示したよう に、 1セルサイズが F X 2F = 2F2であるメモリアレイを得ることができる。これは、従来 の製法で製造した場合と比べ、二分の一サイズである。ここで、ビット線コンタクトの配 置と形成法について説明する。
[0049] 図 14は、本発明の NAND型フラッシュメモリアレイにおけるビット線コンタクト付近 の平面図である。一般には、同図では示していない 16本単位のワード線パターン両 側に、選択ゲート 8'が配列し、その内、図示してある一つの選択ゲート側で、ビット線 10が基板、すなわちドレイン拡散層とコンタクトする。他方の選択ゲート側は、共通ソ ース領域をはさんでこれと鏡像対象となるように、両側に選択ゲートを有する 16本単 位のワード線パターンが配列し、その端部にビット線コンタクトがとられる。従って、同 一ビット線上の 2つのコンタクト間には、選択ゲートが 4本、ワード線が 32本存在して いる。
[0050] 図 14では、簡略のため、ビット線のコンタクト部 22と選択ゲート 8'を一本のみ示して ある。隣接するビット線がピッチ Fで形成されているため、コンタクト部はジグザク状に 配置させることで、従来の製法により、コンタクト径を F、コンタクト径の間隔を Fで形成 することができる。図 15は、図 14の C—C'断面図である。基板 1上に堆積した BPSG 膜 9に径 Fにて開口したコンタクトホール内部に、タングステンによるコンタクトプラグ 2 3を形成し、ドレイン領域である n型拡散層 24にビット線 10を接続する。
[0051] 以上のように、ビット線コンタクトはジグザク状に形成するため、ビット線の延びる方 向で集積度は若干落ちるが、前述のように、同一ビット線上の 2つのコンタクト間には 、選択ゲートが 4本、ワード線が 32本存在するため、集積度を落とす寄与は実質的に 小さい。また、周辺回路もメモリセルアレイに応じて形成する必要がある。周知のよう に、狭ピッチで配列するビット線に対しては、ページバッファをメモリアレイの両側に 配置し、ビット線を交互に両ページバッファに接続することで、ページバッファ内の回 路は従来の製法で形成することができる。
[0052] また、狭ピッチで配列するワード線に対しても、周知のように、ワードデコーダをメモ リアレイの両側に配置し、数本まとまったワード線を単位として、それらを交互に両デ コーダに接続することで、デコータ内の回路を従来の製法で形成することができる。し 力しながら、ワードデコーダは、ページバッファ等の周辺回路で使用される電圧 Vcc よりも高い電圧 Vppで駆動されるため、大きなトランジスタサイズを要する。
[0053] よって、ワード線をピッチ Fで製造するかどうかは、ワードデコーダの占有面積や、 回路構成法の困難度とのトレードオフにより、決められれば良い。ここで、図 10に、ヮ 一ド線を第一の実施形態で説明したのと同様の製法で形成した場合の、 NAND型 フラッシュメモリの平面図を示す。 1セルサイズは F2であり、これは、従来の製法で製 造した場合と比べ、四分の一のサイズである。
[0054] 以上の第一及び第二の実施形態では、ピッチ Fなるマスクパターン 15を形成する 過程で、選択比の十分とれるエツチャントを用いた場合でも、被加工層上の窒化シリ コン膜 11表面には凸凹ができる可能性がある。すなわち、第一の実施形態で説明し た図 6を参照すると、マスクパターン 12を形成する工程及び除去する工程、サイドウ オール膜 13a、 14a及び 14bを形成する工程及び除去する工程で、窒化シリコン膜 1 1表面が若干エッチングされる。窒化シリコン膜 11は、被力卩工層を RIEにてカ卩ェする 際のマスクとして使用するため、同マスクパターンを形成する前までは、表面はあまり エッチングされず、且つ平坦な表面状態であることが望ましい。窒化シリコン膜 11表 面が平坦であると、マスクパターン 15をより高い精度で形成することができる。
[0055] このため、マスクパターン 12は第一の膜となる窒化シリコン膜 11とはエッチング選 択比がとれる材質であり、第二の膜となる二酸ィ匕シリコン膜 13は第一の膜となる窒化 シリコン膜 11及びマスクパターン 12とはエッチング選択比がとれる材質であり、第三 の膜となる窒化シリコン膜 14は第一の膜となる窒化シリコン膜 11とはエッチング選択 比がとれる材質であるのが好まし!/、。
[0056] ここで、 NAND型フラッシュメモリの STI形成法を例にとり、第二の実施形態の第一 変形例として、図 11 (a)— (e)を参照にしながら説明する。
[0057] 図 11 (a)に示すように、シリコン基板 1に、トンネル酸ィ匕膜となる二酸ィ匕シリコン膜 5 、浮遊ゲートとなる多結晶シリコン膜 6、窒化シリコン膜 11及びタングステン膜 16を順 じ堆積する。次いで、フォトリソフラフィ法にて、最小加工寸法 Fの線幅と間隔をもった マスクパターン 12を、 FZ2程度の厚さの多結晶シリコン膜にて形成する。次に、図 1 1 (b)に示すように、上述した第一の実施形態と同様の製法により、 3つのサイドゥォ ール膜 13a、 14a及び 14bにて構成されるマスクパターン 15を二酸ィ匕シリコン膜で形 成する。
[0058] タングステン膜 16は、マスクパターン 15を形成する過程におけるエッチングの際に 、被加工層上の窒化シリコン膜 11をエッチングしない目的で使用するストッパー膜で ある。ここでは、多結晶シリコン膜 12、二酸ィ匕シリコン膜 13、 14a及び窒化シリコン膜 11の絶縁膜に対し、十分エッチング選択比のとれる金属膜として、タングステン膜 16 を選んだが、タングステン膜 16の代わりに、これら絶縁膜に対し十分エッチング選択 比のとれる材質であれば 、ずれでも良 、。
[0059] その後、図 11 (c)に示すように、マスクパターン 15を用いて、タングステン膜 16を R IE法によりエッチングしマスクパターン（第三のマスクパターン） 16aを形成する。その 後、 HF溶液により、二酸ィ匕シリコン膜のマスク 15をエッチング除去し、図 11 (d)に示 すように、露出したタングステン膜 16aをマスクして、 RIE法により窒化シリコン膜 11を エッチングし、窒化シリコン膜によるマスクパターン (第四のマスクパターン） 11aを形 成する。次に、図 11 (e)に示すように、タングステン膜 16aを除去し、マスクパターン 1 laを用いて被力卩ェ層 5、 6をエッチングする。マスクパターン 11aを用いて被力卩ェ層 5 、 6をエッチングする工程において、シリコン基板 1に到るまでエッチングし、トレンチ を形成する。
[0060] ここに、別の製法として、図 11 (c)において、マスクパターン 15を用いて、タンダス テン膜 16及び窒化シリコン膜 11を RIE法によりエッチングし、その後、マスクパターン 15及びカ卩ェされたタングステン膜 16aを順じ除去し、窒化シリコン膜によるマスクパタ ーン 11aを形成しても良い。その後は、上述した第二の実施形態と同様の製法により 、 STI及び浮遊ゲートを形成する。
[0061] このような、第二の実施形態の第一の変形例によれば、ピッチ Fなる 2つのマスクパ ターンを形成する過程で、被加工層を加工するマスクとなる窒化シリコン膜表面を、 それを加工する前までは平らな状態で得ることができ、後の被加工層のエッチングェ 程を精度良く行うことができる。
[0062] 本実施形態では、 STIの形成法を例にとり説明したが、同様の製法によりビット線な どの配線の加工に応用することができる。
[0063] 以上は、最小カ卩ェ寸法 Fなるリソグラフィ法にお 、て、被力卩ェ層をエッチングするマ スクとして、ピッチが Fであるマスクパターンを形成することで、微細パターンを得る製 法を説明した。
[0064] 次に、ピッチが Fとなるマスクパターンを形成する別の製法を説明する。ここで、 NA ND型フラッシュメモリの STI形成法を例にとり、図 12 (a)—（d)、図 13 (e)—（h)を参 照しながら、第二の実施形態の第二の変形例を説明する。まず、図 12 (a)に示すよう に、シリコン基板 1上に、トンネル酸ィ匕膜となる二酸ィ匕シリコン膜 5、浮遊ゲートとなる 多結晶シリコン膜 6を堆積する。更に、被加工層上に窒化シリコン膜 (第一の膜） 11を 形成する。ここまでは第二の実施形態のところで述べた製法と同じである。二酸化シ リコン膜 5及び多結晶シリコン膜 6が被加工層である。
[0065] 続いて、多結晶シリコン膜 (第二の膜） 17を堆積後、最小加工寸法 Fなるマスクバタ ーン (第一のマスクパターン） 18を、窒化シリコン膜にて多結晶シリコン膜 17上に所 定のピッチで形成する。次に、シリコン酸ィ匕膜 (第三の膜)を堆積後エッチバックを行 い、図 12 (a)に示すように、マスクパターン 18の側壁にサイドウォール膜 (第一のサイ ドウオール膜） 19を形成する。次に、図 12 (b)に示すように、サイドウォール膜 19を残 して、マスクパターン 18をエッチング除去する。次に、図 12 (c)に示すように、サイド ウォール膜 19を用いて、 RIE法により多結晶シリコン膜 17をエッチングし、マスクパタ ーン (第二のマスクパターン） 17aを形成する。次に、二酸ィ匕シリコン膜のマスクパタ ーン 19を、 HF溶液等により選択的にエッチング除去し、続いて二酸ィ匕シリコン (第四 の膜)を堆積後エッチバックすることで、図 12 (d)に示すように、マスクパターン 17aの 側壁に、サイドウォール膜 (第二のサイドウォール膜) 20を形成する。
[0066] このとき、サイドウォール膜 20の底面幅は、先に形成した多結晶シリコン膜 16aの底 面幅、すなわち図 12 (b)で説明したサイドウォール膜 19の底面幅 swと等しくなるよう に形成する。ここで、同底面幅 swは約 FZ4となるようにする。
[0067] 次に、図 13 (e)に示すように、フォトレジスト 21a及びフォトレジスト 21bそれぞれを、 各々の端が隣接する多結晶シリコン膜 17aの上に位置するように、且つ互いに交互 に配列するよう、順じ形成する。このとき、フォトレジスト 21a及び 21bの間隔 F'は、最 小カ卩ェ寸法 Fより小さい寸法となるため、フォトレジストは別々に形成する必要がある 。また、フォトレジスト 21a及び 21bは、多結晶シリコン膜 17aの幅（図 13 (e)では約 F Z4)のマージン内で、位置合わせをすることができる。ここに、別の製法として、工程 削除のためフォトレジスト 21a及び 21bを同時に形成したい場合は、マスク 18の線幅 と間隔それぞれを、 Fより大きい値とすることで、余裕を持ってフォトレジストを形成す ることができる。この製法を用いると、最終的に得られる被カ卩工膜の加工パターンのピ ツチは、前記 Fより大きい値となる。 [0068] 次に、図 13 (f)に示すように、フォトレジスト 21a及び 21bをマスクにして、マスクパタ ーン 17aの一側壁にのみサイドウォール膜 20aを残すようにサイドウォール膜 20を選 択的にエッチングする。その後、図 13 (g)に示すように、フォトレジスト 21a及び 21bを 除去することで、約 FZ4の幅をもった方形状の多結晶シリコン膜 17aと、エッチング 工程で残され、その片方の側壁のみに形成され、底面幅が約 FZ4のサイドウォール 膜 20aからなる、マスクパターン（第三のマスクパターン） 15，を形成する。このため、 マスクパターン 17aとエッチング工程で残されたサイドウォール膜 20aそれぞれの底 面幅が、略同一となるように形成される。マスクパターン 15'の底面幅は約 FZ2とな つている。
[0069] 本実施形態では、マスクパターン 15 'の底面幅 xl、間隔 xsはそれぞれ約 FZ2とな る力 上記にて説明した 2つのサイドウォール膜 19及び 20を形成する際に、それらの 底面幅 swを調整することで、所望の線幅と間隔をもったマスクパターン 15'を形成す ることができる。次に、図 13 (h)に示すように、マスクパターン 15'を用いて、窒化シリ コン膜 11を RIE法によりエッチングを行い、その後、マスクパターン 15'を選択的にェ ツチングすることで、窒化シリコン膜のマスクパターン（第四のマスクパターン） 11aを 形成する。その後の工程は、マスクパターン 11aを用いて、被加工層となる二酸ィ匕シ リコン膜 5、多結晶シリコン膜 6をエッチングし、第二の実施形態で述べたのと同様の 製法により STI及び浮遊ゲートを形成する。二酸化シリコン膜 5及び多結晶シリコン膜 6が被カ卩工層である。また、マスクパターン 15'を形成する工程後、このマスクパター ン 15'を用いて、第一の膜となる窒化シリコン膜 11及び被加工層となる二酸ィ匕シリコ ン膜 5、多結晶シリコン膜 6をエッチングしてもよい。
[0070] このような、第二の実施形態の第二の実施例によれば、第一及び第二の実施形態 で説明したのと別の製法によりピッチ Fなるマスクパターンを形成することができる。本 実施形態では、 STIの形成法を例にとり説明したが、同様の製法により、ビット線など の配線の加工に応用することができる。
[0071] 先に、図 11を参照しながら、第二の実施形態の第一の変形例として、被加工層上 の窒化シリコン膜 11の上に、ストッパー膜 16を形成する工程を追加する実施形態に ついて説明した。次に、上記第二の実施形態の第二の変形例に対して、被加工層上 の窒化シリコン膜 11の上に、ストッパー膜 16を形成する工程を追加する実施形態に ついて図 16及び図 17を用いて説明する。図 16及び図 17は第二実施形態の第三の 変形例における製造工程の断面図である。
[0072] まず、図 16 (a)に示すように、シリコン基板 1上に、トンネル酸ィ匕膜となるニ酸ィ匕シリ コン膜 5、浮遊ゲートとなる多結晶シリコン膜 6を堆積する。更に、被加工層上に窒化 シリコン膜 11及びタングステン膜 16を順じ堆積する。二酸化シリコン膜 5及び多結晶 シリコン膜 6が被カ卩工層である。タングステン膜 16は、マスクパターン 15，，を形成す る過程におけるエッチングの際に、被力卩ェ層上の窒化シリコン膜 11をエッチングしな い目的で使用するストッパー膜である。
[0073] 続いて、多結晶シリコン膜 17を堆積後、最小加工寸法 Fなるマスクパターン 18を、 窒化シリコン膜にて多結晶シリコン膜 17上に所定のピットで形成する。次に、シリコン 酸ィ匕膜を堆積後エッチバックを行い、図 16 (a)に示すように、マスクパターン 18の側 壁にサイドウォール膜 19を形成する。次に、図 16 (b)に示すように、サイドウォール膜 19を残して、マスクパターン 18をエッチング除去する。次に、図 16 (c)に示すように、 サイドウォール膜 19を用いて、 RIE法により多結晶シリコン膜 17をエッチングし、マス クパターン 17aを形成する。次に、二酸ィ匕シリコン膜のサイドウォール膜 19を、 HF溶 液等により選択的にエッチング除去し、続いて二酸ィ匕シリコンを堆積後エッチバック することで、図 16 (d)に示すように、マスクパターン 17aの側壁に、サイドウォール膜 2 0を形成する。
[0074] このとき、サイドウォール膜 20の底面幅は、先に形成した多結晶シリコン膜 16aの底 面幅、すなわち図 12 (b)で説明したサイドウォール膜 19の底面幅 swと等しくなるよう に形成する。ここで、同底面幅 swは約 FZ4となるようにする。
[0075] 次に、図 17 (e)に示すように、フォトレジスト 21a及びフォトレジスト 21bそれぞれを、 各々の端が隣接する多結晶シリコン膜 17aの上に位置するように、且つ互いに交互 に配列するよう、順じ形成する。このとき、フォトレジスト 21a及び 21bの間隔 F'は、最 小カ卩ェ寸法 Fより小さい寸法となるため、フォトレジストは別々に形成する必要がある 。また、フォトレジスト 21a及び 21bは、多結晶シリコン膜 17aの幅（図 17 (e)では約 F Z4)のマージン内で、位置合わせをすることができる。 [0076] 次に、図 17 (f)に示すように、フォトレジスト 21a及び 21bをマスクにして、マスクパタ ーン 17aの一側壁にのみサイドウォール膜 20aを残すようにサイドウォール膜 20を選 択的にエッチングする。その後、図 17 (g)に示すように、フォトレジスト 21a及び 21bを 除去することで、約 FZ4の幅をもった方形状の多結晶シリコン膜 17aと、エッチング 工程で残され、その片方の側壁のみに形成され、底面幅が約 FZ4のサイドウォール 膜 20aと、タングステン膜 16を RIE法によりエッチングされたマスクパターン 16aとから なる、マスクパターン 15，，を形成する。このため、マスクパターン 17aとエッチングェ 程で残されたサイドウォール膜 20aそれぞれの底面幅が、略同一となるように形成さ れる。マスクパターン 15，，の底面幅は約 FZ2となっている。
[0077] 次に、図 17 (h)に示すように、マスクパターン 15"を用いて、窒化シリコン膜 11を R IE法によりエッチングを行い、その後、マスクパターン 15' 'を選択的にエッチングす ることで、窒化シリコン膜のマスクパターン 11aを形成する。その後の工程は、マスク ノ ターン 11aを用いて、被加工層となる二酸ィ匕シリコン膜 5、多結晶シリコン膜 6をエツ チングし、第二の実施形態で述べたのと同様の製法により STI及び浮遊ゲートを形 成する。また、マスクパターン 15' 'を形成する工程後、このマスクパターン 15' 'を用 いて、第一の膜となる窒化シリコン膜 11及び被加工層となる二酸ィ匕シリコン膜 5、多 結晶シリコン膜 6をエッチングしてもよい。
[0078] このような、第二の実施形態の第三の実施例によれば、第一及び第二の実施形態 で説明したのと別の製法によりピッチ Fなるマスクパターンを形成することができる。本 実施形態では、 STIの形成法を例にとり説明したが、同様の製法により、ビット線など の配線の加工に応用することができる。
[0079] 次に、第二実施形態の第四の変形例について、図 18及び図 19を用いて説明する 。図 18及び図 19は第二実施形態の第四の変形例における製造工程の断面図であ る。まず、図 18 (a)に示すように、シリコン基板 1上に、トンネル酸ィ匕膜となる二酸ィ匕シ リコン膜 5、浮遊ゲートとなる多結晶シリコン膜 6、 ONO構造を有する第 2のゲート絶 縁膜 7、多結晶シリコン膜 8a、タングステン'シリサイド層 8b、二酸ィ匕シリコン膜 25、窒 化シリコン膜 11、タングステン膜 16を順じ堆積する。二酸化シリコン膜 5、多結晶シリ コン膜 6、第 2のゲート絶縁膜 7、多結晶シリコン膜 8a、タングステン'シリサイド層 8b が被カ卩工層となる。多結晶シリコン膜 8aとタングステン'シリサイド層 8bが制御ゲート 8 となり、これがワード線となる。
[0080] 次いで、フォトリソフラフィ法にて、最小カ卩ェ寸法 Fの線幅と間隔をもったマスクパタ ーン 12を、 FZ2程度の厚さの多結晶シリコン膜にて形成する。次に、上述した第一 の実施形態と同様の製法により、 3つのサイドウォール膜 13a、 14a及び 14bにて構 成されるマスクパターン 15，，，を二酸ィ匕シリコン膜で形成する。タングステン膜 16は、 マスクパターン 15' "を形成する過程におけるエッチングの際に、被加工層上の窒 化シリコン膜 11をエッチングしない目的で使用するストッパー膜である。
[0081] その後、図 18 (b)に示すように、マスクパターン 15，"を用いて、タングステン膜 16 を RIE法によりエッチングしマスクパターン 16aを形成する。その後、 HF溶液により、 二酸ィ匕シリコン膜のマスク 15' "をエッチング除去し、露出したタングステン膜 16aを マスクして、 RIE法により窒化シリコン膜 11をエッチングし、窒化シリコン膜によるマス クパターン 11aを形成する。次に、図 18 (c)に示すように、タングステン膜 16aを除去 し、マスクパターン 11aを用いて、二酸化シリコン膜 5、多結晶シリコン膜 6、第 2のゲ ート絶縁膜 7、多結晶シリコン膜 8a、タングステン'シリサイド層 8b、二酸ィ匕シリコン膜 25をエッチングする。
[0082] その後、セルトランジスタのソース、ドレインとなる n型拡散層 4をイオン注入法により 形成し、 BPSG膜 9を堆積後、 CMP法を用いてマスクパターン 11aがなくなる程度ま でエッチングする。その後、コンタクト開口し、第一実施形態で説明した方法によりビ ット線 10を形成する。
[0083] 上記実施形態によれば、フォトリソグラフィ法の能力で決まる最小加工寸法と同じピ ツチで、且つ配線幅と配線間隔それぞれが同一の寸法であるストライプパターンを形 成することができ、さらに従来法で製造される NAND型フラッシュメモリアレイと比べ、 四分の一の 1セルサイズを有する NAND型フラッシュメモリを製造することができる。
[0084] 以上本発明の好ましい実施例について詳述した力 本発明は係る特定の実施例に 限定されるものではなぐ請求の範囲に記載された本発明の要旨の範囲内において 、種々の変形、変更が可能である。

Claims

請求の範囲
[1] 被加工層上に第一の膜を堆積する工程と、
前記第一の膜の上に所定のピッチで第一のマスクパターンを形成する工程と、 第二の膜を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイド ウォール膜を形成する工程と、
前記第一のマスクパターンを除去する工程と、
第三の膜を堆積後エッチバックして第二のサイドウォール膜を形成し、前記第一の サイドウォール膜及び前記第二のサイドウォール膜により構成された第二のマスクパ ターンを形成する工程とを具備する半導体装置の製造方法。
[2] 前記第一のマスクパターンは前記第一の膜とはエッチング選択比がとれる材質であり 前記第二の膜は前記第一の膜及び前記第一のマスクパターンとはエッチング選択 比がとれる材質であり、
前記第三の膜は前記第一の膜とはエッチング選択比がとれる材質である請求項 1 に記載の半導体装置の製造方法。
[3] 前記第二のサイドウォール膜は、前記第一のサイドウォール膜の垂直面側と湾曲面 側とに形成され、前記垂直面側に形成される前記第二のサイドウォール膜の底面幅 と、前記湾曲面側に形成される前記第二のサイドウォーノレ膜と前記第一のサイドゥォ 一ル膜を合わせた底面幅とが略同一となるように形成する工程を更に具備する請求 項 1に記載の半導体装置の製造方法。
[4] 前記第二のマスクパターンを形成する工程後、該第二のマスクパターンを用いて、前 記第一の膜をエッチングし第三のマスクパターンを形成する工程と、
前記第二のマスクパターンを除去後、前記第三のマスクパターンを用いて前記被 加工層をエッチングする工程とを更に具備する請求項 1に記載の半導体装置の製造 方法。
[5] 前記第二のマスクパターンを形成する工程後、該第二のマスクパターンを用いて、前 記第一の膜及び前記被加工層をエッチングする工程を更に具備する請求項 1に記 載の半導体装置の製造方法。
[6] 前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積して前記被カロ 工層を形成する工程を含み、
前記第三のマスクパターンを用いて前記被加工層をエッチングする工程において、 前記半導体基板に到るまでエッチングしトレンチを形成する工程を更に具備する請 求項 4に記載の半導体装置の製造方法。
[7] 前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積して前記被カロ 工層を形成する工程を含み、
前記第二のマスクパターンを用いて、前記第一の膜及び前記被加工層をエツチン グする工程にぉ 、て、前記半導体基板に到るまでエッチングしトレンチを形成するェ 程を更に具備する請求項 5に記載の半導体装置の製造方法。
[8] 前記第一の膜を堆積する工程の後、該第一の膜、前記第一のマスクパターン、前記 第二の膜、及び前記第三の膜とはエッチング選択比がとれるストッパー膜を堆積する 工程を更に具備する請求項 1に記載の半導体装置の製造方法。
[9] 前記第一の膜、前記第一のマスクパターン、前記第二の膜、及び前記第三の膜は絶 縁膜又は多結晶シリコン膜であり、前記ストッパー膜は金属膜である請求項 8に記載 の半導体装置の製造方法。
[10] 前記第二のサイドウォール膜は前記第一のサイドウォール膜の垂直面側と湾曲面側 とに形成され、前記垂直面側に形成される前記第二のサイドウォール膜の底面幅と、 前記湾曲面側に形成される前記第二のサイドウォーノレ膜と前記第一のサイドウォー ル膜を合わせた底面幅とが略同一となるように形成する工程を更に具備する請求項
8に記載の半導体装置の製造方法。
[11] 前記第二のマスクパターンを形成後、該第二のマスクパターンを用いて、前記ストッ パー膜をエッチングし第三のマスクパターンを形成する工程と、
前記第二のマスクパターンを除去後、前記第三のマスクパターンを用いて前記第 一の膜をエッチングし第四のマスクパターンを形成する工程と、
前記第三のマスクパターンを除去後、前記第四のマスクパターンを用いて前記被 加工層をエッチングする工程とを更に具備する請求項 8に記載の半導体装置の製造 方法。
[12] 前記第二のマスクパターンを形成後、該第二のマスクパターンを用いて、前記ストッ パー膜及び前記第一の膜をエッチングし、第一の膜からなる第四のマスクパターンを 形成する工程と、
前記第二のマスクパターン及び第三のマスクパターンを除去する工程と、 前記第四のマスクパターンを用 、て前記被加工層をエッチングする工程とを更に 具備する請求項 8に記載の半導体装置の製造方法。
[13] 前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積して前記被カロ 工層を形成する工程を含み、
前記第四のマスクパターンを用いて前記被力卩工層をエッチングする工程において、 前記半導体基板に到るまでエッチングし、トレンチを形成する工程とを更に具備する 請求項 11に記載の半導体装置の製造方法。
[14] 被加工層上に第一の膜及び第二の膜を順じ堆積する工程と、
前記第二の膜の上に所定のピッチで第一のマスクパターンを形成する工程と、 第三の膜を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイド ウォール膜を形成する工程と、
前記第一のマスクパターンを除去後、前記第一のサイドウォール膜をマスクにして 前記第二の膜をエッチングし、第二のマスクパターンを形成する工程と、
前記第一のサイドウォール膜を除去し、第四の膜を堆積後エッチバックして前記第 二のマスクパターンの両側壁に第二のサイドウォール膜を形成する工程と、
前記第二のマスクパターンの一側壁にのみ前記第二のサイドウォール膜を残すよう に前記第二のサイドウォール膜をエッチングし、前記エッチング工程で残された第二 のサイドウォール膜及び第二のマスクパターンにより構成された第三のマスクパター ンを形成する工程とを具備する半導体装置の製造方法。
[15] 前記第二のマスクパターンと前記エッチング工程で残された前記第二のサイドウォー ル膜それぞれの底面幅が、略同一となるように形成する工程を更に具備する請求項 14に記載の半導体装置の製造方法。
[16] 前記第三のマスクパターンを形成する工程後、該第三のマスクパターンを用いて、前 記第一の膜をエッチングし第四のマスクパターンを形成する工程と、 前記第四のマスクパターンを用 、て前記被加工層をエッチングする工程とを更に 具備する請求項 14に記載の半導体装置の製造方法。
前記第三のマスクパターンを形成する工程後、該第三のマスクパターンを用いて、前 記第一の膜及び前記被加工層をエッチングする工程を更に具備する請求項 14に記 載の半導体装置の製造方法。
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