KR20070031545A - 플래시 메모리 셀 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 공통 소스 라인의 접촉 저항을 최소화하는 것으로서, 소스 영역, 드레인 영역 및 소자 분리막이 형성되어 있는 반도체 기판, 반도체 기판 위에 형성되어 있는 복수개의 게이트 배선, 게이트 배선 측면 및 상부에 형성되어 있는 사이드 산화막, 사이드 산화막 위에 형성되어 있는 사이드 질화막, 게이트 배선 사이에 형성되어 있으며, 소스 영역과 접촉하고 있는 소스 배선을 포함하며, 소스 영역은 게이트 배선 사이에 존재하는 소자 분리막과 소자 분리막 사이에 형성되어 있다. 본 발명에 따른 플래시 메모리 셀 및 그 제조 방법은 별도의 소자 분리막 제거 공정 없이 불순물 이온을 주입하여 소스 영역을 형성하고 소스 영역 위에 소스 영역과 전기적으로 연결되는 소스 배선을 게이트 라인 사이에 일직선의 형태로 형성함으로써 소스 라인을 형성한다. 따라서, 별도의 소자 분리막 제거 공정이 없으므로 제조 공정이 단순화된다. 또한, 실제적인 소스 영역에 대한 면저항의 길이가 종래의 면저항의 길이보다 짧아지므로 반도체 소자의 저항을 감소할 수 있다.
플래시메모리, 공통 소스 영역

Description

플래시 메모리 셀 및 그 제조 방법{FLASH MEMORY CELL AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 배치도이다.
도 2a 및 도 2b는 각각 도 1의 IIa-IIa선 및 IIb-IIb 선을 따라 잘라 도시한 단면도이다.
도 3a 내지 도 6b는 본 발명의 일 실시예에 따른 메모리 셀의 제조 방법에서 공통 소스 라인을 형성하는 단계를 공정 순서에 따라 도시한 단면도이다.
본 발명은 플래시 메모리 셀의 구조 및 그 제조 방법에 관한 것이다.
일반적으로 플래시 메모리(Flash memory) 소자는 프로그래밍 및 소거(Erase) 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래시 메모리 소자는 실리콘 기판 상에 형성된 박막의 소자 분리막, 터널 산화막, 절연막의 개재 하에 적층된 부유 게이트 및 제어 게이트 및 노출된 기판 부위에 형성된 소스 및 드레인 영역을 포함하여 구성되며, 1개의 트랜지스터로서 1비트의 저장 상태를 실현하고, 아울러, 전기적으로 프로그래밍과 소거를 수행한다.
이러한 플래시 메모리 소자는 소스 라인(source line)을 형성하기 위해 각 단위 셀의 소스를 연결하는 소스 연결층을 가진다. 이러한 소스 연결층은 자기 정렬 소스(Self Aligned Source, SAS) 공정을 통해 불순물 이온을 주입함으로써 만들어진다. 이와 같은 종래의 소스 연결층은 공통 소스 라인(common source line)을 적용하고 있다.
구체적으로, 상기 SAS 공정이란 적층 구조의 게이트 전극이 형성된 상태에서 별도의 SAS 마스크를 이용하여 셀의 소스 영역을 개방한 후, 인접한 셀과의 공통 소스 라인을 형성하기 위하여 필드 산화막(Field oxide) 및 소자 분리막을 제거하는 이등방성(Anisotropic) 식각을 실시하는 공정을 말한다.
이러한 SAS 기술을 적용한 메모리 셀에서 공통 소스 라인은 트렌치의 프로파일을 따라서 형성되기 때문에 실제 셀 당 소스의 접촉 저항이 급격하게 증가하는 단점이 있다. 이와 같이 공통 소스 라인의 저항이 커지는 이유는 정션 저항이 트렌치 영역의 표면 모양을 따라 형성되므로, 실제적인 면저항의 길이가 길어지고, 트렌치 영역의 측벽 비저항 자체가 커지기 때문이다. 즉, 이온 주입 시 트렌치 영역의 측벽에는 상대적으로 적은 양의 이온이 주입되어 저항이 매우 높아지기 때문이다.
또한, 소자 분리막이 완전히 제거되지 않을 경우 트렌치 영역에는 상대적으로 불균일한 양의 이온이 주입되어 저항이 매우 높아질 수가 있다.
따라서, 본 발명의 기술적 과제는 공통 소스 라인의 접촉 저항을 최소화할 수 있는 플래시 메모리 셀의 구조 및 그의 제조 방법을 제공하는 것이다.
본 발명에 따른 플래시 메모리 셀은 소스 영역, 드레인 영역 및 소자 분리막이 형성되어 있는 반도체 기판, 상기 반도체 기판 위에 형성되어 있는 복수개의 게이트 배선, 상기 게이트 배선 측면 및 상부에 형성되어 있는 사이드 산화막, 상기 사이드 산화막 위에 형성되어 있는 사이드 질화막, 상기 게이트 배선 사이에 형성되어 있으며, 상기 소스 영역과 접촉하고 있는 소스 배선을 포함하며, 상기 소스 영역은 상기 게이트 배선 사이에 존재하는 상기 소자 분리막과 상기 소자 분리막 사이에 형성되어 있다.
상기 소스 배선은 폴리 실리콘으로 이루어질 수 있다.
반도체 기판에 소자 분리막 및 복수개의 게이트 배선을 형성하는 단계, 상기 게이트 배선을 마스크로 하여 불순물 이온을 주입하여 반도체 기판에 소스 및 드레인 영역을 형성하는 단계, 상기 게이트 배선의 측면 및 상부에 사이드 산화막을 형성하는 단계, 상기 사이드 산화막 위에 사이드 질화막을 형성하는 단계, 상기 반도체 기판 및 상기 사이드 질화막 위에 절연막을 형성하는 단계, 상기 절연막 위에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 하여 상기 게이트 배선 사이에 위치하는 상기 소스 영역이 노출되도록 식각하는 단계, 상기 노출된 소스 영역 및 상기 절연막 위에 폴리 실리콘을 형성하는 단계, 그리고 상기 폴리 실리콘을 식각하여 소스 배선을 형성하는 단계를 포함한다.
상기 소스 배선을 형성한 후 상기 절연막을 제거하는 단계를 더 포함할 수 있다.
상기 복수개의 게이트 배선을 형성하는 단계는 상기 반도체 기판 위에 제1 산화막을 형성하는 단계, 상기 제1 산화막 위에 제1 다결정 실리콘을 형성하는 단계, 상기 제1 다결정 실리콘을 마스크로 하여 상기 제1 산화막을 제거하는 단계, 상기 제1 다결정 실리콘 위에 제2 산화막을 형성하는 단계, 상기 제2 산화막 및 상기 소자 분리막 위에 제2 다결정 실리콘을 형성하는 단계를 더 포함할 수 있다.
상기 폴리 실리콘의 식각은 화학 기계적 연마 공정 또는 플라즈마 식각 공정으로 진행할 수 있다.
상기 소스 영역은 상기 게이트 배선 사이에 존재하는 상기 소자 분리막과 상기 소자 분리막 사이에 형성할 수 있다.
상기 소자 분리막은 비트 라인 방향과 평행할 수 있다.
상기 소스 배선은 상기 게이트 배선 사이에 일직선으로 형성할 수 있다.
상기 게이트 배선은 워드 라인 방향과 평행할 수 있다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 플래시 메모리 셀 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 IIa-IIa선, IIb-IIb 선을 따라 잘라 도시한 도면이다.
도 1, 도 2a 및 도 2b에 도시한 바와 같이, 본 발명의 일 실시예에 따른 플래시 메모리 셀은 소자 분리막이 만들어져 있는 소자 분리 영역에 대응하는 트렌치 라인(19)이 반도체 기판(100)에 형성되어 있으며, 복수개의 트렌치 라인(19)은 비트 라인(BL) 방향에 평행하게 형성되어 있다. 여기서 점선은 트렌치 라인(19)의 측벽 경사면의 경계를 나타낸 것이다.
그리고, 트렌치 라인(19)과 수직한 방향으로, 즉 워드 라인(WL)과 평행한 방향으로 복수개의 게이트 라인(13)이 형성되어 있다. 이러한 게이트 라인(13) 사이에는 소스 배선(14)이 형성되어 있고, 소스 배선(14) 위에만 표시된 점선은 불순물 이온이 주입된 소스 영역(12)을 나타낸 것이다. 여기서, 소스 배선(14)은 소스 영역(12)과 전기적으로 연결되어 있다.
그리고 게이트 라인(13)을 기준으로 소스 영역(12)과 반대되는 영역에는 드레인 영역(15)이 형성되어 있으며, 드레인 영역의 일부에는 드레인 콘택(17)이 형성되어 있다.
이와 같은 플래쉬 메모리 셀의 구조는 도 2a 및 도 2b에 도시한 바와 같이, 소스 영역(7a) 및 드레인 영역(7b)이 형성되어 있는 반도체 기판(1) 위에 제1 산화막(1)이 형성되어 있고, 제1 산화막(1) 위에 제1 다결정 실리콘(2)이 형성되어 있 다. 이어, 제1 다결정 실리콘(2) 위에 제2 산화막(3)이 형성되어 있고, 제2 산화막(3) 위에 제2 다결정 실리콘(4)이 형성되어 게이트 배선(13)을 이루고 있다. 그리고 제1 산화막(1), 제1 다결정 실리콘(2), 제2 산화막(3) 및 제2 다결정 실리콘(4)의 측벽과 제2 다결정 실리콘(4)의 상부에 사이드 산화막(5)이 형성되어 있고, 사이드 산화막(5) 위에는사이드 질화막(6)이 형성되어 있다. 그리고 게이트 배선(13) 사이에 형성된 소스 영역(7a) 위에는 소스 영역(7a)과 전기적으로 연결되어 있는 소스 폴리 배선(10)이 형성되어 있다.
그러면, 본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법에 대하여 도면을 참조하여 구체적으로 설명한다.
도 3a 내지 도 6b는 본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법을 공정 단계별로 나타낸 단면도이다.
본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법은 우선, 도 3a 및 도 3b에 도시한 바와 같이, 반도체 기판(100)을 식각하여 트렌치(20)를 형성하고, 트렌치(20)에 절연 물질을 채워 소자 분리막(15)을 형성한다. 이러한 트렌치(20)는 도 1의 트렌치 라인(19)에 대응한다. 복수개의 트렌치 라인(19)은 비트 라인(BL) 방향에 평행하게 형성된다.
이어, 트렌치 라인(19)을 제외한 반도체 기판(100) 상에 제1 산화막(1)을 형성하고, 제1 산화막(1) 위에 제1 다결정 실리콘(2)을 형성한다. 그리고 제1 다결정 실리콘(2)을 마스크로 하여 제1 산화막(1)을 제거한다.
이어, 제1 다결정 실리콘(2) 위에 제2 산화막(3)을 형성하고, 제2 산화막(3) 및 소자 분리막(15) 위에 제2 다결정 실리콘(4)을 차례로 형성한다.
이와 같은 공정을 통하여 트렌치 라인(19)과 수직한 방향, 즉 워드 라인(WL)과 평행한 방향으로 복수개의 게이트 라인(13)이 형성된다. 여기서, 제1 다결정 실리콘(2)은 이웃하는 소자 분리막(15) 사이에 존재하며, 제2 다결정 실리콘(4)은 제1 다결정 실리콘(2) 및 소자 분리막(15) 위에 존재한다.
이어, 게이트 라인(13)을 마스크로 하여 반도체 기판(100) 위에 불순물 이온을 주입하여 소스 및 드레인 영역(7a, 7b)을 형성한다. 이때, 소스 및 드레인 영역(7a, 7b)에는 불순물 이온이 균일하게 주입된다. 그리고 본 발명의 소스 영역(7a)은 종래에 트렌치 영역의 표면 모양을 따라 형성된 소스 영역 보다 면저항의 길이가 짧다.
그런 다음, 제1 및 제2 다결정 실리콘(2, 4)의 측면과 제2 다결정 실리콘(4)의 상부에 사이드 산화막(5)을 형성하고, 사이드 산화막(5) 위에 사이드 질화막(6)을 형성한다.
그 다음, 도 4a 및 4b에 도시한 바와 같이, 반도체 기판(100) 전면에 절연막 즉, TEOS막(8)을 형성하고, TEOS막(8) 위에 감광막(9)을 형성한다. 이때, 감광막(9)은 소스 영역(7a) 위에 영역을 제외한 영역에 형성되어 있다.
이어, 도 5a 및 도 5b에 도시한 바와 같이, 감광막(9)을 마스크로 하여 TEOS막(8)을 식각하여 반도체 기판(100)의 소스 영역(7b)이 노출되도록 한다.
그 다음, 도 6a 및 도 6b에 도시한 바와 같이, 노출된 소스 영역(7a) 및 TEOS막(8) 위에 폴리 실리콘(poly silicon)(10)를 증착하고, 화학 기계적 연마 (chemical mechanism polishing, CMP) 공정에 의해 TEOS막(8) 위에 있는 폴리 실리콘(10)를 연마하여 제거함으로써 표면이 평탄한 소스 폴리 배선(11)을 형성한다.
한편, 이와 같은 소스 배선(14)은 플라스마(plasma) 식각 공정을 통해 형성될 수 있다.
한편, 앞서 설명한 바와 같이, 불순물 이온이 균일하게 주입되어 있는 소스 영역(7a)은 게이트 라인(13) 사이의 영역에서 트렌치 라인(19)을 제외한 영역에 만들어져 있으므로 전기적으로 연결되어 있는 소스 폴리 배선(11)과의 접촉면 저항이 작다.
이어, 도 7a 및 도 7b에 도시한 바와 같이, TEOS막(8)을 제거한다.
본 발명에 따른 플래시 메모리 셀 및 그 제조 방법은 별도의 소자 분리막 제거 공정 없이 불순물 이온을 주입하여 소스 영역을 형성하고 소스 영역 위에 소스 영역과 전기적으로 연결되는 소스 배선을 게이트 라인 사이에 일직선의 형태로 형성함으로써 소스 라인을 형성한다.
따라서, 별도의 소자 분리막 제거 공정이 없으므로 제조 공정이 단순화된다.
또한, 실제적인 소스 영역에 대한 면저항의 길이가 종래의 면저항의 길이보다 짧아지므로 반도체 소자의 저항을 감소할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (10)

  1. 소스 영역, 드레인 영역 및 소자 분리막이 형성되어 있는 반도체 기판,
    상기 반도체 기판 위에 형성되어 있는 복수개의 게이트 배선,
    상기 게이트 배선 측면 및 상부에 형성되어 있는 사이드 산화막,
    상기 사이드 산화막 위에 형성되어 있는 사이드 질화막, 그리고
    상기 게이트 배선 사이에 형성되어 있으며, 상기 소스 영역과 접촉하고 있는 소스 배선
    을 포함하며,
    상기 소스 영역은 상기 게이트 배선 사이에 존재하는 상기 소자 분리막과 상기 소자 분리막 사이에 형성되어 있는 플래시 메모리 셀.
  2. 제1항에서,
    상기 소스 배선은 폴리 실리콘으로 이루어진 플래시 메모리 셀.
  3. 반도체 기판에 소자 분리막 및 복수개의 게이트 배선을 형성하는 단계,
    상기 게이트 배선을 마스크로 하여 불순물 이온을 주입하여 반도체 기판에 소스 및 드레인 영역을 형성하는 단계,
    상기 게이트 배선의 측면 및 상부에 사이드 산화막을 형성하는 단계,
    상기 사이드 산화막 위에 사이드 질화막을 형성하는 단계,
    상기 반도체 기판 및 상기 사이드 질화막 위에 절연막을 형성하는 단계,
    상기 절연막 위에 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 게이트 배선 사이에 위치하는 상기 소스 영역이 노출되도록 식각하는 단계,
    상기 노출된 소스 영역 및 상기 절연막 위에 폴리 실리콘을 형성하는 단계, 그리고
    상기 폴리 실리콘을 식각하여 소스 배선을 형성하는 단계
    를 포함하는 플래시 메모리 셀의 제조 방법.
  4. 제3항에서,
    상기 소스 배선을 형성한 후 상기 절연막을 제거하는 단계를 더 포함하는 플래시 메모리 셀의 제조 방법.
  5. 제3항에서,
    상기 복수개의 게이트 배선을 형성하는 단계는
    상기 반도체 기판 위에 제1 산화막을 형성하는 단계,
    상기 제1 산화막 위에 제1 다결정 실리콘을 형성하는 단계,
    상기 제1 다결정 실리콘을 마스크로 하여 상기 제1 산화막을 제거하는 단계,
    상기 제1 다결정 실리콘 위에 제2 산화막을 형성하는 단계,
    상기 제2 산화막 및 상기 소자 분리막 위에 제2 다결정 실리콘을 형성하는 단 계를 포함하는 플래시 메모리 셀의 제조 방법.
  6. 제3항에서
    상기 폴리 실리콘의 식각은 화학 기계적 연마 공정 또는 플라즈마 식각 공정으로 진행하는 플래시 메모리 셀의 제조 방법.
  7. 제3항에서,
    상기 소스 영역은 상기 게이트 배선 사이에 존재하는 상기 소자 분리막과 상기 소자 분리막 사이에 형성하는 플래시 메모리 셀의 제조 방법.
  8. 제3항에서,
    상기 소자 분리막은 비트 라인 방향과 평행한 플래시 메모리 셀의 제조 방법.
  9. 제3항에서,
    상기 소스 배선은 상기 게이트 배선 사이에 일직선으로 형성하는 플래시 메모리 셀의 제조 방법.
  10. 제9항에서,
    상기 게이트 배선은 워드 라인 방향과 평행한 플래시 메모리 셀의 제조 방 법.
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