WO2006022108A1 - 試験装置、及び試験方法 - Google Patents

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    • G01R31/31932—Comparators

Definitions

  • the present invention relates to a test apparatus and a test method for testing a semiconductor device.
  • the present invention relates to a test apparatus that outputs signals by pipeline processing.
  • the present invention also relates to the following Japanese patent application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of the description of this application.
  • the test apparatus compares the output data of the device with the expected value once in a match detection cycle of a predetermined length. Then, the end of polling is detected by repeating the match detection cycle. Also, after the end of the match detection cycle that detected the end of polling, the next test item is executed.
  • next test item to be performed branches depending on the result of the match detection, for example, in a test apparatus that outputs a signal by pipeline processing, a signal power that requires match detection is connected in cascaded flip-flops. It is difficult to improve the efficiency of match detection until the signal transmitted to the match detection circuit via the signal indicating that no match has been detected returns via the cascaded flip-flops.
  • an object of the present invention is to provide a test apparatus and a test method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • test apparatus for testing a semiconductor device, wherein pattern generation for sequentially reading out and outputting waveform information for testing the semiconductor device From the waveform information sequentially output by the pattern generator and the pattern generator Detects whether the output signal output from the semiconductor device matches the expected value pattern output from the pattern generator in accordance with the waveform generator that shapes the waveform and the match detection request cycle output from the pattern generator.
  • Test apparatus comprising: a match detection unit configured to perform a match detection request cycle and causing the pattern generation unit to generate the next waveform information when the output signal and the expected value pattern match I will provide a.
  • the pattern generation unit sequentially stores a period generation unit that generates a preset period (period) signal and waveform information, and the sequentially stored waveform information is synchronized with the period signal generated by the pattern generation unit. And a plurality of cascaded flip-flops that output to the waveform generator.
  • the interrupt unit may cause the period generation unit to generate the next period signal before the match detection request cycle ends when the output signal of the semiconductor device matches the expected value pattern.
  • waveform information generated thereafter may be stored in advance according to the number of stages of the flip-flop.
  • the interrupt unit If the output signal and the expected value pattern do not match within the match detection request cycle, the interrupt unit outputs a number of period signals corresponding to the number of stages of the plurality of flip-flops before the cycle time elapses.
  • the unmatch control unit to be output to the period generation unit and the unmatch control unit force period generation unit while outputting the number of period signals corresponding to the number of stages of the flip-flops to the waveform information to the flip-flop force waveform generation unit. And a period-hold portion for stopping output.
  • the interrupt unit further includes a match control unit that outputs a match signal having a pulse width substantially the same as that of the period signal when the output signal matches the expected value pattern.
  • a signal obtained by logically adding a match signal to a period signal generated at each predetermined cycle time for each waveform information may be output as a period signal.
  • the period generation unit takes in period data indicating the cycle time of each waveform information, counts the given reference clock, and measures the time.
  • a period counter that outputs a period signal when it matches the data, and a signal obtained by logically adding the match signal to the period signal output from the period counter is output as a period signal, and the period signal is used as an enable signal.
  • an OR circuit for inputting to the period counter.
  • the unmatch control unit outputs an unmatch signal to the period hold unit when the output signal does not match the expected value pattern within the match detection request cycle, and the period hold unit receives the unmatch signal.
  • the period generator outputs the number of period signals corresponding to the number of stages of the plurality of flip-flops
  • the period counter is prohibited from counting, and the period generator generates the number of period signals corresponding to the number of stages of the plurality of flip-flops.
  • a period signal may be output to the OR circuit.
  • the waveform generator includes a strobe generator that generates a plurality of strobe signals having different phases within a match detection request cycle, and a timing comparator that detects the value of the output signal at the timing of the plurality of strobe signals. Then, the match detector detects whether the output signal value detected by the timing comparator matches the given expected value pattern.
  • the strobe generator does not generate a strobe signal after a predetermined end in the match detection request cycle. It is preferable that the strobe generation unit does not generate a strobe signal before a predetermined start in the match detection request cycle.
  • a test method for testing a semiconductor device in which a waveform generation stage for sequentially reading out and outputting waveform information for testing a semiconductor device and a pattern generation stage sequentially. From the waveform information to be output, the waveform generation stage for shaping the waveform, the output signal output by the semiconductor device in accordance with the match detection request cycle output at the pattern generation stage, and the expected value pattern output at the pattern generation stage.
  • the match detection stage that detects whether or not they match, and the output signal matches the expected value pattern
  • the match detection request cycle is terminated, and the pattern generation stage generates the next waveform information.
  • a test device comprising a loading stage.
  • the efficiency of testing a semiconductor device can be improved.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of the configuration of the pattern generator 10.
  • FIG. 3 is a diagram showing an example of the configuration of a test unit 60 and a pin electronics 160.
  • FIG. 4 is a timing chart showing an example of signals output from the AND circuit 110 and the unmatch control unit 48 when a match is detected within a match detection request cycle.
  • FIG. 5 is a timing chart showing an example of signals output from the AND circuit 110 and the unmatch control unit 48 when no match is detected within the match detection request cycle.
  • FIG. 6 is a flowchart showing an example of a test method according to an embodiment of the present invention.
  • Test unit 64 ... Pattern control part, 68 ... Strobe control part, 74 ... Strobe generation part , 82 ⁇ 'Selection unit, 94 ⁇ ' Match detection unit, 100 ⁇ 'Test equipment, 160 ⁇ ⁇ Pin electronics, 162 ⁇ ' Dryno, 164, 166 ⁇ ⁇ Separator, 170 ... 'controller, the best mode for carrying out the 300 ⁇ ⁇ ⁇ semiconductor devices invention
  • FIG. 1 is a diagram showing an example of the configuration of a test apparatus 100 according to an embodiment of the present invention.
  • the test apparatus 100 is a test apparatus for testing a semiconductor device 300 such as a flash memory, and includes a pattern generator 10, a test unit 60, a PLL 150, a pin electronics 160, and a control unit 170.
  • the control unit 170 includes a pattern generator 10, a test unit 60, and pin electronics 1 Control 60 to have semiconductor device 300 tested.
  • the control unit 170 supplies a test program for testing the semiconductor device 300 to the pattern generator 10 in advance, and causes the pattern generator 10 to generate a test pattern or the like according to the test program.
  • the PLL 150 generates a reference clock having a predetermined period and supplies the reference clock to the pattern generator 10 and the test unit 60.
  • the non-turn generator 10 operates in accordance with the reference clock, sequentially reads out waveform information such as a pattern for testing the semiconductor device 300, and outputs it to the test unit 60.
  • the test unit 60 is an example of a waveform generation unit and a match detection unit according to the present invention.
  • the test unit 60 operates according to a reference clock, receives a period signal and waveform information given from the non-turn generation device 10, and receives pin electronics 160.
  • An arbitrary waveform is input to the semiconductor device 300 via the.
  • the test unit 60 detects whether the output signal output from the semiconductor device 300 matches the expected value pattern provided from the pattern generator 10 according to the match detection request cycle signal provided from the pattern generator 10. To do.
  • the pin electronics 160 is a circuit that exchanges signals between the test unit 60 and the semiconductor device 300, and includes a driver and a comparator provided for each pin of the semiconductor device 300, for example.
  • the pattern generator 10 ends the match detection request cycle and causes the test unit 60 to generate the next waveform information. .
  • time loss due to match detection can be reduced and semiconductor device testing can be performed efficiently.
  • FIG. 2 is a diagram showing an example of the configuration of the pattern generator 10.
  • the pattern generator 10 has a pattern generator 12 and an interrupt unit 40.
  • the pattern generator 12 is a circuit that sequentially reads out and outputs waveform information for testing the semiconductor device 300, and includes a period generator 36, a plurality of flip-flops (14, 22, 24, 30, 32, 34), And a pattern generator 20. 2 and 3, only one stage of each flip-flop is shown, but each flip-flop may be composed of a plurality of cascaded flip-flops.
  • flip-flops 22 and 24 are one-stage data by the period signal m. Make up your pipeline, packed with
  • the flip-flop 14 is supplied with a start signal for starting an operation from the control unit 170.
  • the flip-flop 14 is composed of a plurality of cascaded flip-flops in order to output the start signal in synchronization with the reference clock.
  • the start signal is given to the initial period generator 16, the pattern generator 20, and the flip-flop 22 of the period generator 36 to operate the initial period generator 16 and the pattern generator 20.
  • the non-turn generator 20 includes a test pattern (PAT) given to the semiconductor device 300 based on a test program given in advance from the control unit 170, a match detection request signal (FLAGCY) requesting the test unit 60 to detect a match, In addition, a timing set signal (TS) that determines the cycle time and timing clock of each waveform information is generated and output sequentially.
  • the match detection request signal FLAGCY is a signal indicating a match detection cycle, for example, a signal indicating H logic in the match detection cycle.
  • the signals output from the pattern generator 20 are sequentially stored in the flip-flop 24.
  • the period generator 36 includes a period data memory 26, a period counter 28, an OR circuit 38, an initial period generator 16, and an OR circuit 18, and is based on the timing set signal generated by the pattern generator 20. Accordingly, a period signal 0 that determines the start of the cycle time of the waveform information corresponding to the timing set signal is generated. That is, the period generator 36 outputs a period signal 0 indicating a test cycle according to a predetermined test cycle setting. Further, the period generator 36 outputs a period signal m for repacking the signal stored in the flip-flop 24 according to the result of the match detection in the test unit 60.
  • the period data memory 26 stores the period data (PRD) in association with the timing set signal, and outputs period data corresponding to the timing set signal output from the no-turn generator 20.
  • the period counter 28 takes in the period data output from the period data memory 26 and counts the given reference clock (not shown) to measure the time. If the time matches the period data, Outputs 0. FD in the figure indicates the period data below the reference clock resolution.
  • the period signal 0 is input as an enable signal for the period counter 28, the flip-flop 30, and the flip-flop 32. Each of the flip-flops 30 and 32 outputs PAT, TS, FLAGCY, and FD to the test unit 60 in synchronization with the period signal 0.
  • the pattern generator 12 outputs a test pattern to the test unit 60 at the beginning of the test cycle.
  • the period signal 0 is input as an enable signal (PGFTPRD) of the test unit 60 via the flip-flop 34. With this operation, the test unit 60 is operated according to the test cycle.
  • the pattern generator 20 uses the waveform information corresponding to the test cycle to be executed sequentially when the match is detected. Are sequentially stored in the flip-flop 24 in advance.
  • the initial period generator 16 receives from the interrupt unit 40 an unmatch signal indicating that the match cannot be detected, the initial period generator 16 outputs a period signal of the number corresponding to the number of stages of the flip-flop 24.
  • the OR circuit 18 outputs a logical sum of the period signal and the period signal 0 as a period signal m.
  • the period signal m is input as an enable signal for the flip-flop 22, the flip-flop 24, the flip-flop 26, and the pattern generator 20.
  • the pattern generator 20 sequentially generates patterns to be sequentially executed when a match cannot be detected, and sequentially stores them in the flip-flop 24.
  • the pattern force is generated in advance in the flip-flop 24 which is sequentially generated when the force is not detected. Therefore, when a match is detected, it is necessary to repack the flip-flop 24 with a new pattern.
  • test apparatus 100 when a match is detected, if a pattern already stored in the flip-flop 24 is executed and no match is detected, Since the semiconductor device 300 is treated as a defective product, the test time can be shortened.
  • the flip-flop 22 has the same number of flip-flops as the flip-flops 24, and synchronizes the start signal and the signal output from the flip-flop 24.
  • the start signal output from the flip-flop 22 is input to the OR circuit 38 and the test unit 60, and the The riod generator 36 and the test unit 60 are operated.
  • the interrupt unit 40 ends the match detection request cycle when the output signal of the semiconductor device 300 matches the expected value pattern in the test unit 60, that is, when a match is detected. causes the following pattern to be executed:
  • the interrupt unit 40 includes a match control unit 42, an unmatch control unit 48, a period hold unit 54, and an OR circuit 56.
  • the match control unit 42 receives the match signal and outputs the match signal in synchronization with the reference clock.
  • the match control unit 42 includes a flip-flop 44 and an AND circuit 46.
  • the flip-flop 44 is shown as a two-stage flip-flop.
  • the first-stage flip-flop 44 in FIG. 2 has a plurality of cascaded flip-flops for synchronization with the reference clock.
  • the AND circuit 46 outputs a logical product of the match signal output from the first-stage flip-flop 44 shown in FIG. 2 and the inverted signal of the match signal output from the next-stage flip-flop 44. With such an operation, the match control unit 42 outputs a match signal having substantially the same pulse width as that of the period signal.
  • the match signal output from the match control unit 42 is input to the logical sum circuit 38 via the logical sum circuit 56.
  • the OR circuit 38 outputs a logical sum of the period signal 0 output from the period counter 28 and the match signal as a period signal 0. That is, the interrupt unit 40 interrupts the period signal 0 to cause the match signal to be interrupted, so that the period generation unit 36 outputs the period signal 0 in response to the match signal before the end of the match detection request cycle. Start the site.
  • the OR circuit 38 inputs the period signal 0 as an enable signal for the flip-flop 30 and the flip-flop 32 and inputs a new pattern or the like to the test unit 60.
  • the OR circuit 38 inputs the period signal 0 as an enable signal for the period counter 28.
  • the period counter 28 reads period data of a new test cycle according to the period signal 0 and controls the test cycle. With this operation, when a match is detected, a new test cycle can be generated without waiting for the end of the match detection request cycle, so that the efficiency of the test can be improved.
  • the unmatch control unit 48 outputs an unmatch signal in synchronization with the reference clock.
  • the unmatch control unit 48 further includes a logical product circuit 50 in addition to the configuration of the match control unit 42. The operation of the unmatch control unit 48 will be described later with reference to FIG.
  • the unmatch signal output from the unmatch control unit 48 is input to the initial period generator 16 as described above, and generates a period signal m for storing a new pattern in the flip-flop 24. That is, when the test unit 60 cannot detect a match within the match detection request cycle, the unmatch control unit 48 sends the number of period signals corresponding to the number of stages of the plurality of flip-flops 24 before the cycle time elapses. Output to generator 16.
  • the period hold unit 54 When the period hold unit 54 receives an unmatch signal, the period counter 28 prohibits the count operation of the period counter 28 while the initial period generator 16 outputs a predetermined number of period signals.
  • the initial period generator 16 outputs a match signal to the OR circuit 38 via the OR circuit 56 after outputting a predetermined number of period signals.
  • FIG. 3 is a diagram showing an example of the configuration of the test unit 60 and the pin electronics 160.
  • the test unit 60 includes a pattern control unit 64, a strobe control unit 68, a strobe generation unit 74, a match detection unit 94, a selection unit (82-1, 82-2, hereinafter referred to as 82), and a flip-flop (62, 70). 72, 84, 88, 90, 116, 118, 124), and an AND circuit (110, 120).
  • the pin electronics 160 includes a driver 162 and comparators (164, 166).
  • the reset terminal of each flip-flop of the test unit 60 has a pattern generator.
  • the start signal (TGSTART) output by 12 is input.
  • the period signal 0 output from the pattern generation unit 12 is input to the pattern control unit 64 strobe control unit 68, the flip-flop 62, and the flip-flop 70 as the enable signal (PGFTPRD), and is synchronized with the period signal 0.
  • the nonturn controller 64 receives a timing set signal (TS), high-accuracy period data (FD), and a test pattern (PAT) via the flip-flop 62. Based on these signals, a test signal input to the semiconductor device 300 is output.
  • the test pattern is a digital pattern having an array power of 1 and 0, and the pattern control unit 64 generates a test signal indicating a voltage value corresponding to the test pattern in a cycle corresponding to the timing set signal, and The signal is input to the driver 162 at a timing according to the timing signal.
  • the strobe control unit 68 receives a timing set signal and a timing signal via the flip-flop 62, and receives a logic H signal from the control unit 170, for example. Then, one reference strobe signal (IST) is output at a predetermined timing within the match detection request cycle.
  • the flip-flop 70 outputs a test pattern and a match detection request cycle in synchronization with the pattern control unit 64 and the strobe control unit 68.
  • the comparator 164 is a level comparator that compares a predetermined high-level voltage value VH with the voltage value of the output signal output from the semiconductor device 300, and a signal corresponding to the comparison result. Is output.
  • the comparator 164 outputs an H level comparison signal indicating 1 when the output signal is equal to or higher than the voltage value VH and indicating 0 when the output signal is equal to or lower than the voltage value VH.
  • the comparator 166 is a level comparator that compares a predetermined low-level voltage value VL with the voltage value of the output signal output from the semiconductor device 300, and an L-level comparison signal corresponding to the comparison result. Is output.
  • the strobe generator 74 generates a plurality of stove signals having different phases within the match detection request cycle. For example, the strobe generation unit 74 outputs the reference clock output from the PLL 150 as a strobe signal during the match detection request cycle.
  • the strobe generator 74 includes an OR circuit (76-1, 76-2, hereinafter collectively referred to as 76), a flip-flop (78-1, 78-2, hereinafter referred to as 78), and an AND circuit. (80-1, 80-2, hereinafter collectively referred to as 80). Further, a signal (FLAGCY) indicating a match detection request cycle is input to the strobe generation unit 74 via the flip-flop 72.
  • the OR circuit 76 inputs the logical sum of the reference strobe signal output from the strobe control unit 68 and the signal output from the flip-flop 78 to the flip-flop 78.
  • the inverted output of the flip-flop 78 is output after the strobe controller 68 outputs the reference strobe signal. Until the lip flop 78 is reset, it is fixed to L logic.
  • a signal (FLAGCY) indicating a match detection request cycle is input to the reset terminal of the flip-flop 78, and is reset when the signal (FLAGCY) becomes L logic. With such an operation, the value of the flip-flop 78 can be reset every match detection request cycle.
  • the AND circuit 80 outputs a logical product of the reference clock, the inverted output of the flip-flop 78, and a signal (FLAGCY) indicating a match detection request cycle. That is, the reference strobe signal output from the strobe controller 68 defines the end of the period during which the strobe generator 74 outputs a plurality of strobe signals, and the AND circuit 80 is defined by the signal (FLAGCY).
  • the reference clock is output as the strobe signal from the start of the match detection request cycle until the strobe controller 68 outputs the reference strobe signal.
  • the match detection unit 94 detects whether the level comparison signal output from the comparator 164 and the comparator 166 matches the expected value at a plurality of timings corresponding to the strobe signal.
  • the strobe controller 68 defines the end of the period for generating the strobe signal for the H level comparison signal and the end of the period for generating the strobe signal for the L level comparison signal. Yes L level reference strobe signal may be generated.
  • the H level reference strobe signal is input to the OR circuit 76-1, and the AND circuit 80-1 outputs a strobe signal for the H level comparison signal.
  • the L level reference strobe signal is input to the OR circuit 76-2, and the AND circuit 80-2 outputs a strobe signal for the L level comparison signal.
  • the start timing and the end timing of the match detection can be arbitrarily set.
  • the start and end can be easily set. For this reason, for example, even when the required spectrum differs depending on the application of the semiconductor device, it is possible to easily set the match detection period according to the specification.
  • the strobe control unit 68 has the strobe generation unit 74 within the match detection request cycle.
  • a reference strobe signal that defines the start of a period during which a plurality of strobe signals are output may be further output.
  • the strobe generator 74 does not generate the strobe signal after the end determined by the reference strobe signal in the match detection request cycle and before the start determined by the reference strobe signal in the match detection request site. .
  • Selection unit 82-1 selects the strobe signal output from strobe control unit 68 at the FLAGCY power level, and selects the strobe signal output from AND circuit 80-1 when FLAGCY is at the H level. . Thereby, in the match detection request cycle, a match is detected by the aforementioned plurality of stoves, and in other than the match detection request cycle, the timing comparison is performed by the normal strobe output from the strobe control unit 68.
  • the selection unit 82-2 selects the strobe signal output from the strobe control unit 68 when the FLAGCY is at the L level, and the strobe signal output from the AND circuit 80-2 when the FLAGCY is at the H level. Selected.
  • the flip-flop 84 is an example of a timing comparator according to the present invention.
  • the flip-flop 84-1 detects the value of the H level comparison signal at the timing of the plurality of strobe signals output from the AND circuit 80-1.
  • the flip-flop 84-2 detects the value of the L level comparison signal at the timing of the plurality of strobe signals output from the AND circuit 80-2.
  • the match detection unit 94 detects whether the value detected by the flip-flop 84 matches the given expected value.
  • the match detector 94 is provided with the expected test pattern force value pattern transmitted via the flip-flops (70, 72, 122, 124).
  • the flip-flop 122 operates in synchronization with the flip-flop 84, and the flip-flop 124 operates in synchronization with the flip-flop 90.
  • the match detection unit 94 includes a logical product circuit (96, 98) and a logical sum circuit 102.
  • the logical product circuit 96 outputs the logical product of the value sequentially detected by the flip-flop 84-1 at a plurality of timings and the expected value pattern. In other words, when both the H level comparison signal and the expected value pattern become H logic, an H logic signal is output.
  • the AND circuit 98 is configured to detect the value sequentially detected by the flip-flop 84-2 at a plurality of timings, and the inverted signal of the expected value pattern. Output the logical product of. That is, when the L level comparison signal indicates H logic and the expected value pattern indicates L logic, an H logic signal is output.
  • the logical sum circuit 102 outputs a logical sum of signals output from the logical product circuit 96 and the logical product circuit 98. That is, the logical sum circuit 102 outputs a match signal when either of the outputs of the logical product circuit 96 and the logical product circuit 98 becomes H logic.
  • the AND circuit 110 outputs a logical product of match signals for the respective pins of the semiconductor device 300.
  • a match signal is output when a match is detected for all pins of the semiconductor device 300 to be tested.
  • the AND circuit 110 may output a logical product of match signals for the plurality of semiconductor devices 300.
  • the flip-flop 88 outputs a reference strobe signal in synchronization with the flip-flop 84.
  • the flip-flops 90 and 116 output the reference strobe signal received from the flip-flop 88 at a predetermined timing.
  • the flip-flops (122, 124, 118) receive the reference strobe signal as an enable signal, and the flip-flop 118 outputs a match detection request signal (FLAGCY) in synchronization with the flip-flop 116.
  • the logical product circuit 120 outputs a logical product of signals output from the flip-flop 116 and the flip-flop 118. That is, the reference strobe signal generated by the strobe controller 68 is output within the match detection request cycle.
  • the signal output from the AND circuit 120 is input to the match control unit 48. That is, the AND circuit 120 outputs the reference strobe signal regardless of whether or not the match is detected in the match detection request cycle.
  • the AND circuit 52 of the unmatch control unit 48 generates a signal having substantially the same pulse width as the period signal based on the reference strobe signal, similarly to the AND circuit 46 of the match control unit 42.
  • the AND circuit 50 outputs a logical product of the inverted signal of the match signal and the output of the AND circuit 52. That is, the AND circuit 50 outputs the above-described pulse width signal as an unmatch signal when a match cannot be detected by the timing of the reference strobe signal within the match detection request cycle.
  • the test apparatus 100 in this example can perform match detection at a plurality of timings by using the reference clock as a strobe signal within the match detection request cycle.
  • a match detection request Discontinue the cruise and generate the next test cycle. For this reason, the efficiency of the test can be improved.
  • match detection is performed by repeatedly generating a match detection request cycle. For this reason, the pattern when the match is not detected is stored in the flip-flop 24 and the like, and when the match is detected, it is necessary to repack the pattern stored in the flip-flop 24 and the like.
  • the test apparatus 100 of this example it is not necessary to repeat the match detection request cycle by setting a sufficiently long time for the match detection request cycle and performing match detection at a plurality of timings in the cycle. Therefore, the pattern when a match is detected can be stored in advance in the flip-flop 24 and the like, and the test can be performed efficiently without having to repack the pattern of the match detection unit.
  • FIG. 4 is a timing chart showing an example of signals output from the AND circuit 110 and the unmatch control unit 48 when a match is detected within the match detection request cycle.
  • match detection is performed on the signal output from the output pins (0 to 7) of the semiconductor device 300.
  • the match detection unit 94 performs match detection on each output signal using a reference clock from the start of the match detection request cycle to a predetermined end.
  • the AND circuit 110 outputs a signal indicating H logic.
  • the unmatch control unit 48 outputs an L logic signal when a match is detected for all output signals.
  • FIG. 5 is a timing chart showing an example of signals output from the AND circuit 110 and the unmatch control unit 48 when no match is detected within the match detection request cycle.
  • match detection is performed on the signal output from the output pins (0 to 7) of the semiconductor device 300.
  • the AND circuit 110 since there is an output signal in which no match is detected, the AND circuit 110 outputs an L logic signal. Then, according to the timing of the reference strobe signal in the cycle, the unmatch control unit 48 outputs an unmatch signal.
  • FIG. 6 is a flowchart showing an example of a test method according to the embodiment of the present invention. This In this test method, a semiconductor device is tested by the same method as the test apparatus 100 described with reference to FIGS.
  • waveform information for testing a semiconductor device is sequentially read and output.
  • waveform generation stage S 202 a waveform is generated based on the waveform information and input to the semiconductor device.
  • match detection step S204 it is detected whether the output signal of the semiconductor device matches the expected value pattern in accordance with the match detection request cycle.
  • the match detection step S204 as described in FIGS. 1 to 5, a sufficiently long time is set in the match detection request cycle, and matches are detected at a plurality of timings in the cycle.
  • the match detection request cycle is ended before the end of the match detection request cycle in interrupt step S208. Then, it is determined whether all the test items have been completed (S210). If all the test items have been completed, the semiconductor device test is terminated. If all test items have not been completed, repeat the process from S200.
  • test items it is determined whether or not all the test items have been completed (S214). If completed, the semiconductor device test is terminated, and if not completed, the test items are stored in the flip-flop 24. The refilled waveform information is refilled (S216), and the processes after S200 are repeated.
  • the efficiency of the semiconductor device test can be improved.

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Abstract

　半導体デバイスを試験する試験装置であって、半導体デバイスを試験するための波形情報を順次読み出して出力するパターン発生部と、パターン発生部が順次出力する波形情報から波形を成形する波形発生部と、パターン発生部が出力するマッチ検出要求サイクルに応じて、半導体デバイスが出力する出力信号と、期待値パターンとが一致するか否かを検出するマッチ検出部と、出力信号と期待値パターンとが一致した場合に、マッチ検出要求サイクルを終了させ、パターン発生部に次の波形情報の発生を行わせる割込部とを備える試験装置を提供する。

Description

明 細 書
試験装置、及び試験方法
技術分野
[0001] 本発明は、半導体デバイスを試験する試験装置及び試験方法に関する。特に本発 明は、パイプライン処理によって信号を出力する試験装置に関する。また、本発明は 下記の日本国特許出願に関連する。文献の参照による組み込みが認められる指定 国については、下記の出願に記載された内容を参照により本出願に組み込み、本出 願の記載の一部とする。
特願 2004— 245883 出願曰 平成 16年 8月 25曰
背景技術
[0002] フラッシュメモリ等のデバイスを試験する際は、被測定デバイスの機能や性能につ いて複数の項目について試験が行われる。複数の試験項目の中でデータの消去や 書き込みが繰り返し行われるが、その都度、データの消去や書き込みが正常に行わ れた力どうかを試験装置で判定し、判定結果に応じた試験項目を分岐して行う。従来 の試験装置における判定は、マッチ検出と呼ばれる機能により実現されていた。マツ チ検出は、データの消去や書き込みに応じて被測定デバイス力 出力される信号が 、期待値と一致するかを判定するものである。
[0003] 被測定デバイスの所定のアドレスに、任意のデータを書き込む場合、書き込みを行 うためのコマンドやデータ等が試験装置力 入力される。フラッシュメモリ等において は、フローティングゲートへの電荷の注入特性がデバイス毎にばらついているため、 データが入力されて力 メモリセルに書き込まれるまでの時間がデバイス毎に異なる 。このため、フラッシュメモリはポーリングと呼ばれる自動書き込みシーケンスをデバイ ス内部で実行している。上述した理由により、ポーリングによる書き込み時間はデバイ ス毎に異なっており、書き込みが正常に終了した場合に、所定のデータを出力する。 被測定デバイスにおいてポーリングが実行中である場合、次のアドレスにデータを書 き込むことができないため、試験装置は、デバイスが出力するデータが期待値と一致 するまでマッチ検出を繰り返しつつ待機しなければならない。マッチが検出されると 試験装置は、試験パターンを分岐して次のアドレスにデータを書き込むシーケンスに 進むことができる。
[0004] マッチ検出を行う場合、試験装置は、所定の長さのマッチ検出サイクルに一度、デ バイスの出力データと期待値とを比較する。そして、当該マッチ検出サイクルを繰り返 すことにより、ポーリングの終了を検出する。また、ポーリングの終了を検出したマッチ 検出サイクルの終了をまって、次の試験項目を実行する。
[0005] 関連する特許文献等は、現在認識して!/ヽな ヽためその記載を省略する。
発明の開示
発明が解決しょうとする課題
[0006] しかし、従来の試験装置は、上述したようにマッチ検出サイクルに一度だけマッチ 検出を行うため、ロスタイムが生じ、マッチ検出の効率が悪力つた。マッチ検出サイク ルのサイクル時間を十分に小さくし、マッチ検出サイクルの繰り返し回数を十分に多く することにより、マッチ検出の効率を向上させることができる力 試験装置におけるマ ツチ検出サイクル時間には最小設定制限があるため、十分に小さいサイクル時間で マッチ検出を行うことができず、マッチ検出の効率を向上させることは困難である。
[0007] マッチ検出の結果に応じて、次に行うべき試験項目が分岐するため、例えばパイプ ライン処理により信号を出力する試験装置においては、マッチ検出を要求する信号 力 縦続接続されたフリップフロップを介してマッチ検出回路に伝送され、マッチが検 出されなかったことを示す信号が、縦続接続されたフリップフロップを介して戻ってく るまで、マッチ検出の効率を向上させることが困難である。
[0008] このため本発明は、上述した課題を解決することのできる試験装置及び試験方法 を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴 の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定 する。
課題を解決するための手段
[0009] 上記課題を解決するために、本発明の第 1の形態においては、半導体デバイスを 試験する試験装置であって、半導体デバイスを試験するための波形情報を順次読み 出して出力するパターン発生部と、パターン発生部が順次出力する波形情報から、 波形を成形する波形発生部と、パターン発生部が出力するマッチ検出要求サイクル に応じて、半導体デバイスが出力する出力信号と、パターン発生部が出力する期待 値パターンとが一致する力否かを検出するマッチ検出部と、出力信号と期待値バタ ーンとが一致した場合に、マッチ検出要求サイクルを終了し、パターン発生部に次の 波形情報の発生を行わせる割込部とを備える試験装置を提供する。
[0010] パターン発生部は、予め設定されたピリオド (周期）信号を発生させるピリオド生成 部と、波形情報を順次格納し、順次格納した波形情報をパターン発生部で発生した ピリオド信号に同期して波形発生部に出力する縦続接続された複数のフリップフロッ プとを有する。また割込部は、半導体デバイスの出力信号と期待値パターンとが一致 したときに、マッチ検出要求サイクルが終了する前に、ピリオド生成部に次のピリオド 信号を発生させてよい。フリップフロップは、マッチ検出部が出力信号と期待値バタ ーンとの一致を検出した場合、以降に発生する波形情報をフリップフロップの段数に 応じて予め格納してよい。
[0011] 割込部は、マッチ検出要求サイクル内に、出力信号と期待値パターンとがー致しな い場合、複数のフリップフロップの段数に応じた数のピリオド信号を、サイクル時間の 経過前にピリオド生成部に出力させるアンマッチ制御部と、アンマッチ制御部力 ピリ ォド生成部に複数のフリップフロップの段数に応じた数のピリオド信号を出力させる 間、フリップフロップ力 波形発生部への波形情報の出力を停止させるピリオドホー ルド部とを有してよい。
[0012] 割込部は、出力信号と期待値パターンとがー致したときに、ピリオド信号と略同一の パルス幅のマッチ信号を出力するマッチ制御部を更に有し、ピリオド生成部は、それ ぞれの波形情報毎に予め定められたサイクル時間毎に生成するピリオド信号に、マ ツチ信号を論理加算した信号をピリオド信号として出力してよい。
[0013] ピリオド生成部は、ィネーブル信号が与えられる毎にそれぞれの波形情報のサイク ル時間を示すピリオドデータを取り込み、与えられる基準クロックをカウントすることに より時間を計測し、計測した時間がピリオドデータと一致した場合にピリオド信号を出 力するピリオドカウンタと、ピリオドカウンタが出力するピリオド信号に、マッチ信号を論 理加算した信号をピリオド信号として出力し、当該ピリオド信号をィネーブル信号とし てピリオドカウンタに入力する論理和回路とを有してよい。
[0014] アンマッチ制御部は、マッチ検出要求サイクル内に、出力信号と期待値パターンと がー致しない場合に、ピリオドホールド部にアンマッチ信号を出力し、ピリオドホール ド部は、アンマッチ信号を受け取った場合に、ピリオド生成部が複数のフリップフロッ プの段数に応じた数のピリオド信号を出力する間、ピリオドカウンタのカウントを禁止 し、ピリオド生成部が複数のフリップフロップの段数に応じた数のピリオド信号を出力 した後に、論理和回路にピリオド信号を出力してよい。
[0015] 波形発生部は、マッチ検出要求サイクル内で、位相の異なる複数のストローブ信号 を生成するストローブ生成部と、複数のストローブ信号のタイミングで出力信号の値を 検出するタイミング比較器とを有し、マッチ検出部は、タイミング比較器が検出した出 力信号の値と、与えられる期待値パターンとが一致するかを検出してょ 、。
[0016] ストローブ生成部は、マッチ検出要求サイクル内の予め定められた終期以降は、ス トローブ信号を生成しないことが好ましい。ストローブ生成部は、マッチ検出要求サイ クル内の予め定められた始期以前は、ストローブ信号を生成しないことが好ましい。
[0017] 本発明の第 2の形態においては、半導体デバイスを試験する試験方法であって、 半導体デバイスを試験するための波形情報を順次読み出して出力するパターン発 生段階と、パターン発生段階において順次出力する波形情報から、波形を成形する 波形発生段階と、パターン発生段階において出力するマッチ検出要求サイクルに応 じて、半導体デバイスが出力する出力信号と、パターン発生段階において出力する 期待値パターンとが一致するか否かを検出するマッチ検出段階と、出力信号と期待 値パターンとがー致した場合に、マッチ検出要求サイクルを終了し、パターン発生段 階において次の波形情報の発生を行わせる割込段階とを備える試験装置を提供す る。
[0018] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又発明となりうる。
発明の効果
[0019] 本発明によれば、半導体デバイスの試験の効率を向上させることができる。
図面の簡単な説明 [0020] [図 1]本発明の実施形態に係る試験装置 100の構成の一例を示す図である。
[図 2]パターン発生装置 10の構成の一例を示す図である。
[図 3]テストユニット 60及びピンエレクトロニクス 160の構成の一例を示す図である。
[図 4]マッチ検出要求サイクル内においてマッチが検出されたときの、論理積回路 11 0及びアンマッチ制御部 48が出力する信号の一例を示すタイミングチャートである。
[図 5]マッチ検出要求サイクル内においてマッチが検出されな力つたときの、論理積 回路 110及びアンマッチ制御部 48が出力する信号の一例を示すタイミングチャート である。
[図 6]本発明の実施形態に係る試験方法の一例を示すフローチャートである。
符号の説明
[0021] 10 · · 'パターン発生装置、 12· · 'パターン発生部、 14、 22、 24、 30、 32、 34、 44、 62、 70、 72、 78、 84、 88、 90、 116、 118、 122、 124· ·，フリップフロップ、 16…ィ -シャルピリオド発生器、 18、 38、 56、 76、 80、 102、 110· · ·論理和回路、 20· · · パターン発生器、 26 · · 'ピリオドデータメモリ、 28 · · 'ピリオドカウンタ、 36 · · 'ピリオド 生成部、 40· · '割込部、 42· · ·マッチ制御部、 46、 50、 52、 96、 98、 120· · '論理 積回路、 48 · · 'アンマッチ制御部、 54· · 'ピリオドホールド部、 60· · ·テストユニット、 64 · · 'パターン制御部、 68 · · 'ストローブ制御部、 74· · 'ストローブ生成部、 82· · '選 択部、 94· · 'マッチ検出部、 100· · '試験装置、 160· · 'ピンエレクトロニクス、 162· · 'ドライノく、 164、 166 · · 'コンパレータ、 170· · '制御部、 300· · ·半導体デバイス 発明を実施するための最良の形態
[0022] 以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は請求の範 囲に係る発明を限定するものではなぐまた実施形態の中で説明されている特徴の 組み合わせの全てが発明の解決手段に必須であるとは限らな!/、。
[0023] 図 1は、本発明の実施形態に係る試験装置 100の構成の一例を示す図である。試 験装置 100は、フラッシュメモリ等の半導体デバイス 300を試験する試験装置であつ て、パターン発生装置 10、テストユニット 60、 PLL150、ピンエレクトロニクス 160、及 び制御部 170を備える。
[0024] 制御部 170は、パターン発生装置 10、テストユニット 60、及びピンエレクトロニクス 1 60を制御して、半導体デバイス 300を試験させる。例えば制御部 170は、半導体デ バイス 300を試験するための試験プログラムを予めパターン発生装置 10に供給して 、パターン発生装置 10に当該試験プログラムに応じた試験パターン等を生成させる
[0025] PLL150は、所定の周期の基準クロックを生成し、パターン発生装置 10及びテスト ユニット 60に供給する。ノターン発生装置 10は、基準クロックに応じて動作し、半導 体デバイス 300を試験するためのパターン等の波形情報を順次読み出してテストュ ニット 60に出力する。
[0026] テストユニット 60は本発明に係る波形発生部、マッチ検出部の一例であって、基準 クロックに応じて動作し、ノターン発生装置 10から与えられるピリオド信号、波形情報 を受け取り、ピンエレクトロニクス 160を介して半導体デバイス 300に任意の波形を入 力する。またテストユニット 60は、パターン発生装置 10から与えられるマッチ検出要 求サイクル信号に応じて、半導体デバイス 300が出力する出力信号が、パターン発 生装置 10から与えられる期待値パターンと一致するかを検出する。
[0027] ピンエレクトロニクス 160は、テストユニット 60と半導体デバイス 300との間で信号の 授受を行う回路であって、例えば半導体デバイス 300のピン毎に設けられたドライバ 及びコンパレータを有する。
[0028] また、パターン発生装置 10は、半導体デバイス 300の出力信号と期待値パターン とが一致した場合に、マッチ検出要求サイクルを終了させ、テストユニット 60に次の波 形情報の発生を行わせる。このような制御により、マッチ検出によるタイムロスを低減 し、効率よく半導体デバイスの試験を行うことができる。
[0029] 図 2は、パターン発生装置 10の構成の一例を示す図である。パターン発生装置 10 は、パターン発生部 12及び割込部 40を有する。パターン発生部 12は、半導体デバ イス 300を試験するための波形情報を順次読み出して出力する回路であり、ピリオド 生成部 36、複数のフリップフロップ（14、 22、 24、 30、 32、 34)、及びパターン発生 器 20を有する。図 2及び図 3においては、それぞれのフリップフロップを 1段のみ示し ているが、それぞれのフリップフロップは、縦続接続された複数のフリップフロップによ り構成されてよい。特にフリップフロップ 22、 24はピリオド信号 mにより 1段づっデータ が詰められて 、くパイプラインを構成してょ 、。
[0030] フリップフロップ 14には、制御部 170から動作を開始するためのスタート信号が与 えられる。またフリップフロップ 14は、スタート信号を基準クロックに同期化して出力す るために、縦続接続された複数のフリップフロップにより構成される。スタート信号は、 ピリオド生成部 36のイニシャルピリオド発生器 16、パターン発生器 20、及びフリップ フロップ 22に与えられ、イニシャルピリオド発生器 16及びパターン発生器 20を動作 させる。
[0031] ノターン発生器 20は、制御部 170から予め与えられる試験プログラムに基づいて、 半導体デバイス 300に与える試験パターン (PAT)、テストユニット 60にマッチ検出を 要求するマッチ検出要求信号 (FLAGCY)、及びそれぞれの波形情報のサイクル時 間やタイミングクロックを定めるタイミングセット信号 (TS)を生成し、順次出力する。マ ツチ検出要求信号 FLAGCYは、マッチ検出サイクルを示す信号であり、例えばマツ チ検出サイクルで H論理を示す信号である。また、パターン発生器 20が出力した信 号は、フリップフロップ 24に順次格納される。
[0032] ピリオド生成部 36は、ピリオドデータメモリ 26、ピリオドカウンタ 28、論理和回路 38、 イニシャルピリオド発生器 16、及び論理和回路 18を有し、パターン発生器 20が生成 したタイミングセット信号に基づ 、て、当該タイミングセット信号に対応する波形情報 のサイクル時間の始期を定めるピリオド信号 0を生成する。つまり、ピリオド生成部 36 は、予め定められた試験周期設定に従って、試験サイクルを示すピリオド信号 0を出 力する。またピリオド生成部 36は、テストユニット 60におけるマッチ検出の結果に応じ て、フリップフロップ 24に格納された信号を詰め直すためのピリオド信号 mを出力す る。
[0033] ピリオドデータメモリ 26は、ピリオドデータ (PRD)をタイミングセット信号と対応付け て格納し、ノターン発生器 20が出力するタイミングセット信号に対応するピリオドデー タを出力する。
[0034] ピリオドカウンタ 28は、ィネーブル信号が与えられる毎に、ピリオドデータメモリ 26が 出力するピリオドデータを取り込み、与えられる基準クロック（図示せず)をカウントす ることにより時間を計測し、計測した時間がピリオドデータと一致した場合にピリオド信 号 0を出力する。図中の FDは、基準クロック分解能以下のピリオドデータを示す。ま た、ピリオド信号 0は、ピリオドカウンタ 28、フリップフロップ 30、及びフリップフロップ 3 2のィネーブル信号として入力される。それぞれのフリップフロップ 30、 32は、 PAT、 TS、 FLAGCY、 FDをピリオド信号 0に同期してテストユニット 60に出力する。
[0035] このような動作により、パターン発生部 12は、試験パターンを、当該試験サイクルの 始期毎にテストユニット 60に出力する。また、ピリオド信号 0は、フリップフロップ 34を 介して、テストユニット 60のィネーブル信号（PGFTPRD)として入力される。このよう な動作により、テストユニット 60を、当該試験サイクルに応じて動作させる。
[0036] また、マッチ検出要求サイクルの後に実行するべき試験サイクルは、マッチ検出の 結果によって異なるが、パターン発生器 20は、マッチ検出ができた場合に順次実行 するべき試験サイクルに応じた波形情報を、予めフリップフロップ 24に順次格納する 。イニシャルピリオド発生器 16は、マッチ検出ができな力つた旨のアンマッチ信号を 割込部 40から受け取った場合、フリップフロップ 24の段数に応じた発数のピリオド信 号を出力する。論理和回路 18は、当該ピリオド信号とピリオド信号 0との論理和を、ピ リオド信号 mとして出力する。
[0037] ピリオド信号 mは、フリップフロップ 22、フリップフロップ 24、フリップフロップ 26、及 びパターン発生器 20のィネーブル信号として入力される。パターン発生器 20は、当 該ピリオド信号 mに応じて、マッチ検出ができな力 た場合に順次実行されるべきパ ターンを順次生成し、フリップフロップ 24に順次格納する。従来の試験装置において は、マッチ検出ができな力つた場合に順次発生させるパターン力 フリップフロップ 24 に予め格納されている。このため、マッチ検出がされた場合にはフリップフロップ 24に 新たなパターンを詰め直す必要がある。これに対し、本例における試験装置 100によ れば、マッチ検出がされた場合には、既にフリップフロップ 24に格納されているパタ ーンを実行すればよぐマッチ検出がされない場合には、当該半導体デバイス 300が 不良品であるとして処理すればよ!、ため、試験時間を短縮することができる。
[0038] また、フリップフロップ 22は、フリップフロップ 24と同数のフリップフロップを有してお り、スタート信号と、フリップフロップ 24が出力する信号とを同期させる。フリップフロッ プ 22が出力するスタート信号は、論理和回路 38及びテストユニット 60に入力され、ピ リオド生成部 36及びテストユニット 60を動作させる。
[0039] 割込部 40は、テストユニット 60において、半導体デバイス 300の出力信号と期待値 パターンとがー致した場合、即ちマッチ検出をした場合に、マッチ検出要求サイクル を終了させ、テストユニット 60に次のパターンを実行させる。割込部 40は、マッチ制 御部 42、アンマッチ制御部 48、ピリオドホールド部 54、及び論理和回路 56を有する
[0040] マッチ制御部 42は、テストユニット 60においてマッチ検出ができた場合に、マッチ 信号を受け取り、マッチ信号を基準クロックに同期して出力する。マッチ制御部 42は 、フリップフロップ 44、及び論理積回路 46を有する。図 2においてフリップフロップ 44 は 2段のフリップフロップとして示している力 図 2における初段のフリップフロップ 44 は、基準クロックとの同期化のため、複数の縦続接続されたフリップフロップを有する 。論理積回路 46は、図 2に示した初段のフリップフロップ 44が出力するマッチ信号と 、次段のフリップフロップ 44が出力するマッチ信号の反転信号との論理積を出力する 。このような動作により、マッチ制御部 42は、ピリオド信号と略同一のパルス幅を有す るマッチ信号を出力する。
[0041] マッチ制御部 42が出力するマッチ信号は、論理和回路 56を介して論理和回路 38 に入力される。論理和回路 38は、ピリオドカウンタ 28が出力するピリオド信号 0と、マ ツチ信号との論理和を、ピリオド信号 0として出力する。即ち、割込部 40は、ピリオド 信号 0にマッチ信号を割り込ませることにより、マッチ検出要求サイクルが終了する前 に、マッチ信号に応じてピリオド生成部 36にピリオド信号 0を出力させ、新たな試験サ イタルを開始させる。
[0042] このとき、論理和回路 38は、ピリオド信号 0をフリップフロップ 30及びフリップフロッ プ 32のィネーブル信号として入力し、新たなパターン等をテストユニット 60に入力す る。また、論理和回路 38は、ピリオド信号 0をピリオドカウンタ 28のィネーブル信号と して入力する。ピリオドカウンタ 28は、ピリオド信号 0に応じて新たな試験サイクルのピ リオドデータを読み込み、当該試験サイクルを制御する。このような動作により、マツ チ検出をした場合に、マッチ検出要求サイクルの終了を待たずに、新たな試験サイク ルを発生することができるため、試験の効率を向上させることができる。 [0043] アンマッチ制御部 48は、マッチ検出要求サイクル内に、半導体デバイス 300の出 力信号と期待値パターンとがー致しない場合に、基準クロックに同期してアンマッチ 信号を出力する。アンマッチ制御部 48は、マッチ制御部 42の構成に加え、論理積回 路 50を更に有する。アンマッチ制御部 48の動作は、図 3において後述する。
[0044] アンマッチ制御部 48が出力するアンマッチ信号は、上述したようにイニシャルピリオ ド発生器 16に入力され、新たなパターンをフリップフロップ 24に格納するためのピリ ォド信号 mを生成させる。つまり、アンマッチ制御部 48は、テストユニット 60において マッチ検出要求サイクル内にマッチ検出ができない場合に、複数のフリップフロップ 2 4の段数に応じた数のピリオド信号を、サイクル時間の経過前にイニシャルピリオド発 生器 16に出力させる。
[0045] また、ピリオドホールド部 54は、アンマッチ信号を受け取った場合に、イニシャルピリ ォド発生器 16が所定の発数のピリオド信号を出力する間、ピリオドカウンタ 28のカウ ント動作を禁止させる。そして、イニシャルピリオド発生器 16が、所定の発数のピリォ ド信号を出力した後、論理和回路 56を介して、論理和回路 38にマッチ信号を出力 する。このような動作により、マッチ検出ができない場合に発生するべきパターンを詰 め直す間、フリップフロップ 24から出力されるパターンを停止し、誤動作を防ぐことが できる。
[0046] 図 3は、テストユニット 60及びピンエレクトロニクス 160の構成の一例を示す図である 。テストユニット 60は、パターン制御部 64、ストローブ制御部 68、ストローブ生成部 7 4、マッチ検出部 94、選択部（82—1、 82 - 2,以下 82と総称する）、フリップフロップ (62、 70、 72、 84、 88、 90、 116、 118、 124)、、及び論理積回路（110、 120)を有 する。またピンエレクトロニクス 160は、ドライバ 162及びコンパレータ（164、 166)を 有する。
[0047] テストユニット 60のそれぞれのフリップフロップのリセット端子には、パターン発生部
12が出力するスタート信号 (TGSTART)が入力される。また、パターン制御部 64ス トローブ制御部 68、フリップフロップ 62、及びフリップフロップ 70には、パターン発生 部 12が出力するピリオド信号 0が、ィネーブル信号 (PGFTPRD)として入力され、ピ リオド信号 0に同期して動作する。 [0048] ノターン制御部 64は、フリップフロップ 62を介してタイミングセット信号 (TS)、高精 度ピリオドデータ (FD)、及び試験パターン (PAT)を受け取る。そして、これらの信号 に基づいて半導体デバイス 300に入力する試験信号を出力する。例えば、試験パタ ーンは 1及び 0の配列力 成るデジタルパターンであり、パターン制御部 64は、試験 パターンに応じた電圧値をタイミングセット信号に応じた周期で示す試験信号を生成 し、当該試験信号をタイミング信号に応じたタイミングで、ドライバ 162に入力する。
[0049] ストローブ制御部 68は、フリップフロップ 62を介してタイミングセット信号、及びタイミ ング信号を受け取り、また例えば制御部 170から H論理の信号を受け取る。そして、 マッチ検出要求サイクル内における所定のタイミングで 1本の基準ストローブ信号 (IS T)を出力する。また、フリップフロップ 70は、パターン制御部 64、及びストローブ制御 部 68と同期して、試験パターン及びマッチ検出要求サイクルを出力する。
[0050] コンパレータ 164は、予め定められたハイレベルの電圧値 VHと、半導体デバイス 3 00が出力する出力信号の電圧値とを比較するレベル比較器であって、当該比較結 果に応じた信号を出力する。本例においてコンパレータ 164は、出力信号が電圧値 VH以上である場合に 1を示し、出力信号が電圧値 VH以下である場合に 0を示す H レベル比較信号を出力する。またコンパレータ 166は、予め定められたローレベルの 電圧値 VLと、半導体デバイス 300が出力する出力信号の電圧値とを比較するレべ ル比較器であり、当該比較結果に応じた Lレベル比較信号を出力する。
[0051] ストローブ生成部 74は、マッチ検出要求サイクル内で、位相の異なる複数のスト口 ーブ信号を生成する。例えば、ストローブ生成部 74は、 PLL150が出力する基準ク ロックを、当該マッチ検出要求サイクルの間、ストローブ信号として出力する。
[0052] ストローブ生成部 74は、論理和回路（76— 1、 76— 2、以下 76と総称する）、フリツ プフロップ（78— 1、 78— 2、以下 78と総称する）、及び論理積回路（80—1、 80— 2 、以下 80と総称する）を有する。また、ストローブ生成部 74には、フリップフロップ 72 を介して、マッチ検出要求サイクルを示す信号 (FLAGCY)が入力される。
[0053] 論理和回路 76は、ストローブ制御部 68が出力する基準ストローブ信号と、フリップ フロップ 78が出力する信号の論理和を、フリップフロップ 78に入力する。フリップフロ ップ 78の反転出力は、ストローブ制御部 68が基準ストローブ信号を出力してから、フ リップフロップ 78がリセットされるまで、 L論理に固定される。
[0054] また、フリップフロップ 78のリセット端子には、マッチ検出要求サイクルを示す信号（ FLAGCY)が入力され、当該信号 (FLAGCY)が L論理になったときにリセットされる 。このような動作により、マッチ検出要求サイクル毎に、フリップフロップ 78の値をリセ ットすることができる。
[0055] また、論理積回路 80は、基準クロックと、フリップフロップ 78の反転出力と、マッチ検 出要求サイクルを示す信号 (FLAGCY)との論理積を出力する。つまり、ストローブ 制御部 68が出力する基準ストローブ信号は、ストローブ生成部 74が複数のストロー ブ信号を出力する期間の終期を規定し、論理積回路 80は、信号 (FLAGCY)によつ て規定されるマッチ検出要求サイクルの開始時から、ストローブ制御部 68が基準スト ローブ信号を出力するまで、基準クロックをストローブ信号として出力する。マッチ検 出部 94は、当該ストローブ信号に応じた複数のタイミングにおいて、コンパレータ 16 4及びコンパレータ 166が出力するレベル比較信号と、期待値とがー致するかを検出 する。
[0056] また、ストローブ制御部 68は、 Hレベル比較信号に対するストローブ信号を生成す る期間の終期を規定する Hレベル基準ストローブ信号と、 Lレベル比較信号に対する ストローブ信号を生成する期間の終期を規定する Lレベル基準ストローブ信号とを生 成してもよい。 Hレベル基準ストローブ信号は、論理和回路 76— 1に入力され、論理 積回路 80— 1は、 Hレベル比較信号に対するストローブ信号を出力する。また Lレべ ル基準ストローブ信号は、論理和回路 76— 2に入力され、論理積回路 80— 2は、 L レベル比較信号に対するストローブ信号を出力する。このように、本例における試験 装置 100によれば、マッチ検出サイクルにおいて、マッチ検出を行うタイミングの始期 や終期を任意に設定することができる。つまり、ストローブ制御部 68が生成する基準 ストローブ信号のタイミングを設定することにより、容易に当該始期及び終期を設定す ることができる。このため、例えば、半導体デバイスの用途に応じて求められるスぺッ クが異なる場合であつても、当該スペックに応じたマッチ検出期間を容易に設定する ことができる。
[0057] また、ストローブ制御部 68は、ストローブ生成部 74がマッチ検出要求サイクル内に おいて、複数のストローブ信号を出力する期間の始期を規定する基準ストローブ信 号を更に出力してもよい。この場合、ストローブ生成部 74は、マッチ検出要求サイク ル内において、基準ストローブ信号で定められる終期以降、及びマッチ検出要求サ イタル内において、基準ストローブ信号で定められる始期以前は、ストローブ信号を 生成しない。
[0058] 選択部 82— 1は、 FLAGCY力 レベルでは、ストローブ制御部 68が出力するスト ローブ信号を選択し、 FLAGCYが Hレベルでは、論理積回路 80— 1が出力するスト ローブ信号を選択する。これにより、マッチ検出要求サイクルでは前述の複数のスト口 ーブによりマッチが検出され、マッチ検出要求サイクル以外では、ストローブ制御部 6 8が出力する通常のストローブによってタイミング比較が行われる。
[0059] また、選択部 82— 2も同様に、 FLAGCYが Lレベルではストローブ制御部 68が出 力するストローブ信号が選択され、 FLAGCYが Hレベルでは論理積回路 80— 2が 出力するストローブ信号が選択される。
[0060] フリップフロップ 84は、本発明に係るタイミング比較器の一例である。フリップフロッ プ 84— 1は、論理積回路 80— 1が出力する複数のストローブ信号のタイミングで、 H レベル比較信号の値を検出する。また、フリップフロップ 84— 2は、論理積回路 80— 2が出力する複数のストローブ信号のタイミングで、 Lレベル比較信号の値を検出す る。
[0061] マッチ検出部 94は、フリップフロップ 84が検出した値と、与えられる期待値とがー致 するかを検出する。マッチ検出部 94には、フリップフロップ（70、 72、 122、 124)を 介して伝送された試験パターン力 期待値パターンとして与えられる。フリップフロッ プ 122は、フリップフロップ 84と同期して動作し、フリップフロップ 124は、フリップフロ ップ 90と同期して動作する。
[0062] マッチ検出部 94は、論理積回路（96、 98)、及び論理和回路 102を有する。論理 積回路 96は、フリップフロップ 84— 1が複数のタイミングで順次検出した値と、期待 値パターンとの論理積を出力する。つまり、 Hレベル比較信号及び期待値パターンが 共に H論理になったときに、 H論理の信号を出力する。論理積回路 98は、フリップフ ロップ 84— 2が複数のタイミングで順次検出した値と、期待値パターンの反転信号と の論理積を出力する。つまり、 Lレベル比較信号が H論理を示し、期待値パターンが L論理を示したときに、 H論理の信号を出力する。論理和回路 102は、論理積回路 9 6及び論理積回路 98が出力する信号の論理和を出力する。つまり、論理和回路 102 は、論理積回路 96と論理積回路 98の出力のいずれかが H論理となった場合に、マ ツチ信号を出力する。
[0063] 論理積回路 110は、半導体デバイス 300のそれぞれのピンに対するマッチ信号の 論理積を出力する。つまり、試験するべき半導体デバイス 300の全てのピンに対して マッチが検出された場合に、マッチ信号を出力する。また、論理積回路 110は、複数 の半導体デバイス 300に対するマッチ信号の論理積を出力してもよい。
[0064] フリップフロップ 88は、フリップフロップ 84と同期して、基準ストローブ信号を出力す る。フリップフロップ 90、 116は、フリップフロップ 88から受け取った基準ストローブ信 号を、所定のタイミングで出力する。また、フリップフロップ（122、 124、 118)は、基 準ストローブ信号をィネーブル信号として受け取り、フリップフロップ 118は、フリップ フロップ 116と同期してマッチ検出要求信号 (FLAGCY)を出力する。
[0065] 論理積回路 120は、フリップフロップ 116とフリップフロップ 118が出力する信号の 論理積を出力する。つまり、マッチ検出要求サイクル内において、ストローブ制御部 6 8が生成した基準ストローブ信号を出力する。論理積回路 120が出力した信号は、ァ ンマッチ制御部 48に入力される。つまり、論理積回路 120は、マッチ検出要求サイク ルにおいてマッチが検出できた力否かに関わらず、基準ストローブ信号を出力する。
[0066] アンマッチ制御部 48の論理積回路 52は、マッチ制御部 42の論理積回路 46と同様 に、基準ストローブ信号に基づいて、ピリオド信号と略同一のパルス幅の信号を生成 する。そして、論理積回路 50は、マッチ信号の反転信号と、論理積回路 52の出力と の論理積を出力する。つまり、論理積回路 50は、マッチ検出要求サイクル内におい て、基準ストローブ信号のタイミングまでにマッチが検出できない場合に、上述したパ ルス幅の信号をアンマッチ信号として出力する。
[0067] 以上説明したように、本例における試験装置 100は、マッチ検出要求サイクル内に おいて、基準クロックをストローブ信号として用いることにより、複数のタイミングでマツ チ検出を行うことができる。そして、マッチ検出ができた場合に、マッチ検出要求サイ クルを打ち切って、次の試験サイクルを発生させる。このため、試験の効率を向上さ せることができる。
[0068] また、従来の試験装置では、マッチ検出要求サイクルを繰り返し発生させることでマ ツチ検出を行っていた。このためフリップフロップ 24等にはマッチが検出されなかった 場合のパターンが格納されており、マッチが検出された場合はフリップフロップ 24等 に格納されているパターンを詰め直す必要があった。これに対し、本例の試験装置 1 00では、マッチ検出要求サイクルに十分長い時間を設定し、当該サイクル内の複数 のタイミングでマッチ検出を行うことにより、マッチ検出要求サイクルを繰り返す必要が ない。このため、フリップフロップ 24等に、マッチが検出された場合のパターンを予め 格納することができ、マッチ検出部のパターンの詰め直しを行う必要がなぐ効率よく 試験を行うことができる。
[0069] 図 4は、マッチ検出要求サイクル内においてマッチが検出されたときの、論理積回 路 110及びアンマッチ制御部 48が出力する信号の一例を示すタイミングチャートで ある。本例においては、半導体デバイス 300の出力ピン (0〜7)が出力する信号に対 して、マッチ検出を行う。
[0070] 図 4に示すように、マッチ検出部 94は、マッチ検出要求サイクルの開始から、所定 の終期までの間における基準クロックを用いて、それぞれの出力信号に対してマッチ 検出を行う。そして、全ての出力信号に対してマッチが検出された場合に、論理積回 路 110は、 H論理を示す信号を出力する。また、アンマッチ制御部 48は、全ての出 力信号に対してマッチが検出された場合、 L論理の信号を出力する。
[0071] 図 5は、マッチ検出要求サイクル内においてマッチが検出されな力つたときの、論理 積回路 110及びアンマッチ制御部 48が出力する信号の一例を示すタイミングチヤ一 トである。本例においては、半導体デバイス 300の出力ピン (0〜7)が出力する信号 に対して、マッチ検出を行う。
[0072] 本例においては、マッチが検出されない出力信号があるため、論理積回路 110は L 論理の信号を出力する。そして、当該サイクル内における基準ストローブ信号のタイミ ングに応じて、アンマッチ制御部 48は、アンマッチ信号を出力する。
[0073] 図 6は、本発明の実施形態に係る試験方法の一例を示すフローチャートである。当 該試験方法は、図 1から図 5において説明した試験装置 100と同様の方法で、半導 体デバイスの試験を行う。
[0074] まず、パターン発生段階 S 200にお 、て、半導体デバイスを試験するための波形情 報を順次読み出して出力する。そして、波形発生段階 S 202において、波形情報に 基づいて波形を生成し、半導体デバイスに入力する。
[0075] 次に、マッチ検出段階 S204で、マッチ検出要求サイクルに応じて、半導体デバイ スの出力信号と期待値パターンとがマッチするかを検出する。マッチ検出段階 S204 では、図 1から図 5において説明したように、マッチ検出要求サイクルに十分長い時 間を設定し、当該サイクル内において複数のタイミングでマッチを検出する。
[0076] そして、マッチが検出された場合には、割込段階 S208において、当該マッチ検出 要求サイクルの終了前に、当該マッチ検出要求サイクルを終了する。そして、全ての 試験項目が終了したかを判定し (S210)、全ての試験項目が終了した場合には、半 導体デバイスの試験を終了する。全ての試験項目が終了していない場合、 S200以 降の処理を繰り返す。
[0077] また、 S204において、マッチ検出要求サイクル内でマッチが検出されない場合、ァ ンマッチ信号を出力し、図 2において説明したように、アンマッチ信号に応じた処理を 行う（S212)。
[0078] そして、全ての試験項目が終了したかを判定し（S214)、終了している場合には、 半導体デバイスの試験を終了し、終了していない場合には、フリップフロップ 24に格 納した波形情報を詰め替えて（S216)、 S200以降の処理を繰り返す。
[0079] 以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施 形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良をカロ えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含 まれ得ることが、請求の範囲の記載から明らかである。
産業上の利用可能性
[0080] 以上から明らかなように、本発明によれば、半導体デバイスの試験の効率を向上さ せることができる。

Claims

請求の範囲
[1] 半導体デバイスを試験する試験装置であって、
前記半導体デバイスを試験するための波形情報を順次読み出して出力するパター ン発生部と、
前記パターン発生部が順次出力する前記波形情報から波形を成形する波形発生 部と、
前記パターン発生部が出力するマッチ検出要求サイクルに応じて、前記半導体デ バイスが出力する出力信号と、前記パターン発生部が出力する期待値パターンとが 一致する力否かを検出するマッチ検出部と、
前記出力信号と前記期待値パターンとがー致した場合に、前記マッチ検出要求サ イタルを終了させ、前記パターン発生部に次の波形情報を出力させる割込部と を備える試験装置。
[2] 前記パターン発生部は、
予め設定された周期のピリオド信号を出力するピリオド生成部と、
前記波形発生部に順次出力するべき前記波形情報を順次格納し、順次格納した 前記波形情報を前記ピリオド信号に同期して前記波形発生部に出力する、縦続接 続された複数のフリップフロップと
を有し、
前記割込部は、前記出力信号と前記期待値パターンとがー致したときに、前記マツ チ検出要求サイクルが終了する前に、前記ピリオド生成部に次の前記ピリオド信号を 出力させる
請求項 1に記載の試験装置。
[3] 前記フリップフロップは、前記マッチ検出部が前記出力信号と前記期待値パターン との一致を検出した場合に前記波形発生部に出力するべき前記波形情報を、前記 フリップフロップの段数に応じて予め順次格納する
請求項 2に記載の試験装置。
[4] 前記割込部は、
前記マッチ検出要求サイクル内に前記出力信号と前記期待値パターンとが一致し ない場合、前記複数のフリップフロップの段数に応じた数の前記ピリオド信号を、前 記マッチ検出要求サイクルが終了する前に、前記ピリオド生成部に出力させるアンマ ツチ制御部と、
前記アンマッチ制御部が、前記ピリオド生成部に前記複数のフリップフロップの段 数に応じた数の前記ピリオド信号を出力させる間、前記フリップフロップ力 前記波形 発生部への前記波形情報の出力を停止させるピリオドホールド部と
を有する請求項 3に記載の試験装置。
[5] 前記割込部は、前記出力信号と前記期待値パターンとがー致したときに、前記ピリ ォド信号と略同一のパルス幅のマッチ信号を出力するマッチ制御部を更に有し、 前記ピリオド生成部は、予め設定された周期の前記ピリオド信号に、前記マッチ信 号を論理加算した信号を前記ピリオド信号として出力する
請求項 4に記載の試験装置。
[6] 前記ピリオド生成部は、
ィネーブル信号が与えられる毎にそれぞれの前記波形情報のサイクル時間を示す ピリオドデータを取り込み、与えられる基準クロックをカウントすることにより時間を計測 し、計測した時間が前記ピリオドデータと一致した場合に前記ピリオド信号を出力す るピリ才ドカウンタと、
前記ピリオドカウンタが出力する前記ピリオド信号に、前記マッチ信号を論理加算し た信号を前記ピリオド信号として出力し、当該ピリオド信号を前記イネ一ブル信号とし て前記ピリオドカウンタに入力する論理和回路と
を有する請求項 5に記載の試験装置。
[7] 前記アンマッチ制御部は、前記マッチ検出要求サイクル内に、前記出力信号と前 記期待値パターンとがー致しな 、場合に、前記ピリオドホールド部にアンマッチ信号 を出力し、
前記ピリオドホールド部は、前記アンマッチ信号を受け取った場合に、前記ピリオド 生成部が前記複数のフリップフロップの段数に応じた数の前記ピリオド信号を出力す る間、前記ピリオドカウンタのカウントを禁止し、前記ピリオド生成部が前記複数のフリ ップフ口ップの段数に応じた数の前記ピリオド信号を出力した後に、前記論理和回路 に前記マッチ信号を出力する
請求項 6に記載の試験装置。
[8] 前記波形発生部は、
前記マッチ検出要求サイクル内で、位相の異なる複数のストローブ信号を生成する ストローブ生成部と、
前記複数のストローブ信号のタイミングで前記出力信号の値を検出するタイミング 比較器と
を有し、
前記マッチ検出部は、前記タイミング比較器が検出した前記出力信号の値と、与え られる期待値パターンとが一致するかを検出する
請求項 1に記載の試験装置。
[9] 前記ストローブ生成部は、前記マッチ検出要求サイクル内の予め定められた終期 以降は、前記ストローブ信号を生成しない
請求項 8に記載の試験装置。
[10] 前記ストローブ生成部は、前記マッチ検出要求サイクル内の予め定められた始期 以前は、前記ストローブ信号を生成しない
請求項 9に記載の試験装置。
[11] 半導体デバイスを試験する試験方法であって、
前記半導体デバイスを試験するための波形情報を順次読み出して出力するパター ン発生段階と、
前記パターン発生段階において順次出力する前記波形情報から波形を成形する 波形発生段階と、
前記パターン発生段階において出力するマッチ検出要求サイクルに応じて、前記 半導体デバイスが出力する出力信号と、期待値パターンとが一致するか否かを検出 するマッチ検出段階と、
前記出力信号と前記期待値パターンとがー致した場合に、前記マッチ検出要求サ イタルを終了させ、前記パターン発生段階において次の波形情報を出力させる割込 段階と を備える試験方法。
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