WO2005112118A1 - 半導体記憶装置 - Google Patents

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WO2005112118A1
WO2005112118A1 PCT/JP2005/008419 JP2005008419W WO2005112118A1 WO 2005112118 A1 WO2005112118 A1 WO 2005112118A1 JP 2005008419 W JP2005008419 W JP 2005008419W WO 2005112118 A1 WO2005112118 A1 WO 2005112118A1
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film
interlayer insulating
insulating film
material layer
plug
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PCT/JP2005/008419
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Yuichi Matsui
Nozomu Matsuzaki
Norikatsu Takaura
Naoki Yamamoto
Hideyuki Matsuoka
Tomio Iwasaki
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Renesas Technology Corp.
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Definitions

  • the present invention relates to a technique effective when applied to a semiconductor integrated circuit device having a phase change memory cell formed using a phase change material such as a chalcogenide.
  • DRAM has a large capacity. Access speed is low.
  • SRAM is high-speed, but it is not suitable as a large-capacity memory because it requires a large number of transistors, that is, 4 to 6 transistors per cell.
  • DRAM and SRAM need to be always energized to hold data. That is, it is volatile.
  • the FLASH memory is non-volatile and does not need to be energized for electrical memory retention.However, the number of times of rewriting / erasing is limited and the rewriting is limited by several orders of magnitude compared to other memories. Slowness is a disadvantage. As described above, each memory has advantages and disadvantages, and at present, they are properly used depending on their characteristics.
  • phase change memory uses the force lucogenide material used in CD-RW and DVD, and stores data in the same way in crystalline and amorphous states. The difference lies in the writing / reading method.
  • CD-RW and DVD use a laser, whereas the phase change memory uses the Joule heat generated by the current to write and change the phase. The value is read from the difference in resistance value caused by!
  • phase change memory When the chalcogenide material is made amorphous, a reset pulse is applied so that the temperature of the chalcogenide material is raised to a temperature equal to or higher than the melting point and rapidly cooled.
  • the melting point is, for example, 600 ° C.
  • the quenching time (tl) is, for example, 2 nsec.
  • a set pulse is applied so as to maintain the temperature of the chalcogenide material at a temperature higher than the crystallization temperature and lower than the melting point.
  • the crystallization temperature is, for example, 400 ° C.
  • the time required for crystallization (t2) is, for example, 50 nsec.
  • phase change memory is that the resistance value of chalcogenide material changes by two to three digits depending on the crystal state, and this resistance value is used as a signal. Be fast. In addition, it has the performance to compensate for the shortcomings of flash memory, such as being able to rewrite 10 to 12 times. In addition, features such as operation at low voltage and low power and easy integration with logic circuits are suitable for mobile devices.
  • a select transistor is formed on a semiconductor substrate by a known manufacturing method (not shown).
  • the selection transistor can be, for example, a MOS transistor or a bipolar transistor.
  • an interlayer insulating film 1 made of, for example, a silicon oxide film is deposited using a known manufacturing method, and a plug 2 having, for example, a tungsten force is formed in the interlayer insulating film 1.
  • the plug serves to electrically connect the lower select transistor to the upper phase change material layer.
  • chalcogenide material layer 3 made of, for example, GeSbTe
  • an upper electrode 4 made of, for example, tungsten
  • a hard mask 5 made of, for example, a silicon oxide film
  • the hard mask 5, the upper electrode 4, and the chalcogenide material layer 3 are removed by a known lithography method and a dry etching method, as shown in FIG.
  • a wiring layer electrically connected to the upper electrode 4 on the interlayer insulating film 6 and a plurality of wiring layers thereon are further formed to complete a phase change memory (not shown).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-174144
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2003-229537
  • a problem in manufacturing a phase change memory is that chalcogenide materials have low adhesiveness and low thermal stability. In the following, issues arising from these two problems will be described in order.
  • the first challenge is that chalcogenide materials tend to peel off during the manufacturing process due to their poor adhesion.
  • the chalcogenide material is heated to a temperature higher than the melting point, and therefore, it is necessary to use a high melting point metal for the plug and the upper electrode in contact with the chalcogenide material.
  • a refractory metal already used in a semiconductor integrated circuit device for example, tungsten is given.
  • chalcogenide materials have low adhesion to refractory metals such as tungsten, and are easily peeled off at the interface with plugs and upper electrodes.
  • the chalcogenide material has low adhesiveness with the silicon oxide film, so that the interface with the interlayer insulating film is easily peeled off.
  • the second problem is that chalcogenide materials are sublimated during the manufacturing process due to low thermal stability.
  • 6A to 6C show the results of thermal desorption gas mass analysis of the GeSbTe film. The analysis was performed in an ultra-high vacuum of about 10 -7 Pa. It can be seen that when the GeSbTe film is heated, Ge, Sb, and Te simultaneously sublime at about 300 ° C. When the sample heated to 500 ° C was cooled to room temperature and taken out, the GeSbTe film had completely disappeared. Thus, the chalcogenide material has extremely low thermal stability.
  • FIG. 7 shows the temperature-pressure curve for the sublimation of the GeSbTe film. The temperature and pressure at which the GeSbTe film was heat-treated were changed, and the condition in which the GeSbTe film did not sublime was represented by a white circle, and the condition of sublimation was represented by a black circle.
  • GeSbTe film has low pressure It turns out that it sublimates at a very low temperature.
  • the conditions used in the vapor phase epitaxy method include a pressure of about 10 ⁇ 1 to 10 3 Pa and a temperature of about 400 to 700 ° C.
  • the GeSbTe film is considered to sublime when exposed directly to this condition.
  • the interlayer insulating film 6 needs to be formed using a chemical vapor deposition method having excellent step coverage, so that the chalcogenide material layer 3 also sublimates the sidewall force. There are concerns. For this reason, a means for maintaining thermal stability even when a part of the chalcogenide material is exposed is required.
  • the object is to provide a semiconductor substrate, a selection transistor formed on a main surface of the semiconductor substrate, an interlayer insulating film provided on the selection transistor, and an interlayer electrically connected to the selection transistor.
  • a plug provided through the insulating film, a phase change material layer connected to the plug and extending on the interlayer insulating film, and an upper electrode provided on the phase change material layer; This can be achieved by a semiconductor memory device having an adhesive layer between the lower surface of the phase change material layer and the upper surfaces of the interlayer insulating film and the plug.
  • a semiconductor substrate a selection transistor formed on a main surface of the semiconductor substrate, an interlayer insulating film provided on the selection transistor, and an interlayer insulating film provided through the interlayer insulating film, and A plug that is electrically connected, a phase change material layer provided on the inter-layer insulating film so that a part of the plug is connected to the plug, and an upper electrode provided on the phase change material layer,
  • a semiconductor memory device in which a protective film containing silicon nitride is formed on at least the side wall of the phase change material layer.
  • a first means of the present invention is to form an adhesive layer on the upper and lower portions of the chalcogenide material layer in order to improve the adhesiveness of the chalcogenide material.
  • a GeSbTe film with a thickness of 100 nm was formed on the two films, and the peel strength was compared by a scratch test.
  • the scratch test is to measure the load (peeling critical load) when peeling occurs by scratching the thin film surface while applying a vertical load to the sample with an indenter needle. Is high.
  • Fig. 8 shows the measurement results.
  • the peel strength is extremely weak without the adhesive layer inserted. It can be seen that the peel strength is not improved by inserting W as the adhesive layer. This confirms that the adhesion between the chalcogenide material and the refractory metal is low.
  • A1 material is inserted, the peel strength increases 7 to 9 times, and when Ti material is inserted, the peel strength increases 10 to 15 times.
  • the inter-layer insulating film 1 and the plug 2 are formed in the same manner as in the conventional technique.
  • an adhesive layer 7 that also has a titanium force for example, a chalcogenide material layer 3 that also has a Ge SbTe force
  • an adhesive layer 8 that is made of titanium for example, an upper electrode 4 that is also made of tantalum, for example, a hard mask 5 that is made of a silicon oxide film.
  • the hard mask 5, the upper electrode 4, the adhesive layer 8, the chalcogenide material layer 3, and the adhesive layer 7 are processed by a known lithography method and a dry etching method.
  • an interlayer insulating film 6 is deposited, it becomes as shown in FIG.
  • FIG. 9A and 9B show the temperature-resistance characteristics of the GeSbTe film.
  • FIG. 9A shows a case where no adhesive layer is inserted.
  • the resistance drops rapidly. It can be seen that the resistance changes by more than five orders of magnitude when heated to around 200 ° C and then cooled.
  • FIG. 9B shows a case where titanium is inserted as a bonding layer by 2.5 nm. The resistance is low even in the amorphous state. The resistance changes little even if it is heated to about 200 ° C for crystallization and then cooled. This is probably because titanium in the adhesive layer diffused into the GeSbTe film. This result indicates that a large thickness of the adhesive layer may adversely affect the characteristics of the phase change memory.
  • the thickness of the adhesive layer be 5 nm or less in order to operate as a phase change memory. It is desirable that the thickness of the adhesive layer be 2 nm or less.
  • the current for changing the phase of the chalcogenide material (set pulse and reset pulse) is supplied through a selection transistor via a plug.
  • the adhesive layer at the interface between the chalcogenide material layer and the plug is conductive.
  • the adhesive layer at the interface between the chalcogenide material layer and the upper electrode is desirably conductive.
  • the region other than the plug needs to be insulated, and the adhesive layer at the interface between the chalcogenide material layer and the interlayer insulating film is desirably insulated.
  • FIG. 10 is a cross-sectional view when an ideal adhesive layer material is used.
  • the interface between the chalcogenide material layer 3 and the plug 2 is the conductive adhesive layer 9
  • the interface between the chalcogenide material layer 3 and the interlayer insulating film 1 is the insulating adhesive layer 10
  • the interface between the chalcogenide material layer 3 and the upper electrode 4 is Each has a conductive adhesive layer 11 formed thereon.
  • the conductive adhesive layer examples include Ti film, A1 film, Ta film, Si film, Ti nitride film, A1 nitride film, Ta nitride film, W nitride film, TiSi film, TaSi film, WSi film, TiW film, TiAl Nitride film, TaSi nitride Film, TiSi nitride film, WSi nitride film.
  • a compound of Ti and Te or a compound of A1 and Te may be used as the conductive adhesive layer by utilizing the fact that Te contained in the chalcogenide material easily reacts with Ti and A1.
  • Examples of the insulating adhesive layer include a T-shaped film, an A1 oxidized film, a Ta oxidized film, an Nb oxidized film, a V oxide film, a Cr oxidized film, a W oxide film, and a Zr oxidized film. Film, Hf oxide film, and Si nitride film.
  • the adhesive layer at the interface between the chalcogenide material layer and the interlayer insulating film is not insulative, the region in which the chalcogenide material undergoes a phase change can be reduced if it is not electrically continuous.
  • a conductive adhesive layer formed in an island shape may be used. According to this method, the adhesive layer at the interface between the chalcogenide material layer and the plug and the adhesive layer at the interface between the chalcogenide material layer and the interlayer insulating film can be simultaneously formed of the same material.
  • the film thickness be 2 nm or less, further increasing the electrical discontinuity.
  • the thickness of the adhesive layer is desirably lnm or less.
  • titanium having a thickness of 0.5 nm can be exemplified.
  • Patent Document 1 Means for using the adhesive property to improve the adhesive property between the chalcogenide material and the dielectric is described in Patent Document 1, for example.
  • a high melting point metal such as tungsten for the plug and the upper electrode
  • the chalcogenide material layer easily peels off at the interface between the plug and the upper electrode, and solves this problem. It provides a means.
  • the above-mentioned known example discloses means for inserting an adhesive layer only at the interface between the chalcogenide material and the inter-layer insulating film (dielectric), which is clearly different from the means of the present invention.
  • a second means of the present invention is to form a protective film on the side wall of the chalcogenide material layer in order to maintain the thermal stability of the chalcogenide material.
  • An interlayer insulating film 1 and a plug 2 are formed in the same manner as in the prior art.
  • a chalcogenide material layer 3 that also has a GeSbTe force, for example, an upper electrode 4 that also has a tungsten force, for example, a hard mask 5 made of a silicon oxide film, for example are sequentially deposited.
  • the hard mask 5, the upper electrode 4, and the chalcogenide material layer 3 are processed by known lithography and dry etching.
  • a sidewall protective film 12 made of a silicon nitride film is deposited.
  • an interlayer insulating film 6 it becomes as shown in FIG.
  • the side wall protective film needs to be formed under the condition of low temperature and high pressure, that is, the condition of the upper left of FIG.
  • low-temperature processing at a process temperature is effective in suppressing sublimation of a chalcogenide material.
  • the force depending on the chalcogenide material is exemplified by the condition that the pressure is 0.1 lPa or more and the temperature is 450 ° C or less.
  • the desired material of the side wall protective film Since the sidewall protective film needs to be formed at a low temperature, a film forming method such as plasma CVD is used. If, for example, a silicon oxide film is used as the sidewall protective film, the sidewall of the chalcogenide material is exposed to oxygen activated by the plasma. In this case, since the chalcogenide material is easily oxidized, there is a concern that a part of the chalcogenide material is oxidized and the characteristics are deteriorated. For this reason, it is desirable to use a silicon nitride film which can be formed by a CVD method having excellent step coverage and is inert to a chalcogenide material as the sidewall protective film.
  • a silicon nitride film which can be formed by a CVD method having excellent step coverage and is inert to a chalcogenide material as the sidewall protective film.
  • Embodiment 1 of the present invention will be described with reference to FIG. This is an example in which a conductive adhesive layer is formed above and below a chalcogenide material layer.
  • a semiconductor substrate 101 is prepared, and a MOS transistor used as a selection transistor is prepared. Make a Vista.
  • an inter-element isolation oxide film 102 for isolating a MOS transistor is formed on a surface of a semiconductor substrate 101 by using a known selective oxidation method or a shallow trench isolation method.
  • a shallow groove separation method capable of flattening the surface is used.
  • a separation groove is formed in the substrate using a known dry etching method, and after removing the damage caused by dry etching on the groove side wall and the bottom surface, an oxide film is deposited using a known CVD method.
  • the silicon oxide film in the above was selectively polished by a well-known CMP method, leaving only the inter-element isolation oxide film 102 buried in the groove.
  • the gate oxide film 103 of the MOS transistor was grown by a known thermal oxidation method.
  • a gate electrode 104 made of polycrystalline silicon and a silicon nitride film 105 were deposited.
  • impurities were implanted using the gate electrode and the resist as a mask to form a diffusion layer 106.
  • a polycrystalline polysilicon gate is used in the present embodiment, a polymetal gate having a laminated structure of metal Z, non-metal Z, and polycrystalline silicon may be used as the low-resistance gate.
  • a silicon nitride film 107 was deposited by a CVD method for applying a self-aligned contact.
  • an interlayer insulating film 108 made of a silicon oxide film was deposited on the entire surface, and the surface unevenness caused by the gate electrode was flattened using a known CMP method. Subsequently, a plug contact hole was opened by a lithographic process and a dry etching process. At this time, in order to prevent the gate electrode from being exposed, the interlayer insulating film 108 was processed under the so-called self-alignment condition, that is, under the condition that the silicon oxide film was more highly selected than the silicon nitride film.
  • the interlayer insulation film 108 is dry-etched under the condition that the silicon oxide film is highly selected with respect to the silicon nitride film.
  • the silicon nitride film on the upper surface of the diffusion layer 106 is removed by leaving the silicon nitride film on the upper surface, and then performing dry etching on the silicon nitride film under conditions where the silicon nitride film is highly selected. Can be used.
  • tungsten was buried in the plug contact hole, and a tungsten plug 109 was formed by a known CMP method.
  • tungsten having a thickness of 100 nm was deposited by a sputtering method, and the first wiring layers 110A and 110B were formed by lithography and dry etching to form the tungsten.
  • an interlayer insulating film 111 made of a silicon oxide film was deposited on the entire surface, and the surface unevenness caused by the first wiring layer was flattened using a known CMP method.
  • a plug contact hole was opened by a lithographic process and a dry etching process.
  • tungsten was buried in the plug contact hole, and a tungsten plug 112 was formed by a known CMP method.
  • a strong upper electrode 116 was sequentially deposited by a known sputtering method.
  • a silicon oxide film 117 was deposited by a known CVD method.
  • the silicon oxide film 117, the upper electrode 116, the conductive adhesive layer 115, the chalcogenide material layer 114, and the conductive adhesive layer 113 were sequentially processed by a known lithography process and a dry etching process.
  • heat treatment may be performed after the deposition of the upper electrode 116 or after the deposition of the silicon oxide film 117 to crystallize the chalcogenide material.
  • This heat treatment may be performed under conditions that allow the chalcogenide material to crystallize. For example, a condition of a processing temperature of 200 ° C. to 600 ° C. and a processing time of 1 minute to 10 minutes in an argon gas or nitrogen gas atmosphere can be exemplified.
  • an interlayer insulating film 118 made of a silicon oxide film was deposited on the entire surface, and the surface unevenness was flattened using a known CMP method.
  • a plug contact hole was opened by a lithographic process and a dry etching process.
  • tungsten was buried in the plug contact hole, and a tungsten plug 119 was formed by a known CMP method.
  • aluminum having a thickness of 200 nm was deposited, and was formed as a wiring layer to form a second wiring layer 120.
  • copper having low resistance can be used instead of aluminum.
  • phase change memory cell of the present embodiment is substantially completed.
  • the adhesive layers are formed on the upper and lower portions of the chalcogenide material layer. Therefore, the peel strength is increased, and peeling during the manufacturing process can be suppressed.
  • the Ti film was used as the adhesive layer material.
  • the present invention is not limited to this. A pus, Ta film, Si film, Ti nitride film, A1 nitride film, Ta nitride film, W nitride film, TiSi film, TaSi film Film, WSi film, TiW film
  • a conductive film such as a T1A1 nitride film, a TaSi nitride film, a TiSi nitride film, or a WSi nitride film can be used.
  • a compound of Ti and Te or a compound of A1 and Te can be used.
  • Embodiment 2 of the present invention will be described with reference to FIG.
  • a conductive adhesive layer is provided at the interface between the chalcogenide material layer and the plug
  • an insulating adhesive layer is provided at the interface between the chalcogenide material layer and the interlayer insulating film
  • a conductive adhesive layer is provided at the interface between the chalcogenide material layer and the upper electrode.
  • a process for forming an insulating adhesive layer 121 on the interlayer insulating film 111 and a conductive adhesive layer 122 on the tungsten plug 112 in a self-aligned manner will be described.
  • titanium having a thickness of 3 nm was deposited over the entire surface of the interlayer insulating film 111 and the tungsten plug 112 by a sputtering method, and heat treatment was performed. Since titanium has a lower free energy of oxide generation than silicon, the titanium deposited on the interlayer insulating film 111 made of silicon oxide deprives oxygen from the underlying silicon oxide film of insulating properties. It becomes a titanium oxide film.
  • the titanium deposited on the tungsten plug 112 reacts with the underlying tungsten to form a conductive titanium-tungsten alloy.
  • an insulating adhesive layer 121 was formed on the interlayer insulating film 111, and a conductive adhesive layer 122 was formed on the tungsten plug 112 in a self-aligned manner.
  • the above heat treatment may be performed at a temperature at which titanium reacts with the silicon oxide film.
  • the temperature is preferably 400 ° C. or higher.
  • the atmosphere for the heat treatment is desirably an inert atmosphere so that the conductive adhesive layer is not oxidized.
  • the processing temperature is 400 ° C to 800 ° C and the processing time is 1 minute to 10 minutes. Can be illustrated.
  • a chalcogenide material layer 114 made of GeSbTe having a thickness of 100 nm, a conductive adhesive layer 115 having a titanium force having a thickness of lnm, and an upper electrode 116 having a tungsten force having a thickness of 50 nm are formed by a known sputtering method.
  • a silicon oxide film 117 was deposited by a known CVD method.
  • the silicon oxide film 117, the upper electrode 116, the conductive adhesive layer 115, the chalcogenide material layer 114, and the insulating adhesive layer 121 were sequentially processed by a known lithography process and a dry etching process.
  • a heat treatment may be performed to crystallize the chalcogenide material.
  • This heat treatment may be performed under conditions that allow the chalcogenide material to crystallize. For example, a condition of a processing temperature of 200 ° C. to 600 ° C. and a processing time of 1 minute to 10 minutes in an argon gas or nitrogen gas atmosphere can be exemplified.
  • phase change memory cell of this embodiment is substantially completed.
  • the adhesive layers are formed on the upper and lower portions of the chalcogenide material layer, the peel strength increases, and the peeling during the manufacturing process can be suppressed. Since a conductive adhesive layer is formed at the interface between the lucogenide material layer and the plug, current can efficiently flow through the chalcogenide material. Further, since an insulating adhesive layer is formed at the interface between the chalcogenide material layer and the interlayer insulating film, the current required for rewriting the chalcogenide material can be reduced.
  • the force using Ti as an adhesive layer material formed on the interlayer insulating film and the plug is not limited to this.
  • SU such as Zr, Hf, A1, etc.
  • a similar effect can be obtained by using a lower metal.
  • Embodiment 3 of the present invention will be described with reference to FIG. This is an example in which a protective film is formed on the side wall of the chalcogenide material layer. Since the steps up to the step of forming the tungsten plug 112 are the same as those in the first embodiment, the description is omitted.
  • a chalcogenide material layer 114 made of GeSbTe having a thickness of 100 nm and an upper electrode 116 made of tungsten having a thickness of 50 nm are formed on the entire surface of the interlayer insulating film 111 and the tungsten plug 112 by a known sputtering method. Deposited in order. Subsequently, a silicon oxide film 117 was deposited by a known CVD method. Subsequently, the silicon oxide film 117, the upper electrode 116, and the chalcogenide material layer 114 were sequentially processed by a known lithography process and a dry etching process.
  • a heat treatment may be performed to crystallize the chalcogenide material.
  • This heat treatment may be performed under conditions that allow the chalcogenide material to crystallize. For example, a condition of a processing temperature of 200 ° C. to 600 ° C. and a processing time of 1 minute to 10 minutes in an argon gas or nitrogen gas atmosphere can be exemplified.
  • a sidewall protective film 123 made of a silicon nitride film having a thickness of 20 nm was deposited by a known CVD method. Note that this side wall protective curtain must be formed at low temperature and high pressure so that the chalcogenide material does not sublime. For example, a condition in which the pressure is 0.1 lPa or more and the temperature is 450 ° C or less can be exemplified.
  • an interlayer insulating film 118 made of a silicon oxide film was deposited on the entire surface, and the surface unevenness was flattened using a known CMP method.
  • a plug contact hole was opened by a lithographic process and a dry etching process.
  • tungsten was buried in the plug contact hole, and a tungsten plug 119 was formed by a known CMP method.
  • aluminum having a thickness of 200 nm was deposited and formed as a wiring layer to form a second wiring layer 120.
  • copper having low resistance can be used instead of aluminum.
  • phase change memory cell of the present embodiment is substantially completed.
  • the chalcogenide material since the side wall of the chalcogenide material layer removed by dry etching is completely covered with the protective film, the chalcogenide material sublimates during the step of forming the interlayer insulating film. Can be suppressed.
  • a silicon nitride film was used as the sidewall protection film.
  • the reason is that, for example, when a silicon oxide film is used, the side wall of the chalcogenide material is oxidized, and the characteristics are deteriorated. This is because there is a reminder.
  • the silicon nitride film can be used for a self-alignment process in a region where the chalcogenide material layer 114 does not exist.
  • FIG. 15 shows a structure on the left extension of FIGS. 12, 13, and 14, in which the first wiring layer 110B is electrically connected to the source or the drain of the MOS transistor.
  • the steps up to the step of depositing the silicon nitride film 123 having a thickness of 20 nm by a known CVD method are the same as those in the above-described step of the third embodiment, and thus description thereof is omitted.
  • this silicon nitride film 123 is a side wall protective film 123 of the chalcogenide material layer in FIG.
  • an interlayer insulating film 118 made of a silicon oxide film was deposited on the entire surface, and the surface unevenness was flattened using a known CMP method.
  • a plug contact hole was opened to the surface of the silicon nitride film 123 by a lithography process and a dry etching process.
  • the dry etching was performed under such conditions that the etching rate of the silicon nitride film with respect to the silicon oxide film was reduced. Subsequently, dry etching was performed under such a condition that the etching rate of the silicon nitride film with respect to the silicon oxide film was increased, and a plug contact hole was opened to the surface of the tungsten plug 112 and the interlayer insulating film 111.
  • the interlayer insulating film 111 is not deeply shaved.
  • tungsten was buried in the plug contact hole, and a tungsten plug 119 was formed by a known CMP method. Subsequently, aluminum having a thickness of 200 nm was deposited and processed as a wiring layer to form a second wiring layer 120. Of course, copper having low resistance and copper can be used instead of aluminum.
  • the tungsten plug 119 can be formed on the tungsten plug 112 in a self-aligned manner. For this reason, it is desirable to use a silicon nitride film for the sidewall protection film of the chalcogenide material layer.
  • a conductive adhesive layer is formed on the second plug, a phase change material layer, a conductive adhesive layer, and an upper electrode are laminated so as to include the conductive adhesive layer, and the first interlayer insulating film and the phase Forming an insulating adhesive layer interposed between the variable material layer and
  • a method for manufacturing a semiconductor integrated circuit device comprising:
  • first adhesive layer being connected to the second plug, the phase change material layer, the second adhesive layer, and the upper electrode being laminated
  • a method for manufacturing a semiconductor integrated circuit device comprising:
  • first adhesive layer being connected to the second plug, the phase change material layer, the second adhesive layer, and the upper electrode being laminated
  • a method for manufacturing a semiconductor integrated circuit device comprising:
  • a method for manufacturing a semiconductor integrated circuit device comprising:
  • a method for manufacturing a semiconductor integrated circuit device comprising:
  • the silicon nitride film is also formed in the peripheral circuit region, and in the step of forming the fifth plug, in the step of opening a via of the fifth plug in the second interlayer insulating film, 3.
  • a method for manufacturing a semiconductor integrated circuit device comprising:
  • Second and third plugs respectively connected to the first wiring formed in the memory cell region and the first wiring formed on the peripheral circuit region in the first interlayer insulating film;
  • a method for manufacturing a semiconductor integrated circuit device comprising:
  • a method for manufacturing a semiconductor integrated circuit device comprising:
  • a conductive adhesive layer is formed on the second plug, a phase change material layer, a conductive adhesive layer, and an upper electrode are laminated so as to include the conductive adhesive layer, and the first interlayer insulating film and the phase Forming an insulating adhesive layer interposed between the variable material layer and
  • a method for manufacturing a semiconductor integrated circuit device comprising:
  • a method for manufacturing a semiconductor integrated circuit device comprising:
  • Forming a first plug connected to the select transistor Forming a first wiring in the memory cell region and the peripheral circuit region; forming a first interlayer insulating film on the first wiring;
  • a method for manufacturing a semiconductor integrated circuit device comprising:
  • the present invention can be used for a semiconductor integrated circuit device having a phase change memory cell formed using a phase change material such as a chalcogenide.
  • FIG. 1 is a cross-sectional view of a phase change memory cell according to the present invention.
  • FIG. 2 is a diagram showing current pulse specifications for changing a phase state of a chalcogenide.
  • FIG. 3 is a cross-sectional view of a manufacturing process of a phase change memory cell according to a conventional technique.
  • FIG. 4 is a cross-sectional view of a process for manufacturing a phase change memory cell according to a conventional technique.
  • FIG. 5 is a cross-sectional view of a process for manufacturing a phase change memory cell according to a conventional technique.
  • FIG. 6A is a view showing a result of a thermal desorption gas mass analysis of a GeSbTe film.
  • FIG. 6B is a view showing a result of a thermal desorption gas mass analysis of a GeSbTe film.
  • FIG. 6C is a view showing the results of thermal desorption gas mass analysis of a GeSbTe film.
  • FIG. 7 is a temperature-pressure curve relating to sublimation of a GeSbTe film.
  • FIG. 8 is a view showing a comparison of a critical peeling load by a scratch test.
  • FIG. 9A is a diagram illustrating the influence of an adhesive layer on the temperature-resistance characteristics of a GeSbTe film.
  • FIG. 9B is a view for explaining the influence of the adhesive layer on the temperature-resistance characteristics of the GeSbTe film.
  • FIG. 10 is a sectional view of a phase change memory cell according to the present invention.
  • FIG. 11 is a sectional view of a phase change memory cell according to the present invention.
  • FIG. 12 is a cross-sectional view of a phase change memory cell according to Embodiment 1.
  • FIG. 13 is a sectional view of a phase change memory cell according to Embodiment 2.
  • FIG. 14 is a sectional view of a phase change memory cell according to Embodiment 3.
  • FIG. 15 is a sectional view of a phase change memory cell according to Embodiment 3.
  • gate oxide Film 104 gate electrode, 105 silicon nitride film, 106 diffusion layer, 107 silicon nitride film, 108 interlayer insulating film, 109 tungsten plug, 110A, 110B first wiring Layer, 111: interlayer insulating film, 112: tungsten plug, 113: conductive adhesive layer, 114 ⁇ chalcogenide material layer, 115 ⁇ conductive adhesive layer, 116: upper electrode, 117: silicon oxide film, 118 ... interlayer insulating film, 119 ... tungsten plug, 120 ... second wiring layer, 121 ... insulating adhesive layer, 122 ... conductive adhesive layer, 123 ⁇ Sidewall protective film (silicon nitride film).

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Abstract

　カルコゲナイド材料は高融点金属やシリコン酸化膜との接着性が低いため、相変化メモリの製造工程中に剥離しやすいという課題があった。また、カルコゲナイド材料は熱安定性が低いため、相変化メモリの製造工程中に昇華しやすいという課題があった。 　カルコゲナイド材料層の上部及び下部に導電性や絶縁性の接着層を形成して剥離強度を向上させる。また、カルコゲナイド材料層の側壁に窒化膜からなる保護膜を形成して昇華を抑制する。

Description

明 細 書
半導体記憶装置
技術分野
[0001] 本発明は、カルコゲナイドなどの相変化材料を用いて形成される相変化メモリセル を有する半導体集積回路装置に適用して有効な技術に関するものである。
背景技術
[0002] 携帯電話に代表されるモパイル機器には、 DRAM、 SRAM, FLASHメモリなどの 半導体メモリが使われている。 DRAMは大容量である力 アクセス速度は低速である 。一方、 SRAMは高速であるが、 1セル当たり 4〜6個と多くのトランジスタが必要なこ とから高集積ィ匕が困難であるため、大容量メモリとしては不向きである。また、 DRAM と SRAMはデータを保持するために常に通電している必要がある。つまり、揮発性で ある。一方、 FLASHメモリは不揮発性であるため電気的な記憶保持のための通電 が不要であるが、書き換え/消去回数力 回程度と有限であることと、書き換えが他 のメモリと比較して数桁遅いことが欠点である。このように、それぞれのメモリは利点と 欠点を有しており、現状では、その特徴に応じて使い分けられている。
[0003] DRAM, SRAM, FLASHメモリのそれぞれの利点を併せ持つユニバーサルメモ リが実現できれば、複数のメモリを 1チップに統合することが可能となり、携帯電話や 各種モノィル機器の小型高機能化を図ることができる。さらに、全ての半導体メモリを 置き換えることが可能になればインパクトは極めて大き 、。ユニバーサルメモリに要求 されるものとしては次のものが挙げられる。（1) DRAM並みの高集積化 (大容量化)、 (2) SRAM並みの高速アクセス (書き込み/読み出し)、（3) FLASHメモリと同様の不 揮発性、（4)小型の電池駆動に耐えうる低消費電力である。
ユニバーサルメモリと呼ばれる次世代の不揮発性メモリの中で、現在最も注目されて いるのは相変ィ匕メモリである。相変化メモリは、 CD— RWや DVDに使用されている力 ルコゲナイド材料を使用し、同じように結晶状態と非晶質状態の違いでデータを記憶 する。違いは書き込み/読み出し方法にあり、 CD— RWや DVDがレーザーを利用す るのに対し、相変ィ匕メモリでは電流によって発生するジュール熱で書き込み、相変化 による抵抗値の違!、から値を読み出す。
[0004] 相変化メモリの動作原理を図 2で説明する。カルコゲナイド材料を非晶質化させる 場合、カルコゲナイド材料の温度を融点以上に熱して力 急冷するようなリセットパル スを印加する。融点は、例えば 600°Cである。急冷する時間 (tl)は、例えば 2nsecで ある。カルコゲナイド材料を結晶化させる場合、カルコゲナイド材料の温度を結晶化 温度以上融点以下に保持するようなセットパルスを印加する。結晶化温度は、例えば 400°Cである。結晶化に要する時間 (t2)は、例えば 50nsecである。
相変化メモリの特長は、カルコゲナイド材料の抵抗値が結晶状態に応じて 2〜3桁も 変化し、この抵抗値を信号として用いるため、読み出し信号が大きぐセンス動作が 容易になるため、読み出しが高速であることである。それに加えて、 1012回の書き換 えが可能であるなど、フラッシュメモリーの欠点を補う性能を持っている。また、低電 圧'低電力での動作が可能、ロジック回路との混載が容易であるなどの特長が、モバ ィル機器用として適して 、る。
[0005] 相変化メモリセルの製造工程の一例を図 3から図 5を用いて簡単に説明する。まず 、公知の製造方法により半導体基板上に選択トランジスタを形成する（図示せず)。 選択トランジスタは、例えば MOSトランジスタやバイポーラトランジスタ力もなる。次い で、公知の製造方法を用いて、例えばシリコン酸ィ匕膜からなる層間絶縁膜 1を堆積し 、例えばタングステン力もなるプラグ 2を層間絶縁膜 1内に形成する。このプラグは、 下部の選択トランジスタと上部の相変化材料層を電気的に接続する役割を果たす。 次いで、例えば GeSbTeからなるカルコゲナイド材料層 3、例えばタングステンからな る上部電極 4、例えばシリコン酸ィ匕膜からなるハードマスク 5を順に堆積すると、図 3の ようになる。
[0006] 次 、で、公知のリソグラフィ法及びドライエッチング法により、ハードマスク 5、上部電 極 4、カルコゲナイド材料層 3をカ卩ェし、図 4のようになる。
次いで、層間絶縁膜 6を堆積すると、図 5のようになる。
次いで、層間絶縁膜 6の上部に上部電極 4と電気的に接続する配線層と、さらにその 上部に複数の配線層を形成して相変化メモリが完成する（図示せず)。
[0007] 特許文献 1 :特開 2003— 174144号公報 特許文献 2：特開 2003 - 229537号公報
発明の開示
発明が解決しょうとする課題
[0008] 相変化メモリを製造する上での問題点は、カルコゲナイド材料は接着性と熱安定性 が低いことである。以下、この 2つの問題点から生じる課題を順に説明する。
1つめの課題は、カルコゲナイド材料は接着性が低いため、製造工程中に剥離しや すいことである。前述したように、相変化メモリの動作中は、カルコゲナイド材料は融 点以上に加熱されるため、カルコゲナイド材料と接するプラグや上部電極には高融 点金属を使う必要がある。半導体集積回路装置に既に用いられている高融点金属と しては、例えばタングステンが挙げられる。しかし、我々は、カルコゲナイド材料はタン ダステンなどの高融点金属との接着性が低 、ため、プラグや上部電極との界面で剥 離しやすいことを見出した。カロえて、カルコゲナイド材料はシリコン酸ィ匕膜との接着性 も低いため、層間絶縁膜との界面も剥離しやすい。
図 3から図 5で説明した製造工程を用いると、カルコゲナイド材料の上部界面と下部 界面は接着性が低いことは明らかである。このため、カルコゲナイド材料の接着性を 向上する手段が必要である。
[0009] 2つめの課題は、カルコゲナイド材料は熱安定性が低いため、製造工程中に昇華 しゃす ヽことである。図 6A〜Cに GeSbTe膜の昇温脱離ガスマス分析の結果を示す 。分析は、 10_7Pa程度の超高真空中で行った。 GeSbTe膜を加熱すると、 300°C程 度で Ge、 Sb、 Teが同時に昇華することがわかる。 500°Cまで加熱した試料を室温ま で冷却して取り出したところ、 GeSbTe膜は完全に消失していた。このように、カルコ ゲナイド材料は熱安定性が極めて低い。 CD— RWや DVDの製造工程では、耐熱 性の低いポリカーボネートを基板とすることからも明らかなように、高温に加熱される 工程がないため、カルコゲナイド材料の熱安定性は問題とならない。しかし、少なくと も 400°C以上に加熱される配線工程が必要な半導体集積回路装置にカルコゲナイド 材料を取り入れるには注意が必要である。図 7に GeSbTe膜の昇華に関する温度一 圧力曲線を示す。 GeSbTe膜を熱処理する温度と圧力を変化させ、 GeSbTe膜が昇 華しなかった条件を白丸、昇華した条件を黒丸で表した。 GeSbTe膜は、圧力が低 いほど低温で昇華することがわかる。半導体集積回路装置の製造工程の中で、例え ばィ匕学的気相成長法で用いられる条件は、圧力は 10―1〜 103Pa程度、温度は 400 〜700°C程度である。
図 7から明らかなように、 GeSbTe膜は、この条件に直接曝されると昇華すると考えら れる。
図 3から図 5で説明した製造工程を用いると、層間絶縁膜 6は段差被覆性に優れる化 学的気相成長法を用いて形成する必要があるため、カルコゲナイド材料層 3が側壁 力も昇華する懸念がある。このため、カルコゲナイド材料の一部が露出しても熱安定 性を保持できる手段が必要である。
課題を解決するための手段
[0010] 上記の目的は、半導体基板と、半導体基板の主面に形成された選択トランジスタと 、選択トランジスタ上に設けられた層間絶縁膜と、選択トランジスタと電気的に接続さ れ、かつ、層間絶縁膜を貫通して設けられたプラグと、プラグに接続し層間絶縁膜上 に延在するように設けられた相変化材料層と、相変化材料層上に設けられた上部電 極とを有し、相変化材料層の下面と層間絶縁膜及びプラグの上面との間に接着層を 有する半導体記憶装置により達成できる。
[0011] あるいは、半導体基板と、半導体基板の主面に形成された選択トランジスタと、選択 トランジスタ上に設けられた層間絶縁膜と、その層間絶縁膜を貫通して設けられ、選 択トランジスタと電気的に接続されたプラグと、プラグにその一部が接続するように層 間絶縁膜上に設けられた相変化材料層と、この相変化材料層上に設けられた上部 電極とを有し、相変化材料層の少なくとも側壁にシリコン窒化物を含む保護膜が形成 されて 、る半導体記憶装置により達成できる。
発明の効果
[0012] 本発明によって開示される発明のうち、代表的なものによって得られる効果を簡単 に説明すれば、以下の通りである。
カルコゲナイド材料層の上部及び下部に接着層を形成することにより、製造工程中 の剥離を抑制することができる。また、カルコゲナイド材料層の側壁に保護膜を形成 することにより、製造工程中の昇華を抑制することができる。 その結果、相変化メモリの製造工程に起因した、電気特性の不均一性や信頼性の劣 化を抑えることが可能となる。
発明を実施するための最良の形態
[0013] 本発明の第 1の手段は、カルコゲナイド材料の接着性を向上するために、カルコゲ ナイド材料層の上部及び下部に接着層を形成することである。
まず、接着層の効果について説明する。 SiO
2膜上に膜厚が lOOnmの GeSbTe膜を 形成し、スクラッチ試験により剥離強度を比較した。スクラッチ試験とは、圧子針により 試料に垂直方向の荷重をかけながら薄膜表面をスクラッチし、剥離が発生したときの 荷重 (剥離臨界荷重)を測定するものであり、剥離臨界荷重が大きいほど剥離強度が 高い。測定結果を図 8に示す。接着層を挿入しないと剥離強度は極めて弱ぐ接着 層として Wを挿入しても剥離強度は向上しないことがわかる。これは、カルコゲナイド 材料と高融点金属との接着性が低いことを裏付ける。一方、 A1系の材料を挿入する と剥離強度は 7〜9倍、 Ti系の材料を挿入すると剥離強度は 10〜15倍に増大する。 この結果は、接着層の挿入はカルコゲナイド材料の接着性の向上に効果的である ことを示す。図 8から、接着層としては A1系の材料よりも Ti系の材料の方が望ましぐ また、酸化物、窒化物、単体金属の順に接着性が高いことがわかる。
[0014] 本発明を用いた製造工程の一例を図 1で説明する。従来の技術と同様の方法で層 間絶縁膜 1とプラグ 2を形成する。次いで、例えばチタン力もなる接着層 7、例えば Ge SbTe力もなるカルコゲナイド材料層 3、例えばチタンからなる接着層 8、例えばタンダ ステンカもなる上部電極 4、例えばシリコン酸ィ匕膜からなるハードマスク 5を順に堆積 する。次いで、公知のリソグラフィ法及びドライエッチング法により、ハードマスク 5、上 部電極 4、接着層 8、カルコゲナイド材料層 3、接着層 7を加工する。次いで、層間絶 縁膜 6を堆積すると、図 1のようになる。
[0015] この手段によれば、カルコゲナイド材料層の上部及び下部に接着層が形成される ため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。
ここでは、カルコゲナイド材料層の上部及び下部に接着層を形成する手段にっ 、て 説明したが、カルコゲナイド材料層の上部のみ、あるいは、下部のみに接着層を形成 してちよい。 ここで、接着層の望ましい膜厚について説明しておく。 GeSbTe膜の温度一抵抗特 性を図 9A, Bに示す。図 9 Aは接着層を挿入していない場合である。非晶質の GeSb Te膜を加熱すると 120〜 130°C程度で結晶化して抵抗が急激に低下する。 200°C 程度まで加熱した後に冷却すると、抵抗が 5桁以上変化していることがわかる。相変 ィ匕メモリでは抵抗値を信号として用いるため、非晶質と結晶の抵抗値の差が大きいほ ど望ましい。一方、図 9Bは接着層としてチタンを 2. 5nm挿入した場合である。非晶 質状態でも抵抗が低ぐ 200°C程度まで加熱して結晶化させた後に冷却しても抵抗 値の変化が小さい。これは、接着層のチタンが GeSbTe膜中に拡散したためと考えら れる。この結果は、接着層の膜厚が厚いと相変化メモリの特性に悪影響を及ぼす可 能性があることを示す。
接着層の材料にもよるが、相変化メモリとして動作させるためには接着層の膜厚は 5 nm以下とするのが望ましぐさらに結晶一非晶質間の抵抗比を大きくするためには、 接着層の膜厚は 2nm以下とするのが望ましい。
次に、接着層の望ましい材質について説明しておく。カルコゲナイド材料を相変化 させるための電流（セットパルスとリセットパルス）は、選択トランジスタを介してプラグ 力 供給される。カルコゲナイド材料に効率よく電流を流すためには、カルコゲナイド 材料層とプラグとの界面の接着層は導電性であるのが望ましい。同様に、カルコゲナ イド材料層と上部電極との界面の接着層は導電性であるのが望ましい。
また、カルコゲナイド材料を相変化させる領域が小さいほど、書き換えに必要な電流 を小さくすることができる。つまり、低消費電力化のためには、プラグ以外の領域は絶 縁性である必要があり、カルコゲナイド材料層と層間絶縁膜との界面の接着層は絶 縁性であるのが望ましい。
理想的な接着層材料を用いた場合の断面図を図 10に示す。カルコゲナイド材料層 3とプラグ 2との界面には導電性接着層 9、カルコゲナイド材料層 3と層間絶縁膜 1と の界面には絶縁性接着層 10、カルコゲナイド材料層 3と上部電極 4との界面には導 電性接着層 11がそれぞれ形成されて!ヽる。
導電性接着層としては、例えば、 Ti膜、 A1膜、 Ta膜、 Si膜、 Ti窒化膜、 A1窒化膜、 Ta窒化膜、 W窒化膜、 TiSi膜、 TaSi膜、 WSi膜、 TiW膜、 TiAl窒化膜、 TaSi窒化 膜、 TiSi窒化膜、 WSi窒化膜が挙げられる。また、カルコゲナイド材料中に含まれる Teは Tiや A1と反応しやす!/ヽことを利用して、 Tiと Teの化合物や A1と Teの化合物を 導電性接着層として用いてもよい。絶縁性接着層としては、例えば、 T艘ィ匕膜、 A1酸 化膜、 Ta酸ィ匕膜、 Nb酸ィ匕膜、 V酸化膜、 Cr酸ィ匕膜、 W酸化膜、 Zr酸ィ匕膜、 Hf酸ィ匕 膜、 Si窒化膜が挙げられる。
[0017] また、カルコゲナイド材料層と層間絶縁膜との界面の接着層は絶縁性でなくても、 電気的に連続していなければカルコゲナイド材料を相変化させる領域を小さくするこ とができる。例えば、島状 (非連続）に形成した導電性の接着層を用いればよい。この 方法によれば、カルコゲナイド材料層とプラグとの界面の接着層と、カルコゲナイド材 料層と層間絶縁膜との界面の接着層を同じ材料で同時に形成することができる。接 着層の材料にもよるが、接着層を島状 (非連続）に形成するためには、その膜厚を 2n m以下とするのが望ましぐさらに電気的な非連続性を大きくするためには、接着層 の膜厚は lnm以下とするのが望ましい。例えば、膜厚が 0. 5nmのチタンを例示でき る。
なお、カルコゲナイド材料と誘電体との間の接着性を改善するために接着性を使用 する手段については、例えば特許文献 1に記載されている。本発明は、プラグや上 部電極にはタングステンなどの高融点金属を用いる必要があり、その場合、カルコゲ ナイド材料層はプラグ及び上部電極との界面で剥離しやすいことを見出し、これを解 決する手段を提供するものである。一方、上記の公知例は、カルコゲナイド材料と層 間絶縁膜 (誘電体)との界面だけに接着層を挿入する手段を開示するものであり、本 発明の手段とは明らかに異なる。
[0018] 本発明の第 2の手段は、カルコゲナイド材料の熱安定性を保持するために、カルコ ゲナイド材料層の側壁に保護膜を形成することである。
本発明を用いた製造工程の一例を図 11で説明する。従来の技術と同様の方法で 層間絶縁膜 1とプラグ 2を形成する。次いで、例えば GeSbTe力もなるカルコゲナイド 材料層 3、例えばタングステン力もなる上部電極 4、例えばシリコン酸ィ匕膜からなるハ ードマスク 5を順に堆積する。次いで、公知のリソグラフィ法及びドライエッチング法に より、ハードマスク 5、上部電極 4、カルコゲナイド材料層 3を加工する。次いで、例え ばシリコン窒化膜からなる側壁保護膜 12を堆積する。次いで、層間絶縁膜 6を堆積 すると、図 11のようになる。
この手段によれば、ドライエッチングでカ卩ェしたカルコゲナイド材料層の側壁は保護 膜で完全に覆われて ヽるため、層間絶縁膜を形成する工程中にカルコゲナイド材料 が昇華するのを抑制することができる。
[0019] ここで、側壁保護膜の望ましい形成条件について説明しておく。図 7で説明したよう に、カルコゲナイド材料は、高温'低圧の条件に曝されると昇華する。このため、側壁 保護膜は低温 '高圧の条件、つまり、図 7の左上の条件で形成する必要がある。特に 、プロセス温度の低温ィ匕はカルコゲナイド材料の昇華を抑制するのに効果的である。 カルコゲナイドの材料にもよる力 圧力は 0. lPa以上、温度は 450°C以下の条件を 例示できる。
[0020] 次に、側壁保護膜の望ま 、材質にっ 、て説明しておく。側壁保護膜は低温で形 成する必要があるため、プラズマ CVDなどの成膜方法が用いられる。側壁保護膜と して例えばシリコン酸ィ匕膜を用いると、カルコゲナイド材料の側壁はプラズマによって 活性ィ匕された酸素に曝されることになる。この場合、カルコゲナイド材料は酸ィ匕され やすいため、カルコゲナイド材料の一部が酸ィ匕されて特性が劣化する懸念がある。こ のため、側壁保護膜としては、段差被覆性に優れる CVD法で形成でき、かつカルコ ゲナイド材料に対して不活性であるシリコン窒化膜を用いるのが望ましい。
なお、カルコゲナイド材料の側壁に保護膜を形成して昇華を抑制する手段につ!ヽ ては、例えば特許文献 2に記載されているが、保護膜として酸ィ匕膜を用いている点で 本発明とは異なる。
[0021] 以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明す るための全図において、同一の機能を有する部材には同一の符号を付し、その繰り 返しの説明は省略する。
[0022] <実施例 1 >
本発明の実施例 1を図 12で説明する。これは、カルコゲナイド材料層の上部及び 下部に導電性の接着層を形成した例である。
始めに、半導体基板 101を用意して、選択トランジスタとして用いられる MOSトラン ジスタを作る。そのために、まず半導体基板 101の表面に、 MOSトランジスタを分離 するための素子間分離酸化膜 102を、公知の選択酸化法や浅溝分離法を用いて形 成する。本実施の形態では、表面を平坦ィ匕できる浅溝分離法を用いた。まず公知の ドライエッチング法を用いて基板に分離溝を形成し、溝側壁や底面のドライエツチン グ起因損傷を取り除いた後に、公知の CVD法を用いて酸ィ匕膜を堆積し、溝ではない 部分にある酸ィ匕膜を、これも公知の CMP法で選択的に研磨し、溝に埋まっている素 子間分離酸化膜 102だけを残した。
[0023] 次に、図には描いていないが、高エネルギー不純物打ち込みにより、相異なる 2種 類の導電型のゥエルを形成した。
[0024] 次に、半導体基板の表面を洗浄した後に、 MOSトランジスタのゲート酸ィ匕膜 103を 公知の熱酸化法で成長させた。このゲート酸ィ匕膜 103の表面に、多結晶シリコンから なるゲート電極 104とシリコン窒化膜 105を堆積した。続いて、リソグラフイエ程及びド ライエッチング工程によりゲートをカ卩ェした後、ゲート電極及びレジストをマスクにして 不純物を打ち込み、拡散層 106を形成した。本実施の形態では、多結晶ポリシリコン ゲートを用いたが、低抵抗ゲートとして、金属 Zノ リアメタル Z多結晶シリコンの積層 構造であるポリメタルゲートを用いることも可能である。
次に、自己整合コンタクト適用のために、シリコン窒化膜 107を CVD法により堆積し た。
[0025] 次に、表面全体にシリコン酸ィ匕膜からなる層間絶縁膜 108を堆積し、これを公知の CMP法を用いて、ゲート電極に起因する表面凹凸を平坦化した。続いて、リソグラフ イエ程及びドライエッチング工程により、プラグコンタクト孔を開口した。この時、ゲート 電極の露出をさけるために、いわゆる自己整合の条件、即ち、シリコン窒化膜に対し てシリコン酸ィ匕膜が高選択となる条件で層間絶縁膜 108を加工した。
なお、プラグコンタクト孔の拡散層 106に対する目外れ対策として、まず、シリコン窒 化膜に対してシリコン酸ィ匕膜が高選択となる条件で層間絶縁膜 108をドライエツチン グすることによって拡散層 106の上面のシリコン窒化膜が残るようにし、続いて、シリコ ン酸ィ匕膜に対してシリコン窒化膜が高選択となる条件でドライエッチングすることによ つて拡散層 106の上面のシリコン窒化膜を除去する工程を用いることもできる。 [0026] 続いて，プラグコンタクト孔内にタングステンを埋め込み、公知の CMP法によりタン ダステンプラグ 109を形成した。
次に、膜厚が lOOnmのタングステンをスパッタリング法で堆積し、リソグラフイエ程 及びドライエッチング工程によりタングステンをカ卩ェして第一の配線層 110Aと 110B を形成した。続いて、表面全体にシリコン酸ィ匕膜からなる層間絶縁膜 111を堆積し、 これを公知の CMP法を用いて、第一の配線層に起因する表面凹凸を平坦ィ匕した。 続いて、リソグラフイエ程及びドライエッチング工程により、プラグコンタクト孔を開口し た。続いて，プラグコンタクト孔内にタングステンを埋め込み、公知の CMP法によりタ ングステンプラグ 112を形成した。
次に、膜厚が lnmのチタンからなる導電性接着層 113、膜厚が lOOnmの GeSbTe 力もなるカルコゲナイド材料層 114、膜厚が lnmのチタン力もなる導電性接着層 115 、膜厚が 50nmのタングステン力 なる上部電極 116を、公知のスパッタリング法によ つて順に堆積した。続いて、公知の CVD法によってシリコン酸ィ匕膜 117を堆積した。 続いて、公知のリソグラフイエ程及びドライエッチング工程により、シリコン酸ィ匕膜 117 、上部電極 116、導電性接着層 115、カルコゲナイド材料層 114、導電性接着層 11 3を順に加工した。
[0027] なお、上部電極 116の堆積後またはシリコン酸ィ匕膜 117の堆積後に熱処理を施し てカルコゲナイド材料を結晶化させてもよい。この熱処理は、カルコゲナイド材料が結 晶化する条件であればよい。例えば、アルゴンガスや窒素ガス雰囲気における、処 理温度 200°C〜600°C、処理時間 1分〜 10分の条件を例示できる。
次に、表面全体にシリコン酸ィ匕膜からなる層間絶縁膜 118を堆積し、これを公知の C MP法を用いて表面凹凸を平坦化した。続いて、リソグラフイエ程及びドライエツチン グ工程により、プラグコンタクト孔を開口した。続いて、プラグコンタクト孔内にタンダス テンを埋め込み、公知の CMP法によりタングステンプラグ 119を形成した。続いて、 膜厚 200nmのアルミニウムを堆積し、配線層としてカ卩ェして第二の配線層 120を形 成した。勿論、アルミニウムの代わりに抵抗の低い銅を用いることも可能である。
[0028] 以上の工程により、本実施例の相変ィ匕メモリセルが略完成する。
本実施例 1によれば、カルコゲナイド材料層の上部及び下部に接着層が形成される ため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。 上述した例では、接着層材料として Ti膜を用いたが、これに限らず、 A膿、 Ta膜、 Si 膜、 Ti窒化膜、 A1窒化膜、 Ta窒化膜、 W窒化膜、 TiSi膜、 TaSi膜、 WSi膜、 TiW膜
、 T1A1窒化膜、 TaSi窒化膜、 TiSi窒化膜、 WSi窒化膜などの導電性の膜を用いるこ とができる。また、 Tiと Teの化合物や A1と Teの化合物を用いることもできる。
なお、本発明によれば、上述の実施例に限らず、本願明細書の発明を実施するため の最良の形態の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもな い。
[0029] <実施例 2>
本発明の実施例 2を図 13で説明する。これは、カルコゲナイド材料層とプラグとの 界面に導電性接着層、カルコゲナイド材料層と層間絶縁膜との界面に絶縁性接着層 、カルコゲナイド材料層と上部電極との界面には導電性接着層、をそれぞれ形成し た例である。
タングステンプラグ 112を形成する工程までは本実施例 1と同様であるため、説明は 省略する。
[0030] 層間絶縁膜 111の上に絶縁性接着層 121、タングステンプラグ 112の上に導電性 接着層 122を自己整合的に形成する工程を説明する。まず、層間絶縁膜 111とタン ダステンプラグ 112の全面に渡って膜厚が 3nmのチタンをスパッタリング法で堆積し 、熱処理を行った。チタンはシリコンよりも酸ィ匕物生成自由エネルギーが低いため、シ リコン酸ィ匕膜からなる層間絶縁膜 111上に堆積しているチタンは、下層のシリコン酸 化膜から酸素を奪って絶縁性のチタン酸ィ匕膜となる。一方、タングステンプラグ 112 上に堆積しているチタンは下層のタングステンと反応して導電性のチタン一タンダス テン合金となる。この工程により、層間絶縁膜 111の上に絶縁性接着層 121、タンダ ステンプラグ 112の上に導電性接着層 122を自己整合的に形成できた。
上記の熱処理は、チタンとシリコン酸ィ匕膜が反応する温度であればよい。良好なチ タン酸ィ匕膜を得るためには 400°C以上であることが望ましい。熱処理の雰囲気は、導 電性接着層が酸ィ匕しないように不活性雰囲気であることが望ましい。例えば、ァルゴ ンガス雰囲気における、処理温度 400°C〜800°C、処理時間 1分〜 10分の条件を 例示できる。
[0031] 次に、膜厚が lOOnmの GeSbTeからなるカルコゲナイド材料層 114、膜厚が lnm のチタン力もなる導電性接着層 115、膜厚が 50nmのタングステン力もなる上部電極 116を、公知のスパッタリング法によって順に堆積した。続いて、公知の CVD法によ つてシリコン酸ィ匕膜 117を堆積した。続いて、公知のリソグラフイエ程及びドライエッチ ング工程により、シリコン酸ィ匕膜 117、上部電極 116、導電性接着層 115、カルコゲ ナイド材料層 114、絶縁性接着層 121を順に加工した。
なお、上部電極 116の堆積後またはシリコン酸ィ匕膜 117の堆積後に熱処理を施して カルコゲナイド材料を結晶化させてもよい。この熱処理は、カルコゲナイド材料が結 晶化する条件であればよい。例えば、アルゴンガスや窒素ガス雰囲気における、処 理温度 200°C〜600°C、処理時間 1分〜 10分の条件を例示できる。
この後の工程は、本実施例 1と同様であるため、説明は省略する。
以上の工程により、本実施例の相変ィヒメモリセルが略完成する。
[0032] 本実施例 2によれば、カルコゲナイド材料層の上部及び下部に接着層が形成され るため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。カロえて、力 ルコゲナイド材料層とプラグとの界面には導電性接着層が形成されるため、カルコゲ ナイド材料に効率よく電流を流すことができる。また、カルコゲナイド材料層と層間絶 縁膜との界面には絶縁性接着層が形成されるため、カルコゲナイド材料の書き換え に必要な電流を小さくすることができる。
[0033] 上述した例では、層間絶縁膜上とプラグ上に形成する接着層材料として Tiを用い た力 これに限らず、 Zr、 Hf、 A1など、 SUりも酸ィ匕物生成自由エネルギーの低い金 属を用いれば、同様の効果が得られる。
なお、本発明によれば、上述の実施例に限らず、本願明細書の発明を実施するため の最良の形態の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもな い。
[0034] <実施例 3 >
本発明の実施例 3を図 14で説明する。これは、カルコゲナイド材料層の側壁に保護 膜を形成した例である。 タングステンプラグ 112を形成する工程までは本実施例 1と同様であるため、説明は 省略する。
[0035] まず、層間絶縁膜 111とタングステンプラグ 112の全面に渡って、膜厚が lOOnmの GeSbTeからなるカルコゲナイド材料層 114、膜厚が 50nmのタングステンからなる 上部電極 116を、公知のスパッタリング法によって順に堆積した。続いて、公知の CV D法によってシリコン酸ィ匕膜 117を堆積した。続いて、公知のリソグラフイエ程及びド ライエッチング工程により、シリコン酸ィ匕膜 117、上部電極 116、カルコゲナイド材料 層 114を順に加工した。
なお、上部電極 116の堆積後またはシリコン酸ィ匕膜 117の堆積後に熱処理を施して カルコゲナイド材料を結晶化させてもよい。この熱処理は、カルコゲナイド材料が結 晶化する条件であればよい。例えば、アルゴンガスや窒素ガス雰囲気における、処 理温度 200°C〜600°C、処理時間 1分〜 10分の条件を例示できる。
次に、公知の CVD法により、膜厚が 20nmのシリコン窒化膜からなる側壁保護膜 12 3を堆積した。なお、この側壁保護幕はカルコゲナイド材料が昇華しないように、低温 かつ高圧の条件で形成する必要がある。例えば、圧力は 0. lPa以上、温度は 450 °C以下の条件を例示できる。
[0036] 次に、表面全体にシリコン酸ィ匕膜からなる層間絶縁膜 118を堆積し、これを公知の CMP法を用いて表面凹凸を平坦化した。続いて、リソグラフイエ程及びドライエッチ ング工程により、プラグコンタクト孔を開口した。続いて、プラグコンタクト孔内にタンダ ステンを埋め込み、公知の CMP法によりタングステンプラグ 119を形成した。続いて 、膜厚 200nmのアルミニウムを堆積し、配線層としてカ卩ェして第二の配線層 120を 形成した。勿論、アルミニウムの代わりに抵抗の低い銅を用いることも可能である。
[0037] 以上の工程により、本実施例の相変ィ匕メモリセルが略完成する。
本実施例 3によれば、ドライエッチングでカ卩ェしたカルコゲナイド材料層の側壁は保 護膜で完全に覆われて ヽるため、層間絶縁膜を形成する工程中にカルコゲナイド材 料が昇華するのを抑制することができる。
上述した例では、側壁保護膜としてシリコン窒化膜を用いた。その理由は、例えばシ リコン酸ィ匕膜を用いると、カルコゲナイド材料の側壁が酸化されて特性が劣化する懸 念があるためである。これにカ卩えて、シリコン窒化膜は、カルコゲナイド材料層 114が 存在しない領域において、 自己整合プロセスに利用することができる。
上記の工程を図 15で説明する。図 15は、図 12、 13、 14の左延長線上にある構造で あり、第一の配線層 110Bは MOSトランジスタのソースまたはドレインと電気的に接 続されている。
[0038] 公知の CVD法により、膜厚が 20nmのシリコン窒化膜 123を堆積する工程までは 本実施例 3の上記の工程と同様であるため、説明は省略する。このシリコン窒化膜 12 3は、図 14では、カルコゲナイド材料層の側壁保護膜 123であることに注意されたい 。次に、表面全体にシリコン酸ィ匕膜からなる層間絶縁膜 118を堆積し、これを公知の CMP法を用いて表面凹凸を平坦化した。続いて、リソグラフイエ程及びドライエッチ ング工程により、プラグコンタクト孔をシリコン窒化膜 123の表面まで開口した。この時 、ドライエッチングは、シリコン酸ィ匕膜に対するシリコン窒化膜のエッチングレートが小 さくなるような条件で行った。続いて、シリコン酸ィ匕膜に対するシリコン窒化膜のエッチ ングレートが大きくなるような条件でドライエッチングを行 、、プラグコンタクト孔をタン ダステンプラグ 112及び層間絶縁膜 111の表面まで開口した。
この場合、プラグコンタクト孔とタングステンプラグ 112の合わせずれが生じた場合で も、層間絶縁膜 111が深く削れることはない。
[0039] 次に、プラグコンタクト孔内にタングステンを埋め込み、公知の CMP法によりタンダ ステンプラグ 119を形成した。続いて、膜厚 200nmのアルミニウムを堆積し、配線層 として加工して第二の配線層 120を形成した。勿論、アルミニウムの代わりに抵抗の 低 、銅を用いることも可能である。
この工程によれば、タングステンプラグ 112上にタングステンプラグ 119を自己整合 的に形成することができる。このため、カルコゲナイド材料層の側壁保護膜には、シリ コン窒化膜を用いるのが望ましい。
なお、本発明によれば、上述の実施例に限らず、本願明細書の発明を実施するた めの最良の形態の欄にあげた各種手段がそれぞれ適用可能であることはいうまでも ない。
[0040] 以上、本発明者によってなされた発明をその実施例に基づき具体的に説明したが 、本発明は前記実施例に限定されるものではなぐその要旨を逸脱しない範囲で種 々変更可能であることは言うまでもな 、。
また、本実施例 2において接着層の例と、実施例 3において側壁保護膜の例を 個別に説明した力 それぞれの実施例は適宜組み合わせることができるものであり、 それぞれに記載した効果を奏することができる。
次に本願発明の前記実施形態から把握できる請求項以外の技術思想を、次に記 載する。
1) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する 工程と、
該選択トランジスタに接続する第 1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第 1の配線を形成する工程と、 該第 1の配線上に第 1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第 1の配線と該周辺回路領域上に形成された該 第 1の配線のそれぞれに接続する第 2および第 3のプラグを該第 1の層間絶縁膜に 形成する工程と、
該第 2のプラグ上に導電性接着層を形成し該導電性接着層を含むように相変化材 料層と導電性接着層と上部電極が積層され、該第 1の層間絶縁膜と該相変化材料 層との間に介在する絶縁性接着層を形成する工程と、
該多層膜を覆うようにシリコン窒化膜を形成する工程と、
該上部電極上に第 2の層間絶縁膜を形成する工程と、
該第 2の層間絶縁膜に第 2の配線を形成する工程と、
該上部電極と該第 2の配線とを接続する第 4のプラグを形成する工程と、 該第 2の層間絶縁膜に該第 3のプラグに接続する第 5のプラグを形成する工程とを 有することを特徴とする半導体集積回路装置の製造方法。
2) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する 工程と、
該選択トランジスタに接続する第 1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第 1の配線を形成する工程と、 該第 1の配線上に第 1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第 1の配線と該周辺回路領域上に形成された該 第 1の配線のそれぞれに接続する第 2および第 3のプラグを該第 1の層間絶縁膜に 形成する工程と、
該第 1の層間絶縁膜上に該第 2のプラグに接続する第 1の接着層と相変化材料層 と第 2の接着層と上部電極が積層されてなる多層膜を形成する工程と、
該多層膜を覆うようにシリコン窒化膜を形成する工程と、
該上部電極上に第 2の層間絶縁膜を形成する工程と、
該第 2の層間絶縁膜に第 2の配線を形成する工程と、
該上部電極と該第 2の配線とを接続する第 4のプラグを形成する工程と、 該第 2の層間絶縁膜に該第 3のプラグに接続する第 5のプラグを形成する工程とを 有することを特徴とする半導体集積回路装置の製造方法。
3) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する 工程と、
該選択トランジスタに接続する第 1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第 1の配線を形成する工程と、 該第 1の配線上に第 1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第 1の配線と該周辺回路領域上に形成された該 第 1の配線のそれぞれに接続する第 2および第 3のプラグを該第 1の層間絶縁膜に 形成する工程と、
該第 1の層間絶縁膜上に該第 2のプラグに接続する第 1の接着層と相変化材料層 と第 2の接着層と上部電極が積層されてなる多層膜を形成する工程と、
該上部電極上に第 2の層間絶縁膜を形成する工程と、
該第 2の層間絶縁膜に第 2の配線を形成する工程と、
該上部電極と該第 2の配線とを接続する第 4のプラグを形成する工程と、 該第 2の層間絶縁膜に該第 3のプラグに接続する第 5のプラグを形成する工程とを 有することを特徴とする半導体集積回路装置の製造方法。
4) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する 工程と、
該選択トランジスタに接続する第 1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第 1の配線を形成する工程と、 該第 1の配線上に第 1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第 1の配線と該周辺回路領域上に形成された該 第 1の配線のそれぞれに接続する第 2および第 3のプラグを該第 1の層間絶縁膜に 形成する工程と、
該第 1の層間絶縁膜上に該第 2のプラグに接続する第 1の接着層と相変化材料層 と上部電極が積層されてなる多層膜を形成する工程と、
該上部電極上に第 2の層間絶縁膜を形成する工程と、
該第 2の層間絶縁膜に第 2の配線を形成する工程と、
該上部電極と該第 2の配線とを接続する第 4のプラグを形成する工程と、 該第 2の層間絶縁膜に該第 3のプラグに接続する第 5のプラグを形成する工程とを 有することを特徴とする半導体集積回路装置の製造方法。
5) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する 工程と、
該選択トランジスタに接続する第 1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第 1の配線を形成する工程と、 該第 1の配線上に第 1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第 1の配線と該周辺回路領域上に形成された該 第 1の配線のそれぞれに接続する第 2および第 3のプラグを該第 1の層間絶縁膜に 形成する工程と、
該第 1の層間絶縁膜上に該第 2のプラグに接続する相変化材料層と第 2の接着層 と上部電極とが積層されてなる多層膜を形成する工程と、
該上部電極上に第 2の層間絶縁膜を形成する工程と、
該第 2の層間絶縁膜に第 2の配線を形成する工程と、
該上部電極と該第 2の配線とを接続する第 4のプラグを形成する工程と、 該第 2の層間絶縁膜に該第 3のプラグに接続する第 5のプラグを形成する工程とを 有することを特徴とする半導体集積回路装置の製造方法。
6) 該シリコン窒化膜は周辺回路領域にも形成され、該第 5のプラグを形成する工程 にお 、て該第 5のプラグのビアを該第 2の層間絶縁膜に開口する工程にぉ 、て該シ リコン窒化膜をエッチングストッパとして用いることを特徴とする上記 1乃至 2に記載の 半導体集積回路装置の製造方法。
7) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する 工程と、
該選択トランジスタに接続する第 1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第 1の配線を形成する工程と、 該第 1の配線上に第 1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第 1の配線と該周辺回路領域上に形成された該 第 1の配線のそれぞれに接続する第 2および第 3のプラグを該第 1の層間絶縁膜に 形成する工程と、
該第 1の層間絶縁膜上に該第 2のプラグに接続する導電性接着層と相変化材料層 と上部電極が積層されてなる多層膜を形成する工程と、
該上部電極上に第 2の層間絶縁膜を形成する工程と、
該第 2の層間絶縁膜に第 2の配線を形成する工程と、
該上部電極と該第 2の配線とを接続する第 4のプラグを形成する工程と、 該第 2の層間絶縁膜に該第 3のプラグに接続する第 5のプラグを形成する工程とを 有することを特徴とする半導体集積回路装置の製造方法。
8) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する 工程と、
該選択トランジスタに接続する第 1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第 1の配線を形成する工程と、 該第 1の配線上に第 1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第 1の配線と該周辺回路領域上に形成された該 第 1の配線のそれぞれに接続する第 2および第 3のプラグを該第 1の層間絶縁膜に 形成する工程と、 該第 2のプラグ上に相変化材料層と上部電極が積層され、該第 1の層間絶縁膜と 該相変化材料層との間に介在する絶縁性接着層を形成する工程と、
該上部電極上に第 2の層間絶縁膜を形成する工程と、
該第 2の層間絶縁膜に第 2の配線を形成する工程と、
該上部電極と該第 2の配線とを接続する第 4のプラグを形成する工程と、 該第 2の層間絶縁膜に該第 3のプラグに接続する第 5のプラグを形成する工程とを 有することを特徴とする半導体集積回路装置の製造方法。
9) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する 工程と、
該選択トランジスタに接続する第 1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第 1の配線を形成する工程と、 該第 1の配線上に第 1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第 1の配線と該周辺回路領域上に形成された該 第 1の配線のそれぞれに接続する第 2および第 3のプラグを該第 1の層間絶縁膜に 形成する工程と、
該第 2のプラグ上に導電性接着層を形成し該導電性接着層を含むように相変化材 料層と導電性接着層と上部電極が積層する工程と、
該上部電極上に第 2の層間絶縁膜を形成する工程と、
該第 2の層間絶縁膜に第 2の配線を形成する工程と、
該上部電極と該第 2の配線とを接続する第 4のプラグを形成する工程と、 該第 2の層間絶縁膜に該第 3のプラグに接続する第 5のプラグを形成する工程とを 有することを特徴とする半導体集積回路装置の製造方法。
10) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成す る工程と、
該選択トランジスタに接続する第 1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第 1の配線を形成する工程と、 該第 1の配線上に第 1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第 1の配線と該周辺回路領域上に形成された該 第 1の配線のそれぞれに接続する第 2および第 3のプラグを該第 1の層間絶縁膜に 形成する工程と、
該第 2のプラグ上に導電性接着層を形成し該導電性接着層を含むように相変化材 料層と導電性接着層と上部電極が積層され、該第 1の層間絶縁膜と該相変化材料 層との間に介在する絶縁性接着層を形成する工程と、
該上部電極上に第 2の層間絶縁膜を形成する工程と、
該第 2の層間絶縁膜に第 2の配線を形成する工程と、
該上部電極と該第 2の配線とを接続する第 4のプラグを形成する工程と、 該第 2の層間絶縁膜に該第 3のプラグに接続する第 5のプラグを形成する工程とを 有することを特徴とする半導体集積回路装置の製造方法。
11) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成す る工程と、
該選択トランジスタに接続する第 1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第 1の配線を形成する工程と、 該第 1の配線上に第 1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第 1の配線と該周辺回路領域上に形成された該 第 1の配線のそれぞれに接続する第 2および第 3のプラグを該第 1の層間絶縁膜に 形成する工程と、
該第 2のプラグ上に相変化材料層と導電性接着層と上部電極が積層した多層膜を 形成する工程と、
該上部電極上に第 2の層間絶縁膜を形成する工程と、
該第 2の層間絶縁膜に第 2の配線を形成する工程と、
該上部電極と該第 2の配線とを接続する第 4のプラグを形成する工程と、 該第 2の層間絶縁膜に該第 3のプラグに接続する第 5のプラグを形成する工程とを 有することを特徴とする半導体集積回路装置の製造方法。
12) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成す る工程と、
該選択トランジスタに接続する第 1のプラグを形成する工程と、 該メモリセル領域および該周辺回路領域に第 1の配線を形成する工程と、 該第 1の配線上に第 1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第 1の配線と該周辺回路領域上に形成された該 第 1の配線のそれぞれに接続する第 2および第 3のプラグを該第 1の層間絶縁膜に 形成する工程と、
該第 2のプラグ上に相変化材料層と上部電極が積層した多層膜を形成する工程と 該多層膜を覆うようにシリコン窒化膜を形成する工程と、
該上部電極上に第 2の層間絶縁膜を形成する工程と、
該第 2の層間絶縁膜に第 2の配線を形成する工程と、
該上部電極と該第 2の配線とを接続する第 4のプラグを形成する工程と、 該第 2の層間絶縁膜に該第 3のプラグに接続する第 5のプラグを形成する工程とを 有することを特徴とする半導体集積回路装置の製造方法。
産業上の利用可能性
[0042] 本発明は、カルコゲナイドなどの相変化材料を用いて形成される相変化メモリセル を有する半導体集積回路装置に利用できる。
図面の簡単な説明
[0043] [図 1]本発明による相変ィ匕メモリセルの断面図。
[図 2]カルコゲナイドの相状態を変えるための電流パルス仕様を示す図。
[図 3]従来技術による相変化メモリセルの製造工程の断面図。
[図 4]従来技術による相変化メモリセルの製造工程の断面図。
[図 5]従来技術による相変化メモリセルの製造工程の断面図。
[図 6A]GeSbTe膜の昇温脱離ガスマス分析結果を示す図。
[図 6B]GeSbTe膜の昇温脱離ガスマス分析結果を示す図。
[図 6C]GeSbTe膜の昇温脱離ガスマス分析結果を示す図。
[図 7]GeSbTe膜の昇華に関する温度一圧力曲線。
[図 8]スクラッチ試験による剥離臨界荷重の比較を示す図。
[図 9A]GeSbTe膜の温度一抵抗特性への接着層の影響を説明する図。 [図 9B]GeSbTe膜の温度一抵抗特性への接着層の影響を説明する図。
[図 10]本発明による相変化メモリセルの断面図。
[図 11]本発明による相変化メモリセルの断面図。
[図 12]実施例 1による相変化メモリセルの断面図。
[図 13]実施例 2による相変化メモリセルの断面図。
[図 14]実施例 3による相変化メモリセルの断面図。
[図 15]実施例 3による相変化メモリセルの断面図。
符号の説明
1…層間絶縁膜、 2…プラグ、 3· ··カルコゲナイド材料層、 4…上部電極、 5…ハード マスク、 6…層間絶縁膜、 7…接着層、 8…接着層、 9…導電性接着層、 10…絶縁性 接着層、 11· ··導電性接着層、 12· ··側壁保護膜、 101· ··半導体基板、 102· ··素子間 分離酸化膜、 103· ··ゲート酸ィヒ膜、 104· ··ゲート電極、 105· ··シリコン窒化膜、 106 …拡散層、 107…シリコン窒化膜、 108…層間絶縁膜、 109· ··タングステンプラグ、 1 10A、 110B…第一の配線層、 111…層間絶縁膜、 112…タングステンプラグ、 113 …導電性接着層、 114· ··カルコゲナイド材料層、 115· ··導電性接着層、 116…上部 電極、 117…シリコン酸ィ匕膜、 118…層間絶縁膜、 119…タングステンプラグ、 120 …第二の配線層、 121· ··絶縁性接着層、 122· ··導電性接着層、 123· ··側壁保護膜 (シリコン窒化膜)。

Claims

請求の範囲
[1] 半導体基板と、
該半導体基板の主面に形成された選択トランジスタと、
該選択トランジスタ上に設けられた層間絶縁膜と、
該層間絶縁膜を貫通して設けられ、該選択トランジスタと電気的に接続されたブラ グと、該プラグにその一部が接続するように該層間絶縁膜上に設けられた相変化材 料層と、該相変化材料層上に設けられた上部電極とを有し、
該相変化材料層の下面と該層間絶縁膜の表面との間、及び該相変化材料層の下 面と該プラグの上端との間に接着層を備えることを特徴とする半導体記憶装置。
[2] 前記接着層は、導電性であることを特徴とする請求項 1に記載の半導体記憶装置。
[3] 前記接着層は、その膜厚が 5nm以下で該相変化材料層の下面全面に形成されて
V、ることを特徴とする請求項 1に記載の半導体記憶装置。
[4] 前記接着層は、その膜厚が 5nm以下で該相変化材料層の下面全面に形成されて いることを特徴とする請求項 2に記載の半導体記憶装置。
[5] 前記接着層は、その膜厚が 2nm以下で該相変化材料層の下面に部分的に形成さ れて 、る非連続膜であることを特徴とする請求項 1に記載の半導体記憶装置。
[6] 前記接着層は、その膜厚が 2nm以下で該相変化材料層の下面に部分的に形成さ れている非連続膜であることを特徴とする請求項 2に記載の半導体記憶装置。
[7] 半導体基板と、
該半導体基板の主面に形成された選択トランジスタと、
該選択トランジスタ上に設けられた層間絶縁膜と、
該層間絶縁膜を貫通して設けられ、該選択トランジスタと電気的に接続されたブラ グと、該プラグにその一部が接続するように該層間絶縁膜上に設けられた相変化材 料層と、
該相変化材料層上に設けられた上部電極とを有し、
該相変化材料層の下面と該層間絶縁膜の上面との間に絶縁性の接着層を備える ことを特徴とする半導体記憶装置。
[8] 前記接着層は、 T艘ィ匕膜、 A1酸ィ匕膜、 Ta酸ィ匕膜、 Nb酸ィ匕膜、 V酸化膜、 Cr酸ィ匕 膜、 W酸化膜、 Zr酸ィ匕膜、 Hf酸ィ匕膜、 Si窒化膜の群カゝら選ばれた少なくとも一種類 以上の膜からなることを特徴とする請求項 7に記載の半導体記憶装置。
[9] 半導体基板と、
該半導体基板の主面に形成された選択トランジスタと、
該選択トランジスタ上に設けられた層間絶縁膜と、
該層間絶縁膜を貫通して設けられ、該選択トランジスタと電気的に接続されたブラ グと、
該プラグにその一部が接続するように該層間絶縁膜上に設けられた相変化材料層 と、
該相変化材料層上に設けられた上部電極とを有し、
該相変化材料層の下面と該プラグの上面との間に導電性の接着層を備えることを 特徴とする半導体記憶装置。
[10] 半導体基板と、
該半導体基板の主面に形成された選択トランジスタと、
該選択トランジスタ上に設けられた層間絶縁膜と、
該層間絶縁膜を貫通して設けられ、該選択トランジスタと電気的に接続されたブラ グと、
該プラグにその一部が接続するように該層間絶縁膜上に設けられた相変化材料層 と、
該相変化材料層上に設けられた上部電極とを有し、
該相変化材料層の下面と該層間絶縁膜の上面との間に形成された絶縁性の接着 層と、該相変化材料層の下面と該プラグの上面との間に形成された導電性の接着層 とを備えることを特徴とする半導体記憶装置。
[11] 前記絶縁性の接着層と前記導電性の接着層は、少なくとも 1種類以上の共通の元 素を含むことを特徴とする請求項 10に記載の半導体記憶装置。
[12] 前記共通の元素は、シリコンよりも酸化物生成自由エネルギーが小さいことを特徴 とする請求項 11に記載の半導体記憶装置。
[13] 前記共通の元素は、 Ti、 Zr、 Hf、 A1から選ばれた少なくとも一種類以上の元素から なることを特徴とする請求項 11に記載の半導体記憶装置。
[14] 前記共通の元素は、 Ti、 Zr、 Hf、 A1から選ばれた少なくとも一種類以上の元素から なることを特徴とする請求項 12に記載の半導体記憶装置。
[15] 半導体基板と、
該半導体基板の主面に形成された選択トランジスタと、
該選択トランジスタ上に設けられた層間絶縁膜と、
該層間絶縁膜を貫通して設けられ、該選択トランジスタと電気的に接続されたブラ グと、
該プラグにその一部が接続するように該層間絶縁膜上に設けられた相変化材料層 と、
該相変化材料層上に設けられた上部電極とを有し、
該相変化材料層の上面と該上部電極の下面との間に導電性の接着層を備えること を特徴とする半導体記憶装置。
[16] 前記接着層は、 Ti膜、 A1膜、 Ta膜、 Si膜、 Ti窒化膜、 A1窒化膜、 Ta窒化膜、 W窒 化膜、 TiSi膜、 TaSi膜、 WSi膜、 TiW膜、 T1A1窒化膜、 TaSi窒化膜、 TiSi窒化膜、
WSi窒化膜の群力 選ばれた 1種類または 2種類以上を含むことを特徴とする請求 項 1に記載の半導体記憶装置。
[17] 前記接着層は、 Ti膜、 A1膜、 Ta膜、 Si膜、 Ti窒化膜、 A1窒化膜、 Ta窒化膜、 W窒 化膜、 TiSi膜、 TaSi膜、 WSi膜、 TiW膜、 T1A1窒化膜、 TaSi窒化膜、 TiSi窒化膜、
WSi窒化膜の群力 選ばれた 1種類または 2種類以上を含むことを特徴とする請求 項 9に記載の半導体記憶装置。
[18] 前記接着層は、 Ti膜、 A1膜、 Ta膜、 Si膜、 Ti窒化膜、 A1窒化膜、 Ta窒化膜、 W窒 化膜、 TiSi膜、 TaSi膜、 WSi膜、 TiW膜、 T1A1窒化膜、 TaSi窒化膜、 TiSi窒化膜、
WSi窒化膜の群力 選ばれた 1種類または 2種類以上を含むことを特徴とする請求 項 15に記載の半導体記憶装置。
[19] 前記接着層は、 Tiと Teの化合物または A1と Teの化合物力もなることを特徴とする 請求項 1に記載の半導体記憶装置。
[20] 前記接着層は、 Tiと Teの化合物または A1と Teの化合物力もなることを特徴とする 請求項 9に記載の半導体記憶装置。
[21] 前記接着層は、 Tiと Teの化合物または A1と Teの化合物力もなることを特徴とする 請求項 15に記載の半導体記憶装置。
[22] 半導体基板と、
該半導体基板の主面に形成された選択トランジスタと、
該選択トランジスタ上に設けられた層間絶縁膜と、
該層間絶縁膜を貫通して設けられ、該選択トランジスタと電気的に接続されたブラ グと、
該プラグにその一部が接続するように該層間絶縁膜上に設けられた相変化材料層 と、
該相変化材料層上に設けられた上部電極とを有し、
該相変化材料層の少なくとも側壁にシリコン窒化物を含む保護膜が形成されている ことを特徴とする半導体記憶装置。
[23] 半導体基板上に形成されたメモリセルアレー部と周辺回路部とを含む半導体集積 回路装置であって、
該メモリセルアレー部が形成された領域上および周辺回路部が形成された領域上 に形成された第 1の層間絶縁膜と、
該第 1の層間絶縁膜上に形成された第 2の層間絶縁膜と、
該メモリセルアレー部が形成された領域上の該第 2の層間絶縁膜内に埋め込み形 成された相変化材料層と、
該周辺回路部が形成された領域上の該第 1の層間絶縁膜に設けられた第 1のブラ グと、
該第 1のプラグに接続される該第 2の層間絶縁膜に形成された第 2の導体プラグと を有することを特徴とする半導体集積回路装置。
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