CN102237390A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，该半导体装置包含：一底电极接触形成于一基底之上；一介电层形成于该底电极接触之上；一加热元件形成于该介电层中，其中该加热元件配置于二个气隙之间，且该气隙将该加热元件与该介电层分隔；以及，一相变化元件形成于该加热元件之上，其中该相变化元件包含一实质上非晶质背材及一有源区，该有源区能在非晶质及结晶相间进行相变化。本发明能够改善该相变化元件的隔热性质。此外，可有效降低用以使该有源区进行相变化形成非晶质态的重置电流。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置，且特别涉及一种具有相变化存储器的半导体装置。
背景技术
集成电路借由工艺方法在半导体基底上形成一个或是多个元件。随着工艺和材料的改进，半导体元件的尺寸持续的缩小。然而，半导体元件尺寸的缩小会遇到许多需克服的问题。
一般来说，使用在存储装置的相变化材料包括两种相(或是状态)：非晶质相及结晶相。非晶质相材料的阻值一般比结晶相材料较高。该相变化材料所呈现出的相可借由一刺激(例如电性刺激)加以选择性改变。其中上述的电性刺激方法可例如为经由一与相变化材料接触的电极或加热元件，施加定量的电流于该相变化材料。
由于相变化存储器装置具有高的效能、持续性、以及可扩展性，因此其是一非常具有前途的次世代非挥发性存储器技术。然而，相变化存储器装置发展的阻碍之一即其加热元件的能量流失-使得相变化存储器装置的效能降低。因此，目前业界需要一种新颖的相变化存储器装置及其制造方法，来改善热隔绝能力及避免能量流失。
发明内容
为克服上述现有技术的缺陷，本发明的一实施例提供一种半导体装置。该半导体装置包含：一底电极接触形成于一基底之上；一介电层形成于该底电极接触之上；一加热元件形成于该介电层中，其中该加热元件配置于二个气隙之间，且该气隙将该加热元件与该介电层分隔；以及，一相变化元件形成于该加热元件之上，其中该相变化元件包含一实质上非晶质背材及一有源区，该有源区能在非晶质及结晶相间进行相变化。
本发明的另一实施例也提供一种半导体装置。该半导体装置包含一基底；一底电极接触形成于该基底之上；一氧化硅层形成于该底电极接触之上；一氮化硅层形成于该氧化硅层之上；一加热元件形成于该氧化硅层及该氮化硅层之中；二个气隙配置于该氧化硅中，其中该气隙将该加热元件与该氧化硅层及氮化硅层分隔，且所述二个气隙的每一个的高度大体上等于该加热元件的高度；一相变化元件形成于该加热元件之上，其中该相变化元件包含一实质上非晶质背材及一有源区，该有源区能在非晶质及结晶相间进行相变化；以及，一传导元件形成于该相变化元件之上。
本发明的又一实施例提供一种半导体装置的制造方法，该方法包括：提供一具有一介电层形成于其上的基底；形成一加热元件于该介电层之中；形成一气隙用以将该加热元件的一侧与该介电层相隔；以及，形成一相变化元件于该加热元件之上，其中该相变化元件包含一实质上非晶质背材及一有源区，该有源区能在非晶质及结晶相间进行相变化。
本发明所揭示的实施例及其他的实施例，具有一些不同的优点。本发明所揭示的相变化存储器装置及其制造方法提供一种具有非晶质背材的相变化元件，用来改善该相变化元件的隔热性质。此外，可有效降低用以使该有源区进行相变化形成非晶质态的重置电流。自从相变化存储器的单元尺寸受到重置电流的限制，因此本发明所述的该相变化存储器装置非常适合作为次世代非挥发存储装置。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：
附图说明
图1显示本发明一实施例所述的半导体装置的结构方框图。
图2显示本发明一实施例所述的存储器单元的电路图。
图3显示本发明图2所述的存储器单元的工艺流程图。
图4A-图4L为一系列剖面图，用以说明图3所述制造该方法的各个步骤。
图5为本发明另一实施例所述存储器单元的剖面图，该存储器单元的电路图如图2所示。
其中，附图标记说明如下：
100～集成电路；
102～存储单元阵列；
104～阵列逻辑电路；
106～界面电路；
108～控制电路；
200～存储器单元；
202～位线；
204～存储器装置；
206～字线；
300～半导体装置的制造方法；
302～提供一具有一介电层的基底；
304～形成一加热元件于该介电层；
306～形成一气隙用以将该加热元件的一侧与该介电层相隔；
308～形成一相变化元件于该加热元件之上；
310～形成一传导元件于该相变化元件之上；
400～存储器装置；
402～基底；
404～底电极接触；
406～第一氧化层；
408～氮化层；
410～第二氧化层；
412～沟槽；
414～灰化可移除介电层；
416～间隙壁；
418～加热层；
419～加热元件；
420～氧化层；
422～沟槽；
424～介电层；
426～气隙；
427～相变化元件；
428～相变化材料层；
430～有源区；
432～上传导层；
500～存储器装置；
502～基底；
504～底电极接触；
506～氧化层；
508～氮化层；
518～加热层；
519～加热元件；
520～氧化硅层层；
526～气隙；
527～相变化元件；
528～相变化材料层；
530～有源区；
532～上传导层；以及
534～介电层。
具体实施方式
本发明涉及一种半导体装置，且特别涉及一种在阵列或周边区具有元件的存储器装置及其制造方式。然而，在此所提供的实施例为教示发明范围用，本领域技术人员可轻易地了解本发明所揭示的技术与其它方法与系统，且本发明所揭示的方法与系统也包括一些一般结构与/或步骤，由于这些结构与步骤已为公知，所以只会进行大致地描述。
此外，图示中部分重复的编号为了方便说明，并非表示图示中需要任何的方法或装置的组合。另外下述会述及第一特征物形成于第二特征物之上、相邻、邻接、或连接的情形，这可包括第一特征物与第二特征物直接接触的实施情况，也可包括有其他特征物生成并穿插于第一特征物与第二特征物之间，以致于第一特征物与第二特征物不直接接触的实施情况。再者，形成一元件于一基底之上，举例来说可包含将元件形成于该基底上的表面之上、直接形成基底上的表面、或向下延伸至基底内(例如沟槽)。该基底可包含一半导体晶片且可有一或一以上的膜层形成于该晶片之上。
请参照图1，显示本发明一实施例所述的集成电路100的结构方框图。该集成电路100包含一存储单元阵列102、以及阵列逻辑/界面电路104及106。该电路104包含各种逻辑电路，像是列闩/字闩、一解码器和/或一阻尼器。该电路106包含其他逻辑电路，像是行线/位线/数位线、一解码器、放大器、和/或一阻尼器。该集成电路100也可包含一控制电路108。该电路108包含，举例来说，输入/输出计时电路及更新控制。此外，依据各种实施例，该存储单元阵列102的几何阵列也可以加以改变。举例来说，该存储单元阵列102可部分或大体位于该电路104、106、及108之上。
请参照图2，绘示出本发明一实施例所述的存储器单元200的电路图。该存储器单元200包含一存储器装置204、至少一字线206、以及至少一位线202。该存储器单元200包含半导体掺杂区、导电材料、和/或电性绝缘材料。该存储器装置204包含数个半导体层，每一半导体层用以存储至少一逻辑二进位信号的状态。举例来说，在本发明的一实施例中，存储器装置204包括用以存储对热能反应的逻辑二位状态的材料层，此外，在本发明的另一实施例中，存储器装置204包括用以存储对磁场反应的逻辑二位状态的材料层，在上述两个实施例中，对热能的反应或对磁场的反应和材料层的例如电性特性或晶格特性等的材料特性相关，以提供存储器元件的单一或是多个功能。举例来说，在一存储器装置204中，字线206包括至少一导电内连线，如此，字线206可提供电流以加热存储器装置204。相类似的，在一存储器装置204中，位线202包括至少一导电内连线，以用以读取和/或写入信息至存储器装置204。
请参照图3，显示本发明一实施例所述存储器装置400的制造方法300的工艺流程图。请参照图4A-图4L，为一系列剖面图，用以说明以图3所述的存储器装置400的制造方法300的各个步骤。该存储器装置400代表着图2所示的该存储器装置204。图4A-图4L所示的该存储器装置400，可包含各种半导体层，像是掺杂层、绝缘层、外延层、传导层(包含多晶硅层)、及介电层，但为简化图示，该存储器装置400仅以一平整的方形表示。
请参照图4A，该存储器装置的制造方法300由步骤302开始，即提供一基底402，例如一半导体晶片。该基底402包含一或一以上的有源装置，例如晶体管，形成于其内。该基底402可包含一具硅的结晶质结构。在另一实施例中，该基底402可视需要包含其他元素的半导体，例如锗，或是包含一半导体化合物，例如碳化硅、砷化镓、砷化铟、或磷化铟。此外，该基底402可包含一绝缘层上覆硅(Silicon-on-insulator，SOI)基底、硅覆聚合物基底等。该基底402可进一步包含一或一以上的层形成于该基底之上，例如可为掺杂层、绝缘层、外延层、导电层(包含多晶硅层)、介电层、和/或其他合适的半导体层。
该存储器装置400包含一底电极接触(BEC)404。在本发明一实施例中，该底电极接触404可包含一插塞，该插塞经由图形化及蚀刻一氧化硅层以形成一沟槽、将一导电材料(例如钨)填入该沟槽、以及回蚀刻所形成。该插塞可包含其他导电材料，例如铜、铝、钽、钛、镍、钴、金属硅化物、金属氮化物、或是多晶硅。具有插塞的底电极接触的一例可参照图5。
该存储器装置的制造方法300的下一步骤304形成一加热元件419于该底电极接触404之上(如图4H及图4I所示的加热元件)。请参照图4B，一介电层(或数个介电层)形成于该底电极接触之上。在本发明一实施例中，一第一氧化硅(氧化)层406形成于该底电极接触404之上，一氮化硅(氮化)层408形成于该氧化层406，以及一第二氧化硅(氧化)层410形成于该氮化层408之上。该介电层的形成方式可为化学气相沉积法(CVD)、等离子体辅助化学气相沉积法(PECVD)、和/或其他合适的方法。
请参照图4C，该第一氧化层406、该氮化层408、以及该第二氧化层410可以进一步被图形化及蚀刻以形成一冠元件(crown feature)，该冠元件包含一位于该介电层内的沟槽412并直接位于该底电极接触404之上。上述的图形化工艺可包含使用一掩模、一掩模工艺、和/或一微影蚀刻工艺的湿蚀刻和/或干蚀刻工艺。
请参照图4D，一灰化可移除介电(ashing removable dielectric、ARD)层414(例如一光致抗蚀剂材料)形成于该底电极接触404及该包含氧化层410的冠元件之上，并填入该底电极接触404之上的沟槽412。ARD层414的形成方法可包含旋转涂布法、化学气相沉积法(CVD)、等离子体辅助化学气相沉积法(PECVD)、和/或其他合适的方法。该ARD层414用来于后续步骤中形成一间隙壁416，用以后续形成一加热层(例如一TiN层)，如图4E及图4F所示。
请参照图4E，对该ARD层414进行蚀刻，以形成间隙壁416，该间隙壁416与该沟槽412的侧壁相邻。该ARD层414的图形化工艺可包含使用一掩模、一掩模工艺、和/或一微影蚀刻工艺的湿蚀刻和/或干蚀刻工艺。
请参照图4F，一加热层418，例如一氮化钛层，可形成于该具有氧化硅层410及沟槽412的冠元件、间隙壁、及该底电极接触404上。该加热层418部分填入该冠元件，并具有一厚度约介于5nm至25nm间。该加热层418的形成方式可为原子层沉积法(ALD)、化学气相沉积法(CVD)、有机金属化学气相沉积法(MOCVD)、等离子体辅助化学气相沉积法(PECVD)、和/或其他合适的方法。
请参照图4G，一氧化硅(氧化)层420可以沉积于该加热层418之上以大体填入具有沟槽412的该冠元件。该氧化层420的形成方法可为化学气相沉积法(CVD、等离子体辅助化学气相沉积法(PECVD)、和/或其他合适的方法。
请参照图4H，可以对该氧化层420、部分该加热层418、部分该间隙壁、及该氧化层410进行一平坦化工艺，例如一化学机械平坦化工艺(或化学机械研磨工艺(CMP))，以形成该经平坦化的加热元件419。该平坦化工艺可选择性或同时包含一回蚀刻或其他合适的工艺。
请参照图4I，移除该ARD间隙壁，例如一灰化工艺，余留该加热元件419于该沟槽422之间。在本发明一实施例中，该灰化工艺可包含一氧蚀刻。
该存储器装置的制造方法300的下一步骤306形成一气隙来将该加热元件与该介电层隔开。请参照图4J，一介电层424可形成于该氮化层408、该加热元件419、及该沟槽422之上，以形成气隙426于该沟槽422内。在本发明一实施例中，该介电层424的形成方式可为高密度等离子体化学气相沉积法(HDPCVD)，不过其他适合形成气隙于沟槽422内的技术也可被使用。在本发明一实施例中，每一气隙426的高度大体上等于该加热元件419的高度。该介电层424可包含氧化硅、富硅氮化硅、氮氧化硅、和/或其他合适的材料。优选地，该气隙将该加热元件419与环绕介电材料(例如介电层406及408)隔开。与环绕介电材料相比，由于该气隙具有较差的传导能力，可有效降低由该加热元件419散失的热或能量。
请参照图4K，对该介电层424进行一化学机械平坦化工艺(例如化学机械研磨工艺(CMP))，直到露出该氮化层408。该平坦化工艺可选择性或同时包含一回蚀刻或其他合适的工艺。
该存储器装置的制造方法300的下一步骤308形成一相变化元件427于该加热元件419之上。请参照图4L，一相变化材料层428可形成于该氮化层408、具有气隙426的介电层424、及该加热元件419之上。该相变化材料层428可为硫硒碲玻璃(chalcogenide)材料或是其它适合的材料，而此材料可依据导引的刺激(例如电流)改变其电特性(例如电阻值)。在硫硒碲玻璃(chalcogenide)材料中，其可借由导引的刺激改变其相，例如从非晶相转换成相对应的多晶相。因此，随着导引刺激，该相变化元件427可表现出一般的存储器400的存储功能(例如存储二进位状态)。在此实施例中，该相变化材料层428优选包含一Ge-Sb-Te(GST)合金。此外，其他合适可作为该相变化材料层428的材料可包含：Si-Sb-Te合金、Ga-Sb-Te合金、As-Sb-Te合金、Ag-In-Sb-Te合金、Ge-In-Sb-Te合金、Ge-Sb合金、Sb-Te合金、Si-Sb合金、及其组合。
随着后段(BEOL)半导体工艺，该相变化材料层428大体上被配置成非晶质的。在本发明一实施例中，该相变化材料层428的厚度约小于20nm，且其形成温度小于200℃。该相变化材料层428的形成方法可为物理气相沉积法(PVD)(也称作溅镀法)。该相变化材料层428的特定厚度(例如约小于20nm)及其特定的沉积温度(例如约小于200℃)主要用来避免在沉积过程中结晶化或结晶核形成，以促进一非晶质背材的形成。然而，可能仍会有部分结晶核存在于该非晶质背材中，但该结晶核的尺寸会约小于3nm。此外，当该该相变化材料层428的厚度减少时，界面能量会占优势，可使得该相变化材料层428即使经后段工艺后仍大体上为非晶质的。
此外，该相变化材料层428可视需要由溅镀方式所形成(当该相变化材料层428为GST时)，且该相变化材料层428可进一步使用一离子注入工艺来进行硅(Si)或氮(N)的掺杂。在本发明一实施例中，该硅(Si)或氮(N)于该相变化材料层428的掺杂浓度可约介于2％至25％间。
借由硅(Si)或氮(N)的掺杂可增加该相变化材料层428的结晶温度，因此可帮助避免该相变化材料进一步结晶。另一方面，该硅(Si)或氮(N)可视需要借由一共溅镀工艺或使用氮作为反应气体(氩气作为惰性气体)的反应溅镀工艺加入于该相变化材料层428(例如GST)中。在本发明另一实施例中，该非晶质背材的形成方式可为一预非晶质化注入(PAI)工艺。该PAI工艺可包含注入一掺杂物例如硅(Si)或锗(Ge)于该非晶质材料层。
请参照图4L，该存储器装置的制造方法300的最后步骤310形成于一上传导层432于该相变化材料层428之上。该上传导层432可为非晶质的，且可包含一金属氮化物(例如TiN或TaN)、金属硅氮化物，或是碳。该上传导层432的形成方式可为原子层沉积法(ALD)、化学气相沉积法(CVD)、有机金属化学气相沉积法(MOCVD)、等离子体辅助化学气相沉积法(PECVD)、蒸镀、和/或其他合适技术。该上传导层432作为一非晶质覆盖层以降低晶种效应以及避免由该覆盖层对该相变化材料层428进行成核。此外，该非晶质上传导层432可避免该相变化材料428结晶化。该相变化材料层428及该上传导层432可以被进一步图形化以形成该存储器装置400的相变化存储器单元。上述的图形化工艺可包含使用一掩模、一掩模工艺、和/或一微影蚀刻工艺的湿蚀刻和/或干蚀刻工艺。
虽然未图示，一上电极接触(TEC)可形成于该上传导层432之上。该上电极接触可包含铜钨合金、金、铝、奈米碳管、富勒烯、耐高温金属，和/或其他材料，其形成方式可为原子层沉积法(ALD)、化学气相沉积法(CVD)、物理气相沉积法(PVD)、金属镶嵌法、双镶嵌法、和/或其他合适的工艺。此外，可对该存储器装置400进行进一步的工艺以形成各种元件及结构，例如互连金属层或金属间介电层。
如上所述，该存储器装置400的相变化元件427可具有非晶质背材。该相变化元件427可更包含一有源区430(位于该非晶质背材内)，其可借由导引的刺激(例如电流)改变其相，例如从非晶相转换成相对应的多晶相。当该有源区430处于非晶质态时，该相变化元件具有相对高的电阻值。当该有源区430处于结晶态时，该相变化元件具有相对低的电阻值。
因此，随着导引刺激，该相变化元件427可表现出该存储器装置400的存储功能(例如存储二进位状态)。该相变化元件427的非晶质背材具有一较低的热传导能力(与氧化硅及结晶背材相比)。因此，该非晶质背材提供该相变化元件427一较佳的热隔绝能力，可有效降低用以使该有源区430进行相变化形成非晶质态的重置电流。若将非晶质背材来取代结晶背材，可使该重置电流约下降3倍。值得注意的是，该设置电流(例如用来使该有源区430进行相变化形成结晶态的电流)一般来说小于该重置电流。
请参照图5，显示本发明另一实施例所述的存储器装置500，符合图2所述的该存储器装置204。该存储器装置500可包含各种半导体层，例如掺杂层、绝缘层、外延层、传导层(包含多硅层、以及介电层，但为简化图示，该存储器装置仅以一平整的方形表示。图5所示的该存储器装置500，除了以下差异外，相似于图4L所示的该存储器装置400。此外，在图5及图4L中，相似的元件以相似的元件符号表示。
存储器装置500包含一基底502及一底电极接触(BEC)504形成带一介电层503(例如一氧化硅层)中。该底电极接触504可包含一插塞该插塞经由图形化及蚀刻一氧化硅层以形成一沟槽、将一导电材料(例如钨)填入该沟槽、以及回蚀刻所形成。该插塞可包含其他导电材料，例如铜、铝、钽、钛、镍、钴、金属硅化物、金属氮化物、或是多晶硅。
一加热元件519，包含一加热层518及一氧化硅层520，相似于图4L所示加热元件419，也可以使用形成图4L所示加热元件419的技术来制备。该加热元件519形成于气隙526间，该气隙存在于一介电层(包含一氧化硅层506及一氮化硅层508)内。
该相变化元件527相似于图4L所示该相变化元件427，除了形成一介电层534于该氮化层508、气隙526、及该加热元件519之上。该介电层534可包含富硅氮化硅、氮氧化硅、和/或其他合适的材料。
该介电层534可进一步蚀刻或图形化以形成一沟槽，该沟槽可位于该加热元件519中心之上。一相变化材料层528可形成于该介电层534之上，以填入该沟槽。同样地，该存储器装置500的相变化元件527可具有非晶质背材及一有源区530(位于该非晶质背材内)，而此材料可依据导引的刺激(例如电流)而在非晶质态及结晶态进行相变化。
一上传导层532形成于该相变化材料层528之上，此外一上电极接触(TEC)可形成于该上传导层532之上(未图示)。
因此，该半导体装置包含一具有介电层的基底、一形成于该介电层内及气隙间的加热元件、一形成于该加热元件之上的相变化元件、及一形成于该相变化元件之上的传导元件。该相变化元件包含一实质上非晶质背材及一有源区，该有源区可在非晶质态及结晶态间进行相变化。在本发明某此实施例中，该相变化材料层428的材料可包含：Si-Sb-Te合金、Ga-Sb-Te合金、As-Sb-Te合金、Ag-In-Sb-Te合金、Ge-In-Sb-Te合金、Ge-Sb合金、Sb-Te合金、Si-Sb合金、及其组合。在本发明其他实施例中，该相变化元件可进一步使用一离子注入工艺来进行硅(Si)或氮(N)的掺杂。
本发明也提供各种不同的实施例。根据本发明一实施例，该半导体装置包含一形成于一基底之上的底电极接触、及一介电层形成于该底电极接触之上。该半导体装置更包含一加热元件形成于该介电层内，其中该加热元件配置于二气隙间，用以将该加热元与该介电层隔开，以及一相变化元件形成于该加热元件之上，其中该相变化元件包含一实质上非晶质背材及一有源区，该有源区可在非晶质态及结晶态进行相变化。
根据本发明另一实施例，该半导体装置包含一基底、一底电极接触形成于该基底之上、一氧化硅层形成于该底电极接触之上、以及一氮化硅层形成于该氧化硅层之上、以及一加热元件形成于该氧化硅层及该氮化硅层之上。该半导体装置在该氧化硅层中具有两气隙，该气隙用来加该加热元件与该氧化硅层及该氮化硅层相隔，中该两个气隙的每一个的高度大体上等于该加热元件的高度。该半导体装置包含一相变化元件形成于该加热元件之上，其中该相变化元件包含一大体上非晶质背材及一有源区，该有源区可在非晶质态及结晶态进行相变化。该半导体装置更包含一传导元件形成于该相变化元件之上。
根据本发明又一实施例，本发明提供一种形成一半导体装置的方法。该方法包含提供一具有一介电层形成于其上的基底、形成一加热元件于该介电层之中、以及形成一气隙用以将该加热元件的一侧与该介电层相隔。该方法更包含形成一相变化元件于该加热元件之上，其中该相变化元件包含一实质上非晶质背材及一有源区，该有源区能在非晶质及结晶相间进行相变化。
本发明所揭示的实施例及其他的实施例，具有一些不同的优点。本发明所揭示的相变化存储器装置及其制造方法提供一种具有非晶质背材的相变化元件，用来改善该相变化元件的隔热性质。此外，可有效降低用以使该有源区进行相变化形成非晶质态的重置电流。自从相变化存储器的单元尺寸受到重置电流的限制，因此本发明所述的该相变化存储器装置非常适合作为次世代非挥发存储装置。
虽然本发明已以数个优选实施例揭示如上，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (10)

1.一种半导体装置，包含：
一底电极接触形成于一基底之上；
一介电层形成于该底电极接触之上；
一加热元件形成于该介电层中，其中该加热元件配置于二个气隙之间，且该气隙将该加热元件与该介电层分隔；以及
一相变化元件形成于该加热元件之上，其中该相变化元件包含一实质上非晶质背材及一有源区，该有源区能在非晶质及结晶相间进行相变化。
2.如权利要求1所述的半导体装置，其中该介电层由一氧化硅层及一形成该氧化硅层上的氮化硅层所组成。
3.如权利要求1所述的半导体装置，其中所述二个气隙的每一个形成于氧化硅中。
4.如权利要求1所述的半导体装置，其中所述二个气隙的每一个的高度大体上等于该加热元件的高度。
5.如权利要求1所述的半导体装置，其中该相变化元件包含一掺杂物，而该掺杂物择自由硅、氮、及其结合所组成的族群。
6.一种半导体装置，包含：
一基底；
一底电极接触形成于该基底之上；
一氧化硅层形成于该底电极接触之上；
一氮化硅层形成于该氧化硅层之上；
一加热元件形成于该氧化硅层及该氮化硅层之中；
二个气隙配置于该氧化硅中，其中该气隙将该加热元件与该氧化硅层及氮化硅层分隔，且所述二个气隙的每一个的高度大体上等于该加热元件的高度；
一相变化元件形成于该加热元件之上，其中该相变化元件包含一实质上非晶质背材及一有源区，该有源区能在非晶质及结晶相间进行相变化；以及
一传导元件形成于该相变化元件之上。
7.一种形成半导体装置的方法，包含：
提供一具有一介电层形成于其上的基底；
形成一加热元件于该介电层之中；
形成一气隙用以将该加热元件的一侧与该介电层相隔；以及
形成一相变化元件于该加热元件之上，其中该相变化元件包含一实质上非晶质背材及一有源区，该有源区能在非晶质及结晶相间进行相变化。
8.如权利要求7所述的方法，其中形成该气隙的步骤包含以高密度等离子体沉积法沉积一氧化硅层于一沟槽中，用以将该加热元件与该介电层相隔。
9.如权利要求7所述的方法，其中形成该相变化元件的步骤包含：
沉积一絶缘层于该加热元件上；
形成一沟槽于该絶缘层中，其中该沟槽直接位于该加热元件上；以及
沉积一相变化材料层于该絶缘层上并填入该沟槽中。
10.如权利要求7所述的方法，更包含形成二个气隙用以将该加热元件的两侧与该介电层分隔，其中所述二个气隙的每一个的高度大体上等于该加热元件的高度。
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