WO2005055427A1 - クロックドインバータ回路、ラッチ回路、シフトレジスタ回路、表示装置の駆動回路、表示装置 - Google Patents

クロックドインバータ回路、ラッチ回路、シフトレジスタ回路、表示装置の駆動回路、表示装置 Download PDF

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Junichi Yamashita
Katsuhide Uchino
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Sony Corporation
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Definitions

  • the present invention relates to a clocked inverter circuit, a latch circuit, a shift register circuit, a drive circuit of a display device, and a display device, and can be applied to, for example, a flat display device using an organic EL (Electro Luminescence) element.
  • a series circuit is formed by a switch circuit including a pair of transistors that switch the operation in a complementary manner, an output of a connection midpoint of the series circuit is output to an inverter circuit, and an input signal is input to one end of the series circuit.
  • a switch circuit including a pair of transistors that switch the operation in a complementary manner
  • an output of a connection midpoint of the series circuit is output to an inverter circuit
  • an input signal is input to one end of the series circuit.
  • drive signals are sequentially transferred by a shift register circuit provided in a vertical drive circuit to drive each pixel drive signal.
  • a shift register circuit is formed by serially connecting latch circuits that latch and output an input signal on the basis of a clock, as disclosed in Japanese Patent Application Laid-Open No. 5-241201, for example. It has been done.
  • FIG. 1 is a connection diagram showing this latch circuit.
  • This latch circuit 1 has a P-channel MOS transistor TR1, TR2 and an N-channel MOS transistor TR3, TR4 connected in series between a power supply Vcc and ground, as shown in FIG. 2 (A).
  • the input signal IN is input from the previous stage to the power supply Vcc and the transistors TR1 and TR4 on the ground side, and the inverted signals of the clock CK and the clock CK are input to the inner transistors TR2 and TR3, respectively.
  • the clock CKX is input (Fig. 2 (B) and (C)), and the transistors TR1 to TR4
  • a clock dump circuit 2 that operates based on the clock CK is formed.
  • MOS Transistors TR7 and TR8 are connected in series between the power supply Vcc and ground, and the opposite transistors TR1 to TR4 are connected to the inner transistors TR6 and TR7, respectively.
  • the clock CK is input, whereby the transistors TR5 to TR8 form a clocked inverter circuit 3 that operates based on the clock CKX having the opposite polarity to the clock CK.
  • Latch circuit 1 is composed of P-channel MOS transistor TR 9 and N-channel M
  • the outputs of these clocked inverter circuits 2 and 3 are input to an inverter circuit 4 in which an OS transistor TR10 is connected in series between the power supply Vcc and ground, and the output of the inverter circuit 4 is clocked. Feedback to the input of the
  • a latch circuit for latching the input signal IN by the clock CK is formed, and the output OUT (FIG. 2 (D)) of the inverter circuit 4 is output to the next stage.
  • the shift register circuit includes a latch circuit 1 that latches the input signal IN at the rising edge of the clock CK and outputs the latched input signal IN to the next stage, and a connection between the latch CK 1 and the clocks CK and CKX.
  • a driving signal generated by a timing generator is supplied to the first-stage latch circuit, whereby the driving signal is sequentially transferred.
  • a drive signal for each pixel is generated.
  • the latch circuit that constitutes such a shift register circuit has a drawback that it is difficult to make it using a TFT (Thin Film Transistor) made of a mono-reflective silicon that can be formed on a glass substrate. That is, a TFT (Thin Film Transistor) made of amorphous silicon has a drawback that the mobility is as low as about lZ100 compared to a transistor made of single crystal silicon or polysilicon, and a P-channel transistor cannot be formed.
  • TFT Thin Film Transistor
  • a pixel portion in which these pixels are arranged is formed on a glass substrate, and is formed in a separate process using single crystal silicon, polysilicon, or the like.
  • the drive circuit is It is formed so as to be connected to the pixel portion on the plate.
  • a pixel portion 12 in which pixels are arranged in a matrix is formed on a glass substrate 13.
  • an integrated circuit composed of vertical drive circuits 14A and 14B for sequentially driving each pixel of the pixel portion 12 line by line using single crystal silicon, polysilicon or the like is formed by a shift register by a separate process.
  • the vertical drive circuits 14A and 14B are formed around the glass substrate 13 together with the horizontal drive circuit 15 integrated circuits for setting the gradation of each pixel. It has been made.
  • a drive circuit using such a shift register circuit can be formed by using TFTs made of amorphous silicon, this type of drive circuit and each pixel can be integrally formed on a glass substrate. It is considered that the manufacturing process of the flat display device can be simplified. For this purpose, a clocked inverter circuit and a latch circuit that operate with only a single-channel transistor that can be created by TFT using amorphous silicon are required. Disclosure of the invention
  • the present invention has been made in view of the above points, and includes a clocked inverter circuit, a latch circuit, a shift register circuit using this latch circuit, a drive circuit of a display device, and a display device that operate only with a single-channel transistor. It is a proposal.
  • the present invention is applied to a clock inverter circuit in which all transistors are transistors of the same channel, and a series of transistors that switch operation complementarily by a clock are connected in series.
  • a first series circuit for inputting an input signal at one end, and a first inverter circuit of one set of transistors for connecting a connection midpoint of the first series circuit to a gate of one of the transistors.
  • a second inverter circuit including a set of transistors for inputting an output signal whose signal level changes in accordance with a connection midpoint output of the first series circuit to the other end of the first series circuit.
  • one set of transformers that switch the operation complementarily by a clock A first series circuit in which transistors are connected in series and an input signal is input to one end, and a first inverter formed by a set of transistors that connects a connection midpoint of the first series circuit to a gate of one transistor. Circuit and a second inverter circuit composed of a set of transistors that inputs an output signal whose signal level changes in accordance with the output of the middle point of connection of the first series circuit to the other end of the first series circuit.
  • all the transistors are formed as N-channel transistors, and the output of the first series circuit is set to correspond to the input signal by turning on the switch circuit at one end,
  • the output of the first series circuit can be set so as to maintain the output of the first series circuit by the ON operation of the switch circuit on the other end, and the ON state of the switch circuit on the one end side allows the output of the first series circuit to be set.
  • the signal level of the signal can be held subsequently.
  • a clock inverter circuit can be formed by forming all transistors of an N-channel type.
  • the present invention is applied to a latch circuit in which all transistors are transistors of the same channel, and a series of transistors that switch operation complementarily by a clock are connected in series, and an input signal is input to one end.
  • One series circuit a first inverter circuit with a set of transistors connecting the connection midpoint of the first series circuit to the gate of one transistor, and a connection midpoint output of the first series circuit.
  • a second inverter circuit including a set of transistors for inputting an output signal whose signal level changes to the other end of the first series circuit.
  • the present invention is applied to a shift register circuit in which drive signals are sequentially transferred by a latch circuit.
  • the latch circuit all transistors are formed by transistors of the same channel, and operate in a complementary manner by a capacitor.
  • a pair of transistors are connected in series, a first series circuit that inputs an input signal to one end, and a pair of transistors that connect the connection midpoint of the first series circuit to the gate of one transistor.
  • a first inverter circuit using a transistor and an output signal whose signal level changes in accordance with the output of the middle point of connection of the first series circuit are input to the other end of the first series circuit. And an inverter circuit.
  • the present invention is applied to a driving circuit of a display device in which pixels are arranged in a matrix, and a driving signal is sequentially converted by a shift register circuit including a latch circuit.
  • the latch circuit consists of a series of transistors, all of which are formed by transistors of the same channel, and whose operation is complementarily switched by a switch.
  • a first series circuit that inputs an input signal to one end; a first inverter circuit that includes a pair of transistors that connects a connection midpoint of the first series circuit to a gate of one transistor; and a first series circuit.
  • An output signal whose signal level changes in accordance with the output of the middle point of the circuit is provided at the other end of the first series circuit with a second inverter circuit of a set of transistors which is manually operated.
  • the present invention is applied to a display device in which pixels are arranged in a matrix, and a drive signal is sequentially transferred by a shift register circuit including a latch circuit to generate a pixel drive signal.
  • Transistors are formed from transistors of the same channel, and they are switched in a complementary manner by a clock.
  • a pair of transistors are connected in series, and an input signal is input at one end.
  • a first inverter circuit composed of a set of transistors connecting the connection midpoint to the gate of one transistor, and an output signal whose signal level changes in response to the connection midpoint output of the first series circuit are output to the first And a second inverter circuit having one transistor connected to the other end of the series circuit.
  • a latch circuit and a shift register circuit can be formed by, for example, forming all transistors of N-channel type. According to the configuration of the present invention, such a shift circuit can be formed. A drive circuit of the display device using a register circuit can be formed. According to the structure of the present invention, a display device using such a shift register circuit can be provided. According to the present invention, it is possible to obtain a clogged inverter circuit, a latch circuit, a shift register circuit using the latch circuit, a driving circuit of a display device using the shift register circuit, and a display device using only the single-channel transistor.
  • FIG. 1 is a connection diagram showing a clocked inverter circuit applied to a vertical drive circuit of a conventional flat display device.
  • FIG. 2 is a time chart for explaining the operation of the clocked inverter circuit of FIG.
  • FIG. 3 is a block diagram showing a configuration of a conventional flat display device.
  • FIG. 4 is a block diagram showing a flat display device according to Embodiment 1 of the present invention.
  • FIG. 5 is a connection diagram showing a vertical drive circuit in the flat display device of FIG.
  • FIG. 6 is a timing chart for explaining the operation of the latch circuit in the vertical drive circuit of FIG.
  • FIG. 7 is a connection diagram for explaining the operation of the latch circuit in the vertical drive circuit of FIG.
  • FIG. 8 is a connection diagram for explaining the operation subsequent to FIG.
  • FIG. 9 is a connection diagram showing a vertical drive circuit of a flat display device according to Embodiment 2 of the present invention.
  • FIG. 10 is a connection diagram showing a vertical door dividing circuit of the flat display device according to Embodiment 3 of the present invention.
  • FIG. 4 is a block diagram showing a flat display device according to Embodiment 1 of the present invention.
  • the flat display device 21 includes a pixel section 22 in which pixels formed by organic EL elements are arranged in a matrix, and a pixel section through a scanning line provided in the pixel section 22 so as to extend in the horizontal direction.
  • Vertical drive circuits 23 A and 23 B that output drive signals to 22 A horizontal drive that sets the gradation of each pixel via signal lines provided to extend vertically in the pixel section 22
  • the circuit 24 is formed integrally on the glass substrate 25 by the N-channel TFT made of amorphous silicon.
  • the flat display device 21 is a timing display device for driving various driving signals and clocks necessary for the operation of the vertical driving circuits 23 A and 23 B and the horizontal driving circuit 24.
  • FIG. 5 is a connection diagram showing the vertical drive circuit 23A.
  • the vertical drive circuit 23A sequentially transfers the drive signal IN output from the timing generator 26 in the vertical direction of the pixel section 22 by the latch circuits 31A, 31B, 31A,.
  • the output signals of B, 31A,... are respectively output to the respective scanning lines of the pixel section 22 by the buffer circuit 32.
  • the vertical drive circuit 23B has the same configuration as the vertical drive circuit 23A except that the drive signal output from the timing generator 26 used for this transfer is different. Description of 23B is omitted.
  • the vertical drive circuit 23A has a latch circuit 31A that latches an input signal by a clock CK having a duty ratio of approximately 50%, and an input signal by a clock CKX by an inverted signal of the clock CK.
  • the drive signal IN generated by the timing generator 26 is input to the first-stage latch circuit 31A, which is formed by alternately connecting latch circuits 31B to be latched in series.
  • the latch circuit 31A which latches the input signal by the clock CK, drives the gates of the transistors TR1 and TR2 by the transistors CK and CKX, respectively, so that the transistors TR1 and TR2 respectively A switch circuit that switches on and off operations by switching operations in a complementary manner is formed, and the switch circuits are connected in series to form a series circuit by the switch circuit.
  • the first-stage latch circuit 31A inputs the drive signal IN output from the timing generator 26 to one end of this series circuit and the transistor TR1 side that is turned on by the clock CK, and latches the latch circuits other than the first-stage latch circuit. In 31 A, the output signal of the preceding latch circuit 31 B is input to this one end.
  • the latch circuit 31A inputs, to the other end of the series circuit, an output signal whose signal level changes in accordance with the output of the connection point of the series circuit.
  • an output signal of a second inverter circuit 34 described later is applied to this output signal. That is, in the latch circuit 31A, the first inverter circuit 33 is formed by connecting the transistors TR3 and TR4 in series between the power supply Vcc1 and the ground, and the similar transistors TR5 and TR6 are connected.
  • the second inverter circuit 34 is formed by connecting in series. In the first and second inverter circuits 33 and 34, the gates of the transistors TR4 and TR6 on the power supply voltage Vcc1 side are connected to the reference voltage Vcc2, respectively.
  • the gate of the ground transistor TR3 is connected to the midpoint of the connection between the transistors TR1 and TR2.
  • the gate of the ground transistor TR5 is connected to the gate of the ground transistor TR5.
  • the output of the inverter circuit 33 by the TR 4 is input, and the output of the second inverter circuit 34 is set to the output OUT of the latch circuit 31A.
  • the input signal IN (FIG. 6 (A)) whose signal level rises at a predetermined timing is input, and the clock CK and the clock CK are input. ⁇ ⁇ ⁇
  • the inverter circuit 33 by the transistors TR3 and TR4 via the switch circuit by the transistor TR1, and the inverter circuit 34 by the transistors TR5 and TR6
  • the input signal IN is supplied to the series circuit, and the output signal OUT (Fig. 6 (C)) rises in response to the rise of the input signal IN.
  • the switch circuit composed of 1, the transistors TR1 and TR2 respectively The transistor TR 1 is switched to the off state and the on state.In this case, the transistor TR 1 is switched to the off state by the gate capacitance in the output signal of the second inverter circuit 34 input to the side switched to the on state.
  • the output signal of the second inverter circuit 34 which is held at the H level, quickly enters the series circuit formed by the inverter circuits 33 and 34 via the switch circuit formed by the transistor TR2.
  • the signal level of the input signal IN acquired by the clock CK is maintained. Therefore, in the latch circuit 31A, after the input signal IN falls, the signal level of the input signal IN is similarly captured and held by the rise and fall of the clocks CK and CKX. become.
  • the clocks that drive the switch circuits formed by the transistors TR1 and TR2, respectively, are opposite to the clock CKX and the latch circuit 31A.
  • CK CK is set so that the latch result of the preceding latch circuit 31A is output with a delay of 1Z2 cycle of the clock CK.
  • the vertical drive circuit 23A constitutes a shift register circuit, and sequentially outputs the drive signal IN output from the timing generator 26 with a delay of one to two cycles of the clock CK.
  • the output signals of the inverter circuits 33 and 34 are sufficiently output.
  • the transistors TR3 and TR5 on the ground side are formed with a larger shape than the transistors TR4 and TR6 on the power supply Vcc side so that the on-resistance can be reduced so that the signal level can be lowered to a lower level. It has been made.
  • the reference voltage V cc 2 of the inverter circuits 33 and 34 is set to a higher voltage than the voltage of the power supply V cc by the threshold voltage of the transistors TR 4 and TR 6 on the power V cc side. In circuits 33 and 34, the output is not forced off.
  • the transistors TR1 and TR2 constitute a first series circuit composed of a set of transistors that are switched on complementarily, and the transistors TR3 and TR4 are connected to the first series circuit.
  • the first inverter circuit is constituted by a set of transistors that connects the connection midpoint of the series circuit to the gate of one of the transistors.
  • the transistors TR5 and TR6 constitute a second inverter circuit composed of a pair of transistors that output an in-phase signal of an input signal whose signal level switches with a delay with respect to the input signal IN.
  • the input signal IN is input to one end of the first series circuit, and the in-phase signal is input to the other end of the first series circuit. Is to be entered.
  • the pixels provided in the pixel portion 22 are driven line by line by the driving signals output from the vertical driving circuits 23A and 23B. Then, the gradation of each pixel is sequentially set by the drive signal output from the horizontal drive circuit 24 to each signal line, whereby a desired image is displayed.
  • the driving of the pixels by the vertical driving circuits 23 A and 23 B is performed by driving the driving signal IN output from the timing generator 26 by the shift register into the pixel section 2. 2 is sequentially transferred in the vertical direction, and the output signal of each stage of the shift register is output to each scanning line of the pixel unit 22 to be executed.
  • this shift register is formed by a series circuit of latch circuits 31A, 31B, 31A, 3IB,.
  • the drive signal IN output from the timing generator 26 or the drive signal output from the preceding latch circuit 31B is used to switch the transistors TR1 and TR2 that are turned on and off complementarily.
  • the first series circuit is supplied to the first series circuit, and the output of the connection midpoint of the first series circuit is output to the next stage via the first and second inverter circuits 33 and 34.
  • the input signal IN is input via the transistor TR1 of the first series circuit, and the transistor TR1 is turned on / off in the output OUT of the latch circuit 31A.
  • the signal level of the input signal IN is set with the delay of the operation time of the inverters 33 and 34, whereby the signal level of the input signal IN is obtained based on the clock CK. .
  • the input signal IN can be latched and output by the N-channel transistors TR1 to TR6.
  • a latch circuit 31A for latching an input signal by such a clock CK, and clocks CK and CKX for the latch circuit 31A are exchanged to obtain a clock CK.
  • a latch circuit 31B that latches an input signal by a clock CKX, which is an inverted signal of the clock CKX, is formed by connecting in series with each other. The signals are sequentially transferred, and thus, even in this shift register circuit, all the transistors can be formed in an N-channel type to generate a drive signal.
  • the flat display device 21 and the vertical drive circuit as the drive circuit for the flat display device 21 can be formed by TFTs using amorphous silicon, and the drive circuit and the pixel portion are integrally formed on a glass substrate.
  • a flat display device can be manufactured by a simple process.
  • a series circuit is formed by a switch circuit including a pair of transistors that switch operations in a complementary manner, and a connection midpoint output of the series circuit is output to the inverter circuit.
  • a latch circuit that operates with only a single-channel transistor by supplying an input signal to the other end and supplying an output signal from an inverter circuit corresponding to the output of the connection point of the series circuit to the other end, a shift register using the latch circuit A circuit, a driving circuit of a display device, and a display device can be obtained.
  • a second inverter circuit for inputting the output signal of the first inverter circuit to the gut of one transistor is provided for the first inverter circuit for inputting the connection midpoint output of the series circuit, By inputting the output signal of the inverter circuit to the other end of the series circuit, a signal delayed with respect to the input signal can be created with a simple configuration.
  • FIG. 9 is a connection diagram showing a vertical drive circuit of a flat display device according to Embodiment 2 of the present invention.
  • the latch circuits 41 A and 4 IB are used instead of the latch circuits 31 A and 3 IB described in the first embodiment. Is applied. Note that, in this embodiment, except that the configuration of the latch circuits 41A and 4IB is different, the configuration is the same as the flat display device 21 described above in the first embodiment. Description is omitted.
  • the ground-side transistors TR3 and TR5 of the inverter circuits 33 and 34 need to be large.
  • the latch circuit 41A similar to the latch circuits 31 A according to Example 1, the input signal IN or the output signal of the preceding stage is inputted to one end, the second I converter circuit 3 fourth output signal A first series circuit is provided by transistors TR1 and TR2 for inputting the other end to the other end, and an inverter circuit 33 including transistors TR3 and TR4 for inputting the midpoint output of the series circuit.
  • a second inverter circuit 34 including transistors TR5 and TR6 for inputting an output signal is provided.
  • the latch circuit 41A is provided for the first series circuit, the first inverter circuit 33, and the second inverter circuit 34.
  • a second system including a first series circuit, a first inverter circuit 33A, and a second inverter circuit 34A corresponding to the second inverter circuit 34 is provided.
  • a first series circuit is formed by a switch circuit composed of transistors TR7 and TR8 that switch on and off by complementary operation with clocks CK and CKX.
  • the transistors TR9 and TR10 are connected in series, and the midpoint output of the series connection of the transistors TR7 and TR8 is input to the gate of the ground-side transistor TR9. It has been done.
  • the second inverter circuit 34A In other words, the transistors TR 9 and TR 10 are connected in series, the output signal of the first inverter circuit 33 A is input to the gate of the ground side transistor TR 11, and the output signal of the second inverter circuit 34 A is The output signal is fed back to the other end of the series circuit composed of the transistors TR7 and TR8.
  • an input signal input to the first system is formed at one end on the clock CK side of the series circuit formed by the transistors TR7 and TR8 in such a manner as to correspond to the first system.
  • An input signal I NX whose polarity is inverted is input to IN, so that each section corresponding to the first system generates a signal with a polarity opposite to that of the first system. .
  • the latch circuit 41A controls on / off of the power supply side transistors TR4 and TR6 of the first and second inverter circuits 33 and 34 in the first system by the signal of the opposite polarity.
  • the transistors TR 4 and TR 6 on the power supply side and the transistors TR 3 and TR 5 on the ground side are turned on and off in a complementary manner, thereby preventing the rise and fall of the output signals of these inverter circuits 33 and 34 from becoming dull.
  • the power consumption is reduced, and the output signal OUT can be output with a sufficient dynamic range even if the transistors TR3 to TR6 of the inverter circuits 33 and 34 are formed small.
  • the latch circuit 41A also supplies power-side transistors TR10, TR12 to the first and second inverter circuits 33A and 34A in the second system by signals of opposite polarities in the first system.
  • the power transistors TR 10 and TR 12 and the ground transistors TR 9 and TR 11 are turned on / off in a complementary manner.
  • the rise and fall of the output signals of the inverter circuits 33A and 34A are prevented, the power consumption is reduced, and the transistors TR9 to TR12 of the inverter circuits 33A and 34A are further reduced.
  • the output signal can be output with a sufficient dynamic range even if it is formed small.
  • the gate of the power supply side transistor TR4 is connected to the transistor of the second system.
  • the gate of the transistor TR6 on the power supply side is connected to the first inverter circuit of the second system TR7, TR8.
  • 34 A output signal is input.
  • the midpoint output of the connection between the transistors TR1 and TR2 of the first system is input to the gate of the transistor TR10 on the power supply side
  • the output signal of the first inverter circuit 34 of the first system is input to the gate of the power supply side transistor TR12.
  • each of the transistors TR1 to TR12 is formed to be small in size with substantially the same size.
  • the inverted signal I NX of the input signal IN is generated by the timing generator 26.
  • the latch circuit 41A outputs the output signals of the first and second systems to the next-stage latch circuit 41B, and the next-stage latch circuit 41B latches the input signal by the clock CK.
  • the ports CK and CKX are interchanged and formed.
  • the latch circuits 41A, 41B, 41A,... Sequentially transfer the drive signal IN with a delay of 12 cycles of the clock CK, and the buffer circuit 32 This drive signal is output via the control circuit.
  • a second system corresponding to the first system is formed, and signals of opposite polarities are generated between the first system gun and the second system.
  • the power consumption is reduced and the transition of the output signal is improved. The effect of can be obtained.
  • FIG. 10 is a connection diagram showing a vertical drive circuit of a flat display device according to Embodiment 3 of the present invention.
  • the latch circuits 51 A and 51 IB are replaced with the latch circuits 31 A and 3 IB described in the first embodiment. B applies.
  • the configuration is the same as that of the flat display device 21 described in the first embodiment except that the configuration relating to the latch circuits 51A and 5IB is different. Is omitted.
  • the latch circuit 51A is provided with a first series circuit including transistors TR1 and TR2 that input the input signal IN or the output signal of the previous stage to one end.
  • An inverter circuit 33 including transistors TR3 and TR4 for inputting the output of the connection midpoint of the first series circuit is provided.
  • the latch circuit 51A forms a second series circuit by a switch circuit of the transistors TR5 and TR6 which are turned on and off by the clocks CK: and CKX to switch the operation complementarily.
  • the inverted signal I NX of the input signal IN or the inverted signal of the output signal OUT of the previous stage is input to the CK side end of the second series circuit.
  • an inverter circuit 33B is formed by the transistors TR7 and TR8, and a connection middle point output by the second series circuit is input to the ground transistor TR7 of the inverter circuit 33B.
  • the latch circuit 51A is inverted by the second series circuit formed by the transistors TR5 and TR6 and the inverter 33B with respect to the first series circuit formed by the transistors TR1 and TR2 and the system formed by the inverter circuit 33.
  • a signal corresponding to the polarity is generated.
  • an output signal corresponding to the connection midpoint output of the first series circuit is generated by the inverter circuit 33B related to the second series circuit, and an output signal corresponding to the connection midpoint output of the second series circuit is generated by the second series circuit. It is generated by an inverter circuit 33 related to the series circuit of No. 1.
  • the latch circuit 51A inputs the output signal of the inverter circuit 33B to the other end of the first series circuit, and inputs the output signal of the inverter circuit 33 to the other end of the second series circuit. Also, the midpoint output of the second series circuit is input to the power supply transistor TR4 of the inverter circuit 33, and the midpoint output of the first series circuit is input to the power supply transistor TR8 of the inverter circuit 33B. It has been done. The output signals of the inverter circuits 33 and 33B are output to the next stage. Further, in the latch circuit 51B relating to the clock CKX, the clock and CKX are exchanged, so that the configuration is the same as that of the latch circuit 51A relating to the clock CK. The vertical drive circuits 50 A and 50 B correspond to the configuration of the latch circuits 51 A and 5 IB. Switching is possible with a latch circuit 51 B by CKX.
  • the buffer circuit may be configured by an inverter circuit to output an output signal in an opposite phase to the input signal.
  • the output signal of the first inverter circuit 33 may be configured to be output to the buffer circuit.
  • the second system In the configuration of the third embodiment, the output signals of the inverter circuits 33 and 33B are respectively output from the latch circuits 51A and 51B. It can be configured to output a signal to the buffer circuit.
  • the shift register circuit is configured by serially connecting clocked inverter circuits that acquire the input signal IN by the clock CK and output the inverted signal.
  • each scanning line is driven with the same polarity as the driving signal output from the timing generator.
  • the present invention is not limited to this. Can be widely applied.
  • the latch circuit and the clocked inverter circuit are configured by N-channel transistors.
  • the present invention can be widely applied to a case where a latch circuit and a clocked inverter circuit are configured by transistors having the same polarity, such as a case of forming a P-channel type.
  • the process can be simplified by that much because the film can be formed by transistors having the same polarity.
  • the present invention is not limited to this.
  • the method can be widely applied to the case of using silicon.
  • the transistors can be formed using transistors having the same polarity, the process can be simplified accordingly.
  • the present invention is not limited to this, and various drive circuits and It can be widely applied to circuits.
  • the present invention can be applied to, for example, a flat display device using an organic EL element.

Abstract

　本発明は、例えば有機ＥＬ素子によるフラットディスプレイ装置に適用して、相補的にオンオフ動作する１組のトランジスタＴＲ１、ＴＲ２によるスイッチ回路により直列回路を形成すると共に、この直列回路の接続中点出力をインバータ回路３３に出力し、この直列回路の一端に入力信号ＩＮを入力すると共に、他端にこの直列回路の接続中点出力に対応するインバータ回路３４による出力信号を供給する。

Description

明細書
クロックドインバータ回路、 ラッチ回路、 シフトレジスタ回路、 表示装置の駆 動回路、 表示装置 発明の背景
技術分野
本発明は、 クロックドインバータ回路、 ラッチ回路、 シフ トレジスタ回路、 表 示装置の駆動回路、 表示装置に関し、 例えば有機 EL (Electro Luminescence) 素子によるフラットディスプレイ装置に適用することができる。 本発明は、 相補 的に動作を切り換える 1組のトランジスタによるスィツチ回路により直列回路を 形成すると共に、 この直列回路の接続中点出力をインバータ回路に出力し、 この 直列回路の一端に入力信号を入力すると共に、 この直列回路の接続中点出力に対 応するィンバータ回路による出力信号を他端に供給することにより、 単チャンネ ルのトランジスタのみで動作することができるようにする。
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背景技術
従来、 フラッ トディスプレイ装置においては、 例えば日本特開平 5— 2654 1 1号公報に開示されているように、 垂直駆動回路に設けたシフトレジスタ回路 により順次駆動信号を転送して各画素の駆動信号を生成するようになされている 。 このようなシフトレジスタ回路は、 例えば日本特開平 5— 241 20 1号公報 に開示されているように、 クロックを基準にして入力信号をラッチして出力する ラッチ回路を直列接続して形成されるようになされている。
第 1図は、 このラッチ回路を示す接続図である。 このラッチ回路 1は、 Pチヤ ンネル MO S トランジスタ TR 1、 TR 2、 Nチャンネル MOS トランジスタ T R3、 TR 4を電源 V c c及びアース間に直列接続して、 第 2図 （A) に示すよ うに、 電源 V c c及ぴアース側のトランジスタ TR 1及び TR 4に前段から入力 信号 I Nが入力され、 また内側のトランジスタ TR 2及び TR 3にそれぞれクロ ック CK及びク口ック CKの反転信号によるクロック CKXが入力され （第 2図 (B) 及ぴ （C) ) 、 これによりこれらトランジスタ TR 1〜TR4によりクロ ック CKを基準にして動作するクロックドィンパータ回路 2が形成される。
また同様に、 Pチャンネル MOS トランジスタ TR 5、 TR 6、 Nチャンネル
MO S トランジスタ TR 7、 TR 8を電源 V c c及ぴアース間に直列接続して、 トランジスタ TR 1〜TR4とは逆に、 内側のトランジスタ T R 6及ぴ T R 7に それぞれク口ック CKX及ぴク口ック CKが入力され、 これによりこれらトラン ジスタ TR 5〜TR8によりクロック CKとは逆極性のクロック C K Xを基準に して動作するクロックドインバータ回路 3が形成される。
ラツチ回路 1は、 Pチャンネル MO Sトランジスタ TR 9及び Nチヤンネル M
OSトランジスタ TR 10を電源 Vc c及びアース間に直列接続してなるインバ ータ回路 4に、 これらクロックドインバータ回路 2及ぴ 3の出力が入力され、 ま たこのィンバータ回路 4の出力がクロックドィンパータ回路 3の入力に帰還され
、 これらにより入力信号 I Nをクロック CKによりラッチするラッチ回路が形成 され、 このインバータ回路 4の出力 OUT (第 2図 （D) ) を次段に出力するよ うになされている。
シフトレジスタ回路は、 このようなク口ック CKの立ち上がりにより入力信号 I Nをラッチして次段に出力するラッチ回路 1と、 このラッチ回路 1に対してク 口ック C K及ぴ C K Xの接続を入れ換えてなるラッチ回路とが交互に ¾：列に接続 されて形成され、 また最前段のラッチ回路には、 タイミングジェネレータにより 生成された駆動信号が供給され、 これによりこの駆動信号を順次転送して各画素 の駆動信号を生成するようになされている。
このようなシフトレジスタ回路を構成するラッチ回路は、 ガラス基板上に形成 可能なァモノレファスシリコンによる TFT (Thin Film Transistor) によっては 作成困難な欠点がある。 すなわちアモルファスシリコンによる TFT (Thin Film Transistor) は、 単結晶シリコン、 ポリシリコンによるトランジスタに比して、 移動度が lZl 00程度と小さく、 また Pチャンネルのトランジスタを作成する ことができない欠点がある。
このためアモルファスシリコンを用いて画素を構成するフラットディスプレイ 装置においては、 この画素を配置してなる画素部をガラス基板上に形成し、 単結 晶シリコン、 ポリシリコン等を用いて別工程で作成した駆動回路をこのガラス基 板上の画素部に接続して形成されるようになされている。
すなわち第 3図に示すように、 この種のフラットディスプレイ装置 1 1におい ては、 画素をマトリックス状に配置してなる画素部 1 2がガラス基板 1 3上に形 成される。 また単結晶シリコン、 ポリシリコン等を用いて、 別工程により、 この 画素部 1 2の各画素をライン単位で順次駆動する垂直駆動回路 1 4 A及び 1 4 B による集積回路がシフトレジスタにより形成され、 この垂直駆動回路 1 4 A及ぴ 1 4 Bの集積回路が、 各画素の階調を設定する水平駆動回路 1 5の集積回路と共 にこのガラス基板 1 3の周囲に配置されて形成されるようになされている。
ところでこのようなシフトレジスタ回路による駆動回路をアモルファスシリコ ンによる T F Tにより作成することができれば、 この種の駆動回路と各画素とを ガラス基板上に一体に作成することができ、 その分、 この種のフラットディスプ レイ装置の製造工程を簡略化することができると考えられる。 このためにはァモ ルファスシリコンによる T F Tにより作成することが可能な単チヤンネルの トラ ンジスタのみで動作するクロックドインパータ回路、 ラッチ回路が必要になる。 発明の開示
本発明は以上の点を考慮してなされたもので、 単チャンネルのトランジスタの みで動作するクロックドインバータ回路、 ラッチ回路、 このラッチ回路によるシ フトレジスタ回路、 表示装置の駆動回路、 表示装置を提案しょうとするものであ る。
かかる課題を解決するため本発明においては、 全てのトランジスタが同一チヤ ンネルのトランジスタであるクロックドィンバータ回路に適用して、 クロックに より相補的に動作を切り換える 1組のトランジスタを直列に接続して、 一端に入 力信号を入力する第 1の直列回路と、 第 1め直列回路の接続中点を一方のトラン ジスタのゲ一卜に接続する 1組のトランジスタによる第 1のィンバ一タ回路と、 第 1の直列回路の接続中点出力に対応して信号レベルが変化する出力信号を第 1 の直列回路の他端に入力する 1組のトランジスタによる第 2のインバータ回路と を備えるようにする。
本発明の構成により、 クロックにより相補的に動作を切り換える 1組のトラン ジスタを直列に接続して、 一端に入力信号を入力する第 1の直列回路と、 第 1の 直列回路の接続中点を一方のトランジスタのゲートに接続する 1組のトランジス タによる第 1のィンバータ回路と、 第 1の直列回路の接続中点出力に対応して信 号レベルが変化する出力信号を第 1の直列回路の他端に入力する 1組のトランジ スタによる第 2のインバータ回路とを備えるようにすれば、 例えば全てのトラン ジスタを Nチャンネル型により形成して、 一端側のスィツチ回路のオン動作によ り第 1の直列回路の出力を入力信号に対応するように設定した後、 他端側のスィ ツチ回路のオン動作により、 この第 1の直列回路の出力を維持するように第 1の 直列回路の出力を設定し得、 これらにより一端側のスィツチ回路のオン状態によ り取り込んだ入力信号の信号レベルを、 引き続いて保持することができる。 これ により例えば全てのトランジスタを Nチャンネル型により形成してクロックドィ ンバータ回路を形成することができる。
また本発明においては、 全てのトランジスタが同一チャンネノレのトランジスタ であるラッチ回路に適用して、 クロックにより相補的に動作を切り換える 1組の トランジスタを直列に接続して、 一端に入力信号を入力する第 1の直列回路と、 第 1の直列回路の接続中点を一方のトランジスタのゲートに接続する 1組のトラ ンジスタによる第 1のインバータ回路と、 第 1の直列回路の接続中点出力に対応 して信号レベルが変化する出力信号を第 1の直列回路の他端に入力する 1組のト ランジスタによる第 2のインバータ回路とを備えるようにする。
また本発明においては、 ラッチ回路により順次駆動信号を転送するシフ トレジ スタ回路に適用して、 ラッチ回路は、 全てのトランジスタが同一チャンネルのト ランジスタにより形成され、 ク口ックにより相補的に動作を切り換える 1組のト ランジスタを直列に接続して、 一端に入力信号を入力する第 1の直列回路と、 第 1の直列回路の接続中点を一方のトランジスタのゲートに接続する 1組のトラン ジスタによる第 1のインバータ回路と、 第 1の直列回路の接続中点出力に対応し て信号レベルが変化する出力信号を第 1の直列回路の他端に入力する 1組のトラ ンジスタによる第 2のインバータ回路とを有するようにする。
また本発明においては、 マトリックス状に画素を配置してなる表示装置の駆動 回路に適用して、 ラツチ回路によるシフトレジスタ回路により順次駆動信号を転 送して画素の駆動信号を生成し、 ラッチ回路は、 全てのトランジスタが同一チヤ ンネルのトランジスタにより形成され、 ク口ックにより相補的に動作を切り換え る 1組のトランジスタを直列に接続して、 一端に入力信号を入力する第 1 の直列 回路と、 第 1の直列回路の接続中点を一方のトランジスタのゲートに接總する 1 組のトランジスタによる第 1のインバータ回路と、 第 1の直列回路の接總中点出 力に対応して信号レベルが変化する出力信号を第 1の直列回路の他端に人力する 1組のトランジスタによる第 2のインバータ回路とを有するようにする。
また本発明においては、 マトリックス状に画素を配置してなる表示装置に適用 して、 ラッチ回路によるシフトレジスタ回路により駆動信号を順次転送して画素 の駆動信号を生成し、 ラッチ回路は、 全てのトランジスタが同一チャンネルのト より形成され、 クロックにより相補的に動作を切り換える 1組のト '直列に接続して、 一端に入力信号を入力する第 1の直列回搭と、 第 1の直列回路の接続中点を一方のトランジスタのゲートに接続する 1組のトラン ジスタによる第 1のインパータ回路と、 第 1の直列回路の接続中点出力に対応し て信号レベルが変化する出力信号を第 1の直列回路の他端に入力する 1糸且のトラ ンジスタによる第 2のインバータ回路とを有するようにする。
これらにより本発明の構成によれば、 例えば全てのトランジスタを Nチャンネ ル型により形成してラッチ回路、 シフトレジスタ回路を形成することができ、 ま た本発明の構成によれば、 このようなシフトレジスタ回路による表示装置の駆動 回路を形成し得、 また本発明の構成によれば、 このようなシフトレジスダ回路に よる表示装置を提供することができる。 本発明によれば、 単チャンネルのトランジスタのみで動作するクロッグ ドイン バータ回路、 ラッチ回路、 このラッチ回路によるシフトレジスタ回路、 このシフ トレジスタ回路による表示装置の駆動回路、 表示装置を得ることができる。 図面の簡単な説明
第 1図は、 従来のフラットディスプレイ装置の垂直駆動回路に適用されるクロ ックドインバータ回路を示す接続図である。 第 2図は、 第 1図のクロックドインパータ回路の動作の説明に供するタイムチ ヤートである。
第 3図は、 従来のフラットディスプレイ装置の構成を示すブロック図である。 第 4図は、 本発明の実施例 1に係るフラットディスプレイ装置を示すプロック 図である。
第 5図は、 第 4図のフラットディスプレイ装置における垂直駆動回路を示す接 続図である。
第 6図は、 第 5図の垂直駆動回路におけるラッチ回路の動作の説明に供するタ ィムチヤ一トである。
第 7図は、 第 5図の垂直駆動回路におけるラッチ回路の動作の説明に供する接 続図である。
第 8図は、 第 7図の続きの動作の説明に供する接続図である。
第 9図は、 本発明の実施例 2に係るフラットディスプレイ装置の垂直駆動回路 を示す接続図である。
第 1 0図は、 本発明の実施例 3に係るフラットディスプレイ装置の垂直扉区動回 路を示す接続図である。 発明を実施するための最良の形態
以下、 適宜図面を参照しながら本発明の実施例を詳述する。
( 1 ) 実施例 1の構成
第 4図は、 本発明の実施例 1に係るフラットディスプレイ装置を示すプロック 図である。 このフラットディスプレイ装置 2 1は、 有機 E L素子による画素をマ トリックス状に配置してなる画素部 2 2、 この画素部 2 2に水平方向に延長する ように設けられた走査線を介して画素部 2 2に駆動信号を出力する垂直駆動回路 2 3 A、 2 3 B、 この画素部 2 2に垂直方向に延長するように設けられた信号線 を介して各画素の階調を設定する水平駆動回路 2 4がアモルファスシリコンによ る Nチャンネル側の T F Tによりガラス基板 2 5上に一体に作成されるようにな されている。 このフラットディスプレイ装置 2 1は、 垂直駆動回路 2 3 A、 2 3 B、 水平駆動回路 2 4の動作に必要な各種駆動信号、 クロック等をタイミングジ エネレータ （TG) 26により生成してこのガラス基板 25上の垂直駆動回路 2 3A、 23 B、 水平駆動回路 24に供給し、 また各画素の階調を示す階調データ D 1を水平駆動回路 24に供給し、 これにより所望の画像を表示するようになさ れている。
第 5図は、 垂直駆動回路 23 Aを示す接続図である。 垂直駆動回路 23Aは、 タイミングジェネレータ 26から出力される駆動信号 I Nを順次ラッチ回路 3 1 A、 3 1 B、 31A、 ……により画素部 22の垂直方向に転送し、 各ラッチ回路 31A、 3 1 B、 3 1A、 ……の出力信号をそれぞれバッファ回路 32によ り画 素部 22の各走査線に出力する。 なお垂直駆動回路 23 Bにおいては、 この転送 に供するタイミングジェネレータ 26から出力される駆動信号が異なる点を除い て、 垂直駆動回路 23 Aと同一に構成されることにより、 以下においては垂直駆 動回路 23 Bについての説明は省略する。
この垂直駆動回路 23 Aは、 デューティー比がほぼ 50 〔％〕 であるクロ ック CKにより入力信号をラッチするラッチ回路 31 Aと、 このク口ック CKの反転 信号によるクロック CKXにより入力信号をラッチするラッチ回路 31 Bとを交 互に直列接続して形成され、 先頭段のラッチ回路 31 Aにタイミングジエネレー タ 26で生成される駆動信号 I Nが入力される。
ここでクロック CKにより入力信号をラッチするラッチ回路 3 1 Aは、 トラン ジスタ TR 1及ぴ TR 2のゲートをそれぞれク口ック CK及び CKXにより駆動 することにより、 それぞれトランジスタ TR 1及び TR 2により相補的に動作を 切り換えてオンオフ動作するスィツチ回路を形成し、 このスィツチ回路を直列に 接続してスィッチ回路による直列回路が形成される。 先頭段のラッチ回路 3 1 A は、 この直列回路の一端、 クロック CKによりオン動作するトランジスタ T R 1 側に、 タイミングジヱネレータ 26から出力される駆動信号 I Nを入力し、 先頭 段以外のラッチ回路 3 1 Aにおいては、 この一端に、 前段のラッチ回路 3 1 Bの 出力信号が入力される。 またラッチ回路 31 Aは、 この直列回路の他端に、 この 直列回路の接続中点出力に対応して信号レベルが変化する出力信号を入力する。 この実施例においては、 この出力信号に、 後述する第 2のインバータ回路 3 4の 出力信号が適用される。 すなわちラッチ回路 31 Aにおいては、 電源 Vc c 1及ぴアース間に、 トラン ジスタ TR 3及ぴ TR4を直列接続して第 1のインバータ回路 33が形成され、 また同様のトランジスタ TR 5及び TR 6を直列接続して第 2のインパータ回路 34が形成される。 これら第 1及び第 2のインバータ回路 33、 34は、 電源電 圧 V c c 1側のトランジスタ TR4及ぴ TR 6のゲートがそれぞれ基準電圧 V c c 2に接続され、 前段側のインバータ回路 33においては、 アース側トランジス タ TR 3のゲートがトランジスタ TR 1及び TR 2の接続中点に接続され、 また 後段側のインバータ 34においては、 同様に、 アース側トランジスタ TR 5のゲ ートに前段のトランジスタ TR 3及び TR 4によるィンパータ回路 33の出力が 入力されるようになされ、 この第 2のインバータ回路 34の出力がこのラッチ回 路 31 Aの出力 OUTに設定されるようになされている。
これによりラッチ回路 31 Aにおいては、 第 6図及ぴ第 7図に示すように、 所 定のタイミングで信号レベルが立ち上がる入力信号 I N (第 6図 (A) ) を入力 して、 クロック CK及ぴ CKXの立ち上がり及ぴ立ち下がりにより (第 6図 (B ) 及び （C) ) 、 トランジスタ TR 1によるスィッチ回路を介してトランジスタ TR 3、 TR4によるインバータ回路 33、 トランジスタ TR5、 TR6による インバータ回路 34による直列回路に入力信号 I Nを与え、 入力信号 I Nの立ち 上がりに対応して出力信号 OUT (第 6図 （C) ) を立ち上げるようになされて いる。
またこのようにして出力信号 OUTを立ち上げた後において、 クロック CK及 び C K Xがそれぞれ立ち下がり及び立ち上がると、 第 8図に示すように、 1、ラン ジスタ TR 1及び TR 2によるスィツチ回路がそれぞれオフ状態及びオン状態に 切り換わり、 この場合、 このオン状態に切り換わった側に入力される第 2のイン パータ回路 34の出力信号においては、 ゲート容量により トランジスタ TR 1が ォフ状態に切り換わった後も、 Hレベルに保持され、 これによりこの Hレベルに 保持されてなる第 2のインバータ回路 34の出力信号がいち早く トランジスタ T R 2によるスィツチ回路を介してインバータ回路 33、 34による直列回路に入 力され、 これによりクロック CKにより取り込んだ入力信号 I Nの信号レベルが 保持される。 しかしてラッチ回路 3 1 Aにおいては、 入力信号 I Nが立ち下がった後におい ては、 同様にクロック CK及び CKXの立ち上がり及び立ち下がりによりこの入 力信号 I Nの信号レベルが取り込まれて保持されることになる。
これに対してクロック CKXを基準にして動作するラッチ回路 31 Bにおいて は、 トランジスタ TR1及び TR 2によるスィッチ回路をそれぞれ駆動するクロ ックが、 ラッチ回路 31 Aの場合とは逆に、 クロック CKX及ぴ CKに設定され 、 これにより前段のラッチ回路 31 Aのラッチ結果をクロック CKの 1Z2周期 だけ遅延させて出力するようになされている。
これらにより垂直駆動回路 23 Aにおいては、 シフトレジスタ回路を構成し、 順次、 タイミングジェネレータ 26から出力される駆動信号 I Nをクロック CK の 1ノ2周期だけ遅延させて出力するようになされている。
このようにしてインパータ回路 33、 34の直列回路により入力信号 I Nを遅 延させて出力するにつき、 このラッチ回路 31 Aにおいては、 これらイン/ ータ 回路 33、 34の出力において、 出力信号を十分な信号レベルに立ち下げること ができるように、 アース側のトランジスタ TR 3、 TR5が電源 Vc c側のトラ ンジスタ TR4、 TR 6に比して大きな形状により作成されて、 オン抵抗が小さ くなるようになされている。
また電源 V c c側トランジスタ TR 4、 TR 6のしきい値電圧の分、 電源 V c cの電圧に比してィンバータ回路 33、 34の基準電圧 V c c 2が高い電圧に設 定され、 これによりィンバータ回路 33、 34において、 出力を力ットオフしな いようになされている。
これらによりこの実施例において、 トランジスタ TR 1及び TR 2は、 ¾補的 にオン状態に切り換わる 1組のトランジスタによる第 1の直列回路を構成し、 ま たトランジスタ TR 3、 TR4は、 この第 1の直列回路の接続中点を一方のトラ ンジスタのゲ一トに接続する 1組のトランジスタによる第 1のィンバータ回路を 構成するようになされている。 またトランジスタ TR 5、 TR6は、 入力信号 I Nに対して、 遅延して信号レベルが切り換わる入力信号の同相信号を出力する 1 対のトランジスタによる第 2のインバータ回路を構成し、 この実施例では、 第 1 の直列回路の一端に、 入力信号 I Nを入力し、 第 1の直列回路の他端に同相信号 を入力するようになされている。
( 2 ) 実施例 1の動作
以上の構成において、 このフラットディスプレイ装置 2 1では （第 4図） 、 垂 直駆動回路 2 3 A、 2 3 Bから出力される駆動信号により画素部 2 2に設けられ た画素がライン単位で駆動され、 水平駆動回路 2 4から各信号線に出力される駆 動信号により各画素の階調が順次設定され、 これにより所望の画像が表示される 。 フラットディスプレイ装置 2 1では （第 5図） 、 このような垂直駆動回路 2 3 A、 2 3 Bによる画素の駆動が、 タイミングジェネレータ 2 6から出力される駆 動信号 I Nをシフトレジスタにより画素部 2 2の垂直方向に順次転送し、 シフト レジスタの各段の出力信号を画素部 2 2の各走査線にそれぞれ出力して実行され る。 フラットディスプレイ装置 2 1では、 このシフトレジスタがラッチ回路 3 1 A、 3 1 B、 3 1 A、 3 I B……の直列回路により形成される。
このラッチ回路 3 1 Aにおいては、 タイミングジェネレータ 2 6から出力され る駆動信号 I N又は前段のラッチ回路 3 1 Bから出力される駆動信号が、 相補的 にオンオフ動作するトランジスタ T R 1、 T R 2のスィッチ回路による第 1の直 列回路に供給され、 この第 1の直列回路の接続中点出力が、 第 1及び第 2のイン バータ回路 3 3、 3 4を介して次段に出力される。 このラッチ回路 3 1 Aにおい ては、 この第 1の直列回路のトランジスタ T R 1を介して入力信号 I Nが入力さ れ、 これによりラツチ回路 3 1 Aの出力 O U Tにおいては、 このトランジスタ T R 1をオンオフ制御するクロック C Kの立ち上がりにより、 インバータ 3 3、 3 4の動作時間だけ遅延して入力信号 I Nの信号レベルに設定され、 これにより入 力信号 I Nの信号レベルがクロック C Kを基準にして取得される。
またこのク口ック C Kが立ち下がると、 このク口ック C Kの反転信号であるク ロック C K Xにより トランジスタ T R 2がオン状態に切り換わり、 インバータ回 路 3 3、 3 4の動作時間だけ遅延してなる出力信号 O U Tがこのトランジスタ T R 2を介して第 1の直列回路に入力され、 これによりクロック C Kの立ち上がり により設定された出力信号 O U Tの信号レベルが維持される。
これによりこのラッチ回路 3 1 Aにおいては、 Nチャンネル型のトランジスタ T R 1〜T R 6により入力信号 I Nをラッチして出力することができる。 シフトレジスタ回路においては、 このようなク口ック C Kにより入力信号をラ ツチするラッチ回路 3 1 Aと、 このラツチ回路 3 1 Aに対してクロック C K及び C K Xを入れ換えて、 ク口ック C Kの反転信号であるクロック C K Xにより入力 信号をラッチするラッチ回路 3 1 Bとが交互に直列接続して形成され、 これによ りクロック C Kの 1 / 2周期によりタイミングジェネレータ 2 6から出力される 駆動信号を順次転送し、 これらによりこのシフトレジスタ回路においても、 全て のトランジスタを Nチヤンネル型により形成して駆動信号を生成することができ る。
これによりこのフラットディスプレイ装置 2 1、 このフラットディスプレイ装 置 2 1に係る駆動回路である垂直駆動回路を、 アモルファスシリコンによる T F Tにより形成し得、 駆動回路と画素部とを一体にガラス基板上に形成して簡易な 工程によりフラットディスプレイ装置を作成することができる。
( 3 ) 実施例 1の効果
以上の構成によれば、 相補的に動作を切り換える 1組のトランジスタによるス イッチ回路により直列回路を形成すると共に、 この直列回路の接続中点出力をィ ンバータ回路に出力し、 この直列回路の一端に入力信号を入力すると共に、 この 直列回路の接続中点出力に対応するインバータ回路による出力信号を他端に供給 することにより、 単チャンネルのトランジスタのみで動作するラッチ回路、 この ラッチ回路によるシフトレジスタ回路、 表示装置の駆動回路、 表示装置を得るこ とができる。
また直列回路の接続中点出力を入力する第 1のィンバータ回路に対して、 この 第 1のインバータ回路の出力信号を一方のトランジスタのグートに入力する第 2 のィンバータ回路を設け、 この第 2のィンバータ回路の出力信号を直列回路の他 端に入力することにより、 入力信号に対して遅延してなる信号を簡易な構成によ り作成することができる。
( 4 ) 実施例 2
第 9図は、 本発明の実施例 2に係るフラットディスプレイ装置の垂直駆動回路 を示す接続図である。 この垂直駆動回路 4 O A、 4 O Bにおいては、 実施例 1に ついて上述したラッチ回路 3 1 A、 3 I Bに代えて、 ラッチ回路 4 1 A、 4 I B が適用される。 なおこの実施例においては、 このラッチ回路 41A、 4 I Bの構 成が異なる点を除いて、 実施例 1について上述したフラットディスプレイ装置 2 1と同一に構成されることにより、 以下においては、 重複した説明は省略する。 ここで実施例 1について上述したラッチ回路 31A、 3 I Bにおいては、 十分 なダイナミックレンジによる出力信号 OUTを確保するためには、 各インバータ 回路 33、 34のアース側トランジスタ TR 3、 TR 5を大型に作成してオン抵 抗を十分に小さくする必要がある。 またこのアース側トランジスタ TR 3、 TR 5のオン動作により電源 V c cからアースに向かって電流が流れることにより、 消費電力が大きくなる。 また第 6図 （E) に示すように、 出力信号 OUTの立ち 上がり、 立ち下がりが鈍ってしまう欠点もある。 この実施例においては、 これら 実施例 1に係る欠点を解消する。
すなわちこの実施例において、 ラッチ回路 41Aは、 実施例 1に係るラッチ回 路 31 Aと同様に、 入力信号 I N又は前段の出力信号を一端に入力し、 第 2のィ ンバータ回路 34の出力信号を他端に入力するトランジスタ TR 1、 TR2によ る第 1の直列回路が設けられ、 またこの直列回路の接続中点出力を入力するトラ ンジスタ TR3、 TR4によるインバータ回路 33、 このインバータ回路 33の 出力信号を入力するトランジスタ TR 5、 TR 6による第 2のインパータ回路 3 4が設けられる。
ラッチ回路 41 Aは、 これら第 1の直列回路、 第 1のインバータ回路 33、 第 2のインバータ回路 34による第 1の系統に対して、 これら第 1の直列回路、 第 1のインバータ回路 33、 第 2のインバータ回路 34に対応する第 1の直列回路 、 第 1のインバータ回路 33 A、 第 2のインバータ回路 34 Aによる第 2の系統 が設けられる。
ここで第 2の系統においては、 第 1の系統と同様に、 クロック CK、 CKXに より相補的にオンオフ動作して動作を切り換えるトランジスタ TR 7、 TR8に よるスィツチ回路により第 1の直列回路が形成され、 第 1のインバータ回路 33 Aにおいては、 トランジスタ TR 9、 TR 10を直列に接続して、 トランジスタ TR 7、 TR 8による直列回路の接続中点出力をアース側トランジスタ TR 9の ゲートに入力するようになされている。 また第 2のインバータ回路 34Aにおい ては、 トランジスタ TR 9、 TR 10を直列に接続して、 第 1のインバータ回路 33 Aの出力信号をアース側トランジスタ TR 1 1のゲートに入力し、 さらにこ の第 2のインバータ回路 34 Aの出力信号がトランジスタ TR 7、 TR8による 直列回路の他端に帰還されるようになされている。
第 2の系統においては、 このように第 1の系統に対応するように形成されて、 トランジスタ TR 7、 TR 8による直列回路のクロック CK側の一端に、 第 1の 系統に入力される入力信号 I Nに対して、 極性を反転してなる入力信号 I NXが 入力され、 これにより第 1の系統に対応する各部で、 第 1の系統とは逆極性の信 号を生成するようになされている。
ラッチ回路 41Aは、 この逆極性の信号により第 1の系統における第 1及び第 2のインバータ回路 33、 34の電源側トランジスタ TR 4、 TR 6をオンオフ 制御し、 これによりこれらインパータ回路 33、 34において、 それぞれ電源側 トランジスタ TR 4、 TR 6とアース側トランジスタ TR 3、 TR 5とを相補的 にオンオフ動作させ、 これによりこれらインパータ回路 33、 34の出力信号に おける立ち上がり、 立ち下がりの鈍りを防止すると共に消費電力を低減し、 さら にはィンバータ回路 33、 34のトランジスタ TR 3〜TR 6を小型に形成して も十分なダイナミックレンジにより出力信号 O U Tを出力できるようになされて いる。
またラッチ回路 41Aは、 第 2の系統における第 1及び第 2のインバータ回路 33 A、 34 Aについても、 同様に、 第 1の系統における逆極性の信号により電 源側トランジスタ TR 1 0、 TR 12をオンオフ制御し、 これによりこれらイン バータ回路 33 A、 34 Aにおいても、 'それぞれ電源側トランジスタ TR 10、 TR 1 2とアース側トランジスタ TR 9、 TR 1 1とを相補的にオンオフ動作さ せ、 これによりこれらインパータ回路 33 A、 34 Aの出力信号における立ち上 がり、 立ち下がりの鈍りを防止すると共に消費電力を低減し、 さらにはインバー タ回路 33 A、 34 Aのトランジスタ TR 9〜TR 1 2を小型に形成しても十分 なダイナミックレンジにより出力信号を出力できるようになされている。
すなわちラッチ回路 41 Aにおいて、 第 1の系統に係る第 1のインパータ回路 33においては、 電源側トランジスタ TR 4のゲートに、 第 2の系統のトランジ スタ TR 7、 TR 8の接続中点出力が入力され、 またこの第 1の系統に係る第 2 のインバータ回路 34においては、 電源側トランジスタ TR6のゲートに、 第 2 の系統の第 1のインバータ回路 34 Aの出力信号が入力される。 また同様に、 第 2の系統に係る第 1のインバータ回路 33 Aにおいては、 電源側トランジスタ T R 1 0のゲートに、 第 1の系統のトランジスタ TR 1、 TR 2の接続中点出力が 入力され、 またこの第 2の系統に係る第 2のィンパータ回路 34 Aにおいては、 電源側トランジスタ TR 1 2のゲートに、 第 1の系統の第 1のインバータ回路 3 4の出力信号が入力される。
これらによりこのラッチ回路 41 Aにおいては、 各トランジスタ TR 1〜TR 1 2が、 ほぼ同一の大きさにより小型に形成されるようになされている。 なお入 力信号 I Nの反転信号 I NXは、 タイミングジェネレータ 26により生成される ようになされている。
またラッチ回路 41 Aは、 これら第 1及ぴ第 2の系統による出力信号を次段の ラッチ回路 41 Bに出力し、 この次段のラッチ回路 41 Bにおいては、 クロック CKにより入力信号をラッチするラッチ回路 4 1 Aに対して、 ク口ック CK及び CKXが入れ換えられて形成されるようになされている。
これらによりこの実施例においては、 これらラッチ回路 41 A、 41 B、 4 1 A、 ……により順次クロック CKの 1 2周期づっ駆動信号 I Nを遅延させて転 送し、 各走査線にバッファ回路 32を介してこの駆動信号を出力するようになさ れている。
第 9図の構成によれば、 第 1の系統に対応する第 2の系統を形成して第 1の系 銃と第 2の系統とで逆極性の信号を生成し、 この逆極性の信号により第 1及び第 2の系統におけるィンバータ回路の電源側トランジスタをオンオフ制御すること により、 消費電力を低減して出力信号の遷移を改善し、 小型のトランジスタによ り形成して、 実施例 1と同様の効果を得ることができる。
(5) 実施例 3
第 1 0図は、 本発明の実施例 3に係るフラットディスプレイ装置の垂直駆動回 路を示す接続図である。 この垂直駆動回路 50 A、 5 O Bにおいては、 実施例 1 について上述したラッチ回路 3 1 A、 3 I Bに代えて、 ラッチ回路 5 1 A、 51 Bが適用される。 なおこの実施例においては、 このラッチ回路 51A、 5 I Bに 係る構成が異なる点を除いて、 実施例 1について上述したフラットディスプレイ 装置 21と同一に構成されることにより、 以下においては、 重複した説明は省略 する。
ここでこのラッチ回路 5 1 Aは、 実施例 1に係るラッチ回路 31 Aと同様に、 入力信号 I N又は前段の出力信号を一端に入力するトランジスタ TR 1、 TR 2 による第 1の直列回路が設けられ、 この第 1の直列回路の接続中点出力を入力す るトランジスタ TR 3、 TR 4によるインバータ回路 33が設けられる。
さらにラッチ回路 51 Aは、 第 1の直列回路と同様に、 クロック CK：、 CKX によりオンオフ動作して相補的に動作を切り換えるトランジスタ TR 5、 TR6 のスィツチ回路により第 2の直列回路が形成され、 この第 2の直列回路のク口ッ ク CK側端に、 入力信号 I Nの反転信号 I NX又は前段の出力信号 OUTの反転 信号が入力される。 またトランジスタ TR 7、 TR 8によりインバータ回路 33 Bが形成され、 このィンバータ回路 33 Bのアース側トランジスタ TR 7に第 2 の直列回路による接続中点出力が入力されるようになされている。
これによりラッチ回路 5 1 Aは、 トランジスタ TR 1、 TR2による第 1の直 列回路、 インバータ回路 33による系統に対して、 トランジスタ TR 5、 TR 6 による第 2の直列回路、 インバータ 33 Bにより、 逆極性の対応する信号を生成 するようになされている。 また第 1の直列回路の接続中点出力に対応する出力信 号を第 2の直列回路に係るインパータ回路 33 Bにより生成し、 第 2の直列回路 の接続中点出力に対応する出力信号を第 1の直列回路に係るインバータ回路 33 により生成するようになされている。
これらによりラツチ回路 5 1 Aは、 ィンバータ回路 33 Bの出力信号を第 1の 直列回路の他端に入力し、 またインバータ回路 33の出力信号を第 2の直列回路 の他端に入力する。 またインバータ回路 33の電源側トランジスタ TR 4に第 2 の直列回路の接続中点出力を入力し、 インバータ回路 33 Bの電源側トランジス タ TR 8に第 1の直列回路の接続中点出力を入力するようになされている。 また これらインバータ回路 33、 33 Bの出力信号を次段に出力するようになされて いる。 またクロック C K Xに係るラッチ回路 5 1 Bにおいては、 クロック 、 C K Xが入れ換えられて、 このクロック C Kに係るラッチ回路 5 1 Aと同一に構成さ れる。 また垂直駆動回路 5 0 A、 5 0 Bは、 このラッチ回路 5 1 A、 5 I Bの構 成に対応して、 各バッファ回路 3 2への入力が、 クロック C Kによるラッチ回路 5 1 Aとクロック C K Xによるラッチ回路 5 1 Bとで、 切り換えられるようにな されている。
この実施例においては、 ラッチ回路の構成を簡略化して実施例 2と同様の効果 を得ることができる。
( 6 ) 他の実施例
なお上述の実施例においては、 入力信号に対して同相の出力信号を出力するこ とを目的に垂直駆動回路であるシフトレジスタを形成する場合について述べたが 、 本発明はこれに限らず、 例えばバッファ回路をインバータ回路により構成して 入力信号に対して逆相により出力信号を出力するようにしてもよい。 なおこの場 合、 実施例 1の構成においては、 第 1のインパータ回路 3 3の出力信号をバッフ ァ回路に出力するようにして構成し得、 また実施例 2の構成においては、 第 2の 系統側の出力信号をバッファ回路に出力するようにして構成し得、 さらに実施例 3の構成においては、 ラッチ回路 5 1 A及び 5 1 Bにおいて、 それぞれインバー タ回路 3 3、 3 3 B側の出力信号をバッファ回路に出力するようにして構成する ことができる。 しかしてこの場合、 各実施例の構成においては、 クロック C Kに より入力信号 I Nを取得して反転信号を出力するクロックドインバータ回路の直 列接続によりシフトレジスタ回路を構成することになる。
また上述の実施例においては、 タイミングジェネレータから出力される駆動信 号と同極性により各走査線を駆動する場合について述べたが、 本発明はこれに限 らず、 逆極性により駆動する場合にも広く適用することができる。
また上述の実施例においては、 インバータ回路において、 前段の出力をアース 側のトランジスタに入力する場合について述べたが、 本発明はこれに限らず、 こ れとは逆に電源側のトランジスタに入力するようにしてもよい。
また上述の実施例においては、 Nチャンネル型のトランジスタによりラッチ回 路、 クロックドインバータ回路を構成する場合について述べたが、 本発明はこれ に限らず、 Pチャンネル型により作成する場合等、 同一の極性のトランジスタに よりラッチ回路、 クロックドインバータ回路を構成する場合に広く適用すること ができる。 なおこの場合、 アモルファス工程により作成困難となる場合もあるが 、 同一の極性のトランジスタにより作成できることにより、 その分、 工程を簡略 化することができる。
また上述の実施例においては、 ガラス基板上に画素部と一体に駆動回路を作成 する場合について述べたが、 本発明はこれに限らず、 別工程により作成する場合 、 さらには単結晶シリコン、 ポリシリコンにより作成する場合にも広く適用する ことができる。 なおこの場合、 同一の極性のトランジスタにより作成できること により、 その分、 工程を簡略化することができる。
また上述の実施例においては、 本発明に係るラッチ回路、 クロックドインバー タ回路をフラットディスプレイ装置の駆動回路に適用する場合について述べたが 、 本発明はこれに限らず、 種々の駆動回路、 論理回路に広く適用することができ る。
また上述の実施例においては、 本発明を有機 E L素子によるフラットディスプ レイ装置に適用した場合について述べたが、 本発明はこれに限らず、 液晶表示装 置等、 種々のディスプレイ装置に広く適用することができる。 産業上の利用可能性
本発明は、 例えば有機 E L素子によるフラットディスプレイ装置に適用するこ とができる。

Claims

請求の範囲
1 . 全てのトランジスタが同一チャンネルのトランジスタであるクロック ドイン バータ回路であって、
クロックにより相補的に動作を切り換える 1組のトランジスタを直列に接続し て、 一端に入力信号を入力する第 1の直列回路と、
前記第 1の直列回路の接続中点を一方のトランジスタのゲートに接続する 1組 のトランジスタによる第 1のインバータ回路と、
前記第 1の直列回路の接続中点出力に対応して信号レベルが変化する出力信号 を前記第 1の直列回路の他端に入力する 1組のトランジスタによる第 2のインバ ータ回路と
を備えることを特徴とするクロックドィンバータ回路。
2 . 全てのトランジスタが同一チヤンネルのトランジスタであるラッチ回路であ つて、
ク口ックにより相補的に動作を切り換える 1組のトランジスタを直列に接続し て、 一端に入力信号を入力する第 1の直列回路と、
前記第 1の直列回路の接続中点を一方の小ランジスタのゲートに接続する 1組 のトランジスタによる第 1のインバータ回路と、
前記第 1の直列回路の接続中点出力に対応して信号レベルが変化する出力信号 を前記第 1の直列回路の他端に入力する 1組のトランジスタによる第 2のインバ ータ回路と
を備えることを特徴とするラツチ回路。
3 . 前記第 2のインバータ回路が、
前記第 1のインバータ回路の出力信号を一方のトランジスタのゲートに入力す るインバータ回路である
ことを特徴とする請求の範囲第 2項に記載のラッチ回路。
4 . 前記第 1の直列回路、 前記第 1のインバータ回路、 前記第 2のインパータ回 路による第 1の系統に対して、 前記第 1の系統による前記第 1の直列回路、 前記 第 1のィンバータ回路、 前記第 2のィンバータ回路に対応する第 1の直列回路、 第 1のインバータ回路、 第 2のインバータ回路を有する第 2の系統を有し、 前記第 2の系統は、
前記第 1の直列回路の一端に、 前記入力信号の反転信号を入力し、 前記第 1の 直列回路の他端に、 前記第 2の系統の前記第 2のィンパータ回路の出力を入力し 前記第 1のインバータ回路の他方のトランジスタのゲートに、 前記第 1の系統 の前記第 1の直列回路の接続中点を接続し、
前記第 2のインバータ回路の他方のトランジスタのゲートに、 前記第 1の系統 の前記第 1のィンバータ回路の出力を入力し、
前記第 1の系統は、
前記第 1のインバータ回路の他方のトランジスタのゲートに、 前記第 2の系統 の前記第 1の直列回路の接続中点を接続し、
前記第 2のインバータ回路の他方のトランジスタのゲートに、 前記第 2の系統 の前記第 1のインバータ回路の出力を入力する
ことを特徴とする請求の範囲第 3項に記載のラッチ回路。
5 . 前記第 1の直列回路の 1組のトランジスタと連動して相補的に動作を切り換 える 1組のトランジスタによる第 2の直列回路を有し、
前記第 2の直列回路は、
前記第 1の直列回路の前記一端に対応する側に、 前記入力信号の反転信号を入 力し、 前記第 1の直列回路の前記他端に対応する側に、 前記第 1のィンバータ回 路の出力を入力し、
前記第 1のインバータ回路は、
他方のトランジスタのゲートを前記第 2の直列回路における前記 1組のトラン ジスタの接続中点に接続し、
前記第 2のインバータ回路は、 前記第 2の直列回路の接続中点を一方のトランジスタのゲートに接続し、 他方 のトランジスタのゲートを前記第 1の直列回路における前記 1組の
の接続中点に接続する
ことを特徴とする請求の範囲第 2項に記載のラッチ回路。
6 . ラッチ回路により順次駆動信号を転送するシフトレジスタ回路において、 前記ラッチ回路は、
全ての 1、ランジスタが同一チヤンネルのトランジスタにより形成され、 クロックにより相補的に動作を切り換える 1組のトランジスタを直列に接続し て、 一端に入力信号を入力する第 1の直列回路と、
前記第 1の直列回路の接続中点を一方のトランジスタのゲートに接続する 1組 のトランジスタによる第 1のインバータ回路と、
前記第 1の直列回路の接続中点出力に対応して信号レベルが変化する出力信号 を前記第 1の直列回路の他端に入力する 1組のトランジスタによる第 2のインバ ータ回路とを有する
ことを特徴とするシフトレジスタ回路。 ·
7 . マトリックス状に画素を配置してなる表示装置の駆動回路において、
ラッチ回路によるシフトレジスタ回路により順次駆動信号を転送して前記画素 の駆動信号を生成し、
前記ラッチ回路は、
全てのトランジスタが同一チャンネルのトランジスタにより形成され、 クロックにより相捕的に動作を切り換える 1組のトランジスタを直列に接続し て、 一端に入力信号を入力する第 1の直列回路と、
前記第 1の直列回路の接続中点を一方のトランジスタのゲートに接続する 1組 のトランジスタによる第 1のインバータ回路と、
前記第 1の直列回路の接続中点出力に対応して信号レベルが変化する出力信号 を前記第 1の直列回路の他端に入力する 1組のトランジスタによる第 2のインバ ータ回路とを有する ことを特徴とする表示装置の駆動回路。
8 . マトリックス状に画素を配置してなる表示装置において、
ラッチ回路によるシフトレジスタ回路により駆動信号を順次転送して前記画素 の駆動信号を生成し、
前記ラッチ回路は、
全てのトランジスタが同一チャンネルのトランジスタにより形成され、 ク口ックにより相補的に動作を切り換える 1組のトランジスタを直列に接続し て、 一端に入力信号を入力する第 1の直列回路と、
前記第 1の直列回路の接続中点を一方のトランジスタのゲートに接続する 1組 のトランジスタによる第 1のインパータ回路と、
前記第 1の直列回路の接続中点出力に対応して信号レベルが変化する出力信号 を前記第 1の直列回路の他端に入力する 1組のトランジスタによる第 2のインバ ータ回路とを有する
ことを特徴とする表示装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100624115B1 (ko) * 2005-08-16 2006-09-15 삼성에스디아이 주식회사 유기전계발광장치의 발광제어 구동장치
GB2459451A (en) * 2008-04-22 2009-10-28 Sharp Kk A scan pulse shift register for an active matrix display
GB2459661A (en) * 2008-04-29 2009-11-04 Sharp Kk A low power NMOS latch for an LCD scan pulse shift register
KR20180094132A (ko) 2009-09-24 2018-08-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 상기 구동 회로를 포함하는 표시 장치, 및 상기 표시 장치를 포함하는 전자 기기
JP5791281B2 (ja) * 2010-02-18 2015-10-07 キヤノン株式会社 放射線検出装置及び放射線検出システム
JP2012239046A (ja) 2011-05-12 2012-12-06 Japan Display East Co Ltd ラッチ回路およびラッチ回路を用いた表示装置
JP2013084333A (ja) 2011-09-28 2013-05-09 Semiconductor Energy Lab Co Ltd シフトレジスタ回路
JP5856799B2 (ja) 2011-10-17 2016-02-10 ピクストロニクス，インコーポレイテッド ラッチ回路および表示装置
JP2013134275A (ja) 2011-12-26 2013-07-08 Japan Display East Co Ltd 表示装置およびその駆動方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002149133A (ja) * 2000-11-13 2002-05-24 Seiko Epson Corp 電気光学装置の駆動回路及び駆動方法
JP2002352593A (ja) * 2001-05-21 2002-12-06 Seiko Epson Corp シフトレジスタ、電気光学パネル、その駆動回路および駆動方法、および電子機器
JP2003058133A (ja) * 2001-06-06 2003-02-28 Semiconductor Energy Lab Co Ltd 画像表示装置およびその駆動方法
JP2003058097A (ja) * 2001-08-10 2003-02-28 Semiconductor Energy Lab Co Ltd 表示装置および表示装置の駆動回路
JP2003167543A (ja) * 2001-11-30 2003-06-13 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54161288A (en) 1978-06-12 1979-12-20 Hitachi Ltd Semiconductor device
JPS61206308A (ja) 1985-03-11 1986-09-12 Seiko Instr & Electronics Ltd 電圧制御発振器
JP3120492B2 (ja) * 1991-10-09 2000-12-25 日本電気株式会社 半導体集積回路
JPH05265411A (ja) 1991-12-27 1993-10-15 Sony Corp 液晶表示装置及び液晶表示装置の駆動方法
JPH05241201A (ja) 1992-03-02 1993-09-21 Sony Corp 垂直駆動回路
JPH05259834A (ja) 1992-03-12 1993-10-08 Nec Corp フリップフロップ回路
JPH09200000A (ja) 1996-01-23 1997-07-31 Nec Eng Ltd Ｄ型フリップフロップ
JPH09223948A (ja) 1996-02-15 1997-08-26 Sharp Corp シフトレジスタ回路および画像表示装置
TW388807B (en) 1998-10-21 2000-05-01 Via Tech Inc Low voltage and low jitter voltage controlled oscillator
TWI245950B (en) * 1999-03-19 2005-12-21 Sharp Kk Liquid crystal display apparatus
US6462596B1 (en) * 2000-06-23 2002-10-08 International Business Machines Corporation Reduced-transistor, double-edged-triggered, static flip flop
SG103872A1 (en) * 2001-07-16 2004-05-26 Semiconductor Energy Lab Shift register and method of driving the same
JP3758545B2 (ja) * 2001-10-03 2006-03-22 日本電気株式会社 サンプリングレベル変換回路と２相及び多相展開回路並びに表示装置
KR100797522B1 (ko) * 2002-09-05 2008-01-24 삼성전자주식회사 쉬프트 레지스터와 이를 구비하는 액정 표시 장치
JP4679812B2 (ja) * 2002-11-07 2011-05-11 シャープ株式会社 走査方向制御回路および表示装置
US7332936B2 (en) * 2004-12-03 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, electronic apparatus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002149133A (ja) * 2000-11-13 2002-05-24 Seiko Epson Corp 電気光学装置の駆動回路及び駆動方法
JP2002352593A (ja) * 2001-05-21 2002-12-06 Seiko Epson Corp シフトレジスタ、電気光学パネル、その駆動回路および駆動方法、および電子機器
JP2003058133A (ja) * 2001-06-06 2003-02-28 Semiconductor Energy Lab Co Ltd 画像表示装置およびその駆動方法
JP2003058097A (ja) * 2001-08-10 2003-02-28 Semiconductor Energy Lab Co Ltd 表示装置および表示装置の駆動回路
JP2003167543A (ja) * 2001-11-30 2003-06-13 Semiconductor Energy Lab Co Ltd 半導体装置

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