WO2005034511A1 - 光検出装置 - Google Patents

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WO2005034511A1
WO2005034511A1 PCT/JP2004/014091 JP2004014091W WO2005034511A1 WO 2005034511 A1 WO2005034511 A1 WO 2005034511A1 JP 2004014091 W JP2004014091 W JP 2004014091W WO 2005034511 A1 WO2005034511 A1 WO 2005034511A1
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voltage value
output
unit
pixel
terminal
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Application number
PCT/JP2004/014091
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English (en)
French (fr)
Inventor
Seiichiro Mizuno
Yukinobu Sugiyama
Original Assignee
Hamamatsu Photonics K.K.
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Publication date
Application filed by Hamamatsu Photonics K.K. filed Critical Hamamatsu Photonics K.K.
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Priority to US10/574,104 priority patent/US7800667B2/en
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to a photodetector having an active pixel type pixel section including a photodiode.
  • the active pixel type photodetector has an active pixel type pixel unit that includes a photodiode that generates an amount of electric charge according to the intensity of incident light. This charge-to-voltage conversion is performed through a source follower circuit that also has transistor power, and photodetection can be performed with high sensitivity and low noise.
  • the output voltage value V has an upper limit of about several volts due to limitations of a usable power supply voltage range and circuit systems. For this reason, there is also an upper limit on the amount Q of charge that can be stored in the parasitic capacitance portion.
  • Patent document 1 JP-A-11-274454
  • the inventors have studied the conventional photodetector in detail and found the following problem.
  • the conventional photodetector can perform photodetection with high sensitivity, there is a problem that the dynamic range of photodetection is narrow due to the restriction of the saturation charge amount.o
  • the present invention has been made to solve the above-described problems, and provides a photodetector having a structure capable of performing photodetection with high sensitivity and a wide dynamic range. It is an object.
  • the photodetector includes: (1) a photodiode that generates an amount of charge according to the intensity of incident light; and a photodiode that generates an amount of charge in accordance with the amount of charge stored in a parasitic capacitance portion formed at a gate terminal.
  • Amplifying transistor that outputs the voltage value
  • a transfer transistor that transfers the charge generated by the photodiode to the gate terminal of the amplifying transistor
  • a discharging transistor that initializes the charge of the parasitic capacitance
  • an amplifying transistor A pixel section including a selection transistor for selectively outputting an output voltage value;
  • a first pixel data reading unit that reads a voltage value output from the selection transistor in the pixel unit and outputs a first voltage value corresponding to the voltage value; and (3) a discharge transistor connected to the pixel unit.
  • the input terminal is connected to the third terminal of the connection switching unit, and the capacitance value is larger than the capacitance value of the parasitic capacitance unit.
  • the second pixel data that includes a capacitive element having a capacitance, stores the charge flowing into the input terminal from the third terminal of the connection switching unit in the capacitive element, and outputs a second voltage value corresponding to the amount of the accumulated charge.
  • a reading unit that includes a capacitive element having a capacitance, stores the charge flowing into the input terminal from the third terminal of the connection switching unit in the capacitive element, and outputs a second voltage value corresponding to the amount of the accumulated charge.
  • the pixel output is output via the amplifying transistor and the selection transistor.
  • the data is read by the data reading unit.
  • a first voltage value corresponding to the read voltage value is output to the first pixel data reading unit.
  • This first voltage value is a result of detecting the incident light intensity with high sensitivity when the parasitic capacitance portion of the pixel portion is not saturated, that is, when the intensity of the light incident on the pixel portion is relatively small. Is represented with high precision.
  • the charge generated by the photodiode included in the pixel portion is output to the pixel portion via a discharging transistor, and is input to the second pixel data reading portion via connection switching means.
  • the inflowing charge is accumulated in the capacitive element, and a second voltage value corresponding to the amount of the accumulated charge is output.
  • the capacitance value of the capacitance element included in the second pixel data reading unit is larger than the capacitance value of the parasitic capacitance unit included in the pixel unit. From this, this second voltage value was detected when the parasitic capacitance portion of the pixel portion was saturated, that is, when the intensity of the light incident on the pixel portion was relatively large. Express results with high precision.
  • the capacitance value of the capacitance element included in the second pixel data readout unit is 2 K times (where ⁇ is an integer of 1 or more) of the capacitance value of the parasitic capacitance unit. .
  • the second voltage value to which the second pixel data reading section power is also output is equal to the first voltage value output from the first pixel data reading section. It can be 2 ⁇ times. Then, for example, it is determined whether or not the parasitic capacitance portion of the pixel portion is saturated, selection of any one of the first voltage value and the second voltage value, and selection of the first voltage value and the second voltage value. Post-processing such as AZD conversion of both or any one becomes easy.
  • the photodiode included in the pixel portion has the second semiconductor region of the second conductivity type on the first semiconductor region of the first conductivity type, and the second semiconductor region A third semiconductor region of the first conductivity type is formed thereon, and the first semiconductor region and the second semiconductor region form a ⁇ junction, and the second semiconductor region and the third semiconductor region form a ⁇ junction. It is preferable that As described above, when the photodiode is a buried type, light detection with higher sensitivity can be performed.
  • One of the first conductivity type and the second conductivity type is ⁇ type. Means P-type.
  • the pixel portion further includes a blocking transistor provided between the photodiode and the transfer transistor and used in a saturation region. Also in this case, light detection with higher sensitivity can be performed.
  • the second pixel data readout unit may have one capacitance element for all of the two-dimensionally arranged pixel parts, but has one capacitance element for each column. Is preferred. In the latter case, the charges generated in the photodiodes included in each pixel unit in one row are simultaneously output through the discharge transistors of the pixel unit, and are output through the connection switching means to the second pixel data readout unit. , And stored in a corresponding capacitive element provided for each column. Therefore, high-speed imaging can be performed.
  • the second pixel data readout unit processes the output charge from the pixel unit in the row. It is suitable. Alternatively, it is preferable that the second pixel data readout unit processes the output charges of the pixel units in the other rows while the first pixel data readout unit processes the output voltage value from the pixel units in a certain row. is there. As described above, when the first pixel data readout unit and the second pixel data readout unit operate in parallel, imaging can be performed without lowering the frame rate.
  • the photodetector inputs a first voltage value from which a first pixel data readout unit output is also output, performs AZD conversion, and outputs a first digital value according to the first voltage value.
  • the second pixel data readout unit preferably further includes an AZD conversion unit that inputs the output second voltage value, performs AZD conversion, and outputs a second digital value according to the second voltage value.
  • the first digital value and the second digital value output from the AZD converter are input, and any one of the first voltage value, the second voltage value, the first digital value, and the second digital value is set as the reference value. It is preferable to further include a selection output unit that selects and outputs one of the first digital value and the second digital value based on a result of comparing the magnitudes of the first and second digital values.
  • the first voltage value output from the first pixel data readout unit is AZD-converted by the AZD conversion unit, and a first digital value corresponding to the first voltage value is output.
  • the second voltage value output by the two-pixel data readout unit The output voltage is subjected to SAZD conversion, and a second digital value corresponding to the second voltage value is output. Then, based on the result of comparing the reference value with any one of the first voltage value, the second voltage value, the first digital value, and the second digital value, the first digital value and the second digital value are output by the selection output unit. One of the two digital values is selected and output.
  • the photodetector according to the present invention may include a first voltage value output from the first pixel data readout unit and a second voltage value output from the second pixel data readout unit.
  • the apparatus further includes a selection output unit that selects and outputs one of the first voltage value and the second voltage value based on a result of comparing the magnitude of any one of the voltage value and the second voltage value with the reference value. Is preferred. Further, it is preferable to further include an AZD conversion unit that inputs the voltage value output from the selection output unit, performs AZD conversion, and outputs a digital value corresponding to the voltage value.
  • the selection output unit determines the first voltage value and the second voltage value based on the result of comparing one of the first voltage value and the second voltage value with the reference value. One of them is selected and output. Then, the voltage value output from the selection output unit is AZD-converted by the AZD conversion unit, and a digital value corresponding to this voltage value is output.
  • the second pixel data readout unit further includes a logarithmic compression circuit provided in parallel with the capacitor, and the second pixel data readout unit flows into the input terminal from the third terminal of the connection switching unit. It is preferable that the input electric charge be input to a logarithmic compression circuit, and a third voltage value corresponding to the logarithmic value of the inflow amount of the input electric charge be output.
  • the second pixel data readout unit does not only output the second voltage value corresponding to the amount of charge generated in the photodiode included in the pixel unit, but also controls the amount of inflow of the charge.
  • a third voltage value according to the numerical value is output from the logarithmic compression circuit. Therefore, based on the first voltage value output from the first pixel data readout unit and the second voltage value and the third voltage value output from the second pixel data readout unit, light with high sensitivity and a wider dynamic range is obtained. Can be detected.
  • the first voltage value output from the first pixel data readout unit is input and subjected to AZD conversion. 1 While outputting the first digital value corresponding to the voltage value, inputting the second voltage value and the third voltage value output from the second pixel data readout unit and performing AZD conversion, 2nd digital value And an AZD conversion unit that outputs a third digital value corresponding to the third voltage value. Also, the first digital value, the second digital value, and the third digital value output from the AZD conversion unit are input, and the first voltage value, the second voltage value, the third voltage value, the first digital value, and the second digital value are input.
  • any one of the first digital value, the second digital value, and the third digital value based on a result of comparing the magnitude of the reference value with any one of the first digital value and the third digital value. It is preferable to further include a selection output unit for outputting.
  • the first voltage value output from the first pixel data reading unit and the second voltage value and the third voltage value output from the second pixel data reading unit are input, and the first voltage value (2) Select one of the first, second, and third voltage values based on the result of comparing the magnitude of any one of the voltage value and the third voltage value with the reference value. It is preferable to further include a selection output unit that outputs the data. Further, it is preferable to further include an AZD conversion unit that inputs a voltage value output from the selection output unit, performs AZD conversion, and outputs a digital value corresponding to the voltage value.
  • FIG. 1 is a diagram showing a schematic configuration of a first embodiment of a photodetector according to the present invention.
  • FIG. 2 is a diagram illustrating a configuration of a light detection unit in the light detection device according to the first embodiment.
  • FIG. 3 is a diagram illustrating a configuration of a first pixel data reading unit in the photodetector according to the first embodiment.
  • FIG. 4 is a circuit diagram of each of a pixel unit P, a voltage holding unit H, and switches m and n n in the photodetector according to the first embodiment.
  • FIG. 5 is a diagram showing a configuration of a second pixel data reading unit in the photodetector according to the first embodiment.
  • FIG. 6 is a circuit diagram of each of a pixel unit P, an integrating circuit 31, and a switch m, n n switch sw in the photodetector according to the first embodiment.
  • FIG. 7 is a diagram illustrating a configuration example of a data output unit in the photodetector according to the first embodiment.
  • FIG. 8 is a diagram showing another configuration example of the data output unit in the photodetector according to the first embodiment.
  • FIG. 9 is a diagram showing a cross-sectional structure of a pixel unit P in the photodetector according to the first example, where m, n
  • FIG. 10 is a circuit m, n showing another configuration of the pixel unit P in the photodetector according to the first embodiment.
  • FIG. 1 A first figure.
  • FIG. 11 is a timing chart for explaining an operation example of the photodetector according to the first embodiment.
  • FIG. 12 is a diagram showing a schematic configuration of a second embodiment of the photodetector according to the present invention.
  • FIG. 13 is a diagram illustrating a configuration of a second pixel data reading unit in the photodetector according to the second embodiment.
  • FIG. 14 is a circuit diagram of each of a pixel unit P, an integration circuit 31, a logarithmic m, nn compression circuit 32, and a switch SW in the photodetector according to the second embodiment.
  • FIG. 16 is a diagram showing another configuration example of the data output unit in the photodetector according to the second embodiment.
  • FIG. 17 is a timing chart for explaining an operation example of the photodetector according to the second embodiment.
  • each of M and N is an integer of 2 or more, and unless otherwise specified, m is any integer of 1 to M, and n is any integer of 1 to N.
  • FIG. 1 is a schematic configuration diagram of a photodetector 1 according to the first embodiment.
  • FIG. 2 is a configuration diagram of the light detection unit 10 of the light detection device 1 according to the first embodiment.
  • the light detecting device 1 shown in these figures has a light detecting unit 10, a first pixel data reading unit 20, a second pixel data reading unit 30, a data output unit 40, a timing control unit 50, and a switch SW-SW. . These are the common half
  • the timing control section 50 controls the entire operation of the photodetector 1, but may be divided into a plurality of portions and arranged on a substrate so as to be separated from each other.
  • the light detection unit 10 has M ⁇ N pixel units P two-dimensionally arranged in M rows and N columns.
  • the pixel section P is located at the m-th row and the n-th column.
  • Each pixel unit P has a common configuration
  • Each wire L is connected to M in the n-th column.
  • the pixel units ⁇ and ⁇ are commonly connected to their output terminals.
  • the first pixel data readout unit 20 includes two lines L
  • the first voltage value V representing the data is sequentially output. Each voltage value V enters the pixel section P.
  • the first voltage value V is close to the pixel portion P.
  • a charge is input, the charge is stored in a capacitor, and a second voltage value V according to the amount of charge stored in the capacitor is sequentially output.
  • a second voltage value V is sequentially output.
  • the capacitance value of the capacitance element is larger than the capacitance value of the parasitic capacitance portion included in the pixel portion P.
  • Each voltage value V is a value corresponding to the intensity of light incident on the pixel portion P. Also, this
  • the voltage value V is determined when the parasitic capacitance of the pixel portion P is saturated, that is, the pixel portion P
  • the data output unit 40 includes a first voltage value V output from the first pixel data readout unit 20,
  • the second voltage value V output from the second pixel data readout unit 30 is input, and predetermined processing is performed.
  • Each digital value D corresponds to the first voltage value V and the
  • One of the voltage values V is the value resulting from the AZD conversion and is incident on the pixel part P.
  • m, nm Represents the intensity of the m, n light.
  • the timing control unit 50 generates various control signals at a predetermined timing by, for example, a shift register circuit, and transmits these control signals to the light detection unit 10, the first pixel data reading unit 20, and the second pixel data reading unit 30. , Data output unit 40 and switch SW-SW
  • wiring for transmitting a control signal is partially omitted.
  • FIG. 3 is a configuration diagram of the first pixel data reading unit 20 of the photodetector 1 according to the first embodiment.
  • the first pixel data reading unit 20 includes N voltage holding units H—H and two voltage follower circuits.
  • Each voltage holding unit H has a common configuration.
  • the voltage value output to line L can be input and held, and the
  • the pressure value can be output. ⁇ ⁇ voltage holding parts ⁇ — ⁇
  • Each of the two voltage follower circuits F 1 and F 2 has a common configuration
  • the input and output terminals are directly connected to each other, Ideally, it is an amplifier circuit with a gain of 1 and a low output impedance.
  • the voltage follower circuit F is configured such that the N voltage holding units H—H also output forces sequentially.
  • the other voltage follower circuit F non-inverts the other voltage value V sequentially output from each of the N ⁇ , ⁇ 2 voltage holding units ⁇ — ⁇
  • the subtraction circuit S has an amplifier and four resistors R-R. Amplifier inverting input
  • the terminal is connected to the output terminal of the voltage follower circuit F via a resistor R.
  • FIG. 4 shows the pixel unit ⁇ , the voltage holding unit ⁇ , and the switches m, n n of the photodetector 1 according to the first embodiment.
  • Each pixel unit P includes a photodiode PD that generates an amount of electric charge according to the intensity of incident light,
  • Amplifying transistor T which outputs a voltage value corresponding to the amount of charge stored in the parasitic capacitance formed at the gate terminal, and transfer of the charge generated by the photodiode PD to the gate terminal of the amplifying transistor T.
  • the photodiode PD has its anode terminal at the ground potential.
  • the amplifying transistor has a parasitic capacitance portion formed at its gate terminal and its drain terminal at a bias potential.
  • the transfer transistor ⁇ has its drain terminal connected to an amplification transistor.
  • the source terminal is connected to the power source terminal of the photodiode PD.
  • the discharge transistor ⁇ has its source terminal connected to the amplification transistor ⁇ .
  • the source terminal of the transistor T is connected to the source terminal of the amplifying transistor ⁇ ,
  • the drain terminal is connected to the wiring L.
  • a constant current source is connected to this line L.
  • the constant current source may be provided to be connected to the wiring L for each column. Also, for example,
  • a switch may be provided between each wiring L and the first pixel data readout unit 20 so that these switches are provided.
  • only one constant current source may be provided on the wiring between these switches and the first pixel data readout unit 20.
  • the transfer transistor T inputs a transfer control signal S to its gate terminal, and
  • the discharge transistor T inputs the m-th row discharge control signal S to its gate terminal, and discharges the m-th row.
  • the selection transistor T has an m-th
  • the row selection control signal S is input, and the m-th row selection control signal S
  • the voltage value output from the amplifying transistor T to the external wiring L is the voltage value output from the amplifying transistor T to the external wiring L.
  • Each pixel unit ⁇ ⁇ ⁇ ⁇ configured in this manner is provided with a transfer control signal S
  • n trans is at one level, the m-th row discharge control signal S goes high, and the bias potential V goes through the switch SW.
  • the voltage value (dark signal component) output from the amplifying transistor ⁇ in the initialized state is output to the wiring L via the selection transistor ⁇ .
  • the charge generated by the photodiode PD is input to the gate terminal of the amplifying transistor T, and the voltage value (bright signal component) output from the amplifying transistor T is changed according to the amount of the charge.
  • the signal is output to the wiring L via the selection transistor T.
  • the voltage holding unit H includes a first holding unit H and a second holding unit H.
  • Each of the first holding unit H and ⁇ ⁇ ,, ⁇ , 2 ⁇ , and the second holding unit ⁇ ⁇ has the same configuration as each other, and ⁇ pixels ⁇ , 2 in the ⁇ -th column
  • the stored voltage value can be output.
  • the first holding unit ⁇ ⁇ includes a transistor ⁇ , a transistor ⁇ , and a capacitor C. Capacity ⁇ , ⁇ 11 12 1
  • the source terminal is connected to the selection transistor ⁇ in the pixel section ⁇ ⁇ via the wiring L
  • the drain terminal of the transistor T is connected to the voltage follower circuit F. in this way
  • the first holding unit configured has a first input control ⁇ , ⁇ 11 input to the gate terminal of the transistor ⁇ .
  • the second holding unit ⁇ ⁇ includes a transistor ⁇ , a transistor ⁇ , and a capacitor C. Capacity ⁇ , 2 21 22 2
  • One end of the element C is set to the ground potential, and the other end of the capacitive element C is connected to the drain of the transistor ⁇ .
  • the source terminal is connected to the selection transistor ⁇ in the pixel section ⁇ via the wiring L
  • the drain terminal of the transistor T is connected to the voltage follower circuit F. in this way
  • the second holding unit ⁇ configured has a second input control ⁇ , 2 21 input to the gate terminal of the transistor ⁇ .
  • Each of the first holding unit H and the second holding unit H operates at a different timing from each other.
  • the first holding unit n has n, ll, nm, n and a transfer control signal S at one level in the pixel unit ⁇ ⁇ connected via the wiring L, and outputs the m-th row discharge control signal S and the m-th Row trans reset, m
  • the amplifying transistor T When the selection control signal S is at a low level or a high level, the amplifying transistor T also outputs select, m 1 Input and hold the input voltage value (dark signal component) V. On the other hand, the second holding portion H
  • the first input control signal S, the second input control signal S, and the n-th column output control signal S s elect, m input, 1 input, 2
  • FIG. 5 is a configuration diagram of the second pixel data reading unit 30 of the photodetector 1 according to the first embodiment.
  • the second pixel data readout unit 30 includes N integration circuits 31-31 and N switch SWs.
  • Each of the integrating circuits 31 has a common configuration, has a capacitive element for accumulating the electric charge flowing into the input terminal from the switch SW, and outputs a voltage value corresponding to the amount of electric charge accumulated in this capacitive element to the switch SW. Output to The second pixel data readout unit 30
  • FIG. 6 shows the pixel section P, the integration circuit 31 and the switch S of the photodetector 1 according to the first embodiment.
  • Circuit 31 and one switch SW are shown as representative.
  • Each integration circuit 31 has an amplifier A, a capacitance element C, and a switch SW.
  • Each of the capacitive element C and the switch SW is provided in parallel between the input terminal and the output terminal of the amplifier A.
  • the capacitance of the capacitor C is determined by the gain of the amplifying transistor T in the pixel portion P.
  • the integration circuit 31 initializes the capacitive element C when the switch SW is closed. When the switch SW is open, the integration circuit 31
  • the charge flowing into the input terminal is stored in the capacitor c, and the charge stored in the capacitor c is Outputs the voltage value corresponding to the amount to the switch SW.
  • control signals for controlling the opening and closing operations of the switches SW, SW, and SW are as follows.
  • the switch SW is not electrically connected between the first terminal and the second terminal and between the first terminal and the third terminal.
  • FIG. 7 is a diagram showing one configuration example of the data output unit 40 of the photodetector 1 according to the first embodiment.
  • the data output section 40 shown in this figure is composed of AZD conversion circuits 41 and 41 and selective output.
  • the AZD conversion circuit 41 receives the first voltage value V output from the first pixel data reading unit 20 and performs AZD conversion on the first voltage value V.
  • the AZD conversion circuit 41 outputs l, m, n 2 output from the second pixel data readout unit 30.
  • AZD conversion is performed by inputting the second voltage value V, and the second digital value corresponding to the second voltage value V
  • the capacitance value of the capacitance element C of each integration circuit 31 is equal to the capacitance of the parasitic capacitance part of the pixel part P.
  • a first digital value of the input voltage value is a certain value V der Rutoki to AZD conversion circuit 41, the input voltage value to the AZD conversion circuit 41 VZ2 K
  • the second digital value is equal to each other.
  • the selection output unit 42 receives the first digital value D and the second digital value D,
  • the first digital value D and the reference value are not compared in magnitude, and the second digital value l, m, n
  • m, nl, m, n2 may be compared with the reference value.
  • the reference value is set to a value that can determine whether or not the force of the parasitic capacitance section of the pixel section P m, nm, n is saturated.
  • the AZD conversion result of the first voltage value V) is output as a digital value D from the data output unit 40 as l, m, nm, n, so that photodetection with high sensitivity is possible.
  • FIG. 8 is a diagram illustrating another configuration example of the data output unit 40 of the photodetector 1 according to the first embodiment.
  • the data output unit 40 shown in this figure has a selection output unit 43 and an AZD conversion circuit 44.
  • the selection output unit 43 is configured to output the first voltage value output from the first pixel data reading unit 20.
  • V and the second voltage value V output from the second pixel data reading unit 30 are input, and the first voltages l, m, n 2, m, n
  • One of the pressure values V is selected and output.
  • the reference value is set to a saturation value of the first voltage value output from the first pixel data reading unit 20, or a value slightly smaller than the saturation value. That is, by comparing the first voltage value V with the reference l, m, n values, it is determined whether the parasitic capacitance portion of the pixel portion P is saturated m, n
  • the selection output section 43 outputs the l, m, n
  • the AZD conversion circuit 44 inputs the voltage value output from the selection output unit 43, performs AZD conversion, and outputs a digital value D according to the voltage value.
  • the capacitance value of nn child C is 2 K times the capacitance value of the parasitic capacitance of the pixel portion P, A m, n
  • the digital value obtained by the AZD conversion is output as a digital value D m, n, while the second voltage value V output from the second pixel data reading unit 30 is output.
  • the discharging transistor T of the pixel section P is also output, and is read by the second pixel data 30.
  • the AZD conversion result of the obtained second voltage value V is converted into a digital value D from the data output unit 40.
  • the photodetector 1 can perform imaging with high sensitivity and a wide dynamic range.
  • FIG. 9 is a configuration diagram of the pixel unit P of the photodetector 1 according to the first embodiment.
  • m, n are the pixel unit P of the photodetector 1 according to the first embodiment.
  • the photodiode PD and the transfer transistor T are cross-sectional views of the semiconductor.
  • the photodiode PD is of a buried type, and includes a p region 101, an n-region 102 above the p region 101, and a p + region 103 above the n region 102. And is comprised.
  • the p region 101 and the n ⁇ region 102 form a pn junction, and the n region 102 and the p + region 103 form a pn junction. Further, a part of the n region 102 reaches the semiconductor surface.
  • the transfer transistor T is composed of an n region 104 on the p region 101 and a semiconductor
  • the n region 104 is electrically connected to the gate terminal of the amplifying transistor T1, and is electrically connected to the source terminal of the discharging transistor T3.
  • the p region 101 and the n region 104 form a pn junction, and the pixels m, n
  • the photodiode PD when the photodiode PD is of a buried type, generation of a leak current is suppressed.
  • the n- region 102 is completely depleted at the pn junction of the photodiode PD. Since the junction capacitance value of the photodiode PD can be made almost zero, the charge generated in the photodiode PD can be almost completely transferred to the parasitic capacitance portion. Therefore, when the photodiode PD is of a buried type, it is effective for improving the SZN ratio and increasing the sensitivity of light detection.
  • FIG. 10 is a circuit diagram showing another configuration of the pixel unit P of the photodetector 1 according to the first embodiment.
  • the pixel portion P shown in this figure has blocking m, n in addition to the configuration shown in FIGS. 4 and 6.
  • FIG. 11 is a timing chart illustrating an operation example of the photodetector 1 according to the first embodiment. This figure shows the time l, n2, ⁇ for reading the data of each pixel unit P in the first row and each pixel unit P in the second row.
  • the discharge control signal S changes to a high level at time t
  • a bias potential V is supplied to each pixel portion P from 10 n 10 to time t.
  • the second input control signal S is a constant input, 2 from time t to time t when the transfer control signal S is at a high level.
  • the first voltage value V according to the light intensity is output from the first pixel data reading unit 20.
  • the first voltage value V — V according to the intensity of the light incident thereon is sequentially output from the first pixel data reading unit 20. Note that the level of each voltage value V output during this period is
  • This level corresponds to the intensity of light incident on the element ⁇ , and generally varies depending on the ⁇ value. That
  • the transfer control signal S changes to high level at time t after time t, and changes to low level at time t after time t.
  • the second row selection control signal S changes to high level at time t.
  • the switch SW select, 220 n supplies the bias potential V to each pixel unit P from time t to time t.
  • the second input control signal S is a constant input, 2 from time t to time t when the transfer control signal S is at a high level.
  • the dark signal component and the bright signal component of the pixel unit P are output from the voltage holding unit H, and
  • the difference between the signal component and the bright signal component is obtained by the subtraction circuit S and is incident on the pixel portion P.
  • a first voltage value V corresponding to the intensity of the 2, n light is output from the first pixel data reading unit 20. This l, 2, n
  • This level corresponds to the intensity of light incident on the element P, and generally varies depending on the n value. That
  • the data m, n of the pixel portion P of each row is sequentially read out by the first pixel data reading portion 20.
  • the first pixel data readout unit 20 sequentially enters the N pixel units P—P of each row for each of the first row and the Mth row, and m, lm, N
  • the first voltage value V — V according to the intensity of the light is output sequentially. Also, the first stroke l, m, l l, m, N
  • the second pixel data l, m, n In parallel with the reading of the first voltage value V by the raw data reading unit 20, the second pixel data l, m, n
  • the reading of the second voltage value V by the reading unit 30 is performed as follows.
  • the second pixel data reading unit 30 operates as follows. Period from time t to time t
  • each switch SW 14 14 14, ⁇ is sequentially closed for a certain period of time. While the switch SW is closed, the integration circuit
  • the second voltage value V according to the amount of charge stored in the capacitive element C of the second pixel 31 is equal to the second pixel data ⁇ 2,1, ⁇
  • the second voltage value V according to the intensity of light incident on each of the N pixel units P — P in the row
  • the second input control signal S is at a high level during the period from time t to time t
  • each switch SW is closed, and the electric charge accumulated in the capacitance portion n2, n of the pixel portion P in the second row is moved to the capacitance element C of the integration circuit 31. From time t or n 24 to time t, each switch SW is sequentially closed for a certain period.
  • the second voltage value V according to the amount is output from the second pixel data reading unit 30. Like this
  • the second voltage value V—V according to the intensity of the emitted light is sequentially changed from the second pixel data readout unit 30.
  • the m and n data are read out.
  • the second pixel data readout unit 30 sequentially enters each of the N pixel units P—P in each row for each of the first row and the Mth row.
  • the second voltage value V — V according to the light intensity is output sequentially.
  • the data output unit 40 operates as follows. Period from time t to time t
  • the voltage value V is sequentially input to the data output unit 40, and the second pixel data readout unit 3
  • the second voltage value V of the pixel unit ⁇ of the first row read by 0 is output as data
  • the first voltage value V or the second voltage value V is converted to AZD
  • the resulting digital values D are sequentially output from the data output unit 40.
  • the first pixel data reading unit 20 reads
  • the first voltage value V of the pixel unit P in the second row is sequentially sent to the data output unit 40.
  • the second voltage value V for 2, n is sequentially input to the data output unit 40, and the first voltage value V
  • the second pixel data reading unit 30 It was to process the output charge from the pixel unit P or m, n in the row. However, during the period when the first pixel data reading unit 20 processes the output voltage value from the pixel unit P in a certain row, the second pixel data reading unit 30
  • the second pixel data readout unit 30A outputs not only the second voltage value V but also the third voltage value V to the data output unit 40A.
  • n m, n 3 is n m, n with respect to the amount of charge generated in the photodiode PD in the pixel portion P.
  • the logarithmic compression circuit 32 is provided in parallel with the capacitive element C of the integration circuit 31.
  • the logarithmic compression circuit 32 has a transistor T and a switch SW. The source terminal of transistor T is connected to switch S
  • the logarithmic compression circuit 32 can input the electric charge flowing from the switch SW and output a third voltage value V according to the logarithmic value of the amount of the input electric charge.
  • the row discharge control signal S is also at a low level.
  • the switch SW connects the wiring L to the input terminal of the reset, mn 2, n width unit A, and the switch SW in the integration circuit 3 l n is opened, and the logarithmic compression circuit 32 is opened. Switch SW is closed.
  • the inflow amount (that is, current) of the charge flowing into the logarithmic compression circuit 32 due to the incidence of light on the n 32 m, n photodiode PD in the pixel portion P is Ish
  • the output from the logarithmic compression circuit 32 is The obtained third voltage value V n 3, m, n is represented by the following equation (1).
  • k is the Boltzmann constant
  • T is the absolute temperature
  • q is the charge of the electron
  • I is a constant.
  • V (kT / q) ln (Ish / l)
  • the output unit 30A transmits the second voltage value V and the third voltage value V to the data output unit 40A in common.
  • FIG. 15 is a diagram showing one configuration example of the data output unit 40A of the photodetector 2 according to the second embodiment.
  • the data output section 40A shown in this figure has substantially the same configuration as that shown in FIG. 7, and includes AZD conversion circuits 41, 41 and a selection output section.
  • the second implementation includes AZD conversion circuits 41, 41 and a selection output section.
  • the second digital value D or the third l, m, n 2, m, n digital value D may be compared with the reference value.
  • I is a first reference value that can determine whether the parasitic capacitance portion of the pixel portion P is saturated or not, m, n
  • the first digital value D (that is, Part P l, m, n
  • the first transistor which is output and read out by the first pixel data 20 is selected.
  • the AZD conversion result of the voltage value V) is output as a digital value D from the data output unit 40A as l, m, nm, n, so that photodetection with high sensitivity is possible.
  • the second digital value D that is, the output of the discharge transistor T of the pixel portion P is output and the second pixel data
  • the third digital value D that is, the output of the discharge transistor T of the pixel portion P
  • the photodetector 2 according to the second embodiment can perform imaging with high sensitivity and a wider dynamic range.
  • the second voltage value V or the third voltage value V may be compared with the reference value.
  • the second pixel data 30A is output from the discharging transistor T of the pixel portion P and read out by the logarithmic compression circuit 32 m, n 3 n of the second pixel data 30A.
  • the AZD conversion result of the voltage value V is
  • FIG. 17 is a timing chart illustrating an operation example of the photodetector 2 according to the second embodiment. This figure shows a time range in which data of each pixel unit P in the first row is read. Shown in Figure 11
  • the timing chart of the second embodiment shown in FIG. 17 shows that the switch SW of each logarithmic compression circuit 32 follows the opening and closing of the switch SW of each integration circuit 31.
  • the switch SW is closed, and the charges generated by the photodiode PD of the pixel unit P in the first row are transferred to each pair ⁇ ⁇ , ⁇
  • each of the switches SW n 17 18 1 is sequentially closed for a certain period. While the switch SW is closed, the logarithm
  • the third voltage value V according to the logarithmic value of the amount of electric charge flowing into the compression circuit 32 is equal to the second pixel data ⁇ 3,1, ⁇
  • the third pixel corresponding to the logarithmic value of the intensity of light incident on each of the N pixel units P — P in one row
  • the voltage values V -V are sequentially output from the second pixel data readout unit 30 #.
  • the data output unit 40 # reads the first pixel data from time t to time t.
  • ⁇ ⁇ ⁇ ⁇ , ⁇ ⁇ , ⁇ , ⁇ 2, 1, ⁇ 3, 1, ⁇ are digital values D, which are the result of AZD conversion, are sequentially output from the data output unit 40A.
  • the timing at which the third voltage value V is output depends on the first voltage value V and the third voltage value V.
  • the data holding unit that holds 2,1, ⁇ 1,1 and the second voltage value V (or their AZD conversion result)
  • the digital value D — D according to the intensity of light incident on each of the ⁇ pixel units ⁇ — ⁇ of each row is sequentially obtained for each of the first row and the first ⁇ row.
  • lm, N m, lm, N Output sequentially from the output unit 40A.
  • the parasitic capacitance of the pixel portion P is saturated m, n
  • the result of the AZD conversion of the pressure value V is output as a digital value D.
  • Pixel l, m, nm, n When the parasitic capacitance part of the part P is saturated, the capacitance element of the integration circuit 31 is saturated m, nn
  • the device 2 can detect the incident light intensity with high sensitivity and a wider dynamic range.

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Abstract

　この発明は、高感度かつ広いダイナミックレンジでの光検出を可能にするための構造を備えた光検出装置に関する。光検出部内のアクティブピクセル型の画素部に光が入射すると、その画素部に含まれるフォトダイオードで発生した電荷量に応じた電圧値が選択用トランジスタを経て画素部から出力される。第１画素データ読出部は、画素部からの出力を第１電圧値として出力する。一方、画素部に含まれるフォトダイオードで発生した電荷は放電用トランジスタを経て画素部から出力される。スイッチを経て第２画素データ読出部に流入した電荷は容量素子に蓄積され、その蓄積電荷量に応じた電圧値が第２画素データ読出部から第２電圧値として出力される。第２画素データ読出部内の容量素子の容量値は、画素部に含まれる寄生容量部の容量値より大きい。

Description

明 細 書
光検出装置
技術分野
[0001] この発明は、フォトダイオードを含むアクティブピクセル型の画素部を有する光検出 装置に関するものである。 背景技術
[0002] 光検出装置として、 CMOS技術を用いたものが知られており、また、その中でもァク ティブピクセル方式のものが知られて 、る（例えば特許文献 1を参照)。アクティブピク セル方式の光検出装置は、入射光強度に応じた量の電荷を発生するフォトダイォー ドを含むアクティブピクセル型の画素部を有していて、画素部において光入射に応じ てフォトダイオードで発生した電荷を、トランジスタ力もなるソースフォロワ回路を経て 電荷-電圧変換するものであり、高感度かつ低ノイズで光検出を行なうことができる。
[0003] 画素部内にお 、てフォトダイオードで発生した電荷を蓄積する寄生容量部の容量 値を Cとし、その電荷の量を Qとすると、電荷-電圧変換により得られる出力電圧値 V f
は「V=QZC」なる式で表される。この式力も判るように、寄生容量部の容量値 Cを f f 小さくすることで、光検出の感度を高くすることができる。
[0004] 一方、出力電圧値 Vは、使用可能な電源電圧範囲及び回路系の制約により、数 V 程度が上限である。このことから、寄生容量部に蓄積され得る電荷の量 Qにも上限が ある。
[0005] 仮に、この寄生容量部に蓄積され得る電荷の量 Qの上限値 (飽和電荷量)を大きく するには、寄生容量部の容量値 Cを大きくする力、あるいは、電源電圧値を大きくす f
ることが考えられる。しかし、寄生容量部の容量値 Cを大きくするには、微細 CMOS f
プロセスにより製造せざるを得ないことから、電源電圧値を小さくせざるを得ないことと なり、結局、飽和電荷量を大きくすることはできない。また、寄生容量部の容量値 Cを f 大きくすると、せつ力べの高感度という利点が失われてしまう。
特許文献 1：特開平 11-274454号公報
発明の開示 発明が解決しょうとする課題
[0006] 発明者らは、従来の光検出装置について詳細に検討した結果、以下のような課題 を発見した。すなわち、従来の光検出装置は高感度で光検出をすることができるもの の、飽和電荷量の制約に起因して光検出のダイナミックレンジが狭いという課題があ つた o
[0007] この発明は上述のような課題を解決するためになされたものであり、高感度かつ広 いダイナミックレンジでの光検出を可能にするための構造を備えた光検出装置を提 供することを目的としている。
課題を解決するための手段
[0008] この発明に係る光検出装置は、 (1)入射光強度に応じた量の電荷を発生するフォト ダイオードと、ゲート端子に形成された寄生容量部に蓄積されている電荷の量に応じ た電圧値を出力する増幅用トランジスタと、フォトダイオードで発生した電荷を増幅用 トランジスタのゲート端子へ転送する転送用トランジスタと、寄生容量部の電荷を初期 化する放電用トランジスタと、増幅用トランジスタ力 出力される電圧値を選択的に出 力する選択用トランジスタとを含む画素部と、 (2)
画素部の選択用トランジスタから出力される電圧値を読み出して、この電圧値に応じ た第 1電圧値を出力する第 1画素データ読出部と、 (3)画素部の放電用トランジスタ に接続された第 1端子と、画素部の増幅用トランジスタのゲート端子の電荷を初期化 する為のバイアス電位を入力する第 2端子と、第 3端子とを有し、第 1端子と第 2端子 との間又は第 1端子と第 3端子との間を電気的に接続する接続切替部と、（4) 接続切替部の第 3端子に入力端子が接続され、寄生容量部の容量値より大きい容 量値を有する容量素子を含み、接続切替部の第 3端子から入力端子に流入した電 荷を容量素子に蓄積して、その蓄積した電荷の量に応じた第 2電圧値を出力する第 2画素データ読出部と、を備えることを特徴とする。
[0009] この光検出装置では、画素部に光が入射すると、その画素部に含まれるフォトダイ オードで入射光強度に応じた量の電荷が発生し、その電荷は転送用トランジスタを 経て寄生容量部に蓄積される。寄生容量部に蓄積された電荷の量に応じた電圧値
1S 増幅用トランジスタ及び選択用トランジスタを経て画素部力 出力され、第 1画素 データ読出部により読み出される。そして、この読み出された電圧値に応じた第 1電 圧値が第 1画素データ読出部力 出力される。この第 1電圧値は、画素部の寄生容 量部が飽和していないとき、すなわち、画素部への入射光の強度が比較的小さいと きに、その入射光強度を高感度で検出した結果を高精度に表す。
[0010] また、画素部に含まれるフォトダイオードで発生した電荷は、放電用トランジスタを 経て画素部力 出力され、接続切替手段を経て第 2画素データ読出部に入力する。 第 2画素データ読出部では、流入した電荷が容量素子に蓄積されて、その蓄積され た電荷の量に応じた第 2電圧値が出力される。ここで、第 2画素データ読出部に含ま れる容量素子の容量値は、画素部に含まれる寄生容量部の容量値より大きい。この ことから、この第 2電圧値は、画素部の寄生容量部が飽和しているとき、すなわち、画 素部への入射光の強度が比較的大きいときにも、その入射光強度を検出した結果を 高精度に表す。
[0011] したがって、この光検出装置によれば、第 1画素データ読出部から出力された第 1 電圧値と第 2画素データ読出部力 出力された第 2電圧値とに基づいて、高感度か つ広いダイナミックレンジで光検出をすることができる。
[0012] ここで、第 2画素データ読出部に含まれる容量素子の容量値が、寄生容量部の容 量値の 2K倍 (ただし、 Κは 1以上の整数)であるのが好適である。この場合には、画素 部の寄生容量部が飽和していないとき、第 2画素データ読出部力も出力された第 2電 圧値は、第 1画素データ読出部から出力された第 1電圧値の 2Κ倍となり得る。そして 、例えば、画素部の寄生容量部が飽和している力否かの判定、第 1電圧値及び第 2 電圧値のうちからの何れか一方の選択、第 1電圧値及び第 2電圧値の双方又は何れ か一方の AZD変換、等の後処理が容易となる。
[0013] この発明に係る光検出装置は、画素部に含まれるフォトダイオードが、第 1導電型 の第 1半導体領域上に第 2導電型の第 2半導体領域を有し、この第 2半導体領域上 に第 1導電型の第 3半導体領域を有し、第 1半導体領域と第 2半導体領域とが ρη接 合を形成しており、第 2半導体領域と第 3半導体領域とが ρη接合を形成しているのが 好適である。このようにフォトダイオードが埋込型のものである場合には、さらに高感 度の光検出をすることができる。なお、第 1導電型及び第 2導電型のうち一方は η型を 意味し、他方は P型を意味する。
[0014] この発明に係る光検出装置は、画素部が、フォトダイオードと転送用トランジスタと の間に設けられ飽和領域で用いられる遮断用トランジスタを更に含むのが好適であ る。この場合にも、さらに高感度の光検出をすることができる。
[0015] この発明に係る光検出装置は、複数個の画素部が 2次元配列されているのが好適 であり、この場合には、 2次元画像を撮像することができる。
[0016] また、第 2画素データ読出部は、 2次元配列された画素部の全てに対して 1個の容 量素子を有していてもよいが、列毎に 1個の容量素子を有するのが好適である。後者 の場合には、 1つの行にある各画素部に含まれるフォトダイオードで発生した電荷は 、同時に、該画素部の放電用トランジスタを経て出力され、接続切替手段を経て第 2 画素データ読出部に入力し、列毎に設けられた対応する容量素子に蓄積され得る。 したがって、高速に撮像をすることができる。
[0017] また、第 1画素データ読出部が或る行の画素部からの出力電圧値を処理する期間 に、第 2画素データ読出部が該行の画素部からの出力電荷を処理するのが好適であ る。或いは、第 1画素データ読出部が或る行の画素部からの出力電圧値を処理する 期間に、第 2画素データ読出部が他の行の画素部力 の出力電荷を処理するのが 好適である。このように第 1画素データ読出部及び第 2画素データ読出部が並列的 に動作する場合には、フレームレートを低下させることなく撮像をすることができる。
[0018] この発明に係る光検出装置は、第 1画素データ読出部力も出力される第 1電圧値を 入力して AZD変換し、この第 1電圧値に応じた第 1デジタル値を出力するとともに、 第 2画素データ読出部力 出力される第 2電圧値を入力して AZD変換し、この第 2 電圧値に応じた第 2デジタル値を出力する AZD変換部を更に備えるのが好適であ る。また、この AZD変換部から出力される第 1デジタル値及び第 2デジタル値を入力 し、第 1電圧値，第 2電圧値，第 1デジタル値及び第 2デジタル値のうちの何れかと基 準値とを大小比較した結果に基づ 、て、第 1デジタル値及び第 2デジタル値のうち一 方を選択して出力する選択出力部を更に備えるのが好適である。
[0019] この場合には、 AZD変換部により、第 1画素データ読出部力 出力される第 1電圧 値が AZD変換されて、この第 1電圧値に応じた第 1デジタル値が出力され、また、第 2画素データ読出部力 出力される第 2電圧値力 SAZD変換されて、この第 2電圧値 に応じた第 2デジタル値が出力される。そして、選択出力部により、第 1電圧値，第 2 電圧値，第 1デジタル値及び第 2デジタル値のうちの何れかと基準値とを大小比較し た結果に基づいて、第 1デジタル値及び第 2デジタル値のうち一方が選択されて出 力される。
[0020] 或いは、この発明に係る光検出装置は、第 1画素データ読出部力 出力される第 1 電圧値と第 2画素データ読出部から出力される第 2電圧値とを入力し、第 1電圧値及 び第 2電圧値のうちの何れ力と基準値とを大小比較した結果に基づいて、第 1電圧 値及び第 2電圧値のうち一方を選択して出力する選択出力部を更に備えるのが好適 である。また、この選択出力部から出力される電圧値を入力して AZD変換し、この電 圧値に応じたデジタル値を出力する AZD変換部を更に備えるのが好適である。
[0021] この場合には、選択出力部により、第 1電圧値及び第 2電圧値のうちの何れかと基 準値とを大小比較した結果に基づいて、第 1電圧値及び第 2電圧値のうち一方が選 択されて出力される。そして、 AZD変換部により、この選択出力部から出力される電 圧値が AZD変換されて、この電圧値に応じたデジタル値が出力される。
[0022] この発明に係る光検出装置は、第 2画素データ読出部が、容量素子に対して並列 的に設けられた対数圧縮回路を更に含み、接続切替部の第 3端子から入力端子に 流入した電荷を対数圧縮回路に入力して、その入力した電荷の流入量の対数値に 応じた第 3電圧値を出力するのが好適である。この場合には、第 2画素データ読出部 カゝらは、画素部に含まれるフォトダイオードで発生した電荷の量に応じた第 2電圧値 が出力されるだけでなぐその電荷の流入量の対数値に応じた第 3電圧値が対数圧 縮回路から出力される。したがって、第 1画素データ読出部から出力された第 1電圧 値と第 2画素データ読出部力 出力された第 2電圧値及び第 3電圧値とに基づいて、 高感度かつ更に広いダイナミックレンジで光検出をすることができる。
[0023] このように第 2画素データ読出部が対数圧縮回路をも含む場合には、第 1画素デー タ読出部カゝら出力される第 1電圧値を入力して AZD変換し、この第 1電圧値に応じ た第 1デジタル値を出力するとともに、第 2画素データ読出部力 出力される第 2電圧 値及び第 3電圧値を入力して AZD変換し、この第 2電圧値に応じた第 2デジタル値 及び第 3電圧値に応じた第 3デジタル値を出力する AZD変換部を更に備えるのが 好適である。また、 AZD変換部から出力される第 1デジタル値，第 2デジタル値及び 第 3デジタル値を入力し、第 1電圧値，第 2電圧値，第 3電圧値，第 1デジタル値，第 2デジタル値及び第 3デジタル値のうちの何れかと基準値とを大小比較した結果に基 づいて、第 1デジタル値，第 2デジタル値及び第 3デジタル値のうちの何れ力 1つを選 択して出力する選択出力部を更に備えるのが好適である。
[0024] 或いは、第 1画素データ読出部から出力される第 1電圧値と第 2画素データ読出部 から出力される第 2電圧値及び第 3電圧値とを入力し、第 1電圧値，第 2電圧値及び 第 3電圧値のうちの何れ力と基準値とを大小比較した結果に基づいて、第 1電圧値， 第 2電圧値及び第 3電圧値のうちの何れか 1つを選択して出力する選択出力部を更 に備えるのが好適である。また、選択出力部から出力される電圧値を入力して AZD 変換し、この電圧値に応じたデジタル値を出力する AZD変換部を更に備えるのが 好適である。
発明の効果
[0025] この発明によれば、高感度かつ広いダイナミックレンジでの光検出が可能になる。
図面の簡単な説明
[0026] [図 1]は、この発明に係る光検出装置の第 1実施例の概略構成を示す図である。
[図 2]は、第 1実施例に係る光検出装置における光検出部の構成を示す図である。
[図 3]は、第 1実施例に係る光検出装置における第 1画素データ読出部の構成を示 す図である。
[図 4]は、第 1実施例に係る光検出装置における画素部 P 、電圧保持部 H及びス m,n n イッチ swそれぞれの回路図である。
[図 5]は、第 1実施例に係る光検出装置における第 2画素データ読出部の構成を示 す図である。
[図 6]は、第 1実施例に係る光検出装置における画素部 P 、積分回路 31及びスィ m,n n ツチ swそれぞれの回路図である。
[図 7]は、第 1実施例に係る光検出装置におけるデータ出力部の一構成例を示す図 である。 [図 8]は、第 1実施例に係る光検出装置におけるデータ出力部の他の構成例を示す 図である。
[図 9]は、第 1実施例に係る光検出装置における画素部 P の断面構造を示す図で m,n
ある。
[図 10]は、第 1実施例に係る光検出装置における画素部 P の他の構成を示す回路 m,n
図である。
[図 11]は、第 1実施例に係る光検出装置の動作例を説明するためのタイミングチヤ一 トである。
[図 12]は、この発明に係る光検出装置の第 2実施例の概略構成を示す図である。
[図 13]は、第 2実施例に係る光検出装置における第 2画素データ読出部の構成を示 す図である。
[図 14]は、第 2実施例に係る光検出装置における画素部 P 、積分回路 31、対数 m,n n 圧縮回路 32及びスィッチ SWそれぞれの回路図である。
[図 15]は、第 2実施例に係る光検出装置におけるデータ出力部の一構成例を示す図 である。
[図 16]は、第 2実施例に係る光検出装置におけるデータ出力部の他の構成例を示す 図である。
[図 17]は、第 2実施例に係る光検出装置の動作例を説明するためのタイミングチヤ一 トである。
符号の説明
[0027] 1、 2…光検出装置、 10…光検出部、 20…第 1画素データ読出部、 30、 30A…第 2画素データ読出部、 40、 40A…データ出力部、 50、 50A…タイミング制御部。 発明を実施するための最良の形態
[0028] 以下、この発明に係る光検出装置の各実施例を、図 1一図 17を用いて詳細に説明 する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明 を省略する。また、 M及び Nそれぞれは 2以上の整数であり、特に明示しない限りは、 mは 1以上 M以下の任意の整数であり、 nは 1以上 N以下の任意の整数である。
[0029] (第 1実施例） 先ず、第 1実施例に係る光検出装置 1の全体構成の概要について図 1及び図 2を 用いて説明する。
[0030] 図 1は、第 1実施例に係る光検出装置 1の概略構成図である。図 2は、第 1実施例に 係る光検出装置 1の光検出部 10の構成図である。これらの図に示される光検出装置 1は、光検出部 10、第 1画素データ読出部 20、第 2画素データ読出部 30、データ出 力部 40、タイミング制御部 50及びスィッチ SW— SWを有する。これらは、共通の半
1 N
導体基板上に形成されているのが好適であり、その場合の基板上の配置が図示のと おりであるのが好適である。なお、タイミング制御部 50は、この光検出装置 1の全体 の動作を制御するものであるが、複数の部分に分割されて互いに離れて基板上に配 置されていてもよい。
[0031] 光検出部 10は、 M行 N列に 2次元配列された M X N個の画素部 P を有する。各
m,n
画素部 P は第 m行第 n列に位置する。各画素部 P は、共通の構成を有しており、
m,n m,n
フォトダイオードを含むアクティブピクセル型のものであり、該フォトダイオードに入射 した光の強度に応じた電圧値を配線 L へ出力する。各配線 L は、第 n列にある M
ΐ,η Ι,η
個の画素部 Ρ，— Ρ それぞれの出力端に共通に接続されている。また、各配線 L
1 η Μ,η 2, は、第 η列にある Μ個の画素部 Ρ — Ρ それぞれの他の端子に共通に接続されて η Ι,η νΐ,η
いる。
[0032] 第 1画素データ読出部 20は、 Ν本の配線 L
1,1一 L と接続されており、各画素部 P
1,N m
，から配線 L へ出力される電圧値を入力して、所定の処理を行なった後に、画素デ n l，n
ータを表す第 1電圧値 V を順次に出力する。各電圧値 V は、画素部 P へ入
l,m,n l,m,n m,n 射する光の強度に応じた値である。特に、この第 1電圧値 V は、画素部 P の寄
l,m,n m,n 生容量部が飽和していないとき、すなわち、画素部 P
m,nへの入射光の強度が比較的 小さいときに、その入射光強度を高感度で検出した結果を高精度に表す。
[0033] 第 2画素データ読出部 30は、スィッチ SW— SWを介して N本の配線 L と
1 N 2,1一 L
2,N 接続されており、各画素部 P から配線 L へ出力されスィッチ SWを経て流入する
m,n 2,n n
電荷を入力し、その電荷を容量素子に蓄積して、その容量素子に蓄積した電荷の量 に応じた第 2電圧値 V を順次に出力する。この第 2画素データ読出部 30に含ま
2,m,n
れる容量素子の容量値は、画素部 P に含まれる寄生容量部の容量値より大きい。 各電圧値 V は、画素部 P へ入射する光の強度に応じた値である。また、この第
2,m,n m,n
2電圧値 V は、画素部 P の寄生容量部が飽和しているとき、すなわち、画素部 P
2,m,n m,n
m,nへの入射光の強度が比較的大きいときにも、その入射光強度を検出した結果を高 精度に表す。
[0034] データ出力部 40は、第 1画素データ読出部 20から出力される第 1電圧値 V と、
l,m,n 第 2画素データ読出部 30から出力される第 2電圧値 V とを入力し、所定の処理を
2,m,n
行なってデジタル値 D を出力する。各デジタル値 D は、第 1電圧値 V 及び第
m,n m,n l,m,n
2電圧値 V の何れか一方が AZD変換された結果の値であり、画素部 P へ入射
2,m,n m,n する光の強度を表す。
[0035] タイミング制御部 50は、光検出部 10、第 1画素データ読出部 20、第 2画素データ 読出部 30、データ出力部 40及びスィッチ SW— SWそれぞれの動作を制御する。
1 N
タイミング制御部 50は、例えばシフトレジスタ回路により所定のタイミングで各種の制 御信号を発生させて、これらの制御信号を光検出部 10、第 1画素データ読出部 20、 第 2画素データ読出部 30、データ出力部 40及びスィッチ SW— SWそれぞれへ送
1 N
出する。なお、図 1及び図 2では、制御信号を送る為の配線の図示が一部省略され ている。
[0036] 次に、第 1実施例に係る光検出装置 1の光検出部 10及び第 1画素データ読出部 2
0の構成について図 3及び図 4を用いて説明する。
[0037] 図 3は、第 1実施例に係る光検出装置 1の第 1画素データ読出部 20の構成図であ る。第 1画素データ読出部 20は、 N個の電圧保持部 H— H 、 2つの電圧フォロワ回
1 N
路 F , F、及び、減算回路 Sを有する。各電圧保持部 Hは、共通の構成を有してい
1 2 n
て、配線 L と接続されており、第 n列にある M個の画素部 P — P それぞれから配
1，η 1，η Μ,η
線 L へ出力される電圧値を入力して保持することができ、また、その保持している電
Ι,η
圧値を出力することができる。 Ν個の電圧保持部 Η— Ηそれぞれは順次に電圧値
1 Ν
を出力する。各電圧保持部 Ηが保持し出力する電圧値は、画素部 Ρ 力も互いに
n m,n
異なる時刻に出力される 2つの電圧値 V , V である。
η,Ι η,2
[0038] 2つの電圧フォロワ回路 F , Fそれぞれは、共通の構成を有しており、増幅器の反
1 2
転入力端子と出力端子とが互いに直接に接続されており、高入力インピーダンス及 び低出力インピーダンスを有し、理想的には増幅率 1の増幅回路である。一方の電 圧フォロワ回路 Fは、 N個の電圧保持部 H— Hそれぞれ力も順次に出力される一
N
方の電圧値 V を非反転入力端子に入力する。他方の電圧フォロワ回路 Fは、 N個 η,Ι 2 の電圧保持部 Η— Ηそれぞれから順次に出力される他方の電圧値 V を非反転
1 Ν η,2 入力端子に入力する。
[0039] 減算回路 Sは、増幅器及び 4個の抵抗器 R— Rを有して 、る。増幅器の反転入力
1 4
端子は、抵抗器 Rを介して電圧フォロワ回路 Fの出力端子と接続され、抵抗器 Rを
1 1 3 介して自己の出力端子と接続されている。増幅器の非反転入力端子は、抵抗器 Rを
2 介して電圧フォロワ回路 Fの出力端子と接続され、抵抗器 Rを介して接地電位と接
2 4
続されている。電圧フォロワ回路 F , Fそれぞれの増幅率を 1として、 4個の抵抗器 R
1 2
一 Rそれぞれの抵抗値が互いに等しいとすると、減算回路 Sの出力端子力 出力さ
1 4
れる第 1電圧値 V は「V =ν -V 」なる式で表される。
1 ,m,n 1 ,m,n η,2 η,Ι
[0040] 図 4は、第 1実施例に係る光検出装置 1の画素部 Ρ 、電圧保持部 Η及びスィッチ m,n n
SWそれぞれの回路図である。この図では簡便の為に 1つの画素部 P
n m,n、 1つの電 圧保持部 H及び 1つのスィッチ SWが代表して示されている。
[0041] 各画素部 P は、入射光強度に応じた量の電荷を発生するフォトダイオード PD、ゲ m,n
ート端子に形成された寄生容量部に蓄積されている電荷の量に応じた電圧値を出力 する増幅用トランジスタ T、フォトダイオード PDで発生した電荷を増幅用トランジスタ Tのゲート端子へ転送する為の転送用トランジスタ T、増幅用トランジスタ Tのゲー
1 2 1 ト端子に形成された寄生容量部の電荷を初期化する為の放電用トランジスタ τ、及
3 び、増幅用トランジスタ Tから出力される電圧値を外部の配線 L へ出力する為の選
1 Ι,η
択用トランジスタ τを含む。
4
[0042] フォトダイオード PDは、そのアノード端子が接地電位とされて 、る。増幅用トランジ スタ Τは、そのゲート端子に寄生容量部が形成されていて、そのドレイン端子がバイ ァス電位とされている。転送用トランジスタ Τは、そのドレイン端子が増幅用トランジス
2
タ Τのゲート端子に接続され、そのソース端子がフォトダイオード PDの力ソード端子 に接続されている。放電用トランジスタ Τは、そのソース端子が増幅用トランジスタ Τ
3 1 のゲート端子に接続され、そのドレイン端子がスィッチ SWと接続されている。選択用 トランジスタ Tは、そのソース端子が増幅用トランジスタ τのソース端子と接続され、
4 1
そのドレイン端子が配線 L と接続されている。また、この配線 L には定電流源が接
Ι,η Ι,η
続されている。増幅用トランジスタ Τ及び選択用トランジスタ Τは、ソースフォロワ回
1 4
路を構成している。
[0043] なお、定電流源は列毎に配線 L に接続されて設けられていてもよい。また、例え
Ι,η
ば、各配線 L と第 1画素データ読出部 20との間にスィッチを設けて、これらのスイツ
Ι,η
チを順次に閉じることで、第 m行の Ν個の画素部 Ρ — P それぞれから出力される
m,l m,N
電圧値を第 1画素データ読出部 20が順次に読み出す場合には、これらのスィッチと 第 1画素データ読出部 20との間の配線に定電流源が 1つだけ設けられていてもよい
[0044] 転送用トランジスタ Tは、そのゲート端子に転送制御信号 S を入力し、その転送
2 trans
制御信号 S がハイレベルであるときに、フォトダイオード PDで発生した電荷を増幅
trans
用トランジスタ Tのゲート端子に形成されている寄生容量部へ転送する。放電用トラ ンジスタ Tは、そのゲート端子に第 m行放電制御信号 S を入力し、その第 m行放
3 reset, m
電制御信号 S がハイレベルであるときに、増幅用トランジスタ Tのゲート端子とス
reset, m 1
イッチ SWとの間を低抵抗にする。選択用トランジスタ Tは、そのゲート端子に第 m
n 4
行選択制御信号 S を入力し、その第 m行選択制御信号 S 力 Sハイレベルであ
select, m select ,m
るときに、増幅用トランジスタ Tから出力される電圧値を外部の配線 L へ出力する。
1 Ι,η
[0045] このように構成される各画素部 Ρ は、転送制御信号 S 力
m,n trans 一レベルであって第 m行放電制御信号 S がハイレベルとなり、バイアス電位 V がスィッチ SWを経
reset, m bias n て放電用トランジスタ Tに入力すると、増幅用トランジスタ Τのゲート端子の寄生容
3 1
量部の電荷が初期化され、第 m行選択制御信号 S カ 、ィレベルであれば、その
s elect, m
初期化状態にある増幅用トランジスタ τから出力される電圧値 (暗信号成分)が選択 用トランジスタ Τを経て配線 L 〖こ出力される。一方、第 m行放電制御信号 S 力 S
4 l,n reset, m ローレベルであって、転送制御信号 S 及び第 m行選択制御信号 S それぞれ
trans select, m
がハイレベルであれば、フォトダイオード PDで発生した電荷は増幅用トランジスタ T のゲート端子に入力して、その電荷の量に応じて増幅用トランジスタ T力 出力され る電圧値（明信号成分)が選択用トランジスタ Tを経て配線 L に出力される。
4 l，n [0046] 電圧保持部 Hは、第 1保持部 H 及び第 2保持部 H を含む。第 1保持部 H 及 η η,ΐ η,2 π，丄 び第 2保持部 Η それぞれは、互いに同様の構成であり、第 η列にある Μ個の画素 η,2
部 Ρ — Ρ それぞれの選択用トランジスタ Τカゝら順次に出力される電圧値を入力し
1 ,η Μ,η 4
て保持することができ、また、その保持している電圧値を出力することができる。
[0047] 第 1保持部 Η は、トランジスタ Τ 、トランジスタ Τ 及び容量素子 Cを含む。容量 η,Ι 11 12 1
素子 Cの一端は接地電位とされ、容量素子 Cの他端は、トランジスタ Τ のドレイン
1 1 11 端子及びトランジスタ τ のソース端子それぞれと接続されている。トランジスタ
12 τ の
11 ソース端子は、配線 L を介して画素部 Ρ の選択用トランジスタ Τと接続されている
1 ,n m,n 4
。トランジスタ T のドレイン端子は、電圧フォロワ回路 Fと接続されている。このように
12 1
構成される第 1保持部 Η は、トランジスタ Τ のゲート端子に入力する第 1入力制御 η,Ι 11
信号 S がハイレベルであるときに、配線 L を介して接続されている画素部 Ρ か input, 1 l,n m,n ら出力される電圧値を容量素子 Cに保持させ、トランジスタ T のゲート端子に入力
1 12
する出力制御信号 S がハイレベルであるときに、容量素子 Cに保持されている output, n 1
電圧値 V を電圧フォロワ回路 Fへ出力する。
η,Ι 1
[0048] 第 2保持部 Η は、トランジスタ Τ 、トランジスタ Τ 及び容量素子 Cを含む。容量 η,2 21 22 2
素子 Cの一端は接地電位とされ、容量素子 Cの他端は、トランジスタ Τ のドレイン
2 2 21 端子及びトランジスタ Τ のソース端子それぞれと接続されている。トランジスタ Τ の
22 21 ソース端子は、配線 L を介して画素部 Ρ の選択用トランジスタ Τと接続されている
1 ,n m,n 4
。トランジスタ T のドレイン端子は、電圧フォロワ回路 Fと接続されている。このように
22 2
構成される第 2保持部 Η は、トランジスタ Τ のゲート端子に入力する第 2入力制御 η,2 21
信号 S がハイレベルであるときに、配線 L を介して接続されている画素部 Ρ か input, 2 l,n m,n ら出力される電圧値を容量素子 Cに保持させ、トランジスタ T のゲート端子に入力
2 22
する出力制御信号 S がハイレベルであるときに、容量素子 Cに保持されている output, n 2
電圧値 V を電圧フォロワ回路 Fへ出力する。
n,2 2
[0049] 第 1保持部 H 及び第 2保持部 H それぞれは、互いに異なるタイミングで動作す η,Ι η,2
る。例えば、第 1保持部 Η は、配線 L を介して接続されている画素部 Ρ におい n,l l,n m,n て転送制御信号 S 力 一レベルであって第 m行放電制御信号 S 及び第 m行 trans reset ,m
選択制御信号 S それぞれがノ、ィレベルであるときに増幅用トランジスタ T力も出 select, m 1 力される電圧値 (暗信号成分) V を入力して保持する。一方、第 2保持部 H は、配
η,Ι η,2 線し を介して接続されている画素部 Ρ において第 m行放電制御信号 S が口 l,n m,n reset'm 一レベルであって転送制御信号 S 及び第 m行選択制御信号 S それぞれがハ
trans select, m
ィレベルであるときに増幅用トランジスタ Tから出力される電圧値（明信号成分) V
1 η,2 を入力して保持する。
[0050] なお、転送制御信号 S 、第 m行放電制御信号 S 、第 m行選択制御信号 S
trans reset,m
、第 1入力制御信号 S 、第 2入力制御信号 S 及び第 n列出力制御信号 S s elect, m input, 1 input, 2
それぞれは、タイミング制御部 50から出力される。
output, n
[0051] 次に、第 1実施例に係る光検出装置 1の第 2画素データ読出部 30の構成について 図 5及び図 6を用いて説明する。
[0052] 図 5は、第 1実施例に係る光検出装置 1の第 2画素データ読出部 30の構成図であ る。第 2画素データ読出部 30は、 N個の積分回路 31— 31及び N個のスィッチ SW
1 N 1 一 SW を有する。各積分回路 31は、共通の構成を有していて、スィッチ SWから 入力端に流入した電荷を蓄積する容量素子を有し、この容量素子に蓄積した電荷の 量に応じた電圧値をスィッチ SW へ出力する。第 2画素データ読出部 30は、 N個の
Ι,η
スィッチ SW — SW が順次に閉じることで、 N個の積分回路 31— 31 それぞれ
1,1 Ι,Ν 1 Ν
から出力される電圧値を第 2電圧値 V として出力する。
2,m,n
[0053] 図 6は、第 1実施例に係る光検出装置 1の画素部 P 、積分回路 31及びスィッチ S
m,n n
Wそれぞれの回路図である。この図では簡便の為に 1つの画素部 P
m,n、 1つの積分 n
回路 31及び 1つのスィッチ SWが代表して示されている。
[0054] 各積分回路 31は、増幅器 A、容量素子 C及びスィッチ SWを有する。容量素子 C 及びスィッチ SWそれぞれは、増幅器 Aの入力端子と出力端子との間に並列的に設 けられて 、る。この容量素子 Cの容量値は、画素部 P の増幅用トランジスタ Tのゲ
m,n 1 ート端子に形成された寄生容量部の容量値より大きい。また、容量素子 cの容量値 は、寄生容量部の容量値の 2K倍 (Kは 1以上の整数)であるのが好適である。この積 分回路 31は、スィッチ SWが閉じているときには容量素子 Cを初期化する。また、積 分回路 31は、スィッチ SWが開いているときには、配線し からスィッチ SWを経て
η 2,η η
入力端子に流入した電荷を容量素子 cに蓄積し、その容量素子 cに蓄積した電荷の 量に応じた電圧値をスィッチ SW へ出力する。
Ι,η
[0055] 各スィッチ SWは、画素部 P の放電用トランジスタ Tのドレイン端子に接続された
n m,n 3
第 1端子と、画素部 P の増幅用トランジスタ Tのゲート端子の電荷を初期化する為
m,n 1
のバイアス電位 V と接続される第 2端子と、積分回路 31の入力端子と接続された
bias n
第 3端子とを有する。そして、スィッチ SWは、第 1端子と第 2端子との間又は第 1端 子と第 3端子との間を電気的に接続する接続切替部として作用する。スィッチ SWの 第 1端子と第 2端子との間が電気的に接続されているときには、ノィァス電位 V は、
bias スィッチ SWを経て、画素部 P の放電用トランジスタ Tに供給される。一方、スイツ
n m,n 3
チ SWの第 1端と第 3端との間が電気的に接続されているときには、画素部 P のフ n m,n オトダイオード PDで発生した電荷は、放電用トランジスタ T及びスィッチ SWを経て
3 n
、積分回路 31 の入力端子へ移動する。
[0056] なお、スィッチ SW, SW , SW それぞれの開閉動作を制御する為の制御信号は
η Ι,η
、タイミング制御部 50から出力される。また、スィッチ SWは、第 1端子と第 2端子との 間及び第 1端子と第 3端子との間の何れもが電気的に接続されない状態もある。
[0057] 次に、第 1実施例に係る光検出装置 1のデータ出力部 40の構成について図 7及び 図 8を用いて説明する。
[0058] 図 7は、第 1実施例に係る光検出装置 1のデータ出力部 40の 1構成例を示す図で ある。この図に示されるデータ出力部 40は、 AZD変換回路 41 , 41及び選択出力
1 2
部 42を有する。 AZD変換回路 41は、第 1画素データ読出部 20から出力される第 1 電圧値 V を入力して AZD変換し、この第 1電圧値 V に応じた第 1デジタル値
丄， m，n l,m,n
D を出力する。 AZD変換回路 41は、第 2画素データ読出部 30から出力される l,m,n 2
第 2電圧値 V を入力して AZD変換し、この第 2電圧値 V に応じた第 2デジタ
2,m,n 2,m,n
ル値 D を出力する。
2,m,n
[0059] なお、各積分回路 31の容量素子 Cの容量値が画素部 P の寄生容量部の容量
n m,n
値の 2K倍であることに対応して、 AZD変換回路 41への入力電圧値が或る値 Vであ るときの第 1デジタル値と、 AZD変換回路 41への入力電圧値が VZ2Kであるときの
2
第 2デジタル値とは、互いに等しい。
[0060] 選択出力部 42は、これら第 1デジタル値 D 及び第 2デジタル値 D を入力し、
l,m,n 2,m,n 第 1デジタル値 D と基準値とを大小比較した結果に基づ 、て第 1デジタル値 D l,m,n l,m, 及び第 2デジタル値 D のうち一方を選択し、その選択した値をデジタル値 D と n 2,m,n m,n して出力する。
[0061] 具体的には、基準値は、第 1画素データ読出部 20から出力される第 1電圧値の飽 和値に対応するデジタル値、又は、これより幾ら力 vj、さいデジタル値、に設定される。 つまり、第 1デジタル値 D と基準値とを大小比較することで、画素部 P の寄生容 l,m,n m,n 量部が飽和している力否かが判定され得る。そして、選択出力部 42は、第 1デジタル 値 D が基準値より小さいときには、第 1デジタル値 D をデジタル値 D として
1, m,n l,m,n m,n 出力し、一方、第 1デジタル値 D が基準値以上であるときには、第 2デジタル値 D l,m,n 2 をデジタル値 D として出力する。
,m,n m,n
[0062] なお、第 1デジタル値 D と基準値とを大小比較するのでは無ぐ第 2デジタル値 l，m，n
D と基準値とを大小比較してもよいし、また、第 1電圧値 V 又は第 2電圧値 V
2,m,n l，m，n 2, と基準値とを大小比較してもよい。これら何れの場合にも、基準値は、画素部 P m,n m,n の寄生容量部が飽和している力否かを判定し得る値に設定される。
[0063] このように、画素部 P の寄生容量部が飽和して 、な 、とき、すなわち、画素部 P m,n m,n への入射光の強度が比較的小さいときには、第 1デジタル値 D
l，m，n (すなわち、画素 部 P の選択用トランジスタ T力も出力されて第 1画素データ 20により読み出された m,n 4
第 1電圧値 V の AZD変換結果）がデータ出力部 40からデジタル値 D として出 l,m,n m,n 力されるので、高感度で光検出が可能である。一方、画素部 P の
m,n 寄生容量部が飽 和しているとき（又は、飽和寸前の状態であるとき）、すなわち、画素部 P への入射 m,n 光の強度が比較的大きいときには、第 2デジタル値 D (すなわち、画素部 P の
2,m,n m,n 放電用トランジスタ T力 出力されて第 2画素データ 30により読み出された第 2電圧
3
値 V の AZD変換結果）がデータ出力部 40からデジタル値 D として出力される
2, m,n m,n
ので、広いダイナミックレンジで光検出が可能である。したがって、第 1実施例に係る 光検出装置 1は、高感度かつ広いダイナミックレンジで撮像をすることができる。
[0064] 図 8は、第 1実施例に係る光検出装置 1のデータ出力部 40の他の構成例を示す図 である。この図に示されるデータ出力部 40は、選択出力部 43及び AZD変換回路 4 4を有する。選択出力部 43は、第 1画素データ読出部 20から出力される第 1電圧値 V と第 2画素データ読出部 30から出力される第 2電圧値 V とを入力し、第 1電 l，m，n 2,m,n
圧値 V と基準値とを大小比較した結果に基づいて、第 1電圧値 V 及び第 2電
1, m,n l,m,n
圧値 V のうち一方を選択して出力する。
2, m,n
[0065] 具体的には、基準値は、第 1画素データ読出部 20から出力される第 1電圧値の飽 和値、又は、これより幾らか小さい値、に設定される。つまり、第 1電圧値 V と基準 l，m，n 値とを大小比較することで、画素部 P の寄生容量部が飽和しているか否かが判定 m,n
され得る。そして、選択出力部 43は、第 1電圧値 V が基準値より小さいときには第 l,m,n
1電圧値 V を出力し、一方、第 1電圧値 V が基準値以上であるときには第 2電 l,m,n 丄， m，n
圧値 V を出力する。
2,m,n
[0066] なお、第 1電圧値 V と基準値とを大小比較するのでは無ぐ第 2電圧値 V と l,m,n 2, m,n 基準値とを大小比較してもよい。この場合にも、基準値は、画素部 P
m,nの寄生容量部 が飽和しているカゝ否かを判定し得る値に設定される。
[0067] AZD変換回路 44は、選択出力部 43から出力される電圧値を入力して AZD変換 し、この電圧値に応じたデジタル値 D を出力する。なお、各積分回路 31の容量素 m,n n 子 Cの容量値が画素部 P の寄生容量部の容量値の 2K倍であることに対応して、 A m,n
ZD変換回路 44は、第 1画素データ読出部 20から出力される第 1電圧値 V を A l，m，n
ZD変換する場合には、その AZD変換により得られたデジタル値をデジタル値 D m,n として出力し、その一方、第 2画素データ読出部 30から出力される第 2電圧値 V
2,m,n を AZD変換する場合には、その A/D変換により得られたデジタル値を Kビットだけ 上位にシフトしたものをデジタル値 D として出力する。
m,n
[0068] このように、画素部 P の寄生容量部が飽和して 、な 、とき、すなわち、画素部 P m,n m,n への入射光の強度が比較的小さいときには、画素部 P
m,nの選択用トランジスタ τ
4力も 出力されて第 1画素データ 20により読み出された第 1電圧値 V の AZD変換結果 l，m，n
がデータ出力部 40からデジタル値 D として出力されるので、高感度で光検出が可 m,n
能である。一方、画素部 P の寄生容量部が飽和して 、るとき（又は、飽和寸前の状 m,n
態であるとき）、すなわち、画素部 P への入射光の強度が比較的大きいときには、 m,n
画素部 P の放電用トランジスタ T力も出力されて第 2画素データ 30により読み出さ m,n 3
れた第 2電圧値 V の AZD変換結果がデータ出力部 40からデジタル値 D とし
2,m,n m,n て出力されるので、広いダイナミックレンジで光検出が可能である。したがって、第 1 実施例に係る光検出装置 1は、高感度かつ広いダイナミックレンジで撮像をすること ができる。
[0069] 次に、第 1実施例に係る光検出装置 1の画素部 P の構成について図 9及び図 10 m,n
を用いて説明する。
[0070] 図 9は、第 1実施例に係る光検出装置 1の画素部 P の構成図である。この図にお m,n
いて、フォトダイオード PD及び転送用トランジスタ Tについては半導体の断面図とし
2
て示され、残部は回路図として示されている。この図に示されるように、フォトダイォー ド PDは、埋込型のものであって、 p領域 101と、この p領域 101の上の n—領域 102と、 この n領域 102の上の p+領域 103と、を含んで構成される。 p領域 101と n—領域 102 とは pn接合を形成しており、 n領域 102と p+領域 103とも pn接合を形成している。ま た、 n領域 102の一部は半導体表面に達している。
[0071] 転送用トランジスタ Tは、 p領域 101の上の n領域 104と、 n—領域 102のうち半導体
2
表面に達している部分と、これらの間の領域であって絶縁層 105上に形成されたゲ ート電極 106と、を含んで構成される。 n領域 104は、増幅用トランジスタ T1のゲート 端子と電気的に接続され、放電用トランジスタ T3のソース端子と電気的に接続されて いる。 p領域 101と n領域 104とは、 pn接合を形成しており、画素部 P 内においてフ m,n
オトダイオード PDで発生した電荷を蓄積する寄生容量部を構成している。
[0072] このようにフォトダイオード PDが埋込型のものである場合には、リーク電流の発生が 抑制される。また、フォトダイオード PDで発生した電荷を寄生容量部へ転送する期間 に、フォトダイオード PDの逆バイアス電圧を大きくすることで、フォトダイオード PDの p n接合部において n—領域 102を完全に空乏化して、フォトダイオード PDの接合容量 値を殆ど零にすることができるので、フォトダイオード PDで発生した電荷を殆ど完全 に寄生容量部へ転送することができる。したがって、フォトダイオード PDが埋込型の ものである場合には、光検出の SZN比向上及び高感度化に有効である。
[0073] 図 10は、第 1実施例に係る光検出装置 1の画素部 P の他の構成を示す回路図で m,n
ある。この図に示される画素部 P は、図 4及び図 6で示された構成に加えて遮断用 m,n
トランジスタ Tを更に備えている。遮断用トランジスタ Tは、フォトダイオード PDと転 送用トランジスタ Tとの間に設けられていて、飽和領域で動作し得るような電圧値が
2
ゲート端子に印加される。これにより、この画素部 Ρ では、フォトダイオード PDの接 m,n
合容量が増幅用トランジスタ τのゲート端子の電位に与える影響が抑制される。した がって、この場合にも、光検出の SZN比向上及び高感度化に有効である。
[0074] 次に、第 1実施例に係る光検出装置 1の動作例について説明する。図 11は、第 1 実施例に係る光検出装置 1の動作例を説明するタイミングチャートである。この図は、 第 1行の各画素部 P 及び第 2行の各画素部 P それぞれのデータを読み出す時間 l,n 2,η
範囲を示している。
[0075] この図には、上力 順に、各画素部 Ρ の放電用トランジスタ Τのゲート端子に入 m,n 3
力する第 m行放電制御信号 S 、各画素部 P の転送用トランジスタ Tのゲート端 reset ,m m,n 2 子に入力する転送制御信号 S 、第 1行の画素部 P の選択用トランジスタ Tのゲ trans Ι,η 4 ート端子に入力する第 1行選択制御信号 S 、及び、第 2行の画素部 P の選択 select, 1 2,n 用トランジスタ Tのゲート端子に入力する第 2行選択制御信号 S 、それぞれが示
4 select, 2
されている。
[0076] 続いて、各電圧保持部 Hの第 1保持部 H のトランジスタ T のゲート端子に入力 η η,Ι 11
する第 1入力制御信号 S 、各電圧保持部 Hの第 2保持部 H のトランジスタ T input, 1 n n,2 21 のゲート端子に入力する第 2入力制御信号 S 、第 1列の電圧保持部 Hのトランジ input, 2 1 スタ T 及び T それぞれのゲート端子に入力する第 1列出力制御信号 S 、第 N
12 22 output, 1 列の電圧保持部 Hのトランジスタ T 及び T それぞれのゲート端子に入力する第 N
N 12 22
列出力制御信号 S 、及び、第 1画素データ読出部 20から出力される第 1電圧値 output,
V 、それぞれが示されている。
l，m，n
[0077] 更に続いて、各スィッチ SWのバイアス電位 V 供給動作、各スィッチ SWの電荷 n bias n 転送動作、各積分回路 31のスィッチ SWの開閉、第 1列のスィッチ SW の開閉、第 N列のスィッチ SW の開閉、第 2画素データ読出部 30から出力される第 2電圧値 V
Ι,Ν
、及び、データ出力部 40から出力されるデジタル値 D 、それぞれが示されてい
2,m,n m,n
る。
[0078] 時刻 t 前において、各画素部 p に入力している放電制御信号 s 、転送制御
10 m,n reset, m
信号 S 及び第 n行選択制御信号 S それぞれはローレベルである。また、第 1画 trans select, n 素データ読出部 20の各電圧保持部 Hに入力している第 1入力制御信号 S ,第 2
n input, 1 入力制御信号 S 及び第 n列出力制御信号 S それぞれもローレベルである。
input, 2 output ,η
[0079] 時刻 t から時刻 t までの間に第 1行の各画素部 P のデータの読み出しが行なわ
10 20 Ι,η
れる。画素部 Ρ において、放電制御信号 S は、時刻 t にハイレベルに転じて、
l，n reset,m 10
時刻 t より後の時刻 t にローレベルに転じる。転送制御信号 S は、時刻 t より後
10 11 trans 11 の時刻 t にハイレベルに転じて、時刻 t より後の時刻 t にローレベルに転じる。第 1
12 12 13
行選択制御信号 S は、時刻 t にハイレベルに転じる。スィッチ SWは、時刻 t
select, 1 10 n 10 から時刻 t までの間にバイアス電位 V を各画素部 P に供給する。
11 bias m,n
[0080] 第 1画素データ読出部 20の各電圧保持部 Hにおいて、第 1入力制御信号 S
n input, 1 は、放電制御信号 S 力 一レベルに転じる時刻 t から、転送制御信号 S がハ
reset,m 11 trans ィレベルに転じる時刻 t までの、間にある一定期間だけノヽィレベルとなる。これ〖こより
12
、この間に画素部 P から配線 L に出力される電圧値 (暗信号成分)は、電圧保持
ΐ,η Ι,η
部 Ηの第 1保持部 Η により保持される。
η η,Ι
[0081] また、第 1画素データ読出部 20の各電圧保持部 Ηにおいて、第 2入力制御信号 S は、転送制御信号 S がハイレベルである時刻 t から時刻 t までの間の一定 input, 2 trans 12 13
期間だけノ、ィレベルとなる。これにより、この間に画素部 P
Ι,ηから配線 L
Ι,ηに出力され る電圧値 (明信号成分)は、電圧保持部 Ηの
η 第 2保持部 Η
η,2により保持される。
[0082] そして、時刻 t より後の時刻 t から時刻 t までの間に、出力制御信号 S -S
13 14 15 output, 1 それぞれは、順次に一定期間だけハイレベルとなる。第 n列出力制御信号 S output, N
力 Sハイレベルである期間には、電圧保持部 Hに保持されていた第 1行第 n列の output, n n
画素部 P の暗信号成分及び明信号成分が電圧保持部 Hカゝら出力され、これら暗
Ι,η η
信号成分と明信号成分との差が減算回路 Sにより求められて、画素部 P に入射した
Ι,η
光の強度に応じた第 1電圧値 V が第 1画素データ読出部 20から出力される。この
Ι,Ι,η
ようにして、時刻 t から時刻 t までの間に、第 1行の N個の画素部 P — P それぞ
14 15 1,1 Ι,Ν れに入射した光の強度に応じた第 1電圧値 V — V が第 1画素データ読出部 2 0から順次に出力される。なお、この期間に出力される各電圧値 V のレベルは、画
Ι,Ι,η
素部 Ρ に入射した光の強度に応じたレベルであり、一般には η値により異なる。その
Ι,η
後、時刻 t に第 1行選択制御信号 S はローレベルに転じる。以上により、第 1行
15 select，丄 の各画素部 P のデータの読み出しが終了する。
Ι,η
[0083] 続いて、時刻 t から時刻 t までの間に第 2行の各画素部 P のデータの読み出し
20 30 2,n
が行なわれる。画素部 P において、放電制御信号 S は、時刻 t にハイレベル
2,n reset'm 20
に転じて、時刻 t より後の時刻 t Jこローレベルに転じる。転送制御信号 S は、時 刻 t より後の時刻 t にハイレベルに転じて、時刻 t より後の時刻 t にローレベル
21 22 22 23
転じる。第 2行選択制御信号 S は、時刻 t にハイレベルに転じる。スィッチ SW select, 2 20 n は、時刻 t から時刻 t までの間にバイアス電位 V を各画素部 P に供給する。
[0084] 第 1画素データ読出部 20の各電圧保持部 Hにおいて、第 1入力制御信号 S
input. は、放電制御信号 S 力 一レベルに転じる時刻 t から、転送制御信号 S がハ ィレベルに転じる時刻 t までの、間にある一定期間だけノヽィレベルとなる。これにより
22
、この間に画素部 P から配線 L に出力される電圧値 (暗信号成分)は、電圧保持
2,η Ι,η
部 Ηの第 1保持部 Η により保持される。
η η,Ι
[0085] また、第 1画素データ読出部 20の各電圧保持部 Ηにおいて、第 2入力制御信号 S は、転送制御信号 S がハイレベルである時刻 t から時刻 t までの間の一定 input, 2 trans 22 23
期間だけノ、ィレベルとなる。これにより、この間に画素部 P
2,ηから配線 L
Ι,ηに出力され る電圧値 (明信号成分)は、電圧保持部 Ηの
η 第 2保持部 Η
η,2により保持される。
[0086] そして、時刻 t より後の時刻 t から時刻 t までの間に、出力制御信号 S -S
23 24 25 output, 1 それぞれは、順次に一定期間だけハイレベルとなる。第 n列出力制御信号 S output, N
力 Sハイレベルである期間には、電圧保持部 Hに保持されていた第 2行第 n列の output, n n
画素部 P の暗信号成分及び明信号成分が電圧保持部 Hカゝら出力され、これら暗
2,n n
信号成分と明信号成分との差が減算回路 Sにより求められて、画素部 P に入射した
2,n 光の強度に応じた第 1電圧値 V が第 1画素データ読出部 20から出力される。この l,2,n
ようにして、時刻 t から時刻 t までの間に、第 2行の N個の画素部 P — P それぞ
24 25 2,1 2,N れに入射した光の強度に応じた第 1電圧値 V — V が第 1画素データ読出部 2
1,2,1 1,2,N
0から順次に出力される。なお、この期間に出力される各電圧値 V のレベルは、画 l,2,n
素部 P に入射した光の強度に応じたレベルであり、一般には n値により異なる。その
2,n
後、時刻 t に第 2行選択制御信号 S はローレベルに転じる。以上により、第 2行
25 select, 2
の各画素部 P のデータの読み出しが終了する。
2,n [0087] 以降も同様にして第 1画素データ読出部 20により順次に各行の画素部 P のデー m,n タが読み出されていく。このようにして、第 1画素データ読出部 20により、第 1行一第 M行それぞれについて順次に、各行の N個の画素部 P — P それぞれに入射し m,l m,N
た光の強度に応じた第 1電圧値 V —V が順次に出力される。また、この第 1画 l,m,l l,m,N
素データ読出部 20による第 1電圧値 V の読み出しと並列的に、第 2画素データ l，m，n
読出部 30による第 2電圧値 V の読み出しが以下のように行なわれる。
2,m,n
[0088] 第 2画素データ読出部 30は以下のように動作する。時刻 t から時刻 t までの期間
10 11
に、各積分回路 31のスィッチ SWは閉じて、各積分回路 31の容量素子 Cは放電さ れる。転送制御信号 S がハイレベルである時刻 t から時刻 t までの期間のうち、 第 2入力制御信号 S がー且ノヽィレベルになってローレベルに転じた後の期間に input, 2
、放電制御信号 S がー且ハイレベルになってローレベルになり、同時に各スイツ reset'm
チ SWが閉じて、第 1行の画素部 P の容量部に蓄積されていた電荷を、積分回路 3 η Ι,η
1 の容量素子 Cへ移動させる。時刻 t から時刻 t までの間に、各スィッチ SW そ n 14 15 Ι,η れぞれは順次に一定期間だけ閉じる。スィッチ SW が閉じている期間に、積分回路
Ι,η
31の容量素子 Cに蓄積されていた電荷の量に応じた第 2電圧値 V が第 2画素デ η 2,1,η
一タ読出部 30から出力される。このようにして、時刻 t から時刻 t までの間に、第 1
14 15
行の N個の画素部 P — P それぞれに入射した光の強度に応じた第 2電圧値 V
1,1 Ι,Ν 2,1,1
—V が第 2画素データ読出部 30から順次に出力される。以上により、第 1行の各
2,1,Ν
画素部 Ρ のデータの読み出しが終了する。
Ι,η
[0089] 続いて、時刻 t から時刻 t までの期間に、各積分回路 31のスィッチ SWは閉じて
20 21 n
、各積分回路 31 の容量素子 Cは放電される。転送制御信号 S がハイレベルであ n trans
る時刻 t から時刻 t までの期間のうち、第 2入力制御信号 S がー且ハイレベル
22 23 input, 2
になってローレベルに転じた後の期間に、放電制御信号 S がー且ノヽィレベルに reset, m
なってローレベルになり、同時に各スィッチ SWが閉じて、第 2行の画素部 P の容 n 2,n 量部に蓄積されていた電荷を、積分回路 31 の容量素子 Cへ移動させる。時刻 t か n 24 ら時刻 t までの間に、各スィッチ SW それぞれは順次に一定期間だけ閉じる。スィ
25 Ι,η
ツチ SW が閉じている期間に、積分回路 31の容量素子 Cに蓄積されていた電荷の
Ι,η η
量に応じた第 2電圧値 V が第 2画素データ読出部 30から出力される。このようにし
2,2,η て、時刻 t から時刻 t までの間に、第 2行の N個の画素部 P — P それぞれに入
24 25 2,1 2,N
射した光の強度に応じた第 2電圧値 V — V が第 2画素データ読出部 30から順
2,2,1 2,2,N
次に出力される。以上により、第 2行の各画素部 P のデータの読み出しが終了する
[0090] 以降も同様にして第 2画素データ読出部 30により順次に各行の画素部 P のデー
m,n タが読み出されていく。このようにして、第 2画素データ読出部 30により、第 1行一第 M行それぞれについて順次に、各行の N個の画素部 P — P それぞれに入射し
m,l m,N
た光の強度に応じた第 2電圧値 V — V が順次に出力される。
2,m,l 2,m,N
[0091] そして、データ出力部 40は以下のように動作する。時刻 t から時刻 t までの期間
14 15
に、第 1画素データ読出部 20により読み出された第 1行の画素部 P についての第 1
Ι,η
電圧値 V がデータ出力部 40に順次に入力するとともに、第 2画素データ読出部 3
Ι,Ι,η
0により読み出された第 1行の画素部 Ρ についての第 2電圧値 V がデータ出力
1，η 2,1,η
部 40に順次に入力して、第 1電圧値 V 又は第 2電圧値 V が AZD変換された
Ι,Ι,η 2,1,η
結果であるデジタル値 D がデータ出力部 40から順次に出力される。
Ι,η
[0092] 続いて、時刻 t から時刻 t までの期間に、第 1画素データ読出部 20により読み出
24 25
された第 2行の画素部 P についての第 1電圧値 V がデータ出力部 40に順次に
2,n l,2,n
入力するとともに、第 2画素データ読出部 30により読み出された第 2行の画素部 P
2,n についての第 2電圧値 V がデータ出力部 40に順次に入力して、第 1電圧値 V
2,2,n l,2,n 又は第 2電圧値 V が AZD変換された結果であるデジタル値 D がデータ出力部
2,2,n 2,n
40から順次に出力される。
[0093] 以降も同様にして、第 1行一第 M行それぞれについて順次に、各行の N個の画素 部 P — P それぞれに入射した光の強度に応じたデジタル値 D — D がデータ m,l m,N m,l m,N
出力部 40から順次に出力される。ここで、画素部 P の寄生容量部が飽和していな
m,n
いとき、すなわち、画素部 P への入射光の強度が比較的小さいときには、第 1電圧
m,n
値 V が AZD変換された結果がデジタル値 D として出力される。一方、画素部 P l,m,n m,n
m,nの寄生容量部が飽和しているとき、すなわち、画素部 P
m,nへの入射光の強度が比 較的大きいときには、第 2電圧値 V が AZD変換された結果がデジタル値 D とし
2,m,n m,n て出力される。したがって、第 1実施例に係る光検出装置 1は、高感度かつ広いダイ ナミックレンジで入射光強度を検出することができる。
[0094] なお、上記の動作例では、第 1画素データ読出部 20が第 m行の画素部 P 力もの m,n 出力電圧値を処理する期間に、第 2画素データ読出部 30が第 m行の画素部 P か m,n らの出力電荷を処理するものであった。しかし、第 1画素データ読出部 20が或る行の 画素部 P からの出力電圧値を処理する期間に、第 2画素データ読出部 30が他の m,n
行の画素部 p 力 の出力電荷を処理するようにしてもよい。例えば、第 1画素デー m,n
タ読出部 20が第 (m+ l)行の画素部 P からの出力電圧値を処理する期間に、第 2 m,n
画素データ読出部 30が第 m行の画素部 P 力もの出力電荷を処理するようにしても m,n
よい。何れの場合にも、第 1画素データ読出部及び第 2画素データ読出部が並列的 に動作する場合には、フレームレートを低下させることなく撮像をすることができる。た だし、後者の場合には、第 m行の画素部 P へ入力される第 m行放電制御信号 S m,n reset, は個々に設定され、また、先に第 1画素データ読出部 20から出力された第 m行の 画素部 P についての第 1電圧値 V は、第 m行の画素部 P についての第 2電 m,n l,m,n m,n
圧値 V が第 2画素データ読出部 30から出力されるまで記憶される。
2,m,n
[0095] (第 2実施例）
次に、第 2実施例に係る光検出装置 2について説明する。図 12は、第 2実施例に 係る光検出装置 2の概略構成図である。既述した第 1実施例に係る光検出装置 1と 比較すると、この第 2実施例に係る光検出装置 2は、第 2画素データ読出部 30に替 えて第 2画素データ読出部 30Aを備える点、データ出力部 40に替えてデータ出力 部 40Aを備える点、及び、タイミング制御部 50に替えてタイミング制御部 50Aを備え る点、で相違する。
[0096] 第 2実施例では、第 2画素データ読出部 30Aは、データ出力部 40Aに対して、第 2 電圧値 V を出力するだけでなぐ第 3電圧値 V をも出力する。第 2電圧値 V
2,m,n 3,m,n 2,m, は、既述したように、画素部 P 内のフォトダイオード PDで発生した電荷の量に対し n m,n
て線形関係にある値である。一方、第 3電圧値 V は、後述するように、画素部 P
3,m,n m,n 内のフォトダイオード PDで発生して第 2画素データ読出部 30Aに流入した電荷の流 入量の対数値に応じた値である。第 2画素データ読出部 30Aから出力される第 2電 圧値 V 及び第 3電圧値 V は、互いに異なるタイミングで出力されて、共通の配
2,m,n 3,m,n 線を経てデータ出力部 40Aへ入力してもよい。また、第 2画素データ読出部 30Aか ら出力される第 2電圧値 V 及び第 3電圧値 V は、互いに異なる配線を経てデ
2,m,n 3,m,n
ータ出力部 40Aへ入力してもよい。
[0097] 図 13は、第 2実施例に係る光検出装置 2の第 2画素データ読出部 30Aの構成図で ある。図 5に示された第 1実施例における第 2画素データ読出部 30の構成と比較する と、この図 13に示される第 2実施例における第 2画素データ読出部 30Aは、積分回 路 31に対して並列的に設けられた対数圧縮回路 32を更に含む点で相違する。
[0098] 図 14は、第 2実施例に係る光検出装置 2の画素部 P 、積分回路 31、対数圧縮 m,n n
回路 32及びスィッチ SWそれぞれの回路図である。対数圧縮回路 32は、積分回 路 31の容量素子 Cに対して並列的に設けられている。対数圧縮回路 32は、トラン ジスタ T 及びスィッチ SW を有している。トランジスタ T のソース端子は、スィッチ S
32 32 32
W を介して増幅器 Aの入力端子と接続されている。トランジスタ T のドレイン端子
32 32
は、トランジスタ T のゲート端子と直接に接続され、また、増幅器 Aの出力端子とも接
32
続されている。この対数圧縮回路 32は、スィッチ SWカゝら流入した電荷を入力して、 その入力した電荷の流入量の対数値に応じた第 3電圧値 V を出力することができ
3,m,n
る。
[0099] ここで、画素部 P 内の転送用トランジスタ Tのゲート端子に印加される転送制御 m,n 2
信号 S がハイレベルであり、放電用トランジスタ Tのゲート端子に印加される第 m trans 3
行放電制御信号 S もノ、ィレベルであるとする。また、スィッチ SWが配線 L と増 reset, m n 2,n 幅器 Aの入力端子とを接続して 、て、積分回路 3 ln内のスィッチ SWが開 、て 、て、 対数圧縮回路 32内のスィッチ SW が閉じているとする。このとき、画素部 P 内の n 32 m,n フォトダイオード PDへの光の入射に伴って対数圧縮回路 32に流入する電荷の流入 量 (すなわち電流)を Ishとすると、対数圧縮回路 32から出力される第 3電圧値 V n 3,m,n は、下記 (1)式で表される。 kはボルツマン定数であり、 Tは絶対温度であり、 qは電子 の電荷であり、 Iは定数である。
[0100] V =(kT/q)ln(Ish/l)
3,m,n
-d)
[0101] このように、本実施例では、第 2画素データ読出部 30Aは、画素部 P 内のフォトダ
Figure imgf000027_0001
第 2電圧値 V を積分回路 31から出力するだけでなぐその電荷の量の対数値に
2, m,n n
応じた第 3電圧値 V を対数圧縮回路 32カゝら出力する。また、第 2画素データ読
3,m,n n
出部 30Aは、第 2電圧値 V 及び第 3電圧値 V を、データ出力部 40Aへ至る共
2,m,n 3,m,n
通の配線へ互いに異なるタイミングで出力する。
[0102] 次に、第 2実施例に係る光検出装置 2のデータ出力部 40Aの構成について図 15 及び図 16を用いて説明する。
[0103] 図 15は、第 2実施例に係る光検出装置 2のデータ出力部 40Aの 1構成例を示す図 である。この図に示されるデータ出力部 40Aは、図 7に示されたものと略同様の構成 であって、 AZD変換回路 41 , 41及び選択出力部 42を有する。ただし、第 2実施
1 2
例では、 AZD変換回路 41は、第 2画素データ読出部 30Aから出力される第 2電圧
2
値 V を入力して AZD変換し、この第 2電圧値 V に応じた第 2デジタル値 D
2,m,n 2,m,n 2,m,n を出力するとともに、第 2画素データ読出部 30Aから出力される第 3電圧値 V を入
3,m,n 力して AZD変換し、この第 3電圧値 V に応じた第 3デジタル値 D を出力する
3,m,n 3,m,n
[0104] 選択出力部 42は、これら第 1デジタル値 D ,第 2デジタル値 D 及び第 3デジ l,m,n 2,m,n
タル値 D を入力し、第 1デジタル値 D と基準値とを大小比較した結果に基づ
3,m,n l，m，n
いて、第 1デジタル値 D ，第 2デジタル値 D 及び第 3デジタル値 D のうちの
1 ,m,n 2,m,n 3,m,n 何れか 1つを選択し、その選択した値をデジタル値 D として出力する。なお、第 1デ m,n
ジタル値 D と基準値とを大小比較するのでは無ぐ第 2デジタル値 D 又は第 3 l,m,n 2,m,n デジタル値 D と基準値とを大小比較してもよいし、また、第 1電圧値 V ，第 2電
3, m,n l，m，n
圧値 V 及び第 3電圧値 V の何れカゝと基準値とを大小比較してもよい。基準値
2,m,n 3,m,n
としては、画素部 P の寄生容量部が飽和している力否かを判定し得る第 1基準値、 m,n
及び、積分回路 31の容量素子 Cが飽和している力否かを判定し得る第 2基準値、の 2つが用いられる。
[0105] そして、画素部 P の寄生容量部が飽和していないとき、すなわち、画素部 P へ m,n m,n の入射光の強度が比較的小さいときには、第 1デジタル値 D (すなわち、画素部 P l，m，n
の選択用トランジスタ T力 出力されて第 1画素データ 20により読み出された第 1 電圧値 V の AZD変換結果）がデータ出力部 40Aカゝらデジタル値 D として出力 l,m,n m,n されるので、高感度で光検出が可能である。
[0106] また、画素部 P の寄生容量部が飽和しているとき（又は、飽和寸前の状態である m,n
とき)であって、積分回路 31の容量素子 Cが飽和していないときには、第 2デジタル 値 D (すなわち、画素部 P の放電用トランジスタ T力 出力されて第 2画素デー
2,m,n m,n 3
タ 30Aの積分回路 31により読み出された第 2電圧値 V の AZD変換結果)がデ n 2,m,n
ータ出力部 40Aからデジタル値 D として出力されるので、広いダイナミックレンジで m,n
光検出が可能である。
[0107] さらに、積分回路 31の容量素子 Cも飽和しているとき（又は、飽和寸前の状態であ るとき）、すなわち、画素部 P
m,nへの入射光の強度が比較的大きいときには、第 3デジ タル値 D (すなわち、画素部 P の放電用トランジスタ T力 出力されて第 2画素
3,m,n m,n 3
データ 30Aの対数圧縮回路 32により読み出された第 3電圧値 V の AZD変換結 n 3,m,n
果）がデータ出力部 40A力 デジタル値 D として出力されるので、更に広いダイナ m,n
ミックレンジで光検出が可能である。したがって、第 2実施例に係る光検出装置 2は、 高感度かつ更に広いダイナミックレンジで撮像をすることができる。
[0108] 図 16は、第 2実施例に係る光検出装置 2のデータ出力部 40Aの他の構成例を示 す図である。この図に示されるデータ出力部 40Aは、図 8に示されたものと略同様の 構成であって、選択出力部 43及び AZD変換回路 44を有する。ただし、第 2実施例 では、選択出力部 43は、第 1画素データ読出部 20から出力される第 1電圧値 V l，m，n を入力するとともに、第 2画素データ読出部 30Aから出力される第 2電圧値 V 及
2,m,n び第 3電圧値 V を入力して、第 1電圧値 V と基準値とを大小比較した結果に
3,m,n l，m，n
基づいて、第 1電圧値 V '第 2電圧値 V 及び第 3電圧値 V のうちの何れか l，m，n 2,m,n 3,m,n
1つを選択して出力する。なお、第 1電圧値 V と基準値とを大小比較するのでは l，m，n
無ぐ第 2電圧値 V 又は第 3電圧値 V と基準値とを大小比較してもよい。基準
2,m,n 3,m,n
値としては、画素部 P の寄生容量部が飽和しているか否かを判定し得る第 1基準 m,n
値、及び、積分回路 31の容量素子 Cが飽和している力否かを判定し得る第 2基準値 、の 2つが用いられる。
[0109] そして、画素部 P の寄生容量部が飽和していないとき、すなわち、画素部 P へ の入射光の強度が比較的小さいときには、画素部 P の選択用トランジスタ τ力も出
m,n 4 力されて第 1画素データ 20により読み出された第 1電圧値 V の AZD変換結果が
l，m，n
データ出力部 40Aからデジタル値 D として出力されるので、高感度で光検出が可
m,n
能である。
[0110] また、画素部 P の寄生容量部が飽和しているとき（又は、飽和寸前の状態である
m,n
とき)であって、積分回路 31の容量素子 Cが飽和していないときには、画素部 P の
n m,n 放電用トランジスタ T力 出力されて第 2画素データ 30Αの積分回路 31により読み
3 η
出された第 2電圧値 V の AZD変換結果がデータ出力部 40Αカゝらデジタル値 D
2,m,n m, として出力されるので、広いダイナミックレンジで光検出が可能である。
[0111] さらに、積分回路 31の容量素子 Cも飽和しているとき（又は、飽和寸前の状態であ るとき）、すなわち、画素部 P
m,nへの入射光の強度が比較的大きいときには、画素部 P の放電用トランジスタ Tカゝら出力されて第 2画素データ 30Aの対数圧縮回路 32 m,n 3 n により読み出された第 3電圧値 V の AZD変換結果がデータ出力部 40Aからデジ
3,m,n
タル値 D として出力されるので、更に広いダイナミックレンジで光検出が可能である m,n
。したがって、第 2実施例に係る光検出装置 2は、高感度かつ更なる広いダイナミック レンジで撮像をすることができる。
[0112] 次に、第 2実施例に係る光検出装置 2の動作例について説明する。図 17は、第 2 実施例に係る光検出装置 2の動作例を説明するタイミングチャートである。この図は、 第 1行の各画素部 P のデータを読み出す時間範囲を示している。図 11に示された
Ι,η
第 1実施例の場合のタイミングチャートと比較すると、この図 17に示される第 2実施例 の場合のタイミングチャートでは、各積分回路 31のスィッチ SWの開閉に続いて、各 対数圧縮回路 32のスィッチ SW の開閉、第 1列のスィッチ SW の開閉、第 Ν列の
η 32 1,1
スィッチ SW の開閉、第 2画素データ読出部 30Aから出力される第 2電圧値 V 、
1,N 2,m,n 第 2画素データ読出部 30Aから出力される第 3電圧値 V 、及び、データ出力部 4
3,m,n
OAから出力されるデジタル値 D 、それぞれが順に示されて ヽる。なお、第 2電圧値
m,n
V と第 3電圧値 V とは、このタイミングチャートでは互いに別個に示されている
2,m,n 3,m,n
力 スィッチ w に接続される共通の配線へ、互いに異なるタイミングで出力される。
Ι,η
[0113] 時刻 t 前から時刻 t までの第 2実施例に係る光検出装置 2の動作は、第 1実施例
10 15 の場合と同様である。なお、この期間には、各対数圧縮回路 32のスィッチ SW は n 32 開いている。
[0114] 時刻 t より後の時刻 t から、その後の時刻 t までの間に、各積分回路 31のスイツ
15 16 17 n チ SWは一定期間だけ閉じて、各積分回路 31の容量素子 Cは放電される。時刻 t n 16 から、時刻 t より後の時刻 t までの間、各対数圧縮回路 32のスィッチ SW は閉じ
17 18 n 32 て、放電制御信号 s 及び転送制御信号 S カ 、ィレベルになり、同時に各スィ reset ,m trans
ツチ SWが閉じて、第 1行の画素部 P のフォトダイオード PDで発生した電荷を各対 η Ι,η
数圧縮回路 32へ流入させる。また、時刻 t から時刻 t までの間に、各スィッチ SW n 17 18 1 それぞれは順次に一定期間だけ閉じる。スィッチ SW が閉じている期間に、対数
，η Ι,η
圧縮回路 32に流入した電荷の量の対数値に応じた第 3電圧値 V が第 2画素デ η 3，1，η
一タ読出部 30Αから出力される。このようにして、時刻 t から時刻 t までの間に、第
17 18
1行の N個の画素部 P — P それぞれに入射した光の強度の対数値に応じた第 3
1,1 Ι,Ν
電圧値 V -V が第 2画素データ読出部 30Αから順次に出力される。
3,1,1 3,1,Ν
[0115] そして、データ出力部 40Αでは、時刻 t から時刻 t までの間に第 1画素データ読
14 15
出部 20から出力された第 1電圧値 V -V 、時刻 t から時刻 t までの間に第 2
1,1,1 Ι,Ι,Ν 14 15
画素データ読出部 30Αから出力された第 2電圧値 V -V 、及び、時刻 t カゝら
2,1,1 2,1,N 17 時刻 t までの間に第 2画素データ読出部 30Aから出力された第 3電圧値 V -V
18 3,1,1 3,
、に基づいて、第 1電圧値 V ，第 2電圧値 V 及び第 3電圧値 V の何れか 1
Ι,Ν Ι,Ι,η 2,1,η 3，1，η つが AZD変換された結果であるデジタル値 D がデータ出力部 40Aから順次に出
Ι,η
力される。なお、第 3電圧値 V が出力されるタイミングは、第 1電圧値 V 及び第
3，1，η Ι,Ι,η
2電圧値 V が出力されるタイミングより遅れるので、先に出力された第 1電圧値 V
2,1,η 1,1 及び第 2電圧値 V (又は、これらの AZD変換結果)を保持するデータ保持部が
,η 2,1,η
設けられる。
[0116] 以降も同様にして、第 1行一第 Μ行それぞれについて順次に、各行の Ν個の画素 部 Ρ — Ρ それぞれに入射した光の強度に応じたデジタル値 D — D がデータ m,l m,N m,l m,N 出力部 40Aから順次に出力される。ここで、画素部 P の寄生容量部が飽和してい m,n
ないとき、すなわち、画素部 P への入射光の強度が比較的小さいときには、第 1電 m,n
圧値 V が AZD変換された結果がデジタル値 D として出力される。また、画素 l,m,n m,n 部 P の寄生容量部が飽和しているときであって、積分回路 31の容量素子が飽和 m,n n
していないときには、第 2電圧値 V が AZD変換された結果がデジタル値 D とし
2,m,n m,n て出力される。さらに、積分回路 31の容量素子が飽和しているとき、すなわち、画素 部 P への入射光の強度が比較的大きいときには、第 3電圧値 V が AZD変換さ m,n 3,m,n
れた結果がデジタル値 D として出力される。したがって、第 2実施例に係る光検出 m,n
装置 2は、高感度かつ更なる広いダイナミックレンジで入射光強度を検出することが できる。

Claims

請求の範囲
[1] 入射光強度に応じた量の電荷を発生するフォトダイオードと、ゲート端子に形成され た寄生容量部に蓄積されている電荷の量に応じた電圧値を出力する増幅用トランジ スタと、前記フォトダイオードで発生した電荷を前記増幅用トランジスタのゲート端子 へ転送する転送用トランジスタと、前記寄生容量部の電荷を初期化する放電用トラン ジスタと、前記増幅用トランジスタ力 出力される電圧値を選択的に出力する選択用 トランジスタとを含む画素部と、
前記画素部の前記選択用トランジスタから出力される電圧値を読み出して、この電 圧値に応じた第 1電圧値を出力する第 1画素データ読出部と、
前記画素部の前記放電用トランジスタに接続された第 1端子と、前記画素部の前記 増幅用トランジスタのゲート端子の電荷を初期化する為のバイアス電位を入力する第
2端子と、第 3端子とを有し、前記第 1端子と前記第 2端子との間又は前記第 1端子と 前記第 3端子との間を電気的に接続する接続切替部と、そして、
前記接続切替部の前記第 3端子に入力端子が接続され、前記寄生容量部の容量 値より大きい容量値を有する容量素子を含み、前記接続切替部の前記第 3端子から 前記入力端子に流入した電荷を前記容量素子に蓄積して、その蓄積した電荷の量 に応じた第 2電圧値を出力する第 2画素データ読出部とを備えた光検出装置。
[2] 入射光強度に応じた量の電荷を発生するフォトダイオード、転送制御信号を入力す るためのゲート端子と、前記フォトダイオードに接続された第 1端子と、第 2端子を有 する転送用トランジスタ、放電制御信号を入力するためのゲート端子と、前記転送用 トランジスタの第 2端子に接続された第 1端子と、第 2端子を有する放電用トランジスタ 、前記転送用トランジスタの第 2端子及び前記放電用トランジスタの第 1端子にそれ ぞれ接続されたゲート端子と、所定電位に設定された第 1端子と、第 2端子を有する 増幅用トランジスタ、及び、選択制御信号を入力するためのゲート端子と、前記増幅 用トランジスタの第 2端子に接続された第 1端子と、第 2端子を有する選択用トランジ スタを含む画素部と、
前記画素部における前記選択用トランジスタの第 2端子に接続された入力端子を 有する第 1画素データ読出部と、 前記画素部における前記放電用トランジスタの第 2端子に接続された第 1端子と、 所定のバイアス電位に設定された第 2端と、第 3端とを有し、前記第 1端子と前記第 2 端子との間及び前記第 1端子と前記第 3端子との間のいずれかを電気的に接続する ための接続切替部と、そして、
前記接続切替部における第 3端子に接続された入力端子と、該入力端子を介して 流入した電荷が蓄積される容量素子を含む第 2画素データ読出部とを備えた光検出 装置。
[3] 請求項 1記載の光検出装置において、
前記第 2画素データ読出部に含まれる前記容量素子の容量値は、前記寄生容量 部の容量値の 2K倍 (ただし、 Κは 1以上の整数)である。
[4] 請求項 1又は 2記載の光検出装置において、
前記画素部に含まれる前記フォトダイオードは、第 1導電型の第 1半導体領域と、 前記第 1半導体領域の上に設けられ、該第 1半導体領域との間で ρη接合を形成する 第 2導電型の第 2半導体領域と、そして、前記第 2半導体領域の上に設けられ、該第 2半導体領域との間で ρη接合が形成される第 1導電型の第 3半導体領域を備える。
[5] 請求項 1又は 2記載の光検出装置において、
前記画素部は、前記フォトダイオードと前記転送用トランジスタとの間に配置され、 所定電位に設定されたゲート端子と、前記フォトダイオードに接続された第 1端子と、 前記転送用トランジスタの第 1端子に接続された第 2端子を有する遮断用トランジスタ をさらに含む。
[6] 請求項 1又は 2記載の光検出装置は、さらに、
それぞれが前記画素部と同じ構造を有するとともに、該画素部とともに 2次元配列を 構成する複数の画素部を備える。
[7] 請求項 6記載の光検出装置において、
前記第 2画素データ読出部は、前記容量素子として、前記 2次元配列された画素 部の各列に対応して設けられた複数の容量素子を有する。
[8] 請求項 6記載の光検出装置において、
前記 2次元配列された画素部のうち或る行に属する画素部グループ力 の出力電 圧値を前記第 1画素データ読出部が処理する期間に、前記第 2画素データ読出部 は、該行に属する画素部グループ力もの出力電荷を処理する。
[9] 請求項 6記載の光検出装置において、
前記 2次元配列された画素部のうち或る行に属する画素部グループ力 の出力電 圧値を前記第 1画素データ読出部が処理する期間に、前記第 2画素データ読出部 が他の行に属する画素部グループからの出力電荷を処理する。
[10] 請求項 1又は 2記載の光検出装置は、さらに、
前記第 1画素データ読出部カゝら出力される第 1電圧値を AZD変換することで該第 1電圧値に応じた第 1デジタル値を出力するとともに、前記第 2画素データ読出部か ら出力される第 2電圧値を AZD変換することで該第 2電圧値に応じた第 2デジタル 値を出力する AZD変換部を備える。
[11] 請求項 10記載の光検出装置は、さらに、
前記 AZD変換部から出力される第 1デジタル値及び第 2デジタル値を入力し、前 記第 1電圧値、前記第 2電圧値、前記第 1デジタル値及び前記第 2デジタル値のうち V、ずれかと基準値とを大小比較した結果に基づ 、て、前記第 1デジタル値及び前記 第 2デジタル値のうち一方を出力する選択出力部を備える。
[12] 請求項 1又は 2記載の光検出装置は、さらに、
前記第 1画素データ読出部から出力される第 1電圧値と前記第 2画素データ読出 部から出力される第 2電圧値とを入力し、前記第 1電圧値及び前記第 2電圧値のうち いずれかと基準値とを大小比較した結果に基づいて、前記第 1電圧値及び前記第 2 電圧値のうち一方を出力する選択出力部を備える。
[13] 請求項 12記載の光検出装置は、さらに、
前記選択出力部から出力される電圧値を AZD変換することで該電圧値に応じた デジタル値を出力する AZD変換部を備える。
[14] 請求項 1又は 2記載の光検出装置において、
前記第 2画素データ読出部は、前記容量素子に対して並列的に設けられ、前記接 続切替部の前記第 3端からの流入電荷量の対数値に応じた第 3電圧値を出力する 対数圧縮回路を備える。
[15] 請求項 14記載の光検出装置は、さらに、
前記第 1画素データ読出部カゝら出力される第 1電圧値を AZD変換することで該第 1電圧値に応じた第 1デジタル値を出力するとともに、前記第 2画素データ読出部か ら出力される第 2電圧値及び第 3電圧値を AZD変換することで該第 2電圧値に応じ た第 2デジタル値及び第 3電圧値に応じた第 3デジタル値を出力する AZD変換部を 備える。
[16] 請求項 15記載の光検出装置は、さらに、
前記 AZD変換部から出力される第 1デジタル値、第 2デジタル値及び第 3デジタ ル値を入力し、前記第 1電圧値、前記第 2電圧値、前記第 3電圧値、前記第 1デジタ ル値、前記第 2デジタル値及び前記第 3デジタル値のうち ヽずれかと基準値とを大小 比較した結果に基づいて、前記第 1デジタル値、前記第 2デジタル値及び前記第 3 デジタル値のうちいずれか 1つを出力する選択出力部を備える。
[17] 請求項 14記載の光検出装置は、さらに、
前記第 1画素データ読出部から出力される第 1電圧値と前記第 2画素データ読出 部から出力される第 2電圧値及び第 3電圧値とを入力し、前記第 1電圧値、前記第 2 電圧値及び前記第 3電圧値のうちいずれかと基準値とを大小比較した結果に基づい て、前記第 1電圧値、前記第 2電圧値及び前記第 3電圧値のうちいずれか 1つを出力 する選択出力部を備える。
[18] 請求項 17記載の光検出装置は、さらに、
前記選択出力部から出力される電圧値を AZD変換することで該電圧値に応じた デジタル値を出力する AZD変換部を備える。
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