WO2005022588A2 - Halbleiterbauteil mit einer umverdrahtungslage und verfahren zur herstellung desselben - Google Patents

Halbleiterbauteil mit einer umverdrahtungslage und verfahren zur herstellung desselben Download PDF

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Harry Huebert
Rajesh Subraya
Jochen Thomas
Ingo Wennemuth
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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Definitions

  • the invention relates to a semiconductor component with a plastic housing, with at least one semiconductor chip and with a rewiring layer, and a method for producing the same.
  • the invention relates to a chip stack with memory semiconductor chips of the same type, which have a central bond channel with signal contact surface rows or bond pad rows.
  • identical semiconductor chips are understood to mean a size that is as similar as possible and a topographic design that is as similar as possible to the arrangement of contact areas of the semiconductor chips in the bond channels with rows of contact areas or rows of bond pads.
  • Graphics memory devices are ahead of standard memory devices in terms of their electrical requirements. At the desired clock frequencies in the gigahertz range, high speeds are expected in the semiconductor chips, which cannot be achieved with conventional bond pad arrangements in the form of rows of signal contact areas in a central bond channel, especially since the long rewiring lines from the central bond channel to the edge sides of the memory chips have inductance values that are too high, which Increase impedance and reduce the clock frequencies. These disadvantages are even more devastating when an attempt is made to stack semiconductor chips of the same type.
  • chip stacks are not suitable. Due to the stacking, such semiconductor components with a semiconductor chip stack do not meet the "high performance" criteria for DDR-II or DDR-III memory components and have so far only been able to be stacked with losses in "high performance", which leads to unacceptable values in relation to the Criteria of DDR-II components.
  • the object of the invention is to reduce the inductive component of the impedance of a semiconductor component by means of design measures to the extent that a semiconductor component with a rewiring layer is created which is suitable for clock frequencies in the gigahertz range and which meets the DDR III requirements. Furthermore, it is an object of the invention to provide a chip stack and a semiconductor component with one
  • a semiconductor component with a plastic housing, a first semiconductor chip and a rewiring layer is created according to a first aspect.
  • the semiconductor chip of the semiconductor component has an active upper side with signal contact areas. These signal contact areas are arranged in rows in a central bond channel.
  • the rewiring layer of the semiconductor component is arranged on the active upper side of the semiconductor chip and has a closed metal layer as the first layer. This metal layer can have a ground or supply potential. are bound and thus reduces the inductance of the integrated circuit of the semiconductor chips.
  • the metal layer has a bond channel opening in order to enable access to the signal contact areas during bonding.
  • the semiconductor chip is fixed with an adhesive film on the metal layer of the rewiring layer in such a way that the signal contact areas of the semiconductor chip are arranged in the bond channel opening.
  • the rewiring layer has an insulation layer with through contacts from the metal layer to external contact areas for ground or supply connections of a third layer. This third layer is arranged as a rewiring layer on the insulation layer.
  • This rewiring layer additionally has rewiring lines that extend from the bonding channel to external contact areas for signal connections.
  • the signal contact areas are electrically connected to the rewiring lines via bond wires in the bond channel.
  • the bond wires in the bond channel are guided through the bond channel opening of the metal layer, which is at a ground or supply potential and thus shields the signal-carrying bond wires from control fields.
  • the plastic housing has a plastic housing mass, which the semiconductor chip on the back and on its edges and the metal layer of the rewiring layer, insofar as it is not covered by the adhesive film.
  • the active components of the semiconductor component made of brittle semiconductor material are thus protected against mechanical damage.
  • the bond channel opening in the rewiring layer is filled with plastic housing compound to the extent that all bond connections of the central bond channel are embedded in plastic housing compound and are protected against mechanical damage.
  • a method for producing a semiconductor component according to the first aspect of the invention with a metal layer and a rewiring layer of a rewiring layer has the following method steps. First, a metal foil with component positions is provided, bond channel openings being provided in the component positions. An insulation layer is then applied to the metal foil, into which vias are then introduced. A structured redistribution layer is then applied to the insulation layer.
  • the rewiring layer has rewiring lines and external contact areas, the rewiring lines extending from the area of the provided bond channel openings to the external contact areas. Now the intended central bond channel opening is introduced into the rewiring layer at the component positions. An adhesive film with bond channel openings is then applied to the metal film and semiconductor chips are fixed thereon by aligning the central bond channels of the semiconductor chips with the bond channel openings in the rewiring layer. Then bond connections are established between the signal contact areas and the rewiring lines. Next, the rewiring layer is coated with a plastic housing compound, by embedding the semiconductor chips in the plastic housing compound, a composite plate being produced. The bond channels are finally covered with plastic compound and the composite board is separated into individual semiconductor components.
  • This method has the advantage that the metal foil, which is etched away in the method for producing conventional components, is retained as a component or as a layer of the rewiring layer and additionally has an effect for the semiconductor component that improves the high-frequency properties.
  • the introduction of a bond channel into the rewiring layer with a metal layer can be facilitated if the bond channel openings are punched into the metal layer at the component positions before the insulation layer is applied to the metal foil.
  • a chip stack of semiconductor chips with a first semiconductor chip and at least one stacked second semiconductor chip is provided in a second aspect.
  • the semiconductor chips have active top sides with signal contact areas and ground or supply contact areas.
  • at least one of the two semiconductor chips carries a special rewiring layer which has an insulation layer, a rewiring layer and a cover layer. The insulation layer is applied to the active top side, leaving the signal contact areas and the ground or supply contact areas of the semiconductor chip free.
  • the redistribution layer on at least the second semiconductor chip is structured in such a way that it corresponds with corresponding ones Rewiring lines contacted the signal contact areas and the ground or supply contact areas.
  • the rewiring layer has signal connection contact areas and ground or supply connection contact areas in an edge region of the rewiring layer, which are connected via the rewiring lines to the signal contact areas and the ground or supply contact areas of the semiconductor chip.
  • the redistribution layer with its electrically conductive structures is protected by a cover layer having an insulation material.
  • the rewiring lines are arranged parallel to one another, with signal conductor tracks and ground or supply conductor track alternatingly being arranged on the insulation layer of the rewiring layer.
  • These signal conductor tracks or ground or supply conductor tracks connect the signal contact areas running in parallel with the signal connection contact areas in the edge region of the rewiring layer and accordingly connect the ground or supply conductor tracks
  • Ground or supply contact areas of the semiconductor chip with ground or supply connection contact areas arranged on the edge of the rewiring layer has the advantage that the connection contact areas are more easily accessible for further wiring.
  • Such a chip stack with such a rewiring structure also has the advantage that a ground or supply conductor track is arranged in the rewiring layer adjacent to each signal conductor track.
  • This alternating change of ground or supply conductor tracks and signal conductor tracks reduces the inductance component of the complex impedance of the conductor tracks and contributes to the fact that the connection resistance or the resistance of the leads can be practically halved compared to conventionally stacked semiconductor chips and thus meets the criteria of the DDR-II memory modules.
  • the capacitive coupling of the conductor tracks is extremely small, since only the cross-sectional thickness of the signal conductor track and the ground or supply conductor track determines the size of the capacitive coupling.
  • the ground or supply conductor tracks arranged between two signal conductor tracks also have the advantage that crosstalk between signal conductor tracks is reduced.
  • the parallel routing and the approximately equal length of the signal conductor tracks in the rewiring layer also ensure that differences in transit time from signal conductor track to signal conductor track are reduced. This also improves performance.
  • the invention is particularly suitable for identical chips because it is then possible to manufacture them inexpensively. Furthermore, the performance is improved, and memory modules with a high storage capacity due to the stacking and with a high runtime constancy with minimal runtime differences and for high clock frequencies in the gigahertz range are realized by the design of the rewiring layer.
  • ground or supply conductor tracks and ground or supply contact surfaces are referred to as ground or supply connection contact surfaces, which are connected to stacked via at least one corresponding external contacts of the semiconductor component.
  • pelten semiconductor chips are placed on the ground or supply potential or ground potential of the circuit.
  • Signal conductor tracks, signal contact areas and signal connection contact areas are designed so that they can transmit data in rapid succession and in binary form, positive or negative pulses, preferably pulse code modulation, being transmitted over such areas or conductor track structures.
  • ground or supply conductor tracks have a smaller width than the signal conductor tracks.
  • the larger width of the signal conductor tracks contributes to the lower inductance and to a lower resistance.
  • a small cross-section is sufficient for the current feedback according to the coplanar strips for the ground or supply conductor tracks.
  • the chip stack can have double-adhesive films between the stacked semiconductor chips in order to hold the chip stack together and stabilize it. These intermediate foils leave the connection contact areas free in the edge regions of the respective rewiring layer.
  • a third aspect of the invention provides that the rewiring layer on the stacked semiconductor chips is structured in such a way that an insulation layer is again arranged on the active top sides of the semiconductor chips.
  • the redistribution layer mainly has parallel, adjacent signal conductor tracks, between which no ground or supply conductor tracks are arranged.
  • the cover layer is multi-layered and structured in such a way that an Cover insulation layer is arranged on the rewiring layer and the entire semiconductor chip is covered or protected by an electrically conductive layer on the cover insulation layer. This electrically conductive layer is at ground or supply potential.
  • the signal lines are separated from the ground or supply potential only by the covering insulation layer thickness.
  • the area of the induction loop for each of the signal lines is extremely small, which significantly reduces the inductive component of the impedance and the total complex impedance can be more than halved, although the capacitive component is increased compared to the first aspect of the invention.
  • the uniform parallel routing of the signal lines from the signal contact areas on the semiconductor chip to signal connection contact areas in the edge region of the rewiring layer achieves a uniform transit time of the high-frequency signals for each of the connected signal contact areas on the semiconductor chip.
  • the stacked semiconductor chips are arranged on a multilayer substrate.
  • the substrate has an edge region with substrate connection areas that are not covered by a chip stack. These substrate connection areas can thus be accessed. It is thus possible to connect the signal connection contact areas of the chip stack to corresponding substrate connection areas and also to connect the ground or supply connection contact areas of the chip stack to corresponding other substrate connection areas. In this case, all substrate connection surfaces that are connected to the ground or Supply connection contact surfaces interact, short-circuited and lead to a single external contact of the substrate.
  • the substrate has a substrate wiring layer.
  • Rewiring lines of the rewiring layer also connect the substrate connection areas via vias through the substrate to external contact areas of the semiconductor component. While the rewiring layers, which are arranged on the semiconductor chips, make do without through contacts, through contacts are provided for the multilayer substrate in order to get from the substrate contact surfaces arranged in the edge region to the outer contact surfaces which are annularly or evenly distributed on the underside of the substrate. On the outer contact surfaces solder bumps or solder balls can be applied as external contacts. On the other hand, it is possible to provide external contact areas, so that SMD arrangements (surface mounted device arrangements) are possible on corresponding superordinate circuit substrates.
  • SMD arrangements surface mounted device arrangements
  • a method for producing a semiconductor component has the following method steps:
  • semiconductor chips to be stacked are provided with an active top side and with signal contact areas and ground or supply contact areas.
  • An insulation layer is then applied as part of a rewiring layer to the active top sides of the semiconductor chips.
  • the signal contact areas and the ground or supply contact areas are released from insulation material. to contact the conductor tracks of a structured redistribution layer when the redistribution layer is applied.
  • the redistribution layer consisting of a conductive material on the insulation layer of the redistribution layer has parallel signal conductor tracks, between which ground or supply conductor tracks are provided.
  • the ground or supply conductor tracks have a smaller width than the signal conductor tracks.
  • a covering layer comprising insulation material is applied to a rewiring layer structured in this way, which alleviates the first adhesion problems between a plastic housing compound to be applied and the conductor tracks, in particular in the area of the connection contact surfaces.
  • the adhesion of the connection contact surfaces of the rewiring layer is also subjected to great stress, so that there may be signs of detachment or delamination between the insulation layer of the rewiring layer and the connection contact surfaces of the rewiring layer. If, however, a cover layer is provided which only leaves open portions of the connection contact surfaces of the rewiring layer that are necessary for bonding, this second adhesion problem is alleviated.
  • a method for producing a semiconductor component of the third aspect of the invention initially does not differ in the initial steps, namely the provision of a plurality of semiconductor chips to be stacked, the application of an insulation layer as part of a rewiring layer and the application of a rewiring layer.
  • the conductor tracks are now designed to be approximately the same width and parallel, since signal conductor tracks are predominantly to be provided.
  • the electrically conductive layer can be connected to ground and ensures that the induction cross section of the signal conductor tracks and the electrically conductive layer that can be placed at ground potential or ground potential is minimized. This reduces the inductive component of the impedance of the leads, so that an adaptation to the "High Performance "criteria for DDR-II memory devices is secured.
  • the entire stack can be embedded in a plastic compound on the substrate, the underside of the substrate remaining free of plastic compound.
  • the individual external contact areas can be delimited on the underside of the substrate by a solder resist layer, so that it is possible to apply solder balls or solder bumps to the external contact areas of the semiconductor component on the underside of the multilayer substrate.
  • This substrate can also be the basis of a benefit, the substrate having component positions arranged in rows and columns for a benefit and a stack of semiconductor chips according to the invention being arranged, bonded and encased in a plastic compound in each of the component positions.
  • a suitable impedance control and matching for stacked semiconductor chips with the aid of the specially designed rewiring layers on each of the. Semiconductor chips and in particular on the top semiconductor chip is possible.
  • the impedance value of the leads on the rewiring layer can be more than halved.
  • the cover insulation layer which represents a separating layer between the plastic mass of the housing and the gold coating of the uppermost rewiring layer, is particularly helpful here. Forces that occur during the molding process, that is to say when the plastic housing compound is being applied, do not therefore directly affect the adhesion of the redistribution metal layer to the insulation layer underneath. Rather, the cover insulation layer decouples the effects of the plastic housing compound on the sensitive structure of the rewiring layers.
  • FIG. 1 shows a schematic top view of a rewiring layer of a rewiring layer
  • FIG. 2 shows a schematic cross section through a semiconductor component of a first embodiment of the invention
  • FIG. 3 shows a schematic cross section through a semiconductor component of a second embodiment of the invention.
  • FIG. 4 shows a schematic cross section through a semiconductor component of a third embodiment of the invention.
  • FIG. 1 shows a schematic top view of a rewiring layer 10 of a rewiring layer.
  • the rewiring layer of FIG. 1 comprises three layers, namely an insulation layer 9, on which the structured rewiring layer 10 shown here is arranged, while the cover layer arranged on the rewiring layer 10 has been omitted in order to arrange the conductor tracks 29 with reference to the figure 1 to be able to explain.
  • the parallel conductor tracks 29 connect connection contact surfaces (not shown here) in the edge regions of the rewiring layer 10 with contact surfaces 6 and 7 in a central region 28 with contact surface rows or bond pad rows on the active top side 5 of a semiconductor chip.
  • 28 signal contact areas 6 and ground or supply contact areas 7 are provided in the central area. These are electrically connected via supply lines 31 and 32 to signal conductor tracks 12 and ground or supply conductor tracks 13.
  • supply lines 31 and 32 to signal conductor tracks 12 and ground or supply conductor tracks 13.
  • a ground or supply conductor track 13 which is connected to a ground or supply potential.
  • the lead length 1 of the parallel guide from the signal conductor tracks 12 to one another and from the ground or supply conductor tracks 13 is almost identical, so that differences in transit time are minimized.
  • the induction cross section between the feed lines is reduced to a small distance between the signal lines and the ground or supply lines.
  • the inductive component of the impedance or the impedance of the leads is reduced.
  • the width of the signal conductor tracks 12 in this embodiment of the invention according to FIG. 1 is between 20 ⁇ m and 170 ⁇ m and the width of the ground or supply conductor tracks 13 is between 20 ⁇ m and 150 ⁇ m.
  • the width of the conductor tracks must not vary significantly along the parallel guide in order not to cause any differences in transit time between the individual signal conductor tracks 12.
  • the distance between the conductor tracks is 25 to 50 ⁇ m, so that a step size between a signal conductor track 12 and the next signal conductor track 12 results in a minimum of 15 ⁇ m and a maximum of 300 ⁇ m.
  • the impedance could be reduced to 60 to 75 ohms compared to conventionally structured rewiring layers 10, which are 160 to 200 ohms for the impedance value. This means a reduction in the impedance value to less than half with the aid of this special redistribution structure of the redistribution layer 10.
  • FIG. 2 shows a schematic cross section through a semiconductor component 30 according to a first embodiment of the invention.
  • This semiconductor component 30 has a plastic housing 41, in the plastic housing mass 33 of which a semiconductor chip 1 is embedded with its rear side 42 and its edge sides 43 and 44.
  • the semiconductor chip 1 has on its active top side 4 a central bond channel 28 in which the signal rows of contacts with signal contact surfaces 6 are arranged.
  • the active top side 4 is fixed on a rewiring layer 8 via a double-sided adhesive 45.
  • the rewiring layer 8 has a bond channel opening 46 and consists of four layers.
  • the first layer is an electrically conductive layer 18 made of metal, which covers the entire rewiring layer 8 and is connected via via contacts 25 to a ground or supply potential which can be applied to the external contacts 47.
  • the rewiring layer 8 has an insulation layer 9, which likewise has the bond channel opening 28 and has the through contacts 25 to the external contacts 47 with ground or supply potential.
  • a rewiring layer 10 Arranged on the insulation layer 9 as a third layer is a rewiring layer 10 which has rewiring lines 48 which extend from the bonding channel 28 to external contact areas 26 on which the external contacts 35 for signal connections are arranged.
  • the redistribution layer 10 is protected by a fourth layer of the redistribution layer 8.
  • This fourth layer is a solder stop layer or cover layer 11, which only leaves the external contact areas 26 of the rewiring layer 10 free, so that external contacts 35 and 47 can be applied there.
  • Such a cover layer is also provided on the electrically conductive layer 18.
  • the signal contact areas 6 in the bonding channel 28 are connected to the rewiring lines 48 of the rewiring layer 10 via bonding wires 27. If the metal layer 18 is connected to ground potential via the external contacts 47 and the through contacts 25, the impedance or the inductive component of the impedance is reduced due to the small distance between the metal layer 18 and the "high frequency" performance of the semiconductor component is improved, in particular the high frequency performance improved.
  • FIG. 3 shows a schematic cross section through a semiconductor component 50 of a second embodiment of the invention.
  • Components with the same functions as in FIG. 1 or in FIG. 2 are identified by the same reference symbols and are not discussed separately.
  • the semiconductor component 50 shown in FIG. 3 has a chip stack 3 with a first semiconductor chip 1 and a stacked second semiconductor chip 2.
  • These semiconductor chips 1 and 2 are memory modules with a central area 28 which has both signal contact areas and ground or supply contact areas 7. In this cross section, only ground or supply contact surfaces 7 were cut, while the signal contact surfaces are arranged in front of and behind the image plane.
  • the semiconductor chips 1 and 2 have active top sides 4 and 5, on each of which a rewiring layer 8 is arranged.
  • This rewiring layer 8 has at least two layers, an insulation layer 9 and a rewiring layer 10 made of a structured metal layer.
  • Terminal contact areas and, in this example, ground or supply terminal contact areas 15 are arranged in the edge regions 16 of the rewiring layers 10 of the semiconductor chips 1 and 2 shown.
  • ground or supply conductor tracks are arranged in parallel to the signal conductor tracks not shown here in front of and behind the plane of the drawing. This means that between the signal conductor tracks there is in each case a ground or supply conductor track 13, which minimize the impedance or inductance of the leads in the area of the rewiring layer 8.
  • the rewiring layer 8 of the first semiconductor chip 1 While the rewiring layer 8 of the first semiconductor chip 1, with the ground or supply connection contact surfaces 15 being left free, has a covering layer 11 with insulation material in the edge region 16, which also acts as an adhesive layer, with a covering insulation layer 17, in the upper rewiring layer 8 the plastic housing compound 33 formed, which completely embeds the chip stack 3 from the semiconductor chips 1 and 2 with their rewiring layers 8.
  • the chip stack 3 is arranged on a multilayer substrate 20 which has a substrate redistribution layer 23 with rewiring lines 24.
  • substrate connection areas 22 are provided in an edge region 21 of the substrate 20 that is not covered by the semiconductor chip stack 3.
  • bond connections 27 for a ground or supply conductor path 13 of the lower first semiconductor chip 1 and for a ground or supply conductor path 13 of the upper second semiconductor chip 2 lead to the substrate connection areas 22.
  • the bond connections 27 connect the individual stacked semiconductor chips 1 and 2 corresponding substrate connection areas 22.
  • An insulating core layer 34 of the substrate 20 has through contacts 25 at the locations at which external contact surfaces 26 are provided for external contacts 35 of the semiconductor component 30.
  • a solder resist layer 40 ensures that the solder material of the external contacts 35 remains limited to the external contact surfaces 26 by covering the entire underside of the semiconductor component 30 except for the external contact surfaces 26.
  • FIG. 3 also shows that the external contacts 35 are arranged on corresponding contact surfaces 36 of a circuit carrier 37 of a higher-level circuit.
  • the circuit carrier 37 is clad on its underside 38 or in an inner layer with a metal layer 39, which in turn is connected to ground or supply potential.
  • the induction cross section between conductor tracks carrying ground or supply potential and signal conductor tracks compared to an induction cross section between signal conductor tracks and the metal layer 39 of the circuit carrier 37 is considerably reduced and thus the Impedance values of the signal feed lines to the signal contact areas on the memory chips in the corresponding central regions 28 are reduced.
  • FIG. 4 shows a schematic cross section through a semiconductor component 300 of a third embodiment of the invention. Components with the same functions as in FIG. 2 are identified with the same reference symbols and are not discussed separately.
  • the difference between the third embodiment of the invention according to FIG. 4 and the second embodiment of the invention according to FIG. 3 is that the cover layer 11, which also acts as an adhesive layer, of the rewiring layers 8 on the respective semiconductor chips 1 and 2 has a non-structured closed metallic cover , which in turn can be connected to the ground or supply potential of an external contact 35 via an M or supply connection 19 and the bonding wires 27.
  • a closed, electrically conductive layer 18 made of metal is provided in the cover layer 11 of the semiconductor chips 1 and 2, while the redistribution layer 10 of the redistribution layer 8 has predominantly signal conductor tracks 6 which are guided in parallel. While the induction area with such an electrically conductive layer 18 between the ground or supply potential of this layer and the signal potentials of the signal conductor tracks is further reduced, the capacitive coupling increases slightly. In total, however, the total impedance resistance is reduced to the values given above, so that the third embodiment of the invention is also suitable for meeting the "high performance" criteria of DDR-II memory components or even higher quality requirements.

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Abstract

Die Erfindung betrifft ein Halbleiterbauteil mit einem Kunst-stoffgehäuse (41), mindestens einem Halbleiterchip (1) und einer Umverdrahtungslage (8). Die Umverdrahtungslage (8) weist eine Isolationsschicht (9) und eine Umverdrahtungsschicht (10) auf. Die Umverdrahtungsschicht (10) weist entweder parallel zueinander und alternierend angeordnete Signalleiterbahnen (12) und Masse- oder Versorgungsleiterbahnen (13) oder nur parallel zueinander angeordnete Signalleiterbahnen (12) auf. Im letzteren Fall ist zusätzlich eine an Masse- oder Versorgungspotential anschließbare elektrisch leitende Schicht aus Metall als Abschluss der Umverdrahtungslage oder in Form einer Abdeckschicht vorgesehen.

Description

Beschreibung
Halbleiterbauteil mit einer Umverdrahtungslage und Verfahren zur Herstellung desselben
Die Erfindung betrifft ein Halbleiterbauteil mit einem Kunststoffgehäuse, mit mindestens einem Halbleiterchip und mit einer Umverdrahtungslage, sowie ein Verfahren zur Herstellung desselben, insbesondere betrifft die Erfindung einen Chipsta- pel mit gleichartigen Speicherhalbleiterchips, die einen zentralen Bondkanal mit Signalkontaktflächenreihen bzw. Bond- padreihen aufweisen. Unter gleichartigen Halbleiterchips wird in diesem Zusammenhang eine möglichst ähnliche Größe, und eine möglichst ähnliche topographische Auslegung wie die Anord- nung von Kontaktflächen der Halbleiterchips in den Bondkanälen mit Kontaktflächenreihen bzw. Bondpadreihen verstanden.
Graphikspeicherbauteile eilen den Standardspeicherbauteilen bezüglich ihrer elektrischen Anforderungen voraus. Bei ange- strebten Taktfrequenzen im Gigaherzbereich werden hohe Geschwindigkeiten in den Halbleiterchips erwartet, die mit herkömmlichen Bondpadanordnungen in Form von Signalkontaktflächenreihen in einem zentralen Bondkanal nicht erreichbar sind, zumal die langen Umverdrahtungsleitungen vom zentralen Bondkanal zu den Randseiten der Speicherchips zu hohe Induktivitätswerte aufweisen, die den Scheinwiderstand erhöhen und die Taktfrequenzen vermindern. Diese Nachteile wirken sich noch verheerender aus, wenn versucht wird, derartige Halbleiterchips gleichartiger Bauart zu stapeln.
Für einen schnellen Zugriff auf Speicherdaten der Halbleiterchips mit Taktfrequenzen im Gigaherzbereich, wie im Falle von DDR-II (Double Data Rate II) -Speicherbausteinen oder DDR-III (Double Data Rate III) sind Chipstapel nicht geeignet. Durch die Stapelung erreichen derartige Halbleiterbauteile mit einem Halbleiterchipstapel nicht die "High Performance" - Kriterien für DDR-II beziehungsweise DDR-III-Speicherbauteile und lassen sich bisher nur unter Einbußen in der "High Performance" stapeln, was zu inakzeptablen Werten in bezug auf die Kriterien von DDR-II-Bauteilen führt.
Aufgabe der Erfindung ist es, den induktiven Anteil des Scheinwiderstands eines Halbleiterbauteils durch konstruktive Maßnahmen, soweit zu vermindern, dass ein Halbleiterbauteil mit einer Umverdrahtungslage geschaffen wird, das für Taktfrequenzen im Gigaherzbereich geeignet ist und das die DDR- III-Anforderungen erfüllt. Ferner ist es Aufgabe der Erfin- düng einen Chipstapel und ein Halbleiterbauteil mit einem
Chipstapel anzugeben, welche die Kriterien einer "High Performance", wie sie für DDR-II-Speicherbausteine gefordert wird, trotz Stapelung von Halbleiterchips erfüllt.
Gelöst wird diese Aufgabe mit den unabhängigen Ansprüchen. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Erfindungsgemäß wird gemäß eines ersten Aspektes ein Halblei- terbauteil mit einem Kunststoffgehäuse einem ersten Halbleiterchip und einer Umverdrahtungslage geschaffen. Der Halbleiterchip des Halbleiterbauteils weist eine aktive Oberseite mit Signalkontaktflächen auf. Diese Signalkontaktflächen sind in Reihen in einem zentralen Bondkanal angeordnet. Die Um- erdrahtungslage des Halbleiterbauteils ist auf der aktiven Oberseite des Halbleiterchips angeordnet und weist als erste Schicht eine geschlossene Metallschicht auf. Diese Metallschicht kann mit einem Masse- oder Versorgungspotential ver- bunden werden und vermindert somit die Induktivität der integrierten Schaltung der Halbleiterchips.
Ein derartiges Halbleiterbauteil weist eine verbesserte Grenzfrequenz auf und kann mit Taktfrequenzen im Gigaherzbereich betrieben werden, da der induktive Anteil des Scheinwiderstandes erheblich vermindert ist. Das Halbleiterbauteil kann somit die Anforderungen an DDR-III-Speicherbauteile erfüllen. Im Bereich des Bondkanals weist die Metallschicht ei- ne Bondkanalöffnung auf, um den Zugriff zu den Signalkontakt- flächen beim Bonden zu ermöglichen. Der Halbleiterchip ist mit einer Klebstofffolie auf der Metallschicht der Umverdrahtungslage derart fixiert, dass die Signalkontaktflächen des Halbleiterchips in der Bondkanalöffnung angeordnet sind. Die Umverdrahtungslage weist als zweite Schicht eine Isolationsschicht mit Durchkontakten von der Metallschicht zu Außenkon- taktflächen für Masse- oder Versorgungsanschlüsse einer dritten Schicht auf. Diese dritte Schicht ist als Umverdrah- tungsschicht auf der Isolationsschicht angeordnet. Diese Um- verdrahtungsschicht weist zusätzlich Umverdrahtungsleitungen auf, die sich von dem Bondkanal zu Außenkontaktflachen für Signalanschlüsse erstrecken.
In einer bevorzugten Ausführungsform der Erfindung sind die Signalkontaktflächen über Bonddrähte im Bondkanal mit den Umverdrahtungsleitungen elektrisch verbunden. Dabei werden die Bonddrähte im Bondkanal durch die Bondkanalöffnung der Metallschicht geführt, die auf einem Masse- oder Versorgungspotential liegt und somit die signalführenden Bonddrähte vor Steuerfeldern abschirmt.
Weiterhin ist es vorgesehen, dass das Kunststoffgehäuse eine Kunststoffgehäusemasse aufweist, welche den Halbleiterchip auf seiner Rückseite und auf seinen Randseiten und die Metallschicht der Umverdrahtungslage, soweit sie nicht von der Klebstofffolie abgedeckt ist, bedeckt. Somit sind die aktiven Komponenten des Halbleiterbauteils aus sprödem Halbleitermaterial vor mechanischer Beschädigung geschützt. Auch die Bondkanalöffnung in der Umverdrahtungslage ist mit Kunststoffgehäusemasse, soweit aufgefüllt, dass sämtliche Bondverbindungen des zentralen Bondkanals in Kunststoffgehäusemasse eingebettet und vor mechanischer Beschädigung geschützt sind.
Ein Verfahren zur Herstellung eines Halbleiterbauteils gemäß dem ersten Aspekt der Erfindung mit einer Metallschicht und einer Umverdrahtungsschicht einer Umverdrahtungslage weist die nachfolgenden Verfahrensschritte auf. Zunächst wird eine Metallfolie mit Bauteilpositionen bereitgestellt, wobei in den Bauteilpositionen Bondkanalöffnungen vorgesehen sind. Anschließend wird eine Isolationsschicht auf die Metallfolie aufgebracht, in die dann Durchkontakte eingebracht werden. Danach wird eine strukturierte Umverdrahtungsschicht auf die Isolationsschicht aufgebracht.
Die Umverdrahtungsschicht weist Umverdrahtungsleitungen und Außenkontaktflachen auf, wobei sich die Umverdrahtungsleitungen von dem Bereich der vorgesehenen Bondkanalöffnungen zu den Außenkontaktflachen erstrecken. Nun wird die vorgesehene zentrale Bondkanalöffnung in die Umverdrahtungslage an den Bauteilpositionen eingebracht. Daraufhin wird eine Klebstoff- folie mit Bondkanalöffnungen auf die Metallfolie aufgebracht und auf dieser werden Halbleiterchips unter Ausrichten der zentralen Bondkanäle der Halbleiterchips auf die Bondkanalöffnungen in der Umverdrahtungslage, fixiert. Danach werden Bondverbindungen zwischen den Signalkontaktflächen und den Umverdrahtungsleitungen hergestellt . Als nächstes wird die Umverdrahtungslage mit einer Kunststoffgehäusemasse, unter Einbetten der Halbleiterchips in die Kunststoffgehäusemasse, beschichtet, wobei eine Verbundplatte entsteht. Die Bondkanäle werden schließlich mit Kunststoffmasse abgedeckt und die Verbundplatte zu einzelnen Halbleiterbauteilen aufgetrennt.
Dieses Verfahren hat den Vorteil, dass die Metallfolie, die bei Verfahren zur Herstellung herkömmlicher Bauteile weggeätzt wird, als Bestandteil oder als Schicht der Umverdrahtungslage erhalten bleibt und zusätzlich einen die Hochfrequenzeigenschaften verbessernden Effekt für das Halbleiterbauteil bewirkt. Das Einbringen eines Bondkanals in die Um- erdrahtungslage mit Metallschicht kann dadurch erleichtert werden, wenn noch vor dem Aufbringen der Isolationsschicht auf die Metallfolie, die Bondkanalöffnungen in die Metallschicht an den Bauteilpositionen gestanzt werden.
Erfindungsgemäß wird in einem zweiten Aspekt ein Chipstapel von Halbleiterchips mit einem ersten Halbleiterchip und mindestens einem gestapelten zweiten Halbleiterchip vorgesehen. Die Halbleiterchips weisen aktive Oberseiten mit Signalkontaktflächen und Masse- oder Versorgungskontaktflächen auf. Darüber hinaus trägt mindestens eines der beiden Halbleiterchips eine spezielle Umverdrahtungslage, die eine Isolationsschicht, eine Umverdrahtungsschicht und eine Abdecklage aufweist. Die Isolationsschicht ist auf die aktive Oberseite unter Freilassung der Signalkontaktflächen und der Masse- oder Versorgungskontaktflächen des Halbleiterchips aufgebracht.
Die Umverdrahtungsschicht auf mindestens dem zweiten Halbleiterchip ist derart strukturiert, dass sie mit entsprechenden Umverdrahtungsleitungen die Signalkontaktflächen und die Masse- oder Versorgungskontaktflächen kontaktiert. Darüber hinaus weist die Umverdrahtungsschicht in einem Randbereich der Umverdrahtungslage Signalanschlusskontaktflächen und Masse- oder Versorgungsanschlusskontaktflachen auf, welche über die Umverdrahtungsleitungen mit den Signalkontaktflächen und den Masse- oder Versorgungskontaktflächen des Halbleiterchips verbunden sind. Die Umverdrahtungsschicht mit ihren elektrisch leitenden Strukturen wird von einer ein Isolationsmate- rial aufweisenden Abdecklage geschützt.
Gemäß dem zweiten Aspekt der Erfindung sind die Umverdrahtungsleitungen parallel zueinander angeordnet, wobei alternierend Signalleiterbahnen und Masse- oder Versorgungsleiter- bahn auf der Isolationsschicht der Umverdrahtungslage angeordnet sind. Diese Signalleiterbahnen beziehungsweise Masseoder Versorgungsleiterbahnen verbinden parallel verlaufend die Signalkontaktflächen mit den Signalanschlusskontaktflächen im Randbereich der Umverdrahtungsschicht und entspre- chend verbinden die Masse- oder Versorgungsleiterbahnen die
Masse- oder Versorgungskontaktflächen des Halbleiterchips mit am Rand der Umverdrahtungslage angeordneten Masse- oder Versorgungsanschlusskontaktflachen. Das Anordnen von Signalanschlußkontaktflächen und Masse- oder Versorgungsanschluss- kontaktflächen in den Randbereichen der Umverdrahtungschicht hat den Vorteil, dass die Anschlusskontaktflächen für eine Weiterverdrahtung leichter zugänglich sind.
Ein derartiger Chipstapel mit einer derartigen Umverdrah- tungsstruktur hat darüber hinaus den Vorteil, dass benachbart zu jeder Signalleiterbahn eine Masse- oder Versorgungsleiterbahn in der Umverdrahtungsschicht angeordnet ist. Dieser alternierende Wechsel von Masse- oder Versorgungsleiterbahnen und Signalleiterbahnen vermindert die Induktivitätskomponente des komplexen Scheinwiderstandes der Leiterbahnen und trägt dazu bei, dass der Anschlusswiderstand oder der Widerstand der Zuleitungen gegenüber herkömmlich gestapelten Halbleiter- chips praktisch halbiert werden kann und somit die Kriterien der DDR-II-Speicherbausteine erfüllt. Außerdem ist die kapazitive Kopplung der Leiterbahnen äußerst gering, da nur die Querschnittsdicke von Signalleiterbahn und Masse- oder Versorgungsleiterbahn die Größe der kapazitiven Kopplung be- stimmt. Die zwischen jeweils zwei Signalleiterbahnen angeordneten Masse- oder Versorgungsleiterbahnen haben außerdem den Vorteil, dass ein Übersprechen zwischen Signalleiterbahnen vermindert wird.
Durch die Parallelführung und die annähernd gleiche Länge der Signalleiterbahnen in der Umverdrahtungsschicht wird außerdem erreicht, dass Laufzeitunterschiede von Signalleiterbahn zu Signalleiterbahn vermindert werden. Damit wird ebenfalls die Performance verbessert. Die Erfindung ist besonders für iden- tische Chips geeignet, weil dann eine kostengünstige Fertigung möglich ist. Weiterhin wird die Performance verbessert, und es werden Speicherbausteine mit hoher Speicherkapazität durch die Stapelung und mit hoher Laufzeitkonstanz bei minimalen Laufzeitunterschieden und für hohe Taktfrequenzen im Gigaherzbereich durch die Gestaltung der Umverdrahtungschicht verwirklicht .
Unter Masse- oder Versorgungsleiterbahnen und Masse- oder Versorgungskontaktflächen sowie Masse- oder Versorgungsan- schlusskontaktflächen werden in diesem Zusammenhang Strukturen der gestapelten Halbleiterchips und der entsprechenden Umverdrahtungslagen bezeichnet, die über mindestens einen entsprechenden Außenkontakte des Halbleiterbauteil mit gesta- pelten Halbleiterchips auf das Masse- oder Versorgungspotential bzw. Erdpotential der Schaltung gelegt werden. Signalleiterbahnen, Signalkontaktflächen und Signalanschlusskontaktflächen sind hingegen dafür ausgelegt, dass sie Daten in schneller Folge und binär übertragen können, wobei positive oder negative Impulse vorzugsweise Pulse-Code-Modulation über derartige Flächen beziehungsweise Leiterbahnstrukturen übertragen werden.
Bei alternierenden Signalleiterbahnen und Masse- oder Versorgungsleiterbahnen ist es von Vorteil, dass die Masse- oder Versorgungsleiterbahnen eine kleinere Breite aufweisen als die Signalleiterbahnen. Die größere Breite der Signalleiterbahnen trägt zur geringeren Induktivität und zu einem gerin- gen Widerstand bei. Für die Masse- oder Versorgungsleiterbahnen genügt ein kleiner Querschnitt zur Stromrückkopplung gemäß den koplanaren Streifen.
Die Chipstapel können zwischen den gestapelten Halbleiter- chips doppeltklebende Folien aufweisen, um den Chipstapel zusammenzuhalten und zu stabilisieren. Dabei lassen diese Zwischenfolien die Anschlusskontaktflächen in den Randbereichen der jeweiligen Umverdrahtungschicht frei.
Ein dritter Aspekt der Erfindung sieht vor, dass die Umverdrahtungslage auf den gestapelten Halbleiterchips in der Weise strukturiert ist, dass zunächst wieder eine Isolationsschicht auf den aktiven Oberseiten der Halbleiterchips angeordnet ist. Die Umverdrahtungsschicht weist hauptsächlich pa- rallel verlaufende, nebeneinander angeordnete Signalleiterbahnen auf, zwischen denen keine Masse- oder Versorgungsleiterbahnen angeordnet sind. Außerdem ist die Abdecklage mehrschichtige und derart strukturiert, dass zunächst eine Ab- deckisolationsschicht auf der Umverdrahtungsschicht angeordnet ist und der gesamte Halbleiterchip von einer elektrisch leitenden Schicht auf der Abdeckisolationsschicht abgedeckt beziehungsweise geschützt wird. Diese elektrisch leitende Schicht liegt auf Masse- oder Versorgungspotential.
In einer derartigen Anordnung sind die Signalleitungen von dem Masse- oder Versorgungspotential nur durch die Abdeckiso- lationsschichtdicke getrennt. Somit ist die Fläche der Induk- tionsschleife für jede der Signalleitungen äußerst gering, womit die induktive Komponente des Scheinwiderstands deutlich vermindert wird und der gesamte komplexe Scheinwiderstand mehr als halbiert werden kann, obgleich die kapazitive Komponente gegenüber dem ersten Aspekt der Erfindung vergrößert ist. Bei beiden Aspekten wird durch die gleichförmige parallele Führung der Signalleitungen von den Signalkontaktflächen auf dem Halbleiterchip zu Signalanschlusskontaktflächen im Randbereich der Umverdrahtungsschicht eine vergleichmäßige Laufzeit der hochfrequenten Signale für jede der angeschlos- senen Signalkontaktflächen auf dem Halbleiterchip erreicht.
Sowohl für den zweiten, als auch für den dritten Aspekt sind die gestapelten Halbleiterchips auf einem mehrschichtigen Substrat angeordnet. Dabei weist das Substrat einen Randbe- reich mit Substratanschlussflächen auf, die nicht von einem Chipstapel bedeckt sind. Somit kann auf diese Substratanschlussflächen zugegriffen werden. Damit ist es möglich, die Signalanschlusskontaktflächen des Chipstapel mit entsprechenden Substratanschlussflächen und ebenso die Masse- oder Ver- sorgungsanschlusskontaktflachen des Chipstapels mit entsprechenden anderen Substratanschlussflächen zu verbinden. Dabei können noch auf dem Substrat über Umverdrahtungsleitungen sämtliche Substratanschlussflächen, die mit den Masse- oder Versorgungsanschlusskontaktflachen zusammenwirken, kurzgeschlossen und zu einem einzelnen Außenkontakt des Substrats geführt werden. Dazu weist das Substrat eine Substratum- verdrahtungsschicht auf.
Umverdrahtungsleitungen der Umverdrahtungschicht verbinden außerdem die Substratanschlussflächen über Durchkontakte durch das Substrat hindurch mit Außenkontaktflachen des Halbleiterbauteil. Während die Umverdrahtungslagen, die auf den Halbleiterchips angeordnet sind, ohne Durchkontakte auskommen, sind für das mehrschichtige Substrat Durchkontakte vorgesehen, um von den im Randbereich angeordneten Substratkontaktflächen zu der auf der Unterseite des Substrats ringförmig oder gleichmäßig verteilten Außenkontaktflachen zu gelan- gen. Auf den Außenkontaktflachen können Lothöcker oder Lotbälle als Außenkontakte aufgebracht sein. Andererseits ist es möglich, Außenkontaktflachen vorzusehen, so dass SMD- Anordnungen (Surface Mounted Device Anordnungen) auf entsprechenden übergeordneten Schaltungssubstraten möglich sind.
Für die Vorrichtungsaspekte der vorliegenden Erfindung ergeben sich unterschiedliche Verfahrensabläufe. In bezug auf den zweiten Aspekt der Erfindung weist ein Verfahren zur Herstellung eines Halbleiterbauteils die nachfolgenden Verfahrens- schritte auf:
Zunächst werden mehrere zu stapelnde Halbleiterchips mit einer aktiven Oberseite und mit Signalkontaktflächen und Masseoder Versorgungskontaktflächen bereitgestellt. Anschließend wird eine Isolationsschicht als Teil einer Umverdrahtungslage auf die aktiven Oberseiten der Halbleiterchips aufgebracht. Dabei werden die Signalkontaktflächen und die Masse- oder Versorgungskontaktflächen von Isolationsmaterial freigelas- sen, um beim Aufbringen der Umverdrahtungsschicht diese mit den Leiterbahnen einer strukturierten Umverdrahtungsschicht zu kontaktieren.
Die aus einem leitenden Material bestehende Umverdrahtungsschicht auf der Isolationsschicht der Umverdrahtungslage weist parallel verlaufende Signalleiterbahnen auf, zwischen denen Masse- oder Versorgungsleiterbahnen vorgesehen sind. Dabei weisen die Masse- oder Versorgungsleiterbahnen eine geringere Breite als die Signalleiterbahnen auf. Diese parallel verlaufenden Leiterbahnen erstrecken sich von den Kontaktflächen des Halbleiterchips zu den Anschlusskontaktflächen in Randbereichen der Umverdrahtungsschicht. Somit ergibt sich zu jeder Signalleitung ein die Signalleitung umgebendes Masse- oder Versorgungspotential, was aufgrund des geringen Abstands von Signalleiterbahnen und Masse- oder Versorgungsleiterbahnen eine Verminderung der induktiven Komponente des Scheinwiderstandes der Zuleitungen bewirkt.
Auf eine derart strukturierte Umverdrahtungsschicht wird als nächstes eine Isolationsmaterial aufweisende Abdecklage aufgebracht, die erste Adhäsionsprobleme zwischen einer aufzubringenden Kunststoffgehäusemasse und den Leiterbahnen, insbesondere im Bereich der Anschlusskontaktflächen mildert. Beim Herstellen von Bondverbindungen wird darüber hinaus die Adhäsion der Anschlusskontaktflächen der Umverdrahtungsschicht stark beansprucht, so dass es zu Ablöseerscheinungen oder Delaminationserscheinungen zwischen Isolationsschicht der Umverdrahtungslage und den Anschlusskontaktflächen der Umverdrahtungslage kommen kann. Wird jedoch eine Abdecklage vorgesehen, die lediglich für ein Bonden notwendige Teilbereiche der Anschlusskontaktflächen der Umverdrahtungsschicht freilässt, wird dieses zweite Adhäsionsproblem gemildert. Ein Verfahren zur Herstellung eines Halbleiterbauteil des dritten Aspektes der Erfindung unterscheidet sich zunächst nicht in den anfänglichen Schritten, nämlich der Bereitstel- lung mehrerer zu stapelnder Halbleiterchip, dem Aufbringen einer Isolationsschicht als Teil einer Umverdrahtungslage sowie dem Aufbringen einer Umverdrahtungsschicht. Jedoch beim Strukturieren der Umverdrahtungsschicht werden nun die Leiterbahnen annähernd gleich breit und parallel gestaltet, da überwiegend Signalleiterbahnen vorzusehen sind.
Lediglich einzelne Masse- oder Versorgungsleiterbahnen des Halbleiterchips liegen zwischen oder am Rand der Signalleiterbahnen. Doch ein regelmäßig alternierender Wechsel von Masse- oder Versorgungsleiterbahnen und Signalleiterbahnen in der Umverdrahtungsschicht ist bei diesem zweiten Aspekt der Erfindung nicht vorgesehen. Ein weiterer Verfahrensunterschied ergibt sich insbesondere beim Aufbringen der Abdecklage. Diese ist nun mehrschichtig und umfasst nun mindestens ein Aufbringen einer Abdeckisolationsschicht und ein Aufbringen einer elektrisch leitende Schicht. Die Abdeckisolationsschicht verbessert wiederum das Adhäsionsverhalten zwischen Anschlusskontaktflächen der Umverdrahtungsschicht und der darunter liegenden Isolationsschicht und verhindert einen Kurzschluss der Signalleitungen, durch die auf der Abdeckisolationsschicht angeordnete elektrisch leitende Schicht.
Die elektrisch leitende Schicht ist an Masse anschließbar und sorgt dafür, dass der Induktionsquerschnitt der Signalleiter- bahnen und der auf Erdpotential beziehungsweise Massepotential legbaren elektrisch leitenden Schicht minimiert wird. Damit vermindert sich die induktive Komponente des Scheinwiderstandes der Zuleitungen, so dass eine Anpassung an die "High Performance" Kriterien für DDR-II-Speicherbauteile gesichert ist.
Wenn bei einem Halbleiterbauteil mit gestapelten Halbleiter- chips lediglich der gestapelte zweite Halbleiterchip mit einer derartigen Abdecklage des zweiten Aspektes der Erfindung versehen werden soll, so sind für ein Verfahren zur Herstellung eines derartigen Halbleiterbauteil noch zusätzliche Bondschritte erforderlich, um die oberste elektrisch leitende Schicht über mindestens zwei Bondstufen an das Masse- oder Versorgungspotential eines Außenkontaktes zulegen. Weitere Bondverbindungen werden einerseits zwischen den Signalanschlusskontaktflächen beziehungsweise mindestens einer Masseoder Versorgungsanschlusskontaktflache der jeweiligen Um- Verdrahtungsschicht des Chipstapels und entsprechenden Sub- stratanschlussflächen hergestellten.
Nach der Herstellung der erforderlichen Bondverbindungen kann der gesamte Stapel auf dem Substrat in eine Kunststoffmasse eingebettet werden, wobei die Unterseite des Substrats frei von Kunststoffmasse bleibt. Auf der Unterseite des Substrats können durch eine Lötstopplackschicht die einzelnen Außenkon- taktflächen begrenzt werden, so dass es möglich ist, Lotbälle oder Lothöcker auf die Außenkontaktflachen des Halbleiterbau- teil auf der Unterseite des mehrschichtigen Substrats aufzubringen.
Dieses Substrat kann auch die Grundlage eines Nutzes sein, wobei das Substrat für einen Nutzen in Zeilen und Spalten an- geordnete Bauteilpositionen aufweist und in jeder der Bauteilpositionen ein erfindungsgemäßer Stapel aus Halbleiterchips angeordnet, gebonded und mit einer Kunststoffmasse umhüllt wird. Zusammenfassend ist festzustellen, dass mit der vorliegenden Erfindung eine geeignete Impedanzkontrolle und -anpassung für gestapelte Halbleiterchips mit Hilfe der besonders ausgebildeten Umverdrahtungsschichten auf jedem der . Halbleiterchips und insbesondere auf dem obersten Halbleiterchip möglich ist. So kann mit Hilfe der vorliegenden Erfindung der Impedanzwert der Zuleitungen auf der Umverdrahtungslage mehr als halbiert werden.
Darüber hinaus werden Adhäsionsprobleme zwischen einer Gold- plattierung der Umverdrahtungsschicht und den Isolationsschichten durch Anbringen zusätzlicher Abdeckschichten auf die Umverdrahtungschicht gelöst. Hierbei die Abdeckisolati- onsschicht besonders hilfreich, die eine Trennschicht zwischen der Kunststoffmasse des Gehäuses und der Goldbeschich- tung der obersten Umverdrahtungsschicht darstellt. Kräfte, die beim Moldprozess, das heißt beim Aufbringen der Kunststoffgehäusemasse, auftreten, belasten somit nicht unmittel- bar die Adhäsion der Umverdrahtungsmetallschicht auf der darunter befindlichen Isolationsschicht. Vielmehr wird durch die Abdeckisolationsschicht ein Entkoppeln der Einwirkungen der Kunststoffgehäusemasse auf die empfindlichen Struktur der Umverdrahtungsschichten erreicht.
Zusammenfassend ergeben sich somit die nachfolgenden Vorteile.
1. Die elektrische Performance eines Halbleiterbauteils mit Umverdrahtungslagen entsprechend dem dritten Aspekt der Erfindung wird verbessert. 2. Eine Steuerung der charakteristischen Impedanz für die Signalleiterbahnen bei gleichzeitiger Reduzierung der Impedanz wird möglich.
3. Das Problem der Delamination der Grenzschichten zwischen einer Goldmetallplattierung und der Kunststoffgehäuseas- se sowie der Goldplattierung und der Isolationsschicht der Umverdrahtungslage wird gelöst.
4. Es ist nicht mehr erforderlich, kammfilterartige Strukturen bereits auf dem Halbleiterwafer vorzusehen, um die Leiterbahnimpedanz zu reduzieren.
5. Es werden Planarisierungsprobleme vermieden.
Durch die Bildung einer zusätzlichen Massefläche innerhalb einer dreischichtigen Abdecklage zwischen der ersten Abdeck- isolationsschicht und einer zusätzlichen zweiten Abdeckisola- tionsschicht wird eine sandwichartige Bauweise aus Isolation, Metall und erneuter Isolation erreicht, die ein einfaches Erden der Fläche über Bonddrähte an den Außenrändern der Abdecklage ermöglicht. Eine geeignete Wahl zwischen Leiterbahn- breite und Anschluss-Schrittweite für die Kontaktanschlussflächen kann eine weitere Verminderung der Impedanz der Zuleitungen bewirken.
Die Erfindung wird nun mit Bezug auf die beiliegenden Figu- ren näher erläutert.
Figur 1 zeigt eine schematische Draufsicht auf eine Umverdrahtungsschicht einer Umverdrahtungslage,
Figur 2 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil einer ersten Ausführungsform der Erfindung, Figur 3 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil einer zweiten Ausführungsform der Erfindung.
Figur 4 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil einer dritten Ausführungsform der Erfindung.
Figur 1 zeigt eine schematische Draufsicht auf eine Um- verdrahtungsschicht 10 einer Umverdrahtungslage. Die Umverdrahtungslage der Figur 1 umfasst im Querschnitt gesehen drei Schichten, nämlich eine Isolationsschicht 9, auf der die hier gezeigte strukturierte Umverdrahtungsschicht 10 angeordnet ist, während die auf der Umverdrahtungsschicht 10 ange- ordnete Abdecklage weggelassen wurde, um die Anordnung der Leiterbahnen 29 anhand der Figur 1 erläutern zu können.
Die parallel verlaufenden Leiterbahnen 29 verbinden, hier nicht gezeigte Anschlusskontaktflächen in den Randbereichen der Umverdrahtungsschicht 10 mit Kontaktflächen 6 und 7 in einem zentralen Bereich 28 mit Kontaktflächenreihen beziehungsweise Bondpadreihen auf der aktiven Oberseite 5 eines Halbleiterchips. Dazu sind in dem zentralen Bereich 28 Signalkontaktflächen 6 und Masse- oder Versorgungskontaktflächen 7 vorgesehen. Diese sind über Zuleitungen 31 und 32 mit Signalleiterbahnen 12 und Masse- oder Versorgungsleiterbahnen 13 elektrisch verbunden. Dabei liegt zwischen jeweils zwei Signalleiterbahnen 12 eine Masse- oder Versorgungsleiterbahn 13, die an ein Masse- oder Versorgungspotential angeschlossen ist. Außerdem ist die Zuleitungslänge 1 der Parallelführung von den Signalleiterbahnen 12 untereinander sowie von den Masse- oder Versorgungsleiterbahnen 13 nahezu identisch, so dass Laufzeitunterschiede minimiert werden. Ferner wird durch den Wechsel von Signalleiterbahnen 12 und Masse- oder Versorgungsleiterbahnen 13 der Induktionsquerschnitt zwischen den Zuleitungen auf einen geringen Abstand zwischen den Signalleitungen und den Masse- oder Versorgungsleitungen reduziert. Die induktive Komponente des Scheinwiderstands beziehungsweise der Impedanz der Zuleitungen wird verringert .
Die Breite der Signalleiterbahnen 12 in dieser Ausführungsform der Erfindung gemäß Figur 1 liegt zwischen 20 μm und 170 μm und die Breite der Masse- oder Versorgungsleiterbahnen 13 liegt zwischen 20 μm und 150 μm. Dabei darf die Breite der Leiterbahnen nicht wesentlich entlang der parallelen Führung variieren, um keine Laufzeitunterschiede zwischen den einzelnen Signalleiterbahnen 12 zu bewirken. Der Abstand zwischen den Leiterbahnen liegt bei 25 bis 50 μm, so dass sich eine Schrittweite zwischen einer Signalleiterbahn 12 und der nächsten Signalleiterbahn 12 von minimal 15 μm und maximal 300 μm ergibt. Die Impedanz konnte gegenüber herkömmlich strukturierten Umverdrahtungsschichten 10, die bei 160 bis 200 Ohm für den Impedanzwert liegen, auf 60 bis 75 Ohm reduziert werden. Dieses bedeutet eine Verminderung des Impedanzwertes auf weniger als die Hälfte mit Hilfe dieser speziellen Umverdrahtungsstruktur der Umverdrahtungsschicht 10.
Figur 2 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil 30 gemäß einer ersten Ausführung der Erfindung. Dieses Halbleiterbauteil 30 weist ein Kunststoffgehäuse 41 auf in dessen Kunststoffgehäusemasse 33 ein Halbleiterchip 1 mit seiner Rückseite 42 und seinen Randseiten 43 und 44 eingebettet ist. Der Halbeiterchip 1 weist auf seiner aktiven Oberseite 4 einen zentralen Bondkanal 28 auf in dem Signal- kontaktreihen mit Signalkontaktflächen 6 angeordnet sind. Die aktive Oberseite 4 ist über einen doppelseitig klebenden Klebstoff 45 auf einer Umverdrahtungslage 8 fixiert.
Die Umverdrahtungslage 8 weist eine Bondkanalöffnung 46 auf und besteht aus vier Schichten. Die erste Schicht ist eine elektrisch leitende Schicht 18 aus Metall, welche die gesamte Umverdrahtungslage 8 bedeckt und über Durchkontakte 25 mit einem Masse- oder Versorgungspotential verbunden ist, das an die Außenkontakte 47 angelegt werden kann.
Als zweite Schicht weist die Umverdrahtungslage 8 eine Isolationsschicht 9 auf, die ebenfalls die Bondkanalöffnung 28 besitzt und die Durchkontakte 25 zu den Außenkontakten 47 mit Masse- oder Versorgungspotential aufweist. Auf der Isolationsschicht 9 ist als dritte Schicht eine Umverdrahtungsschicht 10 angeordnet, welche Umverdrahtungsleitungen 48 aufweist, die sich von dem Bondkanal 28, zu Außenkontaktflachen 26 auf denen die Außenkontakte 35 für Signalanschlüsse ange- ordnet sind, erstrecken.
Die Umverdrahtungsschicht 10 wird von einer vierten Schicht der Umverdrahtungslage 8 geschützt. Diese vierte Schicht,, ist eine Lötstoppschicht oder Abdeckschicht 11, die lediglich die Außenkontaktflachen 26 der Umverdrahtungsschicht 10 frei- lässt, damit dort Außenkontakte 35 und 47 aufgebracht werden können. Eine derartige Abdeckschicht ist auch auf der elektrisch leitenden Schicht 18 vorgesehen.
Die Signalkontaktflächen 6 in dem Bondkanal 28 sind über Bonddrähte 27 mit den Umverdrahtungsleitungen 48 der Umverdrahtungsschicht 10 verbunden. Wird die Metallschicht 18 über die Außenkontakte 47 und die Durchkontakte 25 auf Massenpotential gelegt, so wird die Impedanz beziehungsweise der induktive Anteil des Scheinwiderstandes aufgrund des geringen Abstandes zwischen Metall- Schicht 18 vermindert und die "Hochfrequenz" Performance des Halbleiterbauteils verbessert, insbesondere wird die Hochfrequenzleistungsfähigkeit verbessert .
Figur 3 zeigt einen schematischen Querschnitt durch ein Halb- leiterbauteil 50 einer zweiten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in Figur 1 oder in Figur 2 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
Das in Figur 3 abgebildete Halbleiterbauteil 50 weist einen Chipstapel 3 mit einem ersten Halbleiterchip 1 und einem gestapelten zweiten Halbleiterchip 2 auf. Diese Halbleiterchips 1 und 2 sind Speicherbausteine mit einem zentralen Bereich 28, der sowohl Signalkontaktflächen als auch Masse- oder Ver- sorgungskontaktflachen 7 aufweist. Bei diesem Querschnitt wurden lediglich Masse- oder Versorgungskontaktflächen 7 geschnitten, während die Signalkontaktflächen vor und hinter der Bildebene angeordnet sind.
Die Halbleiterchips 1 und 2 weisen aktive Oberseiten 4 bzw. 5 auf, auf denen jeweils eine Umverdrahtungslage 8 angeordnet ist. Diese Umverdrahtungslage 8 weist mindestens zwei Schichten auf, eine Isolationsschicht 9 und eine Umverdrahtungsschicht 10 aus einer strukturierten Metallschicht. In den Randbereichen 16 der Umverdrahtungsschichten 10 der gezeigten Halbleiterchips 1 und 2 sind Anschlusskontaktflächen und in diesem Beispiel Masse- oder Versorgungsanschlusskontaktflachen 15 angeordnet. Zwischen den Masse- oder Versorgungsan- schlusskontaktflächen 15 und den Masse- oder Versorgungskontaktflächen 7 im zentralen Bereich 28 auf den Halbleiterchips 1 und 2 sind Masse- oder Versorgungsleiterbahnen angeordnet, die parallel zu den hier nicht zu sehenden Signalleiterbahnen vor und hinter der Zeichenebene angeordnet sind. Das bedeutet, dass zwischen den Signalleiterbahnen jeweils eine Masseoder Versorgungsleiterbahn 13 vorhanden ist, welche die Impedanz beziehungsweise Induktivität der Zuleitungen im Bereich der Umverdrahtungslage 8 minimieren.
Während die Umverdrahtungslage 8 des ersten Halbleiterchips 1 unter Freilassung der Masse- oder Versorgungsanschlusskon- taktflächen 15 im Randbereich 16 eine Isolationsmaterial aufweisende Abdecklage 11, die auch als Klebeschicht wirkt, mit einer Abdeckisolationsschicht 17 aufweist, wird bei der oberen Umverdrahtungslage 8 diese von der Kunststoffgehäusemasse 33 gebildet, die den Chipstapel 3 aus den Halbleiterchips 1 und 2 mit ihren Umverdrahtungslagen 8 vollständig einbettet.
Der Chipstapel 3 ist auf einem mehrschichtigen Substrat 20 angeordnet, welches eine Substratumverdrahtungsschicht 23 mit Umverdrahtungsleitungen 24 aufweist. In einem Randbereich 21 des Substrats 20, der nicht von dem Halbleiterchipstapel 3 bedeckt ist, sind Substratanschlussflächen 22 vorgesehen. In dem gezeigten Querschnitt führen Bondverbindungen 27 für eine Masse- oder Versorgungsleiterbahn 13 des unteren ersten Halbleiterchips 1 und für eine Masse- oder Versorgungsleiterbahn 13 des oberen zweiten Halbleiterchips 2 zu dem Substratanschlussflächen 22. Somit verbinden die Bondverbindungen 27 die einzelnen gestapelten Halbleiterchips 1 und 2 mit entsprechenden Substratanschlussflächen 22. Eine isolierende Kernschicht 34 des Substrats 20 weist Durchkontakte 25 an den Stellen auf, an denen Außenkontaktflachen 26 für Außenkontakte 35 des Halbleiterbauteils 30 vorgesehen sind. Eine Lötstopplackschicht 40 sorgt dafür, dass das Lotmaterial der Außenkontakte 35 auf die Außenkontaktflachen 26 begrenzt bleibt, indem sie die gesamte Unterseite des Halbleiterbauteiles 30 bis auf die Außenkontaktflachen 26 bedeckt .
In Figur 3 wird darüber hinaus gezeigt, dass die Außenkontakte 35 auf entsprechenden Kontaktflächen 36 eines Schaltungsträgers 37 einer übergeordneten Schaltung angeordnet sind. Der Schaltungsträger 37 ist auf seiner Unterseite 38 oder in einer inneren Lage mit einer Metallschicht 39 plattiert, die ihrerseits an Masse- oder Versorgungspotential angeschlossen ist. Durch die zusätzlichen Masse- oder Versorgungsleiterbahnen 13 in jeder der Umverdrahtungslagen 8 der gestapelten Halbleiterchips 1 und 2 wird der Induktionsquerschnitt zwischen Masse- oder Versorgungspotential führenden Leiterbahnen und Signal führenden Leiterbahnen gegenüber einem Induktionsquerschnitt zwischen Signalleiterbahnen und der Metallschicht 39 des Schaltungsträgers 37 erheblich vermindert und somit die Impedanzwerte der Signalzuleitungen zu den Signalkontaktflächen auf den Speicherchips in den entsprechenden zentralen Bereichen 28 vermindert.
Figur 4 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil 300 einer dritten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in Figur 2 wer- den mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert . Der Unterschied der dritten Ausführungsform der Erfindung gemäß Figur 4 gegenüber der zweiten Ausführungsform der Erfindung gemäß Figur 3 liegt darin, dass die Abdecklage 11, die auch als Klebeschicht wirkt, der Umverdrahtungsschichten 8 auf den jeweiligen Halbleiterchips 1 und 2 eine nicht strukturierte geschlossene metallische Abdeckung aufweist, die ihrerseits über eine M- oder Versorgungsverbindung 19 und die Bonddrähte 27 an das Masse- oder Versorgungspotential eines Außenkontaktes 35 gelegt werden kann.
In dieser dritten Ausführungsform der Erfindung ist es ausreichend, dass eine geschlossene elektrisch leitende Schicht 18 aus Metall in der Abdecklage 11 der Halbleiterchips 1 und 2 vorgesehen wird, während die Umverdrahtungss- chicht 10 der Umverdrahtungslage 8 parallel geführte überwiegend Signalleiterbahnen 6 aufweist. Während die Induktionsfläche mit einer derartigen elektrisch leitenden Schicht 18 zwischen dem Masse- oder Versorgungspotential dieser Schicht und den Signalpotentialen der Signalleiterbahnen weiter ver- mindert wird, erhöht sich geringfügig die kapazitive Kopplung. In der Summe wird jedoch der gesamte Impedanzwiderstand auf die oben angegebenen Werte vermindert, so dass auch die dritte Ausführungsform der Erfindung geeignet ist, die "High Performance"-Kriterien von DDR-II-Speicherbausteilen oder noch höhere Qualitätsanforderungen zu erfüllen.

Claims

Patentansprüche
1. Halbleiterbauteil mit einem Kunststoffgehäuse (41), - einem ersten Halbleiterchip (1) und einer Umverdrahtungslage (8), wobei der Halbleiterchip (1), eine aktive Oberseite (4) mit Signalkontaktflächen (6) aufweist, die in einem zentralen Bondkanal (28) in Signalkontaktflächenrei- hen angeordnet sind, und wobei die Umverdrahtungslage (8) auf der aktiven Oberseite (4) des Halbleiterchips (1) angeordnet ist und eine geschlossene Metallschicht (18) aufweist, die lediglich im Bereich des Bondkanals (28) eine Bondkanal- Öffnung (46) aufweist, und wobei der Halbleiterchip (1) mit einer Klebeverbindung und einer Isolationsschicht auf der Metallschicht (18) der Umverdrahtungslage (8) derart fixiert ist, dass in der Bondkanalöffnung die Signalkontaktflächen (6) des Halbleiterchips (1) angeordnet sind, und wobei die Umverdrahtungslage (8) eine Isolationsschicht (9) mit Durchkontakten (25) von der Metallschicht (18) zu Außenkontaktflachen für Masseanschlüsse einer Umverdrahtungsschicht (10), die auf der Isolati- onsschicht (9) angeordnet ist, aufweist, und wobei die Umverdrahtungsschicht (10) Umverdrahtungsleitungen (48) aufweist, die sich von dem Bondkanal (28) zu Außenkontaktflachen (26) für Signalanschlüsse erstrecken.
Halbleiterbauteil nach Anspruch 1 , dadurch ge kenn ze i chne t , da s s die Signalkontaktflächen (6) über Bonddrähte (27) im Bondkanal (28) mit den Umverdrahtungsleitungen (48) e- lektrisch verbunden sind.
3. Halbleiterbauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass das Kunststoffgehäuse (41) eine Kunststoffgehäusemasse (33) aufweist, welche den Halbleiterchip (1) auf seiner Rückseite (42) und auf seinen Randseiten (43, 44) und die Metallschicht (18) der Umverdrahtungslage (8), soweit sie nicht von der Klebstofffolie (45) abgedeckt ist, bedeckt.
4 . Halbleiterbauteil nach Anspruch 3 , dadurch ge kenn z e i chnet , da s s die Kunststoffgehäusemasse (33) die Bondkanalöffnung (46) in der Umverdrahtungslage (8) bedeckt.
5. Verfahren zur Herstellung eines Halbleiterbauteils (30) mit einer Metallschicht (18) und einer Umverdrahtungsschicht (10) einer Umverdrahtungslage (8), Bereitstellen einer Metallfolie für die Metallschicht (18) mit Bauteilpositionen, wobei in den Bauteilpositionen der Metallfolie Bondkanalöffnun- gen vorgesehen sind, Aufbringen einer Isolationsschicht (9) auf die Metallfolie, Einbringen von Durchkontakten (25) für Masse- oder Versorgungsanschlüsse in die Isolationsschicht (9), - Aufbringen einer strukturierten Umverdrahtungsschicht (10) auf die Isolationsschicht (9) mit Umverdrahtungsleitungen (48) und Außenkontaktflachen (26) , wobei sich die Umverdrahtungsleitungen (48) von dem Bereich einer vorgesehenen Bondkanalöffnung (46) zu den Außenkontaktflachen (26) erstrecken, Einbringen einer zentralen Bondkanalöffnung (46) in die Bauteilpositionen der Umverdrahtungslage (8), Aufbringen eines Klebstoffs (45) mit Bondkanalöffnungen (46) auf die Metallfolie, Aufbringen von Halbleiterchips (1) auf die Klebstofffolie (45) unter Ausrichten der zentralen Bondkanäle (28) der Halbleiterchips (1) auf die Bondkanalöffnungen (46) in der Umverdrahtungslage (8), Herstellen von Bondverbindungen (27) zwischen den Signalkontaktflächen (6) und den Umverdrahtungslei- tungen (48), Beschichten der Umverdrahtungslage (8) mit einer Kunststoffgehäusemasse (33) und Einbetten der Halbleiterchips (1) in die Kunststoffgehäusemasse (33) unter Bilden einer Verbundplatte, - Abdecken der Bondkanäle (28) mit Kunststoffgehäusemasse (33) , Auftrennen der Verbundplatten zu einzelnen Halbleiterbauteilen (30) .
Chipstapel von Halbleiterchips (1, 2), mit einem ersten Halbleiterchip (1) und mindestens einem gestapelten zweiten Halbleiterchip (2), wobei die Halbleiterchips (1, 2) aktive Oberseiten (4, 5) mit Signalkontaktflächen (6) und Masse- oder Versorgungskontaktflächen (7), aufweisen, und einer Umverdrahtungslage (8) mindestens auf der aktiven Oberseite (5) eines der beiden Halbleiterchips (2) mit einer Isolationsschicht (9) auf der aktiven Oberseite (5) des Halbleiterchips (2), einer Umverdrahtungsschicht (10) auf der Isolationsschicht (9), und wobei die Umverdrahtungsschicht (10) parallel zueinander und alternierend angeordnete Signalleiterbahnen (12) und Masse- oder Versorgungsleiterbahnen (13) aufweist und wobei sich die Signalleiterbahnen (12) von den Signalkontaktflächen (6) zu Signalanschlusskontaktflächen und sich die Masse- oder Versorgungsleiterbahnen (13) von den Masse- oder Versorgungskontaktflächen (7) zu Masse- oder Versorgungsanschlusskontaktflachen (15) in einem Randbereich (16) der Umverdrahtungsschicht (10) erstrecken.
7. Chipstapel von Halbleiterchips (1, 2), mit - einem ersten Halbleiterchip (1) und mindestens einem gestapelten zweiten Halbleiterchip (2), wobei die Halbleiterchips (1, 2) aktive Oberseiten (4, 5) mit Signalkontaktflächen (6) und mindestens einer Masse- oder Versorgungskontaktfläche (7), aufweisen, und einer Umverdrahtungslage (8) mindestens auf der aktiven Oberseite (5) des zweiten Halbleiterchips (2) mit einer Isolationsschicht (9) auf der aktiven Oberseite (5) des Halbleiterchips (2) , einer Umverdrahtungsschicht (10) auf der Isolationsschicht (9), und einer mehrschichtige Abdecklage (11) mit mindestens einer Abdeckisolationsschicht (17) auf der Umverdrahtungsschicht (10), und mindestens einer elektrisch leitenden Schicht (18) auf der Abdeckisolationsschicht (17) , wobei die Umverdrahtungsschicht (10) zumindest auf dem zweiten Halbleiterchip (2) parallel zueinander angeordnete Signalleiterbahnen (12) aufweist und wobei sich die Signalleiterbahnen (12) von den Signalkontaktflächen (6) zu Signalanschlusskontaktflächen in einem Randbereich (16) der Umverdrahtungsschicht (10) erstrecken und sich Masse- oder Versorgungsverbindungen (19) von der elektrisch leitenden Schicht (18) zu Masse- oder Versor- gungsanschlusskontaktflachen (15) erstrecken.
8. Halbleiterbauteil mit einem Chipstapel nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die gestapelten Halbleiterchips (1, 2) auf einem mehrschichtigen Substrat (20) angeordnet sind, wobei das Substrat (20) einen Randbereich (21) mit Substratanschlussflächen (22) aufweist, die nicht von dem Chipstapel (3) bedeckt sind und mit den Signalanschlusskontakt- flächen bzw. den Masse- oder Versorgungsanschlusskon- taktflachen (15) elektrisch verbunden sind, und wobei das Substrat mindestens eine Substratumverdrahtungss- chicht (23) mit Umverdrahtungsleitungen (24) aufweist, die sich über Durchkontakte (25) in dem Substrat (20) von den Substratanschlussflächen (22) zu Außenkontakt- flächen (26) des Halbleiterbauteil (30, 300) erstrecken.
9. Verfahren Herstellung eines Halbleiterbauteils (50), wobei das Verfahren folgende Schritte aufweist: Bereitstellen mehrerer zu stapelnder Halbleiterchips (1, 2), mit einer aktiven Oberseite (4, 5) und mit Signalkontaktflächen (6) und Masse- oder Versorgungskontaktflächen (7), Aufbringen einer Isolationsschicht (9) mindestens auf der aktiven Oberseite (5) des zweiten Halbleiterchips (2 ) , - Aufbringen und Strukturieren einer Umverdrahtungsschicht (10) auf die Isolationsschicht (9) mit parallel zueinander und alternierend angeordneter Signalleiterbahnen (12) und Masse- oder Versorgungsleiterbahnen (13), die sich von den Signalkon- taktflächen (6) zu Signalanschlusskontaktflächen und von den Masse- oder Versorgungskontaktflächen (7) zu Masse- oder Versorgungsanschlusskon- taktflächen (15) in einem Randbereich (16) der Umverdrahtungsschicht (10) erstrecken, - Aufbringen einer Isolationsmaterial aufweisenden Abdecklage (11) auf die Umverdrahtungsschicht (10), Stapeln der Halbleiterchips (1, 2) mit mindestens einer Umverdrahtungslage (8) auf einem mehrschichtigen Substrat (20), unter Herstellung von Bondver- bindungen (27) beim Stapeln zwischen den Signalanschlusskontaktflächen bzw. den Masse- oder Versor- gungsanschlusskontaktflachen mit entsprechenden Substratanschlussflächen (22) .
10. Verfahren zur Herstellung eines Halbleiterbauteils (300) , wobei das Verfahren folgende Merkmale aufweist : Bereitstellen mehrerer zu stapelnder Halbleiterchips (1, 2), mit einer aktiven Oberseite (4, 5) und mit Signalkontaktflächen (6) und mindestens einer Masse- oder Versorgungskontaktfläche (7), - Aufbringen einer Isolationsschicht (9) mindestens auf der aktiven Oberseite (5) des zweiten Halbleiterchips (2) , Aufbringen und Strukturierten einer Umverdrahtungsschicht (10) auf die Isolationsschicht (9) mit Signalleiterbahnen (12) , die sich von den Signalkontaktflächen (6) zu Signalanschlusskontaktflächen in einem Randbereich (16) der Umverdrahtungsschicht (10) erstrecken, Aufbringen einer Abdecklage (11) auf die Umverdrah- tungsschicht (10) unter Aufbringen einer Abdeckiso- lationsschicht (17) auf die Umverdrahtungsschicht (10) und unter Aufbringen einer elektrisch leitenden Schicht (18) auf die Abdeckisolations- schicht (17) , - Stapeln der Halbleiterchips (1, 2) mit mindestens einer Umverdrahtungslage (10) auf einem mehrschichtigen Substrat (20) , unter Herstellung von Bondverbindungen (27) beim Stapeln, zwischen den Signalanschlusskontaktflächen bzw. mindestens einer Masse- oder Versorgungsanschlusskontaktflache (15) der Umverdrahtungsschicht (10) und entsprechenden Substratanschlussflächen (22) , sowie zwischen der e- lektrisch leitenden Schicht (18) und der Masse- o- der Versorgungsanschlusskontaktflache (15) .
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