WO2005015249A2 - Elektronisches element mit einem zu testenden elektronischen schaltkreis und testsystem-anordnung zum testen des elektronischen elements - Google Patents

Elektronisches element mit einem zu testenden elektronischen schaltkreis und testsystem-anordnung zum testen des elektronischen elements Download PDF

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    • G01R31/318566—Comparators; Diagnosing the device under test

Definitions

  • the invention relates to an electronic element with an electronic circuit to be tested and a test system arrangement for testing the electronic element.
  • a multiplicity of the storage components of a chip are coupled to form a so-called scan chain, ie the individual elements (flip-flops) of a scan chain are connected in series with one another, an input connection or an output connection being available for the entire scan chain , with which the scan chain can be controlled or read from the outside.
  • a so-called "shift phase” a test signal sequence is applied to the input connection of the scan chain by means of a test system, a test signal sequence being pushed clocked through the scan chain.
  • the total number of cycles in the shift phase is exactly as large as that Number of storage components (flip-flops) in the scan chain
  • a test signal is available at each storage component of the scan chain.
  • the chip to be tested is operated in at least one clock cycle in the so-called “normal mode”, ie the chip is operated in accordance with its function.
  • a respective partial actual value is generated by means of the test signal provided on the respective storing components of the scan chain.
  • Test signal sequence saved, i.e. the input data (stimuli), which were applied to the storage components of the scan chain, and the associated determined target value signal, i.e. the output data (expected responses), which represent the reaction of the electronic components to be tested (digital gates) to the signals of the test signal sequence. Furthermore, the actual value signal is compared by the test system with a target value signal, in order in this way to determine possibly faulty electronic components of the semiconductor chip.
  • [1] discloses a circuit arrangement with a plurality of identical circuit blocks connected to one another in any manner and with at least one input and one output connection, in which the individual circuit blocks from the circuit board are controlled by means of a controlled switching device
  • Connection can be switched on, coupled on the input side to a common input connection for feeding in an input test pattern, and can be connected on the output side to an evaluation device for comparing the output test pattern of the individual circuit blocks. It is known from [2] that gates can have a tri-state output.
  • a self-test principle, a boundary scan principle and a test response evaluation are known from [3].
  • test arrangement and a test method are known from [4], the test arrangement having a coupling which is to be tested and which has one or more analog components.
  • FIG. 5 schematically shows a test system 500 with a semiconductor chip 501 to be tested in the standard scan test.
  • the test system 500 has a vector memory 502, output connections 503 and input connections 504.
  • Four scan chains 505 are shown schematically on the semiconductor chip 501, each of which has an input connection 506 and an output connection 507.
  • each output connection 503 of the test system 500 is coupled to an input connection 506 of the scan chains 505 of the semiconductor chip 501
  • each output connection 507 of the scan chains 505 of the semiconductor chip 501 is coupled to an input connection 504 of the test system 500 in the standard scan test.
  • test signals are supplied to the input connections 506 of the scan chains 505 of the semiconductor chip 501 during the first shift phase of the scan test by means of the output connections 503 of the test system 500, the semiconductor chip 501 generates part-actual value signals during the subsequent normal phase, which signals together the actual value. Form signal.
  • the partial actual value signals are then in the second shift phase by means of the output connections 507 of the scan chains 505 of the semiconductor chip 501 in the input connections 504 of the test system 500 with the previously stored determined target value signal (expected responses) from the vector memory 502 in compared to the test system 500.
  • the vector memory 502 both the signals of the test signal sequence and the target value signal of the Semiconductor chips 501 stored. Furthermore, information about the difference between the target value signal and the actual value signal is stored in the test system 500 for analysis. The analysis is carried out using the test system 500.
  • test system in the event of an error, i.e. if the comparison with the expected responses from the vector memory 502 shows that an actual value signal does not match the corresponding desired value signal, can only react slowly. This is caused by signal propagation times between the semiconductor chip 501 and the test system 500, the so-called round trip delay.
  • test system pipeline of the vector memory must first be completely processed before the test system 500 can determine whether an error has occurred and can react to it.
  • the invention is based on the problem of an electronic element with an electronic circuit to be tested and a test system for testing the electronic element create, by means of which a test can be carried out in a time and cost saving manner.
  • An electronic element has an electronic circuit to be tested which has input connections for supplying a test signal sequence which is used for testing the electronic circuit and output connections, actual value signals of the electronic circuit to be tested being provided at the output connections in response to the test signal sequence become. Furthermore, the electronic element has at least one comparator circuit. The at least one
  • Comparator circuit has first input connections, each of the output connections of the electronic circuit to be tested being coupled to one of the first input connections. Furthermore, the comparator circuit has second
  • Input connections for supplying setpoint signals and at least one output connection.
  • the comparator circuit is set up in such a way that it compares the actual value signals with the desired value signals.
  • the results of the comparison are at least one
  • Output connection of the comparator circuit can be provided.
  • test system arrangement has a vector memory and an electronic element with the features described above. Furthermore, the test system has first output connections which are coupled to the input connections of the electronic circuit to be tested and second output connections which are coupled to the second input connections of the comparator circuit. In addition, the test system has at least one
  • Input connection with an input connection of the test system for each of the output connections of the comparator circuit is provided, which is coupled to the corresponding output terminal of the comparator circuit.
  • a test of an electronic circuit can be carried out particularly quickly and inexpensively by means of the electronic element according to the invention. Since the comparison between actual value signals and setpoint value signals is carried out directly on the electronic element, signal delay times between the electronic circuit and the test system, the so-called “round trip delays” and the times for processing the test system are also eliminated Pipeline, which shortens the time required for a test and thus makes it possible to "freeze” the electronic circuit in the fault state. Furthermore, according to the invention, preferably only one output connection is required for the electronic element, since the comparison takes place in the comparator circuit on the electronic element. As a result, practically all connections of the electronic circuit are available as input connections, which increases the possibilities of parallelization of the tests of the electronic circuit.
  • the electronic circuit is preferably a semiconductor chip.
  • the electronic circuit is preferably set up such that any variation of a scan test signal sequence can be used as the test signal sequence.
  • the electronic circuit is preferably set up in such a way that a functional test is carried out can, ie any functional test for the functional check of the circuit.
  • the electronic circuit can be set up so that an analog test with digital output can be carried out, i.e. a test of an analog stage, which delivers digital actual value signals.
  • a scan test is particularly advantageous for a test for any defects in a semiconductor chip, since many individual electronic components have to be tested on a semiconductor chip, and not all of them can be individually controlled from the outside with test signals.
  • the comparator circuit can be set up in such a way that it can process signals of a bivalent (binary) logic.
  • the clocked test signal sequence has a predefined signal pattern such that each partial actual value signal characterizes a defined state of a storing component and thus each actual value signal characterizes a defined state of a tested electronic circuit.
  • the use of such a signal pattern has the advantage that a two-value logic can be used without an actual value signal of an undefined state of one or more storing components of the electronic circuit being generated during the comparison.
  • the electronic element also has a control element which is set up in such a way that, depending on the result of the comparison, it can keep a state of the electronic circuit to be tested unchanged.
  • the state of one or more storage components or the entire electronic circuit tested is kept unchanged by means of a clock generator, which is also preferably integrated on the semiconductor chip and coupled to the control element, the clock generator preferably being generated by and generated by the control element Stop signal supplied to the clock generator, by means of which the clock generator is stopped and thus no longer generates clock signals, at least not for the storing components which are currently being tested by means of the test system.
  • the clock generator which provides the clock, is stopped by means of the control element, and the state of the individual respective storing components (possibly all tested storing components of the tested electronic circuit) is “frozen”.
  • an electronic element has an electronic circuit to be tested which has input connections for supplying a test signal sequence which is used for testing the electronic circuit and output connections, actual value signals being output at the output connections in response to the test signal sequence of the electronic circuit to be tested are provided. Furthermore, the electronic element has at least one comparator circuit. The at least one comparator circuit has first input connections, each of the output connections of the electronic circuit to be tested being coupled to one of the first input connections. Furthermore, the comparator circuit has second input connections for supplying desired value signals and at least one output connection.
  • the comparator circuit is set up in such a way that it compares the actual value signals with the desired value signals. Furthermore, the electronic element is set up in such a way that it processes signals of a 3-valued logic. The results of the
  • Comparisons can be provided at the at least one output connection of the comparator circuit.
  • test system arrangement has a vector memory and an electronic element with the features described above. Furthermore, the test system has first output connections which are coupled to the input connections of the electronic circuit to be tested and second output connections which are coupled to the second input connections of the comparator circuit. In addition, the test system has at least one input connection, with an input connection of the test system being provided for each of the output connections of the comparator circuit, which input connection is coupled to the corresponding output connection of the comparator circuit.
  • Control information to be stored in the test system is not increased, i.e. the memory requirement is not increased on the test system.
  • the first possibility is to mask all actual value signals which are present at the first input connections of the comparator circuit simultaneously by means of a common masking signal, if at a first
  • Input connection of the comparator circuit is in an undefined state. This leads to a reduction in the test coverage, since the actual value signals, which have a defined state, are also hidden. When using this first option, only an additional connection pin on the electronic element is required.
  • the second possibility is to mask only the actual value signals, which have an undefined state, on the comparator circuit. This leads to an increase in test coverage, but requires for every first input port, i.e. each scan chain, an associated additional connection pin on the electronic element, via which an individual masking signal can be provided for each individual scan chain. In addition, twice the amount of control information is required in the memory.
  • the further refinements of the invention relate both to the electronic element and to the test system arrangement for testing the electronic element.
  • One of the logic levels of the 3-valued logic can be designed as a masking logic level, by means of which undefined states of the actual value signals that occur are masked in the comparator circuit.
  • the second input connections are preferably designed as input pads during the test, the input pads each having a functional block which is set up in such a way that it processes the signal of the masking logic level. This makes it possible to keep the number of second input connections required on the electronic element to a minimum.
  • the functional blocks of the individual input pads take over the interpretation of the masking logic level, ie the third logic level. Only a second input connection of the electronic element per scan chain is required.
  • the comparator circuit particularly preferably has third ones
  • Input connections which are each coupled to the functional blocks.
  • the electronic element is set up in such a way that two signals of the bivalent logic can be generated from it from a signal of the 3-valued logic.
  • the test system of the test system arrangement is preferably set up in such a way that it generates signals of a 3-valued logic which can be tapped at the second output connections.
  • the test system of the test system arrangement can have a resistive load which can be used to form one of the logic levels.
  • a scan test on electronic circuits can be carried out more easily, quickly and cost-effectively.
  • the electronic circuit has a comparator circuit so that a comparison between partial actual value signals from storing components and partial target value signals can be carried out directly on the semiconductor chip by means of this comparator circuit. This reduces the amount of data to be transmitted from the semiconductor chip to the test system. Furthermore, the results of the comparison are also available directly on the semiconductor chip, ie the actual value signals do not have to be first pushed through a pipeline of a vector memory of the test system.
  • the test can be any functional test for a functional check of the circuit, a test of an analog circuit that delivers digital actual value signals (mixed signal test), or any variation of the scan test.
  • the method according to the invention thus represents a method for intensifying the parallelization of a test.
  • input data can be used better and / or more times, whereby the parallelization of the test can be improved.
  • Methods for parallelizing tests are also known according to the prior art, but these differ from the method according to the invention. Ie a one to one assignment from test system connections to inputs / outputs of blocks of the electronic circuit to be tested, as with the standard scan test, is not necessarily the case.
  • the additional aspect of the invention is clearly that a 3-valued logic for data transmission, i.e. the transmission of target value signals between a test system and an electronic circuit to be tested.
  • the test system can generate signals for the 3-valued logic, which clearly corresponds to 3-valued information, without additional effort from test channels, i.e. Generate input connections of the electronic element or output connections of the test system, and operate the electronic element with it.
  • Existing input pads are only used for a function block
  • This third logic level can then be used to mask undefined states of the actual value signals on the comparator circuit.
  • the function block of the input pad is set up in such a way that it can generate two signals of a two-value logic from a signal of a 3-value logic, wherein a signal of the two-value logic can be used as a masking signal.
  • This configuration makes it possible for the electronic element to be operated in a “normal mode”. In this “normal mode”, it reacts in the usual way to signals of a bivalent logic. At the same time, however, the electronic element can also be operated in a “test mode” by using signals of a 3-valued logic. It is therefore possible to switch clearly between a “normal mode” and a “test mode”.
  • an electronic element or a test system arrangement can mask actual value signals which correspond to an undefined state without increasing the number of test system channels required.
  • the control information to be stored in the test system is also not enlarged, as is the case with masking would be the case by means of masking signals to be transmitted specifically from the test system to the electronic element.
  • the test coverage ie the number of test information that can be used, is increased with the same number of test system channels compared to the first aspect of the invention, since without actual test system channels, the actual value signals, which correspond to an undefined state, can be hidden individually.
  • the actual value signals which correspond to an undefined state, can thus be faded out bit by bit on the comparator circuit of the electronic element without increasing the required tester channels and without increasing the memory requirement. This is a prerequisite for the use of inexpensive test hardware, such as the ATE test system. Inexpensive test systems with tester channels without a comparator, ie without a comparator in the test system, can be used.
  • the electronic element and the test system arrangement according to the additional aspect of the invention can also be better for functional testing, i.e. a test in which no special scan test signal sequence is used as the test signal sequence.
  • the better usability comes from the fact that with such functional tests there are significantly more actual value signals with an undefined state than with special scan test signal sequences.
  • the test coverage for the electronic element and the test system arrangement according to the first aspect of the invention is reduced for functional tests.
  • the data to be compared e.g. the actual value signals are in many cases the results of a scan test.
  • the method according to the invention is also for comparing data, e.g. the actual value signals, of functional test samples applicable without the use of scan chains. It is the same
  • Figure 1 is a schematic representation of a test system according to the invention with an electronic element according to an embodiment of the invention
  • Figure 2 is a schematic representation of a non-X-tolerant comparator circuit according to an embodiment of the invention, which can be arranged on the electrical element;
  • Figure 3 is a schematic representation of another, non-X-tolerant comparator circuit according to an embodiment of the invention, which can be arranged on the electrical element;
  • Figure 4 is a schematic representation of an X-tolerant compressor according to an embodiment of the invention, which can be arranged on the electronic element;
  • FIG. 5 is a schematic representation of a test system and an electronic element according to the prior art.
  • FIG. 6 shows a second schematic illustration of the test system according to the invention shown in FIG. 1 with an electronic element according to an exemplary embodiment of the invention;
  • Figure 7 is a schematic representation of a test system arrangement according to the invention, in which an additional connection pin for providing a signal for Masking of actual value signals with an undefined state is formed;
  • FIG. 8 shows a schematic illustration of a test system arrangement according to the invention, in which an additional connection pin is provided for each second input connection to provide a signal for masking actual value signals with an undefined state;
  • FIG. 9 shows a schematic illustration of a test system arrangement according to an additional aspect of the invention.
  • FIG. 10 shows a schematic illustration of a test system with a resistive load, which can be used to form a third logic level
  • Figure 11 is a schematic representation of a test system arrangement according to the additional aspect of the invention.
  • FIG. 1 shows a schematic representation of a test system 100 according to the invention and an electronic element 101 to be tested coupled to it.
  • the test system 100 has a vector memory 102 which is used to store test signals (stimuli) and setpoint signals (expected responses). Furthermore, the test system 100 has a plurality of first output connections 103, 104, 105 and 106 for each electronic element to be tested. For the sake of clarity, only four first output connections 103, 104, 105 and 106 are shown in FIG. 1. In addition, test system 100 has a plurality of second output connections 107, 108, 109 and 110. The number of The first output connections and the number of second output connections of the test system are the same for the standard scan test, but need not be the same for other scan test variants. For example, in the case of test variants in which, based on input data on the electrical circuit, a
  • test system has at least one input connection 125.
  • first output connections and second output connections can be provided.
  • the electronic element 101 to be tested here in the example in the standard scan test has a large number of electronic components, some of which are storage components (flip-flops), another part of logic gates or digital logic, such as AND gates, OR gates, EXCLUSIVE OR gates, NOT gates, etc.
  • a plurality of storage components are coupled to scan chains 111, 112, 113 and 114 for performing a scan test. For better clarity, only four scan chains 111, 112, 113 and 114 are shown.
  • the four scan chains 111, 112, 113 and 114 each have an input connection 126, 127, 128, 129, each of the input connections 126, 127, 128, 129 each having one of the first output connections 103, 104, 105 and 106 of the test system 100 is coupled.
  • the semiconductor chip 101 has a comparator circuit 115.
  • the comparator circuit 115 has first input terminals 116, 117, 118 and 119 and second ones
  • Input ports 120, 121, 122 and 123 In each case a first input connection is coupled to an output connection of the scan chains 111, 112, 113 and 114, while a second input connection 120, 121, 122 and 123 of the comparator circuit 115 is connected to a second output connection 107, 108, 109 and 110 of the test system 100 is coupled.
  • the comparator circuit 115 has an output connection 124, which is coupled to the input connection 125 of the test system 100.
  • a signal can be made available to the input connections 126, 127, 128, 129 of the scan chains 111, 112, 113 and 114 during a scan test.
  • the scan chains 111, 112, 113 and 114 are therefore controlled from the outside.
  • the “shift phase” a test test signal sequence stored in the vector memory 102 of the test system 100 is made available by means of the test system 100, ie the input connections 126, 127, 128, 129 of the scan chains 111, 112, 113 and 114.
  • a scan test signal is applied to a first output connection 103, 104, 105 or 106 and thus to the input connections 126, 127, 128 coupled to the first output connections 103, 104, 105 or 106 , 129 of the semiconductor chip 101.
  • this signal is pushed on a component of the scan chain 111, 112, 113 and 114 and is thus present on the second storing components of the scan chains 111, 112, 113 and 114, while on the first components a new scan test signal has been applied to scan chain 111, 112, 113 and 114.
  • the number of cycles in the shift phase is exactly as large as the number in the scan chain te 111, 112, 113 and 114 containing storage components. If the scan chains 111, 112, 113 and 114 e.g. 500 elements, then the shift phase has 500 bars. After the end of the shift phase, a scan test signal is thus present at each storing component of the scan chain 111, 112, 113 and 114.
  • the chip to be tested is operated exactly one clock cycle in the so-called “normal mode”, ie the chip 101 is operated in accordance with its normal function
  • Components of the scan chain 111, 112, 113 and 114 provided scan test signal generates a respective partial actual value signal at a respective functional input of a storing component of the scan chain 111, 112, 113 and 114.
  • All partial actual value signals of a scan chain 111, 112, 113 and 114 together form an actual value signal of a scan chain 111, 112,
  • the partial actual value signals of the electronic components are clocked and pushed through the respective scan chain 111, 112, 113 and 114 and are at the output connection of the respective scan chain 111, 112, 113 and 114 or at the with these coupled first input connections 116, 117, 118, 119 of the comparator circuit 115. That At the respective output connection of the scan chain 111, 112, 113 and 114, the partial actual value signals and thus the respective actual value signal are read out, which were generated during the second phase of the scan test.
  • the comparator circuit 115 are available in the comparator circuit 115 since the output connections of the scan chains 111, 112, 113 and 114 are coupled to the first input connections 116, 117, 118, 119 of the comparator circuit 115.
  • the second input connections 120, 121, 122, 123 of the comparator circuit 115 are supplied by the test system with setpoint signals which are sent from the vector memory to the second outputs 107, 108, 109, 110 of the test system 100 102 are read out and made available to the comparator circuit 115.
  • the comparator circuit 115 thus has at the same time the actual value signals, the scan chains 111, 112, 113 and 114 and setpoint value signals which are stored in the vector memory 102.
  • the comparator circuit 115 compares the actual value signals with the desired value signals and provides them Output terminal 124 ready the result of the respective comparison.
  • the method according to the invention has the advantage that the comparator circuit generates significantly less output data than would be generated according to the prior art in a scan test, here in the example the standard scan test.
  • the method and the test system arrangement according to the invention is also better than the method and the test system arrangement according to the prior art for a reinforced one
  • Parallelization of the test is suitable because it is for the electronic element 101, i.e. there is practically only input data for the semiconductor chip and input data are better suited for parallel processing than output data by means of known methods.
  • FIG. 2 schematically shows a first comparator circuit 200 in the electronic element 101 according to the invention in accordance with a first exemplary embodiment of the invention.
  • the exemplary embodiment shown is only an example, and any known comparator circuit can be used.
  • the comparator circuit has the four first input connections 116, 117, 118 and 119 and the four second input connections 120, 121, 122 and 123 which are connected to the output connections of the scan chains 111, 112 , 113 and 114 or the second output connections 107, 108, 109 and 110 of the test system 100 are coupled.
  • a first stage of the comparator circuit 105 has four EXOR circuits 226, 227, 228 and 229 (EXCLUSIVE OR gates).
  • EXOR circuits 226, 227, 228 and 229 each have two input connections, of which one input connection is coupled to a first input connection 116, 117, 118 and 119 of comparator circuit 200, while the second input connection of EXOR circuits 226, 227, 228 and 229 is coupled to a second input connection 120, 121, 122 and 123 of the comparator circuit 200.
  • each EXOR circuit has an output connection.
  • the comparator circuit 200 has two OR circuits 230 and 231 (OR gate) as the second stage, each OR circuit having two input connections and one output connection.
  • the input terminals of the second stage OR circuits are coupled to the outputs of the first stage EXOR circuits 226, 227, 228 and 229.
  • the comparator circuit 200 has an OR circuit 232 (OR gate) with two input connections and one output connection. This output connection is the output connection 124 of the comparator circuit 200.
  • This three-stage structure is shown as an example for the case of four scan chains 111, 112, 113 and 114.
  • the number of stages of the comparator circuit must be increased accordingly if it is to be achieved that only one output connection of the comparator circuit is required.
  • the comparator circuit compares a partial target value signal with the corresponding partial actual value signal.
  • a value of logic “0” is present at the output 124 of the comparator circuit 200, ie all scan chains 111, 112, 113 and 114 deliver an expected result and none of the storing components delivers an error.
  • a value of logic "1" is present at the output terminal 124 of the comparator circuit 200, if only in a scan chain 111, 112, 113 and 114 the partial actual value signal does not match the corresponding partial target value signal.
  • the comparator circuit shown in FIG. 2 is not X-tolerant. That if a partial actual value signal has a value which is not defined, i.e. an X signal, then there is also an X state at the output terminal 124 of the comparator circuit, i.e. in this case the state is also undefined.
  • Non-X-tolerant comparator circuit in a scan test is, for example, to use a predetermined scan test signal sequence in such a way that it is ensured that an X state does not occur in any of the storing components of the electronic circuit , Thus, there can be no X state in the partial actual value signals and thus the comparator circuit 200 also does not generate an X state at its output.
  • the comparator circuit 200 from FIG. 2 is shown schematically in FIG. 3, the output signal, which is present at the output terminal 124 of the comparator circuit 200, not, however, according to this exemplary embodiment
  • Input port 125 of the test system 100 is forwarded.
  • the electronic element i.e. the semiconductor chip, additionally has a control element 333.
  • a control input of control element 333 is connected to output terminal 124
  • Comparator circuit 200 coupled.
  • the output signal of the comparator circuit 200 is thus sent to the control element 333 created. If the output signal indicates that an error of a storage component has occurred during the scan test, the control element 333 stops the further clock sequence of the read cycle.
  • the state of at least the tested storing components of the electronic circuit is frozen and can be read out in detail so that a diagnosis can be carried out.
  • the individual partial actual value signals of all chains 111, 112, 113 and 114 can still be accessed, since the comparison by means of the integrated comparator circuit 200 is carried out simultaneously with the reading out of the data from the scan chains 111, 112, 113 and 114 becomes.
  • the partial actual value signal does not match the partial target value signal if a signal which signals an error is present at the output. This makes diagnosis of a possible source of error very difficult.
  • FIG. 4 shows a schematic illustration of an X-tolerant comparator circuit 400 according to a second exemplary embodiment of the invention, in this case a compressor.
  • the X-tolerant comparator circuit 400 is again an example of an electronic circuit with four scan chains 111, 112, 113 and
  • the comparator circuit has the four first input connections 116, 117, 118 and 119 and the four second input connections 120, 121, 122 and 123 which are connected to the output connections of the scan chains 111, 112 , 113 and 114 and the second
  • Output connections 107, 108, 109 and 110 of the test system 100 are coupled.
  • a first stage of the comparator circuit 400 has four AND circuits 434, 435, 436 and 437 (AND gates).
  • the AND circuits 434, 435, 436 and 437 each have two input connections, of which in each case one input connection is coupled to one of the first input connections of the comparator circuit 400.
  • the respective second input connection of the AND circuits 434, 435, 436 and 437 is coupled to one of the second input connections of the comparator circuit 400.
  • each AND circuit has an output connection.
  • the comparator circuit 400 has two EXOR circuits 438 and 439 (EXCLUSIVE-OR gate) as a second stage, each EXOR circuit 438 and 439 having two input connections and one Output connector has.
  • the input terminals of the second stage EXOR circuits 438 and 439 are coupled to the outputs of the first stage AND circuits.
  • the comparator circuit 400 has an EXOR circuit 440 (EXCLUSIVE-OR gate) with two input connections and one output connection. This output connection is the output connection 124 of the comparator circuit 400.
  • EXOR circuit 440 EXCLUSIVE-OR gate
  • the comparator circuit shown in FIG. 4 represents a compressor which can also be used as a comparator. If in the second shift phase of the scan test, i.e. the readout phase of the actual value signals, the actual value signals are present at the first input connections 116, 117, 118 and 119 and at the same time at the second input connections 120, 121, 122 and 123 the target value signals are compressed Comparator circuit 400 the signals, ie it reduces the four signals of the four scan chains to a single signal. It also compares a target value signal with the corresponding actual value signal at the same time. In the event that all target value signals match the corresponding actual value signals, there is a signal at output 124 of comparator circuit 400 which indicates that all scan chains 111, 112, 113 and 114 have delivered an expected result and none of them electronic components have delivered an error.
  • Comparator circuit 400 turns on the signal, which indicates that no error has occurred in the scan chain 111, 112, 113 and 114, even if an error has occurred in an even number of scan chains 111, 112, 113 and 114. Consequently, only an odd number of errors can be identified by means of the comparator circuit shown in FIG. And also again it can only be decided whether there was an error, but not in which scan chain the error was present.
  • this comparator circuit 400 has the advantage that it is X-tolerant, i.e. Even an undefined state of an actual value signal does not prevent the usability of the signal present at the output of the comparator circuit.
  • test system 100 also has only two second output connections 107 and 108 of test system 100 in FIG. 6. 6, however, the electronic element 101 additionally has a first input pad 650 and a second input pad 651.
  • the first input pad 650 has an input connection 652, which is coupled to the second output connection 107 of the test system 100, and an output connection 653, which is coupled to the second input connection 120 of the comparator circuit.
  • the second input pad 651 has an input connection 654, which is coupled to the second output connection 108 of the test system 100, and an output connection 655, which is coupled to the second input connection 121 of the comparator circuit.
  • 6 shows the output connection 124 of the comparator circuit 115 and the input connection 125 of the test system 100, which are coupled to one another.
  • the test system actual Ignore signal values that correspond to an undefined state and that are present at the output of the electronic element.
  • the test system has comparators.
  • FIG. 7 essentially again shows the test system 100 according to the invention shown in FIG. 6 and an electronic element 101 coupled to it.
  • the electronic element 101 additionally has a first input pad 650 and a second input pad 651.
  • the first input pad 650 has an input connection 652, which is coupled to the second output connection 107 of the test system 100, and an output connection 653, which is coupled to the second input connection 120 of the comparator circuit.
  • the second input pad 651 has an input connection 654, which is coupled to the second output connection 108 of the test system 100, and an output connection 655, which is coupled to the second input connection 121 of the comparator circuit.
  • 7 shows the output connection 124 of the comparator circuit 115 and the input connection 125 of the test system 100, which are coupled to one another.
  • test coverage since the information that is present at each individual scan chain in this cycle is discarded when a single undefined value occurs within a cycle.
  • additional digital input connection 757 on the electrical element 101 and the additional digital output connection 756 on the test system 100 are required to transmit the control function within which cycle a comparison has to be hidden.
  • the electronic element 101 has a control element 758, which is set up in such a way that, depending on the result of the comparison of the comparator circuit, a state of an electronic circuit to be tested of the electronic element can be kept unchanged.
  • the control element 758 thus clearly serves to freeze the state of the electronic circuit to be tested.
  • FIG. 8 essentially again shows the test system 100 shown in FIG. 7 and an electronic element 101 coupled to it.
  • only two scan chains 111 and 112 are shown schematically in FIG. 8, which are coupled to first input connections 116 and 117 of the comparator circuit 115.
  • only two second input connections 120 and 121 of the comparator circuit 115 are also shown.
  • the test system 100 in FIG. 8 also has only two second output connections 107 and 108.
  • the electronic element 101 additionally has a first input pad 650 and a second input pad 651.
  • the first input pad 650 has one Input connection 652, which is coupled to the second output connection 107 of the test system 100, and an output connection 653, which is coupled to the second input connection 120 of the comparator circuit.
  • the second input pad 651 has an input connection 654, which is coupled to the second output connection 108 of the test system 100, and an output connection 655, which is coupled to the second input connection 121 of the comparator circuit. 8 is the output terminal 124 of the comparator circuit 115 and the
  • test system 100 has additional output connections 859 and 860, which are coupled to additional input connections 861 and 862 of comparator circuit 115.
  • the number of additional output connections of the test system and of the additional input connections of the comparator circuit is equal to the number of scan chains which the electronic element 101 has, that is to say it is considerably higher than the number of two shown in FIG. 8.
  • the comparator circuit 115 can therefore hide the comparison of the information bits of individual scan chains. This increases the test coverage (test coverage) compared to the embodiment shown in FIG. 7. However, the additional digital input connections 859 and 860 and the additional ones are used to transmit the control functions within which cycle a comparison must be hidden digital output connections 861 and 862 from the test system to the electronic element 101 are required. This doubles both the tester channels required between test system 100 and electronic element 101 and the vector memory required in the test system, since additional channels are required
  • the electronic element 101 has a control element 758, which is set up in such a way that, depending on the result of the comparison of the comparator circuit, a state of the electronic circuit to be tested can be kept unchanged.
  • the control element 754 thus clearly serves to freeze the state of the electronic circuit to be tested.
  • FIG. 9 shows a test system arrangement according to the second aspect of the invention, which has a test system 100 and an electronic element 101 coupled to it.
  • a test system 100 and an electronic element 101 coupled to it.
  • scan chains 111 and 112 are shown schematically in FIG. 9, which are coupled to first input connections 116 and 117 of the comparator circuit 115.
  • second input connections 120 and 121 of the comparator circuit 115 are also shown.
  • Test system 100 also has only two second output connections 107 and 108 of test system 100 in FIG. 9.
  • the electronic element 101 additionally has a first input pad 650 and a second input pad 651.
  • the first input pad 650 has an input connection 652, which is coupled to the second output connection 107 of the test system 100, and an output connection 653, which is coupled to the second input connection 120 of the comparator circuit 115.
  • the second input pad 651 has an input connection 654, which is coupled to the second output connection 108 of the test system 100, and an output connection 655, which is connected to the second
  • Input terminal 121 of the comparator circuit is coupled.
  • the first input pad 650 also has a second one Output terminal 963, which is coupled to an additional input terminal 964 of the comparator circuit 115.
  • the second input pad 651 has a second output connection 965, which is coupled to an additional input connection 966 of the comparator circuit 115.
  • the comparator circuit 115 can therefore compare the comparator circuit 115 with signals which can be used to mask individual actual value signals when the respective individual actual value signal unites Has undefined state. In this case, only the information present on each individual scan chain is discarded. In the embodiment shown in FIG. 9, the comparator circuit 115 can therefore compare the comparator circuit 115 with signals which can be used to mask individual actual value signals when the respective individual actual value signal unites Has undefined state. In this case, only the information present on each individual scan chain is discarded. In the embodiment shown in FIG. 9, the comparator circuit 115 can therefore compare the comparator circuit 115 with signals which can be used to mask individual actual value signals when the respective individual actual value signal unites Has undefined state. In this case, only the information present on each individual scan chain is discarded. In the embodiment shown in FIG. 9, the comparator circuit 115 can therefore compare the comparator circuit 115 with signals which can be used to mask individual actual value signals when the respective individual actual value signal unites Has undefined state. In this case, only the information present on each individual scan chain is
  • test coverage in a test system arrangement as shown schematically in FIG. 9 is as high as in a test system arrangement as shown in FIG. 8.
  • a test system arrangement shown in FIG. 9 can thus increase the parallelism of a scan test compared to the prior art.
  • FIG. 10 schematically shows a part of an exemplary test system 100, by means of which instead of a setpoint signal of a 2-valued logic (high level and low level), a setpoint value signal of a 3-valued logic (high -Level, low-level and an intermediate level) can be generated.
  • the test system 100 has a driver 1070, which is used to provide the high level and the low level of the 3-valued logic.
  • An output 1071 of driver 1070 is connected to a first node 1072 of the
  • Test system 100 coupled.
  • the first node 1072 is coupled to a second node 1073.
  • the second node is coupled to a comparator 1074.
  • the second node 1073 is coupled to an emulated resistive load 1075, which is used to provide the intermediate level.
  • This simulated resistive load 1075 can be designed, for example, by means of a diode bridge or bridge rectifier.
  • the diode bridge has four nodes 1076, 1077, 1078 and 1079 and four diodes (not shown).
  • the node 1076 of the diode bridge is coupled to the node 1077 of the diode bridge by means of a first diode.
  • the diode bridge node 1076 is further coupled to the diode bridge node 1079 by means of a fourth diode.
  • the diode bridge node 1077 is coupled to the diode bridge node 1078 by means of a second diode.
  • the node 1077 of the diode bridge is coupled to a first programmable current source.
  • the diode bridge node 1079 is coupled to the diode bridge node 1078 by means of a third diode.
  • the node 1079 of the diode bridge is coupled to a second programmable current source.
  • a threshold can be fed in through node 1078, which is set at node 1076 when the diode bridge is steady and can thus be used as an intermediate level of the 3-valued logic.
  • the test system 100 can thus provide 3-valued logic signals at the first node 1072.
  • Driver 1070 provides the signal which corresponds to the logic value "1" and the signal which corresponds to the logic value "0".
  • the first node 1072 simultaneously represents one of the second output connections of the test system, which are each coupled to an input pad of the electronic element.
  • test system shown schematically in FIG. 10 are only to be understood as examples. There are numerous ways in which the test system can be set up so that it can provide signals with 3-valued logic. 10 also only shows a test system with a second output connection, whereas a test system used in a test system arrangement has a plurality of second output connections which are coupled to a plurality of second input connections of the electronic element.
  • FIG. 11 schematically shows part of the test system arrangement in accordance with the additional aspect of the invention.
  • the schematic test system of FIG. 10 is shown again on the left-hand side.
  • the first node 1072 of the test system 100 ie a second output connection of the test system 100, is here coupled to a first node 1180 of an input pad 650 of the electronic element.
  • the input pad 650 is set up to process signals of a 3-value logic.
  • the adaptation of the input pad in order to be able to process signals of a 3-valued logic consists in the implementation of a functional block 1181, which interprets the third logic level.
  • the functional block 1181 is shown schematically in FIG. 11 and can be implemented, for example, by means of two inverters. Functional block 1181 sets by interpreting the third logic level
  • This masking signal is provided at a second output connection 963 of the input pad 650.
  • the second output connection 963 is coupled to an additional input connection 964 of the comparator circuit 115.
  • the comparator circuit 115 is typically a one-bit comparator circuit which compares signals with each other bit by bit.
  • the input pad 650 also has an additional functional block 1182, which is the
  • the additional functional block 1182 can be designed in a known manner and provides the signal generated by it at a first output connection 653 of the input pad 650.
  • the first output connection 653 of the input pad 650 is coupled to a second input connection 120 of the comparator circuit 115.
  • This functional block can be implemented in a simple manner by means of two inverters. This just means a slight increase in the footprint of the input pad in the order of about 1%.
  • the input pad can be operated normally and without restrictions even after the adaptation for the interpretation of signals of a 3-value logic in normal operation, ie if no scan test is currently being carried out.
  • the output ie the provision of the output signals of the input pad, works like an input pad which is not adapted for the interpretation of signals of a 3-valued logic.
  • the input signals for the input pad in normal operation are also identical to the input signals for an input pad which is not adapted for the interpretation of signals of a 3-valued logic.
  • the input pad is switched from two-valued logic to three-valued logic, ie the levels "Logic 0" (V L ⁇ ), “Logic 1” (V H ⁇ g) and “Logic Middle” can be used "(V ⁇ h reashoid) interpret which the test system provides. As already described, these three levels can easily be generated by the test system.
  • the information of the individual logic levels for example in the input pad, is divided into two signals (2-valued logic), which are then passed on to the comparator circuit of the electronic element via separate paths.
  • Table 1 shows how the masking information is transmitted via a second path, i.e. a coupling between the second output connection of the input pads and an additional input connection of the comparator circuit to which the comparator circuit is transmitted.
  • a signal with a reference value of 1.5 V is assumed as the input threshold for a signal of the bivalent logic, i.e. a signal with a voltage value of ⁇ 1.5 V is interpreted as a low level, whereas a signal with a voltage value> 1.5 V is interpreted as a high level.
  • a possible implementation of the different input levels of the 3-valued logic can look as follows.
  • a signal from 0 V to 0.8 V is interpreted as a signal which represents the logic value "0" of a 3-valued logic.
  • a signal from 1.0 V to 2.0 V is interpreted as a signal which represents the logic value "M” represents a 3-valued logic, interpreted.
  • a signal of 2.0 V to 3.3 V is interpreted as a signal which represents the logic value "1" of a 3-value logic.
  • the input pad divides this into two signals of a 2-valued logic as follows. Via a first path which connects the first output connection of the input pad couples to a second input terminal of the comparator circuit, a logic value "0" is transmitted to the comparator circuit. A logical value "0" is also transmitted via the second path.
  • the input pad divides this into two signals of a 2-valued logic as follows. A logical value "1" is sent to the Comparator circuit transmitted, whereas a logical value "0" is transmitted via the second path.
  • test system provides a signal which corresponds to the logic level “M” of the 3-valued logic, ie the middle level, this is divided by the input pad as follows into two signals of a 2-valued logic.
  • the signal of the Test system has a voltage value of less than 1.5 V
  • a logical value "0" is transmitted to the comparator circuit via the first path
  • a logical value "1” is transmitted via the second path.
  • the signal of the test system is a Has a voltage value of more than 1.5 V
  • a logical value "1” is transmitted to the comparator circuit via the first path and a logical value "1" is transmitted via the second path.
  • the input pad can be operated in normal operation without impairment of function, since the output signals of the input pad for input signals of a two-value logic and the output signals of the input pad for input signals of a 3-value logic Logic.
  • the selected input levels can be freely selected, since the test system can easily and precisely generate the levels of the signals.
  • the switching speed of the input pad is not slowed down in the implementation according to the exemplary embodiment.
  • the invention provides an electronic element, e.g. a semiconductor chip with an electronic circuit to be tested, a comparison and / or compression of actual value signals of a scan test or functional test or analog test with digital output being carried out directly by means of a comparator circuit on the electronic element.
  • the electronic element only needs an output connection, which is used for a scan test. All other connections of the electronic element represent input connections for the electronic element.
  • the signals which are applied via these input connections represent input data. Input data are much better suited for parallelization than output data, i.e.
  • the increased use of input data allows the test to be parallelized much more strongly, since input data can possibly be used several times within the test.
  • a test evaluation is carried out in real time, ie while the test is being carried out, on an electronic element which can immediately freeze its error state. Subsequently, an evaluation of the error state is possible, controlled by the test system. Since errors are reacted to in real time according to the invention, volume production, ie mass production, of an electronic one Module are monitored. This means that data influencing the yield can also be recorded for statistical purposes during the production of electronic components. This also applies if compressors are used.
  • the electronic circuit can also be used in any functional tests for the functional check of the circuit or in the test of an analog circuit that supplies digital actual value signals.
  • test system arrangement By designing the test system arrangement according to the additional aspect of the invention, it is possible to increase the parallelism when testing electronic circuits to be tested of an electronic element without increasing the number of necessary input connections of the electronic element. As a result, more electronic circuits of an electrical element can be tested at the same time, which on the one hand reduces the manufacturing times and on the other hand reduces the manufacturing costs.

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Abstract

Ein elektronisches Element weist einen zu testenden elektronischen Schaltkreis und eine Vergleicherschaltung auf. Die Vergleicherschaltung weist erste Eingangsanschlüsse, wobei jeder der Ausgangsanschlüsse des zu testenden elektronischen Schaltkreises mit einem ersten Eingangsanschluss gekoppelt ist, auf, sowie zweite Eingangsanschlüsse zum Zuführen von Soll-Wert-Signalen und mindestens einen Ausgangsanschluss auf. Die Vergleicherschaltung ist derart eingerichtet, dass sie die Ist-Wert-Signale mit den Soll-Wert-Signalen vergleicht und wobei das elektronische Element ferner derart eingerichtet ist, dass es Signale einer 3-wertigen Logik verarbeitet. Die Ergebnisse des Vergleiches sind an dem mindestens einen Ausgangsanschluss der Vergleicherschaltung bereitstellbar.

Description

Beschreibung
Elektronisches Element mit einem zu testenden elektronischen Schaltkreis und Testsystem-Anordnung zum Testen des elektronischen Elements
Die Erfindung betrifft ein elektronisches Element mit einem zu testenden elektronischen Schaltkreis und einer Testsystem- Anordnung zum Testen des elektronischen Elements .
Bei der Herstellung von hochintegrierten Halbleiterchips werden insbesondere durch die immer weiter steigende Miniaturisierung der Strukturen auf dem Halbleiterchip immer höhere Anforderungen an die für die Herstellung der Halbleiterchips verwendeten Fertigungsanlagen und Herstellungsprozesse auftreten. Die Stabilität und Reproduzierbarkeit sowohl der Fertigungsanlagen als auch der Herstellungsprozesse beeinflussen maßgeblich die Ausbeute und Produktivität ■ im Rahmen der Halbleiterchip-Fertigung. Schon kleine Abweichungen von einem Soll-Verhalten einer Chip-Fertigungsanlage im Rahmen der Produktion können zu einer erheblichen Verschlechterung der Ausbeute, das heißt zu einer erheblichen Erhöhung der Fehlerrate bei den hergestellten Halbleiterchips führen.
Um die Qualität der Halbleiterchips sicherzustellen und eventuelle Fehler eines Halbleiterchips festzustellen, müssen alle prozessierten Halbleiterchips Tests unterzogen werden. Bislang verwendet man unter anderem funktionale Tests, die den Halbleiterchip wie in der Applikation betreiben und damit auf Fertigungsfehler abprüfen. Da Halbleiterchips aus sehr vielen elektronischen Einzelkomponenten bestehen, sind die einzelnen elektronischen Komponenten schwer prüfbar, in dem jede einzelne elektronische Komponenten getrennt mit einem Testsignal von außen angesteuert wird, da dies viel zu viele Anschlüsse auf dem Chip erfordern würde. Um dieses Problem zu lösen, wurde ein so genannter Scantest eingeführt. Beim Scantest, werden alle Komponenten, d.h. digitale Gatter, aller produzierten Chips geprüft. Hierzu wird eine Vielzahl der speichernden Komponenten eines Chips (Flip Flops) zu einer so genannten Scankette gekoppelt, d.h. die einzelnen Elemente (Flip Flops) einer Scankette sind miteinander in Reihe geschaltet, wobei für die gesamte Scankette ein Eingangsanschluss bzw. ein Ausgangsanschluss zur Verfügung steht, mit welchem die Scankette von außen angesteuert werden kann bzw. ausgelesen werden kann. Während einer ersten Phase des Scantests, einer so genannten „Shiftphase", wird mittels eines Testsystems eine Testsignalfolge an den Eingangsanschluss der Scankette angelegt, wobei eine Testsignalfolge getaktet durch die Scankette geschoben wird. Insgesamt ist die Anzahl der Takte der Shiftphase genau so groß wie die Anzahl der speichernden Komponenten (Flip Flops) in der Scankette. Nach dem Ende der Shiftphase steht so an jeder speichernden Komponente der Scankette ein Testsignal zur Verfügung.
In einer zweiten Phase des Scantests wird der zu testende Chip mindestens einen Takt im so genannten „Normalmode" betrieben, d.h. der Chip wird gemäß seiner Funktion betrieben. Hierbei wird mittels des an den jeweiligen speichernden Komponenten der Scankette bereitgestellten Testsignals ein jeweiliges Teil-Ist- Wert-Signal an einem jeweiligen Funktionseingang einer speichernden Komponente der Scankette erzeugt, wobei die Teil- Ist-Wert-Signale aller speichernden Komponenten der Scankette ein Ist-Wert-Signal bilden.
Während einer dritten Phase des Scantests werden diese Ausgangssignale der Elemente, d.h. der speichernden Komponenten der Scankette, getaktet durch die Scankette geschoben und am Ausgangsanschluss der Scankette ausgelesen. Die dritte Phase des Scantests weist wiederum genau die Anzahl von Takten auf, wie die Anzahl der speichernden Komponenten in der Scankette ist. Nach Ende eines solchen Zyklus aus den oben beschriebenen drei Phasen kann das an dem Ausgangsanschluss der Scankette ausgelesene Ist-Wert-Signal an das Testsystem zurückgeleitet werden. Das Testsystem hatte vorher die Signale der
Testsignalfolge gespeichert, d.h. die Eingangsdaten (Stimuli), welche an die speichernden Komponenten der Scankette angelegt wurden, und das dazugehörigen ermittelte Soll-Wert-Signal, d.h. die Ausgangsdaten (Expected Responses) , welche die Reaktion der zu testenden elektronischen Komponenten (digitale Gatter) auf die Signale der Testsignalfolge darstellen. Ferner wird von dem Testsystem das Ist-Wert-Signal mit einem Soll-Wert-Signal verglichen, um auf diese Weise eventuell fehlerhafte elektronische Komponenten des Halbleiterchips festzustellen.
Mittels des vorher beschriebenen Standard-Scantests kann somit mit nur einem Eingangsanschluss und einem Ausgangsanschluss je Scankette eine große Anzahl von elektronischen Komponenten (digitale Gatter) eines Halbleiterchips getestet werden.
Ferner sind gemäß dem Stand der Technik Verfahren bekannt, die beim Funktional bzw. Scan basierenden Test von einer auf dem elektrischen Schaltkreis befindlichen Eingangsdaten Generierung, Umverteilung bzw. Dekompression ausgehen.
Aus [1] ist eine Schaltungsanordnung mit mehreren in beliebiger Weise miteinander verbundenen identischen Schaltungsblöcken sowie mit mindestens einem Eingangs- und einem Ausgangsanschluss bekannt, bei der mittels einer gesteuerten Schalteinrichtung die einzelnen Schaltungsblöcke aus der
Verbindung miteinander f eischaltbar, eingangsseitig mit einem gemeinsamen Eingangsanschluss zur Einspeisung eines Eingangstestmusters koppelbar und ausgangsseitig auf eine Auswerteeinrichtung zum Vergleichen der Ausgangstestmuster der einzelnen Schaltungsblöcke aufschaltbar sind. Aus [2] ist bekannt, dass Gatter einen Tristate Ausgang aufweisen können.
Aus [3] ist ein Selbsttest-Prinzip, ein Boundary-Scan-Prizip und eine Testantwortauswertung bekannt.
Aus [4] ist eine Testanordnung und ein Testverfahren bekannt, wobei die Testanordnung eine Kopplung aufweist, welche zu testen ist und welche eine oder mehrere analoge Komponenten aufweist.
In Fig. 5 ist schematisch ein Testsystem 500 mit einem zu testenden Halbleiterchip 501 im Standard-Scantest dargestellt. Das Testsystem 500 weist einen Vektorspeicher 502, Ausgangsanschlüsse 503 und Eingangsanschlüsse 504 auf. Auf dem Halbleiterchip 501 sind schematisch vier Scanketten 505 dargestellt, von denen jede einen Eingangsanschluss 506 und einen Ausgangsanschluss 507 aufweist. Jeder Ausgangsanschluss 503 des Testsystems 500 ist beim Standard-Scantest mit einem Eingangsanschluss 506 der Scanketten 505 des Halbleiterchips 501 gekoppelt und jeder Ausgangsanschluss 507 der Scanketten 505 des Halbleiterchips 501 ist beim Standard-Scantest mit einem Eingangsanschluss 504 des Testsystems 500 gekoppelt.
Wenn mittels der Ausgangsanschlüsse 503 des Testsystems 500 den Eingangsanschlüssen 506 der Scanketten 505 des Halbleiterchips 501 während der ersten Shiftphase des Scantests Testsignale zugeführt werden, erzeugt der Halbleiterchip 501 während der nachfolgenden Normalphase Teil-Ist-Wert-Signale, welche gemeinsam das Ist-Wert-Signal bilden. Die Teil-Ist-Wert-Signale werden dann in der zweiten Shiftphase mittels der Ausgangsanschlusse 507 der Scanketten 505 des Halbleiterchips 501 in den Eingangsanschlüssen 504 des Testsystems 500 mit dem vorher abgespeicherten ermittelte Soll-Wert-Signal (Expected Responses) aus dem Vektorspeicher 502 in dem Testsystem 500 verglichen. Im Vektorspeicher 502 wurden sowohl die Signale der Testsignalfolge als auch das Soll-Wert-Signal des Halbleiterchips 501 gespeichert. Weiter werden in dem Testsystem 500 Informationen über den Unterschied Soll-Wert- Signal zu Ist-Wert-Signal zur Analyse abgelegt. Die Analyse wird mittels des Testsystems 500 durchgeführt.
Als ein Problem des Scantestes gemäß dem Stand der Technik ergibt sich, dass das Testsystem im Fehlerfall, d.h. wenn der Vergleich mit den Expected Responses aus dem Vectorspeicher 502 ergibt, dass ein Ist-Wert-Signal nicht mit dem entsprechenden Soll-Wert-Signal übereinstimmt, nur langsam reagieren kann. Dies wird durch Signallaufzeiten zwischen dem Halbleiterchip 501 und dem Testsystem 500, dem so genannten Roundtrip Delay verursacht .
Ferner muss eine Testsystem-Pipeline des Vektorspeichers erst vollständig abgearbeitet werden, bevor das Testsystem 500 feststellen kann, ob ein Fehler aufgetreten ist und darauf reagieren kann.
Eine möglichst schnelle Reaktion ist aber nötig, damit noch alle Daten, welche für eine Fehleranalyse erforderlich sind, zur Verfügung stehen, sobald ermittelt wird, dass ein Fehler aufgetreten ist. Anders ausgedrückt muss vermieden werden, dass die speichernden Komponenten des Halbleiterchips 501 in einen anderen Zustand übergehen verglichen mit dem Zustand, der einen Fehler in der jeweiligen elektronischen Komponente repräsentiert. Dies kann mittels des oben beschriebenen Testsystems 500 gemäß dem Stand der Technik nicht gewährleistet werden, da in dem Zeitintervall zwischen dem Erzeugen des einen Fehler repräsentierenden Teil-Ist-Signals bis zu dem
Feststellen eines Fehlers und Reagieren durch das Testsystem 500 die speichernden Komponenten ihre Zustände schon verändert haben. Der Erfindung liegt das Problem zugrunde, ein elektronisches Element mit einem zu testenden elektronischen Schaltkreis und ein Testsystem zum Testen des elektronischen Elements zu schaffen, mittels welchem ein Test zeit- und kostensparender durchzuführen ist.
Das Problem wird mittels eines elektronischen Elements und eines Testsystems mit Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
Ein elektronisches Element weist einen zu testenden elektronischen Schaltkreis, welcher Eingangsanschlüsse zum Zuführen einer Testsignalfolge, welche zum Testen des elektronischen Schaltkreises verwendet wird, und Ausgangsanschlüsse auf, wobei an den Ausgangsanschlüssen in Reaktion auf die Testsignalfolge Ist-Wert-Signale des zu testenden elektronischen Schaltkreises bereitgestellt werden. Ferner weist- das elektronische Element mindestens eine Vergleicherschaltung auf. Die mindestens eine
Vergleicherschaltung weist erste Eingangsanschlüsse auf, wobei jeder der Ausgangsanschlüsse des zu testenden elektronischen Schaltkreises mit einem der ersten Eingangsanschlüsse gekoppelt ist. Ferner weist die Vergleicherschaltung zweite
Eingangsanschlüsse zum Zuführen von Soll-Wert-Signalen und mindestens einen Ausgangsanschluss auf. Die
Vergleicherschaltung ist derart eingerichtet, dass sie die Ist- Wert-Signale mit den Soll-Wert-Signalen vergleicht. Die Ergebnisse des Vergleiches sind an dem mindestens einen
Ausgangsanschluss der Vergleicherschaltung bereitstellbar.
Eine TestSystem-Anordnung gemäß der Erfindung weist einen Vektorspeicher und ein elektronisches Element mit den oben beschriebenen Merkmalen auf. Ferner weist das Testsystem erste Ausgangsanschlüsse, welche mit den Eingangsanschlüssen des zu testenden elektronischen Schaltkreises gekoppelt sind und zweite Ausgangsanschlüsse auf, welche mit den zweiten Eingangsanschlüssen der Vergleicherschaltung gekoppelt sind. Zusätzlich weist das Testsystem mindestens einen
Eingangsanschluss auf, wobei für jeden der Ausgangsanschlüsse der Vergleicherschaltung ein Eingangsanschluss des Testsystems vorgesehen ist, welcher mit dem entsprechenden Ausgangsanschluss der Vergleicherschaltung gekoppelt ist.
Mittels des erfindungsgemäßen elektronischen Elements lässt sich ein Test eines elektronischen Schaltkreises besonders schnell und kostengünstig durchführen. Da der Vergleich zwischen Ist-Wert-Signalen und Soll-Wert-Signalen direkt auf dem elektronischen Element durchgeführt wird, entfallen ferner Signallaufzeiten zwischen dem elektronischen Schaltkreis und dem Testsystem, die sogenannten „Round Trip Delays" und darüber hinaus die Zeiten zum Abarbeiten der Testsystem-Pipeline. Hierdurch wird die für einen Test benötigte Zeitdauer verkürzt und damit ist es ermöglicht, den elektronischen Schaltkreis in dem Fehlerzustand „einzufrieren" . Ferner ist erfindungsgemäß vorzugsweise nur noch ein Ausgangsanschluss für das elektronische Element nötig, da der Vergleich in der Vergleicherschaltung auf dem elektronischen Element stattfindet. Dadurch stehen praktisch alle Anschlüsse des elektronischen Schaltkreises als Eingangsanschlüsse zur Verfügung, was die Möglichkeiten einer Parallelisierung der Tests des elektronischen Schaltkreises erhöht.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen. Die weiteren Ausgestaltungen der Erfindung betreffen sowohl das elektronische Element als auch die Testsystem-Anordnung zum Testen des elektronischen Elements .
Vorzugsweise ist der elektronische Schaltkreis ein Halbleiterchip.
Ferner ist der elektronische Schaltkreis vorzugsweise derart eingerichtet, dass als Testsignalfolge eine beliebige Variation einer Scantest-Signalfolge verwendet werden kann.
Vorzugsweise ist der elektronische Schaltkreis derart eingerichtet ist, dass ein Funktionaltest durchgeführt werden kann, d.h. ein beliebiger funktionaler Test für die funktioneile Überprüfung der Schaltung.
Der elektronische Schaltkreis kann derart eingerichtet sein, dass ein Analogtest mit digitalem Ausgang durchgeführt werden kann, d.h. ein Test einer Analogstufe, welcher digitale Ist- Wert- Signale liefert.
Das Verwenden eines Scantests ist für einen Test für eventuell vorhandene Fehler eines Halbleiterchips besonders vorteilhaft, da bei einem Halbleiterchip viele einzelne elektronische Komponenten getestet werden müssen, welche nicht alle einzeln von außen mit TestSignalen angesteuert werden können.
Die Vergleicherschaltung kann derart eingerichtet sein, dass sie Signale einer zweiwertigen (binären) Logik verarbeiten kann.
In einer bevorzugten Weiterbildung weist die getaktete Testsignalfolge ein derartig vorgegebenes Signalmuster auf, dass jedes Teil-Ist-Wert-Signal einen definierten Zustand einer speichernden Komponente und somit jedes Ist-Wert-Signal einen definierten Zustand einer getesteten elektronischen Schaltung charakterisiert .
Das Verwenden eines derartigen Signalmusters weist den Vorteil auf, dass eine zweiwertige Logik verwendet werden kann, ohne dass beim Vergleich ein Ist-Wert-Signal eines Undefinierten Zustands einer oder mehrerer speichernden Komponenten des elektronischen Schaltkreises erzeugt wird. Insbesondere beim Verwenden einer Kompression von Signalen würde es sonst dazu kommen, dass beim Auftreten eines Undefinierten Zustandes bei einer einzelnen speichernden Komponente alle Information an den anderen speichernden Komponenten, die zur Abprüfung von Fehlern und damit zur Erhöhung der Testabdeckung beitragen, ignoriert werden müssen. Besonders bevorzugt weist das elektronische Element ferner ein Steuerelement auf, welches derart eingerichtet ist, dass es abhängig vom Ergebnis des Vergleichs ein Zustand des zu testenden elektronischen Schaltkreises unverändert halten kann.
Gemäß einer Ausgestaltung der Erfindung wird das unverändert Halten des Zustandes einer oder mehrerer speichernden Komponenten oder der gesamten getesteten elektronischen Schaltung mittels eines ebenfalls vorzugsweise auf dem Halbleiterchip integrierten und mit dem Steuerelement gekoppelten Taktgebers realisiert, wobei vorzugsweise der Taktgeber mittels eines von dem Steuerelement erzeugten und dem Taktgeber zugeführten Stoppsignals, mittels welchem der Taktgeber gestoppt wird und somit keine Taktsignale mehr erzeugt, zumindest nicht für die speichernden Komponenten, die gerade mittels des Testsystems getestet werden. Anders ausgedrückt bedeutet dies, dass der Taktgeber, welcher den Takt zur Verfügung stellt, mittels des Steuerelements angehalten und dadurch der Zustand der einzelnen jeweiligen speichernden Komponenten (möglicherweise alle getesteten speichernden Komponenten des getesteten elektronischen Schaltkreises) „eingefroren" wird.
Gemäß einem zusätzlichen Aspekt der Erfindung weist ein elektronisches Element einen zu testenden elektronischen Schaltkreis, welcher Eingangsanschlüsse zum Zuführen einer Testsignalfolge, welche zum Testen des elektronischen Schaltkreises verwendet wird, und Ausgangsanschlüsse auf, wobei an den Ausgangsanschlüssen in Reaktion auf die Testsignalfolge Ist-Wert-Signale des zu testenden elektronischen Schaltkreises bereitgestellt werden. Ferner weist das elektronische Element mindestens eine Vergleicherschaltung auf. Die mindestens eine Vergleicherschaltung weist erste Eingangsanschlüsse auf, wobei jeder der Ausgangsanschlüsse des zu testenden elektronischen Schaltkreises mit einem der ersten Eingangsanschlüsse gekoppelt ist. Ferner weist die Vergleicherschaltung zweite Eingangsanschlüsse zum Zuführen von Soll-Wert-Signalen und mindestens einen Ausgangsanschluss auf. Die
Vergleicherschaltung ist derart eingerichtet, dass sie die Ist- Wert-Signale mit den Soll-Wert-Signalen vergleicht. Ferner ist das elektronische Element derart eingerichtet, dass es Signale einer 3-wertigen Logik verarbeitet. Die Ergebnisse des
Vergleiches sind an dem mindestens einen Ausgangsanschluss der Vergleicherschaltung bereitstellbar .
Eine Testsystem-Anordnung gemäß der Erfindung weist einen Vektorspeicher und ein elektronisches Element mit den oben beschriebenen Merkmalen auf. Ferner weist das Testsystem erste Ausgangsanschlüsse, welche mit den Eingangsanschlύssen des zu testenden elektronischen Schaltkreises gekoppelt sind und zweite Ausgangsanschlüsse auf, welche mit den zweiten Eingangsanschlüssen der Vergleicherschaltung gekoppelt sind. Zusätzlich weist das Testsystem mindestens einen Eingangsanschluss auf, wobei für jeden der Ausgangsanschlüsse der Vergleicherschaltung ein Eingangsanschluss des Tes'tsystems vorgesehen ist, welcher mit dem entsprechenden Ausgangsanschluss der Vergleicherschaltung gekoppelt ist.
Mittels des zusätzlichen Aspekts der Erfindung ist es möglich, beim Test auftretende Undefinierte Ist-Wert-Signale durch die Interpretation eines Signals einer 3-wertigen Logik zu maskieren, ohne dass die Testabdeckung gesenkt wird oder zusatzlichen Anschlusspins an dem elektronischen Element bereitgestellt werden müssen. Hierdurch wird die Anzahl der parallel testbaren elektronischen Elemente gegenüber dem Verwenden einer zweiwertigen Logik erhöht. Ferner wird gemäß dem zusätzlichen Aspekt der Erfindung auch die auf dem
Testsystem abzuspeichernden Steuerungsinformationen nicht erhöht, d.h. auf dem Testsystem wird der benötigte Speicherbedarf nicht erhöht.
Beim Verwenden einer zweiwertigen Logik gibt es primär zwei Möglichleiten zum Maskieren von Undefinierten Ist-Wert- Signalen. Die erste Möglichkeit ist es, alle Ist-Wert-Signale, welche an den ersten Eingangsanschlüssen der Vergleicherschaltung anliegen, gleichzeitig mittels eines gemeinsamen Maskierungssignals zu maskieren, wenn an einem ersten
Eingangsanschluss der Vergleicherschaltung ein Undefinierter Zustand anliegt. Dies führt zu einer Reduktion der Testabdeckung, da auch die Ist-Wert-Signale, welche einen definierten Zustand aufweisen, ausgeblendet werden. Bei verwenden dieser ersten Möglichkeit wird nur ein zusätzlicher Anschlusspin an dem elektronischen Element benötigt.
Die zweite Möglichkeit ist es nur die Ist-Wert-Signale, welche einen Undefinierten Zustand aufweisen, an der Vergleicherschaltung zu maskieren. Dies führt zu einer Erhöhung der Testabdeckung, erfordert jedoch für jeden ersten Eingangsanschluss, d.h. jede Scankette, einen zugehörigen zusätzlichen Anschlusspin an dem elektronischen Element, über welchen ein individuelles Maskierungssignal für jede einzelne Scankette bereitgestellt werden kann. Ferner wird hierbei auch die doppelte Anzahl von Steuerungsinformationen im Speicher benötigt .
Die weiteren Ausgestaltungen der Erfindung betreffen sowohl das elektronische Element als auch die Testsystem-Anordnung zum Testen des elektronischen Elements .
Einer der Logik-Pegel der 3-wertigen Logik kann als Maskier- Logik-Pegel ausgebildet sein, mittels welchem auftretende Undefinierte Zustände der Ist-Wert-Signale in der Vergleicherschaltung maskiert werden.
Vorzugsweise sind die zweiten Eingangsanschlüsse während des Tests als Eingangspads ausgebildet, wobei die Eingangspads jeweils einen funktionellen Block aufweisen, welcher derart eingerichtet ist, dass er das Signal des Maskier-Logik-Pegels verarbeitet . Hierdurch ist es möglich die Anzahl der benötigten zweiten Eingangsanschlüsse an dem elektronischen Element minimal zu halten. Die funktionellen Blöcke der einzelnen Eingangspads übernehmen die Interpretation des Maskier-Logik-Pegels, d.h. des dritten Logik-Pegels. Es ist nur jeweils ein zweiter Eingangsanschluss des elektronischen Elements je Scankette notwendig.
Besonders bevorzugt weist die Vergleicherschaltung dritte
Eingangsanschlüsse auf, welche jeweils mit den funktioneilen Blöcken gekoppelt sind.
In einer Weiterbildung ist das elektronische Element derart eingerichtet, dass mittels diesem aus einem Signal der 3- wertigen Logik zwei Signale der zweiwertigen Logik erzeugbar sind.
Das Testsystem der Testsystem-Anordnung ist vorzugsweise derart eingerichtet, dass es Signale einer 3-wertigen Logik erzeugt, welche an den zweiten Ausgangsanschlüssen abgreifbar sind.
Das Testsystem der Testsystem-Anordnung kann eine resistive Last aufweisen, welche zum Ausbilden eines der Logik-Pegel verwendbar ist.
Mittels der Erfindung lässt sich ein Scantest an elektronischen Schaltkreisen einfacher, schneller und kostengünstiger durchführen. Der elektronische Schaltkreis weist eine Vergleicherschaltung auf, so dass ein Vergleich zwischen Teil- Ist-Wert-Signalen von speichernden Komponenten und Teil-Soll- Wert-Signalen direkt mittels dieser Vergleicherschaltung auf dem Halbleiterchip durchgeführt werden kann. Hierdurch reduziert sich die Menge der von dem Halbleiterchip zu dem Testsystem zu übertragenden Daten. Weiterhin stehen die Ergebnisse des Vergleichs auch direkt auf dem Halbleiterchip zur Verfügung, d.h. die Ist-Wert-Signale müssen nicht erst durch eine Pipeline eines Vektorspeichers des Testsystems geschoben werden. Dies hat den Vorteil, dass bei der Shiftphase, welche dem Auslesen dient, des Scantests diese Shiftphase angehalten werden und der Zustand des Systems, d.h. der speichernden Komponenten des elektronischen Schaltkreises eingefroren werden kann, wenn beim Vergleich ein Fehler einer oder mehrerer speichernden Komponenten erkannt wird. Mittels einer Ruckkopplung des Ausgangs der Vergleicherschaltung zu einem vorzugsweise auf dem Halbleiterchip ebenfalls integrierten Steuerelement ist es möglich, neben dem Einfrieren des Zustandes einer oder mehrerer speichernden Komponenten ferner eine zusatzliche Auslese von Ist-Wert-Signalen vorzunehmen, welche noch nicht mittels der Vergleicherschaltung verglichen und/oder komprimiert wurden. Hierdurch stehen noch alle Daten zur Verfugung, welche für eine Diagnose des Fehlers benotigt werden. Die Fehlerdiagnose wird also vereinfacht bzw. überhaupt erst sinnvoll möglich. In einem Scantest gemäß dem Stand der Technik kann der Vergleich erst so spat durchgef hrt werden, dass ein Einfrieren des Systems in dem Zustand, der den erkannten Fehler verursacht hat, nicht mehr möglich ist. Die zur Fehlerdiagnose benotigten Werte gehen verloren. Eine Fehlerdiagnose ist somit bei einem Scantest gemäß dem Stand der Technik erschwert.
Der Test kann ein beliebiger funktionaler Test für eine funktionale Überprüfung der Schaltung, ein Test einer Analogschaltung der digitale Ist-Wert-Signale liefert (Mixed Signal Test) , oder eine beliebige Variation des Scantests sein.
Anschaulich stellt das erfindungsgemaße Verfahren also ein Verfahren zum verstärkten Parallelisieren eines Tests dar. Mittels des erfmdungsgemaßen Verfahrens lassen sich Eingangsdaten besser und/oder mehrfach nutzen, wodurch die Parallelisierung des Tests verbessert werden kann. Verfahren zum Parallelisieren von Tests sind auch gemäß dem Stand der Technik bekannt, diese unterscheiden sich jedoch von dem erfmdungsgemaßen Verfahren. D.h. eine eins zu eins Zuordnung von Testsystemanschlüssen zu Ein/Ausgängen von Blöcken der zu testenden elektronischen Schaltung ist wie beim Standard- Scantest nicht unbedingt gegeben.
Anschaulich besteht der zusätzlichen Aspekt der Erfindung darin, dass eine 3-wertige Logik zur Datenübermittlung, d.h. der Übermittlung von Soll-Wert-Signalen, zwischen einem Testsystem und einem zu testenden elektronischen Schaltkreis verwendet wird. Das Testsystem kann Signale für die 3-wertige Logik, welche anschaulich einer 3-wertigen Information entspricht, ohne Mehraufwand von Testkanälen, d.h. Eingangsanschlüssen des elektronischen Elements oder Ausgangsanschlüssen des Testsystems, erzeugen und das elektronische Element damit betreiben. Bereits vorhandene Eingangspads werden nur um einen Funktionsblock zur
Interpretation des dritten Logik-Pegels erweitert. Dieser dritte Logik-Pegel ist dann zum Maskieren von Undefinierten Zuständen der Ist-Wert-Signale an der Vergleicherschaltung verwendbar. Der Funktionsblock des Eingangspads ist hierbei derart eingerichtet, dass er aus einem Signal einer 3-wertigen Logik zwei Signale einer zweiwertigen Logik erzeugen kann, wobei ein Signal der zweiwertigen Logik als Maskierungssignal verwendet werden kann. Durch diese Ausgestaltung ist es möglich, dass das elektronische Element in einem „Normalmode" betrieben werden kann. In diesem „Normalmode" reagiert es in üblicher Weise auf Signale einer zweiwertigen Logik. Gleichzeitig kann das elektronische Element jedoch auch mittels Verwendens von Signalen einer 3-wertigen Logik in einem „Testmode" betrieben werden. Anschaulich kann also zwischen einem „Normalmodus" und einem „Testmodus" umgeschaltet werden.
Somit kann ein elektronisches Element oder eine Testsystem- Anordnung gemäß dem zusätzlichen Aspekt der Erfindung Ist-Wert- Signale, welche einem Undefinierten Zustand entsprechen, maskieren, ohne dass die Anzahl der benötigten Testsystemkanäle vergrößert wird. Auch die im Testsystem abzuspeichernde Steuerungsinformation wird hierbei nicht vergrößert, wie es bei einem Maskieren mittels eigens vom Testsystem an das elektronische Element zu übertragende Maskierungssignalen der Fall wäre. Die Testabdeckung, d.h. die Anzahl der verwertbaren Testinformationen, ist bei gleicher Anzahl von Testsystemkanäle gegenüber dem ersten Aspekt der Erfindung vergrößert, da ohne zusätzlich benötigte TestSystemkanäle jeweils individuell die Ist-Wert-Signale, welche einem Undefinierten Zustand entsprechen, ausgeblendet werden können. Es können also ohne Erhöhung der benötigten Testerkanäle und ohne Erhöhung des Speicherbedarfs die Ist-Wert-Signale, welche einem Undefinierten Zustand entsprechen, bitweise an der Vergleicherschaltung des elektronischen Elements ausgeblendet werden. Hierdurch ist eine Voraussetzung zum Einsatz von kostengünstiger Testhardware, wie zum Beispiel des ATE- Testsystems, gegeben. Es lassen sich kostengünstige Testsysteme mit Testerkanälen ohne Komparator, d.h. ohne Komparator im Testsystem, einsetzen.
Ferner können das elektronische Element und die Testsystem- Anordnung gemäß dem zusätzlichen Aspekt der Erfindung auch besser für funktioneile Test, d.h. ein Test, bei welchem als Testsignalfolge keine speziellen Scantest-Signalfolge verwendet wird, eingesetzt werden. Die bessere Einsetzbarkeit kommt daher, dass bei solchen funktioneilen Tests wesentlich mehr Ist-Wert-Signale mit Undefinierten Zustand auftreten, als bei speziellen Scantest-Signalfolgen. Dies führt dazu, dass die Testabdeckung bei dem elektronischen Element und der Testsystem-Anordnung gemäß dem ersten Aspekt der Erfindung bei funktionellen Tests verringert ist.
Die zu vergleichenden Daten, z.B. die Ist-Wert-Signale, sind in vielen Fällen Ergebnisse aus einem Scantest. Das erfindungsgemäße Verfahren ist jedoch auch zum Vergleichen von Daten, z.B. die Ist-Wert-Signale, von funktionellen Testmustern ohne Einsatz von Scanketten anwendbar. Ebenso ist das
Vergleichen von digitalen Datenströmen, wie sie bei Analogtests benutzt werden, möglich. Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
Figur 1 eine schematische Darstellung eines erfindungsgemäßen Testsystems mit einem elektronischen Element gemäß einem Ausführungsbeispiel der Erfindung;
Figur 2 eine schematische Darstellung einer nicht X-toleranten Vergleicherschaltung gemäß einem Ausführungsbeispiel der Erfindung, welche auf dem elektrischen Element angeordnet sein kann;
Figur 3 eine schematische Darstellung einer anderen, nicht X- toleranten Vergleicherschaltung gemäß einem Ausführungsbeispiel der Erfindung, welche auf dem elektrischen Element angeordnet sein kann;
Figur 4 eine schematische Darstellung eines X-toleranten Kompressors gemäß einem Ausführungsbeispiel der Erfindung, welcher auf dem elektronischen Element angeordnet werden kann;
Figur 5 eine schematische Darstellung eines Testsystems und eines elektronischen Elements gemäß dem Stand der Technik. Figur 6 eine zweite schematische Darstellung des in Fig. 1 gezeigten erfindungsgemäßen Testsystems mit einem elektronischen Element gemäß einem Ausführungsbeispiel der Erfindung; Figur 7 eine schematische Darstellung einer erfindungsgemäßen Testsystem-Anordnung, bei welcher ein zusätzlicher Anschlusspin zum Bereitstellen eines Signals zum Maskieren von Ist-Wert-Signalen mit Undefinierten Zustand ausgebildet ist;
Figur 8 eine schematische Darstellung einer erfindungsgemäßen Testsystem-Anordnung, bei welcher je zweiten Eingangsanschluss ein zusätzlicher Anschlusspin zum Bereitstellen eines Signals zum Maskieren von Ist-Wert- Signalen mit Undefinierten Zustand ausgebildet ist;
Figur 9 eine schematische Darstellung einer Testsystem- Anordnung gemäß einem zusätzlichen Aspekt der Erfindung;
Figur 10 eine schematische Darstellung eines Testsystems mit einer resistiven Last, welche zum Ausbilden eines dritten Logik-Pegels verwendbar ist; und
Figur 11 eine schematische Darstellung einer Testsystem- Anordnung gemäß dem zusätzlichen Aspekt der Erfindung.
In der folgenden detaillierten Beschreibung der Figuren beziehen sich gleiche oder ähnliche Bezugszeichen auf gleiche oder ähnliche Merkmale.
Fig.l zeigt eine schematische Darstellung eines erfindungsgemäßen Testsystems 100 und eines mit diesem gekoppelten zu testenden elektronischen Elements 101.
Das Testsystem 100 weist einen Vektorspeicher 102 auf, welcher zum Speichern von Testsignalen (Stimuli) und Soll-Wert-Signalen (Expected Responses) verwendet wird. Ferner weist das Testsystem 100 für jedes zu testendes elektronisches Element eine Mehrzahl von ersten Ausgangsanschlüssen 103, 104, 105 und 106 auf. In der Fig.l sind der Übersichtlichkeit wegen nur vier erste Ausgangsanschlüsse 103, 104, 105 und 106 dargestellt. Zusätzlich weist das Testsystem 100 eine Mehrzahl von zweiten Ausgangsanschlüssen 107, 108, 109 und 110 auf. Die Anzahl der ersten Ausgangsanschlüsse und die Anzahl der zweiten Ausgangsanschlüsse des Testsystems ist beim Standard-Scantest gleich, muss jedoch bei anderen Scantest-Varianten nicht gleich sein. Z.B. bei Test-Variaten, bei denen ausgehend von auf dem elektrischen Schaltkreis befindlichen Eingangsdaten eine
Generierung, Umverteilung bzw. Dekompression vorgenommen wird. Ferner weist das Testsystem mindestens einen Eingangsanschluss 125 auf. Allgemein kann eine beliebige Anzahl erster Ausgangsanschlüsse und zweiter Ausgangsanschlüsse vorgesehen sein.
Das zu testenden elektronische Element 101 hier im Beispiel beim Standard-Scantest, gemäß dem Ausführungsbeispiel ein Halbleiterchip, weist eine Vielzahl von elektronischen Komponenten auf, von denen ein Teil speichernden Komponenten (Flip-Flops) sind, ein anderer Teil Logikgatter bzw. digitale Logik, wie beispielsweise UND-Gatter, ODER-Gatter, EXKLUSIV- ODER-Gatter, NICHT-Gatter, etc. Eine Mehrzahl von speichernden Komponenten sind zum Durchführen eines Scantest zu Scanketten 111, 112, 113 und 114 gekoppelt. Zur besseren Übersichtlichkeit sind nur vier Scanketten 111, 112, 113 und 114 dargestellt. Die vier Scanketten 111, 112, 113 und 114 weisen beim Standard- Scantest jeweils einen Eingangsanschluss 126, 127, 128, 129 auf, wobei jeder der Eingangsanschlüsse 126, 127, 128, 129 jeweils mit einem der ersten Ausgangsanschlüsse 103, 104, 105 bzw. 106 des Testsystems 100 gekoppelt ist.
Ferner weist der Halbleiterchip 101 eine Vergleicherschaltung 115 auf. Die Vergleicherschaltung 115 weist erste Eingangsanschlüsse 116, 117, 118 und 119 und zweite
Eingangsanschlüsse 120, 121, 122 und 123 auf. Jeweils ein erster Eingangsanschluss ist mit jeweils einem Ausgangsanschluss der Scanketten 111, 112, 113 und 114 gekoppelt, während jeweils ein zweiter Eingangsanschluss 120, 121, 122 und 123 der Vergleicherschaltung 115 mit jeweils einem zweiten Ausgangsanschluss 107, 108, 109 und 110 des Testsystems 100 gekoppelt ist. Zusätzlich weist die Vergleicherschaltung 115 einen Ausgangsanschluss 124 auf, welcher mit dem Eingangsanschluss 125 des Testsystems 100 gekoppelt ist.
Mittels der ersten Ausgangsanschlüsse 103, 104, 105 und 106 kann wahrend eines Scantests den Eingangsanschlüssen 126, 127, 128, 129 der Scanketten 111, 112, 113 und 114 ein Signal zur Verfügung gestellt werden. Die Scanketten 111, 112, 113 und 114 werden also von außen angesteuert. Während einer ersten Phase des Scantests, der „Shiftphase", wird mittels des Testsystems 100 eine im Vektorspeicher 102 des Testsystems 100 gespeicherte Scantest-Signalfolge zur Verfügung gestellt, d.h. den Eingangsanschlüssen 126, 127, 128, 129 der Scanketten 111, 112, 113 und 114 zugeführt. Dies geschieht getaktet, d.h. jeweils ein Scantest-Signal liegt an jeweils einem ersten Ausgangsanschluss 103, 104, 105 bzw. 106 und damit an den mit den ersten Ausgangsanschlüssen 103, 104, 105 bzw. 106 gekoppelten Einganganschlüssen 126, 127, 128, 129 des Halbleiterchips 101 an. Mit dem nächsten Takt wird dieses Signal eine Komponente der Scankette 111, 112, 113 und 114 weitergeschoben und liegt somit an den zweiten speichernden Komponenten der Scanketten 111, 112, 113 und 114 an, während an den ersten Komponenten der Scankette 111, 112, 113 und 114 ein neues Scantest-Signal angelegt ist. Insgesamt ist die Anzahl der Takte der Shiftphase genau so groß wie die Anzahl der in der Scankette 111, 112, 113 und 114 enthaltenen speichernden Komponenten. Wenn die Scanketten 111, 112, 113 und 114 z.B. 500 Elemente aufweisen, dann weist die Shiftphase 500 Takte auf. Nach dem Ende der Shiftphase liegt somit an jeder speichernden Komponente der Scankette 111, 112, 113 und 114 ein Scantest- Signal an.
In einer zweiten Phase des Scantest wird der zu testende Chip genau einen Takt im so genannten „Normalmodus" betrieben, d.h. der Chip 101 wird gemäß seiner normalen Funktion betrieben. Hierbei wird mittels des an den jeweiligen speichernden Komponenten der Scankette 111, 112, 113 und 114 bereitgestellten Scantest-Signals ein jeweiliges Teil-Ist-Wert- Signal an einem jeweiligen Funktionseingang einer speichernden Komponente der Scankette 111, 112, 113 und 114 erzeugt. Alle Teil-Ist-Wert-Signale einer Scankette 111, 112, 113 und 114 zusammen bilden ein Ist-Wert-Signal einer Scankette 111, 112,
113 und 114.
Während einer dritten Phase des Scantests werden die Teil-Ist- Wert-Signale der elektronischen Komponenten getaktet durch die jeweilige Scankette 111, 112, 113 und 114 geschoben und stehen an dem Ausgangsanschluss der jeweiligen Scankette 111, 112, 113 und 114 bzw. an den mit diesen gekoppelten ersten Eingangsanschlüssen 116, 117, 118, 119 der Vergleicherschaltung 115 bereit. D.h. am jeweiligen Ausgangsanschluss der Scankette 111, 112, 113 und 114 werden die Teil-Ist-Wert-Signale und damit das jeweilige Ist-Wert-Signal ausgelesen, welche während der zweiten Phase des Scantests erzeugt wurden.
Die Ist-Wert-Signale der einzelnen Scanketten 111, 112, 113 und
114 stehen, da die Ausgangsanschlüsse der Scanketten 111, 112, 113 und 114 mit den ersten Eingangsanschlüssen 116, 117, 118, 119 der Vergleicherschaltung 115 gekoppelt sind, in der Vergleicherschaltung 115 zur Verfügung. Gleichzeitig werden, getaktet mit dem gleichen Takt, den zweiten Eingangsanschlüssen 120, 121, 122, 123 der Vergleicherschaltung 115 von dem Testsystem Soll-Wert-Signale zugeführt, welche an den zweiten Ausgängen 107, 108, 109, 110 des Testsystems 100 aus dem Vektorspeicher 102 ausgelesen und der Vergleicherschaltung 115 zur Verfügung gestellt werden.
Der Vergleicherschaltung 115 stehen somit gleichzeitig die Ist- Wert-Signale, der Scanketten 111, 112, 113 und 114 und Soll- Wert-Signale, welche im Vektorspeicher 102 gespeichert sind, zur Verfügung. Die Vergleicherschaltung 115 vergleicht die Ist- Wert-Signale mit den Soll-Wert-Signalen und stellt an ihrem Ausgangsanschluss 124 das Ergebnis des jeweiligen Vergleichs bereit .
Das erfindungsgemäße Verfahren weist den Vorteil auf, dass die Vergleicherschaltung wesentlich weniger Ausgangsdaten erzeugt als bei einem Scantest, hier im Beispiel dem Standard-Scantest, gemäß dem Stand der Technik erzeugt würden. Auch ist das erfindungsgemäße Verfahren und die erfindungsgemäße Testsystem- Anordnung besser als das Verfahren und die Testsystem-Anordnung gemäß dem Stand der Technik für eine verstärkte
Parallelisierung des Tests geeignet, da es für das elektronische Element 101, d.h. für den Halbleiterchip praktisch nur Eingangsdaten gibt und Eingangsdaten mittels bekannter Verfahren besser für eine parallelisierte Verarbeitung eignen als Ausgangsdaten.
In Fig.2 ist schematisch eine erste Vergleicherschaltung 200 in dem erfindungsgemäßen elektronischen Element 101 gemäß einem ersten Ausführungsbeispiel der Erfindung dargestellt. Das dargestellte Ausführungsbeispiel ist nur beispielhaft, wobei jede bekannte Komparatorschaltung verwendet werden kann.
Im Falle von vier Scanketten 111, 112, 113 und 114 weist die Vergleicherschaltung die vier ersten Eingangsanschlüsse 116, 117, 118 und 119 bzw. die vier zweiten Eingangsanschlüsse 120, 121, 122 und 123 auf, welche mit den Ausgangsanschlüssen der Scanketten 111, 112, 113 und 114 bzw. den zweiten Ausgangsanschlüssen 107, 108, 109 und 110 des Testsystems 100 gekoppelt sind.
Eine erste Stufe der Vergleicherschaltung 105 weist vier EXOR- Schaltungen 226, 227, 228 und 229 (EXKLÜSIV-ODER-Gatter) auf. Die EXOR-Schaltungen 226, 227, 228 und 229 weisen jeweils zwei Eingangsanschlüsse auf, von denen jeweils ein Eingangsanschluss mit einem ersten Eingangsanschluss 116, 117, 118 und 119 der Vergleicherschaltung 200 gekoppelt ist, während jeweils der zweite Eingangsanschluss der EXOR-Schaltungen 226, 227, 228 und 229 mit jeweils einem zweiten Eingangsanschluss 120, 121, 122 und 123 der Vergleicherschaltung 200 gekoppelt ist. Ferner weist jede EXOR-Schaltung einen Ausgangsanschluss auf.
Die Vergleicherschaltung 200 weist als zweite Stufe zwei OR- Schaltungen 230 und 231 (ODER-Gatter) auf, wobei jede OR- Schaltung zwei Eingangsanschlüsse und einen Ausgangsanschluss aufweist. Die Eingangsanschlüsse der OR-Schaltungen der zweiten Stufe sind mit den Ausgängen der EXOR-Schaltungen 226, 227, 228 und 229 der ersten Stufe gekoppelt.
Als dritte Stufe weist die Vergleicherschaltung 200 eine OR- Schaltung 232 (ODER-Gatter) mit zwei Eingangsanschlüssen und einem Ausgangsanschluss auf. Dieser Ausgangsanschluss ist der Ausgangsanschluss 124 der Vergleicherschaltung 200.
Dieser dreistufige Aufbau ist exemplarisch für den Fall von vier Scanketten 111, 112, 113 und 114 dargestellt. Im Falle von mehr als vier Scanketten muss die Anzahl der Stufen der Vergleicherschaltung entsprechend erhöht werden, wenn erreicht werden soll, dass nur ein Ausgangsanschluss der Vergleicherschaltung benötigt wird.
Wenn in der zweiten Shiftphase des Scantests, d.h. der Auslesephase der Ist-Wert-Signale, die Teil-Ist-Wert-Signale an den ersten Eingangsanschlüssen 116, 117, 118 und 119 anliegen und gleichzeitig an den zweiten Eingangsanschlüssen 120, 121, 122 und 123 die Teil-Soll-Wert-Signale, so vergleicht die Vergleicherschaltung jeweils ein Teil-Soll-Wert-Signal mit dem entsprechenden Teil-Ist-Wert-Signal . In dem Fall, dass alle Teil-Soll-Wert-Signale mit den entsprechenden Teil-Ist-Wert- Signalen übereinstimmen liegt am Ausgang 124 der Vergleicherschaltung 200 ein Wert logisch „0" an, d.h. alle Scanketten 111, 112, 113 und 114 liefern ein erwartetes Ergebnis und keine der speichernden Komponenten liefert einen Fehler. Im Gegenzug liegt am Ausgangsanschluss 124 der Vergleicherschaltung 200 ein Wert logisch „1" an, wenn auch nur in einer Scankette 111, 112, 113 und 114 das Teil-Ist-Wert- Signal nicht, mit dem entsprechenden Teil-Soll-Wert-Signal übereinstimmt .
Die in Fig.2 dargestellte Vergleicherschaltung ist nicht X- tolerant. D.h. wenn ein Teil-Ist-Wert-Signal einen Wert hat, welcher nicht definiert ist, d.h. ein X-Signal, dann ergibt sich am Ausgangsanschluss 124 der Vergleicherschaltung auch ein X-Zustand, d.h. in diesem Fall ist der Zustand ebenfalls nicht definiert.
Dies ist in einem Scantest nicht gewünscht, da bei einem X- Zustand nicht entschieden werden kann, ob ein Fehler vorliegt oder nicht und dadurch nicht zur Erhöhung der Testabdeckung beiträgt.
Eine Möglichkeit, eine solche nicht X-tolerante Vergleicherschaltung in einem Scantest zu verwenden ist beispielsweise darin zu sehen, eine derart vorgegebene Scantest-Signalfolge zu verwenden, dass sichergestellt ist, dass es an keiner der speichernden Komponenten des elektronischen Schaltkreises zu einem X-Zustand kommt. Somit kann es zu keinem X-Zustand bei den Teil-Ist-Wert-Signalen kommen und damit erzeugt auch die Vergleicherschaltung 200 keinen X-Zustand an ihrem Ausgang.
In Fig.3 ist schematisch die Vergleicherschaltung 200 aus Fig.2 dargestellt, wobei gemäß diesem Ausführungsbeispiel das Ausgangssignal, welches am Ausgangsanschluss 124 der Vergleicherschaltung 200 anliegt, jedoch nicht an den
Eingangsanschluss 125 des Testsystems 100 weitergeleitet wird.
Das elektronische Element, d.h. der Halbleiterchip, weist zusätzlich ein Steuerelement 333 auf. Ein Steuereingang des Steuerelements 333 ist mit dem Ausgangsanschluss 124 der
Vergleicherschaltung 200 gekoppelt. An das Steuerelement 333 wird somit das Ausgangssignal der Vergleicherschaltung 200 angelegt. Wenn das Ausgangssignal anzeigt, dass ein Fehler einer speichernden Komponente beim Scantest aufgetreten ist, hält das Steuerelement 333 die weitere Taktfolge des Auslesezykluses an. Der Zustand zumindest der getesteten speichernden Komponenten des elektronischen Schaltkreises wird eingefroren und kann detailliert ausgelesen werden, damit eine Diagnose durchgeführt werden kann. Es kann noch auf die einzelnen Teil-Ist-Wert-Signale aller Ketten 111, 112, 113 und 114 zugegriffen werden, da der Vergleich mittels der integrierten Vergleicherschaltung 200 gleichzeitig mit dem Auslesen der Daten aus den Scanketten 111, 112, 113 und 114 durchgeführt wird. Dies bedeutet, dass auch noch die einzelne jeweilige Scankette 111, 112, 113 und 114, in welcher ein Fehler aufgetreten ist, d.h. bei der ein Teil-Ist-Wert-Signal nicht mit dem betreffenden Teil-Soll-Wert-Signal übereinstimmt, bestimmt werden kann. Somit kann eine Diagnose daraufhin durchgeführt werden, ob zum Beispiel die diesen Fehler erzeugende speichernden Komponente gehäuft einen Fehler erzeugt .
Es findet also eine Rückkopplung zwischen dem Ausgang der Vergleicherschaltung 200 und dem Eingang der Vergleicherschaltung 200 statt auf die Weise, dass, wenn ein Signal am Ausgangsanschluss der Vergleicherschaltung 200 anliegt, das Zuführen der Ist-Wert-Signalfolge und die Soll- Wert-Signalfolge angehalten werden können. Ohne eine solche Rückkopplung wäre eine spezielle Fehlerdiagnose, welche der Scanketten 111, 112, 113 und 114 einen Fehler liefert, nicht mehr möglich. Diese Rückkopplung und die damit verbundene Einfrierung des Zustandes der speichernden Komponenten ist in der Praxis vor allem deshalb wichtig, weil ein tatsächlicher Halbleiterchip wesentlich mehr Scanketten als die hier exemplarisch dargestellten vier Scanketten 111, 112, 113 und 114 aufweist. Somit weist eine Vergleicherschaltung 200 in der Praxis auch wesentlich mehr Stufen als die hier dargestellten drei Stufen auf. Dies bedeutet, dass mittels der erfindungsgemäßen Vergleicherschaltung eine stärkere Parallelisierung des Tests durchgeführt werden kann. Es wird jedoch eine Aussage erschwert, in welcher Scankette 111, 112,
113 und 114 das Teil-Ist-Wert-Signal nicht mit dem Teil-Soll- Wert-Signal übereinstimmt, wenn ein Signal, welches einen Fehler signalisiert, am Ausgang anliegt. Hierdurch wird eine Diagnose einer möglichen Fehlerquelle stark erschwert.
In Fig.4 ist eine schematische Darstellung einer X-toleranten Vergleicherschaltung 400 gemäß einem zweiten Ausführungsbeispiel der Erfindung, in diesem Falle eines Kompressors, dargestellt. Auch die X-tolerante Vergleicherschaltung 400 ist wiederum beispielhaft für eine elektronische Schaltung mit vier Scanketten 111, 112, 113 und
114 gezeigt.
Im Falle von vier Scanketten 111, 112, 113 und 114 weist die Vergleicherschaltung die vier ersten Eingangsanschlüsse 116, 117, 118 und 119 bzw. die vier zweiten Eingangsanschlüsse 120, 121, 122 und 123 auf, welche mit den Ausgangsanschlüssen der Scanketten 111, 112, 113 und 114 bzw. den zweiten
Ausgangsanschlüssen 107, 108, 109 und 110 des Testsystems 100 gekoppelt sind.
Eine erste Stufe der Vergleicherschaltung 400 weist vier AND- Schaltungen 434, 435, 436 und 437 (UND-Gatter) auf. Die AND- Schaltungen 434, 435, 436 und 437 weisen jeweils zwei Eingangsanschlüsse auf, von denen jeweils ein Eingangsanschluss mit einem der ersten Eingangsanschlüsse der Vergleicherschaltung 400 gekoppelt ist. Der jeweils zweite Eingangsanschluss der AND-Schaltungen 434, 435, 436 und 437 ist mit jeweils einem der zweiten Eingangsanschlüsse der Vergleicherschaltung 400 gekoppelt. Ferner weist jede AND- Schaltung einen Ausgangsanschluss auf.
Die Vergleicherschaltung 400 weist als zweite Stufe zwei EXOR- Schaltungen 438 und 439 (EXKLUSIV-ODER-Gatter) auf, wobei jede EXOR-Schaltung 438 und 439 zwei Eingangsanschlüsse und einen Ausgangsanschluss aufweist. Die Eingangsanschlüsse der EXOR- Schaltungen 438 und 439 der zweiten Stufe sind mit den Ausgängen der AND-Schaltungen der ersten Stufe gekoppelt.
Als dritte Stufe weist die Vergleicherschaltung 400 eine EXOR- Schaltung 440 (EXKLUSIV-ODER-Gatter) mit zwei Eingangsanschlüssen und einem Ausgangsanschluss auf. Dieser Ausgangsanschluss ist der Ausgangsanschluss 124 der Vergleicherschaltung 400.
Die in Fig.4 dargestellte Vergleicherschaltung stellt einen Kompressor dar, welcher gleichzeitig als Komparator verwendet werden kann. Wenn in der zweiten Shiftphase des Scantests, d.h. der Auslesephase der Ist-Wert-Signale, die Ist-Wert-Signale an den ersten Eingangsanschlüssen 116, 117, 118 und 119 anliegen und gleichzeitig an den zweiten Eingangsanschlüssen 120, 121, 122 und 123 die Soll-Wert-Signale, so komprimiert die Vergleicherschaltung 400 die Signale, d.h. sie reduziert die vier Signale der vier Scanketten auf ein einziges Signal. Ferner vergleicht sie gleichzeitig jeweils ein Soll-Wert-Signal mit dem entsprechenden Ist-Wert-Signal. Im Falle dass alle Soll-Wert-Signale mit den entsprechenden Ist-Wert-Signalen übereinstimmen liegt am Ausgang 124 der Vergleicherschaltung 400 ein Signal an, welches anzeigt, dass alle Scanketten 111, 112, 113 und 114 ein erwartetes Ergebnis geliefert haben und keine der elektronischen Komponenten einen Fehler -geliefert haben.
Im Gegensatz zu der in Fig.2 dargestellten Vergleicherschaltung 200 liegt jedoch am Ausgang 125 der in Fig.4 dargestellten
Vergleicherschaltung 400 das Signal, welches anzeigt, dass kein Fehler in der Scankette 111, 112, 113 und 114 aufgetreten ist, auch dann an, wenn in einer geraden Anzahl von Scanketten 111, 112, 113 und 114 ein Fehler aufgetreten ist. Mittels der in Fig.4 dargestellten Vergleicherschaltung lässt sich folglich nur eine ungerade Anzahl von Fehlern erkennen. Wobei auch wiederum nur entschieden werden kann, ob ein Fehler vorlag, nicht jedoch in welcher Scankette der Fehler vorlag.
Dafür weist diese Vergleicherschaltung 400 den Vorteil auf, dass sie X-tolerant ist, d.h. auch ein nicht definierter Zustand eines Ist-Wert-Signals verhindert nicht die Verwendbarkeit des am Ausgang der Vergleicherschaltung anliegenden Signals.
In Fig. 6 ist eine zweite schematische Darstellung des in
Fig. 1 gezeigten erfindungsgemäßen Testsystems 100 und des mit diesem gekoppelten zu testenden elektronischen Elements 101 gezeigt. Der Übersichtlichkeit wegen sind in Fig. 6 nur zwei Scanketten 111 und 112 schematisch dargestellt, welche an erste Eingangsanschlüsse 116 und 117 der Vergleicherschaltung 115 gekoppelt sind. Die Anzahl der Scanketten kann jedoch wesentlich höher oder gleich eins sein. Ferner sind auch nur zwei zweite Eingangsanschlüsse 120 und 121 der Vergleicherschaltung 115 dargestellt. Auch das Testsystem 100 weist in Fig. 6 nur zwei zweite Ausgangsanschlüsse 107 und 108 des Testsystems 100 auf. In Fig. 6 weist jedoch das elektronische Element 101 zusätzlich ein erstes Eingangspad 650 und ein zweites Eingangspad 651 auf. Das erste Eingangspad 650 weist einen Eingangsanschluss 652, welcher mit dem zweiten Ausgangsanschluss 107 des Testsystems 100 gekoppelt ist und einen Ausgangsanschluss 653 auf, welcher an den zweiten Eingangsanschluss 120 der Vergleicherschaltung gekoppelt ist. Das zweite Eingangspad 651 weist einen Eingangsanschluss 654, welcher an den zweiten Ausgangsanschluss 108 des Testsystems 100 gekoppelt ist, und einen Ausgangsanschluss 655 auf, welcher an den zweiten Eingangsanschluss 121 der Vergleicherschaltung gekoppelt ist. Ferner ist in Fig. 6 der Ausgangsanschluss 124 der Vergleicherschaltung 115 und der Eingangsanschluss 125 des Testsystems 100 dargestellt, welche miteinander gekoppelt sind.
Gemäß der Ausgestaltung der Testsystem-Anordnung, wie sie in Fig. 1 und Fig. 6 dargestellt ist, kann das Testsystem Ist- Signal-Werte, welche einen Undefinierten Zustand entsprechen und welche am Ausgang des elektronischen Elements anliegen, ignorieren. Hierzu weist das Testsystem Ko paratoren auf.
In Fig. 7 ist im wesentlichen nochmals das in Fig. 6 gezeigte erfindungsgemäße Testsystem 100 und ein mit diesem gekoppeltes elektronisches Element 101 gezeigt. Der Übersichtlichkeit wegen sind in Fig. 7 wiederum nur zwei Scanketten 111 und 112 schematisch dargestellt, welche an erste Eingangsanschlüsse 116 und 117 der Vergleicherschaltung 115 gekoppelt sind. Ferner sind auch nur zwei zweite Eingangsanschlüsse 120 und 121 der Vergleicherschaltung 115 dargestellt. Auch für das Testsystem 100 in Fig. 7 sind nur zwei zweite Ausgangsanschlüsse 107 und 108 des Testsystems 100 dargestellt. Wie in Fig. 6 weist das elektronische Element 101 zusätzlich ein erstes Eingangspad 650 und ein zweites Eingangspad 651 auf. Das erste Eingangspad 650 weist einen Eingangsanschluss 652, welcher mit dem zweiten Ausgangsanschluss 107 des Testsystems 100 gekoppelt ist und einen Ausgangsanschluss 653 auf, welcher an den zweiten Eingangsanschluss 120 der Vergleicherschaltung gekoppelt ist. Wohingegen das zweite Eingangspad 651 einen Eingangsanschluss 654, welcher an den zweiten Ausgangsanschluss 108 des Testsystems 100 gekoppelt ist, und einen Ausgangsanschluss 655 aufweist, welcher an den zweiten Eingangsanschluss 121 der Vergleicherschaltung gekoppelt ist. Ferner ist in Fig. 7 der Ausgangsanschluss 124 der Vergleicherschaltung 115 und der Eingangsanschluss 125 des Testsystems 100 dargestellt, welche miteinander gekoppelt sind.
Zusätzlich weist das in Fig. 7 gezeigte Testsystem 100 jedoch einen zusätzlichen Ausgangsanschluss 756 (auch als Anschlusspin bezeichnet) auf, welcher mit einem zusätzlichen Eingangsanschluss 757 der Vergleicherschaltung 115 gekoppelt ist. Mittels dieses zusätzlichen Ausgangsanschlusses 756 ist es möglich der Vergleicherschaltung 115 ein Signal bereitzustellen, welches dazu verwendbar ist alle Ist-Wert- Signale zu maskieren, wenn ein Ist-Wert-Signal einen Undefinierten Zustand aufweist. Hierbei werden die an jeder Scankette anliegende Information verworfen, sobald zumindest ein Ist-Wert-Signal einen Undefinierten Zustand aufweist. In der in Fig. 7 gezeigten Ausgestaltung kann die Vergleicherschaltung 115 den Vergleich der Informatiσnsbits aller Scanketten gleichzeitig ausblenden. Hierdurch wird jedoch die Testabdeckung (Testcoverage) reduziert, da schon beim Auftreten eines einzelnen nicht definierten Wertes innerhalb eines Taktes die Information, welche in diesen Takt an jeder einzelnen Scankette anliegt, verworfen wird. Ferner wird hierbei zum Übertragen der Steuerungsfunktion, innerhalb welchen Taktes ein Vergleich ausgeblendet werden muss, vom Testsystem zum elektronischen Element 101 noch der zusätzliche digitale Eingangsanschluss 757 am elektrischen Element 101 und der zusätzliche digitale Ausgangsanschluss 756 am Testsystem 100 benötigt.
Ferner weist das elektronische Element 101 ein Steuerelement 758 auf, welches derart eingerichtet ist, dass abhängig vom Ergebnis des Vergleichs der Vergleicherschaltung ein Zustand eines zu testenden elektronischen Schaltkreises des elektronischen Elements unverändert gehalten werden kann. Das Steuerelement 758 dient somit anschaulich dazu den Zustand des zu testenden elektronischen Schaltkreises einzufrieren.
In Fig. 8 sind im wesentlichen nochmals das in Fig. 7 gezeigte Testsystem 100 und ein mit diesem gekoppeltes elektronisches Element 101 gezeigt. Der Übersichtlichkeit wegen sind in Fig. 8 wiederum nur zwei Scanketten 111 und 112 schematisch dargestellt, welche an erste Eingangsanschlüsse 116 und 117 der Vergleicherschaltung 115 gekoppelt sind. Ferner sind auch nur zwei zweite Eingangsanschlüsse 120 und 121 der Vergleicherschaltung 115 dargestellt. Auch das Testsystem 100 in Fig. 8 weist nur zwei zweite Ausgangsanschlüsse 107 und 108 auf. Wie in Fig. 7 weist das elektronische Element 101 zusätzlich ein erstes Eingangspad 650 und ein zweites Eingangspad 651 auf. Das erste Eingangspad 650 weist einen Eingangsanschluss 652, welcher mit dem zweiten Ausgangsanschluss 107 des Testsystems 100 gekoppelt ist und einen Ausgangsanschluss 653 auf, welcher an den zweiten Eingangsanschluss 120 der Vergleicherschaltung gekoppelt ist. Wohingegen das zweite Eingangspad 651 einen Eingangsanschluss 654, welcher an den zweiten Ausgangsanschluss 108 des Testsystems 100 gekoppelt ist, und einen Ausgangsanschluss 655 aufweist, welcher an den zweiten Eingangsanschluss 121 der Vergleicherschaltung gekoppelt ist. Ferner ist in Fig. 8 der Ausgangsanschluss 124 der Vergleicherschaltung 115 und der
Eingangsanschluss 125 des Testsystems 100 dargestellt, welche miteinander gekoppelt sind.
Zusätzlich weist das Testsystem 100 jedoch zusätzliche Ausgangsanschlüsse 859 und 860 auf, welche mit zusätzlichen Eingangsanschlüssen 861 und 862 der Vergleicherschaltung 115 gekoppelt sind. Im Allgemeinen ist die Anzahl der zusätzlichen Ausgangsanschlüsse des Testsystems und der zusätzlichen Eingangsanschlüsse der Vergleicherschaltung gleich der Anzahl der Scanketten, welche das elektronische Element 101 aufweist, d.h. sie ist wesentlich höher als die in der Fig. 8 dargestellten Anzahl von zwei. Prinzipiell gibt es elektrische Schaltkreise mit größer gleich einer Scankette. Mittels dieser zusätzlichen Ausgangsanschlüsse 859 und 860 ist es möglich der Vergleicherschaltung 115 Signale bereitzustellen, welche dazu verwendbar sind, individuelle Ist-Wert-Signale zu maskieren, wenn das jeweilige individuelle Ist-Wert-Signal einen Undefinierten Zustand aufweist. Hierbei wird nur die an jeder individuellen Scankette anliegende Information verworfen. In der in Fig. 8 gezeigten Ausgestaltung kann die Vergleicherschaltung 115 also den Vergleich der Informationsbits einzelnen Scanketten ausblenden. Hierdurch wird die Testabdeckung (Testcoverage) gegenüber der in Fig. 7 gezeigten Ausgestaltung erhöht. Jedoch wird hierbei zum Übertragen der Steuerungsfunktionen, innerhalb welchen Taktes ein Vergleich ausgeblendet werden muss, noch die zusätzlichen digitale Eingangsanschlüsse 859 und 860 und die zusätzlichen digitale Ausgangsanschlüsse 861 und 862 vom Testsystem zum elektronischen Element 101 benötigt. Dies verdoppelt sowohl die benötigten Testerkanäle zwischen Testsystem 100 und dem elektronischen Element 101, als auch den im Testsystem benötigten Vektorspeicher, da zusätzliche
Steuerungsinformationen gespeichert werden müssen.
Ferner weist das elektronische Element 101 ein Steuerelement 758 auf, welches derart eingerichtet ist, dass abhängig vom Ergebnis des Vergleichs der Vergleicherschaltung ein Zustand des zu testenden elektronischen Schaltkreises unverändert gehalten werden kann. Das Steuerelement 754 dient somit anschaulich dazu, den Zustand des zu testenden elektronischen Schaltkreises einzufrieren.
In Fig. 9 ist eine Testsystem-Anordnung gemäß dem zweiten Aspekt der Erfindung gezeigt, welche ein Testsystem 100 und ein mit diesem gekoppeltes elektronisches Element 101 aufweist. Der Übersichtlichkeit wegen sind in Fig. 9 wiederum nur zwei Scanketten 111 und 112 schematisch dargestellt, welche an erste Eingangsanschlüsse 116 und 117 der Vergleicherschaltung 115 gekoppelt sind. Ferner sind auch nur zwei zweite Eingangsanschlüsse 120 und 121 der Vergleicherschaltung 115 dargestellt. Auch das Testsystem 100 weist in Fig. 9 nur zwei zweite Ausgangsanschlüsse 107 und 108 des Testsystems 100 auf. Wie in Fig. 8 weist das elektronische Element 101 zusätzlich ein erstes Eingangspad 650 und ein zweites Eingangspad 651 auf. Das erste Eingangspad 650 weist einen Eingangsanschluss 652, welcher mit dem zweiten Ausgangsanschluss 107 des Testsystems 100 gekoppelt ist und einen Ausgangsanschluss 653 auf, welcher an den zweiten Eingangsanschluss 120 der Vergleicherschaltung 115 gekoppelt ist. Wohingegen das zweite Eingangspad 651 einen Eingangsanschluss 654, welcher an den zweiten Ausgangsanschluss 108 des Testsystems 100 gekoppelt ist, und einen Ausgangsanschluss 655 aufweist, welcher an den zweiten
Eingangsanschluss 121 der Vergleicherschaltung gekoppelt ist. Zusätzlich weist das erste Eingangspad 650 noch einen zweiten Ausgangsanschluss 963 auf, welcher, mit einem zusätzlichen Eingangsanschluss 964 der Vergleicherschaltung 115 gekoppelt ist. Das zweite Eingangspad 651 weist einen zweiten Ausgangsanschluss 965 auf, welcher mit einem zusätzlichen Eingangsanschluss 966 der Vergleicherschaltung 115 gekoppelt ist .
Ferner ist in Fig. 9 der Ausgangsanschluss 124 der Vergleicherschaltung 115 und der Eingangsanschluss 125 des Testsystems 100 dargestellt, welche miteinander gekoppelt sind.
Mittels dieser zusätzlichen Ausgangsanschlüsse 963 und 965 des ersten Eingangspads 650 bzw. des zweiten Eingangspads 651 ist es möglich der Vergleicherschaltung 115 Signale bereitzustellen, welche dazu verwendbar sind, individuelle Ist- Wert-Signale zu maskieren, wenn das jeweilige individuelle Ist- Wert-Signal einen Undefinierten Zustand aufweist. Hierbei wird nur die an jeder individuellen Scankette anliegende Information verworfen. In der in Fig. 9 gezeigten Ausgestaltung kann die Vergleicherschaltung 115 also den Vergleich der
Informationsbits einzelnen Scanketten ausblenden. Die Testabdeckung (Testcoverage) ist bei einer Testsystem-Anordnung wie sie in Fig. 9 schematisch dargestellt ist genauso hoch wie bei einer Testsystem-Anordnung wie sie in Fig. 8 dargestellt ist. Die Anzahl der benötigten Testerkanäle, d.h. der zweiten Ausgangsanschlüsse des Testsystems 100, ist jedoch in einer Testsystem-Anordnung gemäß dem zusätzlichen Aspekt der Erfindung geringer. Somit lässt sich eine gemäß der in Fig. 9 dargestellten Testsystem-Anordnung die Parallelität eines Scantests gegenüber dem Stand der Technik erhöhen. Zur
Erzeugung der Maskierungssignale, welche die Eingangspads der Vergleicherschaltung 115 zur Verfügung stellen, wird ein dritter Logikpegel der Soll-Wert-Signale verwendet, welche an den zweiten Ausgangsanschlüssen des Testsystems 100 bereitgestellt werden. Die Erzeugung und Erkennung dieses dritten Logikpegels wird in den nachfolgenden Figuren genauer erläutert. In Fig. 10 ist schematisch ein Teil eines beispielhaften Testsystems 100 dargestellt, mittels dessen anstelle eines Soll-Wert-Signals einer 2-wertigen Logik (Hoch-Pegel und Niedrig-Pegel) ein Soll-Wert-Signal einer 3-wertigen Logik (Hoch-Pegel, Niedrig-Pegel und ein Zwischen-Pegel) erzeugt werden kann. Das Testsystem 100 weist einen Treiber 1070 auf, welcher dazu verwendet wird, den Hoch-Pegel und den Niedrig- Pegel der 3-wertigen Logik bereitzustellen. Ein Ausgang 1071 des Treibers 1070 ist mit einem ersten Knoten 1072 des
Testsystems 100 gekoppelt. Der erste Knoten 1072 ist mit einem zweiten Knoten 1073 gekoppelt. Der zweite Knoten ist mit einem Komparator 1074 gekoppelt. Ferner ist der zweite Knoten 1073 mit einer emulierten resistiven Last 1075 gekoppelt, welche zum Bereitstellen des Zwischen-Pegels verwendet wird.
Diese simulierte resistive Last 1075 kann zum Beispiel mittels einer Dioden-Brücke oder Brückengleichrichters ausgebildet sein. Die Diodenbrücke weist vier Knoten 1076, 1077, 1078 und 1079 und vier Dioden (nicht gezeigt) auf. Der Knoten 1076 der Dioden-Brücke ist mit dem Knoten 1077 der Dioden-Brücke mittels einer ersten Diode gekoppelt. Der Knoten 1076 der Dioden-Brücke ist ferner mit dem Knoten 1079 der Dioden-Brücke mittels einer vierten Diode gekoppelt. Der Knoten 1077 der Dioden-Brücke ist mit dem Knoten 1078 der Dioden-Brücke mittels einer zweiten Diode gekoppelt. Ferner ist der Knoten 1077 der Dioden-Brücke mit einer ersten programmierbaren Stromquelle gekoppelt. Der Knoten 1079 der Dioden-Brücke ist mit dem Knoten 1078 der Dioden-Brücke mittels einer dritten Diode gekoppelt. Ferner ist der Knoten 1079 der Dioden-Brücke mit einer zweiten programmierbaren Stromquelle gekoppelt.
Im Rahmen einer 3-wertigen Logik werden die Pegel „Logik 0" NLow) r „Logik 1" (VHigh) und „Logik Mitte" (Vτhreashold) verarbeitet. Durch V<jhreshold aιtl Knoten 1078 kann ein Pegel eingespeist werden, der im eingeschwungenen Zustand der Dioden-Brücke auch am Knoten 1076 eingestellt wird und somit als Zwischen-Pegel der 3-wertigen Logik verwendet werden kann.
Somit können vom Testsystem 100 am ersten Knoten 1072 Signale einer 3-wertigen Logik bereitgestellt werden. Der Treiber 1070 stellt das Signal, welches dem logischen Wert „1" entspricht und das Signal, welches dem logischen Wert „0" entspricht bereit. Wenn der Treiber 1070 des Testsystems abgeschaltet wird, übernimmt die resistive Last des Testsystems das Treiben des Mitten-Pegels (Zwischen-Pegels = V^hreshold) der 3-wertigen
Logik. Der erste Knoten 1072 stellt gleichzeitig einen der zweiten Ausgangsanschlüsse des Testsystems dar, welche jeweils mit einem Eingangspad des elektronischen Elements gekoppelt sind.
Die in Fig. 10 schematisch dargestellten Teile eines TestSystems sind nur beispielhaft zu verstehen. Es gibt zahlreiche Möglichkeiten wie das Testsystem eingerichtet sein kann, dass es Signale einer 3-wertigen Logik bereitstellen kann. Auch ist in Fig. 10 nur ein Testsystem mit einem zweiten Ausgangsanschluss dargestellt, wohingegen ein in einer Testsystem-Anordnung verwendetes Testsystem eine Mehrzahl von zweiten Ausgangsanschlüssen aufweist, welche mit einer Mehrzahl von zweiten Eingangsanschlüssen des elektronischen Elements gekoppelt sind.
Alternativ zur programmierbaren Lastschaltung, welche anhand von Fig. 10 erläutert wurde, kann das Testsystem auch mit einer erweiterten Funktionalität den dritten logischen Pegel erzeugen. Solche Schaltungen werden zum Beispiel zum Programmieren von nicht flüchtigen Speichern verwendet. Die technische Realisierung ist dabei auf vielfältige Weise möglich. In Fig. 11 ist schematisch ein Teil der Testsystem-Anordnung gemäß dem zusätzlichen Aspekt der Erfindung dargestellt. Auf der linken Seite ist nochmals das schematische Testsystem der Fig. 10 dargestellt. Der erste Knoten 1072 des Testsystems 100, d.h. ein zweiter Ausgangsanschluss des Testsystems 100, ist hier mit einem ersten Knoten 1180 eines Eingangspads 650 des elektronischen Elements gekoppelt. Das Eingangspad 650 ist eingerichtet um Signale einer 3-wertigen Logik zu verarbeiten. Die Anpassung des Eingangspads, um Signale einer 3-wertigen Logik verarbeiten zu können, besteht in der Implementierung eines funktionellen Blocks 1181, welcher den dritten Logik- Pegel interpretiert. Der funktioneile Block 1181 ist in Fig. 11 schematisch dargestellt und kann zum Beispiel mittels zwei Invertern ausgeführt sein. Der funktioneile Block 1181 stellt durch die Interpretation des dritten Logik-Pegels ein
Maskierungssignal bereit. Dieses Maskierungssignal wird an einem zweiten Ausgangsanschluss 963 des Eingangspads 650 bereitgestellt. Der zweite Ausgangsanschluss 963 ist mit einem zusätzliche Eingangsanschluss 964 der Vergleicherschaltung 115 gekoppelt ist. Die Vergleicherschaltung 115 ist typischerweise eine Ein-Bit-Vergleicherschaltung, welche Signale jeweils bitweise miteinander vergleicht. Zusätzlich zu dem funktionellen Block 1181, welcher wie gesagt der Interpretation des dritten Logik-Pegels dient, weist das Eingangspad 650 noch einen zusätzliche funktionellen Block 1182 auf, welcher der
Interpretation des Niedrig-Pegel und des Hoch-Pegels dient. Der zusatzliche funktioneile Block 1182 kann in bekannter Weise ausgebildet sein und stellt das von ihm erzeugte Signal an einem ersten Ausgangsanschluss 653 des Eingangspads 650 bereit. Der erste Ausgangsanschluss 653 des Eingangspads 650 ist mit einem zweiten Eingangsanschluss 120 der Vergleicherschaltung 115 gekoppelt.
Die Anpassung der Eingangspads an eine 3-wertige Logik kann wie oben erläutert mittels des Verwendens eines funktionellen
Blocks geschehen. Dieser funktionelle Block kann auf einfache Weise mittels zwei Invertern ausgeführt sein. Dies bedeutet nur eine geringfügige Steigerung des Platzbedarfes des Eingangspads in der Größenordnung von etwa 1%.
Zu beachten ist hierbei, dass das Eingangspad auch nach der Anpassung für die Interpretation von Signalen einer 3-wertigen Logik im Normalbetrieb, d.h. wenn beispielsweise gerade kein Scantest durchgeführt wird, normal und uneingeschränkt betrieben werden kann. Die Ausgabe, d.h. die Bereitstellung der Ausgangssignale des Eingangspads, funktioniert wie bei einem Eingangspad, welches nicht für die Interpretation von Signalen einer 3-wertigen Logik angepasst ist. Auch die Eingangssignale für das Eingangspad im Normalbetrieb sind identisch zu den Eingangssignalen für ein Eingangspad, welches nicht für die Interpretation von Signalen einer 3-wertigen Logik angepasst ist. Im eigentlichen Scantest, welches ein eigener Testmodus ist, wird das Eingangspad von zweiwertiger Logik auf 3-wertige Logik umgeschaltet, d.h. es kann die Pegel „Logik 0" (VLθ) , „Logik 1" (VHιg) und „Logik Mitten" (Vτhreashoid) interpretieren, welche das Testsystem zur Verfügung stellt. Diese drei Pegel können wie schon beschreiben auf einfache Wiese durch das Testsystem erzeugt werden.
Im elektronischen Element, z.B. ein Chip, wird die Information der einzelnen Logik-Pegel, zum Beispiel im Eingangspad, auf zwei Signale (2-wertige Logik) aufgeteilt, welche dann über getrennte Pfade an die Vergleicherschaltung des elektronischen Elements weitergegeben werden.
Beispielhaft ist in Tabelle 1 eine 3-wertige Interpretationslogik des Testmodus angegeben.
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Tabelle 1
Anhand der Tabelle 1 erkennt man wie die Maskierungs- information, welche über einen zweiten Pfad, d.h. eine Kopplung zwischen dem zweiten Ausgangsanschluss der Eingangspads und einem zusätzlichen Eingangsanschluss der Vergleicherschaltung, an die Vergleicherschaltung übertragen werden.
Im Ausführungsbeispiel wird als Eingangsschwelle für ein Signal der zweiwertigen Logik ein Signal mit einem Referenzwert von 1,5 V angenommen, d.h. ein Signal mit einem Spannungswert von < 1,5 V wird als ein Niedrig-Pegel interpretiert, wohingegen ein Signal mit einem Spannungswert von > 1,5 V als ein Hoch- Pegel interpretiert wird.
Eine mögliche Realisierung der verschiedenen Eingangspegel der 3-wertigen Logik kann wie folgt aussehen. Ein Signal von 0 V bis 0,8 V wird als Signal, welches den logischen Wert „0" einer 3-wertigen Logik darstellt, interpretiert. Ein Signal von 1,0 V bis 2,0 V wird als Signal, welches den logischen Wert „M" einer 3-wertigen Logik darstellt, interpretiert. Ein Signal von 2,0 V bis 3,3 V wird als Signal, welches den logischen Wert „1" einer 3-wertigen Logik darstellt, interpretiert.
Stellt das Testsystem ein Signal, welches dem logischen Pegel „0" (Niedrig-Pegel) der 3-wertigen Logik entspricht bereit, wird dies von dem Eingangspad wie folgt auf zwei Signale einer zweiwertigen Logik aufgeteilt. Über einen ersten Pfad, welcher den ersten Ausgangsanschluss des Eingangspads mit einem zweiten Eingangsanschluss der Vergleicherschaltung koppelt, wird ein logischer Wert „0" an die Vergleicherschaltung übermittelt. Auch über den zweiten Pfad wird ein logischer Wert „0" übermittelt.
Stellt das Testsystem ein Signal, welches dem logischen Pegel „1" der 3-wertigen Logik entspricht bereit, wird dies von dem Eingangspad wie folgt auf zwei Signale einer zweiwertigen Logik aufgeteilt. Über den ersten Pfad, wird ein logischer Wert „1" an die Vergleicherschaltung übermittelt, wohingegen über den zweiten Pfad ein logischer Wert „0" übermittelt wird.
Stellt das Testsystem ein Signal, welches dem logischen Pegel „M" der 3-wertigen Logik, d.h. dem Mitten-Pegel, entspricht bereit, wird dies von dem Eingangspad wie folgt auf zwei Signale einer zweiwertigen Logik aufgeteilt. Im Falle, dass das Signal des Testsystem einen Spannungswert von weniger als 1,5 V aufweist, wird über den ersten Pfad ein logischer Wert „0" an die Vergleicherschaltung übermittelt und wird über den zweiten Pfad ein logischer Wert „1" übermittelt. Im Falle, dass das Signal des Testsystem einen Spannungswert von mehr als 1,5 V aufweist, wird über den ersten Pfad ein logischer Wert „1" an die Vergleicherschaltung übermittelt und wird über den zweiten Pfad ein logischer Wert „1" übermittelt. Im Falle, dass über den zweiten Pfad der logische Wert „1" an die Vergleicherschaltung übermittelt wird, bedeutet dies für die Vergleicherschaltung, dass der betreffende Ist-Wert-Signal zu maskieren ist. Zur Interpretation, ob ein betreffender Ist- Wert-Signal maskiert werden muss, muss nicht der Mitten-Pegel der 3-wertigen Logik verwendet werden.
Wie anhand der Tabelle leicht zu sehen ist, kann bei dieser Ausgestaltung der Eingangspegel und dieser Wahl der Eingangspegel, das Eingangspad im Normalbetrieb ohne Funktionsbeeinträchtigung betrieben werden, da die Ausgangssignale des Eingangspads bei Eingangssignalen einer zweiwertigen Logik den Ausgangssignalen des Eingangspads bei Eingangssignalen einer 3-wertigen Logik entsprechen. Anzumerken ist ferner, dass die gewählten Eingangspegel frei wählbar sind, da das Testsystem die Pegel der Signale auf einfache Weise und genau erzeugen kann. Bei der Ausbildung des funktionellen Blocks des Eingangspads kann also eher Wert auf einfache und flächensparende Implementierung gelegt werden als auf das Verwenden hochgenauer Bauteile. Ferner ist anzumerken, dass die Schaltgeschwindigkeit des Eingangspads bei der Implementierung gemäß dem Ausführungsbeispiel nicht verlangsamt wird.
Zusammenfassend schafft die Erfindung ein elektronisches Element, z.B. einen Halbleiterchip, mit einem zu testenden elektronischen Schaltkreis, wobei ein Vergleich und/oder Kompression von Ist-Wert-Signalen eines Scantests oder Funktionaltests oder Analogtest mit digitalem Ausgang direkt mittels einer Vergleicherschaltung auf dem elektronischen Element durchgeführt wird. Hierdurch wird die anfallende Datenmenge welche von dem elektronischen Element zu einem Testsystem zu übertragen ist stark reduziert. Das elektronische Element benötigt nur noch einen Ausgangsanschluss, welcher für einen Scantest verwendet wird. Alle anderen Anschlüsse des elektronischen Elements stellen Eingangsanschlüsse für das elektronische Element dar. Die Signale, welche über diese Eingangsanschlüsse angelegt werden stellen Eingangsdaten dar. Eingangsdaten eignen sich wesentlich besser für eine Parallelisierung als Ausgangsdaten, d.h. mittels der verstärkten Verwendung von Eingangsdaten lässt sich der Test wesentlich stärker parallelisieren, da Eingangsdaten eventuell mehrfach innerhalb des Tests verwendet werden können..
Erfindungsgemäß erfolgt eine Testbewertung in Echtzeit, d.h. während der Durchführung des Tests, auf einem elektronischen Element, welches sogleich seinen Fehler-Zustand einfrieren kann. Nachfolgend ist dann vom Testsystem gesteuert eine Auswertung des Fehler-Zustandes möglich. Da erfindungsgemäß in Echtzeit auf Fehler reagiert wird, kann somit auch eine Volumenproduktion, d.h. Massenproduktion, eines elektronischen Bausteins überwacht werden. Damit können die Ausbeute (Yield) beeinflussende Daten zu statistischen Zwecken auch während der Produktion von elektronischen Bausteinen aufgezeichnet werden. Dies gilt auch, wenn Komprimierer verwendet werden.
Der elektronische Schaltkreis kann auch, bei beliebigen funktionalen Tests für die funktionale Überprüfung der Schaltung bzw. bei Test einer Analogschaltung, der digitale Ist-Wert-Signale liefert, angewendet werden.
Mittels einer Ausbildung der Testsystem-Anordnung gemäß dem zusätzlichen Aspekt der Erfindung ist es möglich die Parallelität beim Testen von zu testenden elektronischen Schaltkreisen eines elektronischen Elements zu erhöhen ohne hierbei die Anzahl der notwendigen Eingangsanschlüsse des elektronischen Elements zu erhöhen. Hierdurch lassen sich mehr elektronische Schaltkreise eines elektrischen Elements gleichzeitig testen, wodurch sich einerseits die Herstellzeiten andererseits auch die Herstellkosten reduzieren lassen.
In der Anmeldung sind folgende Dokumente zitiert:
[1] DE 195 36 226
[2] "Halbleiter-Schaltungstechnik"; U. Tietze und Ch. Schenk; 8. überarbeitete Auflage; Springer Verlag Berlin (1986), Seite 207-208
[3] "Selbsttest digitaler Schaltungen"; M. Gerner et al.; Oldenbourg Verlag München Wien (1990) , Seite 56 bis 59, Seite 74 bis 82 und Seite 120 bis 124
[4] WO 01/59466
Bezugszeichenliste
100 Testsystem
101 Halbleiterchip
102 Vektorspeicher
103 erster Ausgangsanschluss des Testsystems
104 erster Ausgangsanschluss des Testsystems
105 erster Ausgangsanschluss des Testsystems
106 erster Ausgangsanschluss des Testsystems
107 zweiter Ausgangsanschluss des Testsystems
108 zweiter Ausgangsanschluss des Testsystems
109 zweiter Ausgangsanschluss des Testsystems
110 zweiter Ausgangsanschluss des Testsystems
111 erste Scankette
112 zweite Scankette
113 dritte Scankette
114 vierte Scankette
115 Vergleicherschaltung
116 erster Eingangsanschluss des Komparators
117 erster Eingangsanschluss des Komparators
118 erster Eingangsanschluss des Komparators
119 erster Eingangsanschluss des Komparators
120 zweiter Eingangsanschluss des Komparators
121 zweiter Eingangsanschluss des Komparators
122 zweiter Eingangsanschluss des Komparators
123 zweiter Eingangsanschluss des Komparators
124 Ausgangsanschluss des Komparators
125 Eingangsanschluss des Testsystems
126 Eingangsanschluss erste Scannkette
127 Eingangsanschluss zweite Scannkette
128 Eingangsanschluss dritte Scannkette
129 Eingangsanschluss vierte Scannkette
200 Vergleicherschaltung
226 EXOR-Schaltung
227 EXOR-Schaltung
228 EXOR-Schaltung 229 EXOR-Schaltung
230 OR-Schaltung der zweiten Stufe 231 OR-Schaltung der zweiten Stufe
232 OR-Schaltung der dritten Stufe
333 Steuerschaltung
400 Vergleicherschaltung
434 AND-Schaltung
435 AND-Schaltung
436 AND-Schaltung
437 AND-Schaltung
438 EXOR-Schaltung
439 EXOR-Schaltung
440 EXOR-Schaltung
500 Testsystem
501 Halbleiterchip
502 Vektorspeicher
503 Ausgangsanschluss des Testsystems
504 Eingangsanschluss des Testsystems
505 Scankette des Halbleiterchips
506 Eingangsanschluss Halbleiterchips
507 Ausgangsanschluss des Halbleiterchips
650 erstes Eingangspad
651 zweites Eingangspad
652 Eingangsanschluss des ersten Eingangspads
653 Ausgangsanschluss des ersten Eingangspads
654 Eingangsanschluss des zweiten Eingangspads
655 Ausgangsanschluss des zweiten Eingangspads
756 zusätzlicher Ausgangsanschluss des Testsystems
757 zusätzlicher Eingangsanschluss der Vergleicherschaltung
758 Steuerelement
859 zusätzlicher Ausgangsanschluss des Testsystems
860 zusätzlicher Ausgangsanschluss des Testsystems 861 zusätzlicher Eingangsanschluss der Vergleicherschaltung 862 zusätzlicher Eingangsanschluss der Vergleicherschaltung
963 zweiter Ausgangsanschluss des ersten Eingangspads
964 zusätzlicher Eingangsanschluss der Vergleicherschaltung
965 zweiter Ausgangsanschluss des zweiten Eingangspads
966 zusätzlicher Eingangsanschluss der Vergleicherschaltung
1070 Treiber
1071 Ausgangsanschluss des Treibers
1072 erster Knoten
1073 zweiter Knoten
1074 Komparator
1075 resistive Last
1076 Knoten der Diodenbrücke
1077 Knoten der Diodenbrücke
1078 Knoten der Diodenbrücke
1079 Knoten der Diodenbrücke
1180 erster Knoten des Eingangspads
1181 funktioneller Block
1182 zusätzlicher funktioneller Block

Claims

Patentansprüche
1. Elektronisches Element, welches aufweist:
• einen zu testenden elektronischen Schaltkreis, welcher Eingangsanschlüsse zum Zuführen einer Testsignalfolge, welche zum Testen des elektronischen Schaltkreises verwendet wird, und Ausgangsanschlüsse aufweist, wobei an den Ausgangsanschlüssen in Reaktion auf die Testsignalfolge Ist-Wert-Signale des zu testenden elektronischen Schaltkreises bereitgestellt werden; und • mindestens eine Vergleicherschaltung, welche erste Eingangsanschlüsse aufweist, wobei jeder der Ausgangsanschlüsse des zu testenden elektronischen Schaltkreises mit einem ersten Eingangsanschluss gekoppelt ist, wobei die Vergleicherschaltung ferner zweite Eingangsanschlüsse zum Zuführen von Soll-Wert-Signalen aufweist, und wobei die Vergleicherschaltung mindestens einen Ausgangsanschluss aufweist;
• wobei die Vergleicherschaltung derart eingerichtet ist, dass sie die Ist-Wert-Signale mit den Soll-Wert-Signalen vergleicht;
• wobei das elektronische Element ferner derart eingerichtet ist, dass es Signale einer 3-wertigen Logik verarbeitet; und
• wobei die Ergebnisse des Vergleiches an dem mindestens einen Ausgangsanschluss der Vergleicherschaltung bereitstellbar sind.
2. Elektronisches Element gemäß Anspruch 1, wobei das elektronische Element ein Halbleiterchip ist.
3. Elektronisches Element gemäß Anspruch 1 oder 2, wobei einer der Logik-Pegel der 3-wertigen Logik als Maskier-Logik- Pegel ausgebildet ist, mittels welchem auftretende Undefinierte Zustände der Ist-Wert-Signale in der Vergleicherschaltung maskiert werden.
4. Elektronisches Element gemäß einem der Ansprüche 1 bis 3, wobei die zweiten Eingangsanschlüsse als Eingangspads ausgebildet sind.
5. Elektronisches Element gemäß Anspruch 4, wobei die Eingangspads jeweils einen funktionellen Block aufweisen, welcher derart eingerichtet ist, dass er das Signal des Maskier-Logi -Pegels verarbeitet .
6. Elektronisches Element gemäß Anspruch 5, wobei die
Vergleicherschaltung zusätzliche Eingangsanschlüsse aufweist, welche jeweils mit den funktionellen Blöcken gekoppelt sind.
7. Elektronisches Element gemäß einem der Ansprüche 1 bis 6, wobei der elektronische Schaltkreis derart eingerichtet ist, dass als Testsignalfolge eine Scantest-Signalfolge verwendet werden kann.
8. Elektronisches Element gemäß einem der Ansprüche 1 bis 6, wobei der elektronische Schaltkreis derart eingerichtet ist, dass ein Funktionaltest durchgeführt werden kann.
9. Elektronisches Element gemäß einem der Ansprüche 1 bis 6, wobei der elektronische Schaltkreis derart eingerichtet ist, dass ein Analogtest mit digitalem Ausgang durchgeführt werden kann.
10. Elektronisches Element gemäß einem der Ansprüche 1 bis 9, wobei das elektronische Element derart eingerichtet ist, dass mittels diesem aus einem Signal der 3-wertigen Logik zwei Signale der zweiwertigen Logik erzeugbar sind.
11. Elektronisches Element gemäß einem der Ansprüche 1 bis 10, welches ferner ein Steuerelement aufweist, welches derart eingerichtet ist, dass abhängig vom Ergebnis des Vergleichs ein Zustand des zu testenden elektronischen Schaltkreises unverändert gehalten werden kann.
12. Elektronisches Element gemäß Anspruch 11, mit einem mit dem Steuerelement gekoppelten Taktgeber zum Takten des elektronischen Schaltkreises, wobei das Steuerelement derart eingerichtet ist, dass abhängig vom Ergebnis des Vergleichs ein dem Taktgeber ein Stoppsignal zugeführt werden kann, mit dem der Taktgeber gestoppt wird.
13. Testsystem-Anordnung mit einem zu testenden elektronischen Element gemäß einem der Ansprüche 1 bis 12 und einem TestSystem, wobei das Testsystem aufweist:
• einen Vektorspeicher;
• erste Ausgangsanschlüsse, welche mit den Eingangsanschlüssen des zu testenden elektronischen Schaltkreises des zu testenden elektronischen Elements gekoppelt sind;
• zweite Ausgangsanschlüsse, welche mit den zweiten Eingangsanschlüssen der Vergleicherschaltung des zu testenden elektronischen Elements gekoppelt sind; und
• mindestens einen Eingangsanschluss, wobei für jeden der Ausgangsanschlüsse der Vergleicherschaltung des zu testenden elektronischen Elements ein Eingangsanschluss vorgesehen ist, welcher mit dem entsprechenden Ausgangsanschluss der Vergleicherschaltung gekoppelt ist.
14. Testsystem-Anordnung gemäß Anspruch 13, wobei das Testsystem derart eingerichtet ist, dass es Signale einer 3- wertigen Logik erzeugt, welche an den zweiten Ausgangsanschlüssen des Testsystems abgreifbar sind.
15. Testsystem-Anordnung gemäß Anspruch 13 oder 14, wobei das
Testsystem eine resistive Last aufweist, welche zum Ausbilden eines der Logik-Pegel verwendbar ist.
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