WO2005006004A1 - スキャンテスト設計方法、スキャンテスト回路、スキャンテスト回路挿入用ｃａｄプログラム、大規模集積回路及び携帯デジタル機器 - Google Patents

スキャンテスト設計方法、スキャンテスト回路、スキャンテスト回路挿入用ｃａｄプログラム、大規模集積回路及び携帯デジタル機器 Download PDF

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Masahiro Hoshaku
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    • G01R31/318594—Timing aspects

Definitions

  • the present invention relates to an LSI design method, an LSI test circuit, and an LSI design CAD program. More specifically, the present invention relates to design assurance regarding a hold time of a shift register operation, which is a problem when designing a scan test circuit, and insertion of a hold assurance delay element. The present invention relates to a design technology for testability that suppresses an increase in circuit area, power consumption, and increase in leakage current accompanying the above. Background art
  • scan test design is the most common design for testability.
  • This scan test design will be described with reference to FIG.
  • a logic synthesis CAD program 502 is performed using the RTL file 501 as input data to generate a gate level netlist 503.
  • a flip-flop circuit (hereinafter, referred to as an FF circuit) constituting a part of the gate level circuit 503 is replaced with a scan FF circuit by using a scan test circuit input CAD program 504.
  • This scan FF circuit has a normal data input terminal D and a test input terminal DT as input terminals. When the scan shift mode is set, the data input from the DT side terminal is selected.
  • the scan test circuit insertion CAD program 504 When set to test mode (non-scan shift mode), data input from D side terminal is selected.
  • the scan test circuit insertion CAD program 504 includes an output terminal NQ (or Q) and cascade connect the test input terminal DT.
  • NQ or Q
  • the plurality of scan FF circuits connected in cascade operate as a huge shift register, and create a netlist 505 after the scan test circuit is inserted.
  • the scan shift register is input serially from an external terminal scan-in with an inspection data created by an ATPG (automatic test pattern generation) program, and is scanned in the shift register. After shifting in the evening, switch to the test mode and perform normal data transfer between FF circuits.
  • a delay insertion buffer is arranged at a predetermined position so as to reduce clock skew.
  • An object of the present invention is to insert a scan test circuit or scan test circuit into a scan shift circuit even if the effects of crosstalk and IR drop that become remarkable in a large-scale integrated circuit using a miniaturization process become remarkable.
  • a connection relationship between a plurality of scan flip-flop circuits provided that is, if data is transferred from any scan flip-flop circuit to any scan flip-flop circuit, A new systematic study was conducted to determine whether the number of delay elements to be inserted could be reduced.
  • a scan shift register is configured as a group of a plurality of flip-flop circuits driven by each last-stage element of clockless synthesis (hereinafter abbreviated as CTS). Further, when the plurality of scan shift registers configured as above are each used as a sub scan chain, and the sub scan chains are connected to each other to form a larger scan shift register, a sub scan chain is used. As a connection priority,
  • the scan test design method of the present invention has a large number of scan flip-flop circuits as scan test circuits, and a clock array is configured for clock terminals of the large number of scan flip-flop circuits.
  • the semiconductor integrated circuit attention is paid to a plurality of last-stage elements located at the last stage of the clock tree, and a plurality of scan flip-flop circuits driven by each of the last-stage elements are connected to each of the last-stage elements. It is characterized in that it is connected in series to form a scan shift register.
  • the present invention provides the scan test design method, wherein the scan shift register for each of the last-stage elements is used as a sub-scan chain. When a longer scan shift register is formed by connecting the sub scan chains, the sub scan chains having the same number of elements constituting the clock tree are preferentially connected to each other.
  • the scan shift register for each of the last-stage elements is set as a sub scan chain, and the sub scan chains are connected to each other to form a longer scan shift register.
  • the sub-scan chains having different numbers of stages of the elements constituting the clock tree when connecting the sub-scan chains having different numbers of stages of the elements constituting the clock tree, the sub-scan chains having the smallest difference in the relative number of stages between the elements constituting the clock tree are connected. Is preferentially connected.
  • a predetermined number of elements may be determined according to a difference in the number of elements constituting the clock tree. A delay element is inserted between the sub-scan chains to be connected.
  • the scan shift register for each of the last-stage elements may be used as a sub scan chain, and the sub scan chains may be connected to each other to form a longer scan shift register.
  • the sub-scan chain having a large delay time from the clock origin of the clock array to the clock terminal of the flip-flop circuit constituting each sub-scan chain has a small delay time.
  • the sub scan chains are connected to each other in the order in which the data transfer is performed to the sub scan lines.
  • a scan test design method according to the present invention includes a plurality of scan flip-flop circuits as scan test circuits, and the scan test circuit includes a plurality of scan flip-flop circuits.
  • a semiconductor integrated circuit having a gated clock tree in which a clock tree is configured with respect to an input terminal and a clock gate element is arranged at each of a plurality of predetermined positions of the clock tree
  • a plurality of scan flip-flop circuits driven by the clock gate elements are connected in series for each clock gate element to constitute a scan shift register.
  • the scan shift register for each clock gate element may be used as a sub scan chain, and the sub scan chains may be connected to each other to form a longer scan shift register.
  • the scan test design method described above is implemented.
  • a plurality of scan flip-flop circuits are connected in series to form a scan shift register, and a clock train is configured for a clock terminal of the plurality of scan flip-flop circuit.
  • the plurality of scan flip-flop circuits have the same number of element stages from a predetermined clock supply point of the flip-flop to a clock terminal of the flip-flop circuit. It is characterized in that at least two or more flip-flop circuits are continuously connected to each other to form the scan shift register.
  • the number of element stages from a predetermined clock supply point of the clock tree to a clock terminal of the flip-up circuit is different between the flip-flop circuits.
  • the scan test circuit according to the present invention is a scan test circuit having a plurality of scan flip-flop circuits, wherein a clock is configured for a clock terminal of the plurality of scan flip-flop circuits. For each of a plurality of last-stage elements located at the end of the clock tree, a scan shift register is formed by a plurality of flip-flop circuits connected to each of the last-stage elements.
  • each of the delay elements is constituted by a transistor having a threshold voltage higher than a threshold voltage of a transistor constituting the flip-flop circuit.
  • a CAD program for inserting a scan test circuit according to the present invention is a semiconductor integrated circuit having a large number of flip-flop circuits, wherein a clock clip is configured for a clock terminal of the large number of flip-flop circuits.
  • a CAD program for inputting a scan test circuit includes the steps of: inputting a circuit data of an arbitrary scan test circuit having a plurality of scan flip-flop circuits; Temporarily disconnecting the circuit connection of the shift portion between the data transfer portion, and then, when a clock sequence is configured for the clock terminals of the plurality of scan flip-up flip-up circuits, For each of the last-stage elements located at the last stage, a plurality of scan flip-flop circuits driven by each of the last-stage elements are connected in series to form a scan shift register, and the scan chain is appropriately configured. And causing the computer to execute a step of outputting the netlist information after the optimization. To.
  • a scan shift register in which a plurality of scan flip-flop circuits driven by the final-stage elements are connected in series, When connecting sub-scan chains having different numbers of elements of the clock tree as chains, the sub-scan chains having the smallest relative difference in the number of elements constituting the clock tree are connected to each other.
  • the method is characterized by causing a computer to execute a step of preferentially connecting and then a step of outputting netlist information.
  • a large-scale integrated circuit according to the present invention includes the scan test circuit described above, and an internal circuit tested by the scan test circuit.
  • the portable digital device according to the present invention is characterized in that the large-scale integrated circuit is mounted.
  • a plurality of clocks driven by the last-stage element of the clock array are driven.
  • a scan shift register is configured for each flip-flop circuit, and the plurality of flip-flop circuits mutually have substantially equal propagation delay times of a clock signal to these flip-flop circuits. Design assurance in the operation of each scan shift register can be easily obtained. Furthermore, as in the prior art, the place where the overnight violation occurs can not be identified when the scan test circuit is inserted, and the location where the violation occurs is identified during the subsequent timing design, and this violation is identified.
  • the timing characteristics of the entire circuit may be deteriorated.
  • the present invention only a minimum number of delay elements for hold assurance can be introduced into the scan shift circuit, and a hold violation is unlikely to occur in the subsequent timing design. There is little regression and the convergence of the timing characteristics is improved, enabling a short TAT design.
  • a mouth bust design that ensures good scan shift operation even if the delay characteristics of the clock circuit occur locally in the chip plane due to interference such as process variation crosstalk or IR drop As a result, the manufacturing yield of the scan test is improved.
  • sub-scan chains having the same number of stages of elements constituting a clock cell, and sub-scan chains having the smallest relative difference in the number of stages are connected with the highest priority. Even if the propagation delay characteristic of the clock system fluctuates locally due to manufacturing variations, interference such as crosstalk, or IR drop, it is possible to obtain good design guarantee for the shift register operation of the scan test circuit. it can.
  • the CAD program for inserting a scan test circuit according to the present invention has a design in which a plurality of scan flip-flop circuits driven by the last element of the clock array are connected in series to form a scan shift register.
  • FIG. 1 is a diagram showing a scan test circuit having a configuration of a scan shift register according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing a conventional scan test circuit having a scan shift register configuration.
  • FIG. 3 is a conceptual diagram showing a procedure for connecting sub-scan chains having different numbers of clock-scanning element stages in the fourth embodiment of the present invention.
  • FIG. 4 is a design flowchart illustrating a scan test design method according to the sixth and ninth embodiments of the present invention.
  • FIG. 5 is a diagram showing a conventional test design flowchart.
  • FIG. 6 (a) is a diagram showing the distribution of clock skew in the sixth embodiment of the present invention
  • FIG. 6 (b) is a scan sub-chain having the distribution of clock skew and having different numbers of clockry element stages. It is a figure showing the connection method between them.
  • FIG. 7 is a diagram showing a configuration of a scan FF circuit according to a seventh embodiment of the present invention.
  • FIG. 8 is a design flowchart illustrating a method of performing scan chain connection using clock delay distribution between sub-scan chains in the eighth embodiment of the present invention.
  • FIG. 9 is a flowchart showing details of the test circuit insertion design in the design flowchart shown in FIG.
  • FIG. 10 is a flowchart showing details of scan chain optimization in the design flowchart shown in FIG.
  • FIG. 11 is a diagram for explaining the connection procedure of the sub-scan chain according to the test circuit insertion design flowchart of FIG.
  • FIG. 12 is a diagram for explaining a sub-scan chain connection procedure according to the scan chain optimization design flowchart of FIG.
  • FIG. 13 shows the configuration of the scan shift register according to the tenth embodiment of the present invention.
  • FIG. 3 is a diagram illustrating a scan test circuit. BEST MODE FOR CARRYING OUT THE INVENTION
  • embodiments of the present invention will be described with reference to the drawings.
  • FIG. 1 shows the configuration of the scan shift register of the scan shift circuit realized by the testability design method according to the first embodiment of the present invention.
  • the connection between the CTS buffer configuration and the scan shift register configuration is shown. It is a figure showing a relation.
  • reference numeral 101 denotes a clock delay adjustment buffer, 101a to 101: H ⁇ CTS buffers, which branch from a predetermined clock origin or a clock supply point S to buffers 101a, 10b, and 101c via the buffer 101.
  • a clock tree T branching to three buffers 101f is formed for each branch, and a number of flip-flop circuits (hereinafter referred to as FF circuits) FF circuits 102a to 102j are formed through the clock tree T.
  • a clock signal is supplied to the clock terminal.
  • a scan shift register is configured using a plurality of FF circuits driven by the last-stage element 101f of the CTS as a minimum unit.c Therefore, the three FF circuits in FIG. The minimum unit of the scan shift register is constructed using 102a.
  • the scan shift register constitutes the evening.
  • the minimum unit of the scan shift register is as follows: Call it a chain.
  • the FF circuits in this sub-scan chain are a group of FF circuits having the smallest clock skew due to the nature of the CTS design, and a scan shift register formed between these FF circuits driven by the same CTS buffer. In the evening, stable shift operation can be expected.
  • the problem of the data shift due to violation of the hold time becomes a problem.
  • the cause is that the clock delay fluctuates due to crosstalk and IR drop.
  • the sub-scan chains are a group of FF circuits driven by the same CTS buffer, variations in clock delay have almost the same effect. Therefore, it is possible to provide a scan shift register that can guarantee a stable operation against the influence of the delay variation.
  • a sub-scan chain is configured by using three FF circuits 102a, and three FF circuits 102b, 102c,
  • each input and output of the shift register is LS
  • a scan test circuit can be configured by connecting each to the scan input or scan output of I.
  • the number of test terminals becomes enormous, and the number of test terminals increases due to an increase in test cost and restrictions on external terminals of the LSI, making it difficult to implement a design for testability. Cases arise. Therefore, the sub-scan chains described in the first embodiment are connected to each other. In this embodiment, a larger scan shift register is used to reduce the number of scan input / output terminals. That is, in each of the sub-scan chains described with reference to FIG. 1, first, the sub-scan chains having the same number of stages of the CTS buffer are connected to the sub-scan chain connection nets 107 and 108 shown in FIG.
  • the delay element for assuring hold time can be omitted in the sub-scan chain connection nets 107, 108, and 109, so that the FF circuit does not pass through such a delay element.
  • An example is shown in which they are directly connected to each other.
  • the number of scan chains in the LSI is reduced because subscan chains having the same number of CTS buffer stages are connected to each other, thereby eliminating the shortage of scan test terminals. Is possible.
  • the third embodiment shows a design method in the case where the number of scan test terminals (scan-in terminals and scan-art terminals) still does not fall within the number of restricted terminals in the second embodiment. If the restriction on the number of scan test terminals cannot be eliminated in the second embodiment, or if it is desired to further reduce the number of scan chains for other reasons, it is necessary to connect scan shift registers with different numbers of CTS buffer stages. There is. In this case as well, first, the shift registers having the same number of CTS buffer stages are prioritized by the sub-scan chain connection nets 107, 108, and 109, as in the second embodiment. Connected in series. Next, in FIG.
  • the shift register with the smallest difference in the number of buffer stages from the clock supply point S to the CTS buffer, that is, the difference in the number of stages is one, is connected to each connection net 110 , 1 1 1 priority connection.
  • these connection nets 110 and 111 have one stage difference, one delay element 106 a and 106 b in FIG. 1 are introduced. Is done.
  • the sub scan chains having a relative difference in the number of CTS buffer stages of two or less are connected to each other between the sub scan chains in FIG. Connect with 2.
  • FIG. 1 shows an example of a circuit when a scan test circuit is finally configured with one scan chain 1 ⁇ 3 using this method. Then, in the connection between the sub-scan chains having different numbers of CTS buffer stages, there are many buffers in a portion having a large relative stage difference and in a portion having a small relative stage difference in accordance with the relative stage difference of the CTS buffer. Reduce the number of buffer entries. Note that the number of buffers to be inserted is I will decide.
  • the number of delay elements 106a to 106c inserted for guaranteeing the hold time needs to be determined in advance in consideration of a design margin.
  • the insertion error is considered in consideration of the combination error.
  • the number of delay elements to be used will be over-margin design.
  • the shift registers configured by the design method of the second embodiment that is, the shift registers having the same number of elements of the clock cell, are set as the first priority.
  • the following second priority is adopted. I do.
  • the scan-in terminal side A sub-scan chain having the largest number of CTS buffer stages is arranged on the other hand, while a scan shift register having the smallest number of constituent elements of the clock circuit is arranged on the scan-out terminal side.
  • the sub-scan chain connected between the next sub-scan chain and the previous sub-scan chain on the scan gate terminal side has a CTS buffer from the side closer to the scan line terminal side to the side closer to the scan gate terminal side.
  • the scan test circuit configured by this design method transfers data between FF circuits with the same number of CTS buffer stages, or converts FF circuits with a large number of CTS buffer stages to FF circuits with a small number of CTS buffer stages.
  • the scan test circuit performs a shift operation toward the circuit (that is, in the subscan chain, in the order in which the data transfer is performed from the side with the longer delay time of the supplied clock signal to the side with the shorter delay time). Specifically, in FIG.
  • the same number of CTS buffer stages is used between the same sub-scan chains 310a with seven stages, the same number of CTS buffer stages is used between the same sub-scan chains 31 Ob with six stages, and the same number of CTS buffer stages is used with five stages.
  • the sub-scan chains 310c are first connected to each other, and thereafter, the sub-scan chains 310b, 310c, and CTS buffer stages having a small number of CTS buffer stages from the sub-scan chain 310a having a large number of CTS buffer stages are three.
  • the sub-scan chains are connected so that the data transfer is performed to the sub-scan chain 310 d which is the least in the stage.
  • the clock delay is generally slow in a shift register having a large number of CTS buffer stages, while the clock delay is generally expected to be fast in a shift register having a small number of CTS buffer stages. Therefore, in the data transfer between the sub-scan chains where the difference in the number of CTS buffer stages occurs, the data is transferred from the FF circuit with a slightly slower clock delay to the FF circuit with a slightly faster clock delay, but the setup time margin is smaller. On the other hand, the design is safe for the hold time. In the case of a scan test circuit, the data shift circuit generally has no circuit between the FF circuits, and the setup time has a sufficient margin.
  • the number of delay elements inserted for hold assurance can be reduced as compared with the conventional scan test circuit, so that the circuit area can be reduced.
  • the fifth embodiment of the present invention provides a design method for suppressing a further increase in circuit area. This will be described below.
  • the basic circuit design method is the same as, for example, the second, third, and fourth embodiments described above, but, for example, in FIG.
  • the delay elements 106 a to 106 c to be inserted into the scan chain connection nets 110 to 112 are FF circuits 102 a to L 0 f and transistors constituting the logic circuit, respectively. It is configured using a transistor having a threshold voltage higher than the threshold voltage.
  • the fifth embodiment is a method in which a transistor constituting a delay element is constituted by a high threshold transistor with respect to a threshold voltage of a transistor constituting an entire LSI.
  • connection order of the sub-scan chains is determined based on the number of element stages constituting the clock circuit.
  • process of adjusting the clock delay after inserting the CTS is performed.
  • Section 2 shows a design method for optimizing the connection between scan chains, and thereby provides a method for realizing a highly accurate scan test circuit.
  • FIGS. Fig. 5 shows a conventional general LSI design flow.
  • Figure 4 shows the CAD (Computer Aided Design) design flow in the sixth embodiment. In the conventional design method, as shown in FIG.
  • the RTL file 501 is used as input data, a logic synthesis CAD program 502 is executed, and a gate-level netlist 503 is executed. Generate For this gate-level netlist 503, a scantest circuit-inserted CAD program 504 is used to create a netlist 505 after the scantest circuit is inserted.
  • the netlist 505 after the scan test circuit is inserted is used as an input data of the mask layout CAD program 506, and the CST is inserted after the placement and wiring by the mask layout CAD program 506,
  • the clock delay analysis program 507 performs clock delay analysis. Clock skew adjustment 508 is performed using the result, and netlist 409 and pattern information GDSII are output.
  • the scan test circuit insertion program 4 up to the clock delay analysis 407 differs from the flow of FIG. Except for 04, the process is almost the same.
  • the difference is mainly two points.
  • the first point is in the scan test circuit insertion CAD program 404 in the first to fourth embodiments (or the fifth embodiment is included) of the present invention. explained The point is that the netlist 405 after the scan test circuit is inserted is created by using the scan chain design method.
  • the scan chain is also optimized by the algorithm described in the fourth embodiment. Is a point.
  • FIG. 4 illustrates three sub-scan chains 603 a, 603 b, and 603 c shown in FIG. 7B among many sub-scan chains.
  • clock courier buffers 602a, 602b, 602c are formed, and the CTS circuit is formed. Has formed.
  • the frequency distribution of the clock delay corresponding to each of the sub-scan chains 603 a to 603 c is the frequency distribution 601 a to 601 c shown in FIG. In the sixth embodiment, the clock delay distribution is the largest.
  • the input of the chain 603a is connected to the scan-in terminal 60, and the output of the sub-scan chain 603c having the smallest clock delay distribution is connected to the scan-art terminal 605.
  • the connection between the sub-scan chains in the LSI is performed such that the sub-scan chains are arranged in order from the sub-scan chain with the largest value of the clock delay distribution to the sub-scan chain with the smallest value.
  • the sub-scan channel whose clock delay distribution is intermediate The chain 603 b is arranged between the two sub-scan chains 603 a and 603 c . At this time, reconnection is performed via the hold time guarantee delay element 606.
  • a design robust to clock delay fluctuation can be relatively easily performed, and a large number of hold assurance delay elements need to be added later as in the conventional scan design method. No need to insert. Therefore, in the sixth embodiment, it is possible to provide a scan test circuit capable of guaranteeing the scan shift operation with a very small number of delay elements as compared with the conventional design method.
  • FIG. 7 shows an example of the FF circuit according to the seventh embodiment.
  • the scan FF circuit 102 has two input terminals: a normal data input terminal D, a scan shift data input terminal DT, a clock terminal CK, a test mode terminal NT, and a pair of output terminals Q, Has NQ.
  • the scan shift data input terminal DT side scan shift data input circuit
  • the state inverter 700d constitutes the other part of the FF circuit 102, particularly the normal data input side circuit 701 on the normal data input terminal D side 701a to 701 It is configured using a transistor with a high threshold voltage for the transistor in the d section.
  • the seventh embodiment it is not necessary to insert a hold guarantee delay circuit into the data line of the scan shift side circuit, so that the scan shift can be performed without increasing the area of the FF circuit. Since the delay time on the data input side can be increased, it is possible to reduce the number of delay elements to be inserted in the shift line of the scan FF circuit as a hold guarantee during scan test design, thereby reducing circuit area and power consumption. We can provide LSI.
  • a DFT (Design For Testability) designed CAD program for performing scan test design of the first to fourth and sixth embodiments will be described with reference to FIGS. This will be described with reference to FIG.
  • the scan insertion CAD program as a conventional DFT design program replaces the FF circuit with a scan FF circuit, and randomly connects a scan cascade connection between an input terminal and an output terminal of the shift FF circuit.
  • the scan test circuit insertion CAD program is as follows: After RTL design, the RTL file 801 is used as the input data, and the logic synthesis CAD program is used. Perform 802 and perform gate level netlist Generate 803. Using the scan test circuit insertion CAD program 804, a netlist 805 after the scan test circuit insertion is created for the gate level netlist 803.
  • FIG. 9 shows details of the scan test circuit insertion CAD program 804.
  • step 804b the sub-scan chains 1001 connected to the CTS buffer 1002 are temporarily connected between the CTS buffers 1002 that drive the final-stage buffer 1005 (indicated by reference numeral [2] in FIG. 11).
  • step 804c chains connected to the CTS buffer 1003 are temporarily connected among the plurality of CTS buffers 1003 that drive the respective CTS buffers 1002 (indicated by reference numeral [3] in the figure).
  • step 804d finally, the chains connected to the first-stage CTS buffer 1004 are temporarily connected between the first-stage CTS buffers 1004 for driving the respective CTS buffers 1003 (reference numeral [ 4])).
  • step 806 the layout is performed by the mask layout CAD program, and the CTS is inserted.
  • step 807 the circuit information of the shift data transfer portion between the FF circuits constituting the scan shift register is temporarily cut off, and the netlist information of a part of the scan shift register portion is reset.
  • the CAD program for reconstructing this netlist is shown in Figure 1 ⁇ .
  • the relay layout and arrangement
  • Line or wiring only.
  • step 807a the sub-scan chains 1001 having the same number of stages in each CTS buffer 1005a are connected between the CTS buffers 1002a that drive the last-stage CTS buffers 1005a (FIG. 12 Medium sign [6]).
  • step 807b between the CTS buffers 1002a that drive the final-stage CTS buffers 1005a, the sub-scan chains 1001 having a small number of stages from the sub-scan chains 1001 having a large number of stages in each CTS buffer 1005a.
  • These sub-scan chains 1001 are connected to each other so as to connect to (see [7] in the figure).
  • step 807c the sub-scan chains 1001 having the same number of stages of the CTS buffer 1002a are connected to each other among the CTS buffers 1003a that drive the plurality of CTS buffers 1002a. ). Then, in step 807d, multiple CTS buffers 1
  • subscan chains 1001 are connected between the CTS buffers 1003a that drive 002a and the subscan chains 1001 with a large number of stages in the CTS buffer 1002a to a subscan chain 1001 with a small number of stages in the CTS buffer 1002a. (Indicated by reference numeral [9] in the figure).
  • step 807e the sub-scan chains 1001 having the same number of stages of the CTS buffers 1003a are connected among the CTS buffers 1004a that drive the plurality of CTS buffers 1003a (not applicable in FIG. 12).
  • step 807f the CTS buffer 1004a driving the plurality of CTS buffers 1003a
  • sub-scan chains 1001 are connected to each other so as to connect from the sub-scan chain 1001 having a large number of stages of 1003a to the sub-scan chain 1001 having a small number of stages (indicated by reference numeral [11] in the figure).
  • a clock delay analysis is performed in step 808, and a CTS adjustment (clock skew adjustment) is performed in step 809, and partial layout and physical wiring are again optimized by a mask layout CAD program.
  • netlist data 810 and pattern information GDS II obtained by reconstructing the evening circuit of the shift register are obtained.
  • the ninth embodiment includes a DFT design CAD program for performing scan test design and a mask layout CAD program having a scan chain optimization function according to the first to fourth and sixth embodiments. Show. This will be described below with reference to FIGS.
  • the scan insertion CAD program as the conventional DFT design program replaces the FF circuit with the scan FF circuit, and randomly scans and cascades the shift FF input and output terminals of the scan FF circuit.
  • the scan insertion CAD program As shown in FIG. 4, the scan insertion CAD program according to the ninth embodiment of the present invention generates a gate-level netlist 403 by performing a logic synthesis CAD program 402 using an RTL file 401 as input data after RTL design. I do.
  • a scan test circuit insertion CAD program 404 is used to create a net list 405 after the scan test circuit insertion for the gate level netlist 4 ° 3. Details of the scan test circuit insertion CAD program 404 are the same as those in FIG.
  • step 4 ⁇ 6 shown in FIG. 4 wiring is performed by the same mask layout CAD program as before, CTS is inserted, and then, in step 407, clock delay analysis is performed.
  • step 408 the clock skew is adjusted based on the result of the clock delay analysis, and thereafter, using the CAD program of the ninth embodiment, the connection information between the FF circuits on the scan shift side is adjusted. Is temporarily cut off, and a part of the net list information is reset. Then, based on the number of CTS buffer stages, the number of device stages of the clock circuit, or the clock delay information of each sub-scan chain, the first to sixth embodiments are used. Rebuild the netlist again using the algorithm described. In this step 408, using the new gate-level netlist that optimizes the scan shift side circuit, the physical layout processing of the new scan shift side circuit by the mask layout CAD program is performed again. I do.
  • the scan chain optimization CAD program in this step 408 is similar to the CAD program shown in FIG. 10 except that the execution time of the program is a The only difference is that the clock skew is adjusted based on the result of the analysis.
  • the CAD program according to the ninth embodiment outputs a netlist and mask rate data obtained by reconstructing the shift circuit portion.
  • the scan shift register is configured using the FF circuit driven by the last element of the same CTS as a minimum unit.
  • the gated CTS For a circuit that has performed the above, a method is provided for configuring a sub-scan chain using the net terminal, which is the starting point of the execution of the gated CTS, as a minimum unit.
  • a method for realizing a low power consumption circuit there is a design method using clock gated. Even if there is a gate circuit on the clock line, there is also a CAD tool that has a function to automatically extend the CTS.
  • first, second and third gating elements (clock gate elements) 901g1 to 90lg3 are arranged in the gated clock tree GS.
  • the first gating element 90 lgl is connected to each of the clock terminals of the three scan flip-flop circuits 90 2 a belonging to the first block arranged at the uppermost stage; B 1 .
  • the second gating element 901 g2 includes nine scan flip-flop gate circuits 90 2 d and 90 2 e belonging to the second block B 2 arranged at the middle position. , 902 f connected to each clock terminal.
  • the third gating element 91g3 is composed of nine scan flip-flop circuits 902g: 903 belonging to a third block B3 arranged at the lower position. 2h, 90 2 i Connected to each clock terminal.
  • each of the gating elements 901g1 to 901g3 stops supplying a clock signal to the flip-flop circuit belonging to the corresponding block B1 to B3.
  • a flip-flop circuit belonging to each of the blocks B1 to B3 includes a clock from the corresponding gating element 91 g1 to 91g3.
  • the propagation delay times of the clock signals from the corresponding gating elements 901g1 to 91g3 are substantially the same value.
  • each of the blocks B1-B3 a plurality of flip-flop circuits belonging to the same block are connected in series, and one sub-block is provided for each of the blocks B1-B3.
  • a scan shift register is configured.
  • the method of connecting the sub-scan shift registers for each block and the sub-scan shift registers constituted by a plurality of flip-flop circuits with each other is the same as the method shown in FIG. The same connection method as in the second embodiment is applied.
  • the scan test circuit and the design method thereof according to the embodiment of the present invention have been described above, a large-scale integrated circuit can be configured by such a scan test circuit and an internal circuit whose operation is tested thereby. If the form digital device provided with the large-scale integrated circuit is configured, the scan test circuit is a low-power circuit, so that a large-scale integrated circuit or a digital device with a long battery life can be realized.
  • the present invention it is possible to easily obtain a design guarantee in the operation of each scan shift register, and to insert a shift shift register into a transfer line. Since the number of delay elements for guaranteeing one field can be reduced, a scan test design method that realizes a mouth bust design that minimizes design regression, improves convergence of timing characteristics, and ensures a good scan shift operation,
  • the present invention is applicable to a scan test circuit, a scan test circuit insertion program, and a large-scale integrated circuit such as a portable digital device provided with such a scan test circuit.

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Abstract

　スキャンテスト回路設計において、クロックツリーＴの最終段素子１０１ｆ単位で、この最終段素子１０１ｆで駆動される複数のフリップフロップ回路同士（１０２ａ同士、１０２ｂ同士、１０２ｃ同士…）を直列に接続して、サブスキャンチェーンを構成する。また、クロックツリーＴのクロック供給点Ｓからの遅延素子数の相対的な段数差が最小である（即ち、１段差の）サブスキャンチェーン同士を接続する。更に、サブスキャンチェーン同士を接続するに際しては、クロック遅延の大きいフリップフロップ回路からクロック遅延の小さいフリップフロップ回路へデータシフトが行われるように接続する。従って、スキャンシフトレジスタのシフト動作におけるホールド時間保証としてシフトレジスタのデータラインに挿入する遅延素子の数が削減され、消費電力が抑えられる。

Description

明細書 スキャンテスト設計方法、 スキャンテスト回路、 スキャンテスト回路揷入用 C ADプログラム、 大規模集積回路及び携帯デジタル機器 技術分野
本発明は、 LS I設計方法、 LSIテスト回路、 及び LS I設計 CADプログ ラムに関し、 詳しくは、 スキャンテスト回路設計時に問題となるシフトレジス夕 動作のホールド時間に関する設計保証、 及びホールド保証遅延素子の挿入に伴う 回路面積増加や消費電力増加、 リーク電流増加を抑えたテスト容易化設計技術に 関する。 背景技術
従来、 テスト容易化設計としては、 スキャンテスト設計を行う場合が最も一般 的である。 このスキャンテスト設計を図 5に基づいて説明する。 図 5において、 ： TL設計後、 RTLファイル 501を入力データとして論理 合成 CADプログラム 502を行いてゲ一トレベルのネットリスト 503を生成 する。 このゲートレベル回路 503に対して、 スキャンテスト回路揷入 CADプ ログラム 504を用いて、 先ず、 回路の一部を構成するフリップフロップ回路 (以下、 FF回路という） をスキャン FF回路に置換する。 このスキャン FF回 路は、 入力端子として、 通常デ一夕入力端子 Dと、 テスト入力端子 DTとを持つ ており、 スキャンシフトモードに設定すると、 DT側端子からのデ一夕入力が選 択され、 テストモード （非スキャンシフトモード） に設定すると、 D側端子から のデ一夕入力が選択される構成になっている。 次に、 前記スキャンテスト回路挿 入 CADプログラム 504は、 スキャン FF回路における出力端子 NQ (又は Q) とテスト入力端子 DTとをカスケ一ド接続する。 これにより、 カスケード接 続された複数のスキャン FF回路は巨大なシフトレジス夕として動作し、 スキヤ ンテスト回路挿入後のネヅトリスト 505を作成する。 回路をテス卜する場合には、 前記スキャンシフトレジスタに対して外部端子ス キャンインから AT PG (自動テストパターン生成） プログラムで作成した検査用 デ一夕をシリアル入力して、 前記シフトレジス夕にデ一夕をシフトインした後、 テストモードに切り替え、 通常の: FF回路間データ転送を実施する。 その後、 再 度シフトレジス夕動作を行って、 デ一夕を外部端子スキャンァゥトから取り出し、 期待値との照合を行うことにより、 LS Iの故障検査を行う。 この従来のスキャンテスト設計時においては、 スキャン FF回路の DT入力端 子と Q出力端子の接続はランダムに行われていた。 つまり、 どの FF回路からど の FF回路へデータシフトが行われるかは、 設計上、 特に指定されない。 その結 果、 従来のスキャン設計によって得られた回路は、 例えば図 2に示すような回路 構成なる。 この図 2の事例では FF回路 202 a~ FF回路 202 bのシフトデ —夕転送や、 FF回路 202 b→FF回路 202 c→FF回路 202 d、 又は F F回路 202 f FF回路 202 g→FF回路 202 hという異なるクロックヅ リー系統間でのシフトデ一夕転送が行われる個所が存在する。
また、 このような従来のスキャン設計によって得られる回路では、 例えば特開 平 11— 108999号公報に記載されるように、 クロヅクスキューを低減する ように、 所定箇所に遅延挿入用バッファが配置される。 解決課題
しかしながら、 前記従来の設計方法でスキャンシフトレジス夕の動作保証を実 現した場合には、 図 2に例示するように、 異なるクロックヅリ一系統間でのシフ トデ一夕転送が行われる個所が多数存在するために、 その異なるクロヅクツリー 系統間のスキャンシフト回路部分に、 多数の一ルド保証用遅延素子 2 0 6 a〜2
0 6 eが挿入されて、 回路面積の増加や消費電力、 及び多量の遅延素子の待機時 のリーク電流の増加が生じるという課題がある。 更に、 前記図 2に示した事例のように、 異なるクロックヅリ一間の F F回路同 士を接続している従来回路では、 クロストーク等の干渉や I Rドロップの影響が 顕著に生じ易い半導体微細プロセスを用いた設計を採用すると、 クロックツリー 部分の遅延時間に前記干渉や I Rドロヅプの影響が及び、 シフトデ一夕転送のホ —ルドマージンは更に必要となるため、 スキャンシフト回路部分に挿入される遅 延素子の数は一層増えることになる。 以上のようなテスト容易化設計によって生 じる遅延素子数の更なる増加は、 L S Iの回路面積を一層に増加させ、 更には、 消費電力の増加や、 多数の遅延素子の待機時のリーク電流の顕著な増加を招く。 発明の開示
本発明の目的は、 スキャンテスト設計方法やスキャンテスト回路において、 微 細化プロセスを用いた大規模集積回路で顕著になるクロストークや I Rドロップ の影響が顕著になっても、 スキャンシフト回路に挿入する遅延素子数を有効に少 なくし、 これにより、 大規模集積回路の面積の削減や、 消費電力及びオフリーク 電流を効果的に抑制しながら、 スキャンシフトレジス夕の動作保証を確実に得る ことにある。 前記の課題を解決するために、 本発明では、 備える複数個のスキャンフリップ フロップ回路の接続関係、 即ち、 どのスキャンフリップフロヅプ回路からどのス キャンフリップフロップ回路にデ一夕を転送すれば、 挿入すべき遅延素子数が低 減されるかを今回新たに系統立てて、 検討した。 この検討により、 本発明では、 クロヅクヅリーシンセシス （以下、 C T Sと略 す） の各最終段素子が駆動する複数のフリップフロップ回路を 1つのグループと してスキャンシフトレジスタを構成する。 更に、 このように構成した複数のスキ ヤンシフトレジス夕を各々サブスキャンチヱーンとして、 サブスキャンチヱ一ン 同士を接続して更に大きなスキャンシフトレジス夕を構成する場合には、 サブス キヤンチェーンを接続する優先順位として、
次の順位を採用する。
( 1 )クロックラインのゲート段数が同じもの同士を接続する。
2)前記段数差があるシフトレジス夕同士を接続する際には、 段数差が小さいも の同士を優先して接続する。
( 3)前記段数差があるシフトレジス夕同士の接続時には、 段数の多いサブチェ一 ンから段数の少ないサブチェーンに向かってデ一夕が転送されるように接続する か、 又は、 クロック遅延の大きいサブチェーンからクロック遅延の小さいサブチ ェ一ンにデ一夕が転送されるように接続する。 具体的に、 本発明のスキャンテスト設計方法は、 スキャンテスト回路として多 数のスキャンフリップフロップ回路を有し、 前記多数のスキャンフリップフロヅ プ回路のクロック端子に対してクロックヅリ一が構成されている半導体集積回路 において、 前記クロックヅリ一の最終段に位置する複数の最終段素子に着目し、 この各最終段素子別に、 この各最終段素子により駆動される複数のスキャンフリ ヅプフ口ヅプ回路同士を直列に接続してスキャンシフトレジス夕を構成すること を特徴とする。 本発明は、 前記スキャンテスト設計方法において、 前記各最終段素子別のスキ ヤンシフトレジス夕を各々サブスキャンチェーンとして、 前記サブスキャンチェ —ン同士を接続して更に長いスキャンシフトレジス夕を構成するに際し、 前記ク ロックヅリーを構成する素子の段数が同一であるサブスキャンチヱ一ン同士を優 先的に接続することを特徴とする。 本発明は、 前記スキャンテスト設計方法において、 前記各最終段素子別のスキ ヤンシフトレジス夕を各々サブスキャンチェーンとして、 前記サブスキャンチェ —ン同士を接続して更に長いスキャンシフトレジス夕を構成するに際し、 前記ク ロックヅリ一を構成する素子の段数が異なるサブスキャンチヱ一ン同士を接続す る場合には、 前記クロックヅリーを構成する素子間の相対的な段数差が最小であ るサブスキャンチェーン同士を優先的に接続することを特徴とする。 本発明は、 前記スキャンテスト設計方法において、 前記クロックヅリ一を構成 する素子の段数が異なるサブスキャンチェーン同士の接続時には、 前記クロック ヅリ一を構成する素子の段数差に応じて予め定めた数の遅延素子を前記接続する サブスキャンチヱ一ン間に挿入することを特徴とする。 本発明は、 前記スキャンテスト設計方法において、 前記各最終段素子別のスキ ヤンシフトレジス夕を各々サブスキャンチェ一ンとして、 前記サブスキャンチェ ーン同士を接続して更に長いスキャンシフトレジス夕を構成するに際し、 前記ク ロックヅリ一のクロック原点から各サブスキャンチヱ一ンを構成するフリヅプフ 口ヅプ回路のクロック端子までの遅延時間の大きいサブスキヤンチェーンから前 記遅延時間の小さいサブスキャンチェ一ンへとデ一夕転送が行われる順番で、 前 記サブスキャンチヱ一ン同士を接続することを特徴とする。 本発明のスキャンテスト設計方法は、 スキャンテスト回路として多数のスキヤ ンフリヅプフ口ヅプ回路を有し、 前記多数のスキヤンフリツプフ口ヅプ回路のク 口ヅク端子に対してクロックヅリ一が構成されていると共に、 クロックヅリ一の 複数の所定位置に各々クロックゲート素子を配置したゲーティッド 'クロックヅ リーを有する半導体集積回路において、 前記複数のクロックゲート素子に着目し、 この各クロックゲート素子別に、 このクロヅクゲート素子により駆動される複数 のスキャンフリヅプフロヅプ回路同士を直列に接続してスキャンシフトレジスタ を構成することを特徴とする。 本発明は、 前記スキャンテスト設計方法において、 前記各クロックゲート素子 別のスキャンシフトレジス夕を各々サブスキャンチェーンとして、 前記サブスキ ヤンチヱ一ン同士を接続して更に長いスキャンシフトレジス夕を構成するに際し、 既述した前記のスキャンテスト設計方法を実施することを特徴とする。 本発明のスキャンテスト回路は、 複数のスキャンフリップフロップ回路が直列 に接続されてスキャンシフトレジス夕が構成され、 且つ、 前記複数のスキャンフ リヅプフ口ヅプ回路のクロヅク端子に対してクロックヅリ一が構成されているス キャンテスト回路において、 前記複数のスキャンフリヅプフロヅプ回路のうち、 前記ク口ヅクヅリ一の所定のクロック供給点からフリツプフ口ヅプ回路のクロヅ ク端子までの素子段数が同じである少なくとも 2個以上のフリヅプフロヅプ回路 同士が連続して接続されて、 前記スキャンシフトレジス夕が構成されることを特 徴とする。 本発明は、 前記スキャンテスト回路において、 前記クロックツリーの所定のク 口ヅク供給点からフリツプフ口ップ回路のクロック端子までの素子段数が異なる フリヅプフ口ヅプ回路同士では、 前記クロックヅリ一の所定のクロヅク供給点か らフリツプフ口ップ回路のク口ック端子までの素子段数の相対的な段数差が最小 であるフリップフロップ回路同士が連続して接続されて、 前記スキャンシフトレ ジス夕が更に長く構成されることを特徴とする。 本発明のスキャンテスト回路は、 複数のスキャンフリップフロヅプ回路を有し、 前記複数のスキャンフリヅプフロヅプ回路のクロヅク端子に対してクロヅクヅリ —が構成されているスキャンテスト回路において、 前記クロヅクツリーの末端に 位置する複数の最終段素子毎に、 この各最終段素子に接続される複数のフリップ フロヅプ回路同士でスキャンシフトレジス夕が構成されることを特徴とする。 本発明は、 前記スキャンテスト回路において、 前記複数のスキャンシフトレジ ス夕相互間には、 各々、 遅延素子が配置されていて、 前記複数のスキャンシフト レジスタを前記複数の遅延素子を介して接続した長いシフトレジス夕が構成され ることを特徴とする。 本発明は、 前記スキャンテスト回路において、 前記各遅延素子は、 前記フリツ プフロヅプ回路を構成するトランジスタの閾値電圧よりもより高い閾値電圧を有 するトランジスタにより構成されることを特徴とする。 本発明のスキャンテスト回路挿入用 C ADプログラムは、 多数のフリヅプフ口 ヅプ回路を有し、 前記多数のフリヅプフ口ヅプ回路のクロヅク端子に対してクロ ヅクッリ一が構成されている半導体集積回路に対して、 前記多数のフリヅプフ口 ヅプ回路を各々スキヤンフリヅプフ口ヅプ回路に置換する工程と、 その後、 前記 クロックヅリーの最終段に位置する複数の最終段素子別に、 この最終段素子によ り駆動される複数のスキャンフリップフロップ回路同士を直列に接続してスキヤ ンシフトレジス夕を構成する工程とをコンピュータに実行させることを特徴とす る 本発明のスキャンテスト回路揷入用 C A Dプログラムは、 複数のスキャンフリ ップフ口ップ回路を有する任意のスキヤンテスト回路の回路デ一夕を入力するェ 程と、 前記回路データにおける前記スキャンフリップフロップ回路間のシフトデ —夕転送部分の回路接続を一旦切断する工程と、 その後、 前記複数のスキャンフ リヅプフ口ップ回路のクロヅク端子に対してクロックヅリ一が構成されている場 合に、 前記ク口ヅクヅリ一の最終段に位置する複数の最終段素子別に、 この各最 終段素子により駆動される複数のスキャンフリップフロップ回路同士を直列に接 続してスキャンシフトレジス夕を構成して、 スキャンチェーンを適切化する工程 と、 前記適切化後のネットリスト情報を出力する工程とをコンピュータに実行さ せることを特徴とする。 本発明は、 前記スキャンテスト回路揷入用 C A Dプログラムにおいて、 前記各 最終段素子により駆動される複数のスキャンフリヅプフ口ヅプ回路同士を直列に 接続したスキャンシフトレジス夕を、 各々、 サブスキャンチェーンとして、 前記 クロックツリーを構成する素子の段数が異なるサブスキャンチェーン同士を接続 する場合には、 前記クロックヅリ一を構成する素子間の相対的な段数差が最小で あるサブスキャンチヱ一ン同士を優先的に接続する工程と、 その後、 ネットリス ト情報を出力する工程とをコンピュータに実行させることを特徴とする。 本発明の大規模集積回路は、 既述した前記スキャンテスト回路と、 前記スキヤ ンテスト回路によりテストされる内部回路とを備えたことを特徴とする。 本発明の携帯デジタル機器は、 前記大規模集積回路が搭載されていることを特 徴とする。 以上により、 本発明では、 クロックヅリ一の最終段素子が駆動する複数のフリ ヅプフロヅプ回路単位でスキャンシフトレジス夕が構成されていて、 これらの複 数のフリヅプフ口ップ回路は、 相互に、 これらフリヅプフ口ヅプ回路へのクロヅ ク信号の伝搬遅延時間がほぼ等しいので、 この各スキャンシフトレジス夕の動作 における設計保証が容易に得られる。 更に、 従来技術のように、 デ一夕ホ一ルド違反が発生する個所がスキャンテス ト回路の挿入時には特定できず、 その後のタイミング設計時においてホ一ルド違 反個所を特定して、 この違反箇所に対してホールド保証遅延素子を挿入する方法 では、 スキャンフリヅプフ口ヅプ回路の出力側に多くのホールド保証用遅延素子 を挿入する必要があり、 このため、 スキャンテスト動作以外の通常動作において も、 ホールド保証用遅延素子が不要に遷移して消費電力が増加する欠点があるが、 本発明では、 シフトデ一夕転送ラインに挿入するホールド保証用遅延素子の数を 削減できるので、 低消費電力化を実現できると共に、 それら遅延素子の待機時で のリーク電流 （オフリーク電流） を削減できるので、 より一層に低消費電力化が 可能である。 カロえて、 従来技術では、 既述の通り、 ホールド違反の発見後にホ一ルド保証用 遅延素子を挿入する方法であったために、 一旦、 フリップフロップ回路間のタイ ミング特性が設計制約を満たしていても、 スキャンテスト回路の挿入後にデータ シフト回路側に前記ホールド違反が発生すると、 回路全体のタイミング特性を悪 化させる場合がある。 しかし、 本発明では、 最小限の数のホールド保証用遅延素 子のみをスキャンシフト回路に揷入することができ、 且つその後のタイミング設 計時にホールド違反が発生し難い回路構成であるので、 設計の後戻りが少なく、 タイミング特性の収束性も向上して、 短 T A T設計が可能である。 また、 得られたスキャンテスト回路を用いて製造検査を実施する場合に、 製造 プロセスのバラヅキゃクロストークなどの干渉、 又は I Rドロップ等に起因して、 クロヅク回路の遅延特性がチヅプ面内の局所的な場所で発生しても、 スキャンシ フト動作を良好に保証できる口バスト設計を実現できるので、 スキャンテス卜で の製造歩留まりが向上する。 特に、 本発明では、 クロヅクヅリ一を構成する素子の段数が同一であるサブス キャンチェーン同士や、 その段数相対的な差が最小であるサブスキャンチヱ一ン 同士が最優先して接続されるので、 製造バラヅキ、 又はクロストーク等の干渉や I Rドロップに起因してクロック系統の伝搬遅延特性が局所的に変動した場合で あっても、 スキャンテスト回路のシフトレジス夕動作に対する設計保証を良好に 得ることができる。 加えて、 本発明のスキャンテスト回路挿入用 C A Dプログラムでは、 クロック ヅリ一の最終段素子により駆動される複数のスキャンフリップフロヅプ回路同士 を直列に接続してスキャンシフトレジス夕を構成する設計アルゴリズムを持つの で、 スキャンテスト回路の挿入の自動化が可能であると共に、 従来のスキャンチ ェ一ン配線最適化機能と同じ設計段階で前記設計アルゴリズムを用いることがで き、 設計工程を増加させることなく且つ後戻りが少ない半導体集積回路の設計が 可能である。 また、 本発明では、 内蔵するスキャンテスト回路が、 オフリーク電流が少なく 低消費電力であって、 低電力回路であるので、 バッテリー駆動の携帯デジタル機 器や自動車搭載デジ夕ル機器に応用することにより、 バッテリー寿命の長いデジ 夕ル機器が実現される。 図面の簡単な説明 図 1は本発明の第 1の実施の形態のスキヤンシフトレジス夕の構成を持つスキ ヤンテスト回路を示す図である。
図 2は従来のスキャンシフトレジス夕構成を持つスキャンテスト回路を示す図 である。
図 3は本発明の第 4の実施の形態において、 クロックッリ一の素子段数が異な るサブスキャンチェーン同士を接続する手順を示した概念図である。
図 4は本発明の第 6及び第 9の実施の形態のスキャンテスト設計方法を説明し た設計フローチャート図である。
図 5は従来のテスト設計フローチャートを示す図である。
図 6 ( a ) は本発明の第 6の実施の形態において、 クロックスキューの分布を 示す図、 同図 （b ) はそのクロックスキューの分布を持ち且つクロヅクヅリー素 子段数が異なるスキャンサブチヱ一ン間の接続方法を示す図である。
図 7は本発明の第 7の実施の形態におけるスキヤン F F回路の構成を示す図で ある。
図 8は本発明の第 8の実施の形態において、 サブスキヤンチェーン間のクロヅ ク遅延分布を用いてスキャンチェーン接続を行う方法を説明した設計フローチヤ —ト図である。
図 9は図 8に示した設計フローチャート図において、 テスト回路挿入設計の詳 細を示すフローチャート図である。
図 1 0は図 8に示した設計フローチャート図において、 スキャンチェ一ン最適 化の詳細を示すフローチャート図である。
図 1 1は図 9のテスト回路挿入設計フローチャート図によるサブスキャンチェ ―ンの接続手順を説明した図である。
図 1 2は図 1 0のスキャンチェーン最適化設計フローチャート図によるサブス キャンチヱーンの接続手順を説明した図である。
図 1 3は本発明の第 1 0の実施の形態のスキャンシフトレジス夕の構成を持つ スキャンテスト回路を示す図である。 発明を実施するための最良の形態 以下、 本発明の実施の形態について、 図面を参照しながら説明する。
(第 1の実施の形態）
図 1は本発明の第 1の実施の形態におけるテスト容易化設計方法により実現し たスキャンシフト回路のスキャンシフトレジス夕の構成を表しており、 特に、 C T Sバヅファの構成とスキャンシフトレジス夕の接続関係とを示した図である。 以下、 この図 1を用いて説明する。 図 1において、 101はクロック遅延調整バッファ、 101a〜101:H±C T Sバッファであって、 所定のクロヅク原点又はク口ヅク供給点 Sからバッファ 101を経てバッファ 101 a、 10b、 101 cに分岐し、 更にその各分岐毎 に 3つのバッファ 101 fに分岐するクロックヅリー Tが形成され、 このクロヅ クヅリ一Tを介して多数のフリップフロップ回路 （以下、 FF回路という） FF 回路 102 a~l 02 jのクロック端子にクロック信号が供給される。 本実施の形態の設計方法でにおいては、 最初に、 CTSの最終段素子 101 f が駆動する複数の FF回路を最小単位としてスキャンシフトレジス夕を構成する c 従って、 図 1における 3個の FF回路 102 aを用いてスキャンシフトレジス夕 の最小単位を構成する。 同様に各 3個の FF回路 102 b、 102 c, 102 d、 102 e、 102 f、 102 ：、 102 h、 102 i、 102 j毎にこれら 3個 の FF回路を直列に接続して、 各々、 スキャンシフトレジス夕を構成している。 本実施の形態では、 前記スキャンシフトレジス夕の最小単位をサ： ェ一ンと呼ぶ。 このサブスキャンチェ一ン内の FF回路は、 CTS設計の性格上、 最もクロヅクスキューの小さな FF回路集団であり、 これら同一の CT Sバヅフ ァで駆動される FF回路間で構成したスキャンシフトレジス夕は、 安定したシフ ト動作が期待できる。 また、 微細化プロセスにおいてクロストーク等の干渉や I Rドロップ等の影響 が顕著になった場合においては、 特にホールド時間違反によるデ一夕シフトの不 具合が問題となる。 この原因は、 クロヅク遅延がクロストークや I Rドロップな どによって変動することが挙げられる。 本実施の形態では、 前記サブスキャンチ ェ一ンが、 同一の CTSバッファで駆動された FF回路の集団であるので、 クロ ヅク遅延の変動はほぼ等しく同一に影響する。 従って前記遅延変動の影響に対し て安定した動作保証が可能なスキヤンシフトレジス夕を提供できる。
(第 2の実施の形態）
次に、 本発明の第 2の実施の形態を説明する。
前記第 1の実施の形態を示す図 1においては、 3個の FF回路 102 aを用い てサブスキャンチェーンを構成し、 また各 3個の FF回路 102 b、 102c、
102 d、 102 e、 102 f , 102 ：、 102 h、 102 i、 102 jを用 いて、 前記 3個の FF回路 102 aと同様に、 各々スキャンシフトレジス夕を構 成した。 従って、 前記第 1の実施の形態では、 シフトレジス夕の各入出力を LS
Iのスキヤン入力又はスキヤン出力に各々接続することにより、 スキャンテスト 回路を構成することが可能である。 しかし、 この場合には、 大規模な回路におい て、 テスト端子の数が膨大になり、 テストコストの増大や LS Iの外部端子制約 で端子が不足し、 てテスト容易化設計の実現が困難な場合が生じる。 そこで、 前記第 1の実施の形態で説明したサブスキャンチェーン同士を接続し て、 更に大きなスキャンシフトレジス夕を構成することにより、 スキャン入出力 端子を削減する構成が本実施の形態である。 つまり、 図 1において説明した前記各サブスキャンチェーンにおいては、 最初 に、 C T Sバッファの段数が等しいサブスキャンチェ一ン同士を、 図 1に示した サブスキャンチェーン間接続ネット 1 0 7、 1 0 8、 1 0 9により優先的に接続 する。 このとき、 サブスキャンチェーン同士の接続に際し、 設計マージンを考慮 してホールド時間保証用に任意の個数のバッファを揷入しても良い。 特に、 クロ ストーク等の干渉や I Rドロップ等の影響によって各サブスキャンチェーンのク ロック遅延が変動した際には、 各サブスキャンチェーン間のクロック変動は各々 異なるため、 この変動分を考慮したホールド保証バッファを挿入する方法が望ま しい。 但し、 サブスキャンチェーン間の接続においては配線長が十分長い場合も あり、 必ずしも前記バッファの挿入が必要ではない。 図 1の回路例では、 サブス キャンチェーン間接続ネット 1 0 7、 1 0 8、 1 0 9において、 ホールド時間保 証用遅延素子は省略可能であるので、 そのような遅延素子を介さず F F回路同士 を直接接続している例を示している。 このように、 本実施の形態では、 同一の C T Sバッファ段数のサブスキャンチ エーン同士を接続するので、 L S I内のスキャンチェーンの本数が減少し、 従つ て、 スキャンテスト端子の不足を解消することが可能である。
(第 3の実施の形態）
続いて、 本発明の第 3の実施の形態を説明する。
本第 3の実施の形態は、 前記第 2の実施の形態でもなおスキャンテスト端子（ス キャンイン端子及びスキャンァゥト端子） の数が制約端子数以内に収まらない場 合の設計方法を示している。 前記第 2の実施の形態においてスキャンテスト端子数の制約を解消できない場 合や、 その他の理由で更にスキャンチェーン数を少なくしたい場合には、 C T S バッファ段数が異なるスキャンシフトレジス夕同士を接続する必要がある。 この 場合にも、 最初は、 前記第 2の実施の形態と同様に、 C T Sバッファ段数が等し いシフトレジス夕同士をサブスキャンチェーン間接続ネット 1 0 7、 1 0 8、 1 0 9により優先的に直列に接続する。 次いで、 図 1において、 接続の第 2優先順位として、 クロック供給点 Sから C T Sバッファまでの相対的なバッファ段数差が最小、 すなわち段数差が 1段のシ フトレジス夕同士を各々接続ネット 1 1 0、 1 1 1で優先して接続する。 ここで、 これらの接続ネヅ ト 1 1 0、 1 1 1には、 前記段数差が 1段であるので、 図 1に おいて 1つの遅延素子 1 0 6 a、 1 0 6 bが揷入される。 続いて、 更にスキャンシフトチェーン数を削減したい場合には、 第 3優先順位 として、 C T Sバヅファ段数の相対差が 2段以内のサブスキヤンチェ一ン同士を 図 1のサブスキャンチェーン間接続ネヅト 1 1 2により接続する。 ここで、 この 接続ネヅト 1 1 2には、 前記段数差が 2段であるので、 2個の遅延素子 1 0 6 c が挿入される。 以後、 同様に C T Sバッファ段数の相対差が少ないシフトレジ ス夕同士を優先的に接続する方法を用いて、 設計要求仕様又は設計制約に適合し たスキャンシフトチェ一ン数となるようテスト設計を行う。 図 1は、 この方法を 用いて、 最終的に 1本のスキャンチェーン 1◦ 3でもってスキャンテスト回路を 構成した場合の回路例を示している。 そして、 C T Sバッファ段数の異なるサブ スキャンチヱ一ン間の接続においては、 C T Sバッファの相対的な段数差に合わ せて、 相対段数差の大きな個所にはバッファを多く、 相対段数差の小さな個所に はバッファの揷入数を少なくする。 尚、 挿入するバッファ数は相対段数差毎に予 め決めておく。
(第 4の実施の形態）
次に、 本発明の第 4の実施の形態を説明する。
前記第 2及び第 3の実施の形態では、 ホールド時間保証用に挿入する遅延素子 1 0 6 a〜l 0 6 cの数は、 設計マージンを考慮して予め決定しておく必要があ る。 この場合、 特に前記第 3の実施の形態のように C T Sバッファの相対的な段 数差が異なり、 且つ異なる種々の段数差のサブスキャンチェーン同士を直列接続 するときには、 組合せ誤差を考慮すると、 挿入する遅延素子の数がオーバマージ ン設計になる点が懸念される。
そこで、 本第 4の実施の形態においては、 前記第 2の実施の形態の設計方法で 構成したシフトレジスタ、 即ち、 クロヅクヅリ一を構成する素子の段数が等しい シフトレジス夕同士、 を第 1優先順位として接続し、 その結果において更に直列 接続して大きなスキャンシフトレジス夕を構成する必要がある場合には、 前記第 3の実施の形態の第 2優先順位とは異なり、 次の第 2優先順位を採用する。 すなわち、 本第 4の実施の形態では、 クロック回路の素子数 (例えば C T Sバヅ ファ数〉が異なるサブスキャンチェ一ン同士を接続する設計ルールとして、 第 2優 先順位として、 スキャンイン端子側に最も C T Sバッファ段数の多いサブスキヤ ンチヱーンを配置し、 一方、 スキャンアウト端子側には、 最もクロック回路の構 成素子段数が少ないスキャンシフトレジス夕を配置する。 そして、 前記スキャン ィン端子側での次段のサブスキヤンチェ一ンとスキヤンァゥト端子側での前段の サブスキャンチェーンとの間に接続するサブスキャンチェーンは、 スキャンィン 端子側に近い方からスキャンァゥト端子側に近い方へ向かって、 C T Sバッファ 段数が多いサブスキヤンチヱ一ンから C S Tバヅファ段数が少ないサブスキヤン チェーンへと接続して行く設計方法を採用する。 即ち、 この設計方法で構成されたスキャンテスト回路は、 図 3に示すように、 CTSバッファ段数が同じ FF回路間の転送か、 又は、 CTSバッファ段数が多 い FF回路から CTSバッファ段数が少ない FF回路へ向かって （即ち、 サブス キャンチェーンにおいて、 供給されるクロック信号の遅延時間が大きい側から小 さい側へとデ一夕転送が行われる順番で） シフト動作が行われるスキャンテスト 回路となる。 具体的には、 図 3において、 CTSバッファ段数が 7段で同じサブ スキャンチェーン 310 a同士間、 CT Sバッファ段数が 6段で同じサブスキヤ ンチェーン 31 Ob同士間、 CTSバッファ段数が 5段で同じサブスキャンチェ —ン 310 c同士間で先ず接続され、 その後、 CT Sバッファ段数が多いサブス キャンチェーン 310 aから CT Sバヅファ段数が少ないサブスキャンチェ一ン 310b、 310c, 及び CT Sバッファ段数が 3段で最も少ないサブスキャン チェーン 310 dへ向かってデ一夕転送が行われるように、 サブスキャンチェ一 ン同士が接続される。 ここで、 CT Sバッファ段数が多いシフトレジス夕は一般的にクロック遅延が 遅い場合が多く、 一方、 CT Sバッファ段数が少ないシフトレジス夕は一般的に クロック遅延が早いと予想される。 従って、 CTSバッファ段数差が生じたサブ スキャンチェーン間のデー転送においては、 クロック遅延が若干遅い F F回路か らクロック遅延が若干早い FF回路へデータ転送されるので、 セットアップ時間 のマージンは小さくなるが、 一方、 ホールド時間に対しては安全設計となる。 ス キャンテスト回路の場合には、 デ一夕シフト回路部分は FF回路間に回路がない 場合が一般的であって、 セットァヅプ時間は十分余裕がある。 一方、 データシフ ト回路の FF回路間にゲートが存在しない分、 スキャンシフトレジス夕では、 ホ 一ルド時間の保証が課題となる。 即ち、 本第 4の実施の形態においては、 ホール ド時間に余裕を持たせた回路構成が容易に提供でき。 これにより、 本第 4の実施 の形態では、 クロストーク等の干渉や I Rドロヅプの影響によって生じるクロヅ ク遅延変動に対しても口バストなシフトレジス夕が得られる。 更に、 本第 4の実施の形態では、 クロック遅延変動に対して安全な設計となつ ている分、 クロック回路を構成する素子段数が異なるサブスキャンチェーン間の データラインに挿入するホールド保証用遅延素子の数もオーバマージン設計する 必要が無く、 設計精度が高い分、 従来のスキャンテスト回路に比べて、 遅延素子 数を少なくできる利点がある。
(第 5の実施の形態）
更に、 本発明の第 5の実施の形態を説明する。
前記第 2、 第 3及び第 4の実施の形態においては、 ホールド保証用に挿入され る遅延素子の数が、 従来のスキャンテスト回路に比べて少なくできるので、 回路 面積を小さくすることが可能であるが、 本発明の第 5の実施の形態は、 更なる回 路面積の増加を抑制する設計方法を提供する。 以下、 説明する。 本実施の形態では、 基本的な回路設計方法は、 例えば前 §3第 2、 第 3及び第 4 の実施の形態と同様であるが、 例えば図 1において、 サブスキャンチェーン同士 の接続時に、 サブスキャンチェーン間接続ネヅト 1 1 0〜1 1 2に挿入する遅延 素子 1 0 6 a〜 1 0 6 cは、 各々、 F F回路 1 0 2 a〜； L 0 2 f及びロジック回 路を構成するトランジスタの閾値電圧よりも高い閾値電圧を有するトランジスタ を用いて構成される。 これにより、 少ない遅延素子の数で大きな遅延時間を得る ことができる。 即ち、 本第 5の実施の形態は、 L S I全体を構成するトランジス 夕の閾値電圧に対して、 遅延素子を構成するトランジスタを高閾値トランジスタ で構成する方法である。 (第 6の実施の形態）
続いて、 本発明の第 6の実施の形態を説明する。
前記第 4の実施の形態では、 クロック回路を構成する素子段数を判断材料にサ ブスキャンチェーンの接続順番を決定した、 本第 6の実施の形態では、 C T S挿 入後のクロック遅延調整の工程でスキャンチヱーン同士の接続の最適化を図る設 計方法を示し、 これにより、 高精度なスキャンテスト回路を実現する方法を提供 する。 以下、 図 4、 図 5及び図 6を用いて説明を行う。 図 5は、 従来の一般的な L S Iの設計フローを示す。 図 4は本第 6の実施の形 態における CAD (Computer Aided Design) 設計フロ一を示す。従来の設計方法 では、 図 5に示すように、 R T L設計後、 R T Lファイル 5 0 1を入力デ一夕と して、 論理合成 C ADプログラム 5 0 2を行いてゲ一トレベルのネヅトリスト 5 0 3を生成する。 このゲートレベルのネヅトリスト 5 0 3に対して、 スキャンテ スト回路挿入 C ADプログラム 5 0 4を用いて、 スキャンテスト回路挿入後のネ ヅトリスト 5 0 5を作成する。 前記スキャンテス卜回路挿入後のネヅトリスト 5 0 5は、 マスクレイアウト C ADプログラム 5 0 6の入力デ一夕として用いられ、 マスクレィァゥト C ADプ ログラム 5 0 6で配置配線後、 C S Tの挿入を行い、 クロック遅延解析プログラ ム 5 0 7でクロックの遅延解析を行う。 その結果を用いてクロックスキューの調 整 5 0 8を行って、 ネットリスト 4 0 9及びパターン情報 G D S I Iを出力する。 これに対し、 本第 6の実施の形態では、 図 4に示す L S I設計フローにおいて、 前記図 5のフローとはクロヅク遅延解析 4 0 7 (又は 5 0 7 )までは、 スキャンテ スト回路挿入プログラム 4 0 4以外は、 ほぼ同じ工程をたどる。 違いは大きくは 2点であり、 1点目は前記スキャンテスト回路挿入 C ADプログラム 4 0 4にお いて、 本発明の第 1〜第 4の実施の形態 （又は実施の形態 5を含む） で説明した スキャンチェーン設計方法を用いてスキャンテスト回路挿入後のネットリスト 4 0 5を作成している点である。 2点目は、 クロック遅延解析 4 0 7の結果を用い てクロヅクスキュ一調整を行う工程 4 0 8において、 前記第 4の実施の形態で説 明したアルゴリズムでスキャンチェ一ンの最適化をも行う点である。 図 4に示した L S I設計フローの工程 4 0 8におけるスキャンチェーン最適ィ匕 方法について図 6を用いて説明する。 図 4のクロック遅延解析工程 4 0 7では、 各サブスキャンチェーンのクロック 遅延を把握することができる。 そして、 この情報を基に、 各サブスキャンチヱ一 ン間のクロック遅延差を求める。 このクロック遅延解析工程 4 0 7で求めたクロ ック遅延の分布を図 6 ( a) に度数分布 6 0 3 dとして例示する。 同図 （a ) で は、 多数のサブスキャンチェーンのうち同図 （b ) に示す 3つのサブスキャンチ ェ一ン 6 0 3 a、 6 0 3 b、 6 0 3 cを例示している。 これら 3つのサブスキヤ ンチェーン 6 0 3 a〜6 0 3 cを構成する F F回路に対してクロヅクヅリーバヅ ファ 6 0 2 a、 6 0 2 b、 6 0 2 cが構成され、 C T S回路を形成している。 各 サブスキャンチェーン 6 0 3 a〜6 0 3 cに対応するクロック遅延の度数分布は、 図 6 ( a ) に示す度数分布 6 0 1 a ~ 6 0 1 cである。 本第 6の実施の形態においては、 クロック遅延分布が最も大き'
チェーン 6 0 3 aの入力をスキャンイン端子 6 0 と接続し、 クロック遅延分布 が最も小さいサブスキャンチェ一ン 6 0 3 cの出力をスキャンァゥト端子 6 0 5 と接続する。 また、 L S I内部のサブスキャンチェーン間接続は、 クロック遅延 分布のセン夕一値が最も大きいサブスキャンチェーンから最も小さいサブスキヤ ンチェーンに並ぶ順番に並べ変えるように、 各サブスキャンチェーン間の接続を 行う。 つまり、 本実施の形態では、 クロック遅延分布が中間的なサブスキャンチ ェ一ン 6 0 3 bを前記両サブスキャンチェーン 6 0 3 a、 6 0 3 c間に配置する c 尚、 この時、 ホールド時間保証用遅延素子 6 0 6を介した再接続を実施する。 従って、 本実施の形態では、 クロヅク遅延変動に対してロバストな設計を比較 的容易に行うことができ、 且つ、 従来のスキャン設計方法にように多数のホール ド保証用遅延素子をむやみに後から挿入することが不要になる。 よって、 本第 6 の実施の形態では、 従来 の設計方法に比べて、 非常に少ない遅延素子数でもつ てスキャンシフト動作の保証が可能なスキャンテスト回路を提供できる。
(第 7の実施の形態）
一般に、 スキャンテスト回路は、 スキャンシフト回路部分に関して、 F F回路 間にロジック回路が存在しない場合が多い。 従って、 シフトレジス夕は、 セット ァップ時間の設計制約に十分余裕がある一方、 ホールド時間の設計制約が余裕が 極めて少ない場合が多い。 従って、 従来のスキャンテスト設計では、 スキャンシ フト側回路のデ一夕ラインにホールド保証用バッファを揷入して、 ホールド時間 の設計保証を図る方法が最も一般的である。 本第 7の実施の形態では、 通常回路の F F回路デ一夕転送のセットァヅプ時間 に影響することなく、 且つホールド保証用バヅファなどの挿入による回路面積の 増加を招くことのないスキャン F F回路にを提供するものである。 以下、 図 7を 用いて説明する。 本第 7の実施の形態における F F回路の一例を図 7に示す。 同図において、 ス キャン F F回路 1 0 2は、 入力端子に通常デ一夕入力端子 D、 スキャンシフトデ 一夕入力端子 D T、 クロック端子 C K、 テストモード端子 N T、 及び 1対の出力 端子 Q、 N Qを有する。 そして、 スキャンシフトデ一夕入力端子 D T側のスキャンシフトデ一夕入力側 回路 7 0 2を構成する P型トランジスタ 7 0 2 a、 N型トランジスタ 7 0 2 b、 インバー夕 7 0 2 c、 トライステートインバ一夕 7 0 2 dは、 F F回路 1 0 2の その他の部分、 特に通常デ一夕入力端子 D側の通常データ入力側回路 7 0 1を構 成する 7 0 1 a〜7 0 1 d部分のトランジスタに対して、 高閾値電圧を持つトラ ンジス夕を用いて構成される。 従って、 本第 7の実施の形態では、 スキャンシフト側回路のデ一夕ラインにホ ールド保証用の遅延回路を揷入する必要がないので、 F F回路の面積を増加させ ることなく、 スキャンシフトデータ入力側の遅延時間を増加させることができる よって、 スキャンテスト設計時にホールド保証用としてスキャン F F回路のシ フトデ一夕ラインに挿入する遅延素子の数を削減できて、 回路面積や消費電力の 小さい L S Iを提供できる。
(第 8の実施の形態）
次に、 本発明の第 8の実施の形態を説明する。
以下、 本第 8の実施の形態の C ADプログラムとして、 前記第 1〜第 4及び第 6の実施の形態のスキャンテスト設計を行う D F T (Design For Testability )設 計 C ADプログラムについて、 図 3及び図 8を用いて説明する。 従来の D F T設計プログラムとしてのスキヤン挿入 C ADプログラムは、 F F 回路をスキャン F F回路に置換し、 スキャン F F回路のシフトデ一夕入力端子と 出力端子をランダムにスキャンカスケ一ド接続する。
これに対し、 本第 8の実施の形態におけるスキャンテスト回路挿入 C ADプロ グラムは、 図 8に示すように、 ： R T L設計後、 R T Lファイル 8 0 1を入力デ一 夕として論理合成 C ADプログラム 8 0 2を行いてゲートレベルのネヅトリスト 803を生成する。 このゲートレベルのネットリスト 803に対して、 スキャン テスト回路挿入 CADプログラム 804を用いて、 スキャンテスト回路挿入後の ネットリスト 805を作成する。 ここで、 前記スキャンテスト回路挿入 CADプ ログラム 804の詳細を図 9に示す。 図 9のスキャンテスト回路挿入 C A Dプログラム 804では、 図 11に示すよ うに、 最初に工程 804 aにおいて、 各最終段 CTSバッファ 1005で駆動さ れる FF回路同士でサブスキャンチェーン 1001を作成する。 次いで、 工程 8 04bにおいて、 最終段バッファ 1005を駆動する C T Sバッファ 1002間 でこの CT Sバッファ 1002に繋がるサブスキャンチェーン 1001同士を仮 接続する （図 11中符号 [2]で示す） 。 その後、 工程 804 cにおいて、 前記各 CTSバヅファ 1002を駆動する複数の CTSバッファ 1003間でこの CT Sバッファ 1003に繋がるチェーン同士を仮接続する （同図中符号 [3]で示 す） 。 そして、 工程 804 dにおいて、 最終的に、 前記各 CT Sバヅファ 100 3を駆動する最初段の C T Sバッファ 1004間でこの最初段の C T Sバッファ 1004に繋がるチヱーン同士を仮接続する （同図中符号 [4]で示す） 。
次に、 図 8に戻って、 工程 806でマスクレイアウト CADプログラムによる 配置配線を行ない、 CTSの挿入を行う。 その後、 工程 807においてスキャンシフトレジスタを構成する FF回路間の シフトデ一夕転送部分の回路情報を一旦切断すると共に、 一部のスキャンシフト レジス夕部分のネットリスト情報をリセットし、 その後、 CTSバッファ段数や クロック回路の素子段数を基準に、 前記第 1〜第 6の実施の形態で説明したアル ゴリズムで再度ネヅトリストを再構築する。 このネヅトリストを再構築する CA Dプログラムを図 1◦に示す。 そして、 このようにスキャンシフトレジス夕側回 路を最適化した新たなゲートレベルのネヅトリストを用いて再レイァゥト（配置配 線)又は配線のみを行う。 次に、 図 10に示したネヅトリストの再構築プログラムを図 12に基づいて説 明する。 図 10において、 最初に工程 807 aにおいて、 各最終段 CTSバッフ ァ 1005 aを駆動する CTSバッファ 1002 a間で各 CTSバッファ 100 5 aの段数が同数のサブスキャンチェーン 1001同士を接続する （図 12中符 号 [6]で示す） 。 次いで、 工程 807 bにおいて、 各最終段 CTSバヅファ 10 05 aを駆動する CTSバッファ 1002 a間で、 各 CTSバッファ 1005 a の段数が多いサブスキャンチェ一ン 1001から段数が少ないサブスキャンチェ —ン 1001へと繋がるようにこれらのサブスキャンチェーン 1001同士を接 続する （同図中符号 [7]で示す） 。 更に、 工程 807 cにおいて、 複数の CTS バヅファ 1002 aを駆動する CTSバッファ 1003 a間で、 CTSバッファ 1002 aの段数が同数のサブスキャンチェ一ン 1001同士を接続する （同図 中符号 [8]で示す） 。 次いで、 工程 807 dにおいて、 複数の CTSバッファ 1
002 aを駆動する CTSバッファ 1003 a間で、 CTSバッファ 1002 a の段数が多いサブスキャンチェーン 1001から段数が少ないサブスキャンチェ —ン 1001へと繋がるようにこれらのサブスキャンチェーン 1001同士を接 続する （同図中符号 [9]で示す） 。 次いで、 工程 807 eにおいて、 複数の CT Sバッファ 1003 aを駆動する CTSバッファ 1004 a間で、 CTSバヅフ ァ 1003 aの段数が同数のサブスキャンチェーン 1001同士を接続する （図 12では該当なし） 。 そして、 最終的に、 工程 807 fにおいて、 複数の CTS バッファ 1003 aを駆動する CT Sバッファ 1004 a間で、 CTSバッファ
1003 aの段数が多いサブスキャンチェーン 1001から段数が少ないサブス キャンチェーン 1001へと繋がるようにこれらのサブスキャンチェーン 100 1同士を接続する （同図中符号 [11]で示す） 。 その後は、 図 8に戻って、 工程 808でクロック遅延解析を行い、 工程 809 で CTS調整 （クロヅクスキュー調整）、 及び再度マスクレイアウト CADプロ グラムによる一部配置や物理配線の最適化を行う。 その結果、 シフトレジス夕回 路部分を再構築したネットリストデータ 810やパターン情報 GDS I Iが得ら れる。
従って、 本第 8の実施の形態では、 前記第 1〜第 4及び第 6の実施の形態を実 現するスキャンテスト設計を行う DFT(Design For Testability )設計 CADプ ログラムを提供できる。
(第 9の実施の形態）
次に、 本発明の第 9の実施の形態を説明する。
本第 9の実施の形態は、 前記第 1〜第 4及び弟 6の実施の形態のスキヤンテス ト設計を行う D FT設計の CADプログラム及び及びスキャンチェーン最適化機 能を持ったマスクレイアウト CADプログラムを示す。 以下、 図 3及び図 4を用 いて説明する。 従来の D FT設計プログラムとしてのスキャン挿入 CADプログラムは、 FF 回路をスキャン FF回路に置換し、 スキャン FF回路のシフトデ一夕入力端子と 出力端子をランダムにスキャンカスケード接続する。
本発明の第 9の実施の形態におけるスキャン挿入 CADプログラムは、 図 4に 示すように、 RTL設計後、 RTLファイル 401を入力データとして論理合成 CADプログラム 402を行いてゲ一トレベルのネヅトリスト 403を生成する。 このゲ一トレベルのネヅトリスト 4◦ 3に対して、 スキャンテスト回路挿入 C A Dプログラム 404を用いて、 スキャンテスト回路挿入後のネヅトリスト 405 を作成する。 このスキャンテスト回路挿入 C A Dプログラム 404の詳細は図 9 と同様であるので、 その説明を省略する。 次いで、 図 4に示す工程 4◦ 6において、 従来と同様のマスクレイアウト C A Dプログラムによる配線を行ない、 C T Sを挿入し、 その後に、 工程 4 0 7にお いてクロヅク遅延解析を行う。 そして、 工程 4 0 8において、 前記クロック遅延 解析の結果を基にクロックスキューの調整を行い、 その後、 本第 9の実施の形態 の C A Dプログラムを用いて、 スキャンシフト側の F F回路間の接続情報を一旦 切断して、 ネヅトリスト情報の一部をリセットした後、 C T Sバッファ段数ゃク ロック回路の素子段数又は各サブスキャンチェーンのクロヅク遅延情報を基に、 前記第 1〜第 6の実施の形態で説明したアルゴリズムで再度ネヅトリストを再構 築する。 この工程 4 0 8では、 スキャンシフト側回路を最適化した新たなゲート レベルのネットリストを用いて、 再度、 マスクレイアウト C A Dプログラムによ る新たなスキャンシフト側回路の物理的な配線処理も再実行する。 この工程 4 0 8でのスキャンチェ一ン最適化 C ADプログラムは、 前記図 1 0に示した C AD プログラムと同様であって、 これと異なる点は、 そのプログラムの実行時点がク 口ヅク遅延解析の結果を基に行ったクロヅクスキューの調整後である点で異なる のみであるので、 その説明を省略する。
前記の結果として、 本第 9の実施の形態における C A Dプログラムは、 シフト 回路部分を再構築したネットリストとマスクレィァゥトデ一夕を出力する。
(第 1 0の実施の形態）
続いて、 本発明の第 1 0の実施の形態を説明する。
前記第 1の実施の形態では、 同一の C T Sの最終段素子が駆動する F F回路を 最小単位としてスキャンシフトレジス夕をして構成したが、 本第 1 0の実施の形 態では、 ゲーティヅ ド C T Sを実行した回路については、 ゲ一ティヅ ド C T Sを 実行した始点となるネットゃ端子を最小単位としてサブスキャンチェーンを構成 する方法を提供する。 低消費電力回路の実現方法としては、 クロックゲーティッドを用いた設計方法 がある。 またクロックラインにゲ一ティヅド回路があっても、 自動で C T Sを張 る機能を有する C ADツールも存在する。 この場合、 ゲーティヅド C T Sを実行 した始点となるネッ卜から F F回路のクロック端子までは、 原則としてスキュー が高精度に調整されていることが多い。 従って、 このような設計方法と組み合わ せる場合は、 ゲ一ティッド C T Sを実施した基点から下のヅリ一に接続される F F回路を最小単位としてサブスキャンチェーンを構成する方法でも、 以上で説明 したスヤンテスト設計を適用できる。 このようなゲーティヅド C T Sでのサブスキャンチェーン形成方法を図 1 3に 基づいて説明する。 同図において、 ゲ一ティヅ ド ·クロックヅリー G Sには、 第 1、 第 2及び第 3のゲ一ティング素子 （クロヅクゲート素子） 9 0 1 g 1〜9 0 l g 3が配置される。 前記第 1のゲ一ティング素子 9 0 l g lは、 最上段に配置 した第 1のブロック; B 1に属する 3個のスキャンフリヅプフロヅプ回路 9 0 2 a の各クロヅク端子に接続される。 また、 第 2のゲ一ティング素子 9 0 1 g 2は、 中段の位置に配置した第 2のブロック B 2に属する 9個のスキャンフリヅプフ口 ヅプ回路 9 0 2 d、 9 0 2 e、 9 0 2 f の各クロック端子に接続される。 更に、 第 3のゲ一ティング素子 9 0 1 g 3は、 下段の位置に配置した第 3のブロック： B 3に属する 9個のスキャンフリヅプフロヅプ回路 9 0 2 g：、 9 0 2 h、 9 0 2 i の各クロック端子に接続される。 前記各ゲ一ティング素子 9 0 1 g 1〜9 0 1 g 3は、 共通の又は個別の条件成立時には、 対応するプロヅク B 1〜B 3に属する フリップフロップ回路へのクロヅク信号の供給を停止して、 低消費電力を図る。 更に、 前記プロヅク B 1〜B 3において、 各々、 その内部に属するフリップフ ロヅプ回路は、 対応するゲーティング素子 9 0 1 g 1〜9 0 1 g 3からのクロッ ク供給に要する電力を抑えるように、 相互に近接した位置に配置される。従って、 同一プロック内に属するフリヅプフロヅプ回路同士では、 対応するゲーティング 素子 9 0 1 g 1〜9 0 1 g 3からのクロヅク信号の伝搬遅延時間はほぼ同一値で ある。 この事実から、 本実施の形態では、 各ブロック B 1〜： B 3において、 同一 ブロック内に属する複数のフリップフロヅプ回路同士を直列に接続して、 各プロ ヅク B 1〜： B 3別に 1つのサブスキャンシフトレジス夕が構成されている。 尚、 図 1 3において、 前記各ブロック別のサブスキャンシフトレジス夕同士や、 これらと他の複数のフリヅプフロヅプ回路で構成するサブスキャンシフトレジス 夕との接続の方法は、 前記図 1に示した第 2の実施の形態と同一の接続方法が適 用されている。
また、 ゲ一ティヅ ド C T Sの場合、 クロヅクヅリーの素子段数や回路構成が等 価な個所が少なくなるケースも少なくないため、 C T S挿入後のクロック遅延解 析結果を利用してスキャンチェーンの最適化を図る本発明の第 6の実施の形態と 組み合わせることが望ましい。 以上、 本発明に係る実施の形態のスキャンテスト回路及びその設計方法を説明 したが、 このようなスキャンテスト回路と、 これにより動作をテストされる内部 回路とにより大規模集積回路を構成したり、 この大規模集積回路を備えた形態デ ジ夕ル機器を構成すれば、 前記スキャンテスト回路が低電力回路であるので、 バ ヅテリ一寿命の長い大規模集積回路やデジタル機器を実現できる。 産業上の利用可能性 以上説明したように、 本発明は、 各スキャンシフトレジス夕の動作における設 計保証を容易に得ることができると共に、 シフトデ一夕転送ラインに挿入するホ 一ルド保証用遅延素子の数を削減できるので、 設計の後戻りが少なく且つタイミ ング特性の収束性の向上を図ったり、 スキャンシフト動作を良好に保証できる口 バスト設計を実現するスキャンテスト設計方法、 スキャンテスト回路、 スキャン テスト回路挿入プログラム、 並びにそのようなスキャンテスト回路を備えた携帯 デジタル機器などの大規模集積回路等の用途に適用できる。

Claims

請求の範囲
スキャンテスト回路として多数のスキャンフリップフロヅプ回路を有し、 前記 多数のスキヤンフリヅプフ口ヅプ回路のクロヅク端子に対してクロックヅリ一が 構成されている半導体集積回路において、
前記クロックヅリ一の最終段に位置する複数の最終段素子に着目し、 この各最 終段素子別に、 この各最終段素子により駆動される複数のスキャンフリップフ口 ヅプ回路同士を直列に接続してスキャンシフトレジス夕を構成する
ことを特徴とするスキャンテスト設計方法。
2 .
前記請求項 1記載のスキャンテスト設計方法において、
前記各最終段素子別のスキャンシフトレジス夕を各々サブスキャンチェーンと して、 前記サブスキャンチェーン同士を接続して更に長いスキャンシフトレジス 夕を構成するに際し、
前記クロヅクヅリ一を構成する素子の段数が同一であるサブスキャンチェーン 同士を優先的に接続する
ことを特徴とするスキャンテスト設計方法。
3 .
前記請求項 1記載のスキャンテスト設計方法において、
前記各最終段素子別のスキャンシフトレジス夕を各々サブスキャンチェーンと して、 前
記サブスキャンチェーン同士を接続して更に長いスキャンシフトレジス夕を構成 するに際し、 前記クロックヅリ一を構成する素子の段数が異なるサブスキヤンチェ一ン同士 を接続する場合には、 前記クロックヅリ一を構成する素子間の相対的な段数差が 最小であるサブスキャンチヱ一ン同士を優先的に接続する
ことを特徴とするスキャンテスト設計方法。
4 .
前記請求項 3記載のスキャンテスト設計方法において、
前記クロヅクヅリーを構成する素子の段数が異なるサブスキャンチェーン同士 の接続時には、
前記クロヅクヅリーを構成する素子の段数差に応じて予め定めた数の遅延素子 を前記接続するサブスキャンチェーン間に挿入する
ことを特徴とするスキャンテスト設計方法。
5 .
前記請求項 1、 2、 3又は 4記載のスキャンテスト設計方法において、 前記各最終段素子別のスキャンシフトレジス夕を各々サブスキャンチェーンと して、 前記サブスキャンチェーン同士を接続して更に長いスキャンシフトレジス 夕を構成するに際し、
前記クロックツリーのクロヅク原点から各サブスキャンチヱ一ンを構成するフ リップフ口ップ回路のクロック端子までの遅延時間の大きいサプスキャンチヱ一 ンから前記遅延時間の小さいサブスキャンチェーンへとデータ転送が行われる順 番で、 前記サブスキャンチェーン同士を接続する
ことを特徴とするスキャンテスト設計方法。
6 .
スキャンテスト回路として多数のスキャンフリップフロヅプ回路を有し、 前記 多数のスキヤンフリヅプフ口ップ回路のクロヅク端子に対してクロックヅリ一が 構成されていると共に、
クロックヅリ一の複数の所定位置に各々クロヅクゲート素子を配置したゲ一テ ィヅド ·クロヅクヅリ一を有する半導体集積回路において、
前記複数のクロックゲート素子に着目し、 この各クロヅクゲート素子別に、 こ のクロヅクゲート素子により駆動される複数のスキャンフリップフロップ回路同 士を直列に接続してスキャンシフトレジス夕を構成する
ことを特徴とするスキャンテスト設計方法。
7 .
前記請求項 6記載のスキャンテスト設計方法において、
前記各クロックゲート素子別のスキャンシフトレジス夕を各々サブスキャンチ ェ一ンとして、 前記サブスキャンチェ一ン同士を接続して更に長いスキャンシフ トレジス夕を構成するに際し、
前記請求項 2、 3、 4又は 5記載のスキャンテスト設計方法を実施する ことを特徴とするスキャンテスト設計方法。
8 .
複数のスキャンフリヅプフロップ回路が直列に接続されてスキャンシフトレジ ス夕が構成され、 且つ、 前記複数のスキャンフリップフロップ回路のクロヅク端 子に対してクロックヅリ一が構成されているスキャンテスト回路において、 前記複数のスキヤンフリツプフ口ヅプ回路のうち、 前記クロックヅリ一の所定 のクロヅク供給点からフリヅプフ口ヅプ回路のクロヅク端子までの素子段数が同 じである少なくとも 2個以上のフリヅプフロヅプ回路同士が連続して接続されて、 前記スキャンシフトレジス夕が構成される
ことを特徴とするスキャンテスト回路。
9 .
前記請求項 8記載のスキャンテスト回路において、
前記ク口ヅクヅリ一の所定のクロック供給点からフ リ ヅプフ口ヅプ回路のク口 ヅク端子までの素子段数が異なるフリップフ口ヅプ回路同士では、
前記ク口ヅクッリ一の所定のクロヅク供給点からフ リ ヅプフ口ヅプ回路のク口 ック端子までの素子段数の相対的な段数差が最小であるフリップフロヅプ回路同 士が連続して接続されて、 前記スキャンシフトレジス夕が更に長く構成される ことを特徴とするスキャンテスト回路。
1 0 .
複数のスキヤンフリップフ口ヅプ回路を有し、 前記複数のスキヤンフリツプフ 口ヅプ回路のクロック端子に対してクロックヅリ一が構成されているスキャンテ スト回路において、
前記クロヅクヅリーの末端に位置する複数の最終段素子毎に、 この各最終段素 子に接続される複数のフリップフ口ヅプ回路同士でスキャンシフトレジス夕が構 成される
ことを特徴とするスキャンテスト回路。
1 1 .
前記請求項 8記載のスキャンテスト回路において、
前記複数のスキャンシフトレジス夕相互間には、 各々、 遅延素子が配置されて いて、
前記複数のスキヤンシフトレジス夕を前記複数の遅延素子を介して接続した長 ぃシフトレジス夕が構成される
ことを特徴とするスキャンテスト回路。
1 2 .
前記請求項 1 1記載のスキャンテスト回路において、
前記各遅延素子は、
前記フリップフロヅプ回路を構成するトランジスタの閾値電圧よりもより高い 閾値電圧を有するトランジスタにより構成される
ことを特徴とするスキャンテスト回路。
1 3 .
多数のフリヅプフ口ヅプ回路を有し、 前記多数のフリップフ口ヅプ回路のク口 ヅク端子に対してクロックヅリ一が構成されている半導体集積回路に対して、 前記多数のフリップフ口ップ回路を各々スキヤンフリツプフ口ップ回路に置換 する工程と、
その後、 前記クロックヅリーの最終段に位置する複数の最終段素子別に、 この 最終段素子により駆動される複数のスキャンフリップフロップ回路同士を直列に 接続してスキヤンシフトレジス夕を構成する工程とをコンピュータに実行させる ことを特徴とするスキャンテスト回路挿入用 C ADプログラム。
1 4 .
複数のスキャンフリップフロップ回路を有する任意のスキャンテスト回路の回 路デ一夕を入力する工程と、
前記回路デ一夕における前記スキヤンフリップフ口ップ回路間のシフトデ一夕 転送部分の回路接続を一旦切断する工程と、
その後、 前記複数のスキャンフリヅプフロップ回路のクロヅク端子に対してク ロックヅリ一が構成されている場合に、 前記ク口ヅクヅリ一の最終段に位置する 複数の最終段素子別に、 この各最終段素子により駆動される複数のスキャンフリ ップフロヅプ回路同士を直列に接続してスキャンシフトレジス夕を構成して、 ス キヤンチェ一ンを適切化する工程と、
前記適切化後のネットリスト情報を出力する工程とをコンピュータに実行させ る
ことを特徴とするスキャンテスト回路挿入用 C A Dプログラム。
1 5 .
前記請求項 1 4記載のスキャンテスト回路挿入用 C A Dプログラムにおいて、 前記各最終段素子により駆動される複数のスキャンフリップフロップ回路同士 を直列に接続したスキャンシフトレジス夕を、 各々、 サブスキャンチェーンとし て、 前記ク口ヅクヅリ一を構成する素子の段数が異なるサブスキヤンチェーン同 士を接続する場合には、
前記クロックヅリ一を構成する素子間の相対的な段数差が最小であるサブスキ ヤンチェーン同士を優先的に接続する工程と、
その後、 ネットリスト情報を出力する工程とをコンピュータに実行させる ことを特徴とするスキャンテスト回路揷入用 C ADプログラム。
1 6 .
請求項 8、 9又は 1 0記載のスキャンテスト回路と、
前記スキャンテスト回路によりテストされる内部回路とを備えた
ことを特徴とする大規模集積回路。
1 7 .
前記請求項 1 6記載の大規模集積回路が搭載されている
ことを特徴とする携帯デジタル機器。
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