WO2004107435A1 - Nrom-halbleiterspeichervorrichtung und herstellungsverfahren - Google Patents

Nrom-halbleiterspeichervorrichtung und herstellungsverfahren Download PDF

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WO2004107435A1
WO2004107435A1 PCT/EP2004/004772 EP2004004772W WO2004107435A1 WO 2004107435 A1 WO2004107435 A1 WO 2004107435A1 EP 2004004772 W EP2004004772 W EP 2004004772W WO 2004107435 A1 WO2004107435 A1 WO 2004107435A1
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trenches
mosfets
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semiconductor substrate
isolation
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Franz Hofmann
Erhard Landgraf
Michael Specht
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Infineon Technologies AG
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
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    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/691—IGFETs having charge trapping gate insulators, e.g. MNOS transistors having more than two programming levels

Definitions

  • the present invention relates to a manufacturing method for an NROM semiconductor memory device and a corresponding NROM semiconductor memory device.
  • NROM Nitride Read Only Memory
  • ONO gate dielectric oxide-nitride-oxide
  • the memory density in NROM semiconductor memory devices is thus twice as large as in conventional EEPROM semiconductor memory devices.
  • reference numeral 1 denotes a p ⁇ -Halbleitersub- strat
  • S a n + source region
  • D is an n + drain region
  • FO field oxide regions DD an ONO triple dielectric
  • L a word line as a gate terminal
  • Bl and B2 a first and a second bit as well as LC local charge accumulation areas corresponding to the bits Bl and B2.
  • Such a NROM semiconductor memory device is described for example in B. Eitan, IEEE Electronic Device Letters 21, page 543 ff., 2000.
  • the memory cell shown is an n-channel MOSFET, in which the gate dielectric is an ONO triple dielectric DD.
  • the gate dielectric is an ONO triple dielectric DD.
  • narrowly distributed charge accumulations can be found in the two charge accumulation areas LC Program, read and delete in nitride.
  • the localized charge distributions are generated self-aligned on the edges of the channel.
  • a production method for such a NROM semiconductor memory device is disclosed, for example, in EP 1 073 120 A2.
  • a disadvantage of these known NROM memory cells has been the fact that if the voltages at the drain are too high, a punch-through, i.e. an electrical penetration can occur between drain D and source S of the respective MOSFET, in particular if the transistor has a short channel length of typically less than 250 nm.
  • This NROM semiconductor memory device is described in the older German application DE 102 04 873.8.
  • the MOSFETs here are U-shaped, which means that the undesirable tendency to punch through can be reduced since the channel length is greater than in the planar transistor with the same area consumption.
  • T1 ' ⁇ , T2' ⁇ , T3 ' x denotes a first, second and third U-shaped MOSFET.
  • I denotes TEOS insulation regions, G a polysilicon gate, which is connected to a word line WL made of tungsten.
  • the idea on which the present invention is based consists in the introduction of an insulation trench filled with two adjacent u-MOSFETs.
  • the isolation trench can be self-adjusted.
  • the isolation trench prevents punchthrough between the neighboring transistors and can be adjusted by the depth of the trench according to the conditions.
  • the isolation trench prevents undesired injection of hot electrons in the neighboring transistors.
  • the punch-through could be reduced by a higher doping of the silicon between the u-MOSFETs. But here the threshold voltage of the u-MOSFETs is greatly increased. In contrast, the threshold voltage of the u-MOSFETs can be set independently of the solution to the punch-through problem using the isolation trenches.
  • the following steps are carried out: forming the trenches as longitudinal trenches corresponding to respective columns of u-shaped MOSFETs by means of a hard mask; Forming the multilayer dielectric on the trench walls; partially filling the trenches with a gate electrode material; Closing the trenches with an insulation cover that is flush with the surface of the hard mask; Removing the isolation cover, gate electrode material and multilayer dielectric on the trench walls and forming isolation areas to separate the individual U-shaped MOSFETs along the columns.
  • the following steps are carried out: forming openings in the hard mask in the spaces to expose the semiconductor substrate, side wall spacers remaining as a mask over the semiconductor substrate next to the trenches; Implanting ions through the openings and then diffusing to form the source / drain regions; Etching the isolation trenches through the openings.
  • bit lines of adjacent MOSFETs are electrically connected in pairs by providing conductive bridges in the isolation trenches.
  • the resistance of the bit lines could possibly increase to such an extent that programming with hot channel electrons is severely impeded or even impossible.
  • the trenches are rounded on the trench walls in the lower trench region before the multilayer dielectric is formed.
  • the trenches in the lower trench region are designed to be angular and, before the multilayer dielectric is formed on the trench walls, an implantation of ions into the trenches using the hard mask and a subsequent implantation are carried out in order to channel blocking regions in the semiconductor substrate under the trenches to build.
  • the channel blocking regions ensure that no undesired field strength effects occur at the corners of these angular u-MOSFETs.
  • La-f show schematic representations of successive process stages of a production process of a NROM semiconductor memory device as a first embodiment of the present invention
  • FIG. 2 shows a plan view of a cell array with a NROM semiconductor memory device according to the first embodiment of the present invention
  • Fig. 3 shows a NROM semiconductor memory device as a second embodiment of the present invention
  • FIG. 1a-f show schematic representations of successive process stages of a production method of a NROM semiconductor memory device as the first embodiment of the present invention
  • FIG. 2 shows a plan view of a cell array with an NROM semiconductor memory device according to the first embodiment of the present invention.
  • Figure la 1 denotes a p ⁇ -type silicon semiconductor substrate on which a hard mask 10 is of silicon oxide, have been prepared by means of the transistor trenches 2 in the substrate 1 with a rounded bottom area grave.
  • Reference numeral 5 denotes the ONO triple dielectric located on the trench walls and the trench bottom, 6 a partial polysilicon filling as a gate, which has been produced by deposition, chemical-mechanical polishing and etching back, and 8 covers made of silicon nitride, which are also by deposition and subsequent chemical mechanical polishing.
  • Tl, T2, T3 in Fig. La denote a first, second and third u-MOSFET, which, however, are separated later in the y direction.
  • the transistor trenches are adjacent to one another in the x direction and run parallel over the substrate 1 in the y direction.
  • a photolithographic process takes place in order to form side wall spacer regions 10 ′ made of silicon oxide from the hard mask regions 10 made of silicon oxide, which have openings 3 which lie in the middle between two adjacent u-MOSFETs.
  • the oxide 10 is removed in the array.
  • the photoresist is then removed.
  • an oxide or nitride of the thickness "width of 10 ⁇ ", the distance of the u-trenches with "3xWidth of 10" is deposited.
  • the next step is a spacer etching of oxide or nitride, the spacer 10 ⁇ now being formed from oxide or nitride.
  • n + implantation and a subsequent diffusion take place in order to form the source / drain regions 15 between the u-MOSFETs.
  • silicon etching then takes place using the oxide spacers 10 'and the nitride cover 8 as a hard mask in order to form isolation trenches 20 between the adjacent u-MOSFETs.
  • the provision of the isolation trenches 20 in the source / drain regions 15 between the U-shaped MOSFETS of adjacent columns to a certain depth in the semiconductor substrate 1 cuts the source / drain regions 15 into respective bit lines BL1-BL4, as can be seen in FIG. 2.
  • the oxide spacers 10 'or nitride spacers are removed.
  • a thin side wall oxide (not shown) is optionally provided on the walls of the isolation trenches 20, which should prevent any leakage currents there.
  • a deposition of a TEOS oxide is performed over the entire structure with the thickness of the oxide spacer 10 ⁇ and an etch back of the oxide, wherein the oxide 'is sunk in the isolation trenches 20 and at the same time again oxide spacers 10' as the filling 10 '' on both sides of u-MOSFETs T1, T2, T3 are formed, which ultimately leads to the process state shown in FIG. 1d.
  • conductive polysilicon is then deposited over the entire structure and in the isolation trenches 20 up to the top of the source / drain regions 15 etched back after it has been chemically-mechanically polished back up to the top of the 0 xid spacer 10 ''
  • a transition metal e.g. Ti, Co or Ni
  • a silicidation for producing conductive, low-resistance bridge regions 30 above the trench filling 10 ′′ which again electrically connect the source / drain regions 15, which were previously cut open by the isolation trenches 20 ,
  • a TEOS oxide is deposited again and polished back to the top of the nitride regions 8, which close the isolation trenches 20 with covers 10 ⁇ x upwards.
  • the transistors running in the Y direction are cut open, i.e. between transistors adjacent in the Y direction in a photolithographic step, first the nitride cover 8, the polysilicon filling 6 and then the ONO triple dielectric 5 are removed, so that with reference to FIG. 2 the transistors T2 and T2a are separated from each other with respect to the gate control.
  • the cavities created by removing the polysilicon filling 6 and the ONO triple dielectric 5 are closed again by means of a TEOS oxide filling and a subsequent CMP step in order to form insulation regions IT.
  • the oxide on the surface is then thickened by a deposition, after which a photo step is carried out to define the word lines (cf. WL1, WL2 in FIG. 2).
  • a photo step is carried out to define the word lines (cf. WL1, WL2 in FIG. 2).
  • the oxide cover then the nitride cover 8 is removed from the corresponding u-MOSFETs T1, T2, T3 and then the photoresist for the relevant photomask is stripped.
  • Tungsten is then deposited over the entire surface of the structure and chemically-mechanically polished in order to produce the word lines WL1, WL2, etc. embedded in the oxide.
  • FIG. 3 shows a NROM semiconductor memory device as a second embodiment of the present invention.
  • T1 ', T2', T3 ' denote modified u-MOSFETs, the trenches of which do not have a rounded structure as in the first embodiment, but an angular structure.
  • an implantation with subsequent diffusion of n + ions is carried out after the transistor trenches have been produced (cf. FIG. 1 a) in order to form channel blocking regions 50 in the semiconductor substrate 1 immediately below the u-MOSFETs.
  • the selection of the layer materials or filler materials is only exemplary and can be varied in many ways.
  • Any multilayer dielectric suitable for charge trapping can also be used as the dielectric, and not just the exemplary ONO dielectric. LIST OF REFERENCE NUMBERS

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung und eine entsprechende NROM-Halbleiterspeichervorrichtung. Das Herstellungsverfahren weist folgende Schritte auf: Vorsehen einer Mehrzahl von voneinander beabstandeten u-förmigen MOSFETS (T1, T2, T3; T1', T2', T3') mit einem zum Ladungseinfang geeigneten Mehrschicht-Dielektrikum, insbesondere einem ONO-Dielektrikum (5), entlang von Reihen in einer ersten Richtung (x) und entlang von Spalten in einer zweiten Richtung (y) in Gräben (2) in einem Halbleitersubstrat (1); Vorsehen von Source/Drainbereichen (15) zwischen den u-förmigen MOSFETS (T1, T2, T3; T1', T2', T3') in Zwischenräumen zwischen den Reihen, welche parallel zu den Spalten verlaufen; Vorsehen von Isolationsgräben (20) in den Source/ Drainbereichen (15) zwischen den u-förmigen MOSFETS (T1, T2, T3; T1', T2', T3') benachbarter Spalten bis zu einer bestimmten Tiefe im Halbleitersubstrat (1), welche die Source/ Drainbereiche (15) in jeweilige Bitleitungen (BL1-BL4) aufschneiden; Auffüllen der Isolationsgräben (20) mit einem Isolationsmaterial (10''; 10'''); und Vorsehen von Wortleitungen (WL1, WL2) zum Anschließen jeweiliger Reihen von u-förmigen MOSFETS (T1, T2, T3; T1', T2', T3').

Description

NROM-HALBLEITERSPEICHERVORRICHTUNG UND HERSTELLUNGSVERFAHREN
Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung und eine entsprechende NROM-Halbleiterspeichervorrichtung .
NROM-Halbleiterspeichervorrichtungen (NROM = Nitride Read On- ly Memory) nutzen inhärente physikalische Eigenschaften des Gate-Dielektrikums Oxid-Nitrid-Oxid (ONO) und bekannte Pro- grammierungs-, Lese- und Löschmechanismen, um Speicherzellen bereitzustellen, welche zwei Bit pro Zelle aufweisen. Somit ist die Speicherdichte in NROM-Halbleiterspeichervorrich- tungen doppelt so groß wie in herkömmlichen EEPROM-Halb- leiterspeieher orrichtungen.
Fig. 4 zeigt eine bekannte NROM-Halbleiterspeichervorrich- tung.
In Figur 4 bezeichnet Bezugszeichen 1 ein p~-Halbleitersub- strat, S einen n+-Source-Bereich, D einen n+-Drain-Bereich, FO Feldoxidbereiche, DD ein ONO-Dreifach-Dielektrikum, L eine Wortleitung als Gate-Anschluß, Bl bzw. B2 ein erstes und ein zweites Bit sowie LC lokale Ladungsansammlungsbereiche entsprechend den Bits Bl bzw. B2.
Eine derartige NROM-Halbleiterspeichervorrichtung ist beispielsweise in B. Eitan, IEEE Electronic Device Letters 21, Seite 543 ff., 2000, beschrieben.
Die gezeigte Speicherzelle ist ein n-Kanal-MOSFET, bei dem das Gate-Dielektrikum ein ONO-Dreifach-Dielektrikum DD ist. Zur Bildung der Bits Bl bzw. B2 lassen sich eng verteilte Ladungsansammlungen in den zwei Ladungsansammlungsbereichen LC im Nitrid programmieren, lesen und löschen. Die lokalisierten Ladungsverteilungen werden dabei selbst ausgerichtet an den Rändern des Kanals erzeugt. Die NROM-Speicherzelle wird durch Injektion heißer Elektronen programmiert. Typische Programmierungsspannungen sind VDS = 5 V zwischen Drain und Source und VG = 9 V am Gate.
Ein Herstellungsverfahren für eine derartige NROM-Halbleiter- speichervorrichtung ist beispielsweise in der EP 1 073 120 A2 offenbart .
Als nachteilhaft bei diesen bekannten NROM-Speicherzellen hat sich die Tatsache herausgestellt, daß bei zu hohen Spannungen am Drain ein Punch-Through, d.h. ein elektrischer Durchgriff, zwischen Drain D und Source S des jeweiligen MOSFETs auftreten kann, insbesondere wenn der Transistor eine kurze Kanallänge von typischerweise kleiner als 250 nm aufweist.
Fig. 5 zeigt eine weitere bekannte eine NROM-Halbleiterspei- chervorrichtung .
Diese NROM-Halbleiterspeichervorrichtung ist in der älteren deutschen Anmeldung DE 102 04 873.8 beschrieben. Im Gegensatz zur NROM-Halbleiterspeichervorrichtung nach Figur 4 sind hier die MOSFETs u-förmig, wodurch sich die ungewünschte Neigung zum Punchthrough reduzieren läßt, da die Kanallänge bei gleichem Flächenverbrauch größer als im planaren Transistor ist.
Insbesondere bezeichnet in Figur 5 T1'Λ, T2 ' Λ , T3 ' x einen ersten, zweiten und dritten u-förmigen MOSFET. I bezeichnet TEOS-Isolationsbereiche, G ein Polysilizium-Gate, das mit einer Wortleitung WL aus Wolfram verbunden ist.
Erste Messungen an derartigen NROM-Halbleiterspeichervorrich- tungen haben jedoch ergeben, daß hier das Problem eines Punchthrough von einem Transistor zu einem benachbarten Transistor auftreten kann, wie in Figur 5 durch den Pfeil PT zwi- 'sehen den Transistor Tl ' λ und T2 ' Λ angedeutet. Dieser Punchthrough tritt insbesondere dann auf, wenn der Abstand zwischen den benachbarten Transistoren immer kleiner wird. Der Punchthrough rührt daher, daß durch die gemeinsame Wortleitung beide Transistoren auf dem gleichen Potential liegen. Zusätzlich kann es zu einem Punchthrough zwischen den Kanälen kommen, wodurch die Erzeugung von heißen Kanalelektronen reduziert wird.
Daher ist es Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung und eine entsprechende NROM-Halbleiterspeichervorrichtung zu schaffen, die die erwähnten Punchthrough-Probleme trotz weiterer Miniaturisierung nicht aufweisen.
Erfindungsgemäss wird dieses Problem durch das in Anspruch 1 angegebene Herstellungsverfahren und durch die in Anspruch 7 angegebene NROM-Halbleiterspeichervorrichtung gelöst.
Die der vorliegenden Erfindung zugrunde liegende Idee besteht in der Einführung eines mit gefüllten Isolationsgrabens zwischen zwei benachbarten u-MOSFETs. Mit Hilfe eines speziellen Prozeßablaufs läßt sich der Isolationsgraben selbstjustiert erzeugen. Der Isolationsgraben verhindert den Punchthrough zwischen den Nachbartransistoren und kann durch die Tiefe des Grabens entsprechend den Verhältnissen eingestellt werden. Zudem verhindert der Isolationsgraben eine unerwünschte Injektion von heißen Elektronen in den Nachbartransistoren.
Prinzipiell könnte der Punchthrough durch eine höhere Dotierung des Siliziums zwischen den u-MOSFETs reduziert werden. Doch hierbei wird die Einsatzspannung der u-MOSFETs stark erhöht. Im Gegensatz dazu kann mit Hilfe der Isolationsgräben die Einsatzspannung der u-MOSFETs unabhängig von der Lösung des Punch-Through-P.roblems eingestellt werden. In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
Gemäss einer bevorzugten Weiterbildung werden folgende Schritte durchgeführt: Bilden der Gräben als Längsgräben entsprechend jeweiliger Spalten von von u-förmigen MOSFETS mittels einer Hartmaske; Bilden des Mehrschicht-Dielektrikums an den Grabenwänden; teilweises Füllen der Gräben mit einem Gateelektrodenmaterial; Verschliessen der Gräben mit einem Isolationsdeckel, der bündig mit der Oberfläche der Hartmaske verläuft; Entfernen des Isolationsdeckels, des Gateelektrodenmaterials und des Mehrschicht-Dielektrikums an den Grabenwänden und Bilden von Isolationsbereichen zum Separieren der einzelnen u-förmigen MOSFETS entlang der Spalten.
Gemäss einer weiteren bevorzugten Weiterbildung werden folgende Schritte durchgeführt: Bilden von Öffnungen in der Hartmaske in den Zwischenräumen zum Freilegen des Halbleitersubstrats, wobei Seitenwandspacer als Maske über dem Halbleitersubstrat neben den Gräben verbleiben; Implantieren von Ionen durch die Öffnungen und anschließendes Diffundieren zum Bilden der Source/ Drainbereiche; Ätzen der Isolationsgräben durch die Öffnungen.
Gemäss einer weiteren bevorzugten Weiterbildung werden die Bitleitungen benachbarter MOSFETS paarweise durch Vorsehen leitender Brücken in den Isolationsgräben elektrisch verbunden. Bei Isolationsgräben ohne diese leitende Brücke könnte sich unter Umständen der Widerstand der Bitleitungen derart erhöhen, dass eine Programmierung mit heißen Kanalelektronen stark behindert oder gar unmöglich wird.
Gemäss einer weiteren bevorzugten Weiterbildung werden die Gräben vor dem Bilden des Mehrschicht-Dielektrikums an den Grabenwänden im unteren Grabenbereich verrundet. Gemäss einer weiteren bevorzugten Weiterbildung werden die Gräben im unteren Grabenbereich eckig gestaltet werden und vor dem Bilden des Mehrschicht-Dielektrikums an den Grabenwänden eine Implantation von Ionen in die Gräben unter Verwendung der Hartmaske und eine anschließende Implantation durchgeführt werden, um Kanalsperrbereiche im Halbleitersubstrat unter den Gräben zu bilden. Bei dieser weiteren bevorzugten Weiterbildung bewirken die Kanalsperrbereiche, dass keine unerwünschten Feldstärkeeffekte an den Ecken dieser e- ckigen u-MOSFETs auftreten.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert .
Fig. la-f zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer NROM-Halbleiterspeichervorrichtung als erste Ausführungsform der vorliegenden Erfindung;
Fig. 2 zeigt eine Draufsicht auf ein Zellenfeld mit einer NROM-Halbleiterspeichervorrichtung gemäss der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 3 zeigt eine NROM-Halbleiterspeichervorrichtung als zweite Ausführungsform der vorliegenden Erfindung;
Fig. 4 zeigt eine bekannte NROM-Halbleiterspeichervor- richtung; und
Fig. 5 zeigt eine weitere bekannte eine NROM-Halbleiter- speichervorrichtung.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile. Fig. la-f zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer NROM-Halbleiterspeichervorrichtung als erste Ausführungsform der vorliegenden Erfindung, und Fig. 2 zeigt eine Draufsicht auf ein Zellenfeld mit einer NROM-Halbleiterspeichervor- richtung gemäss der ersten Ausführungsform der vorliegenden Erfindung.
In Figur la bezeichnet 1 ein p~-Silizium-Halbleitersubstrat , auf dem sich eine Hartmaske 10 aus Siliziumoxid befindet, mittels der Transistorgräben 2 im Substrat 1 mit einem verrundeten unteren Grabenbereich hergestellt worden sind. Bezugszeichen 5 bezeichnet das auf den Grabenwänden und dem Grabenboden befindliche ONO-Dreifach-Dielektrikum, 6 eine teilweise Polysilizium-Füllung als Gate, welche durch Abscheiden, chemisch-mechanisches Polieren und Rückätzen erzeugt worden ist, und 8 Deckel aus Siliziumnitrid, welche e- benfalls durch Abscheiden und nachfolgendes chemischmechanisches Polieren erzeugt worden sind. Tl, T2, T3 bezeichnen in Fig. la einen ersten, zweiten und dritten u- MOSFET, welche allerdings erst später in y-Richtung separiert werden.
Wie in der Draufsicht auf die Zellstruktur gemäß Figur 2 dargestellt, sind die Transistorgräben in x-Richtung zueinander benachbart und verlaufen in y-Richtung parallel über das Substrat 1.
Mit Bezug auf Figur lb findet als nächstes ein photolithographischer Prozess statt, um aus den Hartmaskenbereichen 10 aus Siliziumoxid Seitenwandspacer-Bereiche 10' aus Siliziumoxid zu bilden, welche Öffnungen 3 aufweisen, die in der Mitte zwischen jeweils zwei benachbarten u-MOSFETs liegen.
Mit Hilfe einer Fototechnik wird im Array das Oxid 10 entfernt. Danach wird der Fotolack entfernt. Nun wird ein Oxid oder Nitrid der Dicke „Breite von 10 Λ", wobei der Abstand der u-Gräben mit „3xBreite von 10 " gegeben ist, abgeschieden. Als nächster Schritt erfolgt eine Spacerätzung Oxids bzw. Nitrids, wobei nun der Spacer 10 Λ aus Oxid bzw. Nitrid entsteht .
In einem darauffolgenden Prozessschritt findet mit Hilfe dieser Oxid-Spacer 10' als Maske eine n+-Implantation und eine anschließende Diffusion statt, um die Source-/Drain-Bereiche 15 zwischen den u-MOSFETs auszubilden.
Wie in Figur lc dargestellt, erfolgt dann eine Silizium- Ätzung unter Verwendung der Oxid-Spacer 10' und der Nitriddeckel 8 als Hartmaske, um Isolationsgräben 20 zwischen den benachbarten u-MOSFETs auszubilden. Das Vorsehen von den Isolationsgräben 20 in den Source/ Drainbereichen 15 zwischen den u-förmigen MOSFETS benachbarter Spalten bis zu einer bestimmten Tiefe im Halbleitersubstrat 1 schneidet die Source/ Drainbereiche 15 in jeweilige Bitleitungen BL1-BL4 auf, wie Fig. 2 entnehmbar.
In einem darauffolgenden Prozessschritt werden die Oxid- Spacer 10' bzw. Nitridspacer entfernt. Anschließend wird an den Wänden der Isolationsgräben 20 optionell ein (nicht gezeigtes) dünnes Seitenwand-Oxid vorgesehen, welches etwaige Leckströme dort verhindern soll.
Danach erfolgt eine Abscheidung eines TEOS-Oxides über der gesamten Struktur mit der Dicke der Oxidspacer 10 λ und ein Rückätzen des Oxids, wobei das Oxid als Füllung 10'' in den Isolationsgräben 20 eingesenkt wird und gleichzeitig erneut Oxid-Spacer 10'' beiderseits der u-MOSFETs Tl, T2, T3 gebildet werden, was schließlich zum in Figur ld gezeigten Pro- zesszustand führt.
Mit Bezug auf Figur le wird dann leitfähiges Polysilizium ü- ber der gesamten Struktur abgeschieden und in den Isolationsgräben 20 bis zur Oberseite der Source-/Drain-Bereiche 15 zurückgeätzt, nachdem es vorher bis zur Oberseite der 0- xid-Spacer 10'' chemisch-mechanisch zurückpoliert worden ist
Daran anschließend erfolgt eine Abscheidung eines Übergangsmetalls, wie z.B. Ti, Co oder Ni, und anschließend eine Sili- zidierung zur Herstellung von leitenden niederohmigen Brückenbereichen 30 oberhalb der Grabenfüllung 10'', welche die Source-/Drain-Bereiche 15, die zuvor durch die Isolationsgräben 20 aufgeschnitten worden sind, wieder elektrisch miteinander verbinden.
Abschließend erfolgt eine erneute Abscheidung eines TEOS- Oxids und ein Rückpolieren bis zur Oberseite der Nitrid- Bereiche 8, die die Isolationsgräben 20 mit Deckeln 10 λ x nach oben hin verschließen.
Mit Bezug auf Figur 2 sei erwähnt, dass in einem anschließenden (nicht gezeigten) Prozessschritt die in Y-Richtung verlaufenden Transistoren aufgeschnitten werden, d.h. zwischen in Y-Richtung benachbarten Transistoren in einem photolithographischen Schritt zunächst der Nitrideckel 8 die Poly- silizium-Füllung 6 und dann das ONO-Dreifach-Dielektrikum 5 entfernt wird, so dass mit Bezug auf Figur 2 die in Y- Richtung benachbarten Transistoren T2 und T2a hinsichtlich der Gate-Ansteuerung durch voneinander getrennt sind. Die durch das Entfernen der Polysilizium-Füllung 6 und des ONO- Dreifach-Dielektrikums 5 erzeugten Hohlräume werden durch eine TEOS-Oxid-Auffüllung und einen anschließenden CMP-Schritt wieder verschlossen, um Isolationsbereiche IT zu bilden.
Mit Bezug auf Figur lf wird dann das Oxid auf der Oberfläche durch eine Abscheidung verdickt, wonach ein Photoschritt zur Definition der Wortleitungen erfolgt (vgl. WLl, WL2 in Figur 2) . Zum Vorsehen dieser Wortleitungen wird an den entsprechenden u-MOSFETs Tl, T2, T3 zunächst der Oxid-Deckel, dann der Nitrid-Deckel 8 entfernt und anschließend der Photolack für die betreffende Photomaske gestrippt. Anschließend wird Wolfram ganzflächig über der Struktur abgeschieden und chemisch-mechanisch poliert, um die in das Oxid eingebetteten Wortleitungen WLl, WL2, usw. zu erzeugen.
Dies führt zur in Figur lf gezeigten fertigen NROM-Halblei- terSpeichervorrichtung.
Fig. 3 zeigt eine NROM-Halbleiterspeichervorrichtung als zweite Ausführungsform der vorliegenden Erfindung.
Bei der in Figur 3 gezeigten zweiten Ausführungsform bezeichnen Tl', T2 ' , T3' modifizierte u-MOSFETs, deren Gräben keine verrundete Struktur wie bei der ersten Ausführungsform, sondern eine eckige Struktur aufweisen.
Um unerwünschte Feldstärkeeffekte an den unteren Ecken der Transistorgräben zu vermeiden, wird nach Herstellung der Transistorgräben (vgl. Figur la) eine Implantation mit anschließender Diffusion von n+-Ionen durchgeführt, um Kanalsperrbereiche 50 im Halbleitersubstrat 1 unmittelbar unterhalb der u-MOSFETs auszubilden.
Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
Insbesondere ist die Auswahl der Schichtmaterialien bzw. Füllmaterialien nur beispielhaft und kann in vielerlei Art variiert werden.
Auch ist als Dielektrikum jegliches zum Ladungseinfang geeignete Mehrschicht-Dielektrikum verwendbar und nicht nur das beispielhafte ONO-Dielektrikum. Bezugszeichenliste
1 Silizium-Halbleitersubstrat (p")
2 Transistorgräben
5 ONO-Dreifachdielektrikum
6 Polysilizium-Gate 8 Nitriddeckel
10 Hartmaske aus Siliziumoxid
Tl , T2 , T3 ; T2a ;
Tl \ T2 \ T3
Tl λ \ T2 λ , T3 Λ u-MOSFET
15 Source/Drainbereiche (n+)
10Λ,10λλ Seitenwandspacer aus Siliziumoxid bzw. -nitrid
3 Offnungen
20 Isolationsgräben
10, Λ Isolationsgrabenfüllung aus Siliziumoxid
30 leitende Brücke aus Silizid
10, Λ Isolationsgrabendeckel aus Siliziumoxid
WL1,WL2;WL Wortleitungen
IT Isolationsbereich
BL1-BL4 Bitleitungen
50 Kanalsperrbereich (n+)
S,D Source, Drain (n+)
LC Ladungsansammlungsbereich
DD ONO-Dreifachdielektrikum
B1,B2 Bits
FO Feldoxid
I Isolationsbereich
PT Punchthrough
G Polysilizium-Gate

Claims

Patentansprüche
1. Herstellungsverfahren für eine NROM-Halbleiterspeicher- vorrichtung mit den Schritten:
Vorsehen einer Mehrzahl von voneinander beabstandeten u- förmigen MOSFETS (Tl, T2, T3; Tl \ T2Λ, T3Λ) mit einem zum Ladungseinfang geeigneten Mehrschicht-Dielektrikum, insbesondere einem ONO- oder Al2θ3-Dielektrikum (5), entlang von Reihen in einer ersten Richtung (x) und entlang von Spalten in einer zweiten Richtung (y) in Gräben (2) einem Halbleitersubstrat (1) ;
Vorsehen von Source/Drainbereichen (15) zwischen den u-förmigen MOSFETS (Tl, T2, T3; Tl T2 T3Λ) in Zwischenräumen zwischen den Reihen, welche parallel zu den Spalten verlaufen;
Vorsehen von Isolationsgräben (20) in den Source/ Drainbereichen (15) zwischen den u-förmigen MOSFETS (Tl, T2, T3; Tl \ T2 , T3λ) benachbarter Spalten bis zu einer bestimmten Tiefe im Halbleitersubstrat (1) , welche die Source/ Drainbereiche (15) in jeweilige Bitleitungen (BL1-BL4) aufschneiden;
Auffüllen der Isolationsgräben (20) mit einem Isolationsmaterial (10,Λ; 10,, ); und
Vorsehen von Wortleitungen (WLl, WL2) zum Anschließen jeweiliger Reihen von u-förmigen MOSFETS (Tl, T2, T3; Tl T2 Λ , T3 ) .
2 . Verfahren nach Anspruch 1 , dadurch g e k e n n z e i c h n e t , dass folgende Schritte durchgeführt werden: Bilden der Gräben (2) als Längsgräben entsprechend jeweiliger Spalten von von u-förmigen MOSFETS (Tl, T2, T3; TlΛ, T2 λ , T3 λ ) mittels einer Hartmaske (10);
Bilden des Mehrschicht-Dielektrikums an den Grabenwänden;
teilweises Füllen der Gräben (2) mit einem Gateelektrodenmaterial (6) ;
Verschließen der Gräben (2) mit einem Isolationsdeckel (8), der bündig mit der Oberfläche der Hartmaske (10) verläuft;
Entfernen des Isolationsdeckels (8), des Gateelektrodenmaterials (6) und des Mehrschicht-Dielektrikums an den Grabenwänden und Bilden von Isolationsbereichen (IT) zum Separieren der einzelnen u-förmigen MOSFETS (Tl, T2, T3; Tl \ T2λ, T3 ) entlang der Spalten.
3. Verfahren nach Anspruch 2, dadurch g e k e n n z e i c h n e t, dass folgende Schritte durchgeführt werden:
Bilden von Öffnungen (3) in der Hartmaske (10) in den Zwischenräumen zum Freilegen des Halbleitersubstrats (1), wobei Seitenwandspacer (10 ) als Maske über dem Halbleitersubstrat (1) neben den Gräben (2) verbleiben;
Implantieren von Ionen durch die Öffnungen (3) und anschließendes Diffundieren zum Bilden der Source/ Drainbereiche (15);
Ätzen der Isolationsgräben (20) durch die Öffnungen (3).
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch g e k e n n z e i c h n e t, dass die Bitleitungen (BL1-BL4) benachbarter MOSFETS (Tl, T2, T3; T1 , T2 , T3 ) paarweise durch Vorsehen leitender Brücken (30) in den Isolationsgräben (20) elektrisch verbunden werden .
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch g e k e n n z e i c h n e ,t, dass die Gräben (2) vor dem Bilden des Mehrschicht- Dielektrikums an den Grabenwänden im unteren Grabenbereich verrundet werden.
6. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 4, dadurch g e k e n n z e i c h n e t, dass die Gräben (2) im unteren Grabenbereich eckig gestaltet werden und vor dem Bilden des Mehrschicht-Dielektrikums an den Grabenwänden eine Implantation von Ionen in die Gräben
(2) unter Verwendung der Hartmaske (10) und eine anschließende Implantation durchgeführt werden, um Kanalsperrbereiche
(50) im Halbleitersubstrat (1) unter den Gräben (2) zu bilden .
7. NROM-Halbleiterspeichervorrichtung mit:
einer Mehrzahl von voneinander beabstandeten u-förmigen MOSFETS (Tl, T2, T3; T1 , T2 Λ , T3λ) mit einem zum Ladungseinfang geeigneten Mehrschicht-Dielektrikum, insbesondere einem ONO- Dielektrikum (5), entlang von Reihen in einer ersten Richtung (x) und entlang von Spalten in einer zweiten Richtung (y) in Gräben (2) in einem Halbleitersubstrat (1);
Source/Drainbereichen (15) zwischen den u-förmigen MOSFETS (Tl, T2, T3; Tl T2 , T3 ) in Zwischenräumen zwischen den Reihen, welche parallel zu den Spalten verlaufen;
Isolationsgräben (20) in den Source/ Drainbereichen (15) zwischen den u-förmigen MOSFETS (Tl, T2, T3; Tl \ T2 \ T3λ) benachbarter Spalten bis zu einer bestimmten Tiefe im Halbleitersubstrat (1), welche die Source/ Drainbereiche (15) in je- weilige Bitleitungen (BL1-BL4) aufschneiden, die mit einem Isolationsmaterial (10 ; 10Λλλ) aufgefüllt sind; und
Wortleitungen (WLl, WL2) zum Anschließen jeweiliger Reihen von u-förmigen MOSFETS (Tl, T2, T3; Tl\ T2 , T3 Λ ) .
8. Vorrichtung nach Anspruch 7, dadurch g e k e n n z e i c h n e t, dass die Bitleitungen (BL1-BL4) benachbarter MOSFETS (Tl, T2, T3; T1 , T2 T3Λ) paarweise durch leitende Brücken (30) in den Isolationsgräben (20) elektrisch verbunden sind.
9. Vorrichtung nach Anspruch 7 oder 8, dadurch g e k e n n z e i c h n e t, dass die Gräben (2) im unteren Grabenbereich verrundet sind.
10. Vorrichtung nach Anspruch 7 oder 8, dadurch g e k e n n z e i c h n e t, dass die Gräben (2) im unteren Grabenbereich eckig gestaltet sind und Kanalsperrbereiche (50) im Halbleitersubstrat (1) unter den Gräben (2) vorgesehen sind.
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