WO2004079910A1

WO2004079910A1 - 電界放射型微小電子エミッタを用いた論理演算素子および論理演算回路

Info

Publication number: WO2004079910A1
Application number: PCT/JP2004/002840
Authority: WO
Inventors: Natsuo Tatsumi; Yoshiki Nishibayashi; Takahiro Imai; Tsuneo Nakahara
Original assignee: Sumitomo Electric Industries Ltd.
Priority date: 2003-03-07
Filing date: 2004-03-05
Publication date: 2004-09-16
Also published as: US7432521B2; EP1603242A4; JPWO2004079910A1; US20060044036A1; EP1603242A1

Abstract

　高速で高集積が可能な論理演算素子および論理演算回路を提供する。　論理演算回路において、論理演算素子として、第１及び第２の電界放射型微小電子エミッタのアノードを同電位とし、該エミッタに対応するゲート電極に２系統以上の信号電圧を入力する構造であって、２系統のどちらかに高電位の入力信号が入るとエミッタから電子放出が起こり、前記アノードの電位を低下させるようにしたＮＯＲ素子並びに第１及び第２の電界放射型微小電子エミッタのカソードを直列接続し、第１及び第２エミッタに対応するゲート電極には２系統の信号電圧が加えられており、両入力信号が高電位のときに第２エミッタのアノード電位を低下させるＮＡＮＤ素子を用いる。

Description

明細書

電界 ¾M微小電子エミッタを用いた演算素子およ侖理演算回路技術分野

本発明は、電子ビームを放出する冷麵素子を用いた算素子およびこれを用いた論理演算回路に関するものである。背景技術

従来、言鍵演算には S i纖を用!/、た MO S F E Tの鍾回路力 S用、られてレ、る。これらは固体デバイスであるためハンドリングしやすく、その動作周波数は ¾钿化技術の進展により GH zに達している。また NOT、 NOR、 NANDなどの論 ¾¾算素子およびそれらを結合して接続される論 3¾算回路 ttMO Sデバィスを中心に想定して作られている。

S i難を用レ、た MO S F E T以上の周波数で動作させる ^には G a A s等の化合物半導体が使われ、特定の高周波増幅には真空管が使われている。真空管を用いるのは、真空中における方が固体中におけるよりもキヤリァの電子の移動度が早いことを利用している。

真空管におヽては熱電子放出を利用する:^が多、が、低消費電流で大電度が得られることから S p i n d t型の電界 ¾l型冷陰極を用いる場合がある。その高周波動作は、 Journal of Vacuum Science and Technology B， 14 (1996) 1986などに示されている。また、このような電界方M冷麵を集積回路に用いる例は特開平

1 1 - 3 2 9 2 6 3号公報などに示されている。

しかしながら、論理演算に広く用レヽられてレヽる S iなどの固体デバイスでは電子■ホールの移動度に制限がある。リソダラフィ一など i¾ aィ匕技術の進展により高速化が進められているが、その動作周波数には限界がきている。

一方、高周 «作が可能な真空管はその集積度に問題がある。また、小爾責内にの素子を有する S _P i n d t型の微小冷,は大電 ¾度という特 |·生があることから論«算よりはマイク口波ィスプレイなどに用途が集中してヽる。またこれらは動作 Iffが高かった。そのため消費が大きくなると共に、逆ノィァスが力かった：^の耐圧に問題が生じた。さらに霞 eが出来ないなど、携帯性を持たせることも出来なかった。

編 Sの特開平 1 1— 3 2 9 2 6 3号公報に記載の電界 ¾|®冷隨を鍵回路に用いるものでは素子が平面構造であるため、素子構成には画責が必要となる。また電子放出素子で多段の演算を接続したの具体的な鎌雄については特開平 1 1 - 3 2 9 2 6 3号公報では触れられていない。究明の開示

そこで本発明はこのような従 ¾S術の問題点を克服するためになされたもので、その目的は高速で高^ Sが可能な論衝寅算素子およひ ¾«算回路を«することにある。

すなわち、本発明は次に記る構成を備えることにより、上記を解決することができた。

( 1 ) 2つ以上の電界放 I 微小電子ェミッタのカソードを低電位電源もしくはグラウンドに並列に接続し、藤己ェミッタに対応する 2つ以上のァノ一ドを素子または能動素子を介して高電位原に並列に接続し、 2つ以上のァノ一ドが実質的に同電位であり、 tHlBエミッタに対応するグート慰亟に 2系統以上の信号 ffを入力する構造であつて、 2系統のどちらかに高電位の入力信号が入るとェミッタから電子放出が起こり、肅己アノードの電位を低下させることを特徴とする NOR素子。

( 2 ) 膽己 2つ以上の電界方姻型微小電子ェミッタのそれぞれに対応するァノ一ド milが単一の平面で構成されることを榭敷とする（ 1 ) に記載の NO R素子。

( 3 ) 1 0 V以下ので動乍することを樹數とする（1 ) 又は（2) に記載の NOR素子。

(4) 第 1の電界方 i«微小電子エミッタのアノードと第 2の電界 ¾M微小電子ェミッタの力ソードとが直列接続されており、第 1ェミッタと第 2ェミッタに対応するグート癒には 2系統の信号駆が加えられており、両入力信号が高電位のときに第 2ェミッタのァノード電位を低下させることを樹敫とする N AND 素子。

( 5 ) 第 1の電界 ¾¾¾ί敷小電子ェミッタの力ソードと第 2の電界微小電子ェミッタの力ソードとが同一平面にあり、該第 1のェミッタと該第 2のェミツタとの間に垂直に形成された柱; t^m»こよって該第 1のエミッタのアノードと該第 2のェミッタの力ソードとが直列接続されることを糊敷とする（4) に記載の NAND素子。

( 6 ) 第 1の電界 ¾M微小電子ェミッタのアノードと第 2の電界 ¾t®微小電子ェミッタの力ソードとを一体として直列接続したことを樹敷とする (4) に記載の NAND素子。

(7) ffit己 NAND素子の tilt己第 1の電界 ¾M微小電子ェミッタのァノドとグートを素子平面に影したときに重なり面積がないことを糊敷とする (4) 〜 (6) のいずれかに記載の NAND素子。

(8) 10 V以下の ffで動作する.ことを特徴とする (4) 〜 (7) のいずれかに記載の NAND素子。

(9) 上記 (1) 〜（3) のいずれかに記載の NOR素子および/または上記 (4) 〜（8) のいずれかに記載の NAND素子を |»¾算素子として含む演算回路。

(10) 界纖灘小電子ェミッタのカソードを低電位鏑、もしくはダラゥンドに接続し、アノードを受動素子または會纖素子を介して高電位葡原に接続し、ゲ —トに入力する電位で出力のァノード電位を変化させる NO T素子を論繊算素子として含むことを糊敷とする（9) に記載の^ «算回路。

(11) NOT素子と NOR素子とからなり、それらのェミッタの力ソードを同電位にして言總演算を接続することを樹敫とする（9) または（10) に記載の論繊算回路。

(12) 各素子の出力のアノードを受動素子を介する力 \ または直接に別の素子のゲートに接続させて^ «算の接続していることを樹敷とする（9) 〜（1 1) のいずれかに記載の I»!算回路。

(13) 隣り合う二つの電界 ¾βί敷/ J、電子ェミッタ力一方のェミッタのァノードと他のェミッタのグートとが同一平面となる構造、一方のェミッタのァノードと他のェミッタの力ソードとが同一平面となる構造または SiilB両者の構造を併せ持つ構造を有することを樹數とする（9) 〜（12) のいずれかに記載の^ a 演算回路。

(14) 力ソード 'ゲート 'ァノードが同一の平面にあり、表面と TO 方向に電子を放出することを樹敫とする（9) 〜（13) のレ、ずれかに記載の論繊算回路。

(15) tifta素子のとしてノンドープの^体を用い、各ェミッタの突起部分もしくは周辺にのみ導電' I"生のドーピング領域を作って各エミッタを電気白勺に分離していることを樹敫とする（9) 〜（14) のいずれかに記載の論薩算回路。

(16) 藤己素子の絶編が 4より小さレ、比誘電率を持つ材料からなることを特徴とする（9) 〜（15) のいずれかに記載の論繊算回路。

(1 7) 嫌己素子の力ソードがダイヤモンド、もしくはダイヤモンド薄膜を被覆した導電性材料であることを樹敷とする（9) 〜（16) のレ、ずれかに記載の論趣寅算回路。

(18) 膽己素子の力ソードがカーボンナノチューブ、もしくはカーボンナノチユーブを被覆した導電性材料であることを樹敷とする（ 9 ) - (16) の 1/、ずれかに記載の^ W算回路。

(19) tiff己素子の力ソードが BN、 Al Nもしくは GaN、もしくはそれらの薄膜を被覆した導電性材料であることを樹敷とする (9) 〜 (16) のいずれかに記載の I»!算回路。

(20) ΙίίΙΕ素子が 10 V以下の ®Εで動作することを特徴とする (9) 〜 (1 9) のいずれかに記載の^ S演算回路。図面の簡単な説明

図 1は、電界微小電子エミッタを用いた NOT素子の構成およびその回路を示す図である。

図 2は、本発明の N O R素子の構成例およびその回路を示す図である。

図 3は、本発明の NAND素子の構成例およびその回路を示す図である。図 4は、本発明の素子を用いたエミッタの電界電子放出の電流特性を示す図である。

図 5は、本発明の NOR素子の構成例を示す図である。

図 6は、本発明の N AND素子のネ冓成例を示す図である。

図 7は、本発明の NAND素子を複数のェミッタから構成した例およびその回路を示す図である。

図 8は、本発明の N AND素子であって、アノードとゲートとに重なり面責のないようにした例を示す図である。 . 図 9は、本発明の NAND素子であって、アノードと力ソードとを一体とした例を示す図である。

図 1 0は、本発明の OR演算を行う論 «算回路を示す図である。

図 1 1は、本究明の AND演算を行う^ ffi演算回路を示す図である。

図 1 2は、本努明の論 β算回路であって、素子同士の異なる電極を同一平面に置、た構造を有する例を示す図である。

図 1 3は、本発明の論趣寅算回路であって、力ソード'ゲート 'ァノードが同一の平面にあり、 S¾表面と方向に電子を放出するようにした例を示す図である。符号の説明

A 入力用ゲート

B 入力用ゲー卜

Z 出力用アノード

τ' 端子発明を »するための最良の形態

以下に本発明を実¾ ^態に基づき説明する。

本発明の論衝寅算回路を構成する論算素子である Ν Ο Τ素子、 N O R素子および NAND素子は S p i n d t型の電界 ¾¾¾冷赚を用いる。

まず、本発明の論繊算回路を構針る理素子となる電界小電子エミッタの構成を図 1に基づいて説明する。

図 1に示すように、上に、力ソード、絶画、ゲート及びアノード1¾を形成して電界微小電子ェミッタを形财る。力ソードの材質としては、 M o、 Wなどの高融点金属や S iなどの他に、カーボンナノチューブや、負性電子親和力を持つダイヤモンドや、 BN、 A 1 N、 G a N等の窒化物φ^体などカS用いられる。また、 Moや S i等の導電性材料の表面にカーボンナノチューブ、ダィャモンド、 B N、 A 1 N、 G a N等の窒化物半導体をネ皮覆したものを用いても良い。これら轉体の導電性の付与の仕方には特に制限はなく、 _P型不純物、 n 型不純物、あるいは欠陥に起因する n型キャリアなどを用いることができる。絶纏の材料としては S i 0₂、窒化ケィ素、酸窒化ケィ素、. A 1 ₂0₃、 C a F₂などが用いられる。ゲート及びアノードに «Mo、 N b、 T aなどの高融点金属ゃ WS i ₂などの高融点金属シリサイドなど力用いられる。

力ソードは特にダイヤモンドが望ましい。ダイヤモンドは負性電子親和力を有するため、低 ¾Eで動作し、低消費の ΐ鍵回路をィ懷できる。また逆に放出電子電流を大きく取ることもでき、このには後に述べる NAND素子の緩和時間を低減できる。またダイャモンド及びカーボンナノチューブは表面に糸色緣 ft の酸化層力 S形成されないため、 1 0一⁶ T o r 1-禾¾¾の比較的低真空でも電子放出素子として動作させることが出来る。

上記の電界方^ M微小電子ェミッタを用！/、て NO T素子を構成するために以下のように配線する。アノードは受動素子または能動素子を介して高電位鬱原に接続する。本発明における受動素子とは抵抗、キャパシタなどであり、抵抗としては例えばポリシリコンゃ窒化タンタノレなどを用いることができるが、これらの材料に限定されない。また能動素子にはトランジスタや動作特性の異なる電界型微小電子ェミッタを配しても良い。カソードは低電位電源もしくはダラゥンドに接続する。この際、が導電'性であって、を通して力ソードを接続しても良い。また、基板が絶椽性で力ソードまで電極を配して接続しても良い。図 1 は前者の例を示したものである。これらの力ソードは単数でも、複数でよい。以上のように構成された NOT素子の動作について説明する。グート！^に電圧信号を入力し、ゲートが高電位のとき力ソードから電子放出力 S起こり、ァノード電位を低下させる。逆にグート力 S低電位のときは力ソードから電子放出が起こらず、ァノードは高電位となる。このように入力値の否定がァノ一ド電位として出力される。

次に本発明の NOR素子を図 2に基づいて説明する。

NOR素子は上記 NOT素子のェミッタの部分を、アノードと力ソードを並列につないだ 2つ以上のエミッタで置き換えることによって得られる。このとき、片方、もしくは両方の入力用グートが高電位のときカソードから電子放出が起こり、出力のアノードは低電位となる。両方の入力用ゲートが低電位のときカソードから電子放出が起こらないため、出力のアノードは高電位となり、 NOR素子として機能する。

次に本発明の N AND素子を図 3〜図 9に基づいて説明する。

NAND素子は、図 3に示すように、上記 NOT素子のェミッタ部分を、ァノ一ドとカソードとを直列につな!/ヽだ 2つ以上のェミッタで置き換えることによつて得られる。このとき、 2つのェミッタのカソード間は電気的に ½f彖されて!/、る必要がある。また、アノードと力ソードとを、第 1ェミッタと第 2ェミッタとの間に垂直に形成された¾^ を用！/、て直列接続する。この形状の接続面積の大きい平面上と比べて静¾§量を減少させて動作をより高速ィ匕することができる。

糸彖性 S反には S i 0₂、 A 1 ₂0₃、等の纖を用い、その上に Mo、 W等の金属ゃ、 S i、カーボンナノチューブなどの力ソードを形成する。また、 M o、 W, S i等の導電性材料の表面にカーボンナノチューブ、ダイヤモンド、 B N、 A 1 N、 G a Nなどの薄膜を形成しても良レ、。また、図 6に示すように、纏をダイャモンド等のノンドープで大きレ、抵抗を持つ半導体とし、その力ソードの部分にだけドービングして電気伝導性を持たせても良レ、。

この NAND素子の動作は、両方の入力用ゲートが高電位のとき、全てのカソードから電子放出が起こり、出力のアノードは位となる。片方、もしくは両方の入力用ゲートが ig®位のときカソードから電子放出が起こらず、出力のァノ一ドは高電位となり、 NAND素子として機能する。

以上のようにして基理回路である NOT素子、 NOR素子おょぴ NAND 素子を形财ることができる。なお、これらの素子を構财るェミッタは単数でも、複数でも良い。図 7に複数のェミッタから構成された NAND素子の例を示す。

また、本発明者ら力 S検討を重ねた結果、 NAND素子は入力 ffによって作に艇が起こることが分かった。例えば図 3に示すものにおいて、入力用グート Aが高電位であり、入力用ゲート Bカ低電位のとき、理想的には電子放出が起こらないはずであるが、実際には Aに属するカソードから電子放出力 S起こり、力ソードが帯電して電位が上昇して定常状態になるまで緩和時間が必要になる。したがって、緩和時間を低下させるには静量を低下させる必要がある。緩和時間を繊して高翻作を行うために、本発明者らは特に力ソードに接続されているアノードとゲートの間の静« 量を小さくすれば良レヽことを見出した。

一般に ffi平板の Sの静 Cは C = ε S/dで表される。 εは誘電率、 Sは面責、 dは慰亟間 g瞧である。 dは素子構造上、変化させるのは難しい。また、従来は力ソードとゲートの重なり繊 Sを小さくして静電溶 iを下げる例 [EEE Trans. He Dev.，38(1991)2368] が見られたが、充分に静 ®W量を小さくできるとは言えない。そこで図 8に示すようにゲートとアノードを表面に影した^に重なり面責が無い構造にすれば静電容量を小さくし、量を小さくすることができる。なお、図 8の平面図は、重なり面積の無い方だけの平面図を示す。

また、従来の S p i n d t型冷幽谢顯に S i 0₂や A 1 ₂0₃などが用レ、られてきたが、それらは比誘電率が 4以上であつた。しかし、 S i O Fや S i O C H、ポーラス状誘電体や有機ポリマーなど比誘電率が 4より小さい材料を絶編に用いれば、従来より静電容量が小さくなり、 NAND素子を高速に動作させることができる。また、誘電率を極限まで下げるために、 β間には絶籠の代わりに真空を配置しても良い。

さらに、図 9に示すように、第 1ェミッタのアノードと第 2ェミッタのカソードとを一体とする構造を ¾ Lば、余分な »線による静離量が発生しな!/、ため、 NAND素子を高速に動作させることができる。

以上のようなにより NAND素子を高速に動作させることができるが、 N AND素子には必 T¾作の艇が発生する。そこで N AND素子を用いずに NO T素子と N O R素子のみで |^«算回路を構)^るようにしても良い。この、高速で動作できるという機能の他に、図 1、 2で見られるように力ソードを全て同電位にすることが可能になる。従って、従来の電子放出素子では力ソードを保持する繊に絶禄性材料を用いる必要があつたが、本発明においては金属等の導電性材料を用いることができる。

また、ダイヤモンド等の半導斗を力ソード材料にする H 力ソード及び下部の纖全体に一括してドーピングして導霪状態にすることができる。従来、このように纖が導電性を持つ齢は、電子ビーム装置など全ての力ソードが同じ機能をする大電流用途に用いられてきた。しかし、本発明の構成であれば、基板が導電性を持ちつつ個々の力ソードが独立して機能するという、従来になレ、特 ί敫を有する。

言鐘寅算を接続するには、図 1 0や図]. 1に示すように、各讓の位置が合うように電極位置をずら冓造を各エミッタの間に作る。

しかしこの構成では電極の »f生を確保するために各ェミッタとの位置関係に工夫が必要であったり、 ®¾が近接するため動 ί乍 «の原因となる静 m§量 <Ό¾ 生が起こる。そこで、図 1 2の ( a ) に財ように、窗売すべきアノードとゲートとが同一平面になる力、、 ( b ) に示すようにアノードと力ソードとが同一平面になるように各を作製する。このようにすれば、前述の静容量が発生しないほ力 \位置合わせのための ®¾Bf泉が要らないため、力ソードの面密度を増やすことができる。したがって、従来より面密度の高い回路をイ^することができる。

これらの構造は S p i n d t型のようにカソードを平面上に多画己置して平面に垂直に電子を放出するのほ力、、図 1 3に示すように平面に TO¹に電子を放出するでも良い。このようにすればゲート，アノード等のを一括して形成することができ、穩な »¾算回路をィ懷する工程を簡斷匕できる。さらにこの構成では絶椽に真空を使えるため、誘電率が小さく、動作艇を抑えることができる。また、にダイヤモンドなどの謝云導率の高い材料を用いれば、演算の,睡動で発生する熱のヒートシンクとして機能し、論職算回路の熱 ¾ ^となる。実施例

以下、実施例に基づいて本発明の実脑 Jを説明する。なお、これらの謹例発明の範囲を制限するものではな!/、。

[鐘列 1]

本 »例では、図 1〜3に示すの断面構^¾ぴ電気回路の NOT、 NOR, NAN D素子を作成した。 NOTと NORは力ソードを接地し、 N ANDの第 2 ェミッタの力ソードは、第 1のェミッタのアノードと柱状 Mo ?fSを介して纖した。柱状 Mo は直径 0. 5 /imとした。 1つの電子ェミッタは S p i n d t型の冷陰極、纖は S i 0₂、力ソードは突起形状の Mo、絶纏は S i 0₂、グート β及びァノ一ド離は Μ οとした。エミッタ高さは 2 μτη^ 直径 0. 5 jam、ゲート開口径 0. 8 μηι、ゲート維高さ 0. 8 μ m、ゲートとアノードの ¾|隹は、 0. とした。この構造で、ゲート容量 C gは 2. 2 p F、 †目互コンダクタンスは 35msであった。各エミッタの間隔は 5 μπιとし、エミッタ密度は 4 X 10⁶本/ cm²として、図 1〜3の冓造のェミッタを無貴した素子を作成した。各素子は、周波数 10 GHzで動作可能であった。

議例 2]

本^!例では、として（1 1 1) 面を表面に持つ高圧合成の Ϊ b単結晶からなるダイャモンド蔵を用レ、た。該ダイャモンド基板の上にマイク口波プラズマ CVD法を用いて水素 200 s c cm、メタン l s c cm、ホスフィン流量を PH^ CH₄=0. 1%圧力 10 OTo r r、謝 870°Cで瞵 1 μτη のリンドープダイヤモンドを成膜した。

次にスパッタ法で A 1を藤し、フォトリソプロセスで 1 _μ m φのドットパターンを ¾¾した。これを R I E法で酸素を 50 s c cm、 CF₄ガスを0. 5 s c c m流し、圧力 5 OmT o r rで 1. 5 μ mエッチングした。高さ 1 mの突起が形成され、電気伝導する Pドー "7^分は突織端から 0. までで、各ェミッタを電気的に分 li ることができた。このようにして作成した図 1に示すェミッタの電界電子放出の電流特 ι·生を、図 4に示す。なお、負荷抵抗は 1 ΟΜΩとした。ゲート HE 2 V (V g = 2 V) 以下では、電子; ^放出されず O F F状態になり、ゲート ME 1 0 V (V g = 1.0 V) では、電子が放出された ONの状態になること力 S判った。 ·

次に図 5、 6に示す NORと NAND素子を作成した。 NOR素子では、エミッタの上下に M o S¾を配し、 N AND素子では、第 1ェミッタと第 2ェミッタとの間に柱状の M o を垂直に配置し、 o ®¾により第 1のェミッタのァノードを第 2のェミッタのカソードのドービング部分に接続した。それぞれの素子の動作 MEを表 1、 2に示す。表 1力ら判るように、 NOR素子では、片方もしくは両方のゲート ¾Eを 1 0 Vとすることによって、出力 ¾Eは、 2 V 以下の低 ®E状態になり、両方のゲート me力 s低 ¾Ε状態の時、出力 misま、 1

0 Vの高 ¾E状態となる。また、表 2から、 NAND素子では、両方のゲート電圧が 1 0 Vの高電圧状態の時に出力電圧が、低 ¾ϊ状態になる。このように、ェミッタの材質をダイャモンドとすれば、 1 0 V以下の低班動作が可能であることが; it!忍された。

NO R素子の各端子の

端子 A B z

10 10 1.6

動作班 10 0 2

(V) 0 10 2

0 0 10 表 2 NAND素子の各端子の

端子 A B τ' Z

0 0 0 10 動作班 10 10 0.9 1.8

(V) 0 10 0 10

10 0 9 10 隱例 3]

NAND素子は前述の通り入力値によつては緩和時間が必要になる。そこで実施例 1の NAND素子において、その静 ® 量を小さくし、緩和時間を減少させるために、電極パターンを図 8で示したものに変えた。ここでは、第 1ェミッタのアノードとゲート m¾とを素子平面に影したときに重なり面責がな、よ >うにした。これによつて従来の重なりがある構造と比較して静驢量が 1. 1 p Fに下がり、緩和時間が減少した。

[実施例 4]

魏例 1と同様に S i 0₂¾¾の上に M οで力ソード ·アノード'ゲートを形成し、間の絶椽材料には S i OFを用いて NOT素子、 NOR素子および N AND素子をした。この S i OFは比誘電率が 3. 6であるため、実施例 1 と同じ素子構成で静電容量を 2. O pFに低減することができた。

[実施例 5]

実施例 3、 4により動作の上昇が可能となったが、第 1ェミッタ力ら第 2 エミッタまで通電するため m¾と近傍のグートとの間に静^量を宪生してしまう。そこで、極限まで線を短くするために、例 3の NAND素子を変形して図 9に示すようにアノードとェミッタとを一体にした。これによつて、第 1のェミッタのグート ·アノード間の静電容量と、第 2エミッタの力ソード ·ゲート間の静 ® 量、および上部と下部の ¾1をつなぐ¾^¾¾と周辺 ®Hで発生する静電容量を同時に低減し、緩和時間を下げることができた。

[実施例 6]

鎌として、 (100) 面を表面に持つ高圧合成の I b単結晶からなるダイヤモンド観を用いた。このダイヤモンド纖の上にマイク口波プラズマ CVD法を用いて水素 100 s c cm、メタン 6 s c cm、ジボランガスを BJ-Ie/C H₄

10 μ mのホウ素ドープダイヤモンドを成膜した。

この上に、スパッタ法で A 1を臭し、フォトリソプロセスで Ι μπιφのドットパターンを條した。これを^ ¾と CF₄ガスで 1. 5 μπιエッチングし、高さ 1 μ mの突起を形成した。ダイャモンド擁の側面に ®¾を取り、カソード全体を接地した。その後、 Moと S i 0₂でゲート ¾®、アノード ®¾およひ色椽層を形成し、 NOT素子と NOR素子とからなる寅算回路を形成した。実施例 2で條したものよりも素子構造が簡易であるため、工程数を肖 I搣でき

/

同様に、 1 mのホウ素ドープダイャモンドを藤し、実施例 2と同様の工程で N O T素子と HAND素子とからなる ¾¾算回路を構成した。得られた論繊算回路と先に確した»寅算回路との演算時間を比較したところ、 NO T素子と N O R素子だけを用、た方が合計緩和時間力短かつた。

[実施例 7]

実施例 1の NOR素子及び NAND素子を変形して、図 1 2に示したようにェミッタの高さを変え、第 1素子の出力ァノ一ドが次の素子のグートもしくはカソ一ドに同一平面でできるようにした。このようにすることにより、繊性確保のために横方向に ΐ編マージンをとる必要が無く、面積あたりの素子数を増カロすることができた。

各素-了^¾の間に 1 μ mの系色 ¾gを取るとして、 NOT素子を 1 0 0個つなげた演算回路を «した。従来構造で «したは面積が 2 5 0 0 μ πι²必要だったのに対し、新構造では 9 0 0 /x m²の小面積に肖 lj減された。

[実施例 8]

の上に糸 6顧の S i O,と電極の M oを成膜した後、フォトリソプロセスとエッチングにより図 1 3に示すようにエミッタ、ゲート、ァノードを繊表面から同じ高さになるように形成した。このときのパターンとして図の下段に示したような NOT素子、 NOR素子、 N AND素子を形成した。

実施例 1では絶漏■ゲート^■ mm -アノード ^の最低 4回の成膜プ口セスが必要であつたが、本例の構造では絶 ¾βとの 2回の成膜で^ a 演算回路を形成することができた。

さらに横向きでは各！ ?1 の間力 s真空であっても充分艘を持っため、 ®¾間の静量を減少させ、高作を行うことができた。

[実施例 9]

実施例 1の構成の^ a素子をした。さらに触媒として F eを力ソードの突起部分に蒸着し、マイクロ波プラズマ CVD法を用いて水素 1 0 0 s c c m、 C H₄を 2 0 s c c m、圧力を 2 T o r r、基板温度 6 0 0°Cの条件で突起上に力一ボンナノチューブを形成した。得られた»¾算回路は、同じ回路構成を持つ Moカソードを用いた論 «算回路よりも低電圧で動作し、演算に要する電力を肖 IJ減することができた。

[実施例: L O]

• 表面に »例 1と同じ形状の突起を加工した n型 S iを揚反に用い、プラズマアシスト CVD法で B C 1 ₃、 N₂ガスを用いて S i表面に BN薄膜を 2 O nmの ID?で形成した。その後、織廳、ゲート .アノード ®¾を形成し、論理演算回路をした。得られた論 »算回路は、同じ回路構成を持ち B N薄膜をコーティングしていない S iカソードを用いた^ «算回路よりも低 HEで動作し、演算に要する電力を削減することができた。産業上の利用可能性

以上詳述したように、本発明の |»¾算回路は電子移動度が高速な電界放冷,を用レ、た高密度の ¾ ^侖理素子を用、ているため、個々の素子が演算の際に発生させる緩和時間を低減することが出来ると共に消費電力が少なくカゝっ高速で動作可能なものであり、またその製造工程も簡便で工程数が少ないため製造コストを低減することが出来るという、単に真空管と冷陰極素子の組^:では親できなレ、効果を得ることが出来る。

Claims

請求の範囲

1 . 2つ以上の電界放 # 微小電子ェミッタのカソードを低電位電源もしくはグラウンドに並列に接続し、藤己ェミッタに対応する 2つ以上のァノ一ドを素子または能動素子を介して高電位窗原に並列に接続し、 2つ以上のアノードが実質的に同電位であり、エミッタに対応するゲート ¾Sこ 2系統以上の信号 ®ΐを入力する構造であって、 2系統のどちらかに高電位の入力信号が入るとェミッタから電子放出が起こり、 ftit己アノードの電位を低下させることを糊敷とする NOR素子。

2. Silt己 2つ以上の電界纖型微小電子ェミッタのそれぞれに対応するァノードが単一の平面で構成されることを糊敷とする請求項 1記載の NO R素子。

3 . 1 0 V以下の ¾Eで動作することを樹敷とする請求項 1又は 2記載の NO R 子。

4. 第 1の電界腿型微小 H子ェミッタのアノードと第 2の電界 ¾Ι 微小電子ェミッタの力ソードとが直列接続されており、第 1ェミッタと第 2ェミッタに対応するグートには 2系統の信号 Eがカロえられており、両入力信号が高電位のときに第 2ェミッタのァノード電位を低下させることを特徴とする N AND 素子。

5 . 第 1の電界微小電子ェミッタの力ソードと第 2の電界 ¾Ι 微小電子ェミッタの力ソードとが同一平面にあり、該第 1のェミッタと該第 2のェミツタとの間に垂直に形成された柱: 亟によつて該第 1のェミッタのアノードと該第 2のェミッタの力ソードとが直列接続されることを糊敫とする請求項 4に記載の NAND素子。

6. 第 1の電界 ¾β微小電子ェミッタのアノードと第 2の電界 ¾Ι 微小電子エミッタのカソードとを一体として直列接続したことを糊敷とする請求項 4に記載の NAND素子。

7. tiff己 NAND素子の謝己第 1の電界 ¾Ι 微小電子ェミッタのアノードとゲートを素子平面に影したときに重なり画貴がないことを糊敷とする請求項 4〜 6のレ、ずれ力、に記載の NAND素子。

8. 1 0 V以下の ffで動作することを樹敷とする請求項 4〜 7の、ずれかに記載の NAND素子。

9. 請求項 1〜 3の！/、ずれかに記載の N O R素子および Zまたは請求項 4〜 8のいずれかに記載の NAND素子を言 »算素子として含む |»¾算回路。

1 0. 界¾|¾¾敷小電子ェミッタの力ソードを低電位原もしくはダラゥンドに接続し、アノードを受動素子または素子を介して高電位觀原に接続し、グートに入力する電位で出力のァノ一ド電位を変化させる N O T素子を演算素子として含むことを糊敷とする言青求項 9に記載の論理演算回路。

1 1 . NOT素子と NOR素子とからなり、それらのェミッタの力ソードを同電位にして論理演算を接続することを樹数とする請求項 9または 1 0に記載の論繊算回路。

1 2. 各素子の出力のァノ一ドを受動素子を介するか、または直接に別の素子のゲートに接続させて論理演算の接続していることを'樹敷とする請求項 9〜1 1 の、ずれかに記載の^ a演算回路。

1 3. 隣り合う二つの電界 ¾I 微小電子ェミッタが、一方のェミッタのァノードと他のェミッタのゲートとが同一平面となる構造、一方のェミッタのァノードと他のエミッタのカソードとが同一平面となる構造または strt己両者の構造を併せ持つ構造を有することを樹敫とする言冑求項 9〜1 2のレ、ずれかに記載の鯆酣寅算回路。

1 4. 力ソード'ゲート ·ァノードが同一の雄平面にあり、纖表面と ψίϊ方向に電子を放出することを糊敷とする請求項 9〜1 3のレ、ずれかに記載の論理演算回路。

1 5. tiff己素子のとしてノンドープの半導体を用い、各エミッタの突起部分もしくは周辺にのみ導電性のドーピング領域を作って各エミッタを電気的に分離していることを特徴とする請求項 9〜1 4のいずれかに記載の霄總演算回路。

1 6. SiflB素子の絶蘭が 4より小さレ、比誘電率を持つ材料からなることを特徴とする請求項 9〜 1 5のレ、ずれかに記載の論繊算回路。

1 7. ft己素子の力ソードがダイャモンド、もしくはダイャモンド薄膜を被覆した導電性材料であることを樹数とする請求項 9〜 1 6のヽずれかに記載の演算回路。

1 8. MI己素子の力ソードがカーボンナノチューブ、もしくはカーボンナノチユーブを被覆した導電性材料であることを樹敷とする請求項 9〜 1 6の、ずれかに記載の論理演算回路。

1 9. tiff己素子の力ソードが BN、 A 1 Nもしくは G a N、もしくはそれらの薄膜を被覆した導電性材料であることを糊敷とする請求項 9〜： L 6の、ずれかに記載の言鍵演算回路。

2 0. 編己素子が 1 0 V以下の MEで動作することを樹敷とする請求項 9〜 1 9 の！/、ずれかに記載の言 »寅算回路。