WO2004034474A1 - 半導体記憶装置 - Google Patents

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WO2004034474A1
WO2004034474A1 PCT/JP2003/012583 JP0312583W WO2004034474A1 WO 2004034474 A1 WO2004034474 A1 WO 2004034474A1 JP 0312583 W JP0312583 W JP 0312583W WO 2004034474 A1 WO2004034474 A1 WO 2004034474A1
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memory device
insulating film
insulator
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PCT/JP2003/012583
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Hiroshi Iwata
Akihide Shibata
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Sharp Corp
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    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a field-effect transistor having a function of converting a change in charge amount into a current amount.
  • the nonvolatile memory includes a gate electrode 909 formed on the P-type well region 901 via a gate insulating film, and a first electrode formed on the surface of the P-type well region 901.
  • An N-type diffusion layer region 902 and a second N-type diffusion layer region 903 are provided.
  • the gate insulating film is a so-called ONO (Oxide Nitride Oxide) film in which a silicon nitride film 906 is sandwiched between silicon oxide films 904 and 905.
  • ONO Oxide Nitride Oxide
  • memory holding units 907 and 908 are formed near the ends of the first and second N-type diffusion layer regions 902 and 903, respectively.
  • writing means injecting electrons into the memory holding units 907 and 908.
  • Japanese Patent Application Publication No. 2001-512290 discloses a method in which 5.5 V is applied to the second diffusion layer region 903 and 10 V is applied to the gate electrode 909 in order to inject electrons into the right memory holding unit 908. Thereby, writing can be performed on a specific side of the two storage units. Also disclosed is a method for erasing and reading a specific side. These methods are combined to enable 2-bit operation.
  • the gate insulating film has a three-layer structure of an ONO film in order to have both a function for operating the transistor and a function as a memory film for storing electric charges. ing. Therefore, in the above-mentioned nonvolatile memory, there is a problem that it is difficult to reduce the thickness of the gate insulating film, and it is difficult to miniaturize the element. In addition, in the above-described nonvolatile memory, as the channel length becomes shorter, two locations of the memory holding portions 907 and 908 of one transistor interfere with each other, and 2-bit operation becomes difficult. I could't do it. Disclosure of the invention
  • an object of the present invention is to provide a semiconductor memory device capable of performing a memory holding operation of two bits or more with one transistor and easily miniaturized.
  • a semiconductor memory device includes a first conductive layer formed of one of a semiconductor substrate, a peg region provided in the semiconductor substrate, and a semiconductor film disposed on an insulator.
  • a semiconductor member of a type for example, one of a P type and an N type
  • a gut insulating film formed on the semiconductor member of the first conductivity type a gate electrode formed on the gate insulating film, A charge holding portion formed on both sides of the gate electrode; and a second conductivity type (for example, the other of a P-type and an N-type) formed in a region of the first conductivity type semiconductor member corresponding to the charge holding portion.
  • the semiconductor device includes a diffusion layer region and a channel region disposed below the gate electrode.
  • the charge holding portion flows from one of the second conductivity type diffusion layer regions to the other through the channel region when a voltage is applied to the gate electrode according to the amount of charge held in the charge holding portion. Along with changing the amount of current, a part of the charge holding portion exists below the interface between the gate insulating film and the channel / region.
  • the charge holding portion has a function of injecting or extracting electrons or holes.
  • the change in the charge amount of the charge holding unit is converted into a current amount, thereby operating as a memory element. Since the two charge holding portions formed on both sides of the gate electrode are formed independently of the gate insulating film, the memory function of the charge holding portion and the transistor operation function of the gate insulating film And are separated. Therefore, it is easy to suppress the short-channel effect by reducing the thickness of the gate insulating film while having a sufficient memory function.
  • the two charge holding portions formed on both sides of the gate electrode are separated by the gate electrode, so that interference during rewriting is effectively suppressed. In other words, the distance between the two charge holding units can be reduced. Therefore, it is possible to realize a semiconductor memory device capable of performing a memory holding operation of two bits or more with one transistor and easily miniaturized.
  • the charge holding portion exists below the interface between the gate insulating film and the channel V region, the charge holding portion exists in the direction of travel of high-energy charges during a write operation. Will be. Therefore, the efficiency of charge injection into the charge holding unit is significantly improved, and the speed of the write operation can be significantly improved. Alternatively, when the current at the time of writing is reduced, the power consumption at the time of writing can be reduced.
  • the distance between the interface between the gate insulating film and the channel / ⁇ region and the surface substantially parallel to the interface and passing through the lowermost part of the charge holding portion is 2 ⁇ ! It may be up to 15 nm.
  • the charge holding section may be formed by separating a first insulator having a function of holding charges from the first insulator with the gate electrode, the channel region, and the diffusion layer region.
  • a structure including a second insulator having a function of preventing dissipation of electric charge held in the first insulator may be employed.
  • the charge holding unit includes a first insulator having a function of accumulating charges, and a second and a third functions having a function of preventing dissipation of the charges held in the first insulator. And a third insulator, wherein the first insulator is sandwiched between the second insulator and the third insulator. According to the above configuration, the charge injected into the charge holding unit is blocked by the second and third insulators, and efficiently accumulates in the first insulator. Accordingly, the efficiency of charge injection into the charge holding unit is increased, and the rewriting operation (writing and erasing operations) is speeded up.
  • the first insulator is a silicon nitride film
  • the second and third insulators may be silicon oxide films.
  • a silicon nitride film having many levels for trapping electric charges is used as the first insulator, and a silicon oxide film having a large band gap is used as the second and third insulators.
  • a semiconductor memory device having large hysteresis characteristics and excellent holding characteristics is provided.
  • both silicon nitride film and silicon oxide film are very standard materials used in the LSI process, and have the advantage of being easy to manufacture.
  • the second insulator is provided so as to separate the first insulator from the good electrode, the channel region and the diffusion layer region, and has a thickness of the second insulator on the channel region.
  • the thickness may be smaller than the thickness of the gate insulating film and 0.8 nm or more.
  • the thickness of the second insulator separating the channel region from the first insulator serving as the charge retention film is smaller than the thickness of the gate insulating film and is 0.8 nm or more. Therefore, the voltage of the write operation and the erase operation can be reduced without decreasing the withstand voltage performance of the memory, or the write operation and the erase operation can be performed at high speed, and the memory effect can be increased.
  • the memory effect means that when a voltage is applied to the gate electrode according to the amount of charge held in the charge holding film (charge holding portion), the current flows from one of the diffusion layer regions to the other through the channel region.
  • the change in the amount of current means that the memory effect is large means that the change in the amount of current is large.
  • the second insulator is provided so as to separate the first insulator from the gate electrode, the channel region, and the diffusion layer region, and has a thickness of the second insulator over the channel region.
  • the thickness may be thicker than the thickness of the above-mentioned gut insulating film and 20 nm or less.
  • the thickness of the insulator separating the charge retaining film and the channel region is thicker than the gate insulating film and less than 20 nm, so that the short channel effect of the memory is deteriorated. This makes it possible to improve the holding characteristics without causing the occurrence of such a problem.
  • the first insulator has a portion facing the surface parallel to the surface of the gate insulating film via the second insulator and having a surface extending along the surface. It may be included (for example, a portion having a surface substantially parallel to the surface of the gut insulating film is included).
  • the rewriting speed can be increased while preventing deterioration of the holding characteristics of the semiconductor memory device.
  • the first insulator includes a portion facing the side surface of the gate electrode via the second insulator and extending along the side surface.
  • the rewriting operation of the semiconductor memory device can be performed at high speed.
  • the charge holding portion may be configured so that at least a part thereof is formed so as to overlap with the diffusion layer region in a channel length direction.
  • the distance between the two diffusion regions is set to be longer than the gate electrode length in the channel length direction, and only a part of the charge holding unit is a channel. It may be configured to be formed so as to overlap with the diffusion layer region in the longitudinal direction.
  • the read current of the semiconductor memory device can be increased and the variation of the read current can be suppressed, so that the read operation of the semiconductor memory device can be performed at high speed.
  • FIG. 1 is a schematic cross-sectional view of a main part showing an embodiment of a semiconductor memory device according to Embodiment 1 of the present invention.
  • FIG. 2 is a partially enlarged view of FIG.
  • FIG. 3 is a schematic sectional view of a main part showing a modification of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 4 is a schematic sectional view of a main part showing another modification of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 5 is a diagram for explaining a method of writing to the second charge holding unit.
  • FIG. 6 is a diagram for explaining a method of writing to the first charge holding unit.
  • FIG. 7 is a view for explaining the positional relationship between the gut insulating film and the charge holding section in the semiconductor memory device.
  • FIG. 8 is a view for explaining the positional relationship between the gut insulating film and the charge holding section in the semiconductor memory device.
  • FIG. 9 is a schematic sectional view of a main part showing a basic structure of a semiconductor memory device of the present invention.
  • FIG. 10 is an enlarged view of a part of FIG.
  • FIG. 11 is a schematic sectional view of a main part of a semiconductor memory device according to a second embodiment of the present invention.
  • FIG. 12 is an enlarged view of a part of FIG.
  • FIG. 13 is an enlarged view of a part of the modification of FIG.
  • FIG. 14 shows a semiconductor memory having the same structure as the semiconductor memory device shown in FIGS. 11 and 12 except that the lower end surface of the charge holding portion is at the same level as the interface between the gut insulating film and the semiconductor substrate.
  • 4 is a graph showing electrical characteristics of the device.
  • FIG. 15 is a schematic sectional view of a main part of a modification of the second embodiment of the present invention.
  • FIG. 16 is a schematic sectional view of a main part of a semiconductor memory device according to Embodiment 3 of the present invention.
  • FIG. 17 is a schematic sectional view of a main part of a semiconductor memory device according to a fourth embodiment of the present invention.
  • FIG. 18 is a schematic sectional view of a main part of a semiconductor memory device according to a fifth embodiment of the present invention.
  • FIG. 19 is a schematic sectional view of a main part of a semiconductor memory device according to a sixth embodiment of the present invention.
  • FIG. 20 is a schematic sectional view of a main part of a semiconductor memory device according to a seventh embodiment of the present invention.
  • FIG. 21 is a schematic sectional view of a main part of a semiconductor memory device according to an eighth embodiment of the present invention.
  • FIG. 22 shows the electrical characteristics of the semiconductor memory device having the same structure as the semiconductor memory device shown in FIG. 21 except that the lower end surface of the charge holding unit is at the same level as the interface between the gate insulating film and the semiconductor substrate. It is a graph which shows a characteristic.
  • FIG. 23 is a graph showing the electrical characteristics of a conventional flash memory.
  • FIG. 24 is a schematic sectional view of a main part showing another example of the semiconductor memory device of the present invention.
  • FIG. 25 is a schematic sectional view of a main part showing a conventional semiconductor memory device.
  • FIG. 9 shows a schematic sectional view of the memory element.
  • the memory element is a non-volatile memory cell capable of storing two bits
  • a semiconductor substrate 1 as an example of a semiconductor member of the first conductivity type (for example, one of P-type and N-type).
  • a gate electrode 13 having a gate length similar to that of a normal transistor is formed on the gate electrode 1 via a gate insulating film 12, and the gate electrode 13 and the gate electrode 13 are stacked.
  • the charge holding portions 1 OA and 1 OB in a side wall spacer shape are formed.
  • one of the charge holding portions 10 A and 1 OB is provided on one of the side walls of the stacked gate insulating film 12 and the gate electrode 13, and the charge holding portion is provided on the other of the both side walls.
  • the other of the units 1 OA and 10 B is provided.
  • a second conductive type (for example, the other of the P-type or N-type) is provided on the side opposite to the force and the gate electrode 13.
  • the first diffusion layer region 17 and the second conductivity type second diffusion layer region 18 are formed.
  • the first and second diffusion layer regions 17 and 18 are offset (from the region 41 where the gate electrode 13 is formed) with respect to the end of the gate electrode 13. ing. Therefore, an offset region 42 is formed between each end of the gate electrode 13 and the first and second diffusion layer regions 17 and 18 in the semiconductor substrate 11.
  • the charge holding portions 10 A and 10 B of the memory element are formed independently of the gate insulating film 12. Therefore, the memory function performed by the charge holding sections 10 A and 1 OB is separated from the transistor operation function performed by the gate insulating film 12. You. Further, the two charge holding portions 10A and 1OB formed on both sides of the gate electrode 13 are separated by the gate electrode 13, so that interference at the time of rewriting is effectively suppressed. Therefore, this memory element can store two or more bits, and can be easily miniaturized.
  • the charge holding portions 1 OA and 10 10 are offset from the gate electrode 13, when a voltage is applied to the gate electrode 13, the charge holding portions 1 OA and 10 10 10.
  • the reverse brightness of the offset region 42 below B (the portion of the semiconductor substrate 11 facing the charge holding portions 10 A and 10 B) is determined by the amount of charge accumulated in the charge holding portions 10 A and 1 OB. It can be greatly changed, and the memory effect can be increased. Note that the memory effect means that when a voltage is applied to the gate electrode 13 according to the amount of charge held in the charge holding film (the charge holding portions 1OA and 10B), the charge is diffused through the channel region when the voltage is applied to the gate electrode 13.
  • the amount of current flowing from one side of the layer region to the other changes, and a large memory effect means a large change in the amount of current.
  • the structure in which the first and second diffusion layer regions 17 and 18 are offset from the gate electrode 13 makes it possible to prevent the short channel effect more strongly than in a normal logic transistor.
  • the gate length can be further reduced.
  • a gut insulating film having a larger thickness than that of a logic transistor can be used, and reliability can be improved.
  • FIG. 10 is an enlarged view of the vicinity of the sidewall spacer-shaped charge holding portion 10 B of FIG.
  • the charge holding portions 10 A and 10 B are silicon nitride films as an example of a first insulating film having a sidewall shape.
  • Silicon oxide film 15 as an example of a second insulating film separating the silicon nitride film 15 from the gate electrode 13, the semiconductor substrate 11 and the first and second diffusion layer regions 17 and 18. It consists of membrane 14. It is the silicon nitride film 15 that has the function of storing charges (electrons or holes), and the silicon oxide film 14 prevents leakage of the charges stored in the silicon nitride film 15.
  • FIGS. 1 to 4 each show an embodiment of a memory element.
  • Things. 1 and 2 are enlarged views of an embodiment of the memory element and a part thereof
  • FIG. 3 is a modified example in which the configuration of FIG. 1 is partially modified
  • FIG. 4 is another modified example.
  • FIGS. 5 and 6 are diagrams for explaining the write operation in these embodiments.
  • FIGS. 7 and 8 are diagrams for explaining the positional relationship between the gate insulating film and the charge holding portion in the memory element.
  • FIG. 1 is a schematic sectional view of a memory element as one embodiment of the semiconductor memory device of the present invention.
  • This memory element is different from the basic structure of the memory element shown in FIG. 9 in the positional relationship between the gate insulating film 12 and the charge holding portions 10A and 10B. That is, in the memory element shown in FIG. 1, a part of the charge retaining portions 1OA and 1OB is present below the interface between the gate insulating film 12 and the semiconductor substrate 11. Note that the surface layer of the semiconductor substrate 11 is in the Jianeno V
  • FIG. 2 is an enlarged view of the vicinity of the sidewall spacer-shaped charge holding portion 10B of FIG.
  • the charge holding units 1 OA and 10 B (only 10 B is shown in FIG. 2) have a silicon nitride film 15 having a sidewall shape, the silicon nitride film 15 and a gate electrode. 13, a silicon oxide film 14 separating the semiconductor substrate 11 and the first and second diffusion layer regions 17 and 18 (source / drain regions). It is the silicon nitride film 15 that has a function of storing charges (electrons or holes), and the silicon oxide film 14 prevents the charges stored in the silicon nitride film 15 from leaking.
  • FIG. 1 is an enlarged view of the vicinity of the sidewall spacer-shaped charge holding portion 10B of FIG.
  • the charge holding units 1 OA and 10 B (only 10 B is shown in FIG. 2) have a silicon nitride film 15 having a sidewall shape, the silicon nitride film 15 and a gate electrode. 13, a silicon oxide
  • FIG. 3 is a schematic cross-sectional view of a memory element as a modified example of the memory element (semiconductor storage device) of the present invention.
  • the configuration of the charge holding section is different from the memory elements shown in FIGS. 1 and 2. . That is, as shown in FIG. 3, the charge holding portions 20 A and 20 B are formed by forming a silicon nitride film 22 as an example of a first insulating film having a function of trapping a charge into a second insulating film. It has a structure sandwiched between silicon oxide films 21 and 23 as an example of the film.
  • FIG. 4 shows a memory as another modification of the memory element (semiconductor storage device) of the present invention.
  • FIG. 3 shows a schematic cross-sectional view of the element.
  • This memory element has a different substrate configuration from the memory element shown in FIG. That is, as shown in FIG. 4, a substrate in which a semiconductor layer 72 is formed on an insulator layer 71 is used. Examples of such a substrate include a case where an SOI substrate (the insulator layer 71 corresponds to a buried oxide film and the semiconductor layer 72 corresponds to an SOI layer) and a case where a wafer bonding technique is used. is there.
  • the memory element as the other modification has the same effect as the memory element as the above modification (FIG. 3).
  • the above-mentioned memory element (FIGS. 1 to 4) has a charge holding section 10 A, 10 B (20 A, 20 A).
  • the write operation can be speeded up.
  • the write operation is to inject electrons into the charge holding section when the memory element is N-type, and to inject holes into the charge holding section when the memory element is P-type. I do.
  • a writing method of the memory element will be described with reference to FIGS. Note that the writing method is common to the memory element having the basic structure and to any of the embodiments. This writing method of the memory element is performed by injecting electrons accelerated by the drain electric field into the charge holding portion.
  • the first diffusion layer region 17 is used as a source electrode and the second diffusion layer region is used.
  • 18 be the drain electrode.
  • 0 V may be applied to the first diffusion layer region 17 and the semiconductor substrate 11
  • +5 V may be applied to the second diffusion layer region 18
  • +5 V may be applied to the gate electrode 13.
  • the inversion layer 31 extends from the first diffusion layer region 17 (source electrode), but does not reach the second diffusion layer region 18 (drain electrode) and pinch off. A point occurs.
  • the electrons are accelerated from the pinch-off point to the second diffusion layer region 18 (drain electrode) by the drain electric field, and the second charge holding portion 20 B ( Precisely, it is injected into the silicon nitride film 22) in the second charge holding section 20B and writing is performed.
  • the voltage for the write operation is not limited to the above. For example, 0 V is applied to the first diffusion layer region 17 and the semiconductor substrate 11, +1 OV is applied to the second diffusion layer region 18, and the gate electrode 1 Even when +5 V was applied to 3, writing was performed by injecting hot electrons (thermoelectrons) into the second charge holding portion 20B.
  • writing can be performed by injecting electrons into the second charge holding portion 2OB.
  • the writing operation can be performed extremely efficiently as compared with the memory element having the basic structure shown in FIGS. That is, in the memory device shown in FIGS. 9 and 10, a small part of the electrons accelerated from the pinch-off point toward the second diffused layer region 18 are scattered upward, and the second electron It is injected into the load holder 10B.
  • the memory device of the above embodiment FIGS. 9 and 10
  • the electrons move in the direction of arrow 32 in FIG. 5, and most of the electrons are directly injected into the silicon nitride film 22 in the second charge holding portion 2OB.
  • most of the electrons accelerated from the pinch-off point have a large momentum in the direction of the arrow 32, so that the number of electrons injected into the silicon nitride film 22 through the silicon oxide film 21 jumps. It becomes bigger.
  • the efficiency of the write operation is significantly improved, so that the speed of the write operation can be remarkably improved.
  • the power consumption of the semiconductor memory element at the time of writing can be reduced.
  • the second diffusion layer region 18 is used as a source electrode and the first diffusion layer is used.
  • Region 17 is used as a drain electrode.
  • 0 V may be applied to the second diffusion layer region 18 and the semiconductor substrate 11
  • +5 V may be applied to the first diffusion layer region 17
  • +5 V may be applied to the gate electrode 13.
  • the electrons move in the direction of arrow 33, and the silicon in the first charge holding unit 2OA is moved. It is implanted into the con nitride film 22.
  • the case of entering an electronic note to the second charge carrier holding portion 2 0 B by interchanging the source / drain region, electrons are injected into the first charge hold unit 2 OA, writing It can be carried out.
  • the silicon nitride film 15 having a function of storing electric charges, the gate electrode 13, the semiconductor substrate 11, and the diffusion layer regions 17 and 18 are formed of silicon. It is separated by an oxide film 14.
  • the silicon oxide film 14 prevents the charge accumulated in the silicon nitride film 15 from dissipating.
  • the thickness of the silicon oxide film 14 is preferably 2 nm or more. This is because when the thickness of the silicon oxide film 14 is less than 2 nm, the tunnel effect of charges becomes remarkable, and the retention time of the memory element is shortened.
  • the charge holding portions 2 OA and 20 B are each formed of a silicon nitride film 22 as a first insulating film having a function of trapping charges, and a second insulating film. It has a structure sandwiched between silicon oxide films 21 and 23 as a substrate. For this reason, the charges injected into the charge holding units 2OA and 2OB are blocked by the silicon oxide film 23 and efficiently accumulated in the silicon nitride film 22.
  • the charge holding portions 2 OA and 2 OB have a structure in which the silicon nitride film 22 is sandwiched between the silicon oxide films 21 and 23, the charge holding portions 20 A and 20 B The charge injection efficiency increases, and the rewrite operation (write and erase operations) can be sped up.
  • the structure of the charge holding unit is not limited to the above (FIGS. 1 to 4).
  • the charge holding unit includes a nanometer-sized quantum dot having a function of accumulating charges in the charge holding unit. Good.
  • the shape of the charge holding portion does not need to have a sidewall shape, but may be on both sides of the gate electrode, and a part thereof may be in contact with the semiconductor substrate and the source Z drain region.
  • the shape of the charge holding portion is a side wall / W shape
  • the charge holding portion can be formed using a self-alignment process in the same manner as the gate electrode sidewall of a transistor having a normal structure. In this case, it is possible to easily form a logic memory embedded LSI by forming a common gate electrode side wall for the logic transistor and the memory transistor.
  • the gate insulating film 12 and the charge holding portions 2 OA and 2 OB The preferred positional relationship with is described.
  • D is the distance between the interface (first surface) between the gate insulating film 12 and the semiconductor substrate 11 and the surface (second surface) including the lower surfaces of the charge holding units 2 OA and 2 OB.
  • T be the thickness of the silicon oxide film 21 separating the silicon nitride film 22 and the diffusion layer regions 17 and 18.
  • the thickness of the silicon oxide film 14 that separates the silicon nitride film 15 from the diffusion layer regions 17 and 18 can be T.
  • the distance D between the first surface and the second surface is preferably in the range of 2 nm to 15 nm.
  • the thickness T of the silicon oxide film 21 (corresponding to the silicon oxide film 14 in FIG. 1) is preferably 2 nm or more.
  • the silicon nitride film 22 forms an interface between the gate insulating film 12 and the semiconductor substrate 11 (the first surface). Below). Therefore, the electrons accelerated by the drain electric field during the write operation are not directly injected into the silicon nitride film 22, and the efficiency of the write operation is reduced. Therefore, the distance D is preferably 2 nm or more.
  • the distance D is 15 nm or more, the area where the inversion layer is difficult to form (the area indicated by 81 and 81 in Fig. 7) becomes large because the gate electric field does not easily spread, and the driving of the transistor is increased. The current is significantly reduced. This mainly causes an increase in read operation time. Therefore, the distance D is preferably 15 nm or less.
  • the interface between the gate insulating film 12 and the semiconductor substrate 11 (first surface) and the surface including the lower surfaces of the charge holding units 2 OA and 2 OB having a memory function (second surface)
  • the distance D is preferably in the range of 2 nm to 15 nm, thereby optimizing the positional relationship between the charge holding sections 2 OA and 20 B and the gate insulating film 12 so that the memory element ( The operation speed of the semiconductor memory device can be kept sufficiently high.
  • the silicon oxide film 21 has a clear L-shaped structure.
  • the silicon oxide film 21 may have a rounded shape.
  • the distance D is determined by the interface (first surface) between the gate insulating film 12 and the semiconductor substrate 11 and the surface substantially parallel to the interface and passing through the lowermost portions of the charge holding portions 10A and 1OB. (Second surface). Since the silicon oxide film 21 is rounded, electric field concentration at the apex can be prevented, thereby improving the element characteristics and the reliability of the element.
  • the charge holding portion of the memory element is formed independently of the gate insulating film and formed on both sides of the gate electrode.
  • the memory element as the semiconductor memory device of the above-described embodiment since the charge holding portion exists in the traveling direction of the high-energy charge during the writing operation, the efficiency of charge injection into the charge holding portion is significantly improved, The speed of the write operation can be dramatically improved. In addition, the current at the time of writing can be reduced, and the power consumption of the semiconductor memory element at the time of writing can be reduced.
  • the memory element (semiconductor storage device) of this embodiment is composed of a charge holding portion: a region where charges are held by L 61 and L 16, and a region where it is difficult for the charges to escape. Is done.
  • the region for retaining charges is a region for retaining charges, and may be a film having a function of retaining charges.
  • the region which makes it difficult for the charge to escape may be a film having a function of making the charge hard to escape.
  • the charge holding units 16 1 and 16 2 have, for example, an ONO structure. That is, the silicon nitride film 142 is sandwiched between the silicon oxide film 141 and the silicon oxide film 144 to form the charge holding portions 161, 162.
  • the silicon nitride film 142 has a function of retaining electric charge
  • the silicon oxide films 141 and 144 have a function of making it difficult for the electric charge stored in the silicon nitride film to escape.
  • the overlap means the diffusion layer region 1 1 2, 1 1
  • Reference numeral 171 denotes an offset region generated when the diffusion layer regions 112 and 113 are offset from the gate electrode 117 in the outward direction in the channel length direction.
  • the outermost surface portion of the semiconductor substrate 111 below the gate insulating film 114 is a channel region.
  • FIG. 12 is an enlarged view of, for example, the periphery of the charge holding section 162 which is one of the charge holding sections 161 and 162 shown in FIG.
  • W1 indicates an offset amount of the diffusion layer region 113 with respect to the gate electrode 114.
  • W2 indicates the width of the charge holding portion 162 in the channel length direction of the gate electrode.
  • the end of the silicon nitride film 142 of the charge holding section 162 on the side away from the gate electrode 117 is connected to the gate electrode 117 of the charge holding section 162 from the gate electrode 117. Coincides with the far end. Therefore, the width of the charge holding section 162 is defined as W2.
  • the amount of overlap between the charge holding portion 162 and the diffusion layer region 113 is represented by W2-W1. What is particularly important is that the silicon nitride film 142 of the charge retaining portion 162 overlaps the diffusion layer region 113, that is, satisfies the relationship of W2> W1.
  • the end of the silicon nitride film 142 a in the charge holding portion 162 a on the side remote from the gate electrode 117 a is the charge on the side remote from the gate electrode 117 a. If it does not coincide with the end of the holding portion 162a, W2 may be defined as the distance from the end of the gate electrode 1 17a to the end of the silicon nitride film 142a far from the gut electrode 1 17a. .
  • each part of the memory element is indicated by a reference numeral obtained by adding an alphabet “a” to the reference number given to the corresponding part in FIG. 12.
  • FIG. 14 has the same structure as the semiconductor memory device shown in FIGS. 11 and 12 except that the lower end surface of the charge holding portion is at the same level as the interface between the gate insulating film and the semiconductor substrate.
  • 13 shows the drain current Id when the width W2 of the charge holding unit 162 is fixed to 100 nm and the offset amount W1 is changed in the semiconductor memory device.
  • the drain current was obtained by device simulation using the charge holding portion 162 in an erased state (a state in which holes are accumulated) and the diffusion layer regions 112 and 113 as a source electrode and a drain electrode, respectively. . It has been confirmed that the electrical characteristics in various embodiments of the present invention are also substantially the same as those shown in FIG. 14, and the following description can be applied to all the embodiments of the present invention. It must be understood that there is.
  • the drain current decreases rapidly. Since the drain current value is almost proportional to the read operation speed, the memory performance deteriorates rapidly when W1 is 100 nm or more. On the other hand, in a range where the silicon nitride film 142 and the diffusion layer region 113 overlap, the drain current decreases gradually. Therefore, it is preferable that at least a part of the silicon nitride film 142, which is a film having a function of retaining electric charges, overlap with the diffusion layer regions (source / drain regions) 112 and 113.
  • W2 was fixed at 100 nm
  • W1 was set at 60 nm and 100 nm at design values, and a memory cell array was fabricated.
  • W1 is 60 nm
  • the silicon nitride film 142 and the diffusion layer regions 112 and 113 overlap by 40 nm in design value
  • W1 is 100 nm, they do not overlap directly in the design.
  • the read access time was 100 times faster when W1 was set to 60 nm in the design value, compared with the best case in which the variation was considered.
  • W2-W1> 10 nm was more preferable in consideration of manufacturing variations.
  • the information stored in the charge holding section 161 (region 181) is read by using the diffusion layer region 112 as a source electrode and the diffusion layer region 113 as a drain. It is preferable to form a pinch-off point on the side near the drain region in the channel region as the rain region. That is, when reading out information stored in one of the two charge holding portions 16 1 and 16 2, the pinch-off point should be formed in the channel area and in a region close to the other charge holding portion. preferable. This makes it possible to detect the stored information of the charge holding unit 161 with high sensitivity, regardless of the storage state of the charge holding unit 162. This is a major factor that enables 2-bit operation of the memory device.
  • the pinch-off point must be set at the time of reading. It does not have to be formed.
  • Ueno I ⁇ S region (a P-type well in the case of an N-channel element) on the surface of the semiconductor substrate 11.
  • the gel region it is easy to control the other electrical characteristics (breakdown voltage, junction capacitance, short channel effect) while optimizing the impurity concentration of the channel region in the memory operation (rewrite operation and read operation).
  • the charge holding portions 16 1 and 16 2 include a charge holding film having a function of holding charges and an insulating film from the viewpoint of improving the holding characteristics of the memory.
  • a silicon nitride film 14 2 having a level for trapping charges as a charge holding film, and a silicon oxide film 14 4 serving as an insulating film to prevent dissipation of charges accumulated in the charge holding film. , 1 4 3 are used. Since the charge holding portions 161, 162 include the charge holding film and the insulating film, the charge can be prevented from being dissipated and the holding characteristics can be improved.
  • the volume of the charge holding film can be appropriately reduced as compared with the case where the charge holding portions 16 1 and 16 2 are formed only of the charge holding film.
  • the volume of the charge holding film can be appropriately reduced as compared with the case where the charge holding portions 16 1 and 16 2 are formed only of the charge holding film.
  • the charge holding portions 16 1 and 16 2 include a charge holding film having a portion arranged substantially in parallel with the surface of the gate insulating film 114.
  • the charge holding portions 16 1 and 16 2 It is preferable that the upper surface of the charge retaining film in 162 includes a portion arranged so as to be located at an equal distance from the upper surface of the gate insulating film 114. More specifically, as shown in FIG. 15, the charge holding portion 142 has a surface substantially parallel to the surface of the gate insulating film 114 b (for example, a silicon nitride film). In other words, the charge retention film 142b is preferably formed to have a uniform height from the height corresponding to the surface of the gut insulating film 114. In the silicon nitride film 142 shown in FIG. 12, the configuration of the charge retention film 142b corresponds to a region 181 having a surface substantially parallel to the surface of the gate insulating film 114.
  • the charge holding portion 162 includes the charge holding film 142b substantially parallel to the surface of the gate insulating film 114, the amount of charge accumulated in the charge holding film 142b forms an inversion layer in the offset region 171. This makes it possible to effectively control the ease with which it can be performed, which in turn can increase the memory effect. Further, by making the charge retaining film 142b substantially parallel to the surface of the good insulating film 114, even when the offset amount (W1) varies, the change in the memory effect can be kept relatively small, and the memory effect can be kept small. Variation can be suppressed. As a result, the movement of the charges in the upper direction of the charge holding film 142b is suppressed, and the occurrence of a characteristic change due to the charge transfer during the memory holding can be suppressed.
  • the charge holding portions 161 and 162 are formed of an insulating film (for example, an offset region of the silicon oxide film 144) that separates the charge holding film 142b substantially parallel to the surface of the gate insulating film 114 from the channel region (or the Ueno region). 171).
  • This insulating film corresponds to a portion of the silicon oxide films 141 and 143 substantially parallel to the surface of the gut insulating film 114 in the memory device shown in FIG. With this insulating film, the dissipation of the charges accumulated in the charge holding film 142b is suppressed, and a memory element (semiconductor memory device) having better holding characteristics can be obtained.
  • the thickness of the charge holding film 142b and forming the insulating film under the charge holding film 142b (the portion of the silicon oxide film 144 above the offset region 171) to have a constant thickness
  • the distance from the surface of the substrate 111 to the charge stored in the charge holding film 142b can be kept substantially constant.
  • the distance from the surface of the semiconductor substrate 111 to the electric charge stored in the charge retaining film 142b is determined from the minimum film thickness of the insulating film below the charge retaining film 142b and the maximum film thickness of this insulating film and the charge retention. It can be set up to the sum of the maximum thickness value of the film 142b. to this As a result, the density of lines of electric force generated by the electric charge stored in the charge retention film 144b can be generally controlled, and the variation in the memory effect of the memory element can be greatly reduced. Become.
  • the memory element of this embodiment has a silicon nitride film of the charge holding portions 16 1 and 16 2
  • the portion (region 18 1) of the gate insulating film 114 has a substantially uniform thickness as shown in FIG. It has a portion (region 18 2) arranged substantially parallel to the side surface of the electrode 1 17.
  • the relative permittivity of the silicon nitride film 144 is about 6, and the relative permittivity of the silicon oxide films 141 and 144 is about 4. Therefore, the charge holding portions 16 1 and 16 2 are more effective dielectric materials in the direction of the electric force lines 18 3 than in the case where only the charge holding film 14 2 a corresponding to the region 18 1 is present. As a result, the potential difference at both ends of the line of electric force can be reduced. That is, most of the voltage applied to the gate electrode 117 is used to increase the electric field in the offset region 171.
  • the charge is injected into the silicon nitride film 142 during the rewrite operation because the generated charge is drawn by the electric field in the offset region 171. Therefore, when the silicon nitride film 142 includes the region 182, the charge injected into the charge holding portion 162 during the rewriting operation increases, and the rewriting speed increases.
  • the silicon oxide film 144 is also a silicon nitride film, that is, if the silicon nitride film (charge retention film) is not uniform in height from the surface of the gate insulating film 114, the silicon nitride film The movement of the charges in the upward direction of the dani film becomes remarkable, and the holding characteristics deteriorate.
  • the charge retention film is an oxide with a very large relative dielectric constant. More preferably, it is formed of a high dielectric material such as hafnium.
  • the charge holding portions 161 and 162 are formed of an insulating film (a silicon oxide film 141) that separates the charge holding film (region 181) substantially parallel to the surface of the gate insulating film 114 from the channel region (or the well region). The upper part) is preferred. With this insulating film, dissipation of the charges accumulated in the charge holding film (silicon nitride film 142) is suppressed, and the charge holding characteristics can be further improved.
  • a silicon oxide film 141 that separates the charge holding film (region 181) substantially parallel to the surface of the gate insulating film 114 from the channel region (or the well region). The upper part) is preferred.
  • the charge holding portions 161 and 162 are formed of an insulating film (the silicon oxide film 141 of the silicon oxide film 141) separating the gate electrode 117 and the charge holding film (region 182) extending in a direction substantially parallel to the side surface of the gate electrode 117. (The part in contact with 117).
  • This insulating film prevents the charge from being injected from the gate electrode 117 into the charge retention film (silicon nitride film 142) and prevents the electrical characteristics from being changed, thereby improving the signal generation of the memory element (semiconductor storage device). Can be improved.
  • the portion between the charge holding film 142 and the semiconductor substrate 111 in the silicon oxide films 141 and 143 (the offset region of the silicon oxide film 141)
  • the thickness of the silicon oxide film 141, 143 between the silicon nitride film 142 and the gate electrode 117 (the silicon oxide film 141 in contact with the gate electrode 117) must be constant. It is preferable to control the film thickness of (part) to be constant. Accordingly, the density of lines of electric force generated by the charges stored in the charge holding film 142 can be substantially controlled, and charge leakage can be prevented.
  • A is the gate electrode length in the channel length direction
  • B is the distance (channel length) between the diffusion layer regions (source / drain regions) 112 and 113
  • C is the charge holding portion in the channel length direction. indicates the distance between 16 2 of the outer end.
  • C is an end of one of the charge holding portions 161 on the side of the silicon nitride film 142 (charge holding film) that is separated from the gut electrode 117. (Outer end) The distance in the channel length direction from the force to the end (outer end) of the other charge holding portion 162 on the side of the silicon nitride film 142 (charge holding film) remote from the gate electrode 117. Is shown.
  • an offset region 171 exists between a portion below the gate electrode 117 (the region facing the gate electrode 117 in the semiconductor substrate 111) and the diffusion layer regions (source / drain regions) 112 and 113. . If B ⁇ C, the easiness of inversion is effectively changed in the entire region of the offset region 171, due to the charges accumulated in the charge holding units 161 and 162 (silicon nitride film 142). Therefore, the memory effect is increased, and particularly, the speed of the read operation is increased.
  • the offset when a voltage is applied to the gate electrode 117 greatly changes depending on the amount of charge accumulated in the charge holding units 161 and 162, so that the memory effect increases and the short channel effect can be reduced.
  • the offset region 171 does not necessarily need to exist. That is, even if the offset region 171 does not exist, the memory effect can be exhibited in the charge holding units 161 and 162 (silicon nitride film 142) if the impurity concentration of the diffusion layer regions 112 and 113 is sufficiently low. .
  • a to C is most preferably A ⁇ B ⁇ C.
  • the memory element (semiconductor storage device) of this embodiment is substantially the same as that shown in FIG. 11 except that the semiconductor substrate in the second embodiment (FIG. 11) is an SOI substrate. Has the same configuration as that of the memory element.
  • a buried oxide film 188 is formed on a semiconductor substrate 186, and an SOI layer 189 is further formed thereon. Diffusion layer regions 112 and 113 are formed in the SOI layer 189, and the other regions are body regions 187.
  • This memory element also has the same functions and effects as the semiconductor memory device of the third embodiment. Further, the junction capacitance between the diffusion layer regions 112 and 113 and the body region 187 can be significantly reduced, so that the device can be operated at higher speed and power consumption can be reduced.
  • the memory element (semiconductor storage device) of this embodiment is different from the second embodiment (FIG. 11) in that the diffusion layer regions (N-type source / drain regions) 1 12 and 113 A P-type high concentration region 191 is added adjacent to the side. Except for this point, it has a configuration substantially similar to that of the memory element of FIG.
  • the concentration of an impurity (for example, boron) giving P-type is higher than the impurity concentration giving P-type in the region 192 between the P-type high-concentration regions 191.
  • An appropriate P-type impurity concentration in the P-type high concentration region 191 is, for example, about 5 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the P-type impurity concentration in the region 192 can be, for example, 5 ⁇ 10 16 to: LX 10 18 cin- 3 .
  • the junction between 113 and the semiconductor substrate 111 becomes steep immediately below the charge holding portions 161, 162.
  • the steep junction means that the impurity concentration on both sides of the PN junction is high and the gradient of the impurity concentration near the junction is steep.Therefore, the potential gradient near the junction is steep. is there.
  • a hot carrier easily occurs at the time of writing and erasing operations, and the voltage of the writing operation and erasing operation can be reduced, or the writing and erasing operations can be performed at high speed. Further, since the impurity concentration of the region 192 is relatively low, the threshold value when the memory element is in the erased state is low, and the drain current is large. Therefore, the reading speed is improved. Therefore, a memory element (semiconductor memory device) having a low rewrite voltage or a high rewrite speed and a high read speed can be obtained.
  • the semiconductor substrate 111 includes a diffusion layer region (source Z drain region) 112, 113 and a portion facing the charge holding portions 161, 162 (the gate electrode 117).
  • P-type high concentration area 191 As a result, the threshold value of the transistor as a whole is significantly increased. The degree of this increase is significantly greater than when the P-type high-concentration region 1911 is located immediately below the gate electrode 117 (the portion of the semiconductor substrate 111 facing the gate electrode 117). This difference becomes even greater when write charges (electrons when the transistor is an N-channel type) accumulate in the charge holding sections 16 1 and 16 2.
  • the threshold value of the transistor as a whole is determined by the gate electrode 11 1 7 drops to the threshold determined by the impurity concentration of the channel region below (region 192). That is, the threshold value at the time of erasing does not depend on the impurity concentration of the P-type high-concentration region 191, whereas the writing threshold value is greatly affected by the impurity concentration of the P-type high-concentration region 191. Therefore, the P-type high-concentration region 1911 is located below the charge holding portions 161, 162 (the portion facing the charge holding portions 161, 162 in the semiconductor substrate 1111) and the diffusion layer is formed.
  • the memory element (semiconductor memory device) of this embodiment is different from the second embodiment (FIG. 11) in that the charge holding films (serial) of the charge holding sections 161, 162 are different from each other.
  • the thickness of the insulating film (silicon oxide film 14 1) separating the silicon nitride film 14 2) from the channel region or the ueno region T 1 is smaller than the thickness T 2 of the gate insulating film 1 14. ing.
  • the memory device has substantially the same configuration as the memory device shown in FIG.
  • the thickness T2 of the gate insulating film 114 has a lower limit due to the demand for withstand voltage during the memory rewrite operation.
  • the thickness T 1 of the insulating film (silicon oxide film 14 1) of the charge holding portions 16 1 and 16 2 can be made smaller than T 2 regardless of the withstand voltage requirement. .
  • the degree of freedom in design with respect to the thickness T1 of the insulating film (silicon oxide mi 41) is high for the following reasons.
  • the charge holding films (silicon nitride film 14 2) of the charge holding portions 16 1 and 16 2 and the channel region or the weno region The insulating film (silicon oxide film 141) separating the gate electrode 117 is not sandwiched between the gate electrode 117 and the channel region or the Ueno region. Therefore, a high electric field acting between the gate electrode 117 and the channel region or the well region does not directly act on the insulating film (silicon oxide film 141), and the insulating film (the silicon oxide film 141) is relatively weak and spreads laterally from the gate electrode 117. Only the electric field acts. This allows the thickness T 1 of the silicon oxide film 141 to be smaller than the thickness T 2 of the gate insulating film 114 irrespective of the demand for the withstand voltage for the gate insulating film 114.
  • an insulating film separating a floating gate from a channel region or a well region is sandwiched between a gate electrode (control gate) and a channel region or a wafer region. Therefore, a high electric field from the gate electrode acts directly. Therefore, in the EE PROM, the thickness of the insulating film that separates the floating gate from the channel 1 ⁇ 1 region or the piezoelectric region is limited, and optimization of the function of the memory element is hindered.
  • the insulating film that separates the charge holding film (silicon nitride film 142) of the charge holding units 161 and 162 from the channel region or the blue region. 141) is not sandwiched between the gate electrode 117 and the channel region or the well region.
  • the effective relative permittivity in the charge holding portion along the electric line of force 184 increases, and the potential difference between both ends of the electric line of force 184 can be further reduced. Therefore, a large part of the voltage applied to the gate electrode 117 is used to increase the electric field in the offset region 171, and the writing operation and the erasing operation are performed at high speed.
  • the voltage of the write operation and the erase operation can be reduced, or the write operation and the erase operation can be speeded up without lowering the withstand voltage performance of the memory, and the memory effect can be further improved. It is possible to increase.
  • the thickness T1 of the insulating film is set to 0.8 nm or more, which is a limit at which uniformity and film quality due to the manufacturing process can be maintained at a certain level, and the capping characteristics are not extremely deteriorated. More preferably, there is.
  • the gate oxide film (gate insulating film) cannot be made thinner in the LSI.
  • the charge retention is performed independently of the thickness of the gate insulating film 114.
  • the reason why the short channel effect does not occur even when T 1 is thicker than a normal logic transistor is that the diffusion layer regions (source / drain regions) 112 and 113 are Because it is offset It is.
  • the memory element (semiconductor storage device) of this embodiment is different from the second embodiment (FIG. 11) in that the charge holding films (silicon nitride film 142) of the charge holding portions 161 and 162 are different from those of the second embodiment (FIG. 11).
  • the thickness T 1 of the insulating film (silicon oxide film 141) that separates the gate insulating film 114 from the channel region or the gate region is thicker than the thickness T 2 of the gate insulating film 114.
  • the memory device has substantially the same configuration as the memory device shown in FIG.
  • the thickness T2 of the gate insulating film 114 has an upper limit due to a demand for preventing a short channel effect of the memory element.
  • the thickness T1 of the insulating film (silicon oxide film 141) of the charge holding portions 161 and 162 can be made larger than T2 regardless of the requirement for preventing the short channel effect.
  • the charge retention film (silicon nitride film 142) and the channel region or the channel region are independent of the thickness of the gate insulating film 114. ⁇
  • the thickness of the insulating film (silicon oxide film 141) separating the well region can be designed optimally. For this reason, there is an effect that the charge holding units 161 and 162 do not hinder the scaling.
  • the reason for the high degree of freedom in the design with respect to the thickness T1 of the insulating film (silicon oxide film 141) is as described above. Insulation film (silicon oxide film 141) separating charge retention film (silicon nitride film 142) and channel / area or well area of 162 Force not being sandwiched between gate electrode 117 and channel area I / area or well area . Therefore, the thickness T 1 of the silicon oxide film 141 can be made larger than the thickness T 2 of the gate insulating film 114 irrespective of the requirement for the gate insulating film 114 to prevent the short channel effect.
  • the thickness of the insulating film (silicon oxide film 141) By increasing the thickness T1 of the insulating film (silicon oxide film 141), the charge stored in the charge holding portions 161 and 162, that is, the silicon nitride film 142 is prevented from being dissipated, and the memory holding characteristics are improved. It becomes possible. Therefore, by setting T 1> T 2, it is possible to improve the retention characteristics without deteriorating the short channel effect of the memory.
  • 27 T 1 is preferably 20 nm or less in consideration of a decrease in the rewriting speed.
  • a select gate electrode forms a write / erase good electrode, and a gate insulating film (including a floating gate) corresponding to the write / erase gate electrode stores electric charge. Also serves as a membrane. For this reason, there is a demand for miniaturization (it is necessary to reduce the film thickness in order to suppress the short channel effect), and a demand for ensuring reliability (in order to suppress the leakage of retained charges, the floating gate and channel area are required). Alternatively, the thickness of the insulating film that separates from the ueno region cannot be reduced to about 7 nm or less.) Therefore, miniaturization is difficult with such a conventional nonvolatile memory. In practice, I TRS (International
  • miniaturization of the physical gate length is not apparent for less than 0.2 microns.
  • T 1 and T 2 can be individually designed as described above, so that miniaturization is possible.
  • T2 is set to 4 nm and Tl is set to 7 nm, thereby realizing a memory element in which a short channel effect does not occur.
  • the reason why the short channel effect does not occur even if T2 is set to be thicker than the normal logic transistor is that the gate electrode 117 is in contact with the diffusion layer region (source / drain). This is because areas 112 and 113 are offset. Also, in the memory element of the present invention, the diffusion layer regions (source ⁇ ⁇ ⁇ ⁇ drain regions) 112 and 113 are offset with respect to the gate electrode 117, so that miniaturization is easier than that of a normal logic transistor. It has become. To summarize the above points, in the memory element of the present embodiment, there is no gate electrode 117 that assists writing and erasing above the charge holding units 161 and 162.
  • a high electric field acting between the gate electrode 117 and the channel region or the ueno I ⁇ region causes an insulating film (silicon oxide film 141) separating the charge retention film (silicon nitride film 142) from the channel region or the ueno region. Does not act directly on. That is, only a relatively weak electric field spreading laterally from the gate electrode 117 acts on this insulating film (silicon oxide film 141). Therefore, the logic transistor gate It is possible to realize a memory cell (memory element) that has a gut length that is at least as fine as the memory cell length. Next, a change in electrical characteristics when a memory element is rewritten will be described. Fig.
  • drain current (I d) vs. gate voltage (V g) when the amount of charge in the charge holding portion of the device 16 1, 16 2 (for convenience, use the reference numbers in FIG. 21; the same applies hereinafter) 3) is a graph showing the characteristics (actually measured values) of (). It has been confirmed that the characteristics in various embodiments of the present invention are also substantially the same as those shown in FIG. 22, and the following description can be said to apply to all embodiments of the present invention. It must be understood. As is evident from Fig.
  • the drain current ratio between writing and erasing can be particularly increased.
  • the semiconductor memory device of the present invention mainly includes a gate insulating film formed on a semiconductor substrate, a gate electrode formed on the gate insulating film, and a gate insulating film formed by stacking these. And a charge holding portion formed on the semiconductor substrate on both sides of the gate electrode, and a portion of the charge holding portion on the semiconductor substrate opposite to the gut electrode side so as to face a part of the charge holding portion. And a channel region formed at a position (between both diffusion layer regions in the semiconductor substrate) facing the gate electrode via the gate insulating film in the semiconductor substrate.
  • This semiconductor memory device functions as a memory element for storing quaternary or more information by storing binary or more information in one charge holding unit. However, this semiconductor memory device does not necessarily need to store and function quaternary information or more, and may function by storing binary information, for example.
  • the semiconductor memory device of the present invention is preferably formed on a semiconductor substrate, preferably on a first conductivity type anodic region formed in the semiconductor substrate.
  • the semiconductor substrate is not particularly limited as long as it is used for a semiconductor device. Examples thereof include elemental semiconductors such as silicon and germanium, and compound semiconductors such as GaAs, InGaAs, and ZnSe. And various substrates such as a SOI substrate or a multilayer SOI substrate, or a substrate having a semiconductor layer on a glass or plastic substrate. Among them, a silicon substrate or an SOI substrate on which a silicon layer is formed as a surface semiconductor layer is preferable.
  • the semiconductor substrate or the semiconductor layer may be a single crystal (for example, by epitaxial growth), a polycrystal, or an amorphous, although there may be some difference in the amount of current flowing inside.
  • an element isolation region force S is formed on the semiconductor substrate or the semiconductor layer, and elements such as a transistor, a capacitor, and a resistor, a circuit including these elements, a semiconductor device, and an interlayer insulating film are combined to form a single element. Or multi-layer structure May be formed.
  • the device isolation region can be formed by various device isolation films such as a LOCOS film, a trench oxide film, and an STI film.
  • the semiconductor substrate may have a P-type or N-type conductivity type, and the semiconductor substrate has at least one first conductivity type (P-type or N-type) area formed therein. Is preferred.
  • the impurity concentration in the semiconductor substrate and the edge region can be in a range known in the art.
  • the surface semiconductor layer may have a well region formed therein, but may have a body region under the channel / ⁇ g castle.
  • the gate insulating film is not particularly limited as long as it is usually used for a semiconductor device.
  • an insulating film such as a silicon oxide film or a silicon nitride film; an aluminum oxide film, a titanium oxide film, or a tantalum oxide film
  • a single-layer film or a laminated film of a high dielectric constant film such as a film or a hafnium oxide film can be used.
  • a silicon oxide film is preferable.
  • the gate insulating film has a thickness of, for example, about 1 to 20 nm and preferably about 1 to 6 nm.
  • the gate insulating film may be formed only immediately below the gate electrode, or may be formed larger (wider) than the gate electrode.
  • the gate electrode is formed on the gate insulating film in a shape usually used for a semiconductor device.
  • the gate electrode is not particularly limited unless otherwise specified in the embodiments.
  • a conductive film for example, a metal such as polysilicon: copper and aluminum: a high melting point metal such as tungsten, titanium, and tantalum: A single layer film such as a silicide with a high melting point metal or a laminated film may be used.
  • the gate electrode is preferably formed with a thickness of, for example, about 50 to 400 nm.
  • a channel region is formed below the gate electrode on the semiconductor substrate (the portion facing the gate electrode via the gut insulating film). This channel region is formed not only under the gate electrode but also under the region including the ⁇ M rule of the gate electrode and the gate end in the gate length direction (the region between the two diffusion layer regions formed on the semiconductor substrate). Is preferred. As described above, when there is a channel area that is not covered with the gate electrode, it is preferable that the channel area be covered with the gate insulating film or the charge holding portion.
  • the charge holding unit has at least a function of holding charge or storing and holding charge. And a film or region having a function of trapping electric charges. Materials that fulfill these functions include silicon nitride; silicon; silicate glass containing impurities such as phosphorus and boron; silicon carbide; alumina; Zinc oxide; metal and the like. .
  • the charge holding portion may be, for example, an insulating film including a silicon nitride film; an insulating film including a conductive film or a semiconductor layer therein; a single layer or a stacked insulating film including at least one conductive or semiconductor dot; It can be formed by the structure.
  • the silicon nitride film has a large hysteresis characteristic due to the presence of many levels for trapping charges, and has a long charge retention time, so that there is no problem of charge leakage due to the occurrence of a leak path. It is preferable because it has good characteristics and is a material that is used as a standard in LSI processes.
  • the reliability of memory retention can be improved. This is because, since the silicon nitride film is an insulator, even if a charge leaks in a part of the silicon nitride film, the charge in the entire silicon nitride film is not immediately lost. Further, when a plurality of memory elements are arranged, even if the distance between the memory elements is shortened and the adjacent charge holding sections come into contact with each other, each of the charge holding sections is made of a conductor as in the case where the charge holding sections are made of a conductor. The information stored in the memory is not lost. Further, the contact plug can be arranged closer to the charge holding portion, and in some cases, can be arranged so as to overlap with the charge holding portion, which facilitates miniaturization of the memory element.
  • a charge holding function such as a silicon nitride film
  • the insulator having the charge retention function in the charge retention portion does not necessarily have to be in the form of a film, and the insulator having the charge retention function is discretely provided on the insulation film. Preferably it is present. Specifically, it is preferable that the material is dispersed in the form of dots in a material that does not easily retain charge, for example, silicon oxide.
  • an insulator film including a conductive film or a semiconductor layer in a portion thereof as a charge holding portion allows the amount of charge to be injected into a conductor or a semiconductor to be freely controlled, and thus has an effect of being easily multivalued.
  • an insulator film containing one or more conductors or semiconductor dots as the charge holding portion writing and erasing by direct tunneling of charges is facilitated, which has the effect of reducing power consumption.
  • the charge holding portion preferably further includes a region that makes it difficult for the charge to escape or a film that has a function of making the charge hardly escape.
  • a silicon oxide film or the like can be used as a function that makes it difficult for electric charges to escape.
  • the charge holding portions are formed directly or on both sides of the gate electrode via an insulating film.
  • the semiconductor substrate e.g., a wafer region, a body region, or a source / drain region or a source / drain region
  • the semiconductor substrate is directly provided via a gate insulating film or an insulating film. (Diffusion layer region).
  • the charge holding films on both sides of the gate electrode may be formed so as to cover the entire side wall of the gut electrode directly or via an insulating film, or may be formed so as to cover a part thereof.
  • the charge holding film When a conductive film is used as the charge holding film, the charge holding film should be placed through an insulating film so that the charge holding film does not come into direct contact with the semiconductor substrate (the well region, the body region, the source Z drain region, or the diffusion layer region) or the gate electrode. It is preferable to arrange them.
  • a stacked structure of a conductive film and an insulating film a structure in which a conductive film is dispersed in the insulating film in a dot shape or the like, a structure in which the conductive film is disposed in a part of a sidewall insulating film formed on a sidewall of a gate, and the like are given. .
  • the charge holding portion preferably has a sandwich structure in which a film made of the first insulator for storing charges is sandwiched between a film made of the second insulator and a film made of the third insulator. Since the first insulator that accumulates charges is in the form of a film, the charge density in the first insulator can be increased and the charge density can be made uniform in a short time by injecting the charges. If the charge distribution in the first insulator that accumulates the charges is not uniform, the charges may move in the first insulator during the holding, and the reliability of the memory element may be reduced.
  • the first insulator that accumulates electric charges is separated from the conductor portion (gate electrode, diffusion layer region, semiconductor substrate) by another insulating film, the leakage of electric charges is suppressed and sufficient Retention time can be obtained. Therefore, in the case of having the above-mentioned sandwich structure, it becomes possible to rewrite the semiconductor memory device at high speed, improve the reliability, and secure a sufficient holding time.
  • the first insulator is a silicon nitride film and the second and third insulators are silicon oxide films.
  • Silico The nitrided film has a large hysteresis characteristic due to the presence of many levels for trapping charges.
  • the silicon oxide film and the silicon nitride film are both preferable because they are materials that are used as standard in the LSI process.
  • hafnium oxide, tantalum oxide, yttrium oxide, or the like can be used as the first insulator.
  • aluminum oxide or the like can be used in addition to silicon oxide. Note that the second and third insulators may be different materials or the same material.
  • the charge holding portions are formed on both sides of the gate electrode, and are arranged on a semiconductor substrate (a gel region, a body region, or a source / drain region or a diffusion layer region).
  • the charge holding film included in the charge holding portion is formed directly or on both sides of the gate electrode via an insulating film, and is directly or via a gate insulating film or an insulating film. (The body region, the source Z drain region, or the diffusion layer region). It is preferable that the charge holding films on both sides of the gate electrode are formed so as to cover all or a part of the side wall of the gate electrode directly or via an insulating film. As an application example, when the gate electrode has a recess at the lower end, the gate electrode may be formed so as to completely or partially fill the recess directly or via an insulating film.
  • the gate electrode is formed only on the side wall of the charge holding section (as opposed to only the side wall of the charge holding section) and does not cover the upper part of the charge holding section.
  • the contact plug can be arranged closer to the gate electrode, which facilitates miniaturization of the memory element.
  • a memory element having such a simple arrangement is easy to manufacture and can improve the yield.
  • the source / drain regions are each disposed at a position opposite to the good electrode side of the charge holding portion as a diffusion layer region of a conductivity type opposite to that of the semiconductor substrate or the well region.
  • the junction between the source / drain region and the semiconductor substrate or the wafer region preferably has a steep impurity concentration. This is because hot electrons and hot holes are low This is because they are generated efficiently by pressure and can operate at lower voltage and at higher speed.
  • the junction depth of the source / drain regions is not particularly limited, and can be appropriately adjusted according to the performance of the semiconductor memory device to be obtained. Note that when an SOI substrate is used as the semiconductor substrate, the source / drain regions may have a junction depth smaller than the thickness of the surface semiconductor layer, but are approximately the same as the thickness of the surface semiconductor layer. It is preferable to have the junction depth of
  • the source / drain regions may be arranged so as to overlap (partially overlap) with the gate electrode end, or are arranged so as to be offset with respect to the gate electrode end (without overlapping). You may.
  • offset when offset is applied, when a voltage is applied to the gate electrode, the easiness of inversion of the offset region under the charge holding film greatly changes depending on the amount of charge accumulated in the charge holding portion, and This is preferable because the effect is increased and the short channel effect is reduced.
  • the offset is too large, the drive current between the source and the drain becomes extremely small.
  • the offset amount that is, the distance from one gate electrode end in the gate length direction to the closer source / drain region is shorter than the thickness of the charge retention film in the direction parallel to the gate length direction.
  • the offset amount that is, the distance from one gate electrode end in the gate length direction to the closer source / drain region is shorter than the thickness of the charge retention film in the direction parallel to the gate length direction.
  • the source / drain region may partially extend to the surface of the channel region, that is, a position higher than the lower surface of the gate insulating film.
  • a conductive film integrated with the source / drain region is laminated on the source Z drain region formed in the semiconductor substrate.
  • the conductive film include semiconductors such as polysilicon and amorphous silicon, silicide, the above-mentioned metals, and high melting point metals.
  • polysilicon is preferable.
  • Polysilicon has an extremely high impurity diffusion rate compared to a semiconductor substrate, so it is easy to reduce the junction depth of the source Z drain region in the semiconductor substrate, and to reduce the short channel. This is because the effect is suppressed.
  • a part of the source / drain region is arranged so as to sandwich at least a part of the charge holding film together with the gate electrode.
  • FIG. 24 shows a specific example where a part of the source and the drain is formed at a position higher than the surface of the channel region as described above.
  • a conductive side wall 52 made of, for example, polysilicon or amorphous silicon is formed on the side walls of the charge retaining portions 1OA and 10B.
  • the source / drain regions are formed by implanting impurities into the conductive sidewalls 52 and then performing a heat treatment to diffuse the impurities. At this time, the impurities also diffuse into the semiconductor substrate 11 (regions 57 and 58).
  • the source region (or the drain region) is composed of the side wall part 52 and the region 57 (or 58). Therefore, part of the source and drain is located higher than the surface of the channel area.
  • 51 is an element isolation region.
  • the source / drain regions are thicker than when the source / drain regions consist only of the regions 57 and 58, so that the source / drain resistance can be reduced. it can. Therefore, the read operation of the memory element can be performed at high speed.
  • the conductive sidewall layer 52 is made of polysilicon or amorphous silicon
  • the impurity diffusion rate in polysilicon or amorphous silicon is much higher than the impurity diffusion rate in the semiconductor substrate 11, so that heat treatment is performed. It is easy to make the thickness of the regions 57 and 58 extremely small when forming the source / drain regions. In other words, it becomes easy to make the source / drain region shallow. Therefore, miniaturization of the memory element is facilitated.
  • a single gate electrode, a source region, a drain region, and a semiconductor substrate formed on a gut insulating film are used as four terminals, and each of the four terminals has a predetermined By applying a potential, write, erase, and read operations are performed. Specific operation principles and examples of operation voltages are as described above.
  • each memory cell can be controlled by a single control gate, so that the number of read lines can be reduced.
  • the semiconductor memory device of the present invention can be formed by a normal semiconductor process, for example, by a method similar to the method of forming a stacked-layer sidewall spacer on the side wall of a gate electrode. Specifically, after forming the gate electrode, the insulating film
  • Second insulator A stacked layer of charge storage film (first insulator) / insulating film (second insulator) is formed, and these films are etched back under appropriate conditions. There is a method of leaving in the form of a wall spacer. In this case, depending on the structure of the desired charge retaining portion, the conditions and deposits during the transfer of SideWano W may be appropriately selected.
  • the semiconductor storage device of the present invention can be used for a battery-driven portable electronic device, particularly for a portable information terminal.
  • the portable electronic device include a portable information terminal, a mobile phone, and a game device.

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

　半導体記憶装置では、第１導電型の半導体基板（１１）上にゲート絶縁膜（１２）とゲート電極（１３）が積層され、ゲート電極（１３）の両側に電荷保持部（１０Ａ，１０Ｂ）が夫々形成されている。また、電荷保持部（１０Ａ，１０Ｂ）に対応する半導体基板１１の領域に第２導電型の第１，第２の拡散層領域（１７，１８）が夫々形成されている。そして、電荷保持部（１０Ａ，１０Ｂ）は、電荷保持部（１０Ａ，１０Ｂ）に保持された電荷の多寡に応じて、ゲート電極（１３）に電圧を印加したときにチャネル領域を介して第１，第２の拡散層領域（１７，１８）の一方から他方に流れる電流量を変化させる。また、電荷保持部（１０Ａ，１０Ｂ）の一部は、ゲート絶縁膜（１２）とチャネル領域との界面よりも下に存する。

Description

明 細 書 半導体記憶装置 技術分野
この発明は、 半導体記憶装置に関し、 特に、 電荷量の変化を電流量に変換する 機能を有する電界効果トランジスタを有する半導体記憶装置に関する。 背景技術
従来、 半導体記憶装置としては、 1つの電界効果トランジスタで 2ビットの記 憶が可能な不揮発个生メモリがある （例えば、 特表 2001— 512290公報
(公表日 平成 13年 8月 21日） 参照）。 この不揮発性メモリの構造と、 書込 み動作原理を以下に説明する。
上記不揮発性メモリは、 図 25に示すように、 P型ゥエル領域 901上にゲー ト絶縁膜を介して形成されたゲ一ト電極 909、 P型ゥエル領域 901表面に形 成された第 1の N型拡散層領域 902および第 2の N型拡散層領域 903から構 成される。 上記ゲート絶縁膜は、 シリコン酸化膜 904, 905の間にシリコン 窒化膜 906が挟まれた、 いわゆる ONO (Oxide Nitride Oxide) 膜からなる。 上記シリコン窒化膜 906中には、 第 1および第 2の N型拡散層領域 902, 9 03の端部付近に、 それぞれ記憶保持部 907, 908が形成されている。 上記 記憶保持部 907, 908のそれぞれの個所での電荷の多寡をトランジスタのド レイン電流として読み出すことにより、 1 トランジスタで2ビットの情報を記憶 させることができる。
次に、 この不揮発性メモリにおける書込み動作方法を説明する。 ここで、 書込 みとは、 記憶保持部 907, 908に電子を注入することを指すこととする。 特 表 2001— 512290公報では、 右側の記憶保持部 908に電子を注入させ るために、 第 2の拡散層領域 903に 5.5 Vを、 ゲート電極 909に 10Vを 印加する方法が開示されている。 これによ 、 2つある記憶保持部の特定の側に 書込みをすることができる。 特定の側の消去および読み出しを行う方法も開示さ れており、 これらの方法を総合して 2ビット動作が可能となっている。
ところで、 上記不揮宪性メモリでは、 ゲート絶縁膜は、 トランジスタを動作さ せるための機能と、 電荷を蓄積するメモリ膜としての機能を併せ持たせるために、 ON O膜の 3層構造となっている。 そのため、 上記不揮発性メモリでは、 ゲート 絶縁膜の薄膜化が難しく、 素子の微細化が困難であるという問題がある。 また、 上記不揮発性メモリでは、 チャネル長が短くなるにつれ、 1つのトランジスタの 記憶保持部 9 0 7， 9 0 8の 2箇所が互いに干渉して 2ビット動作が困難になる ため、 さらなる素子の微細化が果たせなかつた。 発明の開示
そこで、 この発明の目的は、 1つのトランジスタで 2ビット以上の記憶保持動 作が可能でかつ微細化が容易な半導体記憶装置を提供することにある。
上記目的を達成するため、 この発明の半導体記憶装置は、 半導体基板、 半導体 基板内に設けられたゥエル領域または絶縁体上に配置された半導体膜のうちのい ずれか 1つからなる第 1導電型 （例えば P型又は N型の一方） の半導体部材と、 その第 1導電型の半導体部材上に形成されたグート絶縁膜と、 上記ゲート絶縁膜 上に形成されたゲ一ト電極と、 上記ゲート電極の両側に夫々形成された電荷保持 部と、 上記電荷保持部に対応する第 1導電型の半導体部材の領域に夫々形成され た第 2導電型 （例えば P型又は N型の他方） の拡散層領域と、 上記ゲート電極下 に配置されたチヤネゾ 域とを備える。 そして、 上記電荷保持部は、 電荷保持部 に保持された電荷の多寡に応じて、 ゲート電極に電圧を印加したときにチャネル 領域を介して第 2導電型の拡散層領域の一方から他方に流れる電流量を変化させ ると共に、 上記電荷保持部の一部は、 ゲート絶縁膜とチヤネ / 域との界面より も下に存している。 ここで、 電荷保持部とは、 電子または正孔を注入、 抜取りが 可能な機能を有するものである。
上記構成の半導体記憶装置によれば、 上記電荷保持部の電荷量の変化を電流量 に変換することによりメモリ素子として動作させる。 上記ゲート電極の両側に形 成された 2つの電荷保持部は、 上記ゲート絶縁膜から独立して形成されているの で、 電荷保持部が担うメモリ機能と、 ゲート絶縁膜が担うトランジスタ動作機能 とは分離されている。 そのため、 十分なメモリ機能を有したままゲート絶縁膜を 薄膜化して短チャネル効果を抑制することが容易にできる。
また、 ゲート電極の両側に形成された 2つの電荷保持部は、 ゲート電極により 分離されているので書換え時の干渉が効果的に抑制される。 言い換えれば、 2つ の電荷保持部間の距離を小さくすることができる。 したがって、 1つのトランジ スタで 2ビット以上の記憶保持動作が可能でかつ微細化が容易な半導体記憶装置 を実現できる。
さらには、 上記電荷保持部の一部は、 上記ゲート絶縁膜とチヤネノ v B域とがな す界面よりも下に存するため、 書込み動作時において高エネルギーの電荷の進行 方向に電荷保持部が存することになる。 そのため、 電荷保持部への電荷注入効率 が著しく向上し、 書込み動作の速度を飛躍的に向上することができる。 もしくは、 書込み時の電流を小さくした場合は、 書込み時の消費電力を低減することができ る。
上記の半導体記憶装置は、 上記ゲート絶縁膜とチヤネ /^域との界面と、 その 界面と略平行でかつ上記電荷保持部の最下部を通る面との距離を 2 η π！〜 1 5 n mとしてもよい。
上記の構成によれば、 上記電荷保持部とグート絶縁膜との位置関係を最適化し、 半導体記憶装置の動作速度を十分高速に保つことができる。
上記の半導体記憶装置において、 上記電荷保持部は、 電荷を保持する機能を有 する第 1の絶縁体と、 上記第 1の絶縁体と上記ゲート電極、 チヤネノ 域および 拡散層領域を隔てることにより上記第 1の絶縁体に保持された電荷の散逸を防ぐ 機能を有する第 2の絶縁体とを有する構成としてもよい。
上記の構成によれば、 上記第 1の絶縁膜に保持された電荷が散逸するのを、 上 記第 2の絶縁体により効果的に防ぐことができる。 したがって、 電荷の保持特性 の良い半導体記憶装置が提供される。
上記の半導体記憶装置において、 上記電荷保持部は、 電荷を蓄積する機能を有 する第 1の絶縁体と、 第 1の絶縁体に保持された電荷の散逸を防ぐ機能を有する 第 2およぴ第 3の絶縁体とを有し、 第 1の絶縁体が第 2の絶縁体と第 3の絶縁体 とに挟まれている構成としてもよい。 上記の構成によれば、 上記電荷保持部に注入された電荷は、 上記第 2および第 3の絶縁体によりブロックされて、 上記第 1の絶縁体に効率よく蓄積する。 した がって、 電荷保持部への電荷注入効率が上がり、 書換え動作 （書込みおよび消去 動作） の高速化が実現する。
上記の半導体記憶装置は、 上記第 1の絶縁体がシリコン窒化膜であり、 上記第
2および第 3の絶縁体がシリコン酸化膜である構成としてもよい。
上記の構成によれば、 電荷をトラップする準位が多数存在するシリコン窒化膜 を第 1の絶縁体として用い、 バンドギャップが大きいシリコン酸化膜を第 2およ び第 3の絶縁体として用いるため、 大きなヒステリシス特性を有し、 保持特性の 優れた半導体記憶装置が提供される。 さらには、 シリコン窒化膜およびシリコン 酸化膜ともに L S Iプロセスでごく標準的に用いられる材料であり、 製造が容易 であるという利点を有する。
上記の半導体記憶装置において、 第 2の絶縁体は、 第 1の絶縁体と上記グート 電極、 チャネル領域および拡散層領域とを隔てるように設けられ、 上記チャネル 領域上における第 2の絶縁体の厚さが、 上記ゲート絶縁膜の厚さよりも薄く、 か つ 0 . 8 n m以上である構成としてもよい。
上記の構成によれば、 電荷保持膜である第 1の絶縁体とチャネル領域とを隔て る第 2の絶縁体の厚さが、 ゲート絶縁膜の膜厚より薄く、 かつ 0 . 8 n m以上で あるから、 メモリの耐圧性能を低下させることなく書込み動作および消去動作の 電圧を低下させ、 又は書込み動作および消去動作を高速にすることが可能となり、 メモリ効果を増大することが可能となる。
なお、 メモリ効果とは、 電荷保持膜 （電荷保持部） に保持された電荷の多寡に 応じて、 ゲート電極に電圧を印加したときにチヤネノ^域を介して拡散層領域の 一方から他方に流れる電流量が変化することであり、 メモリ効果が大きいとは、 上記電流量の変化が大きいことである。
上記の半導体記憶装置において、 第 2の絶縁体は、 第 1の絶縁体と上記ゲート 電極、 チャネル領域および拡散層領域とを隔てるように設けられ、 上記チャネル 領域上における第 2の絶縁体の厚さが、 上記グート絶縁膜の厚さよりも厚く、 か つ 2 0 n m以下である構成としてもよい。 上記の構成によれば、 電荷保持膜とチヤネノ^域とを隔てる絶縁体の厚さが、 ゲート絶縁膜の膜厚より厚く、 かつ 2 0 n m以下であるから、 メモリの短チヤネ ル効果を悪化させることなく保持特性を改善することが可能となる。
上記の半導体記憶装置において、 第 1の絶縁体には、 第 2の絶縁体を介して上 記ゲート絶縁膜の表面と平行な面と対向し、 この面に沿って広がった面を有する 部分が含まれている （例えばグート絶縁膜の表面と略平行な表面を有する部分が 含まれている） 構成としてもよい。
上記の構成によれば、 半導体記憶装置の保持特性の悪化を防ぎながら書換え速 度を高速にすることができる。
上記の半導体記憶装置において、 第 1の絶縁体には、 第 2の絶縁体を介して上 記ゲート電極の側面と対向し、 この側面に沿って広がった部分が含まれている
(例えばグート電極の側面と略平行な表面を有する部分が含まれている） 構成と してもよい。
上記の構成によれば、 半導体記憶装置の書換え動作を高速にすることができる。 上記の半導体記憶装置において、 上記電荷保持部は、 その少なくとも一部が、 チャネル長方向において、 上記拡散層領域と重なり合うように形成されている構 成としてもよレ、。
また、 上記の半導体記憶装置において、 上記の両拡散領域間の距離は、 チヤネ ル長方向のゲート電極長よりも長くなるように設定され、 上記電荷保持部は、 そ の一部のみが、 チャネル長方向において、 上記拡散層領域と重なり合うように形 成されている構成としてもよい。
上記の構成によれば、 半導体記憶装置の読出し電流を大きくし、 読出し電流の ばらつきを抑えることができるので、 半導体記憶装置の読出し動作を高速にする ことができる。 図面の簡単な説明
図 1はこの発明の実施の形態 1の半導体記憶装置の一形態を示す要部の概略断 面図である。
図 2は図 1の一部を拡大した図である。 図 3はこの発明の実施の形態 1の半導体記憶装置の一変例を示す要部の概略断 面図である。
図 4はこの発明の実施の形態 1の半導体記憶装置の他の変形例を示す要部の概 略断面図である。
図 5は第 2の電荷保持部への書込み方法を説明するための図である。
図 6は第 1の電荷保持部への書込み方法を説明するための図である。
図 7は上記半導体記憶装置におけるグート絶縁膜と電荷保持部との位置関係を 説明する図である。
図 8は上記半導体記憶装置におけるグート絶縁膜と電荷保持部との位置関係を 説明する図である。
図 9はこの発明の半導体記憶装置の基本構造を示す要部の概略断面図である。 図 1 0は図 9の一部を拡大した図である。
図 1 1はこの発明の実施の形態 2の半導体記憶装置の要部の概略断面図である。 図 1 2は図 1 1の一部を拡大した図である。
図 1 3は図 1 1の変形例の一部を拡大した図である。
図 1 4は電荷保持部の下端面がグート絶縁膜と半導体基板との界面と同一レべ ルにあることを除いては図 1 1、 1 2に示す半導体記憶装置と同じ構造を有する 半導体記憶装置の電気特性を示すグラフである。
図 1 5はこの発明の実施の形態 2の変形例の要部の概略断面図である。
図 1 6はこの発明の実施の形態 3の半導体記憶装置の要部の概略断面図である。 図 1 7はこの発明の実施の形態 4の半導体記憶装置の要部の概略断面図である。 図 1 8はこの発明の実施の形態 5の半導体記憶装置の要部の概略断面図である。 図 1 9はこの発明の実施の形態 6の半導体記憶装置の要部の概略断面図である。 図 2 0はこの発明の実施の形態 7の半導体記憶装置の要部の概略断面図である。 図 2 1はこの発明の実施の形態 8の半導体記憶装置の要部の概略断面図である。 図 2 2は電荷保持部の下端面がゲート絶縁膜と半導体基板との界面と同一レべ ルにあることを除いては図 2 1に示す半導体記憶装置と同じ構造を有する半導体 記憶装置の電気特性を示すグラフである。
図 2 3は従来技術であるフラッシュメモリの電気特性を示すダラフである。 図 2 4はこの発明の半導体記憶装置の他の例を示す要部の概略断面図である。 図 2 5は従来の半導体記憶装置を示す要部の概略断面図である。 発明を実施するための最良の形態
以下、 この発明の半導体記憶装置を図示の実施の形態により詳細に説明する。
(実施の形態 1 )
まず、 この発明の半導体記憶装置を構成するメモリ素子を説明するにあたり、 この発明を適用するメモリ素子の前提となる基本構造を図 9および図 1 0を用い て説明する。
図 9はメモリ素子の概略断面図を示している。 図 9に示すように、 上記メモリ 素子は、 2ビットの記憶が可能な不揮発性メモリセルとして、 第 1導電型 （例え ば P型又は N型の一方） の半導体部材の一例としての半導体基板 1 1上に、 ゲー ト絶縁膜 1 2を介して通常のトランジスタと同程度のゲート長を有するゲート電 極 1 3を形成しており、 積層されたゲ一ト絶縁膜 1 2およびグート電極 1 3の側 壁に、 サイドウォールスぺーサ形状の電荷保持部 1 O A, 1 O Bを形成している。 すなわち、 積層されたゲート絶縁膜 1 2およびゲート電極 1 3の両側壁の一方に は、 電荷保持部 1 0 A， 1 O Bのうちの一方が設けられ、 両側壁の他方には、 電 荷保持部 1 O A, 1 0 Bのうちの他方が設けられている。
また、 電荷保持部 1 O A, 1 O Bに対応する半導体基板 1 1の領域に、 力、っゲ ート電極 1 3と反対の側に、 それぞれ第 2導電型 （例えば P型又は N型の他方） の第 1の拡散層領域 1 7と第 2導電型の第 2の拡散層領域 1 8を形成している。 この第 1 , 第 2の拡散層領域 1 7， 1 8 (ソース Zドレイン領域） は、 ゲート電 極 1 3の端部に対して （ゲート電極 1 3が形成された領域 4 1から) オフセット されている。 したがって、 半導体基板 1 1における、 ゲート電極 1 3の各端部と 第 1， 第 2の拡散層領域 1 7 , 1 8との間はそれぞれオフセット領域 4 2となつ ている。
このように、 上記メモリ素子の電荷保持部 1 0 A, 1 0 Bは、 ゲート絶縁膜 1 2から独立して形成されている。 したがって、 電荷保持部 1 0 A， 1 O Bが担う メモリ機能と、 ゲート絶縁膜 1 2が担うトランジスタ動作機能とは分離されてい る。 また、 ゲート電極 1 3の両側に形成された 2つの電荷保持部 1 0 A， 1 O B は、 ゲート電極 1 3により分離されているので、 書換え時の干渉が効果的に抑制 される。 したがって、 このメモリ素子は、 2ビット以上の記憶が可能で、 かつ微 細化が容易にできる。
また、 上記第 1 , 第 2の拡散層領域 1 7， 1 8がゲート電極 1 3からオフセッ トされていることにより、 ゲート電極 1 3に電圧を印加したとき、 電荷保持部 1 O A, 1 0 B下 （半導体基板 1 1における電荷保持部 1 0 A, 1 0 Bとの対向 部） のオフセット領域 4 2の反転しゃすさを、 電荷保持部 1 0 A， 1 O Bに蓄積 された電荷量によって大きく変化させることができ、 メモリ効果を増大させるこ とが可能となる。 なお、 メモリ効果とは、 電荷保持膜 （電荷保持部 1 O A, 1 0 B ) に保持された電荷の多寡に応じて、 ゲート電極 1 3に電圧を印加したときに チヤネノ^域を介して拡散層領域の一方から他方に流れる電流量が変化すること であり、 メモリ効果が大きいとは、 上記電流量の変化が大きいことである。 さらに、 第 1， 第 2の拡散層領域 1 7 , 1 8がゲート電極 1 3からオフセット された構造により、 通常のロジックトランジスタと比較して、 短チャネル効果を 強力に防止することができ、 より一層のゲート長の微細化を図ることができる。 また、 構造的に短チャネル効果抑制に適しているため、 ロジックトランジスタと 比較して膜厚の厚いグート絶縁膜を採用することができ、 信頼性を向上させるこ とが可能となる。
図 1 0は、 図 9のサイドウォールスぺーサ形状の電荷保持部 1 0 B付近の拡大 図である。 図 1 0に示すように、 電荷保持部 1 0 A, 1 0 B (図 1 0では 1 0 B のみを示す） は、 サイドウォール形状をした第 1の絶縁膜の一例としてのシリコ ン窒化膜 1 5と、 このシリコン窒化膜 1 5とゲート電極 1 3、 半導体基板 1 1お よび第 1 , 第 2の拡散層領域 1 7 , 1 8とを隔てる第 2の絶縁膜の一例としての シリコン酸化膜 1 4とからなる。 電荷 （電子または正孔） を蓄積する機能を有す るのはシリコン窒化膜 1 5であり、 シリコン酸化膜 1 4はシリコン窒化膜 1 5に 蓄積された電荷の漏れを防いでいる。
次に、 この発明の半導体記憶装置を構成するメモリ素子の実施形態を、 図 1〜 図 8を用いて説明する。 図 1から図 4はそれぞれメモリ素子の実施の形態を示す ものである。 図 1および図 2はメモリ素子の実施の一形態およびその一部の拡大 図であり、 図 3は図 1の構成を一部変更した一変形例であり、 図 4は他の変形例 である。 図 5， 図 6はこれら実施形態における書込み動作を説明する図であり、 図 7および図 8はメモリ素子におけるゲート絶縁膜と電荷保持部との位置関係を 説明する図である。
図 1はこの発明の半導体記憶装置の実施の一形態としてのメモリ素子の概略断 面図を示している。 このメモリ素子は、 図 9に示すメモリ素子の基本構造とは、 ゲート絶縁膜 1 2と電荷保持部 1 0 A， 1 0 Bとの位置関係において異なってい る。 すなわち、 図 1に示すのメモリ素子においては、 電荷保持部 1 O A, 1 O B の一部が、 ゲート絶縁膜 1 2と半導体基板 1 1との界面より下に存している。 な お、 半導体基板 1 1の表層部がチヤネノ V|g域となる。
なお、 図 1に示すメモリ素子において、 図 9に示すメモリ素子と同一構成部は 同一参照番号を付して説明を省略する。
図 2は、 図 1のサイドウォールスぺーサ形状の電荷保持部 1 0 B付近の拡大図 である。 図 2に示すように、 電荷保持部 1 O A, 1 0 B (図 2では 1 0 Bのみを 示す) は、 サイドウォール形状をしたシリコン窒化膜 1 5と、 このシリコン窒化 膜 1 5とゲート電極 1 3， 半導体基板 1 1および第 1， 第 2の拡散層領域 1 7 , 1 8 (ソース/ドレイン領域） とを隔てるシリコン酸化膜 1 4とからなる。 電荷 (電子または正孔） を蓄積する機能を有するのはシリコン窒化膜 1 5であり、 シ リコン酸化膜 1 4はシリコン窒化膜 1 5に蓄積された電荷の漏れを防いでいる。 図 3はこの発明のメモリ素子 （半導体記憶装置） の一変形例としてのメモリ素 子の概略断面図を示しており、 図 1および図 2に示すメモリ素子とは、 電荷保持 部の構成が異なる。 すなわち、 図 3に示すように、 電荷保持部 2 0 A, 2 0 Bは、 電荷をトラップする機能を有する第 1の絶縁膜の一例としてのシリコン窒ィ匕膜 2 2が、 第 2の絶縁膜の一例としてのシリコン酸化膜 2 1， 2 3に挟まれた構造を 有している。
なお、 図 3に示すメモリ素子において、 図 9に示すメモリ素子と同一構成部は 同一参照番号を付して説明を省略する。
図 4はこの発明のメモリ素子 （半導体記憶装置〉 の他の変形例としてのメモリ 素子の概略断面図を示しており、 このメモリ素子は、 図 3に示すメモリ素子とは 基板の構成が異なる。 すなわち、 図 4に示すように、 絶縁体層 7 1上に半導体層 7 2が形成された基板を用いている。 このような基板となる例としては、 S O I 基板 （絶縁体層 7 1が埋め込み酸化膜に、 半導体層 7 2が S O I層にそれぞれ対 応） を用いた場合やウェハ貼り合わせ技術を用いた場合がある。
なお、 図 4に示すメモリ素子において、 図 9に示すメモリ素子と同一構成部は 同一参照番号を付して説明を省略する。
上記他の変形例 （図 4 ) としてのメモリ素子は、 上記一変形例 （図 3 ) として のメモリ素子と同様の効果を有している。
上記メモリ素子 （図 1〜図 4 ) は、 電荷保持部 1 0 A， 1 O B ( 2 0 A, 2 0
B ) の一部が、 ゲート絶縁膜 1 2と半導体基板 1 1 (半導体層 7 2 ) との界面よ り下側に存するという特徴を有している。 ゲート絶縁膜 1 2と電荷保持部 1 0 A, 1 0 B ( 2 O A, 2 O B ) をこのように配置することにより得られる効果を以下 に説明する。
上記メモリ素子によれば、 書込み動作を高速化することができる。 ここで書込 み動作とは、 メモリ素子が N型である場合は電荷保持部に電子を注入することで あり、 メモリ素子が P型である場合は電荷保持部に正孔を注入することとする。 次に、 上記メモリ素子の書込み方法について、 図 5， 図 6を用いて説明する。 なお、 書込み方法は、 基本構造を有するメモリ素子であっても、 そのいずれの実 施形態であっても共通である。 このメモリ素子の書込み方法は、 ドレイン電界に より加速された電子を電荷保持部に注入することにより行う。
まず、 第 2の電荷保持部 2 0 Bに電子を注入する （書込む） ためには、 図 5に 示すように、 第 1の拡散層領域 1 7をソース電極とし、 第 2の拡散層領域 1 8を ドレイン電極とする。 例えば、 第 1の拡散層領域 1 7および半導体基板 1 1に 0 V、 第 2の拡散層領域 1 8に + 5 V、 ゲート電極 1 3に + 5 Vを印加すればよい。 このような電圧条件によれば、 反転層 3 1が、 第 1の拡散層領域 1 7 (ソース電 極） から伸びるが、 第 2の拡散層領域 1 8 (ドレイン電極） に達することなく、 ピンチオフ点が発生する。 電子は、 ピンチオフ点から第 2の拡散層領域 1 8 (ド レイン電極） までドレイン電界により加速され、 第 2の電荷保持部 2 0 B (より 正確には第 2の電荷保持部 2 0 B内のシリコン窒化膜 2 2 ) に注入されて、 書込 みが行なわれる。
なお、 第 1の電荷保持部 2 O A近傍では、 ドレイン電界により加速された電子 が発生しないため、 書込みは行なわれない。 また、 書込み動作のための電圧は上 記に限らず、 例えば、 第 1の拡散層領域 1 7および半導体基板 1 1に 0 V、 第 2 の拡散層領域 1 8に + 1 O V、 ゲート電極 1 3に + 5 Vを印加した場合も、 第 2 の電荷保持部 2 0 Bにホットエレク トロン （熱電子） が注入されて書込みが行な われた。
このようにして、 第 2の電荷保持部 2 O Bに電子を注入して、 書込みを行うこ とができる。
上記第 1〜第 3実施形態のメモリ素子の場合、 図 9および図 1 0に示す基本構 造を有するメモリ素子に比べて極めて効率よく書込み動作を行うことができる。 すなわち、 図 9および図 1 0に示すメモリ素子では、 ピンチオフ点から第 2の拡 散層領域 1 8に向けて力 Π速された電子のごく一部が上方に散乱されて、 第 2の電 荷保持部 1 0 Bに注入される。 一方、 上記実施の形態のメモリ素子 （図 1〜図
4 ) においては、 電子は図 5の矢印 3 2の方向に運動し、 その多くがそのまま第 2の電荷保持部 2 O B内のシリコン窒化膜 2 2に注入される。 言い換えれば、 ピ ンチオフ点から加速された電子の殆どは、 矢印 3 2の向きに大きな運動量を持つ ため、 シリコン酸化膜 2 1を通過してシリコン窒化膜 2 2に注入される電子の数 が飛躍的に大きくなるのである。
このように、 上記実施の形態のメモリ素子においては、 書込み動作の効率が著 しく向上するため、 書込み動作の速度を飛躍的に向上することができる。 もしく は、 書込み時の電流を小さく場合、 半導体記憶素子の書込み時の消費電力を低減 することができる。
—方、 第 1の電荷保持部 2 0 Aに電子を注入する （書込む） ためには、 図 6に 示すように、 第2の拡散層領域 1 8をソース電極とし、 第 1の拡散層領域 1 7を ドレイン電極とする。 例えば、 第 2の拡散層領域 1 8および半導体基板 1 1に 0 V、 第 1の拡散層領域 1 7に + 5 V、 ゲート電極 1 3に + 5 Vを印加すればよい。 この場合、 電子は矢印 3 3の方向に運動して、 第 1の電荷保持部 2 O A内のシリ コン窒化膜 2 2に注入される。 このように、 第2の電荷保持部 2 0 Bに電子を注 入する場合とは、 ソース/ドレイン領域を入れ替えることにより、 第 1の電荷保 持部 2 O Aに電子を注入して、 書込みを行うことができる。
なお、 図 1および図 2に示すメモリ素子では、 電荷を蓄積する機能を有するシ リコン窒化膜 1 5と、 ゲート電極 1 3、 半導体基板 1 1および拡散層領域 1 7 , 1 8とは、 シリコン酸化膜 1 4で隔てられている。 このシリコン酸化膜 1 4は、 シリコン窒化膜 1 5に蓄積された電荷が散逸するのを防いでいる。 シリコン酸ィ匕 膜 1 4の厚さは、 2 n m以上であるのが好ましい。 なぜなら、 シリコン酸化膜 1 4の厚さが 2 n m未満の場合、 電荷のトンネル効果が顕著になり、 メモリ素子の 保持時間が短くなるためである。
また、 図 3または図 4に示すメモリ素子では、 電荷保持部 2 O A, 2 0 Bは、 電荷をトラップする機能を有する第 1の絶縁膜としてのシリコン窒化膜 2 2が、 第 2の絶縁膜としてのシリコン酸化膜 2 1， 2 3に挟まれた構造を有している。 このため、 電荷保持部 2 O A, 2 O Bに注入された電荷は、 シリコン酸化膜 2 3 によってプロックされ、 シリコン窒化膜 2 2に効率よく蓄積する。 このように、 電荷保持部 2 O A, 2 O Bはシリコン窒化膜 2 2がシリコン酸化膜 2 1， 2 3に よつて挟まれた構造を有するため、 電荷保持部 2 0 A, 2 0 Bへの電荷注入効率 が上がり、 書換え動作 （書込みおよび消去動作） の高速化が実現する。
また、 電荷保持部の構造は、 上記のもの （図 1〜図 4 ) に限らず、 例えば、 電 荷保持部に電荷を蓄積する機能を有するナノメートルサイズの量子ドットが含ま れているものでもよい。 また、 電荷保持部の形状はサイドウォール形状を有して いる必要はなく、 ゲート電極の両側にあって、 その一部が半導体基板およびソー ス Zドレイン領域に接していればよい。 しかしながら、 電荷保持部の形状をサイ ドウォー /W 状とすれば、 通常構造を有するトランジスタのゲート電極サイドウ オールと同様に自己整合プロセスを用いて形成することができる。 この場合、 口 ジックトランジスタとメモリ トランジスタとで共通のゲート電極サイドウォーノレ を形成することにより容易にロジックメモリ混載 L S Iを形成することが可能と なる。
次に、 図 7およぴ図 8を用いてゲート絶縁膜 1 2と電荷保持部 2 O A, 2 O B との好ましい位置関係を説明する。 ここで、 ゲート絶縁膜 1 2と半導体基板 1 1 との界面 （第 1の面） と、 電荷保持部 2 O A, 2 O Bの下面を含む面 （第 2の 面） との距離を Dとする。 また、 シリコン窒化膜 2 2と拡散層領域 1 7， 1 8と を隔てるシリコン酸化膜 2 1の厚さを Tとする。 図 1で示す構造のメモリ素子の 場合は、 シリコン窒化膜 1 5と拡散層領域 1 7 , 1 8とを隔てるシリコン酸化膜 1 4の厚さを Tとすることができる。 このとき、 上記第 1の面と第 2の面の距離 Dは、 2 n m〜l 5 n mの範囲にあることが好ましい。 以下にその理由を記す。 前述のように、 シリコン酸化膜 2 1 (図 1のシリコン酸化膜 1 4に相当） の厚 さ Tは 2 n m以上であるのが好ましい。 シリコン酸化膜の厚さ Tが 2 n m以上で あつて距離 Dが 2 n mに満たな 、場合、 シリコン窒化膜 2 2は、 ゲート絶縁膜 1 2と半導体基板 1 1との界面 （第 1の面） より下には存しないことになる。 その ため、 書込み動作時にドレイン電界により加速された電子は、 直接シリコン窒化 膜 2 2に注入されず、 書込み動作の効率の低下を招く。 したがって、 距離 Dは 2 n m以上であることが好ましい。
一方、 距離 Dが 1 5 n m以上となる場合は、 ゲート電界が及びにくいために反 転層が形成されにくい領域 （図 7の 8 1， 8 1で示す領域） が大きくなり、 トラ ンジスタの駆動電流が著しく減少する。 このことは、 主に読み出し動作時間の増 大を招く。 したがって、 距離 Dは 1 5 n m以下であることが好ましい。
以上の理由により、 ゲート絶縁膜 1 2と半導体基板 1 1との界面 （第 1の面） と、 メモリ機能を有する電荷保持部 2 O A, 2 O Bの下面を含む面 （第 2の面） との距離 Dは、 2 n m〜l 5 n mの範囲にあることが好ましく、 それにより、 電 荷保持部 2 O A, 2 0 Bとゲート絶縁膜 1 2との位置関係を最適化し、 メモリ素 子 （半導体記憶装置） の動作速度を十分高速に保つことができる。
ところで、 図 7ではシリコン酸化膜 2 1が明確な L字型構造となっているが、 図 8に示すように、 丸みを帯びた形状を有していても良い。 この場合の距離 Dは、 ゲート絶縁膜 1 2と半導体基板 1 1との界面 （第 1の面） と、 その界面と略平行 でかつ電荷保持部 1 0 A， 1 O Bの最下部を通る面 （第 2の面） との距離として 規定される。 シリコン酸化膜 2 1が丸みを帯びることにより、 尖部における電界 集中を防止して素子特性の改善おょぴ素子の信頼性を向上することができる。 このように、 上記実施の形態の半導体記憶装置としてのメモリ素子によれば、 メモリ素子の電荷保持部は、 ゲート絶縁膜から独立して形成され、 ゲート電極の 両側に形成されている。 そのため、 2ビット以上の記憶保持動作が可能である。 さらには、 各電荷保持部はゲート電極により分離されているので書換え時の干渉 が効果的に抑制される。 また、 電荷保持部が担うメモリ機能と、 ゲート絶縁膜が 担うトランジスタ動作機能とは分離されているので、 ゲート絶縁膜厚を薄膜ィ匕し て短チャネル効果を抑制することができる。 したがって、 素子の微細化が容易と なる。
また、 上記実施の形態の半導体記憶装置としてのメモリ素子によれば、 書込み 動作時において高エネルギーの電荷の進行方向に電荷保持部が存するため、 電荷 保持部への電荷注入効率が著しく向上し、 書込み動作の速度を飛躍的に向上する ことができる。 また、 書込み時の電流を小さくして、 半導体記'慮素子の書込み時 の消費電力を低減することができる。
以下の実施の形態では、 本発明の半導体記憶装置を構成するメモリ素子につい て、 種々の好ましい形態を説明している。
(実施の形態 2 )
この実施の形態のメモリ素子 （半導体記憶装置） は、 図 1 1に示すように、 電 荷保持部： L 6 1 , 1 6 2が電荷を保持する領域と電荷を逃げにくくする領域とか ら構成される。 電荷を保持する領域は、 電荷を蓄える領域であって、 電荷を保持 する機能を有する膜であってもよい。 電荷を逃げにくくする領域は、 電荷を逃げ にくくする機能を有する膜であってもよい。
電荷保持部 1 6 1、 1 6 2は、 例えば O N O構造を有している。 すなわち、 シ リコン酸化膜 1 4 1とシリコン酸化膜 1 4 3との間にシリコン窒化膜 1 4 2が挟 まれ、 電荷保持部 1 6 1、 1 6 2が構成されている。 ここで、 シリコン窒化膜 1 4 2は電荷を保持する機能を有し、 シリコン酸化膜 1 4 1、 1 4 3はシリコン窒 化膜中に蓄えられた電荷を逃げにくくする機能を有する。
電荷保持部 1 6 1 , 1 6 2における電荷を保持する領域 （シリコン窒化膜 1 4 2 ) は、 チャネル長方向において、 拡散層領域 1 1 2 , 1 1 3とそれぞれオーバ 一ラップしている。 ここで、 オーバーラップするとは、 拡散層領域 1 1 2 , 1 1 3の少なくとも一部の領域上に、 電荷を保持する領域 （シリコン窒化膜 142) の少なくとも一部が存在することを意味する。 なお、 1 71は、 ゲ^"ト電極 1 1 7に対して拡散層領域 1 1 2、 1 1 3がチャネル長方向における外側方向にオフ セットすることにより生じたオフセット領域である。 また、 図示しないが、 ゲー ト絶縁膜 1 14下 （半導体基板 11 1におけるグート絶縁膜 1 14との対向部） であつて半導体基板 1 1 1の最表面部はチャネル領域となる。
次に、 電荷保持部 1 61、 1 62における電荷を保持する領域すなわちシリコ ン窒化膜 142と拡散層領域 1 12、 1 1 3とがオーバーラップすることによる 効果を説明する。
図 1 2は、 図 1 1に示した電荷保持部 1 6 1、 1 62の一方である例えば電荷 保持部 1 62周辺部の拡大図である。 同図において、 W1はゲート電極 1 14に 対する拡散層領域 1 1 3のオフセット量を示す。 また、 W2はゲート電極のチヤ ネル長方向における電荷保持部 162の幅を示している。 なお、 同図に示すメモ リ素子においては、 電荷保持部 162におけるシリコン窒化膜 142のゲート電 極 1 1 7から離れた側の端が、 電荷保持部 1 62における、 ゲート電極 1 1 7か ら離れた側の端と一致している。 したがって、 電荷保持部 1 62の幅を W2とし て定義した。 電荷保持部 1 62と拡散層領域 1 1 3とのオーバーラップ量は W 2 一 W 1で表される。 特に重要なことは、 電荷保持部 1 6 2のうちシリコン窒化膜 142が、 拡散層領域 1 1 3とオーバーラップする、 つまり、 W2>W1なる関 係を満たすことである。
なお、 図 1 3に示すように、 電荷保持部 1 62 aにおけるシリコン窒化膜 14 2 aのゲート電極 1 1 7 aと離れた側の端が、 ゲート電極 1 1 7 aから離れた側 の電荷保持部 1 6 2 aの端と一致していない場合は、 W2をゲート電極 1 1 7 a 端からシリコン窒化膜 142 aのグート電極 1 1 7 aと遠い側の端までと定義す ればよい。 なお、 図 1 3において、 メモリ素子の各部分は、 図 12における対応 する部分に付された参照番号にアルファベット "a" を加えた参照符号によって 示されている。
図 14は、 電荷保持部の下端面がゲート絶縁膜と半導体基板との界面と同一レ ベルにあることを除いては図 1 1、 1 2に示す半導体記憶装置と同じ構造を有す る半導体記憶装置において、 電荷保持部 162の幅 W2を 100 nmに固定し、 オフセット量 W1を変ィ匕させたときのドレイン電流 I dを示している。 ここで、 ドレイン電流は、 電荷保持部 162を消去状態 （正孔が蓄積されている状態） と し、 拡散層領域 1 12、 1 13をそれぞれソース電極、 ドレイン電極として、 デ バイスシミュレーションにより求めた。 なお、 この発明の種々の実施形態におけ る電気特性も図 14に示されたものと略同様になることが確認されており、 以下 の説明はこの発明のすべての実施形態についても言えることであると理解されね ばならない。
図 14から明らかなように、 W1が 100 nm以上の場合、 すなわち、 シリコ ン窒化膜 142と拡散層領域 113とがオーバーラップしない場合では、 ドレイ ン電流が急速に減少している。 ドレイン電流値は、 読出し動作速度にほぼ比例す るので、 W1が 100 nm以上ではメモリの性能は急速に劣化する。 一方、 シリ コン窒化膜 142と拡散層領域 113とがオーバーラップする範囲においては、 ドレイン電流の減少は緩やかである。 したがって、 電荷を保持する機能を有する 膜であるシリコン窒化膜 142の少なくとも一部と拡散層領域 （ソース/ドレイ ン領域） 1 12、 113とがオーバーラップすることが好ましい。
上述したデバイスシミュレーションの結果を踏まえて、 W2を 100 nm固定 とし、 W1を設計値において 60 nmおよび 100 nmとし、 メモリセルアレイ を作製した。 W1が 60 nmの場合、 シリコン窒化膜 142と拡散層領域 112、 113とは設計値において 40 nmオーバーラップし、 W1が l OOnmの場合、 設計ィ直においてオーバーラップしない。
これらメモリセルァレイの読出し時間を測定した結果、 ばらつきを考慮したヮ ーストケースで比較して、 W1を設計値において 60 nmとした場合の方が、 読 出しアクセス時間で 100倍高速であった。 実用上、 読み出しアクセス時間は 1 ビットあたり 100ナノ秒以下であることが好ましいが、 W1=W2では、 この 条件を到底達成できないことが分かった。 また、 製造ばらつきまで考慮した場合、 W2-W1 > 10 nmであることがより好ましいことが判明した。
また、 電荷保持部 161 (領域 181) に記憶された情報の読み出しは、 実施 の形態 1と同様に、 拡散層領域 112をソース電極とし、 拡散層領域 1 13をド レイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成 するのが好ましい。 すなわち、 2つの電荷保持部 1 6 1、 1 6 2のうち一方に記 憶された情報を読み出す時に、 ピンチオフ点をチヤネノレ領域内であって、 他方の 電荷保持部に近い領域に形成させるのが好ましい。 これにより、 電荷保持部 1 6 2の記憶状況の如何にかかわらず、 電荷保持部 1 6 1の記憶情報を感度よく検出 することができる。 これはメモリ素子の 2ビット動作を可能にする大きな要因と なる。
一方、 2つの電荷保持部 1 6 1 , 1 6 2の片側のみに情報を記憶させる場合又 は 2つの電荷保持部を同じ記憶状態にして使用する場合には、 読出し時に必ずし もピンチオフ点を形成しなくてもよい。
なお、 図 1 1には図示していないが、 半導体基板 1 1 1の表面にウエノ I^S域 (Nチャネル素子の場合は P型ゥエル） を形成することが好ましい。 ゥェル領域 を形成することにより、 チヤネ 域の不純物濃度をメモリ動作 （書換え動作お よび読出し動作） において最適にしつつ、 その他の電気特性 （耐圧、 接合容量、 短チャネル効果） を制御するのが容易になる。
電荷保持部 1 6 1、 1 6 2は、 メモリの保持特性を向上させる観点から、 電荷 を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。 この 実施の形態では、 電荷保持膜として電荷をトラップする準位を有するシリコン窒 化膜 1 4 2、 絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのある シリコン酸化膜 1 4 1、 1 4 3を用いている。 電荷保持部 1 6 1、 1 6 2が電荷 保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させるこ とができる。 さらに、 電荷保持部 1 6 1、 1 6 2が電荷保持膜のみで構成される 場合に比べて電荷保持膜の体積を適度に小さくすることができる。 電荷保持膜の 体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、 記憶 保持中に電荷移動による特性変ィヒが起こるのを抑制することができる。
また、 電荷保持部 1 6 1、 1 6 2は、 ゲート絶縁膜 1 1 4の表面と略平行に配 置された部分を有する電荷保持膜を含むこと、 言い換えると、 電荷保持部 1 6 1、 1 6 2における電荷保持膜の上面が、 ゲート絶縁膜 1 1 4の上面から等しい距離 に位置するように配置される部分を含むことが好ましい。 具体的には、 図 15に示したように、 電荷保持部 162の電荷保持膜 142 b (例えばシリコン窒化膜） 1 ゲート絶縁膜 114表面と略平行な面を有してい る。 言い換えると、 電荷保持膜 142 bは、 グート絶縁膜 1 14表面に対応する 高さから、 均一な高さに形成されることが好ましい。 図 12に示したシリコン窒 化膜 142において、 上記電荷保持膜 142 bの構成は、 ゲート絶縁膜 114表 面と略平行な面を有する部分である領域 181に相当する。
電荷保持部 162中に、 ゲート絶縁膜 114表面と略平行な電荷保持膜 142 bがあることにより、 電荷保持膜 142 bに蓄積された電荷の多寡によりオフセ ット領域 171での反転層の形成されやすさを効果的に制御することができ、 ひ いてはメモリ効果を大きくすることができる。 また、 電荷保持膜 142 bをグー ト絶縁膜 114の表面と略平行とすることにより、 オフセット量 （W1) がばら ついた場合でもメモリ効果の変化を比較的小さく保つことができ、 メモリ効果の ばらつきを抑制することができる。 し力も、 電荷保持膜 142 bの上部方向への 電荷の移動が抑制され、 記憶保持中に電荷移動による特性変化が起こるのを抑制 することができる。
さらに、 電荷保持部 161、 162は、 ゲート絶縁膜 114の表面と略平行な 電荷保持膜 142 bとチヤネノ 域 （又はウエノ 域） とを隔てる絶縁膜 （例え ば、 シリコン酸化膜 144のうちオフセット領域 171上の部分） を含むことが 好ましい。 この絶縁膜は、 図 11に示したメモリ素子では、 リコン酸化膜 141、 143におけるグート絶縁膜 114の表面と略平行な部分に相当する。 この絶縁 膜により、 電荷保持膜 142 bに蓄積された電荷の散逸が抑制され、 さらに保持 特性の良いメモリ素子 （半導体記憶装置） を得ることができる。
なお、 電荷保持膜 142 bの膜厚を調整するとともに、 電荷保持膜 142 b下 の絶縁膜 （シリコン酸化膜 144のうちオフセット領域 171上の部分） の膜厚 を一定に形成することにより、 半導体基板 1 1 1の表面から電荷保持膜 142 b 中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。 つまり、 半 導体基板 111表面から電荷保持膜 142b中に蓄えられる電荷までの距離を、 電荷保持膜 142 b下の絶縁膜の最小膜厚値から、 この絶縁膜の最大膜厚値と電 荷保持膜 142 bの最大膜厚値との和までの間に設定することができる。 これに より、 電荷保持膜 1 4 2 bに蓄えられた電荷により発生する電気力線の密度を概 ね制御することが可能となり、 メモリ素子のメモリ効果の大きさばらつきを非常 に小さくすることが可能となる。
(実施の形態 3 )
この実施の形態のメモリ素子は、 電荷保持部 1 6 1、 1 6 2のシリコン窒化膜
(電荷保持膜) 1 4 2が、 図 1 6に示すように、 略均一な膜厚で、 ゲート絶縁膜 1 1 4の表面と略平行に配置された部分 （領域 1 8 1 ) 、 およびゲート電極 1 1 7側面と略平行に配置された部分 （領域 1 8 2 ) を有している。
ゲート電極 1 1 7に正電圧が印加された場合には、 電荷保持部 1 6 2中での電 気力線は矢印 1 8 3のように、 シリコン窒化膜 1 4 2を 2回通過する （領域 1 8 2の通過 +領域 1 8 1の通過） 。 なお、 ゲート電極 1 1 7に負電圧が印加された 場合の電気力線の向きは図示の方向とは反対となる。
ここで、 シリコン窒化膜 1 4 2の比誘電率は約 6であり、 シリコン酸化膜 1 4 1、 1 4 3の比誘電率は約 4である。 したがって、 電荷保持部 1 6 1、 1 6 2は、 領域 1 8 1に相当する前記電荷保持膜 1 4 2 aのみが存在する場合よりも、 電気 力線 1 8 3方向における実効的な比誘電率が大きくなり、 電気力線の両端での電 位差をより小さくすることができる。 すなわち、 ゲート電極 1 1 7に印加された 電圧の多くの部分が、 オフセット領域 1 7 1における電界を強くするために使わ れることになる。
メモリ素子において、 書換え動作時に電荷がシリコン窒化膜 1 4 2に注入され るのは、 発生した電荷がオフセット領域 1 7 1における電界により引き込まれる ためである。 したがって、 シリコン窒化膜 1 4 2が領域 1 8 2を含むことにより、 書換え動作時に電荷保持部 1 6 2に注入される電荷が増加し、 書換え速度が増大 する。
なお、 シリコン酸化膜 1 4 3の部分もシリコン窒化膜であつた場合、 つまり、 シリコン窒化膜 （電荷保持膜） がゲート絶縁膜 1 1 4の表面からの高さにおいて 均一でない場合、 シリコン窒ィ匕膜の上方向への電荷の移動が顕著になって、 保持 特性が悪化する。
また、 電荷保持膜は、 シリコン窒化膜に代えて、 比誘電率が非常に大きい酸化 ハフニウムなどの高誘電体により形成されることがより好ましい。
さらに、 電荷保持部 161、 162は、 ゲート絶縁膜 114の表面と略平行な 電荷保持膜 （領域 181) とチャネル領域 （又はゥエル領域） とを隔てる絶縁膜 (シリコン酸化膜 141のうちオフセット領域 171上の部分） を含むことが好 ましい。 この絶縁膜により、 電荷保持膜 （シリコン窒化膜 142) に蓄積された 電荷の散逸が抑制され、 さらに電荷の保持特性を向上させることができる。
また、 電荷保持部 161、 162は、 ゲート電極 117と、 ゲート電極 117 の側面と略平行な向きに延びた電荷保持膜 （領域 182) とを隔てる絶縁膜 （シ リコン酸化膜 141のうちゲート電極 117に接した部分） を含むことが好まし い。 この絶縁膜により、 ゲート電極 117から電荷保持膜 （シリコン窒化膜 14 2) へ電荷が注入されて電気的特性が変化することを防止し、 メモリ素子 （半導 体記憶装置） の信賴个生を向上させることができる。
さらに、 本実施の形態のメモリ素子では、 実施の形態 2の場合と同様、 シリコ ン酸化膜 141、 143における電荷保持膜 142と半導体基板 111との間の 部分 （シリコン酸化膜 141のうちオフセット領域 171上の部分） の膜厚を一 定に設定すること、 さらにシリコン酸化膜 141、 143におけるシリコン窒化 膜 142とゲート電極 117との間の部分 （シリコン酸化膜 141のうちゲート 電極 117に接した部分） の膜厚を一定に制御することが好ましい。 これにより、 電荷保持膜 142に蓄えられた電荷により発生する電気力線の密度を概ね制御す ることができるとともに、 電荷リークを防止することができる。
(実施の形態 4)
この実施の形態では、 ゲート電極 1 17、 電荷保持部 161, 162およびソ ース /ドレイン領域間距離 （拡散層領域 1 12、 113間距離） を最適化したメ モリ素子について説明する。
図 17に示すメモリ素子において、 Aはチヤネノレ長方向のゲート電極長、 Bは 拡散層領域 (ソース/ドレイン領域) 112、 113間の距離 （チャネル長） 、 Cはチャネル長方向における電荷保持部 161、 162の外端間の距離を示す。 さらに Cについて詳細に説明すると、 Cは、 一方の電荷保持部 161のシリコン 窒化膜 142 (電荷保持膜） におけるグート電極 117と離れている側の端部 (外端部） 力 ら、 他方の電荷保持部 162のシリコン窒ィ匕膜 142 (電荷保持 膜） におけるゲート電極 117と離れている側の端部 （外端部） までのチャネル 長方向の距離を示す。
上記 A〜Cの関係においては、 まず、 Bく Cであることが好ましい。 チャネル 領域のうち、 ゲート電極 1 17下の部分 （半導体基板 11 1におけるゲート電極 117との対向領域） と拡散層領域 （ソース/ドレイン領域） 1 12、 113と の間にはオフセット領域 171が存する。 B<Cであれば、 電荷保持部 161、 162 (シリコン窒化膜 142) に蓄積された電荷により、 オフセット領域 17 1の全領域において、 反転の容易性が効果的に変動する。 したがって、 メモリ効 果が増大し、 特に読出し動作の高速化が実現する。
また、 ゲート電極 117に対して拡散層領域 （ソース/ドレイン領域） 112、 113がオフセットしている場合、 つまり、 A < Bが成立する場合には、 ゲート 電極 117に電圧を印加したときのオフセット領域 171の反転のしゃすさが電 荷保持部 161、 162に蓄積された電荷量によって大きく変化し、 メモリ効果 が増大するとともに、 短チャネル効果を低減することができる。 ただし、 メモリ 効果が発現する限りにおいて、 オフセット領域 171は必ずしも存在する必要は ない。 すなわち、 オフセット領域 171が存在しない場合においても、 拡散層領 域 1 12、 1 13の不純物濃度が十分に薄ければ、 電荷保持部 161、 162 (シリコン窒化膜 142) においてメモリ効果が発現し得る。
以上の説明から明らかなように、 A〜Cの関係は、 A<B<Cであるのが最も 好ましい。
(実施の形態 5)
この実施の形態のメモリ素子 （半導体記憶装置） は、 図 18に示すように、 実 施の形態 2 (図 11) における半導体基板を SO I基板とする以外は、 実質的に 図 1 1に示したメモリ素子と同様の構成を有する。
このメモリ素子では、 半導体基板 186上に埋め込み酸化膜 188が形成され、 さらにその上に SO I層 189が形成されている。 SO I層 189内には拡散層 領域 112, 113が形成され、 それ以外の領域はボディ領域 187となってい る。 このメモリ素子においても、 実施の形態 3の半導体記憶装置と同様の作用効果 を奏する。 さらに、 拡散層領域 112、 1 13とボディ領域 187との接合容量 を著しく小さくすることができるので、 素子の高速化や低消費電力化が可能とな る。
(実施の形態 6)
この実施の形態のメモリ素子 （半導体記憶装置） は、 図 19に示すように、 実 施の形態 2 (図 11) において、 拡散層領域 （N型のソース/ドレイン領域） 1 12、 113のチャネル側に隣接して、 P型高濃度領域 191を追加している。 この点以外は、 実質的に図 11のメモリ素子と同様の構成を有する。
P型高濃度領域 191では、 P型を与える不純物 (例えばボロン) 濃度が、 P 型高濃度領域 191間の領域 192における P型を与える不純物濃度より高くな つている。 P型高濃度領域 191における P型の不純物濃度は、 例えば、 5X 1017〜1 X 1019 cm—3程度が適当である。 また、 領域 192の P型の不純物濃 度は、 例えば、 5 X 1016〜： L X 1018 c in—3とすることができる。
このように、 P型高濃度領域 191を設けることにより、 拡散層領域 112、
113と半導体基板 111との接合が、 電荷保持部 161, 162の直下で急峻 となる。 なお、 接合が急峻とは、 PN接合の両側の不純物濃度が濃く、 かつ接合 付近での不純物濃度濃度の勾配が急峻であること、 したがって、 接合付近でのポ テンシャルの勾配が急峻となることである。
そのため、 書込みおよび消去動作時にホットキャリァが発生し易くなり、 書込 み動作およぴ消去動作の電圧を低下させ、 あるいは書込み動作および消去動作を 高速にすることが可能となる。 さらに、 領域 192の不純物濃度は比較的薄いの で、 メモリ素子が消去状態にあるときの閾値が低く、 ドレイン電流は大きくなる。 そのため、 読出し速度が向上する。 したがって、 書換え電圧が低く又は書換え速 度が高速で、 かつ、 読出し速度が高速なメモリ素子 （半導体記憶装置） を得るこ とができる。
また、 図 19に示すように、 半導体基板 1 11には、 拡散層領域 （ソース Zド レイン領域） 1 12、 113近傍であって電荷保持部 161, 162との対向部 (ゲート電極 117との対向部ではない） に、 P型高濃度領域 191を設けるこ とにより、 トランジスタ全体としての閾値が著しく上昇する。 この上昇の程度は、 P型高濃度領域 1 9 1がゲート電極 1 1 7の直下 （半導体基板 1 1 1におけるゲ ート電極 1 1 7との対向部） にある場合に比べて著しく大きい。 電荷保持部 1 6 1、 1 6 2に書込み電荷 (トランジスタが Nチャネル型の場合は電子） が蓄積し た場合は、 この差がいっそう大きくなる。
一方、 電荷保持部 1 6 1、 1 6 2に十分な消去電荷 （トランジスタが Nチヤネ ル型の場合は正孔） が蓄積された場合は、 トランジスタ全体としての閾値は、 ゲ ート電極 1 1 7下のチャネル領域 （領域 1 9 2 ) の不純物濃度で決まる閾値まで 低下する。 すなわち、 消去時の閾値は、 P型高濃度領域 1 9 1の不純物濃度に依 存しない一方、 書込み時の閾値は、 P型高濃度領域 1 9 1の不純物濃度に非常に 大きな影響を受ける。 よって、 P型高濃度領域 1 9 1を電荷保持部 1 6 1、 1 6 2の下 （半導体基板 1 1 1における電荷保持部 1 6 1、 1 6 2との対向部） であ つて拡散層領域 （ソース/ドレイン領域） 1 1 2、 1 1 3近傍に配置することに より、 書込み時の閾値のみが非常に大きく変動し、 メモリ効果 （書込時と消去時 での閾値の差） を著しく増大させることができる。
(実施の形態 7 )
この実施の形態のメモリ素子 （半導体記憶装置） は、 図 2 0に示すように、 実 施の形態 2 (図 1 1 ) において、 電荷保持部 1 6 1、 1 6 2の電荷保持膜 （シリ コン窒化膜 1 4 2 ) とチヤネノ^域又はウエノ^域とを隔てる絶縁膜 （シリコン 酸化膜 1 4 1 ) の厚さ T 1力^ ゲート絶縁膜 1 1 4の厚さ T 2よりも薄くなつて いる。 この点以外は、 図 1 1に示したメモリ素子と実質的に同様の構成を有する。 ゲート絶縁膜 1 1 4は、 メモリの書換え動作時における耐圧の要請から、 その 厚さ T 2には下限値が存在する。 しかしながら、 電荷保持部 1 6 1、 1 6 2の絶 縁膜 （シリコン酸化膜 1 4 1 ) の厚さ T 1は、 耐圧の要請にかかわらず、 T 2よ りも薄くすることが可能である。
本実施の形態の半導体記憶装置において、 上述のように絶縁膜 （シリコン酸化 m i 4 1 ) の厚さ T 1に対する設計の自由度が高いのは以下の理由による。
本実施の形態のメモリ素子 （半導体記憶装置） において、 電荷保持部 1 6 1、 1 6 2の電荷保持膜 （シリコン窒化膜 1 4 2 ) とチヤネノ 域又はウエノ 域と を隔てる絶縁膜 （シリコン酸化膜 141) は、 ゲート電極 1 17とチヤネス 域 又はウエノ 域とに挟まれていない。 したがって、 この絶縁膜 （シリコン酸ィ匕膜 141) には、 ゲート電極 117とチャネル領域又はゥエル領域との間に働く高 電界が直接作用せず、 ゲート電極 117からその横方向に広がる比較的弱い電界 が作用するのみである。 これにより、 ゲート絶縁膜 114に対する耐圧の要請に かかわらず、 シリコン酸化膜 141の厚さ T 1はゲート絶縁膜 114の厚さ T 2 よりも薄くすることが可能となる。
一方、 例えば、 フラッシュメモリに代表される EE PROMにおいては、 フロ 一ティングゲートとチヤネノ^域又はゥエル領域とを隔てる絶縁膜がゲート電極 (コントロールゲート） とチヤネ 域又はウエノ^域に挟まれているので、 ゲ ート電極からの高電界が直接作用する。 それゆえ、 EE PROMにおいては、 フ ローティングゲ一トとチヤネゾ 1^1域又はゥェゾ ^域とを隔てる絶縁膜の厚さが制 限され、 メモリ素子の機能の最適化が阻害されるのである。
以上より明らかなように、 本実施の形態のメモリ素子においては、 電荷保持部 161, 162の電荷保持膜 （シリコン窒化膜 142) とチャネル領域又はゥェ / 域とを隔てる絶縁膜 （シリコン酸化膜 141) がゲート電極 117とチヤネ ル領域又はゥエル領域とに挟まれていないことが、 絶縁膜 （シリコン酸化膜 14
1) の厚さ T 1の自由度を高くする本質的な理由となっている。
メモリ素子では、 絶縁膜 （シリコン酸化膜 141) の厚さ T 1を薄くすること により、 電荷保持部 161、 162、 すなわち電荷保持膜 （シリコン窒化膜 14
2) への電荷の注入が容易になり、 書込み動作および消去動作の電圧を低下させ ること、 又は書込み動作および消去動作を高速にすることが可能となる。 また、 電荷保持膜 （シリコン窒ィ匕膜 142) に電荷が蓄積された時にチャネル領域又は ゥェノ^域に誘起される電荷量が増えるため、 メモリ効果を増大させることがで きる。
ところで、 電荷保持部 161、 162中での電気力線は、 図 16に矢印 184 で示したように、 シリコン窒化膜 142を通過しない短いものもある。 このよう な短い電気力線 184上では比較的電界強度が大きいので、 この電気力線 184 に沿った電界は、 書換え動作時において大きな役割を果たしている。 一方、 本実施の形態のメモリ素子のように、 シリコン酸化膜 141の厚さ T 1 を薄くした場合には、 シリコン窒ィ匕膜 142が図の下側に移動するので （半導体 基板 111に近づくので） 、 電気力線 184がシリコン窒化膜 142を通過する ようになる。 それゆえ、 電気力線 184に沿った電荷保持部中の実効的な比誘電 率が大きくなり、 電気力線 184の両端での電位差をより小さくすることができ る。 したがって、 ゲート電極 117に印加された電圧の多くの部分が、 オフセッ ト領域 171における電界を強くするために使われ、 書込み動作および消去動作 が高速になる。
以上より明らかなように、 T1<T2とすることにより、 メモリの耐圧性能を 低下させることなく、 書込み動作および消去動作の電圧を低下させ、 又は書込み 動作および消去動作を高速にし、 さらにメモリ効果を増大することが可能となる。 なお、 絶縁膜の厚さ T 1は、 製造プロセスによる均一性や膜質が一定の水準を 維持することが可能であり、 カゝっ保持特性が極端に劣化しない限界となる 0. 8 nm以上であることがより好ましい。
次に、 本実施の形態のメモリ素子の好適な適用例について説明する。
例えば、 デザインルールの大きな高耐圧を必要とする液晶ドライバー LS Iの場 合、 液晶パネルの T FTを駆動するために、 最大 15~18Vの電圧が必要とな る。 このため、 前記 LS Iではゲート酸化膜 （ゲート絶縁膜） を薄膜化すること ができない。
一方、 前記液晶ドライバー L S Iに画像調整用として本実施の形態の不揮発个生 メモリ （メモリ素子） を混載した場合、 本発明のメモリ素子ではゲート絶縁膜 1 14の厚さとは独立して、 電荷保持膜 （シリコン窒ィ匕膜 142) とチヤネノ 1 貝域 又はゥエル領域とを隔てる絶縁膜 （シリコン酸化膜 141) の厚さを最適に設計 できる。 例えば、 ゲート電極長 （ワード線幅） 250 nmのメモリセルに対して、 Tl = 20nm、 T 2 = 10 nmで個別に設定でき、 書込み効率の良いメモリセ ルを実現できる。
なお、 本実施の形態のメモリ素子において、 T 1が通常のロジックトランジス タより厚くても短チャネル効果が発生しない理由は、 ゲート電極 117に対して 拡散層領域 （ソース ドレイン領域） 112、 113がオフセットしているため である。
(実施の形態 8)
この実施の形態のメモリ素子 （半導体記憶装置） は、 図 21に示すように、 実 施の形態 2 (図 1 1) において、 電荷保持部 161、 162の電荷保持膜 （シリ コン窒化膜 142) とチヤネノ^域又はゥエル領域とを隔てる絶縁膜 （シリコン 酸化膜 141) の厚さ T 1力 ゲート絶縁膜 114の厚さ T 2よりも厚くなつて いる。 この点以外は、 図 1 1に示したメモリ素子と実質的に同様の構成を有する。 ゲート絶縁膜 114は、 メモリ素子の短チャネル効果防止の要請から、 その厚 さ T 2には上限値が存在する。 しかしながら、 電荷保持部 161, 162の絶縁 膜 （シリコン酸化膜 141) の厚さ T 1は、 短チャネル効果防止の要請にかかわ らず、 T 2よりも厚くすることが可能である。 すなわち、 微細化スケーリングが 進んだとき （ゲート絶縁膜 114の薄膜化が進行したとき） に、 ゲート絶縁膜 1 14の厚さとは独立して電荷保持膜 （シリコン窒化膜 142 ) とチャネル領域又 はゥエル領域とを隔てる絶縁膜 （シリコン酸化膜 141) の厚さを最適に設計で きる。 このため、 電荷保持部 161、 162がスケーリングの障害にならないと いう効果を奏する。
本実施の形態のメモリ素子 （半導体記憶装置） において、 上述のように絶縁膜 (シリコン酸化膜 141) の厚さ T1に対する設計の自由度が高い理由は、 既に 述べた通り、 電荷保持部 161、 162の電荷保持膜 （シリコン窒化膜 142) とチヤネ / 域又はゥエル領域とを隔てる絶縁膜 （シリコン酸化膜 141) 力 ゲート電極 1 17とチヤネノ I ^域又はゥエル領域とに挟まれていないことによる。 そのため、 ゲート絶縁膜 1 14に対する短チャネル効果防止の要請にかかわらず、 シリコン酸化膜 141の厚さ T 1をゲート絶縁膜 114の厚さ T 2よりも厚くす ることが可能となる。
前記絶縁膜 （シリコン酸化膜 141) の厚さ T1を厚くすることにより、 電荷 保持部 161、 162、 すなわちシリコン窒化膜 142に蓄積された電荷が散逸 するのを防ぎ、 メモリの保持特性を改善することが可能となる。 したがって、 T 1>T2とすることにより、 メモリの短チャネル効果を悪ィヒさせることなく保持 特性を改善することが可能となる。 なお、 絶縁膜 （シリコン酸化膜 141) の厚 2583
27 さ T 1は、 書換え速度の低下を考慮して、 20 nm以下であることが好ましい。 次に、 本実施の形態のメモリ素子の好適な適用例について説明する。
フラッシュメモリに代表される従来の不揮宪性メモリは、 選択ゲート電極が書込 み消去グート電極を構成し、 前記書込み消去ゲート電極に対応するゲート絶縁膜 (フローティングゲートを内包する） が電荷蓄積膜を兼用している。 このため、 微細化の要求 （短チャネル効果抑制のため薄膜化が必須であること） 、 およぴ信 頼性確保の要求 （保持電荷のリーク抑制のためにフローティングゲ一トとチヤネ ノ 頁域又はウエノ^域とを隔てる絶縁膜の厚さを 7 nm程度以下には薄膜化でき ないこと） という相反する要求を内包している。 したがって、 このような従来の 不揮発性メモリでは微細化が困難である。 実際上、 I TRS (International
Technology Roadraap for Semiconductors) によれば、 物理ゲート長の微細化は 0. 2ミクロン程度以下に対して目処が立っていない。
一方、 本実施の形態のメモリ素子では、 上述したように T 1と T 2を個別に設 計できることにより、 微細化が可能となる。 本発明では、 例えば、 ゲート電極長 (ワード線幅） 45 nmのメモリセルに対して、 T2 = 4nm、 T l = 7nmに 個別に設定し、 短チャネル効果の発生しないメモリ素子を実現した。
なお、 本実施の形態のメモリ素子において、 T 2を通常のロジックトランジス タよりも厚く設定しても短チャネル効果が発生しない理由は、 ゲート電極 1 17 に対して、 拡散層領域 （ソース · ドレイン領域） 112、 113がオフセットし ているためである。 また、 本発明のメモリ素子は、 ゲート電極 117に対して拡 散層領域 （ソース■ ドレイン領域） 112、 1 13がオフセットしているため、 通常のロジックトランジスタと比較してもさらに微細化が容易となっている。 以上の点を要約すると、 本実施の形態のメモリ素子では、電荷保持部 161、 162の上部に書込、 消去を補助する電極すなわちゲート電極 117が存在しな い。 したがって、 ゲート電極 117とチヤネノ 1 貝域又はウエノ I ^域との間に働く 高電界が、 電荷保持膜 （シリコン窒化膜 142) とチャネル領域又はウエノ 域 とを隔てる絶縁膜 （シリコン酸化膜 141) には直接作用しない。 すなわち、 こ の絶縁膜 （シリコン酸化膜 141) には、 ゲート電極 117から横方向に広がる 比較的弱い電界が作用するのみである。 そのため、 ロジックトランジスタのゲー ト長と同程度以上に微細化されたグート長を保有するメモリセル （メモリ素子） の実現が可能になる。 次に、 メモリ素子の書換えを行ったときの電気特性の変化について説明する。 図 2 2は、 電荷保持部の下端面がグート絶縁膜と半導体基板との界面と同一レ ベルにあることを除いては図 2 1に示す半導体記憶装置と同じ構造を有する Nチ ャネル型メモリ素子の電荷保持部 1 6 1、 1 6 2 (便宜上、 図 2 1における参照 番号を使用。 以下、 同様） 中の電荷量が変化したときの、 ドレイン電流 （I d ) 対ゲート電圧 (V g ) の特性 （実測値） を示すグラフである。 なお、 この発明の 種々の実施形態における特性も図 2 2に示されたものと略同様になることが確認 されており、 以下の説明はこの発明のすべての実施形態についても言えることで あると理解されねばならない。 図 2 2から明らかなように、 消去状態 （実線） 力 ら書込み動作を行った場合、 単純に閾値が上昇するのみならず、 特にサブスレ ッショルド領域においてグラフの傾きが顕著に減少している。 そのため、 ゲート 電圧 (V g ) が比較的高い領域においても、 消去状態と書込み状態でのドレイン 電流比が大きくなつている。 例えば、 V g = 2. 5 Vにおいても、 電流比は 2桁 以上を保っている。 この特个生は、 フラッシュメモリの場合 （図 2 3 ) と大きく異 なる。 このような特性の出現は、 ゲート電極 1 1 7と拡散層領域 1 1 2、 1 1 3 とがオフセットし、 ゲート電界がオフセット領域 1 7 1に及びにくいために起こ る特有な現象である。
メモリ素子が書込み状態にあるときには、 ゲート電極 1 1 7に正電圧を加えて も電荷保持部 1 6 1、 1 6 2下 （半導体基板 1 1 1における電荷保持部 1 6 1、 1 6 2の対向部） のオフセット領域 1 7 1には反転層が極めてできにくい状態に なっている。 これが、 書込み状態においてサブスレツショルド領域での I d—V g曲線の傾きが小さくなる原因となっている。
一方、 メモリ素子が消去状態にあるときには、 オフセット領域 1 7 1には高密 度の電子が誘起されている。 なおかつ、 ゲート電極 1 1 7に O Vが印加されてい るとき （すなわちオフ状態にあるとき） は、 ゲート電極 1 1 7下のチャネルには 電子が誘起されない （そのためオフ電流が小さい） 。 これが、 消去状態において サブスレツショルド領域での I d— V g曲線の傾きが大きく、 かつ閾値以上の領 域でも電流の増加率 (コンダクタンス) が大きい原因となっている。
以上の説明から明らかなように、 における本発明の半導体記憶装置は、 書込み 時と消去時のドレイン電流比を特に大きくすることができる。
以上のように、 本発明の半導体記憶装置は、 主として、 半導体基板上に形成さ れたゲート絶縁膜と、 ゲート絶縁膜上に形成されたゲート電極と、 これら積層さ れたゲ一ト絶縁膜およぴゲート電極の両側において半導体基板上に形成された電 荷保持部と、 半導体基板における電荷保持部のグート電極側とは反対側の位置に、 それぞれ電荷保持部の一部と対向するように配置されたソース ドレイン領域 (拡散層領域） と、 半導体基板におけるゲート絶縁膜を介してのゲート電極との 対向位置 （半導体基板における両拡散層領域間） に形成されたチャネル領域とか ら構成される。
この半導体記憶装置は、 1つの電荷保持部に 2値又はそれ以上の情報を記憶す ることにより、 4値又はそれ以上の情報を記憶するメモリ素子として機能する。 し力 しながら、 この半導体記憶装置は、 必ずしも 4値又はそれ以上の情報を記憶 して機能させる必要はなく、 例えば、 2値の情報を記憶して機能させてもよい。 本発明の半導体記憶装置は、 半導体基板上、 好ましくは半導体基板内に形成さ れた第 1導電型のゥエノ 域上に形成されることが好ましい。
半導体基板としては、 半導体装置に使用されるものであれば特に限定されず、 例えば、 シリコン、 ゲルマエゥム等の元素半導体、 G a A s、 I n G a A s、 Z n S e等の化合物半導体による基板、 S O I基板又は多層 S O I基板等の種々の 基板、 ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。 な かでもシリコン基板又は表面半導体層としてシリコン層が形成された S O I基板 が好ましい。 半導体基板又は半導体層は、 内部を流れる電流量に多少の差が生じ るものの、 単結晶 （例えば、 ェピタキシャル成長による） 、 多結晶又はァモルフ ァスのいずれであってもよい。
この半導体基板上又は半導体層上には、 素子分離領域力 S形成されていることが 好ましく、 さらにトランジスタ、 キャパシタ、 抵抗等の素子、 これらによる回路、 半導体装置や層間絶縁膜が組み合わせられて、 シングル又はマルチレイヤー構造 で形成されていてもよい。 なお、 素子分離領域は、 L O C O S膜、 トレンチ酸化 膜、 S T I膜等種々の素子分離膜により形成することができる。
半導体基板は、 P型又は N型の導電型を有していてもよく、 半導体基板には、 少なくとも 1つの第 1導電型 （P型又は N型） のゥェ 域が形成されているこ とが好ましい。 半導体基板およびゥェズ 域の不純物濃度は、 当該分野で公知の 範囲のものが使用できる。 なお、 半導体基板として S O I基板を用いる場合には、 表面半導体層には、 ゥエル領域が形成されていてもよいが、 チヤネ /^g城下にポ ディ領域を有していてもよい。
ゲート絶縁膜は、 通常、 半導体装置に使用されるものであれば特に限定される ものではなく、 例えば、 シリコン酸化膜、 シリコン窒化膜等の絶縁膜；酸化アル ミニゥム膜、 酸化チタニウム膜、 酸化タンタル膜、 酸化ハフニウム膜などの高誘 電体膜の単層膜又は積層膜を使用することができる。 なかでも、 シリコン酸化膜 が好ましい。 ゲート絶縁膜は、 例えば、 1〜 2 0 n M 好ましく 1〜 6 n m 程度の膜厚とすることが適当である。 ゲート絶縁膜は、 ゲート電極直下にのみ形 成されていてもよいし、 ゲート電極よりも大きく （幅広） で形成されていてもよ い。
ゲート電極は、 ゲート絶縁膜上に、 通常半導体装置に使用されるような形状で 形成されている。 ゲート電極は、 実施の形態のなかで特に指定がない限り、 特に 限定されるものではなく、 導電膜、 例えば、 ポリシリコン：銅、 アルミニウム等 の金属：タングステン、 チタン、 タンタル等の高融点金属：高融点金属とのシリ サイド等の単層膜又は積層膜等が挙げられる。 ゲート電極は、 例えば 5 0〜4 0 0 n m程度の膜厚で形成することが適当である。
半導体基板におけるゲート電極の下 （グート絶縁膜を介したゲート電極との対 向部） にはチャネル領域が形成される。 このチャネル領域は、 ゲート電極下のみ ならず、 ゲート電極とゲート長方向におけるゲート端の^ M則を含む領域下 （半導 体基板に形成された両拡散層領域間の領域） に形成されていることが好ましい。 このように、 ゲート電極で覆われていないチヤネノ^ S域が存在する場合には、 そ のチヤネノ^!域は、 ゲート絶縁膜又は電荷保持部で覆われていることが好ましい。 電荷保持部は、 少なくとも、 電荷を保持するか、 電荷を蓄え保持する機能を有 するカゝ、 電荷をトラップする機能を有する膜又は領域を含んで構成される。 これ らの機能を果たすものとしては、 シリコン窒化物；シリコン； リン、 ボロン等の 不純物を含むシリケ一トガラス；シリコンカーバイド；アルミナ；ハフニウムォ キサイド、 ジルコニウムォキサイド、 タンタルォキサイド等の高誘電体；酸化亜 鉛；金属等が挙げられる。 .
電荷保持部は、 例えば、 シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導 体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを 1つ以上含む絶縁体 膜等の単層又は積層構造によって形成することができる。 なかでも、 シリコン窒 化膜は、 電荷をトラップする準位が多数存在するため大きなヒステリシス特性を 得ることができ、 また、 電荷保持時間が長く、 リークパスの発生による電荷漏れ の問題が生じないため保持特性が良好であり、 さらに、 L S Iプロセスではごく 標準的に用いられる材料であるため、 好ましい。
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜を電荷 保持部として用いることにより、 記憶保持に関する信頼性を高めることができる。 シリコン窒化膜は絶縁体であるから、 その一部に電荷のリークが生じた場合でも、 直ちにシリコン窒化膜全体の電荷が失われることがないからである。 更には、 複 数のメモリ素子を配列する場合、 メモリ素子間の距離が縮まって隣接する電荷保 持部が接触しても、 電荷保持部が導電体からなる場合のように夫々の電荷保持部 に記憶された情報が失われることがない。 また、 コンタクトプラグをより電荷保 持部と接近して配置することができ、 場合によっては電荷保持部と重なるように 配置することができるので、 メモリ素子の微細化が容易となる。
さらに記憶保持に関する信頼性を高めるためには、 電荷保持部において、 電荷 保持機能を有する絶縁体は、 必ずしも膜状である必要はなく、 電荷保持機能を有 する絶縁体が絶縁膜に離散的に存在することが好ましい。 具体的には、 電荷を保 持しにくい材料、 例えば、 シリコン酸化物中にドット状に分散していることが好 ましい。
また、 導電膜もしくは半導体層を內部に含む絶縁体膜を電荷保持部として用い ることにより、 導電体もしくは半導体中への電荷の注入量を自由に制御できるた め、 多値化しやすい効果がある。 さらに、 導電体もしくは半導体ドットを 1つ以上含む絶縁体膜を電荷保持部と して用いることにより、 電荷の直接トンネリングによる書込 '消去が行ないやす くなり、 低消費電力化の効果がある。
つまり、 電荷保持部は、 電荷を逃げにくくする領域又は電荷を逃げにくくする 機能を有する膜をさらに含むことが好ましい。 電荷を逃げにくくする機能を果た すものとしては、 シリコン酸化膜等が拳げられる。
電荷保持部は、 直接又は絶縁膜を介してゲート電極の両側に形成されており、 また、 直接、 ゲート絶縁膜又は絶縁膜を介して半導体基板 （ウエノ 貝域、 ボディ 領域又はソース/ドレイン領域もしくは拡散層領域） 上に配置している。 ゲート 電極の両側の電荷保持膜は、 直接又は絶縁膜を介してグート電極の側壁の全てを 覆うように形成されていてもよいし、 一部を覆うように形成されてもよい。
電荷保持膜として導電膜を用いる場合には、 電荷保持膜が半導体基板 （ゥエル 領域、 ボディ領域又はソース Zドレイン領域もしくは拡散層領域） 又はゲート電 極と直接接触しないように、 絶縁膜を介して配置させることが好ましい。 例えば、 導電膜と絶縁膜との積層構造、 絶縁膜内に導電膜をドット状等に分散させた構造、 ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。 電荷保持部は、 電荷を蓄積する第 1の絶縁体からなる膜が、 第 2の絶縁体から なる膜と第 3の絶縁体からなる膜とで挟まれたサンドウイッチ構造を有するのが 好ましい。 電荷を蓄積する第 1の絶縁体が膜状であるから、 電荷の注入により短 い時間で第 1の絶縁体内の電荷密度を上げ、 また、 電荷密度を均一にすることが できる。 電荷を蓄積する第 1の絶縁体内の電荷分布が不均一であった場合、 保持 中に第 1の絶縁体内を電荷が移動してメモリ素子の信頼性が低下する恐れがある。 また、 電荷を蓄積する第 1の絶縁体は、 導電体部 （ゲート電極、 拡散層領域、 半 導体基板） とは他の絶縁膜で隔てられているので、 電荷の漏れが抑制されて十分 な保持時間を得ることができる。 したがって、 上記サンドウイツチ構造を有する 場合、 半導体記憶装置の高速書換え、 信頼性の向上、 十分な保持時間の確保が可 能となる。
上記条件を満たす電荷保持部としては、 上記第 1の絶縁体をシリコン窒化膜と し、 第 2およぴ第 3の絶縁体をシリコン酸化膜とするのが特に好ましい。 シリコ ン窒化膜は、 電荷をトラップする準位が多数存在するため大きなヒステリシス特 性を得ることができる。 また、 シリコン酸化膜およびシリコン窒化膜は共に L S Iプロセスでごく標準的に用いられる材料であるため、 好ましい。 また、 第 1の 絶縁体として、 窒化シリコンのほかに、 酸化ハフユウム、 タンタルオキサイド、 イットリウムオキサイドなどを用いることができる。 更には、 第 2および第 3の 絶縁体として、 酸化シリコンのほかに、 酸化アルミユウなどを用いることができ る。 なお、 上記第 2およぴ第 3の絶縁体は、 異なる物質であってもよいし同一の 物質であってもよい。
電荷保持部は、 ゲート電極の両側に形成されており、 また、 半導体基板 （ゥェ ル領域、 ボディ領域又はソース ドレイン領域もしくは拡散層領域） 上に配置し ている。
電荷保持部に含まれる電荷保持膜は、 直接又は絶縁膜を介してゲート電極の両 側に形成されており、 また、 直接、 又はゲート絶縁膜もしくは絶縁膜を介して半 導体基板 （ゥエル領域、 ボディ領域又はソース Zドレイン領域もしくは拡散層領 域） 上に形成されている。 ゲート電極の両側の電荷保持膜は、 直接又は絶縁膜を 介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ま しい。 応用例としては、 ゲート電極が下端部に凹部を有する場合には、 直接又は 絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていても よい。 ゲート電極は、 電荷保持部の側壁のみに形成され （電荷保持部の側壁のみと対 向し） 、 電荷保持部の上部を覆わないことが好ましい。 このような配置により、 コンタクトプラグをよりゲート電極と接近して配置することができるので、 メモ リ素子の微細化が容易となる。 また、 このような単純な配置を有するメモリ素子 は製造が容易であり、 歩留まりを向上することができる。
ソース/ドレイン領域は、 半導体基板又はゥエル領域と逆導電型の拡散層領域 として、 電荷保持部のグート電極側とは反対側の位置にそれぞれに配置されてい る。 ソース/ドレイン領域と半導体基板又はウエノ^域との接合は、 不純物濃度 が急峻であることが好ましい。 これはホットエレクトロンゃホットホールが低電 圧で効率良く発生し、 より低電圧で高速な動作が可能となるからである。
ソース/ドレイン領域の接合深さは、 特に限定されるものではなく、 得ようと する半導体記憶装置の性能等に応じて、 適宜調整することができる。 なお、 半導 体基板として S O I基板を用いる場合、 ソース/ドレイン領域は、 表面半導体層 の膜厚よりも小さな接合深さを有していてもよいものの、 表面半導体層の膜厚と ほぼ同程度の接合深さを有していることが好ましい。
ソース/ドレイン領域は、 ゲート電極端とオーバーラップ （一部オーバーラッ プ） するように配置していてもよいし、 ゲート電極端に対してオフセットされて 配置 （オーバーラップせずに配置） されていてもよい。 特に、 オフセットされて いる場合には、 ゲート電極に電圧を印加したとき、 電荷保持膜下のオフセット領 域の反転しやすさが、 電荷保持部に蓄積された電荷量によって大きく変化し、 メ モリ効果が增大するとともに、 短チャネル効果の低減をもたらすため、 好ましい。 ただし、 あまりオフセットしすぎると、 ソース . ドレイン間の駆動電流が著し く小さくなる。 したがって、 オフセッ ト量、 すなわちゲート長方向における一方 のゲート電極端から近い方のソース ' ドレイン領域までの距離は、 ゲート長方向 に対して平行方向の電荷保持膜の厚さよりも、 短い方が好ましい。 特に重要なこ とは、 電荷保持部中の電荷蓄積領域の少なくとも一部が、 拡散層領域であるソー ス/ドレイン領域の一部とオーバーラップしていることである。 これは、 本発明 の半導体記憶装置を構成するメモリ素子の本質が、 電荷保持部の側壁部にのみ存 在するゲート電極とソース Zドレイン領域間の電圧差により電荷保持部を横切る 電界によって記憶を書き換えることであるためである。
ソース zドレイン領域は、 その一部が、 チヤネノ^域表面、 つまり、 ゲート絶 縁膜下面よりも高い位置に延設されていてもよい。 この場合には、 半導体基板内 に形成されたソース Zドレイン領域上に、 このソース/ドレイン領域と一体化し た導電膜が積層されて構成されていることが適当である。 導電膜としては、 例え ば、 ポリシリコン、 アモルファスシリコン等の半導体、 シリサイド、 上述した金 属、 高融点金属等が挙げられる。 なかでも、 ポリシリコンが好ましい。 ポリシリ コンは、 不純物拡散速度が半導体基板に比べて非常に大きいために、 半導体基板 内におけるソース Zドレイン領域の接合深さを浅くするのが容易で、 短チャネル 効果の抑制がしゃすいためである。 なお、 この場合には、 このソース /ドレイン 領域の一部は、 ゲート電極とともに、 電荷保持膜の少なくとも- 部を挟持するよ うに配置することが好ましい。
ここで、 上記のようにソース ' ドレインの一部がチャネル領域表面より高 、位 置に形成されている場合の具体例を図 2 4に示す。 電荷保持部 1 O A, 1 0 Bの 側壁には、 例えばポリシリコン又はァモルファスシリコン等からなる導電性のサ ィドウオール 5 2が形成されている。 ソース · ドレイン領域は、 導電个生のサイド ウォール 5 2に不純物注入を行った後に熱処理を行って不純物を拡散させて形成 する。 このとき不純物は半導体基板 1 1內 （領域 5 7、 5 8 ) にも拡散する。 こ の場合、 ソース領域 （あるいはドレイン領域） は、 サイドウォーノレ 5 2と領域 5 7 (あるいは 5 8 ) とから構成される。 したがって、 ソース ' ドレインの一部が チヤネノ 域表面より高い位置にあることになる。 なお、 5 1は素子分離領域で ある。
上記のような構成では、 ソース · ドレイン領域が領域 5 7， 5 8のみからなる 場合に比べて、 ソース ' ドレイン領域が厚さを増すことになるため、 ソース ' ド レイン抵抗を低減することができる。 したがって、 メモリ素子の読み出し動作を 高速にすることができる。 さらに、 導電性のサイドウォーノレ 5 2がポリシリコン 又はアモルファスシリコンからなる場合、 ポリシリコン又はァモルファスシリコ ン中における不純物拡散速度が、 半導体基板 1 1中における不純物拡散速度より も極めて大きいため、 熱処理によるソース · ドレイン領域形成の際に、 領域 5 7 , 5 8の厚さを非常に薄くすることが容易になる。 すなわち、 ソース ' ドレイン領 域の浅接合化が容易になる。 したがって、 メモリ素子の微細化が容易となる。 本発明の半導体記憶装置は、 グート絶縁膜上に形成された単一のゲート電極、 ソース領域、 ドレイン領域おょぴ半導体基板を 4個の端子として、 この 4個の端 子のそれぞれに所定の電位を与えることにより、 書込み、 消去、 読出しの各動作 を行なう。 具体的な動作原理および動作電圧の例は前述した通りである。
本発明の半導体記憶装置をァレイ状に配置してメモリセルァレイを構成した場 合、 単一の制御ゲートで各メモリセルを制御できるので、 ヮード線の本数を少な くすることができる。 本発明の半導体記憶装置は、 通常の半導体プロセスによって、 例えば、 ゲート 電極の側壁に積層構造のサイドウオールスぺーサを形成する方法と同様の方法に よって形成することができる。 具体的には、 ゲート電極を形成した後、 絶縁膜
(第 2の絶縁体） ノ電荷蓄積膜 （第 1の絶縁体） /絶縁膜 （第 2の絶縁体） の積 層膜を形成し、 適当な条件下でエッチバックしてこれらの膜をサイドウォールス ぺーサ状に残す方法が挙げられる。 このほカゝ、 所望の電荷保持部の構造に応じて、 適宜サイドウォーノ W移成時の条件や堆積物を選択すればよ ヽ。
本発明の半導体記憶装置は、 電池駆動の携帯電子機器、 特に携帯情報端末に用 いることができる。 携帯電子機器としては、 携帯情報端末、 携帯電話、 ゲーム機 器等が挙げられる。
本発明は上述した各実施形態に限定されるものではなく、 請求項に示した範囲 で種々の変更が可能であり、 異なる実施形態にそれぞれ開示された技術的手段を 適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

Claims

請 求 の 範 囲
1. 半導体基板 （11， 1 11， 111 a) , 半導体基板内に設けられたゥエル 領域または絶縁体 （71， 188) 上に配置された半導体膜 （72， 189) の 5 うちのいずれか 1つからなる第 1導電型の半導体部材 （11， 111, 11 1 a,
72， 189) と、
上記第 1導電型の半導体部材上に形成されたゲート絶縁膜 （12, 1 14， 1 1 a) と、
上記ゲート絶縁膜上に形成されたゲート電極 （13， 117, 117 a) と、 10 上記ゲート電極の両側に夫々形成された電荷保持部 （10 A、 10 B ； 2 OA,
20 B； 161 , 162 ; 162 a) と、
上記電荷保持部に対応する上記第 1導電型の半導体部材の領域に夫々形成され た第 2導電型の拡散層領域 （17, 18 ； 57, 58 ； 112, 113 ； 113 a) と、
15 上記ゲート電極下に配置されたチヤネ 域 （31) とを備え、
上記電荷保持部 （10 A、 1 OB； 20 A, 20 B； 161, 162 ； 162 a) は、 上記電荷保持部に保持された電荷の多寡に応じて、 上記ゲート電極 (1 • 3, 117， 117 a) に電圧を印加したときに上記チヤネズ 域 （31) を介 して上記第 2導電型の拡散層領域の一方から他方に流れる電流量を変化させると 20 共に、
上記電荷保持部 （10 A、 1 OB； 2 OA, 20 B； 161, 162 ; 162 a) の一部は、 上記ゲート絶縁膜 （12, 1 14, 114 a) と上記チヤネノ 域 （31) との界面よりも下に存することを特徴とする半導体記憶装置。
25 2. 請求項 1に記載の半導体記憶装置において、
上記ゲート絶縁膜と上記チヤネ Λ ^域との界面と、 その界面と略平行でかつ上 記電荷保持部の最下部を通る面との距離 （D ) が 2 n m〜 15 n mであることを 特徴とする半導体記憶装置。
3. 請求項 1に記載の半導体記憶装置において、
上記電荷保持部は、
電荷を保持する機能を有する第 1の絶縁体 （15, 22, 142， 142 a, 142 b) と、
上記第 1の絶縁膜と上記ゲート電極、 チヤネノ^域および拡散層領域を隔てる ことにより上記第 1の絶縁体に保持された電荷の散逸を防ぐ機能を有する第 2の 絶縁体 （14， 21, 141, 141 a， 144) とを有することを特徴とする 半導体記憶装置。
4. 請求項 3に記載の半導体記憶装置において、
上記第 1の絶縁体がシリコン窒化膜であり、 上記第 2の絶縁体がシリコン酸化 膜であることを特徴とする半導体記憶装置。
5. 請求項 1に記載の半導体記憶装置において、
上記電荷保持部は、 電荷を蓄積する機能を有する第 1の絶縁体 （15， 22，
142, 142 a, 142 b) と、 第 1の絶縁体に保持された電荷の散逸を防ぐ 機能を有する第 2および第 3の絶縁体 （21， 23 ； 141, 143 ； 141 a,
143 a ； 144) とを有し、 第 1の絶縁体が第 2の絶縁体と第 3の絶縁体とに 挟まれていることを特徴とする半導体記憶装置。
6. 請求項 5に記載の半導体記憶装置において、
上記第 1の絶縁体がシリコン窒化膜であり、 上記第 2および第 3の絶縁体がシ リコン酸化膜であることを特徴とする半導体記憶装置。
7. 請求項 5に記載の半導体記憶装置において、
第 2の絶縁体は、 第 1の絶縁膜と上記グート電極、 チヤネノ^域および拡散層 領域とを隔てるように設けられ、
上記チャネル領域上における第 2の絶縁体の厚さ （T1) 力 上記ゲート絶縁 膜の厚さ （T2) よりも薄く、 かつ 0. 8 nm以上であることを特徴とする半導 体記憶装置。
8 . 請求項 5に記載の半導体記憶装置において、
第 2の絶縁体は、 第 1の絶縁膜と上記ゲート電極、 チヤネノ^域おょぴ拡散層 領域とを隔てるように設けられ、
上記チャネル領域上における第 2の絶縁体の厚さ （T 1 ) 力 上記ゲート絶縁 膜の厚さ （T 2 ) よりも厚く、 力つ 2 0 n m以下であることを特徴とする半導体
9 . 請求項 5に記載の半導体記憶装置において、
第 1の絶縁体には、 第 2の絶縁体を介して上記グート絶縁膜の表面と平行な面 と対向し、 この面に沿って広がった面を有する部分が含まれていることを特^と する半導体記憶装置。
1 0 . 請求項 9に記載の半導体記憶装置において、
第 1の絶縁体には、 第 2の絶縁体を介して上記ゲート電極の側面と対向し、 こ の側面に沿つて広がつた部分が含まれて ヽることを特徴とする半導体記憶装置。
1 1 . 請求項 1に記載の半導体記憶装置において、
上記電荷保持部は、 その少なくとも一部が、 チャネル長方向において、 上記拡 散層領域と重なり合うように形成されていることを特徴とする半導体記憶装置。
1 2 . 請求項 1に記載の半導体記憶装置において、
上記の両拡散領域間の距離 (B ) は、 チャネル長方向のゲート電極長 (A) よ りも長くなるように設定され、
上記電荷保持部は、 その一部のみが、 チャネル長方向において、 上記拡散層領 域と重なり合うように形成されていることを特徴とする半導体記憶装置。
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