WO2003075353A1 - Dispositif semi-conducteur - Google Patents

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Akio Iwabuchi
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Sanken Electric Co., Ltd.
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Description

明細書 半導体素子 技術分野
本発明は、 半導体素子に関し、 詳しくは、 いわゆるダブ/レリサーフ構造を有す る半導体素子に関する。
背景技術
同一の半導体基板に形成された複数の半導体素子、 例えば pチャネル MOS F E T (Metal Oxide Semiconductor Field Effect Transistor) 及ぴ nチヤネノレ MO S F E Tなど、 から構成される高耐圧 I C (Integrated Circuit) が知られている。
図 5は高耐圧 I Cを構成する pチャネル MOS FETを示し、 図 6は高耐圧 I Cを構成する nチャネル MO S FETを示している。
図 5に示すように、 pチャネル MO S F E T 1 01は、 ρ 型半導体基板 1 0 2と、 η—型ェピタキシャル層 1 03と、 ρ +型拡散分離層 104と、 p.型拡散領 域 105と、' p+型ドレインコンタク ト領域 1 06と、 P+型ソース領域 1◦ 7と、 n +型バックゲート領域 108と、 を備えている。
ェピタキシャル層 103は、 半導体基板 102上に形成されている。 拡散分離 層 104は、 p n接合分離によって、 pチャネル MOS FET 101を他の半導 体素子 （例えば nチャンネル MOS FET) から電気的に分離する。 拡散領域 1 05は、 不純物拡散によってェピタキシャル層 103の表面に形成されている。 ドレインコンタク ト領域 106は、 ェピタキシャル層 103の表面に、 拡散領域 1 05に隣接して'形成されている。 ソース領域 107は、 ェピタキシャル層 1 0 3の表面に、 拡散領域 105と所定間隔を隔てて形成されている。 バックゲート 領域 108は、 ェピタキシャル層 103の表面の、 ソース領域 107の近傍に形 成されている。
拡散領域 105とソース領域 107との間にあるェピタキシャル層 103の表 面領域は、 チャネル領域として機能する。 このチャネル領域の上面には、 ゲート 酸化膜 1 09を介して、 ゲート電極 1 1 0が形成されている。 ドレインコンタク ト領域 1 06の上面にはドレイン電極 1 1 1力 ソース領域 1 07の上面にはソ ース電極 1 1 2が、 バックゲート領域 1 08の上面にはバックゲート電極 1 1 3 力 拡散分離層 1 04の上面にはグランド電極 1 1 4が、 形成されている。 電極 1 1 1， 1 1 2, 1 1 3， 1 14は、 領域 1 06， 1 0 7, 1.08， 1 04に、 それぞれ電気的に接続されている。 また、 拡散領域 1 0 5の上には、 フィールド 酸化膜 1 1 5が形成されている。
—方、 図 6に示すように、 nチャネル MO S F E T 1 2 1は、 pチャネル MO S F ET 1 0 1と共通の半導体基板 1 0 2及びェピタキシャル層 1 03と、 p + 型拡散分離層 1 2 2と、 p型拡散領域 1 2 3と、 p +型拡散領域 1 24と、 n +型 ドレインコンタク ト領域 1 2 5と、 p型拡散領域 1 26と、. n+型ソース領域 1 2 7と、 を備えている。
拡散分離層 1 2 2は、 p n接合分離によって、 nチャネル MOS FET 1 2 1 を他の半導体素子 （例えば pチャネル MO S F ET) から電気的に分離する。 拡 散領域 1 2 3は、 不純物拡散によってェピタキシャル層 1 0 3の表面に形成され ている。 拡散領域 1 24は、 ェピタキシャル層 1 03の表面に、 拡散領域 1 23 に隣接して形成されている。 ドレインコンタクト領域 1 25は、 ェピタキシャル 層 1 03の表面に、 拡散領域 1 23と所定間隔を隔てて形成されている。 拡散領 域 1 26は、拡散分離層 1 22に隣接して形成されている。 ソース領域 1 27は、 拡散領域 1 26の表面に形成されている。
ェピタキシャル層 1 03とソース領域 1 27との間にある拡散領域 1 26の表 面領域は、 チャネル領域として機能する。 このチャネル領域の上面には、 ゲート 酸化膜 1 28を介して、 ゲート電極 1 29が形成されている。 ドレインコンタク ト領域 1 25の上面にはドレイン電極 1 30が、 ソース領域 1 27の上面にはソ ース電極 1 3 1力 拡散分離層 1 2 2の上面にはグランド電極 1 3 2が、 形成さ れている。 電極 1 30， 1 3 1， 1 32は、 領域 1 25, 1 27, 1 22に、 そ れぞれ電気的に接続されている。 また、 拡散領域 1 23の上には、 フィールド酸 化膜 1 3 3が形成されている。
以上のように、 pチャネル MO S F E T 1 0 1及ぴ nチャネル MO S F ET 1 21は、 双方ともに、 型半導体基板 102上に n—型ェピタキシャル層 103 が形成され、 n—型ェピタキシャル層 103の表面に p型拡散領域 105、 1 2 3が形成された、 いわゆるダブルリサーフ構造を有している。
ソース電極 1 1 2、 1 3 1と ドレイン電極 1 1 1、 1 30との間に電圧を印加 すると、 半導体基板 102.とェピタキシャル層 103との界面に形成される p n 接合、 及ぴェピタキシャル層 103と拡散領域 105、 1 23との界面に形成さ れる p n接合、 のそれぞれから空乏層が広がる。
印加された電圧が所定の電圧値に達すると、 2つの p n接合から広がった空乏 層が互いに結合する。これにより、ェピタキシャル層 103及び拡散領域 105、 1 23の実質的に全体に空乏層が広がり、 電位が固定される。 この結果、 電界が 良好に緩和され、 高い耐圧を有する MOS FET 1 01、 1 21が実現される。 ところで、ダブルリサーフ構造を有する MO S FET 101、 1 21において、 良好な電界緩和効果を得るためには、 半導体基板 1 02、 ェピタキシャル層 10 3、及ぴ拡散領域 105、 1 23における電荷バランスを良好に保つ必要がある。 電荷バランスを良好に保っためには、 ソース電極 1 1 2、 1 31とドレイン電 極 1 1 1、 1 30との間の電圧が所定の電圧値に達した場合に、 空乏層が広がつ た領域 （空乏層領域） における半導体基板 102及び拡散領域 105、 1 23の マイナス固定電荷の総量と、ェピタキシャル層 103のプラス固定電荷の総量と、 の差が小さくなることが好ましい。
しかし、 ダブルリサーフ構造を有する MOS FET 101、 121の半導体基 板 102、 ェピタキシャル層 1 03、 及び拡散領域 1 05、 1 23の電荷バラン スを良好に保つことは困難である。
例えば、 半導体基板 102と拡散領域 105、 1 23との間にあるェピタキシ ャル層 103の厚みは、 拡散領域 105、 1 23の拡散深さに依存している。 こ のため、 電荷バランスを良好に保つように半導体素子の設計をすることは極めて 難しい。 したがって、 半導体基板 1 02、 ェピタキシャル層 1 03、 及び拡散領 域 105、 123の電荷バランスを良好に保つことは困難である。
また、 各半導体領域を形成するための製造プロセスにおいて、 高精度のプロセ スコントロールが必要になる。 このため、 所定の耐圧を有する高耐圧 I Cを歩留 まりよく安定して生産することは困難であり、 高耐圧 I Cの生産性が低くなって しまう。
ところで、 拡散領域 105、 1 23からなるリサーフ領域が形成されない、 い わゆるシングルリサーフ構造を有する MO S F ETは、 ダブルリサーフ構造を有 する M〇 S F ETに比べて、 高精度のプロセスコントロールを必要とする製造プ 口セスが少ない。言い換えると、シングルリサーフ構造を有する MO S F ETは、 ダブルリサーフ構造を有する MO S F ETに比べて、 生産性が高いという利点が ある。 しかし、 シングルリサーフ構造はダブルリサーフ構造に比べると、 高耐圧 を実現するのが困難であるという欠点がある。
そこで、 ダブルリサーフ構造及びシングルリサーフ構造の利点を生かした高耐 圧 I Cが検討されている。
例えば、高耐圧 I Cが高耐圧の pチャネル MOS FETを必要とする場合には、 ダブルリサーフ構造を有する pチャネル MO S F E Tとシングルリサーフ構造を 有する nチャネル MO S F E Tとを、 単一の半導体基板に形成することが検討さ れている。
しかしながら、 以下の理由により、 ダブルリサーフ構造を有する pチャネル M OSFETと、 シングルリサーフ構造を有する nチャネル MO S FETと、 を単 一の半導体基板に形成することはできなかつた。
nチャネル MOS FETと pチャネル MO S F E Tとは、 共通の！）一型半導体 基板及ぴ n—型ェピタキシャル層から形成されている。
このため、 比較的高耐圧の nチャネル MOS FETに要求される電荷バランス を実現するように p—型半導体基板及ぴ n—型ェピタキシャル層の不純物濃度を設 定すると、 pチャネル MOS F ETのダブルリサーフ構造における電荷パランス が崩れてしまう。
以上の理由から、 高精度のプロセスコンドロールをさほど必要としないシング ルリサーフ構造と、 高耐圧を実現可能なダブルリサーフ構造と、 を単一の半導体 基板に形成することができなかった。
本発明は、 上記問題に鑑みてなされたものであり、 高耐圧性及び高生産性を有 する高耐圧集積回路に適した半導体素子を提供することを目的とする。 また、 本発明は、 単一の半導体基板に、 シングルリサーフ構造を有する半導体 素子とともに形成するのに適したダブルリサーフ構造を有する半導体素子を提供 することを目的とする。
さらに、 本発明は、 単一の半導体基板に、 電荷バランスを崩すことなく、 シン ダルリサーフ構造を有する半導体素子とともに形成することができるダブルリサ ーフ構造を有する半導体素子を提供することを目的とする。 発明の開示
上記目的を達成するために、 本発明の半導体素子は、
第 1導電型の半導体領域からなる第 1半導体領域 （2 ) と、
前記第 1半導体領域 （2 ) の一方の主面に形成され、 第 2導電型の半導体領域 からなる第 2半導体領域 （3 ) と、
前記第 2半導体領域 （3 ) の所定の表面領域に形成され、 第 1導電型の半導体 領域からなる第 3半導体領域 （5， 4 3 ) と、
前記第 1半導体領域 （2 ) と前記第 2半導体領域 （3 ) との界面近傍に、 該第 2半導体領域を介して、 前記第 3半導体領域 （5， 4 3 ) の少なくとも一部と対 向するように形成され、 前記第 2半導体領域 （3 ) の不純物濃度よりも高い不純 物濃度を有する第 2導電型の半導体領域からなる第 4半導体領域（9， 4 2 ) と、 を備える、 ことを特徴とする。
この構成によれば、 半導体素子は、 第 1半導体領域の一方の主面に第 2半導体 領域が形成され、 第 2半導体領域の所定の表面領域に第 3半導体領域が形成され た、 いわゆるダブルリサーフ構造を有する。 第 1半導体領域と第 2半導体領域と の界面近傍には第 4半導体領域が形成されているので、 電圧が印加されると、 第 1半導体領域と第 2半導体領域との界面に形成される p n接合と、 第 2半導体領 域と第 3半導体領域との界面に'形成される p n接合と、 さらに、 第 1半導体領域 と第 4半導体領域との界面に形成される p n接合とから、 それぞれ空乏層が広が る。 そして、 印加された電圧が所定の電圧値に達すると、 これらの界面から広が る空乏層が互いに連続し、 第 2半導体領域、 第 3半導体領域、 及び第 4半導体領 域の実質的に全体に空乏層が広がる。 これによつて、 電位が固定される。 このようなダブルリサーフ構造を有する半導体素子と、 シングルリサーフ構造 を有する半導体素子とを単一の半導体基板に形成しても、 ダブルリサーフ構造を 有する半導体素子の電荷バランスは実質的に崩れない。 第 4半導体領域は、 第 2 半導体領域よりも高い不純物濃度を有する。 このため、 第 2半導体領域の不純物 濃度が見かけ上増加し、第 1半導体領域及び第 3半導体領域の固定電荷の総量と、 第 2半導体領域及び第 4半導体領域の固定電荷の総量との差が小さくなる。 これ により、 電荷パランスが崩れることを防止できる。
前'記第 4半導体領域 （9， 4 2 ) は、 その外周縁が前記第 3半導体領域 （5， 4 3 ) の外扃縁よりも内側に位置するように形成されていることが好ましい。 特に、 前記第 4半導体領域 （.9， 4 2 ) は、 その外周縁が前記第 3半導体領域 ( 5， 4 3 ) の中央近傍に位置するように形成されていることが好ましい。
また、 前記第 2半導体領域 （3 ) は、 ェピタキシャル成長法により形成されて いる。 図面の簡単な説明
図 1は、本発明の実施の形態における pチャネル M O S F E Tの断面図である。 図 2は、本発明の実施の形態における pチャネル MO S F E Tの平面図である。 図 3は、 高耐圧 I Cを構成する nチャネル M O S F E Tの断面図である。
図 4は、 他の実施の形態における nチャネル MO S F E Tの断面図である。 図 5は、 従来の！）チャネル M O S F E Tの断面図である。
図 6は、 従来の nチャネル MO S F E Tの断面図である。 発明を実施するための最良の形態
以下、 高耐圧 I C (Integrated Circuit) の pチャネル MO S F E T (Metal Oxide Semiconductor Field Effect Transistor) に、 本発明を適用した場合を例にとって説明 する。
高耐圧 I Cを構成する、 ダブルリサーフ構造を有する！）チャネル MO S F E T と、 シングルリサーフ構造を有する nチャネル MO S F E Tとは、 単一の半導体 基板に形成されている。 図 1は pチャネル MO S F ETの断面図を示し、 図 2は pチャネル MO S F E Tの平面図を示している。 なお、 図 2では、 絶縁膜及ぴ電極が形成されていない 状態が示されている。
図 1に示すように、 pチャネル MOS FET 1は、 基板 （第 1半導体領域） 2 と、 ェピタキシャル層 （第 2半導体領域） 3と、 拡散分離層 4と、 第 3半導体領 域としての拡散領域 5と、 ドレインコンタク ト領域 6と、 ソース領域 7と、 バッ クゲート領域 8と、 埋め込み層 （第 4半導体領域） 9と、 ゲート絶縁膜 10と、 ゲート電極 1 1と、 ドレイン電極 1 2と、 ソース電極 1 3と、 パックゲート電極 14と、 グランド電極 1 5と、 フィールド絶縁膜 1 6と、 を備えている。
基板 2は、 p型 （第 1導電型） の不純物が導入された p一型半導体基板から構 成されている。 基板 2の厚さは、 300 t π！〜 400 μ m程度である。
ェピタキシャル層 3は、基板 2の一方の主面、例えば上面、 に形成されている。 ェピタキシャル層 3は、 ドレイン電流が図 1の横方向に流れるドレインドリフト 領域を有する。 ェピタキシャル層 3は、 11型 （第 2導電型） の不純物が導入され た n—型半導体層から構成される。 ェピタキシャル層 3は、 n一型半導体層を基板 2上にェピタキシャル成長させることにより形成される。 ェピタキシャル層 3の 厚さは、 3. 5 μ m〜 20 μ m程度である。
ここで、 基板 2及ぴェピタキシャル層 3の不純物濃度は、 後述するシングルリ サーフ構造による電界緩和効果を良好に達成できる濃度に設定されている。 具体 的には、 基板 2とェピタキシャル層 3との界面に形成される p n接合から広がる 空乏層における基板 2の固定電荷量と、 ェピタキシャル層 3の固定電荷量とが実 質的に等しくなる （又は両者の差が小さくなる） ように、 基板 2及びェピタキシ. ャル層 3の不純物濃度が設定されている。
本実施の形態では、 基板 2の不純物濃度は 2. 7 X 1014cm— 3〜2. 6 X 1 015 cm— 3程度に設定され、 ェピタキシャル層 3の不純物濃度は 5. 6 X 1014 cm一3〜 4. 9 X 1015 c m— 3程度に設定されている。
拡散分離層 4は、 基板 2の上面に形成されている。 拡散分離層 4は、 ェピタキ シャル層 3を包囲するように、例えば図 2に示すように環状に、形成されている。 拡散分離層 4は、 p型の不純物が導入された p +型半導体層から構成されている。 拡散分離層 4は、 p n接合分離によって、 pチャネル MO S F ET 1を他の半導 体素子 （例えば nチャネル MOS FET) から電気的に分離する。 拡散分離層 4 は、 1 X 1016 c m-3〜 1 X 1020 c m— 3程度の不純物濃度、 3. 5 μπ！〜 20 μ m程度の'厚さを有する。
拡散領域 5は、 ェピタキシャル層 3の上面の所定の領域、 例えば図 2に示す環 状の領域、，に形成されている。 拡散領域 5は、 p型の不純物が導入された p型半 導体領域から構成されている。 拡散領域 5は、 1. 1 X 1016 cm一3〜 6. 9 X 1 016 c m一3程度の不純物濃度、 0. 8 im〜3. 4 w m程度の厚さを有する。 拡散領域 5は、 基板 2及ぴェピタキシャル層 3とともに、 ダブルリサーフ構造を 構成する。 また、'拡散領域 5は、 ドレインドリフト領域としても機能する。 これ は、 拡散領域 5にドレイン電流が流れるためである。
ドレインコンタク ト領域 6は、 ェピタキシャル層 3の上面に、 拡散領域 5の外 周に隣接するように形成されている。 本実施の形態では、 拡散領域 5が環状に形 成されているので、 ドレインコンタクト領域 6も環状に形成されている。 ドレイ ンコンタク ト領域 6は、 p型の不純物が導入された p+型半導体領域から構成さ れている。 ドレインコンタクト領域 6は、 1 X 1018 c m— 3〜： I X 102° c m一3 程度の不純物濃度、 0. 3 ζΐη〜4 μπι程度の厚さを有する。
ソース領域 7は、 ェピタキシャル層 3の上面の、 拡散領域 5よりも内側の所定 の領域に、 例えば図 2に示すような環状の領域に、 形成されている。 ソース領域 7は、 ρ型の不純物が導入された ρ+型半導体領域から構成されている。 ソース 領域 7は、 1 X 1018 c m— 3〜 1 X 102° c m— 3程度の不純物濃度、 0. 3 m 〜4 μ m程度の厚さを有する。
パックゲート領域 8は、 ェピタキシャル層 3の上面の、 ソース領域 7よりも内 側の所定の領域に形成されている。 パックゲート領域 8は、 n型の不純物が導入 された n+型半導体領域から構成されている。 バックゲート領域 8·は、 1 X 101 8 c m一3〜 1 X 1 020 c m一3程度の不純物濃度、 0. 3 m〜 1 0 μ m程度の厚 さを有する。
埋め込み層 9は、基板 2とェピタキシャル層 3との界面近傍に形成されている。 ここで、 基板 2とェピタキシャル層 3との界面近傍とは、 基板 2とェピタキシャ ル層 3との界面及ぴその近傍をいう。 本実施の形態では、 埋め込み層 9は、 基板 2とェピタキシャル層 3との界面に形成される。
埋め込み層 9は、 ェピタキシャル層 3と同じ導電型 （n型） の不純物が導入さ れた半導体層から構成されている。 埋め込み層 9は、 基板 2とェピタキシャル層 3との界面から基板 2に不純物が拡散して形成された部分と、 この'界面からェピ タキシャル層 3に不純物が拡散して形成された部分とを有している。 埋め込み層 9の厚さは、 2 μ π！〜 1 5 μ m程度である。
埋め込み層 9の不純物濃度は、 ェピタキシャル層 3の不純物濃度が見かけ上増 加するように、 ェピタキシャル層 3の不純物濃度よりも高く設定されている。 本 実施の形態では、 埋め込み層 9の不純物濃度は、 2 X 1 0 1 7 c m— 3〜 1 X 1 0 1 9 c m 3程度に設定されている。
また、 埋め込み層 9の形成領域は、 埋め込み層 9が、 ダブルリサーフ構造を構 成する拡散領域 5、 ソース領域 7、 及びバックゲート領域 8に対向するように設 定されている。 また、 本実施の形態では、 ソース領域 7を環状に包囲するように 拡散領域 5が配置されているため、埋め込み層 9の平面形状は円形である。また、 埋め込み層 9は、 基板 2とェピタキシャル層 3との界面に形成されているので、 埋め込み層 9と、拡散領域 5、 ソース領域 7及びバックゲート領域 8との間には、 ェピタキシャル層 3が存在する。
ここで、 埋め込み層 9は、 その外周縁が拡散領域 5の外周縁よりも内側に位置 するように形成されるのが好ましい。 埋め込み層 9の外周縁が拡散領域 5の外周 縁よりも外側に位置すると、 ェピタキシャル層 3の、 拡散領域 5よりも外側にあ る部分の電荷バランスが崩れるおそれがあるためである。
本実施の形態において、 埋め込み層 9は、 ェピタキシャル層 3の中央から拡散 領域 5の内周縁と外周縁との約半分の位置まで形成されている。 このため、 拡散 領域 5のうち、 約半分の位置よりも外側の領域 （ドレインコンタク ト領域 6に近 い方の領域） は、 埋め込み層 9に対向しない。
ゲート絶縁膜 1 0は、 拡散領域 5とソース領域 7とに挟まれたェピタキシャル 層 3の表面近傍 （チャネル形成領域） と対向するように、 ェピタキシャル層 3上 に形成されている。 ゲート絶縁膜 1 0は、 例えば、 シリコン酸化膜から形成され ている。
グート電極 1 1は、グート絶縁膜 10上に形成されている。グート電極 1 1は、 ポリシリコン、金属等の導体膜から構成され、 C V D (Chemical Vapor Deposition) 等により形成される。 ゲート電極 1 1に所定の電圧 （ゲート電圧） が印加される と、 ェピタキシャル層 3の表面近傍にチャネルが形成される。
ドレイン電極 1 2は、 ドレインコンタク ト領域 6上に形成され、 ドレインコン タクト領域 6に電気的に接続されている。 ソース電極 1 3は、 ソース領域 7上に 形成され、 ソース領域 7に電気的に接続されている。 バックゲート電極 14は、 バックゲート領域 8上に形成され、 バックゲート領域 8に電気的に接続されてい る。 グランド電極 1 5は、. 拡散分離層 4上に形成され、 拡散分離層 4に電気的に 接続されている。 フィールド絶縁膜 1 6は、 ェピタキシャル層 3上に形成されて いる。 フィールド絶縁膜 1 6は、 例えば、 シリコン酸化膜から形成されている。 絶縁膜 10、 1 6及び電極 1 1〜1 5が形成されていない状態で、 以上のよう に構成された！）チャネル MOS FET 1を平面的に見ると、 図 2に示すようにな つている。 具体的には、 バックゲート領域 8が中央に配置され、 その周りを包囲 するように、 ェピタキシャル層 3、 ソース領域 7、 ェピタキシャル層 3、 拡散領 域 5、 ドレインコンタクト領域 6、 ェピタキシャル層 3、 拡散分離層 4が順に形 成されている。
また、 pチャネル MOS FET 1では、 基板 2とェピタキシャル層 3との界面 に形成された埋め込み層 9も、 ダブルリサーフ構造を構成する。 すなわち、 pチ ャネル MOS FET lは、 基板 2、 ェピタキシャル層 3、 拡散領域 5及ぴ埋め込 み層 9により構成されるダブルリサーフ構造を有する。
次に、 以上のように構成された pチャネル MO S FETとともに高耐圧 I Cを 構成する nチャネル MO S F E Tについて説明する。 図 3は、 nチャネル MOS FETの断面図を示す。
図 3に示すように、 nチャネル MO S F E T 21は、 基板 2と、 ェピタキシャ ル層 3と、拡散分離層 22と、拡散領域 23と、 ドレインコンタクト領域 24と、 ソース領域 25と、 ゲート絶縁膜 26と、 ゲート電極 27と、 ドレイン電極 28 と、 ソース電極 29と、 グランド電極 30と、 フィールド絶縁膜 3 1と、 を備え ている。
基板 2及びェピタキシャル層 3は、 前述の pチャネル MO S F E T 1と共通で ある。'
拡散分離層 2 2は、 基板 2の上面に形成されている。 拡散分離層 2 2は、 ェピ タキシャル層 3を包囲するように、 例えば環状に、 形成されている。 拡散分離層 2 2は、 p型 （第 1導電型） 不純物が導入された p +型半導体層から構成されて いる。 拡散分離層 2 2は、 p n接合分離によって、 nチャネル MO. S F E T 2 1 を他の半導体素子 （例えば pチャネル MO S F E T ) から電気的に分離する。 拡散領域 2 3は、 ェピタキシャル層 3と拡散分離層 2 2との間に形成されてい る。 拡散領域 2 3は、 ェピタキシャル層 3を包囲するように、 例えば環状に、 形 成されている。 拡散領域 5は、 p型の不純物が導入された p型半導体領域から構 成されている。
ドレインコンタク ト領域 2 4は、 ェピタキシャル層 3の上面の所定の領域、 例 えばェピタキシャル層 3の上面のほぼ中央、 に形成されている。 ドレインコンタ ク ト領域 2 4は、 n型 （第 2導電型） の不純物が導入された n +型半導体領域か ら構成されている。
ソース領域 2 5は、拡散領域 2 3の上面に形成されている。 ソース領域 2 5は、 例えば、 ェピタキシャル層 3と一定の間隔を隔ててェピタキシャル層 3を包囲す るように、 例えば環状に、 形成されている。 ソース領域 2 5は、 n型の不純物が 導入された n +型半導体領域から構成されている。
ゲート絶縁膜 2 6は、 ヱピタキシャル層 3とソース領域 2 5とに挟まれた拡散 領域 2 3のチャネル形成領域と対向するように、 拡散領域 2 3上に形成されてい る。 ゲート電極 2 7は、 ゲート絶縁膜 2 6上に形成されている。
ドレイン電極 2 8は、 ドレインコンタク ト領域 2 4上に形成され、 ドレインコ ンタクト領域 2 4に電気的に接続されている。 ソース電極 2 9は、 ソース領域 2 5上に形成され、 ソース領域 2 5に電気的に接続されている。 グランド電極 3 0 は、 拡散分離層 2 2上に形成され、 拡散分離層 2 2に電気的に接続されている。 フィールド絶縁膜 3 1は、 ェピタキシャル層 3上に形成されている。 フィールド 絶縁膜 3 1は、 例えば、 シリ コン酸化膜から形成されている。 . 絶縁膜 2 6、 3 1及び電極 2 7〜 3 0が形成されていない状態で、 以上のよう に構成された nチャネル MO S F E T 2 1を平面的に見ると、 ドレインコンタク ト領域 2 4が中央に配置され、 その外周を環状に包囲するように、 ェピタキシャ ル層 3、 拡散領域 2 3、 ソース領域 2 5、 拡散領域 2 3、 拡散分離層 2 2が、 順 に形成されている。
また、 nチャネル M O S F E T 2 1は、 ェピタキシャル層 3の上面にリサーフ 領域を構成する P型拡散領域が形成されていない、 いわゆるシングルリサーフ構 造を有する。 このため、 ソース電極 2 9と ドレイン電極 2 8との間の電圧が所定 の電圧値に達すると、 基板 2とェピタキシャル層 3との界面に形成される p n接 合から広がる空乏層によって電界が緩和される。 これにより、 高い耐圧が実現さ れる。
. 次に、 pチャネル MO S F E T 1の作用について説明する。
チャネル MO S F E T 1では、 ソース電極 1 3とドレイン電極 1 2との間に 電圧が印加されると、 基板 2とェピタキシャル層 3との界面に形成される p n接 合、 基板 2と埋め込み層 9との界面に形成される p n接合、 及びェピタキシャル 層 3と拡散領域 5との界面に形成される p η接合のそれぞれから、 空乏層が広が る。
そして、 ソース電極 1 3とドレイン電極 1 2との間の電圧が所定の電圧値に達 すると、. これらの界面から広がる空乏層が互いに結合する。 これによつて、 ェピ タキシャル層 3、拡散領域 5及び埋め込み層 9の実質的に全体に空乏層が広がり、 電位が固定される。
ところで、 ダブルリサーフ構造における電荷パランスを良好に保っためには、 ソース電極 1 3と ドレイン電極 1 2との間の電圧が所定の電圧値に達した場合 に、 空乏層が広がった領域 （空乏層領域） における、 基板 2及ぴ拡散領域 5のマ ィナス固定電荷の総量と、 ェピタキシャル層 3のプラス固定電荷の総量と、 の差 が小さくなることが好ましい。
チャネル MO S F Ε Τ 1には、 ηチャネル MO S F Ε Τ 2 1と共通の基板 2 及びェピタキシャル層 3が用いられている。 基板 2及びェピタキシャル層 3の不 純物濃度は、 ηチャネル MO S F E T 2 1のシングルリサーフ構造による電界緩 和効果が良好に達成されるように設定されている。
一般に、 nチャネル MO S F ET 21のシングルリサーフ構造による電界緩和 効果が良好に達成されるように基板 2及びェピタキシャル層 3の不純物濃度が設 定されている場合、 ダブルリサーフ構造を構成するェピタキシャル層 3の不純物 5濃度は、 所望する不純物濃度よりも低くなる。 この結果、 ダブルリサーフ構造を 構成するェピタキシャル層 3の、 空乏層領域における固定電荷の量が相対的に少 なくなる。 言い換えると、 空乏層領域における基板 2及び拡散領域 5の固定電荷 の総量が、 ェピタキシャル層 3に含まれる固定電荷の量よりも多くなる。 これに より、 空乏層領域における電荷バランスが崩れ、 空乏層領域の電界強度分布に乱0れが生じて、 空乏層領域内に電界集中点が発生する。
pチャネル MO S F ET 1は、 基板 2とェピタキシャル層 3との間に形成され た、 ェピタキシャル層 3の不純物濃度よりも高い不純物濃度を有する埋め込み層 9を有する。 これにより、 ェピタキシャル層 3の不純物濃度が、 見かけ上増加す る。 言い換えると、 空乏層領域に含まれるプラス固定電荷の量が、 埋め込み層 95 を形成しない場合よりも増加する。
したがって、 基板 2及び拡散領域 5に含まれるマイナス固定電荷の総量と、 ェ ピタキシャル層 3及び埋め込み層 9に含まれるプラス固定電荷の総量と、 の差が 小さい。
この結果、 pチャネル MOS FET 1と nチャネル MOS FET 21とを、 電 〇荷バランスを崩すことなく、 単一の半導体基板に形成することできる。 即ち、 高 耐圧性及び高生産性を有する高耐圧 I Cを形^^することが可能となる。
以上説明したように、 本実施の形態によれば、 基板 2とェピタキシャル層 3と の間に埋め込み層 9が形成されているので、 pチャネル MOS FET 1と nチヤ ネル MOS FET 21とを、 電荷バランスを崩すことなく、 単一の半導体基板に5形成することが可能である。 即ち、 pチャネル MO S F ET 1は、 単一の半導体 基板に nチャネル MOS FET 21とともに形成するのに適している。 また、 p チャネル MOS FET 1と nチャネル MO S F ET 21とを用いることにより、 高耐圧性及び高生産性を有する高耐圧 I Cを形成することができる。
また、 本実施の形態によれば、 埋め込み層 9は、 その外周縁が拡散領域 5の外 周縁よりも内側に位置するように形成されている。 これにより、 電荷バランスを 崩すことなく、 pチャネル MO S F ET 1と nチャネル MO S FET 21とを、 単一の半導体基板に形成することができる。
なお、 本発明は、 上記の実施の形態に限られず、 種々の変形、 応用が可能であ る。 以下、 本発明に適用可能な他の実施の形態について説明する。
上記実施の形態では、 本発明を pチャネル MOS FET 1に適用した場合を例 として示したが、 例えば、 本発明を nチャネル MOSFETに適用してもよい。 図 4は、 本発明が適用された nチャネル MOS FETの断面図を示す。 なお、 図 4では図 3に示す nチャネル MO S F E Tと同一の部材については同一の符号を 付している。
図 4に示すように、 ダブルリサーフ構造を有する nチャネル MO S F ET 41 の基板 2とェピタキシャル層 3との間には、 埋め込み層 42が形成されている。 また、 ェピタキシャル層 3の上面の所定の領域には、 p型拡散領域 43及び p + 型拡散領域 44が形成されている。これにより、 nチャネル MOS FET41と、 シングルリサーフ構造を有する pチャネル MOSFETとを、 電荷パランスを崩 すことなく、 単一の半導体基板に形成することができる。
上記実施の形態で示したドレインドリフ'ト領域としてのェピタキシャル層 3 は、 ェピタキシャル成長法以外の方法により形成されてもよい。 例えば、 ェピタ キシャル層 3は、 張り合わせ技術により形成されてもよレ、。
上記実施の形態で示された導電型は、上記と逆であってもよい。言い換えると、 第 1導電型は n型であってもよく、 第 2導電型は p型であってもよい。 ただし、 pチャネル MO S F E T 1及び nチャネル MO S F E T 21は、 共通の基板 2及 ぴェピタキシャル層 3を備える。
上記実施の形態では、 基板 2に p型の半導体基板を用いて： チャネル MO S F ET 1及び nチャネル MO S F ET 21を形成した場合を例として示した。 しか し、 例えば、 基板 2に n型基板を用いて、 逆導電型の pチャネル MOS FET 1 及ぴ ηチャネル MO S F ΕΤ 21を形成してもよい。
なお、 本発明は、 2002年 3月 1日に出願された日本国特願 2002 - 56 566号に基づき、 その明細書、 特許請求の範囲、 図面おょぴ要約を含む。 上記 出願における開示は、 その全体が本明細書中に参照として含まれる。 産業上の利用の可能性
本発明は、 半導体素子を備えた電子デバイスに利用可能である。

Claims

請求の範囲
1. 第 1導電型の半導体領域からなる第 1半導体領域 （2) と、
前記第 1半導体領域 （2) の一方の主面に形成され、 第 2導電型の半導体領域 からなる第 2半導体領域 （3) と、
前記第 2半導体領域 （3) の所定の表面領域に形成され、 第 1導電型の半導体 領域からなる第 3半導体領域 （5， 43) と、
前記第 1半導体領域 （2) と前記第 2半導体領域 （3) との界面近傍に、 該第 2半導体領域を介して、 前記第 3半導体領域 （5， 43) の少なくとも一部と対 向するように形成され、 前記第 2半導体領域 （3) の不純物濃度よりも高い不純 物濃度を有する第 2導電型の半導体領域からなる第 4半導体領域（9， 42) と、 を備える、 ことを特徴とする半導体素子。
2. 前記第 4半導体領域 （9， 42) は、 その外周縁が前記第 3半導体領域 (5， 43) の外周縁よりも内側に位置するように形成されている、 ことを特徴 とする請求項 1に記載の半導体素子。
3. 前記第 4半導体領域 （9， 42) は、 その外周縁が前記第 3半導体領域 (5, 43) の中央近傍に位置するように形成されている、 ことを特徴とする請 求項 2に記載の半導体素子。
4. 前記第 2半導体領域 （3) は、 ェピタキシャル成長法により形成されて いる、 ことを特徴とする請求項 3に記載の半導体素子。
PCT/JP2003/001982 2002-03-01 2003-02-24 Dispositif semi-conducteur WO2003075353A1 (fr)

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