WO2003015159A2 - Grabenisolation mit selbstjustierender oberflächenversiegelung und verfahren zur herstellung einer solchen grabenisolation - Google Patents

Grabenisolation mit selbstjustierender oberflächenversiegelung und verfahren zur herstellung einer solchen grabenisolation Download PDF

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WO2003015159A2
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insulator
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insulator layer
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Dietmar Temmler
Andreas Wich-Glasen
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Infineon Technologies Ag
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Definitions

  • Trench isolation with self-adjusting surface sealing and method for producing such a trench isolation are provided.
  • the invention relates to a trench isolation for electrically active components on a semiconductor substrate, in particular a shallow trench isolation (STI) and a method for producing such a trench isolation.
  • STI shallow trench isolation
  • Trench isolations represent lateral isolation structures of adjacent electrically active areas, which are formed as trenches etched in a semiconductor substrate and filled with an electrically insulating material. Such insulation structures are necessary because, due to the high packing density of today's integrated circuits (IC), the distances between the active components on the semiconductor wafer are so small that there is a strong mutual influence of these components. This can also result in parasitic components that interfere with the function of the original components. Trench isolations are options for separating the neighboring electrically active areas.
  • Silicon dioxide ( ⁇ i0 2 ) is generally used as the material for filling the trenches in trench insulation, which is deposited in the trench structure with the aid of thermal oxidation and oxide deposition.
  • the filling of the isolation trenches proves to be increasingly difficult.
  • internal cavities (cavities) occur here, which can interfere with the function of the trench insulation or the further layer structure above the trench insulation.
  • damage caused by degrading process steps in post-STI processing can impair the effect of trench isolation. Above all, the removal and roughening of the insulator filling are responsible for defects in the trench insulation or adjacent components.
  • Such defects can be largely avoided by excessive trench isolation and / or by restrictions on post-STI processing.
  • US Pat. No. 6,146,970 A proposes to deposit a nitride layer on the insulator layer.
  • a polysilicon layer formed on an adhesive layer above the substrate surface is oxidized in a first step.
  • the width of the overlap region of the nitride cover layer is predetermined by the thickness of the removed oxide layer.
  • US Pat. No. 6,143,626 A discloses a method for producing a trench isolation in a semiconductor substrate, a two-layer isolation trench filling being provided in order to avoid voids which can usually arise when filling isolation trenches.
  • the object of the present invention is to provide an improved trench isolation which remains resistant to abrasive and roughening process steps after the trench isolation has been produced. Furthermore, it is the object of the invention to provide a method for producing such a trench isolation.
  • three layers are applied to a substrate surface and then an isolation trench is produced in the three layers and the substrate underneath with the aid of ablative process steps.
  • the trench is then filled with a first insulator layer and an insulating sealing layer which is arranged in a self-aligned manner, the sealing layer being highly resistant.
  • the inventive design of a sealing layer protects the insulator layer in the isolation trench from ablative or modifying post-STI processes. This avoids, among other things, the formation of blowholes, void openings and parasitic components. In addition, the need for an ideal backfilling and subsequent strong compression of the first insulator layer is reduced.
  • the thickness of the sealing layer above the substrate surface can be varied during the production of the trench insulation.
  • an additional photolithographic mask step can be saved in the structuring of the layers underneath.
  • the second or the first layer is etched back laterally by a certain amount with the aid of isotropic etching processes.
  • the lateral extent and the shape of the etched-back areas can be varied by carefully selecting the process sequence.
  • the laterally etched-back regions are then also filled in and form a collar region along the circumference of the insulation trench, which covers the substrate surface directly along its edge.
  • the collar area of the sealing layer which directly overlaps the substrate surface along the circumference of the isolation trench, protects the substrate surface located directly below the overlap area from ablative or modifying post-STI processes.
  • the lateral extent and the shape of the overlap area require only a slight variation in the process flow.
  • the sealing layer can thus easily be optimally adapted to the specific requirements of the respective integrated circuit (IC).
  • Another advantage of the preferred embodiment of the invention is that the substrate surface located directly below the collar area is also electrically insulated upwards.
  • the sealing layer can have a narrowed section have, which is generated by the etching back of the sealing layer or by means of a separating layer previously formed on the side flanks of the isolation trench.
  • an electrically conductive layer is provided on the substrate surface.
  • the layer which is preferably designed as an epitaxial semiconductor layer, is selectively deposited on the substrate surface and also extends into the re-formed regions of the sealing layer.
  • FIGS. 1A to 1J show a process sequence according to the invention for producing a trench isolation according to the invention with a lamellar overlap region of the sealing layer over the edge of the active semiconductor region;
  • FIGS. 2A to 2K show a process sequence according to the invention for producing a trench insulation according to the invention with a T-shaped overlap region of the sealing layer;
  • FIGS. 3A to 3L show a process sequence according to the invention for producing a trench isolation according to the invention with a sealing layer tapered in the upper partial area and an electrically conductive layer extending into the area of the isolation trench; and FIGS. 4A to 4J show a further process sequence according to the invention for producing a trench insulation according to the invention, each with a sealing layer tapered by a separating layer and an electrically conductive layer extending into the region of the insulation trench.
  • FIG. 1A shows a cross section through a semiconductor substrate 1, to which a layer stack 9 has been applied in previous process steps.
  • This layer stack 9 consists of an adhesive layer 5, which forms a thin layer on the semiconductor substrate 1 and preferably consists of SiO 2 , a middle layer 6, which preferably consists of polysilicon, and a hard mask layer 7, which preferably consists of Si 3 N and as Mask is used for structuring the layers below.
  • a photoresist layer 8 for forming a mask for structuring the isolation trenches 2 is first applied to the hard mask layer 7.
  • the photoresist layer 8 is formed using conventional methods.
  • the mask structure is then transferred to the three layers below using an anisotropic etching process.
  • FIG. 1B shows the photoresist mask 8 with the layer stack on the semiconductor substrate 1 structured by the anisotropic etching process. The structure of the photoresist layer 8 is transferred to the semiconductor substrate 1.
  • the isolation trenches 2 are defined in the semiconductor substrate 1.
  • the semiconductor substrate 1 is structured by means of an anisotropic etching method, the semiconductor substrate 1 being removed to a defined depth. Since the hard mask layer 7 has a high resistance to the selected etching process, it is, as shown in FIG. only slightly removed by the etching process and serves as an etching mask for the semiconductor substrate 1.
  • an insulator layer 3 is formed on the structured surface. As shown in FIG. 1D, the previously created trench structures are filled completely and without voids. SiO 2 is preferably used as the insulator material, because it can be deposited in a particularly conformal manner, for example in the TEOS-CVD process, even in narrow isolation trenches 2.
  • FIG. 1E shows the layer stack with the planarized surface.
  • the insulator layer 3 is removed in the isolation trench 2 with the aid of an anisotropic etching process, the etching process being highly selective to the hard mask layer 7 and thus the exposed hard mask layer 7 being only slightly removed in this etching process.
  • the anisotropic etching process as shown in FIG. 1F, is preferably stopped just below the level of the substrate surface and the insulator layer 3 is further removed in its last section using an isotropic etching process.
  • the isotropic etching process has a high selectivity to the hard mask layer 7, to the middle layer 6 and to the substrate 1, so that in this etching process only the first insulator layer (3) is further etched and the adhesive layer 5 is laterally etched back.
  • a gap 10 is formed along the circumference of each isolation trench 2. The lateral extent of this gap 10 can be determined by the duration of this isotropic etching process and thus indirectly also very precisely by the duration of the previous anisotropic etching process.
  • a sealing material which preferably consists of Si 3 N 4 .
  • a sealing layer 4 is applied to the surface by means of a suitable deposition process and, as shown in FIG. IH, covers the entire surface in an almost uniform thickness.
  • the insulation trenches 2 are filled up to a height below the upper edge of the remaining hard mask layer 7.
  • the uppermost layer structures are preferably removed in a planarizing manner up to a level just above the upper edge of the adhesive layer 5, so that only a thin remaining layer of the middle layer 6 remains between the isolation trenches 2.
  • a CMP process is preferably used.
  • FIG. II shows the planarized surface with the isolation trenches 2 filled with the sealing layer 4.
  • the residues of the middle layer 6 are removed in the following and last process step with the aid of a selective etching process.
  • the etching process preferably also has a high selectivity for the adhesive layer 5, which is then removed by means of a further selective, isotropic etching.
  • the surface of the semiconductor substrate 1 prepared in this way now has, as shown in FIG. 1J, the fully formed trench insulation 20, which is filled in its lower partial areas with an insulator 3 to a level below the substrate surface and in its upper partial areas one above and Sealing layer 4 reaching up to a level above the substrate surface having.
  • the sealing layer 4 has a lamella-like region 11 which directly overlaps the substrate surface.
  • the sealing layer 4 has a high resistance to ablative and modifying processes, so that the insulator layer 3 underneath and the overlapped areas of the substrate surface are protected from the effects of subsequent process steps.
  • FIGS. 2A to 2K show cross sections through a semiconductor substrate 1 in various process stages for forming the trench insulation 20 according to the invention with a T-shaped overlap region 14 of the sealing layer 4 above the substrate surface.
  • FIG. 2A shows a cross section through the semiconductor substrate 1, on which a layer stack 9 was applied in analogous manner to FIG. 1A in previous process steps.
  • This layer stack 9 consists of an adhesive layer 5, which is thin on the semiconductor substrate 1 and preferably consists of Si0 2 , a middle layer 6, which preferably consists of polysilicon, and a hard mask layer 7, which preferably consists of Si 3 N and as a mask for the Structuring the layers underneath serves.
  • FIG. 2B shows the photoresist layer 8 on the layer stack 9 after the structure of the developed photoresist layer 8 has been transferred into the layers (5, 6) underneath.
  • the anisotropic etching process was stopped after the middle layer 6 had been etched through on the adhesive layer 5.
  • the middle layer 6 is laterally etched back by a defined amount by means of an isotropic etching process, which has a high selectivity for the adhesive layer 5 and the hard mask layer 7.
  • the lateral extent of the etched-back regions 12a of the middle layer 6 can be determined very precisely over the duration of the isotropic etching step.
  • FIG. 2C shows the etched-back middle layer 6.
  • the adhesive layer 5 is structured using an anisotropic etching process.
  • the hard mask layer 7 serves as an etching mask, so that the original structure of the photoresist 8 is now transferred into the adhesive layer 5.
  • FIG. 2E shows the isolation trenches 2 formed within the semiconductor substrate 1.
  • the structure of the hard mask layer 7 was transferred to the semiconductor substrate 1 with the aid of an anisotropic etching step.
  • FIG. 2F shows the semiconductor substrate 1 after the formation of the first insulator layer 3, which preferably consists of SiO 2 .
  • the isolation trenches 2 were preferably filled compliantly with the aid of the TEOS method, the regions 12a generated by the etching back of the middle layer 6 also being filled.
  • FIG. 2G shows the semiconductor substrate 1 using a planarizing removal method.
  • the uppermost layers (3, 7) are preferably by means of a CMP method have been removed to a small remaining thickness of the hard mask layer 7.
  • the insulator layer 3 is removed using a planarizing etching process to a level below the substrate surface, the areas 12b of the adhesive layer 5 exposed by the etching back of the middle layer 6 being removed during the etching, as shown in FIG. 2H.
  • the isolation trenches 2 are filled with a sealing layer 4 analogously to the process step shown in FIG. IH.
  • the sealing layer 4 which preferably consists of Si 3 N 4 , is applied to the entire surface using a suitable deposition process.
  • the removed areas of the adhesive layer 5 as well as the areas 12a of the middle layer 6 etched back in the preceding process steps are also filled in conformingly.
  • the isolation trenches 2 are filled with the sealing layer 4 at least up to the lower edge of the middle layer 6.
  • the following process steps take place analogously to the process steps shown in FIGS. II and 1J.
  • the uppermost layer structures are first removed in a planarizing manner to a defined depth, preferably with the aid of a CMP method.
  • the depth of the removal determines the thickness of the second insulator layer 4 and can be adapted precisely to the respective application.
  • the insulator layer 4 is preferably removed to a level just above the upper edge of the adhesive layer 5, so that only a thin residual layer of the middle layer 6 remains.
  • the residues of the middle layer 6 and the adhesive layer 5 are then removed with the aid of selective etching, as shown in FIG. 2K.
  • the surface of the semiconductor substrate 1 thus prepared now has, as shown in FIG. 2K, the fully formed trench insulation 20, which is filled in its lower partial areas with an insulator 3 to a level below the level of the substrate surface and in its upper partial areas has a sealing layer 4 lying above and extending to a level above the substrate surface.
  • the sealing layer 4 has a T-shaped collar area 13, which self-aligningly covers the substrate 1 immediately below and protects it against the effects of subsequent process steps.
  • FIGS. 3A to 3L show a cross section through a semiconductor substrate 1 in various process stages to form a trench insulation 20 closed off with a sealing layer 4 and an electrically conductive layer 1 a formed on the substrate surface and extending into etched-back regions of the sealing layer 4.
  • FIGS. 3A to 3E show a process sequence analogous to the process steps shown in FIGS. 1A to 1E.
  • a layer stack 9 consisting of an adhesive layer 5, a middle layer 6 and a hard mask layer 7, is generated on a semiconductor substrate 1 and opening areas within the layer stack 9 are structured with the aid of a photolithographic method.
  • the photoresist layer 8 shown in FIG. 3B serves as a mask.
  • FIG. 3C shows three isolation trenches 2 formed within the substrate 1.
  • the structure of the hard mask layer 7 was transferred into the substrate 1 with the aid of an anisotropic etching process.
  • a first insulator layer 3 is then formed on the surface of the layer structures and, as shown in FIG. 3D, completely fills the isolation trenches 2.
  • FIG. 3E shows the planarized layer stack 9.
  • the first insulator layer 3 and the hard mask layer 7 were removed with the aid of a CMP method except for a residual thickness of the hard mask layer 7.
  • the first insulator layer 3, as shown in FIG. 3F, is preferably planarized down to a certain depth below the substrate surface with the aid of an anisotropic etching process.
  • a further insulator 4 is then deposited onto the surface of the layer structures analogously to the processes shown in FIGS. IH and 21.
  • the areas of the insulator layer 3 etched back in the previous process step are also filled in the insulation trenches 2 to a height below the upper edge of the hard mask layer 7.
  • the sealing layer 4, the hard mask layer 7 and the middle layer 6 are removed analogously to the processes shown in FIGS. II and 2J to a residual thickness of the middle layer 6.
  • a CMP method is preferably used here.
  • the remaining middle layer 6 is selectively removed, preferably using an isotropic etching process.
  • FIG. 3J shows the sealing layer 4, preferably etched back with the aid of a selective isotropic etching method, within the isolation trenches 2.
  • the sealing layer 4 has the typical isotropic etching profile, with the entire surface of the sealing layer 4 being removed by a certain amount and the width of the upper portions of the sealing layer 4 has been reduced.
  • the edge area and the top edge of the sealing layer 4 were etched back within each isolation trench 2, the edge areas being reduced back to approximately the level of the substrate surface.
  • the remaining adhesive layer 5 is then completely removed, as shown in FIG. 3K, using an isotropic, selective etching process.
  • an electrically conductive layer 1 a is deposited on the substrate surface and the receded edge regions of the sealing layer 4, preferably up to just below the upper edge of the sealing layer 7.
  • a selective epitaxy method is preferably used, a semiconductor layer la preferably growing in crystalline form on the semiconductor substrate 1. Due to the selectivity of this process, the epitaxial semiconductor material only grows on the substrate surface. Since in this process the epitaxial semiconductor layer la also grows laterally due to the deposition of the semiconductor material on the vertical regions of the substrate surface, the previously generated edge regions of the sealing layer 4 are increasingly covered by the epitaxial semiconductor layer la.
  • the epitaxial semiconductor layer 1 a preferably consists of the same semiconductor material as the substrate 1.
  • the epitaxial growth results in an optimal transition between the substrate 1 and the epitaxial half conductor layer la.
  • the active areas usually defined in the surface area of the substrate 1 are expanded laterally into the area of the isolation trenches 2.
  • FIGS. 4A to 4L show a cross section through a semiconductor substrate 1 in various process stages for the formation of a trench insulation 20 which is closed according to the invention with a sealing layer 4 and an electrically conductive layer which is formed on the substrate surface and extends into the regions of the trench insulation 20 formed by etching back of separating layers 4a la.
  • FIGS. 4A to 4F show a process sequence analogous to the process steps shown in FIGS. 4A to 1F.
  • FIG. 4A shows a layer stack 9, consisting of an adhesive layer 5, a middle layer 6 and a hard mask layer 7 on a semiconductor substrate 1.
  • Opening regions for the isolation trenches 2 are structured within the layer stack 9 in FIG. 4B with the aid of a photolithographic method.
  • FIG. 4C shows three completely formed isolation trenches 2 within the substrate 1.
  • FIG. 4D shows the isolation trenches 2 filled with a first isolator 3.
  • FIG. 4E shows the layer structures after a planarizing removal.
  • the first insulator layer 3 and the hard mask layer 7 were preferably removed with the aid of a CMP method, preferably down to a small residual thickness of the hard mask layer 7.
  • FIG. 4F shows the etched-back first insulator layer 3.
  • the first insulator layer 3 was preferably included Using a selective anisotropic etching process, planarizing to a certain level below the substrate surface.
  • a sealing layer 4 is produced within each isolation trench 2.
  • the sealing layer 4 is produced with a reduced cross section.
  • a thin separating layer 4a is produced on the side walls of the isolation trench 2 and on the side walls of the layer stack 9 within the opening area 2a.
  • a thin oxide layer is preferably produced on the inner surface of the isolation trenches 2 and the opening region 2a with the aid of a layer deposition process from the gas phase (CVD), an oxidation process or using a combination of both processes, and then preferably with the aid of an anisotropic etching process except for the vertical areas of the separating layer 4a are removed again.
  • CVD gas phase
  • anisotropic etching process except for the vertical areas of the separating layer 4a are removed again.
  • a sealing layer 4 of the isolation trenches 2 is then produced, the sealing layer being deposited on the entire surface of the semiconductor wafer, as shown in FIG. 4H.
  • the sealing layer 4 fills the isolation trenches 2 in a conforming manner up to at least the lower edge of the middle layer 6.
  • the top layers are planarized.
  • the sealing layer 4, the separating layer 4a, the hard mask layer, and the middle layer 6, as shown in FIG. 41, are preferably removed with the aid of a CMP process to a residual thickness of the middle layer 6.
  • the remaining sealing layer 4 determines the maximum thickness of the epitaxial semiconductor layer 1a subsequently produced.
  • the separation layer 4a is removed in order to produce the expanded regions for the epitaxial semiconductor layer 1a.
  • the separating layer 4a is preferably removed completely or to a small residual thickness using an isotropic etching process. In this case, an etching process is preferably selected which also completely removes the adhesive layer, as shown in FIG. 4K.
  • an electrically conductive layer 1 a which preferably consists of the same semiconductor material as the substrate 1, is grown epitaxially on the substrate surface. By growing laterally on the vertical flanks of the substrate 1
  • the sealing layer 4 of the isolation trenches 2 is closely encompassed and the active regions 14 are expanded laterally into the region of the isolation trenches 2.

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Abstract

Die Erfindung betrifft eine Grabenisolation mit einer selbstjustierenden Oberflächenversiegelung und einem Herstellungsverfahren für diese Oberflächenversiegelung. Die Oberflächenversiegelung kann dabei einen Überlappungsbereich der Substratoberfläche bzw. einen zurückgebildeten Bereich, in den sich eine auf der Substratoberfläche ausgebildete elektrisch leitende Schicht erstreckt, aufweisen.

Description

Beschreibung
Grabenisolation mit selbstjustierender Oberflachenversiegelung und Verfahren zur Herstellung einer solchen Grabeniso- lation.
Die Erfindung betrifft eine Grabenisolation für elektrisch aktive Bauelemente auf einem Halbleitersubstrat, insbesondere eine flache Grabenisolation (Shallow Trench Isolation, STI) und ein Verfahren zur Herstellung einer solchen Grabenisolation.
Grabenisolationen stellen laterale Isolationsstrukturen benachbarter elektrisch aktiver Gebiete dar, die als in einem Halbleitersubstrat geätzte und mit einem elektrisch isolierenden Material gefüllte Gräben ausgebildet sind. Solche Isolationsstrukturen sind notwendig, da aufgrund der hohen Packungsdichte heutiger integrierter Schaltungen (IC) die Abstände der aktiven Bauelemente auf der Halbleiterscheibe der- art gering sind, dass es zu starken gegenseitigen Beeinflussungen dieser Bauelemente kommt. Hierbei können auch parasitäre Bauelemente entstehen, die die Funktion der ursprünglichen Bauelemente stören. Grabenisolationen sind dabei Möglichkeiten zur Trennung der benachbarten elektrisch aktiven Gebiete.
Als Material zum Auffüllen der Gräben bei Grabenisolationen wird im allgemeinen Siliziumdioxid (Ξi02) verwendet, das mit Hilfe thermischer Oxidation und Oxidabscheidung in die Gra- benstruktur deponiert wird. Bei großen Aspektverhältnissen der Gräben, die aufgrund der abnehmenden gegenseitigen Abstände zwischen den Bauelementen auf einem Halbleitersubstrat entstehen, erweist sich die Verfüllung der Isolationsgräben jedoch als zunehmend schwierig. Insbesondere treten hierbei innere Hohlräume (Lunker) auf, die die Funktion der Grabenisolation bzw. den weiteren Schichtaufbau oberhalb der Grabenisolation stören können. Darüber hinaus können Schäden, die durch degradierende Prozeßschritte bei der Post-STI-Prozessierung entstehen die Wirkung von Grabenisolationen beeinträchtigen. So sind vor allem die Abtragung und die Aufrauung der Isolatorfüllung für Defekte der Grabenisolation bzw. angrenzender Bauelemente verantwortlich.
Solche Defekte lassen sich durch überhöhte Grabenisolationen und/oder durch Einschränkungen der Post-STI-Prozessierung weitgehend vermeiden.
Zum Schutz der Isolatorschicht der Grabenisolation vor Schäden, die sich bei der Post-STI-Prozessierung ergeben können, schlägt die US 6,146,970 A vor, eine Nitridschicht auf der Isolatorschicht abzuscheiden. Hierzu wird in einem ersten Schritt eine auf einer Haftschicht oberhalb der Substratoberfläche ausgebildeten Polysilizium-Schicht oxidiert. Durch Abtragung der so erzeugten dünnen Oxidschicht entsteht entlang des Isolationsgrabens ein schmales Gebiet offenliegender Substratoberfläche, das bei der anschließenden Verfüllung des Isolationsgrabens ebenfalls aufgefüllt wird. Die Breite des Überlappungsbereiches der Nitriddeckschicht ist dabei durch die Dicke der abgetragenen Oxidschicht vorgegeben.
US 6,010,947 A, US 5,940,716 A und 6,143,623 A beschreiben jeweils Verfahren zum Herstellen von Grabenisolationen, die entlang ihres Umfangs das Halbleitersubstrat teilweise überlappende Bereiche aufweisen.
Aus US 6,143,626 A geht ein Verfahren zum Herstellen einer Grabenisolation in einem Halbleitersubstrat hervor, wobei zur Vermeidung von Voids, die üblicherweise beim Auffüllen von Isolationsgräben entstehen können, eine zweischichtige Isolationsgrabenfüllung vorgesehen ist. Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Grabenisolation bereitzustellen, die gegenüber abtragenden und aufrauenden Prozeßschritten nach der Herstellung der Grabenisolation resistent bleibt. Ferner ist es die Aufgabe der Erfindung ein Verfahren zur Herstellung einer solchen Grabenisolation bereitzustellen.
Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 sowie durch eine Halbleiterstruktur nach einem der Ansprüche 11, 12 und 16 gelöst. Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen gegeben.
Gemäß der Erfindung werden auf einer Substratoberfläche drei Schichten aufgebracht und dann ein Isolationsgraben mit Hilfe abtragender Prozeßschritte in den drei Schichten sowie dem darunter liegenden Substrat erzeugt. Anschließend wird der Graben mit einer ersten Isolatorschicht und einer dazu selbstjustiert angeordneten isolierenden Versiegelungsschicht gefüllt, wobei die Versiegelungsschicht eine hohe Resistenz aufweist.
Durch die erfindungsgemäße Ausbildung einer Versiegelungsschicht wird die Isolatorschicht im Isolationsgraben vor abtragenden oder modifizierenden Post-STI-Prozessen geschützt. Hierdurch wird unter anderem die Bildung von Lunker-, Void- öffnungen sowie von parasitären Bauelementen vermieden. Darüber hinaus wird die Notwendigkeit einer idealen Verfüllung sowie einer nachträglichen starken Verdichtung der ersten Isolatorschicht reduziert.
Durch die Verwendung eines Schichtstapels mit einer zwischen der Haft- und der Hartmaskenschicht angeordneten Mittelschicht kann bei der Herstellung der Grabenisolation die Dicke der Versiegelungsschicht oberhalb der Substratober- fläche variiert werden. Durch die erfindungsgemäße Herstellung der Grabenisolation mit Hilfe eines Schichtstapels, der eine oberste Hartmaskenschicht aufweist, lässt sich bei die Strukturierung der darunter liegenden Schichten ein zusätzlicher fotolithographi- scher Maskenschritt einsparen.
In einer vorteilhaften Ausführungsform der Erfindung wird zur Ausbildung der Versiegelungsschicht die zweite bzw. die erste Schicht mit Hilfe von isotropen Ätzprozessen um einen be- stimmten Betrag lateral zurückgeätzt. Dabei lässt sich die laterale Ausdehnung und die Gestalt der zurückgeätzten Bereiche durch gezielte Wahl des Prozessablaufs variieren. Bei der anschließenden Verfüllung des Isolationsgrabens mit der Versiegelungsschicht werden dann auch die lateral zurückgeätzten Bereiche mit aufgefüllt und bilden einen Kragenbereich entlang des Umfangs des Isolationsgrabens, der die Substratoberfläche unmittelbar entlang deren Kante überdeckt.
Durch den Kragenbereich der Versiegelungsschicht, der die Substratoberfläche entlang des Umfangs des Isolationsgrabens unmittelbar überlappt, wird die direkt unterhalb des Überlappungsbereiches befindliche Substratoberfläche vor abtragenden oder modifizierenden Post-STI-Prozessen geschützt.
Die laterale Ausdehnung sowie die Form des Überlappungsbereichs erfordert lediglich eine geringe Variation des Prozessablaufs. Die Versiegelungsschicht kann somit auf einfache Weise an die spezifischen Anforderungen der jeweiligen integrierten Schaltung (IC) optimal angepasst werden.
Ein weiterer Vorteil der bevorzugten Ausführungsform der Erfindung besteht darin, dass die unmittelbar unterhalb des Kragenbereiches befindliche Substratoberfläche auch nach oben hin elektrisch isoliert ist.
In einer weiteren vorteilhaften Ausführungsform der Erfindung kann die Versiegelungsschicht einen verengten Teilabschnitt aufweisen, der durch die Rückätzung der Versiegelungsschicht oder mittels einer zuvor an den Seitenflanken des Isolationsgrabens ausgebildeten Trennschicht erzeugt wird.
Gemäß einer weiteren bevorzugten Ausführungsform ist vorgesehen eine elektrisch leitende Schicht auf die Substratoberfläche aufzubringen. Die vorzugsweise als eine epitaktische Halbleiterschicht ausgebildete Schicht wird dabei selektiv auf die Substratoberfläche abgeschieden und erstreckt sich dabei auch in die zurückgebildeten Bereiche der Versiegelungsschicht. Hierdurch wird die an die Isolationsgräben angrenzende aktive Substratoberfläche lateral erweitert, was verbesserte elektrische Eigenschaften der innerhalb der erweiterten aktiven Gebiete ausgebildeten aktiven Bauelemente bedingt.
Zwei grundlegende Ausführungsbeispiele der Erfindung mit je zwei Untertypen sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
Es zeigen:
Figuren 1A bis 1J eine erfindungsgemäße Prozessfolge zur Herstellung einer erfindungsgemäßen Grabenisolation mit einem lamellenartigen Überlappungsbereich der Versiegelungsschicht über der Kante des aktiven Halbleitergebietes;
Figuren 2A bis 2K eine erfindungsgemäße Prozessfolge zur Herstellung einer erfindungsgemäßen Grabenisolation mit einem T-förmigen Überlappungsbereich der Versiegelungsschicht;
Figuren 3A bis 3L eine erfindungsgemäße Prozessfolge zur Herstellung einer erfindungsgemäßen Grabenisolation mit einer im oberen Teilbereich verjüngten Versiegelungsschicht und einer sich in den Bereich des Isolationsgrabens erstreckenden elektrisch leitenden Schicht; und Figuren 4A bis 4J zeigen eine weitere erfindungsgemäße Prozessfolge zur Herstellung einer erfindungsgemäßen Grabenisolation mit jeweils einer durch eine Trennschicht verjüngten Versiegelungsschicht und einer sich in den Bereich des Isolationsgrabens erstreckenden elektrisch leitenden Schicht .
Figur 1A zeigt einen Querschnitt durch ein Halbleitersubstrat 1, auf das in vorhergehenden Prozeßschritten ein Schichtsta- pel 9 aufgebracht wurde. Dieser Schichtstapel 9 besteht aus einer Haftschicht 5, die auf dem Halbleitersubstrat 1 eine dünne Schicht bildet und vorzugsweise aus Si02 besteht, einer Mittelschicht 6, die vorzugsweise aus Polysilizium besteht und einer Hartmaskenschicht 7 , die vorzugsweise aus Si3N be- steht und als Maske für die Strukturierung der darunter liegenden Schichten benutzt wird.
Im ersten Prozeßschritt des Herstellungsverfahrens wird zunächst eine Fotolackschicht 8 zur Ausbildung einer Maske zur Strukturierung der Isolationsgräben 2 auf die Hartmaskenschicht 7 aufgebracht. Die Fotolackschicht 8 wird mit Hilfe herkömmlicher Verfahren ausgebildet. Danach wird mittels eines anisotropen Ätzverfahrens die Maskenstruktur in die drei darunter liegenden Schichten übertragen.
Figur 1B zeigt die Fotolackmaske 8 mit dem durch den anisotropen Ätzvorgang strukturierten Schichtstapel auf dem Halbleitersubstrat 1. Die Struktur der Photolackschicht 8 ist bis zum Halbleitersubstrat 1 übertragen.
Im folgenden Prozeßschritt werden die Isolationsgräben 2 im Halbleitersubstrat 1 definiert. Hierzu wird eine Strukturierung des Halbleitersubstrates 1 mittels eines anisotropen Ätzverfahrens durchgeführt, wobei das Halbleitersubstrat 1 bis zu einer definierten Tiefe abgetragen wird. Da die Hartmaskenschicht 7 eine hohe Resistenz gegenüber dem gewählten Ätzverfahren aufweist, wird sie, wie in Figur IC gezeigt, durch den Ätzvorgang nur geringfügig abgetragen und dient als Ätzmaske für das Halbleitersubstrat 1.
Im folgenden Prozeßschritt wird eine Isolatorschicht 3 auf der strukturierten Oberfläche ausgebildet. Wie Figur 1D zeigt, werden hierbei die zuvor erzeugten Grabenstrukturen vollständig und lunkerfrei aufgefüllt. Als Isolatormaterial wird vorzugsweise Si02 verwendet, weil es sich z.B. im TEOS- CVD-Verfahren auch in engen Isolationsgräben 2 besonders kon- form abscheiden lässt.
Im folgenden Prozeßschritt werden die oberen Schichtstruktu- ren bis auf eine geringe Schichtdicke der Hartmaskenschicht 7 planarisierend abgetragen. Hierbei wird vorzugsweise ein che- misch-mechanisches Politurverfahren (CMP) verwendet. Figur 1E zeigt den Schichtstapel mit der planarisierter Oberfläche.
Im folgenden Prozeßschritt wird die Isolatorschicht 3 im Isolationsgraben 2 mit Hilfe eines anisotropen Ätzverfahrens ab- getragen, wobei das Ätzverfahren eine hohe Selektivität zur Hartmaskenschicht 7 aufweist und somit die freiliegende Hartmaskenschicht 7 bei diesem Ätzprozess nur geringfügig abtragen wird. Hierbei wird der anisotrope Ätzprozess, wie in Figur 1F gezeigt, vorzugsweise kurz unterhalb des Niveaus der Substratoberfläche gestoppt und die Isolatorschicht 3 in ihrem letzten Abschnitt mit Hilfe eines isotropen Ätzverfahrens weiter abgetragen.
Das isotrope Ätzverfahren weist dabei eine hohe Selektivität zur Hartmaskenschicht 7, zur Mittelschicht 6 und zum Substrat 1 auf, so dass bei diesem Ätzprozess nur die erste Isolatorschicht (3) weiter geätzt und die Haftschicht 5 lateral zurückgeätzt wird. Dabei bildet sich, wie in Figur IG gezeigt, ein Spalt 10 entlang des Umfangs jedes Isolationsgrabens 2 aus. Die laterale Ausdehnung dieses Spaltes 10 lässt sich dabei durch die Dauer dieses isotropen Ätzprozesses und damit indirekt auch durch die Dauer des vorhergehenden anisotropen Ätzprozesses sehr genau bestimmen.
Die zurückgeätzten Bereiche der Isolatorschicht 3 und der Haftschicht 5 in den Isolationsgräben 2 werden nun im folgenden Prozeßschritt mit einem Versiegelungsmaterial, das vorzugsweise aus Si3N4 besteht aufgefüllt. Hierzu wird eine Versiegelungsschicht 4 mittels eines geeigneten Abscheideverfahrens auf die Oberfläche aufgebracht und überzieht, wie in Fi- gur IH gezeigt, die gesamte Oberfläche in nahezu gleichmäßiger Dicke. Dabei sind die Isolationsgräben 2 bis zu einer Höhe unterhalb der Oberkante der restlichen Hartmaskenschicht 7 aufgefüllt.
Im folgenden Prozeßschritt werden die obersten Schichtstrukturen vorzugsweise bis zu einem Niveau knapp oberhalb der Oberkante der Haftschicht 5 planarisierend abgetragen, so dass nur noch eine dünne Restschicht der Mittelschicht 6 zwischen den Isolationsgräben 2 verbleibt. Dabei wird vorzugs- weise ein CMP-verfahren verwendet. Figur II zeigt die plan- arisierte Oberfläche mit den mit der Versiegelungsschicht 4 gefüllten Isolationsgräben 2.
Nach dem groben Abtrag der Mittelschicht 6 werden im folgen- den und letzten Prozeßschritt die Reste der Mittelschicht 6 mit Hilfe eines selektiven Ätzverfahrens entfernt. Das Ätzverfahren weist dabei vorzugsweise auch eine hohe Selektivität zur Haftschicht 5 auf, die danach mittels einer weiteren selektiven, isotropen Ätzung entfernt wird.
Die so präparierte Oberfläche des Halbleitersubstrates 1 weist nun, wie in Figur 1J gezeigt, die vollständig ausgebildete Grabenisolation 20 auf, die in ihren unteren Teilbereichen mit einem Isolator 3 bis zu einem Niveau unterhalb der Substratoberfläche gefüllt ist und in ihren oberen Teilbereichen eine darüber angeordnete und bis zu einem Niveau oberhalb der Substratoberfläche reichende Versiegelungsschicht 4 aufweist. Entlang des Umfangs jedes Isolationsgrabens 2 weist die Versiegelungsschicht 4 einen lamellenartigen Bereich 11 auf, der die Substratoberfläche unmittelbar überlappt. Die Versiegelungsschicht 4 besitzt eine hohe Resistenz gegenüber abtragenden und modifizierenden Verfahren, so dass die darunter liegende Isolatorschicht 3 und die überlappten Bereiche der Substratoberfläche vor Einwirkungen nachfolgender Prozeßschritte geschützt sind.
Figuren 2A bis 2K zeigen Querschnitte durch ein Halbleitersubstrat 1 in verschiedenen Prozeßstadien zur Ausbildung der erfindungsgemäßen Grabenisolation 20 mit einem T-förmigen Überlappungsbereich 14 der Versiegelungsschicht 4 über der Substratoberfläche .
Figur 2A zeigt einen Querschnitt durch das Halbleitersubstrat 1, auf der analog zur Figur 1A in vorhergehenden Prozeßschritten ein Schichtstapel 9 aufgebracht wurde. Dieser Schichtstapel 9 besteht aus einer Haftschicht 5, die auf dem Halbleitersubstrat 1 dünn ausgebildet ist und vorzugsweise aus Si02 besteht, einer Mittelschicht 6, die vorzugsweise aus Polysilizium besteht und einer Hartmaskenschicht 7, die vorzugsweise aus Si3N besteht und als Maske für die Strukturierung der darunter liegenden Schichten dient.
Die nachfolgenden Prozeßschritte des Herstellungsverfahrens, wobei Öffnungsbereiche (2a) für die Isolationsgräben 2 innerhalb des Schichtstapels fotolithographisch erzeugt werden, finden analog zum Verfahren aus den Figuren 1A bis 1J statt.
Figur 2B zeigt die Fotolackschicht 8 auf dem Schichtstapel 9, nachdem die Struktur der entwickelten Fotolackschicht 8 in die darunter liegenden Schichten (5, 6) übertragen wurde. Im Unterschied zur Figur 1B wurde der anisotrope Ätzprozess je- doch nach Durchätzung der Mittelschicht 6 auf der Haftschicht 5 gestoppt . Anschließend wird mittels eines isotropen Ätzverfahrens, das eine hohe Selektivität zu der Haftschicht 5 und der Hartmaskenschicht 7 aufweist, die Mittelschicht 6 um einen definierten Betrag lateral zurückgeätzt. Die laterale Ausdehnung der zurückgeätzten Bereiche 12a der Mittelschicht 6 lässt sich dabei über die Dauer des isotropen Ätzschrittes sehr genau festlegen. Figur 2C zeigt die zurückgeätzte Mittelschicht 6.
Im folgenden Prozeßschritt wird die Haftschicht 5 mit Hilfe eines anisotropen Ätzverfahrens strukturiert. Hierbei dient die Hartmaskenschicht 7 als Ätzmaske, so dass die ursprüngliche Struktur des Fotolackes 8 nun in die Haftschicht 5 übertragen wird.
In den folgenden Prozeßschritten finden die Definition und die Verfüllung der Isolationsgräben 2 im Halbleitersubstrat 1 sowie die anschließende Planarisierung der Oberfläche analog zu den in den Figuren IC bis 1F dargestellten Prozessen statt.
Figur 2E zeigt dabei die innerhalb des Halbleitersubstrates 1 ausgebildeten Isolationsgräben 2. Hierbei wurde die Struktur der Hartmaskenschicht 7 mit Hilfe eines anisotropen Ätz- Schrittes auf das Halbleitersubstrat 1 übertragen.
Figur 2F zeigt das Halbleitersubstrat 1 nach der Ausbildung der ersten Isolatorschicht 3, die vorzugsweise aus Si02 besteht. Hierbei wurden die Isolationsgräben 2 vorzugsweise mit Hilfe des TEOS-Verfahrens konform aufgefüllt, wobei auch die durch die Rückätzung der Mittelschicht 6 erzeugten Bereiche 12a mit aufgefüllt wurden.
Figur 2G zeigt das Halbleitersubstrat 1 nach einem plana- risierenden Abtrageverfahren. Vorzugsweise sind dabei die obersten Schichten (3,7) mit Hilfe eines CMP-Verfahrens bis auf eine geringe Restdicke der Hartmaskenschicht 7 abgetragen worden .
Im folgenden Prozeßschritt wird die Isolatorschicht 3 mit Hilfe eines planarisierenden Ätzverfahrens bis zu einem Niveau unterhalb der Substratoberfläche abgetragen, wobei bei der Ätzung, wie in Figur 2H gezeigt, die durch die Rückätzung der Mittelschicht 6 freigelegten Bereiche 12b der Haftschicht 5 mit abgetragen werden.
Im folgenden Prozeßschritt werden die Isolationsgräben 2 analog zu dem in Figur IH dargestellten Prozessschritt mit einer Versiegelungsschicht 4 aufgefüllt. Die Versiegelungsschicht 4, die vorzugsweise aus Si3N4 besteht, wird dabei mit Hilfe eines geeigneten Abscheideverfahrens auf die gesamte Oberfläche aufgebracht. Wie in Figur 21 gezeigt, werden dabei auch die abgetragenen Bereiche der Haftschicht 5 sowie die in den vorangehenden Prozeßschritten zurückgeätzten Bereiche 12a der Mittelschicht 6 konform aufgefüllt. Die Isolationsgräben 2 werden dabei mindestens bis zur Unterkante der Mittelschicht 6 mit der Versiegelungsschicht 4 gefüllt.
Die folgenden Prozeßschritte erfolgen analog zu den in den Figuren II und 1J gezeigten Prozeßschritten. Hierbei werden zunächst die obersten Schichtstrukturen bis zu einer definierten Tiefe vorzugsweise mit Hilfe eines CMP-Verfahrens planarisierend abgetragen. Die Tiefe des Abtrags bestimmt die Dicke der zweiten Isolatorschicht 4 und kann der jeweiligen Anwendung genau angepasst werden. Wie in Figur 2J gezeigt, wird die Isolatorschicht 4 vorzugsweise bis zu einem Niveau knapp oberhalb der Oberkante der Haftschicht 5 abgetragen, so dass lediglich eine dünne Restschicht der Mittelschicht 6 verbleibt .
Anschließend werden die Reste der Mittelschicht 6 sowie die Haftschicht 5, wie in Figur 2K gezeigt, mit Hilfe selektiver Ätzungen entfernt. Die so präparierte Oberfläche des Halbleitersubstrates 1 weist nun, wie in Figur 2K gezeigt, die vollständig ausgebildete Grabenisolation 20 auf, die in ihren unteren Teilberei- chen mit einem Isolator 3 bis zu einem Niveau unterhalb des Niveaus der Substratoberfläche gefüllt ist und in ihren oberen Teilbereichen eine darüber liegende und sich bis zu einem Niveau oberhalb der Substratoberfläche erstreckende Versiegelungsschicht 4 aufweist. Entlang des Umfangs jedes Isolati- onsgrabens 2 weist die Versiegelungsschicht 4 einen T-förmi- gen Kragenbereich 13 auf, der das unmittelbar darunter liegende Substrat 1 selbstjustierend bedeckt und vor Einwirkungen nachfolgender Prozeßschritte schützt.
Figuren 3A bis 3L zeigen einen Querschnitt durch ein Halbleitersubstrat 1 in verschiedenen Prozeßstadien zur Ausbildung einer mit einer Versieglungsschicht 4 abgeschlossenen Grabenisolation 20 und einer auf der Substratoberfläche ausgebildeten und sich in zurückgeätzte Bereiche der Versiegelungs- schicht 4 erstreckenden elektrisch leitenden Schicht la.
Figuren 3A bis 3E zeigen eine zu den in Figuren 1A bis 1E gezeigten Prozeßschritten analoge Prozessfolge. Wie in Figur 3A gezeigt, wird hierbei ein Schichtstapel 9, bestehend aus ei- ner Haftschicht 5, einer Mittelschicht 6 und einer Hartmaskenschicht 7 auf einem Halbleitersubstrat 1 erzeugt und mit Hilfe eines fotolithographischen Verfahrens Öffnungsbereiche innerhalb des Schichtstapels 9 strukturiert. Dabei dient die in Figur 3B gezeigte Fotolackschicht 8 als Maske.
Figur 3C zeigt drei innerhalb des Substrates 1 ausgebildete Isolationsgräben 2. Hierbei wurde mit Hilfe eines anisotropen Ätzverfahrens die Struktur der Hartmaskenschicht 7 in das Substrat 1 übertragen. Anschließend wird eine erste Isolator- schicht 3 auf der Oberfläche der Schichtstrukturen ausgebildet und füllt, wie in Figur 3D gezeigt, die Isolationsgräben 2 vollständig aus. Figur 3E zeigt den planarisierten Schichtstapel 9. Hierbei wurde die erste Isolatorschicht 3 und die Hartmaskenschicht 7 bis auf eine Restdicke der Hartmaskenschicht 7 mit Hilfe ei- nes CMP-Verfahrens abgetragen.
Im folgenden Prozeßschritt wird die erste Isolatorschicht 3, wie in Figur 3F gezeigt, vorzugsweise mit Hilfe eines anisotropen Ätzverfahrens bis auf eine bestimmte Tiefe unterhalb der Substratoberfläche planarisierend abgetragen.
Anschließend wird analog zu den in den Figuren IH und 21 gezeigten Prozessen auf die Oberfläche der Schichtstrukturen ein weiterer Isolator 4 abgeschieden. Hierbei werden, wie in Figur 3G gezeigt, auch die im vorangegangenen Prozeßschritt zurückgeätzten Bereiche der Isolatorschicht 3 in den Isolationsgräben 2 konform bis zu einer Höhe unterhalb der Oberkante der Hartmaskenschicht 7 aufgefüllt.
Im folgenden Prozeßschritt werden, wie in Figur 3H gezeigt, die Versiegelungsschicht 4, die Hartmaskenschicht 7 und die Mittelschicht 6 analog zu den in den Figuren II und 2J dargestellten Prozessen bis auf eine Restdicke der Mittelschicht 6 abgetragen. Hierbei wird vorzugsweise ein CMP-Verfahren ver- wendet.
Im folgenden Prozeßschritt wird, wie in Figur 31 gezeigt, die verbliebene Mittelschicht 6 vorzugsweise mit Hilfe eines isotropen Ätzverfahrens selektiv entfernt.
Zur Vergrößerung der an die Isolationsgräben 2 angrenzenden aktiven Gebiete 14 wird die Versiegelungsschicht 4 innerhalb der Isolationsgräben lateral um einen bestimmten Betrag zurückgeätzt und die hierbei entstehenden Bereiche mit einem elektrisch leitenden Material la aufgefüllt. Figur 3J zeigt die vorzugsweise mit Hilfe eines selektiven isotropen Ätzverfahrens zurückgeätzte Versiegelungsschicht 4 innerhalb der Isolationsgräben 2. Dabei weist die Versiegelungsschicht 4, wie in Figur 3J schematisch dargestellt, das typische isotrope Ätzprofil auf, wobei die gesamte Oberfläche der Versiegelungsschicht 4 um einen bestimmten Betrag abgetragen und die Breite der oberen Bereiche der Versiegelungsschicht 4 reduziert wurde. Gleichzeitig wurde der Randbereich und die Oberkante der Versiegelungsschicht 4 innerhalb jedes Isolationsgrabens 2 zurückgeätzt, wobei die Randbereiche bis etwa auf das Niveau der Substratoberfläche zurückgebildet wurden.
Anschließend wird die verbliebene Haftschicht 5, wie Figur 3K zeigt, mit Hilfe eines isotropen, selektiven Ätzverfahrens vollständig entfernt.
Im folgenden Prozeßschritt wird eine elektrisch leitende Schicht la auf die Substratoberfläche und die zurückgebilde- ten Randbereiche der Versiegelungsschicht 4 bis vorzugsweise knapp unterhalb der Oberkante der Versiegelungsschicht 7 abgeschieden. Hierbei wird vorzugsweise ein selektives Epitaxieverfahren verwendet, wobei auf dem Halbleitersubstrat 1 vorzugsweise eine Halbleiterschicht la kristallin aufwächst. Aufgrund der Selektivität dieses Prozesses wächst das epitaktische Halbleitermaterial lediglich auf der Substratoberfläche auf. Da bei diesem Prozess die epitaktische Halbleiterschicht la durch die Anlagerung des Halbleitermaterials an die vertikalen Bereichen der Substratoberfläche auch lateral wächst, werden die zuvor erzeugten Randbereiche der Versiegelungsschicht 4 zunehmend von der epitaktischen Halbleiterschicht la bedeckt.
Die epitaktische Halbleiterschicht la besteht vorzugsweise aus demselben Halbleitermaterial wie das Substrat 1. Durch das epitaktische Aufwachsen entsteht hierbei ein optimaler Übergang zwischen dem Substrat 1 und der epitaktischen Halb- leiterschicht la. Zugleich werden die üblicherweise im Oberflächenbereich des Substrates 1 definierten aktiven Gebiete lateral in das Gebiet der Isolationsgräben 2 erweitert.
Figuren 4A bis 4L zeigen einen Querschnitt durch ein Halbleitersubstrat 1 in verschiedenen Prozeßstadien zur Ausbildung von einer erfindungsgemäß mit einer Versieglungsschicht 4 abgeschlossenen Grabenisolation 20 und einer auf der Substratoberfläche ausgebildeten und sich in die durch Rückätzung von Trennschichten 4a gebildeten Bereiche der Grabenisolation 20 erstreckenden elektrisch leitenden Schicht la.
Figuren 4A bis 4F zeigen eine zu den in Figuren 4A bis 1F gezeigten Prozeßschritten analoge Prozessfolge.
Figur 4A zeigt einen Schichtstapel 9, bestehend aus einer Haftschicht 5, einer Mittelschicht 6 und einer Hartmaskenschicht 7 auf einem Halbleitersubstrat 1.
Innerhalb des Schichtstapels 9 werden in Figur 4B mit Hilfe eines fotolithographischen Verfahrens Öffnungsbereiche für die Isolationsgräben 2 strukturiert.
Figur 4C zeigt drei komplett ausgebildete Isolationsgräben 2 innerhalb des Substrates 1.
Figur 4D zeigt die mit einem ersten Isolator 3 verfüllten Isolationsgräben 2.
Figur 4E zeigt die Schichtstrukturen nach einer planarisierenden Abtragung. Hierbei wurde vorzugsweise mit Hilfe eines CMP-Verfahrens die erste Isolatorschicht 3 sowie die Hartmaskenschicht 7 vorzugsweise bis auf eine geringe Restdicke der Hartmaskenschicht 7 abgetragen.
Figur 4F zeigt die zurückgeätzte erste Isolatorschicht 3. Hierbei wurde die erste Isolatorschicht 3 vorzugsweise mit Hilfe eines selektiven anisotropen Ätzverfahrens planarisierend bis zu einem bestimmten Niveau unterhalb der Substratoberfläche abgetragen.
Im weiteren Prozessverlauf wird eine Versiegelungsschicht 4 innerhalb jedes Isolationsgrabens 2 hergestellt. Zur Ausweitung der unmittelbar an die Isolationsgräben 2 angrenzenden aktiven Gebiete 14 auf Bereiche der Isolationsgräben 2 wird die Versiegelungsschicht 4 mit einem reduzierten Querschnitt erzeugt. Hierzu wird, wie in Figur 4G gezeigt, auf den Seitenwänden des Isolationsgrabens 2 sowie auf den Seitenwänden des Schichtstapels 9 innerhalb des Öffnungsbereiches 2a eine dünne Trennschicht 4a erzeugt. Hierbei wird vorzugsweise mit Hilfe eines Schichtabscheide-Verfahrens aus der Gasphase (CVD) , eines Oxidationsverfahren bzw. mit Hilfe einer Kombination beider Verfahren eine dünne Oxidschicht auf den Innenfläche der Isolationsgräben 2 und des Öffnungsbereiches 2a erzeugt und anschließend vorzugsweise mit Hilfe eines anisotropen Ätzverfahrens bis auf die vertikalen Bereiche der Trennschicht 4a wieder entfernt.
Anschließend wird eine Versiegelungsschicht 4 der Isolationsgräben 2 hergestellt, wobei die Versiegelungsschicht, wie in Figur 4H gezeigt, auf die gesamte Oberfläche der Halbleiter- Scheibe abgeschieden wird. Die Versiegelungsschicht 4 füllt die Isolationsgräben 2 vorzugsweise bis mindestens der Unterkante der Mittelschicht 6 konform auf.
Im folgenden Prozeßschritt erfolgt eine planarisierende Ab- tragung der obersten Schichten. Hierbei wird vorzugsweise mit Hilfe eines CMP-Verfahrens die Versiegelungsschicht 4, die Trennschicht 4a, die Hartmaskenschicht, und die Mittelschicht 6, wie in Figur 41 gezeigt, bis auf eine Restdicke der Mittelschicht 6 abgetragen. Die hierbei verbleibende Versiege- lungsschicht 4 bestimmt die maximale Dicke der anschließend hergestellten epitaktischen Halbleiterschicht la. Nach der Planarisierung der Oberfläche folgt im anschließenden Prozeßschritt die Abtragung der Trennschicht 4a zur Erzeugung der erweiterten Bereiche für die epitaktische Halbleiterschicht la. Hierbei wird die Trennschicht 4a vorzugs- weise mit Hilfe eines isotropen Ätzverfahrens komplett bzw. bis auf eine geringe Restdicke abgetragen. Dabei wird vorzugsweise ein Ätzverfahren gewählt, das auch die Haftschicht, wie in Figur 4K gezeigt, komplett entfernt.
Der letzte Prozeßschritt erfolgt analog zum Prozeßschritt aus Figur 3L. Hierbei wird, wie in Figur 4L gezeigt, eine elektrisch leitende Schicht la, die vorzugsweise aus dem selben Halbleitermaterial besteht wie das Substrat 1, epitaktisch auf der Substratoberfläche aufgewachsen. Durch die an den vertikalen Flanken des Substrates 1 lateral aufwachsende
Halbleiterschicht la wird die Versiegelungsschicht 4 der Isolationsgräben 2 eng umfasst und die aktiven Gebiete 14 in den Bereich der Isolationsgräben 2 lateral erweitert.
Die in der vorangehenden Beschreibung, den Ansprüchen und den Zeichnungen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

Claims

Patentansprüche
1. Verfahren zum Herstellen einer Grabenisolation (20) auf einem Halbleitersubstrat (1) mit den Verfahrensschritten: a) Herstellen eines Schichtstapels (9) bestehend aus einer ersten, zweiten und dritten Schicht (5, 6, 7) auf dem Substrat (1) ; b) Strukturieren des Schichtstapels (9) um einen Öffnungsbereich (2a) für einen Isolationsgraben (2) herzu- stellen; c) Ätzen des Substrats (1) zur Ausbildung des Isolationsgrabens (2) im Öffnungsbereich (2a); und d) Abscheiden eines ersten Isolators (3) zum Auffüllen des Isolationsgrabens (2), g e k e n n z e i c h n e t durch: e) Abtragen des ersten Isolators (3) bis zu einem Niveau unterhalb der Substratoberfläche; f) Abscheiden eines zweiten Isolators (4) auf dem ersten Isolator (3) zum Auffüllen des Isolationsgrabens (2), wobei der zweite Isolator (4) eine im Vergleich zum ersten Isolator (3) höhere Resistenz gegenüber abtragenden und/oder modifizierenden Verfahren aufweist; g) planarisierendes Abtragen des zweiten Isolators (4) und der zweiten Schicht (6) bis auf eine vorbestimmte Schichtdicke der zweiten Schicht (6); und h) Abtragen des verbleibenden Schichtstapels (9).
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass der Prozeßschritt b) die folgenden Verfahrensschritte umfasst: bl) Strukturieren der ersten und der zweiten Schicht (5, 6) mit Hilfe eines anisotropen Ätzverfahrens um einen Öffnungsbereich (2a) für einen Isolationsgraben (2) vor- zuprägen; b2 ) laterales Ätzen der zweiten Schicht (6) um einen bestimmten Betrag mit Hilfe eines isotropen Ätzverfahrens; und b3) anisotropes Ätzen der ersten Schicht (5) um einen Öffnungsbereich (2a) für einen Isolationsgraben (2) herzustellen.
3. Verfahren nach Anspruch 2 , d a d u r c h g e k e n n z e i c h n e t, dass beim Prozeßschritt e) auch die durch das isotrope Ätzen der zweiten Schicht (6) freigelegten Bereiche (12b) der ersten Schicht (5) entfernt werden.
4. Verfahren nach einem der Ansprüche 1 oder 2 , d a d u r c h g e k e n n z e i c h n e t, dass der Prozeßschritt e) die folgenden Verfahrens- schritte umfasst: el) weiteres Abtragen des ersten Isolators (3) bis zu einem Niveau oberhalb der vorgesehenen Abtragtiefe mit Hilfe eines anisotropen Ätzverfahrens; und e2) Abtragen des ersten Isolators (3) und der ersten Schicht (5) mit Hilfe eines isotropen Ätzverfahrens, wobei der erste Isolator (3) bis zur vorgesehenen Abtragtiefe abgetragen und die erste Schicht (5) um einem bestimmten Betrag lateral zurückgeätzt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, dass der Prozeßschritt e) die folgenden Verfahrensschritte umfasst: e3 ) planarisierendes Abtragen des ersten Isolators (3) und der dritten Schicht (7) bis auf eine Restdicke der dritten Schicht (7) ; und e4) planarisierendes Abtragen des ersten Isolators (3) bis zu einem Niveau unterhalb der Substratoberfläche.
6. Verfahren nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, dass der erste Isolator (3) ein Siliziumoxid und der zweite Isolator (4) ein Siliziumnitrid ist, und dass die erste Schicht (5) eine Si02-Schicht , die zweite Schicht (6) eine amorphe oder polykristalline Siliziumschicht und die dritte Schicht (7) eine Siliziumnitrid- schicht ist.
7. Verfahren nach einem der Ansprüche 2 bis 6, d a d u r c h g e k e n n z e i c h n e t, dass die durch das laterale Abtragen der zweiten (6) und/oder der ersten Schicht (5) erzeugten Bereiche (10, 12a, 12b) beim Abscheiden des zweiten Isolators (4) mit aufgefüllt werden.
8. Verfahren nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, dass nach Prozeßschritt h) eine epitaktische Halbleiterschicht (la) selektiv auf der freiliegenden Substratoberfläche bis zu einem Niveau unterhalb der Oberkante des zweiten Isolators 4 abgeschieden wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, dass der Prozeßschritt h) die folgenden Verfahrensschritte umfasst: hl) Abtragen der zweiten Schicht (6) mit Hilfe eines selektiven Ätzverfahrens; h2) Reduzieren des Querschnitts des oberen Bereiches des zweiten Isolators (4) mit Hilfe eines selektiven isotropen Ätzverfahrens; und h3) Abtragen der ersten Schicht (5) mit Hilfe eines selektiven Ätzverfahrens .
10. Verfahren nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, dass der Prozeßschritt f) die folgenden Verfahrensschritte umfasst: fl) Erzeugen einer dünnen Trennschicht (4a) auf den Sei- tenwänden des Schichtstapels (9) und des Isolationsgrabens ( 2 ) ; und f2) Abscheiden eines zweiten Isolators (4) zum Auffüllen des Isolationsgrabens (2).
11. Halbleiterstruktur mit einer Grabenisolation (20) in einem Halbleitersubstrat (1) , wobei ein Isolationsgraben (2) eine erste und zweite Isolatorschicht (3, 4) aufweist, wobei sich die zweite Isolatorschicht (4) von einem Niveau unterhalb der Substratoberfläche bis zu einem Niveau oberhalb der Substratoberfläche erstreckt und im wesentlichen horizontal glatt auf der ersten Isolatorschicht (3) aufliegt, wobei der Isolationsgraben (2) und die erste und zweite
Isolatorschicht (3, 4) im Wesentlichen senkrechte Seitenwände aufweisen, und wobei die zweite Isolatorschicht (4) eine im Vergleich zur ersten Isolatorschicht (3) höhere Resistenz gegenüber abtragenden und/oder modifizierenden Verfahren aufweist, d a d u r c h g e k e n n z e i c h n e t, dass die zweite Isolatorschicht (4) über ihre gesamte Höhe im wesentlichen die gleiche laterale Ausdehnung aufweist .
12. Halbleiterstruktur mit einer Grabenisolation (20) in einem Halbleitersubstrat (1), wobei ein Isolationsgraben (2) eine erste und zweite Isolatorschicht (3, 4) aufweist, wobei sich die zweite Isolatorschicht (4) von einem Niveau unterhalb der Substratoberfläche bis zu einem Niveau oberhalb der Substratoberfläche erstreckt und im wesentlichen horizontal glatt auf der ersten Isolatorschicht (3) aufliegt, wobei der Isolationsgraben (2) und die erste und zweite
Isolatorschicht (3, 4) im Wesentlichen senkrechte Seitenwände aufweisen, und wobei die zweite Isolatorschicht (4) eine im Vergleich zur ersten Isolatorschicht (3) höhere Resistenz gegenüber abtragenden und/oder modifizierenden Verfahren aufweist, d a d u r c h g e k e n n z e i c h n e t, dass die zweite Isolatorschicht (4) entlang des Umfangs des Isolationsgrabens (2) einen Kragenbereich (11, 13) aufweist, und dass der Kragenbereich (11, 13) unmittelbar auf der Oberfläche des Halbleitersubstrats (1) ausgebildet ist und diese mit einer definierten lateralen Ausdehnung überlappt .
13. Halbleiterstruktur nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t, dass der Kragenbereich (11) der zweiten Isolatorschicht (4) stufig bzw. lamellenartig ausgebildet ist.
14. Halbleiterstruktur nach einem der Ansprüche 12 oder 13, d a d u r c h g e k e n n z e i c h n e t, dass der Kragenbereich (11) der zweiten Isolatorschicht (4) eine laterale Ausdehnung von 3 nm - 100 nm aufweist.
15. Halbleiterstruktur nach einem der Ansprüche 11 bis 14, d a d u r c h g e k e n n z e i c h n e t, dass eine elektrisch leitende Schicht (la) unmittelbar auf der Substratoberfläche bis zu einem Niveau unterhalb der Oberkante der zweiten Isolatorschicht (4) ausgebildet ist, und dass die elektrisch leitende Schicht (la) die zweite Isolatorschicht (4) am Rand einschließt.
16. Halbleiterstruktur mit einer Grabenisolation (20) in einem Halbleitersubstrat (1) , wobei ein Isolationsgraben (2) eine erste und zweite Iso- latorschicht (3, 4) aufweist, und wobei sich die zweite Isolatorschicht (4) von einem Niveau unterhalb der Substratoberfläche bis zu einem Niveau oberhalb der Substratoberfläche erstreckt und im wesentlichen horizontal glatt auf der ersten Isolatorschicht
(3) aufliegt, wobei der Isolationsgraben (2) und die erste und zweite Isolatorschicht (3, 4) im Wesentlichen senkrechte Seitenwände aufweisen, und wobei die zweite Isolatorschicht (4) eine im Vergleich zur ersten Isolatorschicht (3) höhere Resistenz gegenüber abtragenden und/oder modifizierenden Verfahren aufweist, d a d u r c h g e k e n n z e i c h n e t, dass ein oberer Teilbereich der zweiten Isolatorschicht
(4) eine gegenüber einem unteren Teilbereich der zweiten Isolatorschicht (4) reduzierte laterale Ausdehnung aufweist, und dass eine elektrisch leitende Schicht (la) unmittelbar auf der Oberfläche des Halbleitersubstrats (1) bis zu einem Niveau unterhalb der Oberkante der zweiten Isolatorschicht (4) ausgebildet ist und die zweite Isolatorschicht (4) entlang des Umfangs des Isolationsgrabens (2) lateral überlappt und dabei mindestens auf einem Teil der Oberfläche der zweiten Isolatorschicht (4) unmittelbar aufliegt .
17. Halbleiterstruktur nach Anspruch 15 oder 16, d a d u r c h g e k e n n z e i c h n e t, dass die elektrisch leitende Schicht (la) eine epitaktisch erzeugte Halbleiterschicht ist.
PCT/EP2002/008247 2001-08-06 2002-07-24 Grabenisolation mit selbstjustierender oberflächenversiegelung und verfahren zur herstellung einer solchen grabenisolation WO2003015159A2 (de)

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US10/485,984 US7294902B2 (en) 2001-08-06 2002-07-24 Trench isolation having a self-adjusting surface seal and method for producing one such trench isolation

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