WO2002089021A1 - Composant electronique haute frequence et son procede de conception - Google Patents

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WO2002089021A1
WO2002089021A1 PCT/JP2002/003859 JP0203859W WO02089021A1 WO 2002089021 A1 WO2002089021 A1 WO 2002089021A1 JP 0203859 W JP0203859 W JP 0203859W WO 02089021 A1 WO02089021 A1 WO 02089021A1
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metallization
electronic component
frequency electronic
layer
passive elements
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PCT/JP2002/003859
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Katsuhiko Hayashi
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Tdk Corporation
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    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/17—Structural details of sub-circuits of frequency selective networks
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    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets

Definitions

  • the present invention relates to a high-frequency electronic component and a design method thereof, and more particularly, to a high-frequency electronic component having a plurality of passive elements built in a multilayer substrate and a design method thereof.
  • Conventional technology is referred to a high-frequency electronic component and a design method thereof, and more particularly, to a high-frequency electronic component having a plurality of passive elements built in a multilayer substrate and a design method thereof.
  • an object of the present invention is to provide a high-frequency electronic component in which a plurality of passive elements are built in a multilayer substrate and in which interaction between the passive elements is reduced.
  • Another object of the present invention is to provide a method for easily designing a high-frequency electronic component in which a plurality of passive elements are built in a multilayer substrate.
  • the method for designing a high-frequency electronic component according to the present invention includes a first step of specifying, for each passive element, a parameter required by each passive element included in a circuit network of the high-frequency electronic component to be manufactured; From the database in which the parameters and the corresponding patterns are registered, the pattern corresponding to each of the parameters specified above is selected.
  • a second step a third step of virtually arranging the selected patterns in the horizontal direction, and a fourth step of virtually arranging the arranged patterns.
  • each of the patterns selected in the second step includes a multilayer substrate, and the multilayer substrate includes a GND layer provided with a metallization serving as a GND electrode, and a passive element.
  • the device includes an element forming layer provided with a metallization serving as a main body, and a spacer layer provided between the GND layer and the element forming layer.
  • in the third step when the respective patterns are arranged in a horizontal direction, the GND layer, the element forming layer, and the spacer layer included in each of the patterns are arranged. The same planes are formed.
  • the fourth step S is performed in at least one of the spacers included in each of the patterns.
  • the multilayer substrate comprises a cap layer provided on a side opposite to the spacer layer as viewed from the element formation layer, and a gap between the cap layer and the element formation layer.
  • the provided wiring layer Further included.
  • the fourth step is performed at least in the wiring layer included in each of the patterns.
  • the method further comprises a fifth step of mounting an electronic component on the cap layer.
  • the patterns constituting the capacitor each include at least the first to third metallizations formed on the element formation layer.
  • the second metallization is provided between the first metallization and the third metallization, and wherein the first metallization is
  • the entire surface of the second metallization is substantially covered by the second metallization, and the entire surface of the second metallization is substantially covered by the third metallization.
  • the first metallization is closest to the metallization to be the GND electrode.
  • the pattern constituting the capacitor further includes a fourth metallization provided between the first metallization and a metallization serving as the GND electrode,
  • the fourth metallization has an area different from that of the first metallization.
  • the pattern constituting the coil among the patterns selected in the second step is a region S inside the metallization serving as the main body of the coil in the element forming layer.
  • the relationship between the area of 1 and the area of the outside region S2 is set so that S2 ⁇ S1.
  • the metallization serving as the main body of the coil has an arc shape.
  • the second step Have the same planar shape as each other.
  • each of the patterns selected in the second step has a square planar shape.
  • a dummy area is added to each pattern in the horizontal direction.
  • an additional layer provided with a metallization serving as a capacitor electrode is added adjacent to the GND layer included in each pattern. It further comprises steps.
  • the high-frequency electronic component according to the present invention is a high-frequency electronic component including a multi-layer substrate in which a plurality of passive elements are embedded, wherein the plurality of passive elements are arranged laterally to each other in the multi-layer substrate.
  • the multilayer substrate includes a GND layer on which a GND electrode is formed, an element forming layer on which the plurality of passive elements are formed, and a gap between the GND layer and the element forming layer.
  • the input / output terminals of the plurality of passive elements are all drawn out to the spacer layer and wired in the spacer layer.
  • the multilayer substrate includes a GND layer on which a GND electrode is formed, an element formation layer on which the plurality of passive elements are formed, and the GND when viewed from the element formation layer.
  • a wiring layer provided on a side opposite to the layer, and input / output terminals of the plurality of passive elements are all drawn out to the wiring layer and wired in the wiring layer.
  • the plurality of passive elements include a capacitor, and each of the capacitors includes at least first to third metallizations formed on the element forming layer.
  • the second metallization is provided between the first metallization and the third metallization, and the first metallization is substantially entirely covered by the second metallization.
  • the second metallization is substantially entirely covered by the third metallization. Have been done.
  • the first metallization is closest to the GND electrode.
  • the capacitor further includes a fourth metallization provided between the first metallization and the GND electrode, wherein the fourth metallization is the first metallization. It has a different area than the metallization.
  • the plurality of passive elements include a coil, and the coil has an area of a region S1 inside a metallization, which is a main body of the coil, in the element forming layer. And the area of a region S2 from the metallization serving as the main body of the coil to the metallization forming the end of the multilayer substrate or the adjacent passive element is S2 ⁇ S1.
  • the metallization forming the coil has an arc shape.
  • an electronic component is mounted on a surface of the multilayer substrate.
  • the multilayer substrate further includes an additional layer provided with a capacitor electrode adjacent to the GND layer and having the GND electrode as a counter electrode.
  • the high-frequency electronic component according to the present invention is a high-frequency electronic component comprising a multilayer substrate in which a plurality of passive elements are embedded, wherein the plurality of passive elements include a capacitor, and the capacitor is at least a first capacitor.
  • the second metallization is provided between the first metallization and the third metallization, and the first metallization is provided on one surface thereof by the second metallization. Is substantially covered, and the second metallization is substantially covered entirely by the third metallization.
  • the multilayer substrate includes substantially all The surface includes a GND layer having a GND electrode formed thereon, and among the first to third metallizations, the first metallization is closest to the GND electrode.
  • the capacitor further includes a fourth metallization provided between the first metallization and the GND electrode, wherein the fourth metallization is the first metallization. It has a different area than the metallization.
  • the high-frequency electronic component according to the present invention is a high-frequency electronic component including a multilayer substrate in which a plurality of passive elements are embedded, wherein the plurality of passive elements include a coil, and the coil is a metallized metal serving as a main body.
  • the relationship between the area of the region S1 inside the region and the area of the region S2 from the metallization serving as the main body to the end portion of the multilayer substrate or the metallization forming the adjacent passive element is S2 ⁇ S1. It is characterized by the following.
  • a metallization serving as a main body of the coil has an arc shape.
  • FIG. 1 is a flowchart showing a method for designing a high-frequency electronic component according to a preferred embodiment of the present invention.
  • FIG. 2 is a schematic exploded perspective view showing an example of the capacitor pattern 10 determined in step S10.
  • FIG. 3 is a schematic sectional view of the capacitor pattern 10 shown in FIG.
  • FIG. 4 is a schematic exploded perspective view showing an example of the coil pattern 30 determined in step S10.
  • FIG. 5 is a schematic perspective plan view of the coil pattern 30 shown in FIG.
  • FIG. 6 is a schematic exploded perspective view showing an example of the coil pattern 30 ′ determined in step S10.
  • FIG. 7 is a schematic perspective plan view of the coil pattern 30 shown in FIG.
  • FIG. 8 is an example of a circuit network of a high-frequency electronic component to be manufactured by the method according to the present embodiment.
  • FIG. 9 is an example in which the passive elements C0 to C2 and L0 constituting the low-pass filter circuit shown in FIG. 8 are arranged.
  • FIG. 10 is an exploded perspective view showing the structure of the low-pass filter circuit shown in FIGS. 8 and 9 in a state where wiring is provided.
  • FIG. 11 is a schematic exploded perspective view showing an example of the capacitor pattern 130 determined in step S10.
  • FIG. 12 is a schematic exploded perspective view showing an example of the coil pattern 150 determined in step S10.
  • FIG. 13 is an exploded perspective view showing the structure of the low-pass filter circuit shown in FIGS. 8 and 9 in a state where wiring is provided.
  • FIG. 14 is an exploded perspective view showing an example in which the electronic component 165 is mounted on the cap layer.
  • FIG. 15 shows an arrangement example of a high-frequency electronic component 50 composed of three passive elements 51 to 53.
  • FIG. 16 shows an arrangement example of a high-frequency electronic component 60 including five passive elements 61 to 65.
  • FIG. 17 shows an arrangement example of a high-frequency electronic component 70 composed of eight passive elements 71 to 78.
  • Figure 18 shows the passive elements 81 selected from the series having a side length of 1.0 mm and the passive elements 82, 83 selected from the series having a side length of 0.5 mm.
  • Figure 19 shows the passive elements 91-93 selected from the series whose side length is 0.5 mm and the passive elements 94 selected from the series whose side length is 0.3 mm.
  • FIG. 20 shows passive elements 101 to 103 selected from a series having a side length of 0.5 mm and passive elements 1 selected from a series having a side length of 0.8 mm.
  • FIG. 21 is an arrangement example of a high-frequency electronic component 110 composed of six passive elements 111 to 116 each having a rectangular planar shape.
  • Figure 22 shows a passive element 1 2 1 (square type) selected from a series with a side length of 0.5 mm, and a passive element selected from a series with a side length of 0.3 mm.
  • Element 1 2 2 square type
  • high-frequency electronic component 1 2 consisting of rectangular type passive elements 1 2 3 and 1 2 4 with each side length of 0.5 mm X 0.3 mm It is an example of arrangement.
  • FIG. 23 is a schematic cross-sectional view showing a capacitor pattern 170 using five element forming layers.
  • FIG. 24 is a schematic cross-sectional view showing a capacitor pattern 180 using five element forming layers.
  • FIG. 25 is an exploded perspective view showing a high-frequency electronic component 190 according to an example in which a ground capacitance is added.
  • FIG. 1 is a flowchart showing a method for designing a high-frequency electronic component according to a preferred embodiment of the present invention.
  • the method for designing a high-frequency electronic component includes three phases: database creation (phase-1), circuit design (phase_2), and pattern design (phase_3). Are configured.
  • phase-1 database creation
  • phase_2 circuit design
  • phase_3 pattern design
  • the database creation (phase-1) is a phase in which the circuit constants of multiple passive elements and their corresponding structures are compiled into a database.
  • the virtual structure of multiple passive elements is determined by the designer. (Step S10).
  • FIG. 2 is a schematic exploded perspective view showing an example of the capacitor pattern 10 determined in step S10.
  • the capacitor pattern 10 is formed on eight dielectric substrates 11 to 18 having a square planar shape and on a predetermined dielectric substrate. It is composed by the metallization that has been made.
  • the lowermost dielectric substrate 11 is a GND layer, and a metallization 20 serving as a GND electrode is virtually formed on almost the entire upper surface thereof.
  • the dielectric substrates 12 to 14 above the dielectric substrate 11 are a spacer layer, and the input / output terminals are provided on the surface of the dielectric substrate 14
  • Metallizations 21 and 22 serving as extraction electrodes are virtually formed, and no other metallization is formed in other portions.
  • the dielectric substrates 15 to 17 on the dielectric substrate 14 are element forming layers, and a metallization 23 serving as one electrode of a capacitor is virtually formed on the dielectric substrate 15.
  • a metallization 24 serving as the other electrode of the capacitor is virtually formed on the dielectric substrate 16, and a metallization 25 serving as one electrode of the capacitor is virtually formed on the dielectric substrate 17. It is formed in.
  • the metallization 23 formed on the dielectric substrate 15 and the metallization 25 formed on the dielectric substrate 17 are the dielectric substrates 16 and 17
  • the metallization 23 formed on the dielectric substrate 15 and the metallization 21 formed on the dielectric substrate 14 are short-circuited via a virtually formed through hole wiring.
  • the metallization formed on the dielectric substrate 16 and the metallized formed on the dielectric substrate 14 are short-circuited via through-hole wiring virtually formed on the electric substrate 15. 22 is short-circuited via through-hole wiring virtually formed on the dielectric substrates 15 and 16.
  • the dielectric substrate 18 on the dielectric substrate 17 is a cap layer, and no metallization is formed.
  • FIG. 3 is a schematic sectional view of the capacitor pattern 10 shown in FIG.
  • the metallization 23 closest to the metallization 20 serving as the GND electrode has the smallest area
  • the metallization 23 has the smallest area.
  • the area of the metallization 25 furthest to the size 20 is set to be the largest. That is, the entire surface of the metallized 24 is substantially covered by the metallized 25, and the metallized 23 is replaced by the metallized 24. Therefore, the entire surface is substantially covered.
  • the electric field generated at the edge of the capacitor electrode composed of metallization 23 to 25 is directed to the ⁇ side, and the leakage of the electric field in the horizontal direction (horizontal direction) is effectively reduced.
  • the “lateral direction (horizontal direction)” refers to the direction in which the main surface of each dielectric substrate constituting the high-frequency electronic component extends, that is, the direction orthogonal to the lamination direction of the dielectric substrates. Point to. Therefore, by adopting such a structure, even when other circuit elements are arranged in the horizontal direction (horizontal direction) with respect to the capacitor electrode, the interaction between them is extremely reduced. .
  • the capacitance value caused by the deviation is It is also possible to obtain the effect that the fluctuation of the temperature is suppressed. Furthermore, since the capacitance value between the metallization 20 serving as the GND electrode and each of the metallizations 23 to 25 can be made substantially uniform, the inverters of the two input / output terminals 21 and 22 " Can be substantially the same.
  • FIG. 4 is a schematic exploded perspective view showing an example of the coil pattern 30 determined in step S10.
  • the coil pattern 30 has a square planar shape and the length of one side is equal to the capacitor pattern 10.Eight dielectric substrates 31 to 38 and a metallization formed on a predetermined dielectric substrate.
  • the lowermost dielectric substrate 31 is a GND layer, and a metallization 40 serving as a GND electrode is virtually formed on almost the entire upper surface thereof.
  • the dielectric substrates 32 to 34 on the dielectric substrate 31 are a single spacer layer, and the input / output terminals of the input / output terminals are provided on the surface of the dielectric substrate 34.
  • Metallizations 41 and 42 serving as extraction electrodes are virtually formed, and no metallization is formed in other portions. Further, the dielectric substrates 35 to 37 above the dielectric substrate 34 are element forming layers, and these dielectric substrates 35 to 37 have metallized 43 to 45 Are virtually formed.
  • one end 43 a of the metallization 43 formed on the dielectric substrate 35 and the metallization 41 formed on the dielectric substrate 34 are dielectric materials. It is short-circuited via the through-hole wiring virtually formed on the substrate 35, and is formed on the other end 4 3b of the metallized 43 formed on the dielectric substrate 35 and the dielectric substrate 36.
  • One end 4 4 a of the metallized substrate 4 4 is short-circuited via a through-hole wiring virtually formed in the dielectric substrate 36, and the metallized substrate 4 4 a formed on the dielectric substrate 36 is short-circuited.
  • the metallization 45 formed on the dielectric substrate 37 is short-circuited via a through-hole wiring virtually formed on the dielectric substrate 37.
  • FIG. 5 is a schematic perspective plan view of the coil pattern 30 shown in FIG.
  • the relationship between the area and the area is set to be S 2 S 1.
  • the interaction between them is performed. Is extremely small.
  • the area surrounded by the metallizations 43 to 45 is rectangular, but may be circular.
  • FIG. 7 is a schematic exploded perspective view showing a coil pattern 30 ′ according to an example, and FIG. 7 is a schematic perspective plan view of the coil pattern 30 ′ shown in FIG.
  • the relationship between the area of the area S1 surrounded by the metallizations 43' to 45, which constitute the coil, and the area of the area S2 (up to the end of the dielectric substrate) outside the area S1 Is set so that S 2 ⁇ S 1, whereby the same effect as the above-described coil pattern 30 can be obtained.
  • the metallization 43'-45' since the metallization 43'-45' has an arc shape, other circuit elements are arranged in a horizontal direction (horizontal direction) with respect to the coil pattern 30 '. In this case, the end of the metallization 43'-45 'is not parallel to the end of the metallization constituting the other circuit element. This has the effect of weakening the magnetic coupling.
  • the metallization 4 3 ′-45 ′ since the metallization 4 3 ′-45 ′ has an arc shape, the high-frequency current is not locally concentrated, so that the Q value of the coil is improved. can get.
  • step S 1 1 layer GND layer, three layers of spacer further, three-layer element forming layer, the structure of a given passive elements consisting of one layer cap layer is determined .
  • the structure of the passive element is determined in step S10, the structure is input to the electromagnetic field simulator, and the electromagnetic field simulation is performed by the electromagnetic field simulator (step S11).
  • electromagnetic field simulation it is calculated what kind of circuit constant a passive device having a structure input by a designer has. Specifically, the S-parameters at the input and output terminals in a given frequency band are calculated.
  • the electromagnetic field distribution of a metallized pattern formed on a dielectric obeys Maxell's equation, which is calculated using the finite element method or the like. Since the passive element to be simulated has a three-dimensional pattern structure as shown in FIGS. 2 to 7, it is preferable to use a three-dimensional electromagnetic field simulator.
  • the electromagnetic field simulation performed in step S11 differs from the electromagnetic simulation of the entire circuit performed in the conventional design method of high-frequency electronic components, and is performed on a single passive element. It is unlikely to take an enormous amount of time like a simulation.
  • the metal electrodes 23 to 25 serving as the capacitor electrodes are connected to the GND electrode. It is preferable to set the area of the metallization 23 closest to the metallization 20 as small as possible and set the area of the metallization 25 farthest to the metallization 20 as the largest. As a result, all the capacitors registered in the database can be capacitors in which the leakage of the electric field in the horizontal direction is effectively reduced. However, it is not always necessary to use the above-described electrode structure for a capacitor that has a sufficiently small leakage of the electric field in the horizontal direction (horizontal direction) without using the above-described electrode structure.
  • each passive element registered in the database can be a passive element having a small interaction in the horizontal direction (horizontal direction).
  • the circuit design is a phase that determines the circuit element configuration (circuit network) of the high-frequency electronic component to be manufactured.
  • the circuit network of the high-frequency electronic component to be manufactured is a circuit simulator.
  • the circuit constants (S-parameters) of the passive elements constituting the network are calculated so that the input network has the required electrical characteristics (step S20).
  • the network simulator calculates electrical characteristics by substituting constants into the circuit elements that make up the input network, and uses an optimization function called an optimizer to optimize the input network. Find the constant value required for each circuit element in the circuit network so that the electrical characteristics have the required electrical characteristics.
  • FIG. 8 is an example of a circuit network of a high-frequency electronic component to be manufactured by the method according to the present embodiment.
  • the circuit shown in FIG. 8 is a low-pass filter circuit and includes three capacitors C0 to C2 and one coil L0. Therefore, when the circuit network of the high-frequency electronic component to be manufactured has such a configuration, required element constant values are found for each of the capacitors C0 to C2 and the coil L0.
  • the S-parameters in the circuit are calculated for the constant values of each passive element constituting the circuit network.
  • This S-parameter is referred to the database created in the database creation (phase-1), and a passive element having the S-parameter calculated in step S20 is selected from the registered passive elements, These are substituted into the network (step S21).
  • the passive element having the S parameter of the circuit element calculated in step S20 is not registered in the database, the calculation is performed in step S20 from the passive elements registered in the database.
  • S parameter close to the It is only necessary to select two passive elements with data and create the parameter and the corresponding pattern using the complementary method or return to the database creation (phase-1) and register a new one.
  • the circuit simulator again calculates the electrical characteristics of the entire substituted network, and determines whether or not it satisfies the specifications required for the high-frequency electronic component to be manufactured (step S2). 2). As a result, if it is determined that the specification is not satisfied, the process returns to step S21, and a different passive element is selected from the passive elements registered in the database, and is substituted into the circuit network again. . On the other hand, if it is determined that the specifications are satisfied, the circuit design (pha se — 2) is terminated, and then the pattern design (p ha se — 3) is started.
  • Pattern design is a phase of actually prototyping the high frequency electronic component, firstly, database creation - from the passive elements registered in the (phase 1) is created Oite the database, is selected the passive elements determined for use in the circuit design (pha S e _ 2) it is virtually arranged the pattern in the lateral direction (horizontal direction) (scan Tetsupu S 3 0).
  • FIG. 9 shows an example in which the passive elements C0 to C2 and L0 constituting the low-pass filter circuit shown in FIG. 8 are arranged.
  • step S30 it is important that the passive elements used are arranged in a horizontal direction (horizontal direction).
  • the planar shape of each passive element registered in the database is a square, various arrangements of the passive elements C0 to C2 and 0 are taken. be able to.
  • the layer configuration of each passive element registered in the database is the same, consisting of one GND layer, three spacer layers, three element formation layers, and one cap layer.
  • the GND layer, the spacer layer, and the element formation that constitute each passive element are formed.
  • Layer, cap layer, Both are located on the same plane.
  • FIG. 10 is an exploded perspective view showing the structure of the low-pass filter circuit shown in FIGS. 8 and 9 in a state where wiring is provided.
  • wiring between each passive element is performed using one spacer, and no wiring is provided on the element formation layer.
  • the wiring between the passive elements can be performed without substantially considering the variation of the parameter of each passive element. From the above, the structure of the entire high-frequency electronic component to be manufactured is determined.
  • step S32 When the entire structure of the high-frequency electronic component to be manufactured is determined, a mask is actually manufactured based on the determined structure (step S32), and a high-frequency electronic component is actually prototyped using the mask (step S3). 3).
  • step S30 the passive elements registered in the database are virtually arranged (step S30), and they are wired using a spacer layer (step S31).
  • step S31 The structure of the entire high-frequency electronic component to be manufactured can be obtained, and it is not necessary to consider the interaction between the passive elements.
  • the design can be performed without relying on the experience of the designer, the design can be performed regardless of the skilled designer.
  • the design of the high-frequency electronic component can be performed in a shorter time.
  • the case of designing a low-pass filter has been described as an example.
  • the database created in the database creation (phase-1) is used. Can be used, so if the number of registered passive elements increases, Indeed, various high-frequency electronic components can be designed more easily and in a shorter time.
  • the design method of the high-frequency electronic component according to the present embodiment is basically the same as the design method of the high-frequency electronic component according to the above-described embodiment (see FIG. 1).
  • the wiring between the passive elements (step S31) in the design (step S10) and the pattern design (phase-3) is different from the method of designing the high-frequency electronic component according to the above embodiment. That is, in this embodiment, the structure of the passive elements to be registered in the database and the wiring method between the passive elements are different from those of the above-described embodiment.
  • FIG. 11 is a schematic exploded perspective view showing an example of the capacitor pattern 130 determined in step S10 in the present embodiment.
  • the capacitor pattern 130 is composed of nine dielectric substrates 13 1 to 13 39 each having a square planar shape and a metallization formed on a predetermined dielectric substrate. Is done. Of the dielectric substrates 1 3 1 to 1 3 9, the lowermost dielectric substrate 1 3 1 is a GND layer, and a metallization 140 serving as a GND electrode is virtually formed on almost the entire upper surface thereof. ing. Also, among the dielectric substrates 13 1 to 13 9, the dielectric substrates 13 2 and 13 3 above the dielectric substrate 13 1 are single-layer spacers, and no metallization is formed. .
  • the dielectric substrates 13 4 to 13 6 on the dielectric substrate 13 3 are element forming layers, and the metallization 14 1 serving as one electrode of the capacitor is virtually formed on the dielectric substrate 13 4.
  • the dielectric substrate 135 is virtually formed with a metallization 142 serving as the other electrode of the capacitor, and the dielectric substrate 135 is provided with one electrode of the capacitor.
  • the following metallizations 144 are virtually formed.
  • the dielectric substrates 13 7 and 13 8 on the dielectric substrate 13 6 are wiring layers, and the surface of the dielectric substrate 13 7 is metallized 14 4 1 4 5 is virtually formed.
  • Metallized 1 4 1 and metallized 1 4 3 formed on dielectric substrate 1 3 6 are short-circuited through through-hole wiring virtually formed on dielectric substrates 1 3 5 and 1 3 6
  • the metallized layer 14 3 formed on the dielectric substrate 13 6 and the metallized layer 14 4 formed on the dielectric substrate 13 7 are virtually formed on the dielectric substrate 13 7
  • the metallized layer 14 2 formed on the dielectric substrate 13 5 and the metallized layer 14 5 formed on the dielectric substrate 13 7 are short-circuited through the through-hole wiring. Short-circuited via through-hole wiring virtually formed on 36, 13 7.
  • the dielectric substrate 13 9 on the dielectric substrate 13 8 is a cap layer, and no metallization is formed.
  • the metallized area 141 closest to the GND electrode 140 out of the metallized areas 141 to 144 serving as the capacitor electrode has the largest area.
  • the area of the metallization 144, which is small and farthest from the metallization 140, is set to be the largest. That is, the entire surface of the metallized 144 is substantially covered by the metallized 144, and the entire surface of the metallized 144 is substantially covered by the metallized 144. Have been done.
  • the capacitor pattern 130 similarly to the capacitor pattern 10 described above, the electric field generated at the edge of the capacitor electrode is directed inward, and the electric field is effectively prevented from leaking in the horizontal direction.
  • the fluctuation of the capacitance value due to this is suppressed.
  • the capacitance value between the metallized surface 140 serving as the GND electrode and each of the metallized surfaces 14 1 to 14 3 can be made substantially uniform, the two input / output terminals 1 4 4 and 1 4 5 can be substantially the same.
  • FIG. 12 is a schematic exploded perspective view showing an example of the coil pattern 150 determined in step S10 in the present embodiment.
  • the coil pattern 150 has a square planar shape and a length of one side, similar to the capacitor pattern 130. It is composed of nine dielectric substrates 151-159, which are equal to the sensor pattern l30, and metallization formed on the predetermined dielectric substrate. Of the dielectric substrates 151-159, the lowermost dielectric substrate 151 is a GND layer, and a metallization layer 160 serving as a GND electrode is virtually formed on almost the entire upper surface thereof. I have. Also, of the dielectric substrates 151-159, the dielectric substrates 152, 153 above the dielectric substrate 151 are single spacer layers, and no metallization is formed.
  • the dielectric substrates 154-156 above the dielectric substrate 1553 are element forming layers, and these dielectric substrates 154-15-156 have metallized layers 161-16-1. Each is virtually formed. Further, the dielectric substrates 157 and 158 on the dielectric substrate 156 are wiring layers, and the surface of the dielectric substrate 157 is a metallization 164 serving as an extraction electrode at an input / output end. , 165 are virtually formed.
  • one end 16 1 a of the metallized 16 1 formed on the dielectric substrate 15 4 and the metallized 16 2 formed on the dielectric substrate 15 5 One end 16 2 a is short-circuited via a through-hole wiring virtually formed on dielectric substrate 15 5, and the other end of metallized 16 2 formed on dielectric substrate 15 5 1 6 2 b and one end 16 3 a of metallized 16 3 formed on dielectric substrate 1 56 are short-circuited via through-hole wiring virtually formed on dielectric substrate 1 56.
  • the other end 16 3 b of the metallized 16 3 formed on the dielectric substrate 15 6 and the metallized 16 4 formed on the dielectric substrate 15 7 are the dielectric substrate 15 7 Is short-circuited through a virtually formed through-hole wiring, and the other end 16 1 b of the metallized 16 1 formed on the dielectric substrate 15 4 and the dielectric substrate 1 5 7
  • the metallized layer 165 formed above is short-circuited via through-hole wiring virtually formed on the dielectric substrates 155 to 157.
  • the dielectric substrate 159 on the dielectric substrate 158 is a cap layer and has no metallization formed thereon. Also in the coil pattern 150 shown in FIG.
  • the area of the region S 1 surrounded by the metallizations 16 1 to 16 The relationship with the area of the region S 2 (up to the end of the dielectric substrate) outside of is set so that S 2 ⁇ S 1.
  • the region S 1 surrounded by the metallizations 16 1 to 16 3 that constitute the coil is rectangular, but FIG. 6 and FIG.
  • the shape of the metallization forming the coil may be an arc shape, so that the region S1 may be circular.
  • the effects obtained by making the shapes of the metallizations 161 to 163 constituting the coil arc-shaped are as described above.
  • step S10 one GND layer, two spacer layers, three element forming layers, two wiring layers, and one cap layer Is determined.
  • Electromagnetic field simulation (step S11) is performed for the passive elements having such a structure, as in the above embodiment, whereby the circuit constants (parameters) and the corresponding values for various passive elements are obtained.
  • a database consisting of structures (patterns) to be created is created (step S12).
  • the circuit design (Phase-2) is the same as in the above embodiment, and the circuit element configuration (circuit network) of the high-frequency electronic component to be manufactured is determined by the method described above.
  • phase- 3 If the circuit design (pha S e _ 2) is completed, but followed by pattern design (phase- 3) is carried out, also in the present embodiment, firstly, is registered in the database created in the database created (phase- 1) From the passive elements that are selected, each passive element whose use is determined in the circuit design (phase-2) is selected, and the pattern is virtually arranged in the horizontal direction (horizontal direction) (step S30). .
  • the layer of each passive element registered in the database is used.
  • Each of them has the same layer configuration consisting of one GND layer, two spacer layers, three element formation layers, two wiring layers, and one cap layer. Therefore, as shown in FIG. 9, when the passive elements are arranged in the horizontal direction (horizontal direction), the GND layer, the spacer layer, the element forming layer, the wiring layer, and the cap layer, which constitute each passive element, And both are located on the same plane.
  • FIG. 13 is an exploded perspective view showing the structure of the low-pass filter circuit shown in FIGS. 8 and 9 in a state where wiring is provided.
  • the wiring between the passive elements is performed using a wiring layer, and the GND wiring is configured by a through-hole wiring provided in one spacer. No wiring is provided on the element formation layer.
  • the wiring between the passive elements can be performed without substantially considering the variation of the parameter of each passive element. From the above, the structure of the entire high-frequency electronic component to be manufactured is determined.
  • step S32 When the entire structure of the high-frequency electronic component to be manufactured is determined, a mask is actually manufactured based on the determined structure (step S32), and a high-frequency electronic component is actually prototyped using the mask (step S3). 3).
  • the passive elements having a small interaction in the horizontal direction (horizontal direction) are arranged in the horizontal direction (horizontal direction).
  • the interaction is very small, and the same effect as in the above embodiment can be obtained.
  • the wiring between the passive elements is performed using the wiring layer located between the cap layer and the element forming layer, as shown in FIG.
  • active devices such as PIN diodes and electronic components 165 such as capacitors, coils, and resistors as discrete components
  • these electronic components 165 and the element forming layer Wiring to the formed passive element can be easily performed.
  • the surface (cap layer) of high-frequency electronic components When the electronic component 165 is mounted on the surface, a pad electrode 166 for such a component is required on the surface (cap layer) of the high-frequency electronic component.
  • the cap layer and the element forming layer are used. Since the wiring layer is interposed between the first electrode and the second electrode, the influence of the pad electrode 166 on the passive element formed on the element forming layer can be reduced.
  • metallization (141 to 1443) serving as a capacitor electrode is replaced by three dielectric substrates 134 to 1336 serving as element forming layers.
  • the metallized layers (161 to 163) serving as the coil electrodes are replaced with three dielectric substrates 154 to 154, which are the element forming layers.
  • the circuit pattern is small.
  • the metallization may be formed only on the dielectric substrate 156 or only on the upper two dielectric substrates 155 and 156.
  • a wiring layer is provided above the element forming layer, and a metallization (144, 145, 164) serving as the negative electrode and the other electrode of the capacitor or coil is provided here. , 165) are formed, so that the number of through-holes required to lead to these electrodes can be reduced.
  • the GND wiring composed of a through-hole is provided in one spacer, but if the GND wiring is unnecessary due to the circuit configuration, the spacer is used. There is no need to provide such through-holes.
  • FIG. 15 shows an arrangement example of a high-frequency electronic component 50 composed of three passive elements 51 to 53.
  • high-frequency electronic components consist of three passive elements 51-
  • the planar shape of the entire high-frequency electronic component 50 can be made into a quadrilateral.
  • the dummy region 54 has a structure in which a GND electrode is provided on the lowermost dielectric substrate and no metallization is formed on other dielectric substrates.
  • FIG. 16 shows an arrangement example of a high-frequency electronic component 60 including five passive elements 61 to 65.
  • high-frequency electronic components consist of five passive elements 61-
  • the planar shape of the entire high frequency electronic component 60 can be made into a quadrilateral by adding the dummy region 66.
  • FIG. 17 shows an arrangement example of a high-frequency electronic component 70 composed of eight passive elements 71 to 78.
  • the high-frequency electronic component 70 is composed of eight passive elements 7;! To 78, it can be arranged in a quadrilateral as a whole without adding a dummy area, as shown in FIG.
  • the planar shape of the entire high-frequency electronic component 70 can be made easier to handle.
  • the dummy region 79 is arranged at the center of the high-frequency electronic component 70, the effect of further reducing the interaction between the respective passive elements can be obtained.
  • Figure 18 shows a passive element 81 selected from a series with a side length of 1.0 mm and a passive element 82, 8 3 selected from a series with a side length of 0.5 mm.
  • the planar shape of the whole high-frequency electronic component can be made into a quadrilateral by adding a dummy area. it can.
  • FIG. 19 shows the passive elements 91 to 93 selected from a series having a side length of 0.5 mm and the passive elements 94 selected from a series having a side length of 0.3 mm.
  • This is an example of the arrangement of the high-frequency electronic component 90 made of.
  • passive elements 94 whose one side is shorter than the other passive elements 91 to 93 are used, if the whole cannot be arranged in a quadrilateral, the dummy By adding the region 95, the planar shape of the high-frequency electronic component 90 as a whole can be a quadrilateral.
  • passive elements 94 each having a side length of 0.3 mm are arranged at the corners, and the remaining area is set as a dummy region 95, so that each passive element 94 is formed. The interaction between them can be further reduced.
  • FIG. 20 shows passive elements 101 to 103 selected from a series having a side length of 0.5 mm and passive elements 1 selected from a series having a side length of 0.8 mm. This is an example of the arrangement of high-frequency electronic components 100 composed of 0.4.
  • the length of one side is equal to that of the other passive elements 101 to 10 If passive elements 104 larger than 3 are used and cannot be arranged in a quadrilateral as a whole, dummy areas 105 and 106 are added to increase the overall frequency of the high-frequency electronic component 100.
  • the plane shape can be a quadrilateral.
  • FIG. 21 is an arrangement example of a high-frequency electronic component 110 composed of six passive elements 111 to 116 each having a rectangular planar shape.
  • the passive elements 1 1 1 1 to 1 16 used are rectangular, high-frequency electronic components 1 1 1 to 1 16 can be arranged in the horizontal direction.
  • the entire planar shape can be a quadrilateral. In this case, if the number of passive elements cannot be arranged as a whole in a quadrilateral due to the number of passive elements used, high-frequency electronic components can be added by adding dummy regions as shown in Figs.
  • the whole planar shape can be quadrilateral. Further, even if the whole can be arranged in a quadrilateral depending on the number of passive elements used, a dummy region may be added as shown in FIG.
  • a high-frequency electronic component may be formed by selecting passive elements from both a type having a square planar shape and a type having a rectangular planar shape and arranging them.
  • the length of each side of the passive element having a rectangular planar shape is made equal to the length of one side of the passive element having a square planar shape.
  • a passive element having a square planar shape a plurality of elements each having a length of one side of 1.0 mm, 0.8 mm, 0.5 mm, and 0.3 mm are used.
  • the length of each side should be 0.8 mm X O. 5 mm or 1. O mm X O. 5 mm.
  • the length of one side of the passive element whose planar shape is square or set the length of each side to 0.4 mm X 0.5 mm or 0.4 mm X 0.6 mm, It is preferable that at least the length of one side is made equal to an integral multiple or 1 / multiple of the length of one side of a passive element having a square planar shape.
  • Figure 22 shows a passive element 1 2 1 (square type) selected from a series with a side length of 0.5 mm, and a passive element selected from a series with a side length of 0.3 mm.
  • 1 2 2 square type
  • high-frequency electronic components consisting of a rectangular ⁇ $ type passive element 1 2 3 and 1 2 4 force with each side length of 0.5 mm X 0.3 mm 1 2 0 It is an example of arrangement.
  • the passive elements used are a mixture of square-type passive elements 121, 122 and rectangular-type passive elements 123, 124.
  • the length of each side of the passive element having a rectangular planar shape may be set to match the length of one side of the passive element having a square planar shape, or may be set to an integral multiple or a multiple of the integral multiple.
  • the planar shape of the entire high-frequency electronic component 120 can be a quadrilateral. In this case, if the whole cannot be arranged in a quadrilateral due to the number and size of the passive elements used, the plane shape of the whole high-frequency electronic component can be made quadrilateral by adding a dummy region. . Also, depending on the number and size of the passive elements used, a dummy region may be added even if the whole can be arranged in a quadrilateral.
  • the virtual structure of the passive element is determined (step S10), and the The characteristics (parameters) of each passive element and the corresponding structure (pattern) have been obtained by the magnetic field simulation (step S11), but by actually producing a passive element and measuring its electrical characteristics.
  • the characteristics (parameters) of each passive element and the corresponding structure (pattern) may be obtained.
  • data is generated by determining a virtual structure (step S10) and performing an electromagnetic field simulation (step S11), and performing trial manufacture and actual measurement as necessary. It is most preferable to complement this.
  • the high-frequency electronic components that can be designed according to the present invention are not limited to the low-pass filter, and other circuits such as a filter, a coupler, It is also possible to design a PIN switch.
  • a semiconductor element such as a PIN diode or an electronic component such as a capacitor, a coil, or a resistor as a discrete component may be mounted on the surface (cap layer) of the high-frequency electronic component.
  • a multilayer substrate is used. It is preferable that a wiring for connecting the passive element built in the semiconductor device and the electronic component is formed in the dummy region. Forming such a wiring in the dummy region has the advantage that it is not necessary to change the metallization pattern in the element formation layer of each passive element.
  • each of the capacitor patterns 10 and 130 described above metallizations (23 to 26 and 141 to 144) serving as capacitor electrodes are formed in three layers.
  • the metallized layers (43 to 46 and 161 to 163) serving as coil electrodes are formed in three layers. If a large constant value is required, four or more layers can be allocated as element formation layers. Good.
  • the area of each metallization serving as a capacitor electrode is preferably set as follows.
  • FIG. 23 is a schematic cross-sectional view showing a capacitor pattern 170 using five element forming layers.
  • the uppermost metallized layer 175 has the largest area, and the other metallized layers 171 to 174 are substantially entirely covered by the adjacent upper metallized layer. .
  • the same effects as those of the capacitor patterns 10 and 130 described above can be obtained.
  • FIG. 24 is a schematic cross-sectional view showing a capacitor pattern 180 using five element forming layers.
  • the area of the metallization 1885 furthest to the metallization 1886 to be the GND electrode among the metallizations 181 to 1885 to be the capacitor electrode is The area of the metallized 18 4 is set larger than the metallized 18 4 immediately below it, and the area of the metallized 18 4 is set larger than the metallized 18 3 immediately below it.
  • the area of 183 is set to be smaller than the metallization 18 2 immediately below, and the area of the metallized 18 2 is set to be larger than the metallization 18 1 immediately below.
  • three metallizations located far from the metallization serving as the GND electrode are close to the metallization serving as the GND electrode, similarly to the capacitor patterns 10 and 130 described above.
  • the metallization other than the multiple metallizations used as capacitor electrodes has a different area from the adjacent metallization, and is the metallization farthest from the metallization used as the GND electrode. The area is set smaller than the area of.
  • the area of the area S1 surrounded by the metallizations 43 to 45 constituting the coil and the area of the area S2 (up to the end of the dielectric substrate) outside the area S1 Is set so that S 2 ⁇ S 1, but even if S 1> S 2, in the placement step of the passive element (step S 30), the dummy area added If it is possible to arrange so that S 2 ⁇ S 1 as a result by the blank area (the part where the metallization is not formed in the element formation layer) in the matching passive element, register such a coil pattern in the database. , You may use this.
  • the area S2 when the virtual arrangement of the passive elements (step S30) is completed is the area from the metallization forming the coil to the end of the dielectric substrate or the metallization in the adjacent passive element. Can be defined by
  • the coil shape composed of the metallizations 4 3 ′ to 45 ′ is a perfect circle, but the coil shape may be elliptical depending on the planar shape of the dielectric substrate. .
  • Step S30 after the virtual arrangement of the passive elements (step S30) is performed in the pattern design (P hase-3), wiring between the arranged passive elements is performed.
  • Step S31 After Step S30 is completed, the dielectric substrate on which the ground capacitance electrode is formed and another GND layer are added further below the GND layer to provide a ground capacitance. May be added.
  • FIG. 25 is an exploded perspective view showing a high-frequency electronic component 190 according to an example to which such a ground capacitance is added.
  • the first and second additional layers are not provided below the GND layer, which is originally the lowest layer.
  • the first additional layer is formed by forming a metallization layer 192 serving as a ground capacitor electrode on the dielectric substrate 191, and the second additional layer is formed on almost the entire surface of the dielectric substrate 193 by GND.
  • the t Metaraizu 1 9 4 serving as an electrode is formed, the metallized 1 9 5 provided GND layer comprising the original bottom layer, notches 1 9 6 is provided, metallization 1 serving as the ground capacitor electrode
  • Reference numeral 92 denotes a through-hole provided in the cutout portion 1996, which is connected to a wiring formed in one spacer.
  • the high-frequency electronic component 190 having such a configuration, a relatively large capacity to ground can be easily formed.
  • the first and second additional layers are provided below the GND layer, there is almost no effect on the passive element provided in the element forming layer.
  • the number of layers of the dielectric substrate constituting the passive element is an example, and the number of layers of the high-frequency electronic component according to the present invention is not limited to the number shown in the above embodiments. Therefore, for example, a dielectric substrate having four or more layers may be used as an element forming layer, and a dielectric substrate having four or more layers may be used as a spacer layer.
  • the number of wiring layers is not limited to two, but may be only one, or may be three or more.
  • wiring between the passive elements is performed in the wiring layer provided between the cap layer and the element forming layer.
  • each passive element is formed in both the wiring layer and the spacer layer. Wiring between elements may be performed.
  • the present invention it is possible to provide a high-frequency electronic component with reduced interaction between passive elements. Further, according to the present invention, it is possible to easily design a high-frequency electronic component having a plurality of passive elements built in a multilayer substrate.

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Description

明細書 高周波電子部品及びその設計方法 技術分野
本発明は、 高周波電子部品及びその設計方法に関し、 さらに詳細に は、 多層基板内に複数の受動素子が内蔵された高周波電子部品及びそ の設計方法に関する。 従来の技術
近年、 携帯電話や自動車電話に代表される通信機器においては、 複 数の誘電体基板が積層された多層基板からなる高周波電子部品が数多 く用いられている。 このような高周波電子部品においては、 メタライ ズによって構成されるコンデンサ （C ) やインダクタ （L ) 等の受動 素子が多層基板內に複数個形成されるとともに、 これらが相互に接続 されることによって、 高周波フィルタ等の所定の機能が実現される。 ここで、 多層基板内に形成される複数の受動素子は、 互いに異なる 誘電体基板に形成され、 これによつて複数の受動素子が立体的に積層 されることが一般的である。
しかしながら、 多層基板内に形成される複数の受動素子を立体的に 積層した場合、 各受動素子により生成される電界や磁場が相互に作用 しゃすく、 このため、 かかる相互作用を考慮した設計を行うことが必 須となる。 ところが、 このような相互作用を考慮した設計は、 設計者 の経験に頼る部分が多いため、 設計者の熟練が必要であるという問題 があった。
また、 設計者によりメタラィズのパターン形状が決定された後は、 一般に、 電磁界シミュレータを用いて電気特性のシミュレーションが 行われるが、 かかるシミュレーションには膨大な時間がかかることが 多く、これが高周波電子部品の設計を長期化させる一因となっていた。 発明の開示
したがって、 本発明の目的は、 多層基板内に複数の受動素子が内蔵 された高周波電子部品において、 各受動素子間の相互作用が低減され た高周波電子部品を提供することである。
また、 本発明の他の目的は、 多層基板内に複数の受動素子が内蔵さ れた高周波電子部品を容易に設計することができる方法を提供するこ とである。
本発明による高周波電子部品の設計方法は、 作製すべき高周波電子 部品の回路網に含まれる各受動素子が必要とするパラメータを各受動 素子ごとに特定する第 1のステップと、 複数の受動素子のパラメータ 及ぴこれに対応するパターンが登録されたデータベースの中から、 前 記特定された各パラメータに対応するパターンをそれぞれ選択する第
2のステップと、 前記選択されたパターンを互いに横方向に仮想的に 配置する第 3のステップと、 前記配置されたパターン間を仮想的に配 線する第 4のステップとを備えている。
本発明の好ましい実施態様においては、 前記第 2のステップにおい て選択された各パターンがいずれも多層基板からなり、 前記多層基板 は、 G N D電極となるメタライズが設けられた G N D層と、 受動素子 の本体となるメタラィズが設けられた素子形成層と、 前記 G N D層と 前記素子形成層との間に設けられたスぺーサ一層とを含んでいる。 本発明のさらに好ましい実施態様においては、 前記第 3のステップ において各パターンが互いに横方向に配置されると、 これら各パター ンに含まれる前記 G N D層、 前記素子形成層及び前記スぺーサ一層が 互いに同一平面を構成する。
本発明のさらに好ましい実施態様においては、 前記第 4のステップ 力 S、 少なく とも前記各パターンに含まれる前記スぺーサ一層において 行われる。
本発明のさらに好ましい実施態様においては、 多層基板が、 前記素 子形成層からみて前記スぺーサ一層とは反対側に設けられたキヤップ 層と、 前記キャップ層と前記素子形成層との間に設けられた配線層と をさらに含む。
本発明のざらに好ましい実施態様においては、 前記第 4のステップ 力 少なく とも前記各パターンに含まれる前記配線層において行われ る。
本発明のさらに好ましい実施態様においては、 前記キャップ層に電 子部品を搭載する第 5のステップをさらに備える。
本発明のさらに好ましい実施態様においては、 前記第 2のステップ において選択されたパターンのうちコンデンサを構成するパターンが、 いずれも前記素子形成層に形成された少なく とも第 1乃至第 3のメタ ライズを含み、 前記第 2のメタライズは前記第 1 のメタライズと前記 第 3のメタライズとの間に設けられ、 前記第 1のメタライズは前記第
2のメタラィズによってその一表面の全体が実質的に覆われており、 前記第 2のメタラィズは前記第 3のメタラィズによってその一表面の 全体が実質的に覆われている。
本発明のさらに好ましい実施態様においては、 前記第 1乃至第 3の メタラィズのうち、 前記第 1のメタライズが前記 G N D電極となるメ タライズに最も近い。
本発明のさらに好ましい実施態様においては、 前記コンデンサを構 成するパターンが、 前記第 1のメタライズと前記 G N D電極となるメ タラィズとの間に設けられた第 4のメタライズをさらに含み、 前記第
4のメタラィズが、 前記第 1のメタラィズとは異なる面積を有してい る。
本発明のさらに好ましい実施態様においては、 前記第 2のステップ において選択されたパターンのうちコイルを構成するパターンが、 前 記素子形成層のうち、 コイルの本体となるメタライズの内側となる領 域 S 1の面積と、 その外側の領域 S 2の面積との関係が、 S 2≥ S 1 となるように設定されている。
本発明のさらに好ましい実施態様においては、 前記コイルの本体と なるメタライズが円弧形である。
本発明のさらに好ましい実施態様においては、 前記第 2のステップ において選択された各パターンの平面形状が互いに等しい。
本発明のさらに好ましい実施態様においては、 前記第 2のステップ において選択された各パターンの平面形状がいずれも正方形である。 本発明のさらに好ましい実施態様においては、 前記第 3のステップ において、 ダミー領域が各パターンに対して横方向付加される。 本発明のさらに好ましい実施態様においては、 前記第 3のステップ が行われた後、 容量電極となるメタライズが設けられた付加層を、 各 パターンが備える前記 G N D層に隣接して付加する第 6のステップを さらに備える。
また、 本発明による高周波電子部品は、 複数の受動素子が内蔵され た多層基板からなる高周波電子部品であって、 前記複数の受動素子が 前記多層基板内において互いに横方向に配置されていることを特徴と する。
本発明の好ましい実施態様においては、 前記多層基板が、 G N D電 極が形成された G N D層と、 前記複数の受動素子が形成された素子形 成層と、 前記 G N D層と前記素子形成層との間に設けられたスぺーサ 一層とを含み、 前記複数の受動素子の入出力端はいずれも前記スぺー サ一層に引き出され、 前記スぺーサ一層において配線されている。 本発明の別の好ましい実施態様においては、 前記多層基板が、 G N D電極が形成された G N D層と、 前記複数の受動素子が形成された素 子形成層と、 前記素子形成層から見て前記 G N D層とは反対側に設け られた配線層とを含み、 前記複数の受動素子の入出力端はいずれも前 記配線層に引き出され、 前記配線層において配線されている。
本発明のさらに好ましい実施態様においては、 前記複数の受動素子 にはコンデンサが含まれており、 前記コンデンサはいずれも前記素子 形成層に形成された少なく とも第 1乃至第 3のメタライズを含み、 前 記第 2のメタライズは前記第 1のメタライズと前記第 3のメタライズ との間に設けられ、 前記第 1のメタライズは前記第 2のメタライズに よってその一表面の全体が実質的に覆われており、 前記第 2のメタラ ィズは前記第 3のメタラィズによってその一表面の全体が実質的に覆 われている。
本発明のさらに好ましい実施態様においては、 前記第 1乃至第 3の メタライズのうち、 前記第 1のメタラィズが前記 G N D電極に最も近 レ、。
本発明のさらに好ましい実施態様においては、 前記コンデンサが、 前記第 1のメタライズと前記 G N D電極との間に設けられた第 4のメ タラィズをさらに含み、 前記第 4のメタライズが、 前記第 1のメタラ ィズとは異なる面積を有している。
本発明のさらに好ましい実施態様においては、 前記複数の受動素子 にはコイルが含まれており、 前記コイルは前記素子形成層のうち、 コ ィルの本体となるメタラィズの内側の領域 S 1の面積と、 前記コイル の本体となるメタラィズから多層基板の端部若しくは隣り合う受動素 子を構成するメタラィズまでの領域 S 2の面積との関係が、 S 2≥ S 1である。
本発明のさらに好ましい実施態様においては、 前記コイルを構成す るメタライズが円弧形である。
本発明のさらに好ましい実施態様においては、 前記多層基板の表面 に電子部品が搭載されている。
本発明のさらに好ましい実施態様においては、 前記多層基板が、 前 記 G N D層に隣接し前記 G N D電極を対向電極とする容量電極が設け られた付加層をさらに含む。
また、 本発明による高周波電子部品は、 複数の受動素子が内蔵され た多層基板からなる高周波電子部品であって、 前記複数の受動素子に はコンデンサが含まれており、 前記コンデンサは少なく とも第 1乃至 第 3のメタライズを含み、 前記第 2のメタライズは前記第 1のメタラ ィズと前記第 3のメタライズとの間に設けられ、 前記第 1のメタライ ズは前記第 2のメタライズによってその一表面の全体が実質的に覆わ れており、 前記第 2のメタライズは前記第 3のメタライズによってそ の一表面の全体が実質的に覆われていることを特徴とする。
本発明の好ましい実施態様においては、 前記多層基板には、 ほぼ全 面に G N D電極が形成された G N D層が含まれており、 前記第 1乃至 第 3のメタライズのうち、 前記第 1のメタラィズが前記 G N D電極に 最も近い。
本発明のさらに好ましい実施態様においては、 前記コンデンサが、 前記第 1のメタライズと前記 G N D電極との間に設けられた第 4のメ タラィズをさらに含み、 前記第 4のメタライズが、 前記第 1のメタラ ィズとは異なる面積を有している。
また、 本発明による高周波電子部品は、 複数の受動素子が内蔵され た多層基板からなる高周波電子部品であって、 前記複数の受動素子に はコイルが含まれており、 前記コイルは本体となるメタライズの内側 の領域 S 1の面積と、 前記本体となるメタラィズから多層基板の端部 若しくは隣り合う受動素子を構成するメタライズまでの領域 S 2の面 積との関係が、 S 2≥ S 1であることを特徴とする。
本発明の好ましい実施態様においては、 前記コイルの本体となるメ タラィズが円弧形である。 図面の簡単な説明
図 1は、 本発明の好ましい実施態様にかかる高周波電子部品の設計 方法を示すフローチャートである。
図 2は、 ステップ S 1 0において決定されたコンデンサパターン 1 0の一例を示す略分解斜視図である。
図 3は、 図 2に示したコンデンサパターン 1 0の略断面図である。 図 4は、 ステップ S 1 0において決定されたコイルパターン 3 0の 一例を示す略分解斜視図である。
図 5は、 図 4に示したコイルパターン 3 0の略透視平面図である。 図 6は、 ステップ S 1 0において決定されたコイルパターン 3 0 ' の一例を示す略分解斜視図である。
図 7は、図 6に示したコイルパターン 3 0， の略透視平面図である。 図 8は、 本実施態様による方法によって作製しようとする高周波電 子部品の回路網の一例である。 図 9は、 図 8に示したローパスフィルタ回路を構成する各受動素子 C 0〜 C 2及ぴ L 0を配置した例である。
図 1 0は、 配線が施された状態における図 8及び図 9に示したロー パスフィルタ回路の構造を示す分解斜視図である。
図 1 1は、 ステップ S 1 0において決定されたコンデンサパターン 1 3 0の一例を示す略分解斜視図である。
図 1 2は、 ステップ S 1 0において決定されたコイルパターン 1 5 0の一例を示す略分解斜視図である。
図 1 3は、 配線が施された状態における図 8及び図 9に示したロー パスフィルタ回路の構造を示す分解斜視図である。
図 1 4は、 キャップ層上に電子部品 1 6 5を搭載した例を示す分解 斜視図である。
図 1 5は、 3つの受動素子 5 1〜 5 3からなる高周波電子部品 5 0 の配置例である。
図 1 6は、 5つの受動素子 6 1〜 6 5からなる高周波電子部品 6 0 の配置例である。 ,
図 1 7は、 8つの受動素子 7 1〜 7 8からなる高周波電子部品 7 0 の配置例である。
図 1 8は、 一辺の長さが 1 . 0 m mであるシリーズから選択された 受動素子 8 1及び一辺の長さが 0 . 5 m mであるシリーズから選択さ れた受動素子 8 2、 8 3からなる高周波電子部品 8 0の配置例である。 図 1 9は、 一辺の長さが 0 . 5 m mであるシリーズから選択された 受動素子 9 1〜 9 3及び一辺の長さが 0 . 3 m mであるシリーズから 選択された受動素子 9 4からなる高周波電子部品 9 0の配置例である。 図 2 0は、 一辺の長さが 0 . 5 m mであるシリーズから選択された 受動素子 1 0 1〜 1 0 3及び一辺の長さが 0 . 8 m mであるシリーズ から選択された受動素子 1 0 4からなる高周波電子部品 1 0 0の配置 例である。
図 2 1は、 平面形状がいずれも長方形である 6つの受動素子 1 1 1 〜 1 1 6からなる高周波電子部品 1 1 0の配置例である。 図 2 2は、 一辺の長さが 0 . 5 m mであるシリーズから選択された 受動素子 1 2 1 (正方形タイプ）、 一辺の長さが 0 . 3 m mであるシリ ーズから選択された受動素子 1 2 2 (正方形タイプ）、各辺の長さが 0 . 5 m m X 0 . 3 m mである長方开 タイプの受動素子 1 2 3、 1 2 4か らなる高周波電子部品 1 2 0の配置例である。
図 2 3は、 5層の素子形成層を用いたコンデンサパターン 1 7 0を 示す略断面図である。
図 2 4は、 5層の素子形成層を用いたコンデンサパターン 1 8 0を 示す略断面図である。
図 2 5は、 対地容量を付加した例による高周波電子部品 1 9 0を示 す分解斜視図である。 発明の実施の形態
以下、 添付図面を参照しながら、 本発明の好ましい実施態様につい て詳細に説明する。
図 1は、 本発明の好ましい実施態様にかかる高周波電子部品の設計 方法を示すフローチヤ一トである。
図 1に示されるように、 本実施態様にかかる高周波電子部品の設計 方法は、 データベース作成 （p h a s e— 1 )、 回路設計 （p h a s e _ 2 ) 及びパターン設計 （p h a s e _ 3 ) の 3つのフェーズによつ て構成される。 以下、 各フェーズについて詳細に説明する。
まず、 データベース作成 （ p h a s e— 1 ) について説明する。 データベース作成 （ p h a s e— 1 ) は、 複数の受動素子の回路定 数及ぴこれに対応する構造をデータベース化するフェーズであり、 ま ず設計者により、 複数の受動素子についての仮想的な構造が決定され る （ステップ S 1 0 )。
図 2は、 ステップ S 1 0において決定されたコンデンサパターン 1 0の一例を示す略分解斜視図である。
図 2に示されるように、 コンデンサパターン 1 0は、 平面形状が正 方形である 8枚の誘電体基板 1 1〜1 8及び所定の誘電体基板上に形 成されたメタライズによって構成される。 誘電体基板 1 1〜 1 8のう ち、 最下層の誘電体基板 1 1は G N D層であり、 その上面にはほぼ全 面に G N D電極となるメタライズ 2 0が仮想的に形成されている。 ま た、 誘電体基板 1 1〜 1 8のうち、 誘電体基板 1 1の上の誘電体基板 1 2〜 1 4はスぺーサ一層であり、 誘電体基板 1 4の表面に入出力端 の引き出し電極となるメタライズ 2 1、 2 2が仮想的に形成されてい る他、 その他の部分にはいかなるメタライズも形成されていない。 さ らに、 誘電体基板 1 4の上の誘電体基板 1 5〜 1 7は素子形成層であ り、 誘電体基板 1 5にはコンデンサの一方の電極となるメタラィズ 2 3が仮想的に形成されており、 誘電体基板 1 6にはコンデンサの他方 の電極となるメタラィズ 2 4が仮想的に形成されており、 誘電体基板 1 7にはコンデンサの一方の電極となるメタラィズ 2 5が仮想的に形 成されている。 ここで、 図 2に示されるように、 誘電体基板 1 5上に 形成されたメタラィズ 2 3 と誘電体基板 1 7上に形成されたメタライ ズ 2 5 とは、 誘電体基板 1 6、 1 7に仮想的に形成されたスルーホー ル配線を介して短絡されており、 誘電体基板 1 5上に形成されたメタ ライズ 2 3 と誘電体基板 1 4上に形成されたメタラィズ 2 1 とは、 誘 電体基板 1 5に仮想的に形成されたスルーホール配線を介して短絡さ れており、 誘電体基板 1 6上に形成されたメタラィズ 2 4と誘電体基 板 1 4上に形成されたメタライズ 2 2とは、 誘電体基板 1 5、 1 6に 仮想的に形成されたスルーホール配線を介して短絡されている。 そし て、 誘電体基板 1 7の上の誘電体基板 1 8はキヤップ層であり、 いか なるメタラィズも形成されていない。
図 3は、 図 2に示したコンデンサパターン 1 0の略断面図である。 図 3に示されるように、 コンデンサパターン 1 0においては、 コン デンサ電極となるメタラィズ 2 3〜 2 5のうち、 G N D電極となるメ タラィズ 2 0に最も近いメタラィズ 2 3の面積が最も小さく、 メタラ ィズ 2 0に最も遠いメタラィズ 2 5の面積が最も大きく設定されてい る。 すなわち、 メタライズ 2 4はメタライズ 2 5によってその一表面 の全体が実質的に覆われており、 メタライズ 2 3はメタライズ 2 4に よってその一表面の全体が実質的に覆われている。 これによりメタラ ィズ 2 3〜 2 5からなるコンデンサ電極のエッジにおいて発生する電 界が內側に向けられ、 電界の横方向 （水平方向） への漏れが効果的に 低減される。 尚、 本発明において、 「横方向 （水平方向）」 とは、 高周 波電子部品を構成する各誘電体基板の主面の延在方向、 すなわち、 誘 電体基板の積層方向と直交する方向を指す。 このため、 このような構 造とすることにより、 当該コンデンサ電極に対して横方向（水平方向） に他の回路素子が配置された場合であっても、 これらの間の相互作用 は極めて少なくなる。
また、 コンデンサ電極を構成するメタライズ 2 3〜 2 5をこのよう な構造とすることにより、 実際の製品においてメタライズ 2 3〜 2 5 にズレが生じた場合であっても、 これに起因する容量値の変動が抑制 されるという効果を得ることもできる。 さらに、 G N D電極となるメ タラィズ 2 0と各メタライズ 2 3〜 2 5との間の容量値を実質的に均 一とすることができるので、 2つの入出力端 2 1、 2 2のィンビータ" ンスを実質的に同一とすることもできる。
図 4は、 ステップ S 1 0において決定されたコイルパターン 3 0の 一例を示す略分解斜視図である。
図 4に示されるように、 コイルパターン 3 0は、 コンデンサパター ン 1 0と同様、 平面形状が正方形であり、 一辺の長さがコンデンサパ ターン 1 0と等しい 8枚の誘電体基板 3 1〜 3 8及び所定の誘電体基 板上に形成されたメタライズによって構成される。 誘電体基板 3 1 - 3 8のうち、 最下層の誘電体基板 3 1は G N D層であり、 その上面に はほぼ全面に G N D電極となるメタラィズ 4 0が仮想的に形成されて いる。 また、 誘電体基板 3 1〜 3 8のうち、 誘電体基板 3 1の上の誘 電体基板 3 2〜 3 4はスぺーサ一層であり、 誘電体基板 3 4の表面に 入出力端の引き出し電極となるメタライズ 4 1、 4 2が仮想的に形成 されている他、 その他の部分にはいかなるメタラィズも形成されてい ない。 さらに、 誘電体基板 3 4の上の誘電体基板 3 5〜 3 7は素子形 成層であり、 これら誘電体基板 3 5〜 3 7にはメタライズ 4 3〜 4 5 がそれぞれ仮想的に形成されている。
ここで、 図 4に示されるように、 誘電体基板 3 5上に形成されたメ タラィズ 4 3の一端 4 3 a と誘電体基板 3 4上に形成されたメタライ ズ 4 1 とは、 誘電体基板 3 5に仮想的に形成されたスルーホール配線 を介して短絡されており、 誘電体基板 3 5上に形成されたメタライズ 4 3の他端 4 3 bと誘電体基板 3 6上に形成されたメタラィズ 4 4の 一端 4 4 a とは、 誘電体基板 3 6に仮想的に形成されたスルーホール 配線を介して短絡されており、 誘電体基板 3 6上に形成されたメタラ ィズ 4 4の他端 4 4 bと誘電体基板 3 7上に形成されたメタラィズ 4 5の一端 4 5 a とは、 誘電体基板 3 7に仮想的に形成されたスルーホ ール配線を介して短絡されており、 誘電体基板 3 7上に形成されたメ タラィズ 4 5の他端 4 5 bと誘電体基板 3 4上に形成されたメタライ ズ 4 2とは、 誘電体基板 3 5〜 3 7に仮想的に形成されたスルーホー ル配線を介して短絡されている。 そして、 誘電体基板 3 7の上の誘電 体基板 3 8はキャップ層であり、 いかなるメタライズも形成されてい ない。
図 5は、 図 4に示したコイルパターン 3 0の略透視平面図である。 図 5に示されるように、 コイ^^パターン 3 0においては、 コィノレを 構成するメタラィズ 4 3〜 4 5により囲まれる領域 S 1の面積と、 そ の外側の領域 S 2 (誘電体基板の端部まで） の面積との関係が、 S 2 S 1 となるように設定されている。 これにより、 領域 S 1において 発生する磁場の大多数は領域 S 2を通過することになるので、 磁界の 横方向 （水平方向） への漏れが効果的に低減される。 すなわち、 S 1 〉 S 2であると、 S 1において磁場の磁束密度が最大となるので、 S 2においてはそれ以上の磁束密度を持つ磁場を作ることはできない。 このため、 S 2よりもさらに外側に多くの磁場を漏らしてしまうこと になる。
したがって、 S 2 S 1となるように設定することにより、 当該コ ィルパターン 3 0に対して横方向 （水平方向） に他の回路素子が配置 された場合であっても、 これらの間の相互作用は極めて少なくなる。 尚、 図 4及び図 5に示したコイルパターン 3 0においては、 メタラ ィズ 4 3〜 4 5により囲まれる領璏が矩形となっているが、 これを円 形としても構わない。
図 6は、 誘電体基板 3 5〜3 7上のメタライズ 4 3， 〜4 5 ' を円 弧形とし、 これによりメタライズ 4 3 ' 〜4 5， により囲まれる領域 を円形 （正円形） とした例によるコイルパターン 3 0 ' を示す略分解 斜視図であり、 図 7は、 図 6に示したコイルパターン 30 ' の略透視 平面図である。
コイルパターン 3 0 ' においても、 コイルを構成するメタライズ 4 3 ' 〜4 5， により囲まれる領域 S 1の面積と、 その外側の領域 S 2 (誘電体基板の端部まで） の面積との関係が、 S 2≥ S 1となるよう に設定されており、 これにより、 上述したコイルパターン 3 0と同様 の効果を得ることができる。 さらに、 コイルパターン 3 0 ' において は、 メタライズ 4 3 ' -4 5 ' が円弧形であることから、 当該コイル パターン 3 0 ' に対して横方向 （水平方向） に他の回路素子が配置さ れた場合であっても、 メタライズ 4 3 ' -4 5 ' の端部と当該他の回 路素子を構成するメタライズの端部とが平行とならず、 このため、 当 該他の回路素子との磁気的結合が弱められるという効果を得ることが できる。 また、 コイルパターン 3 0， においては、 メタライズ 4 3 ' -4 5 ' が円弧形であることから高周波電流が局所的に集中せず、 こ のため、 コイルの Q値が向上するという効果も得られる。
以上のように、 ステップ S 1 0においては、 1層の GND層、 3層 のスぺーサ一層、 3層の素子形成層、 1層のキャップ層からなる所定 の受動素子の構造が決定される。
ステップ S 1 0において受動素子の構造が決定されると、 次に、 か かる構造が電磁界シミュレータに入力され、 電磁界シミュレータによ る電磁界シミュレーションが行われる （ステップ S 1 1 )。電磁界シミ ュレーションにおいては、 設計者により入力された構造を有する受動 素子がどのような回路定数を有するのか計算される。 具体的には、 所 定の周波数帯における入出力端の Sパラメータが計算される。 かかる 電磁界シミュレーションにおいては、 誘電体上に形成されたメタライ ズパターンの電磁界分布は、 マクセルの方程式に従うが、 これを有限 要素法等を利用して計算する。 シミュレーショ ンされる受動素子は、 図 2乃至図 7に示されるようにパターン構造が 3次元配置となってい るので、 3次元電磁界シミュレータを使用することが好ましい。
尚、本ステップ S 1 1において行われる電磁界シミユレーシヨンは、 高周波電子部品の従来の設計方法において行われる回路全体の電磁界 シミュレーションとは異なり、 単独の受動素子について行われること から、 従来の電磁界シミユレーシヨ ンのように膨大な時間がかかるこ とはほとんどない。
これによつて、 受動素子の回路定数 （パラメータ） とこれに対応す る構造 （パターン） を得ることができるので、 これを複数の受動素子 について行うことにより、 データベースを作成することができる (ス テツプ S 1 2 )。
この場合、 コンデンサパターン 1 0とは異なる特性を持つコンデン サパターンをデータベースに登録する場合においても、 コンデンサパ ターン 1 0と同様、 コンデンサ電極となるメタラィズ 2 3〜 2 5のう ち、 G N D電極となるメタラィズ 2 0に最も近いメタラィズ 2 3の面 積を最も小さく、 メタライズ 2 0に最も遠いメタラィズ 2 5の面積を 最も大きく設定することが好ましい。 これにより、 データベースに登 録された全てのコンデンサを、 電界の横方向 （水平方向） への漏れが 効果的に低減されたコンデンサとすることができる。 伹し、 上述のよ うな電極構造にしなくても電界の横方向 （水平方向） への漏れが十分 に小さいコンデンサについては、 必ずしも上述のような電極構造とす る必要はない。
同様に、 コイルパターン 3 0とは異なる特性を持つコイルパターン をデータベースに登録する場合においても、 コイルパターン 3 0と同 様、 S 2≥ S 1 となるように設定することが好ましい。 これにより、 データベースに登録された全てのコイルを、磁界の横方向（水平方向） への漏れが効果的に低減されたコイルとすることができる。 以上により、 データベースに登録された各受動素子は、 いずれも横 方向 （水平方向） における相互作用の小さい受動素子とすることがで きる。
次に、 回路設計 （p h a s e— 2 ) について説明する。
回路設計 （p h a s e— 2 ) は、 作製しょうとする高周波電子部品 の回路素子構成 （回路網） を決定するフ ーズであり、 まず、 作製し ようとする高周波電子部品の回路網が回路網シミュレータに入力され、 入力された回路網が要求される電気特性を持つように、 当該回路網を 構成する各受動素子の回路定数 （Sパラメータ） が計算される （ステ ップ S 2 0 )。 すなわち、 回路網シミユレータは、入力された回路網を 構成する各回路素子に定数を代入して電気特性を計算し、 ォプティマ ィザ一と呼ばれる最適化機能を使うことにより、 入力された回路網の 電気特性が要求される電気特性を持つように、 回路網を構成する各回 路素子ごとに必要とされる定数値を見つけ出す。
図 8は、 本実施態様による方法によって作製しょうとする高周波電 子部品の回路網の一例である。
図 8に示される回路は、 ローパスフィルタ回路であり、 3つのコン デンサ C O〜C 2と、 1つのコイル L 0によって構成される。 したが つて、 作製しようとする高周波電子部品の回路網がこのような構成で ある場合は、コンデンサ C 0〜C 2及びコイル L 0それぞれについて、 必要とされる素子定数値が見出される。
このようにして、 回路網を構成する各受動素子の定数値に対して回 路内における Sパラメータが計算される。 この Sパラメータを、 デー タベース作成 （ p h a s e - 1 ) において作成されたデータベースを 参照し、 登録されている受動素子の中から、 ステップ S 2 0において 計算された Sパラメータを有する受動素子が選択され、 これらが回路 網に代入される （ステップ S 2 1 )。 この場合、 ステップ S 2 0におい て計算された回路素子の Sパラメータを有する受動素子がデータべ一 スに登録されていない場合、 データベースに登録された受動素子の中 から、 ステップ S 2 0において計算されたパラメータに近い Sパラメ ータを有する 2つの受動素子を選択し、 補完法等を用いて当該パラメ ータとこれに対応するパターンを作成するか、 データベース作成 ( p h a s e - 1 ) に戻って新規に登録すればよい。
次に、 再び回路網シミュレータによって、 代入が完了した回路網全 体の電気特性が計算され、 これが作製しょうとする高周波電子部品に 要求される仕様を満たすか否かが判断される （ステップ S 2 2 )。 その結果、 仕様を満たさないと判断された場合には、 ステップ S 2 1に戻って、 データベースに登録されている受動素子の中から異なる 受動素子が選択され、 再び回路網への代入が行われる。 一方、 仕様を 満たすと判断された場合には、 回路設計 （p h a s e — 2 ) を終了し、 続いてパターン設計 （ p h a s e — 3 ) に移る。
次に、 パターン設計 （p h a s e — 3 ) について説明する。
パターン設計 （p h a S e— 3 ) は、 実際に高周波電子部品を試作 するフェーズであり、 まず、 データベース作成 （p h a s e — 1 ) に おいて作成されたデータベースに登録されている受動素子の中から、 回路設計 （p h a S e _ 2 ) において使用が決定された各受動素子が 選択され、そのパターンを横方向（水平方向） に仮想的に配置する （ス テツプ S 3 0 )。
図 9は、 図 8に示したローパスフィルタ回路を構成する各受動素子 C 0〜 C 2及び L 0を配置した例である。
図 9に示されるように、 ステップ S 3 0においては、 用いられる各 受動素子が互いに横方向 （水平方向） に配置される点が重要である。 この場合、 上述したように、 データベースに登録されている各受動素 子の平面形状が正方形であることから、 これら受動素子 C 0〜C 2及 びし 0の配置としては、種々の組み合わせをとることができる。 また、 データベースに登録されている各受動素子の層構成は、 いずれも、 1 層の G N D層、 3層のスぺーサ一層、 3層の素子形成層、 1層のキヤ ップ層からなる同じ層構成を有していることから、 図 9に示されるよ うに各受動素子が互いに横方向 （水平方向） に配置されると、 各受動 素子を構成する G N D層、 スぺーサ一層、 素子形成層、 キャップ層は、 いずれも同一平面に位置することになる。
このよ うにして各受動素子の仮想的な配置が完了すると、 次に、 こ れら各受動素子間の仮想的な配線が行われる （ステップ S 3 1 )。 図 1 0は、 配線が施された状態における図 8及び図 9に示したロー パスフィルタ回路の構造を示す分解斜視図である。
図 1 0に示されるように、 各受動素子間の配線は、 スぺーサ一層を 利用して行われ、 素子形成層には配線は施されない。 これにより、 各 受動素子のパラメータの変動を実質的に考慮することなく、 各受動素 子間の配線を行うことができる。 以上により、 作製すべき高周波電子 部品全体の構造が決定する。
作製すべき高周波電子部品全体の構造が決定すると、 これに基づい て実際にマスクの製作が行われ（ステップ S 3 2 )、 かかるマスクを用 いて実際に高周波電子部品が試作される （ステップ S 3 3 )。
このようにして試作された高周波電子部品は、 いずれも横方向 （水 平方向） における相互作用の小さい受動素子が互いに横方向 （水平方 向） に配置されていることから、 各受動素子間の相互作用は非常に少 ない。 このため、 上述のとおり、 データベースに登録されている受動 素子を仮想的に配置し（ステップ S 3 0 )、 スぺーサ一層を利用してこ れらを配線する （ステップ S 3 1 ) だけで、 作製すべき高周波電子部 品全体の構造を得ることができ、 各受動素子間の相互作用を考盧する 必要がなくなる。
したがって、本実施態様による高周波電子部品の設計方法によれば、 設計者の経験に頼ることなく設計を行うことができるので、 ^練した 設計者によらず設計を行うことが可能となる。 また、 高周波電子部品 全体についての電磁界シミュレーショ ンを行う必要がないため、 高周 波電子部品の設計をより短期間で行うことが可能となる。
また、 上記実施態様では、 ローパスフィルタを設計する場合を例に 説明したが、これ以外の種々の高周波部品を作製する場合においても、 データベース作成 （p h a s e— 1 ) において作成されたデータべ一 スを用いることができるので、 登録された受動素子の数が多くなれば なるほど、 各種高周波電子部品の設計をより容易且つ短期間で行うこ とができる。
次に、 本発明の好ましい他の実施態様について説明する。
本実施態様にかかる高周波電子部品の設計方法は、 上記実施態様に かかる高周波電子部品の設計方法 （図 1参照） と基本的に同様である 力 S、データベース作成（p h a s e — 1 ) における受動素子の設計（ス テツプ S 1 0 ) 及ぴパターン設計 （p h a s e — 3 ) における受動素 子間配線 （ステップ S 3 1 ) において、 上記実施態様による高周波電 子部品の設計方法と異なっている。すなわち、本実施態様においては、 データベースに登録されるべき受動素子の構造と各受動素子間の配線 方法が上記実施態様とは異なっている。
図 1 1は、 本実施態様におけるステップ S 1 0において決定された コンデンサパターン 1 3 0の一例を示す略分解斜視図である。
図 1 1に示されるように、 コンデンサパターン 1 3 0は、 平面形状 が正方形である 9枚の誘電体基板 1 3 1〜 1 3 9及び所定の誘電体基 板上に形成されたメタラィズによって構成される。 誘電体基板 1 3 1 - 1 3 9のうち、 最下層の誘電体基板 1 3 1は GND層であり、 その 上面にはほぼ全面に GND電極となるメタラィズ 1 4 0が仮想的に形 成されている。 また、 誘電体基板 1 3 1〜 1 3 9のうち、 誘電体基板 1 3 1の上の誘電体基板 1 3 2、 1 3 3はスぺーサ一層であり、 いか なるメタラィズも形成されていない。 さらに、 誘電体基板 1 3 3の上 の誘電体基板 1 3 4〜 1 3 6は素子形成層であり、 誘電体基板 1 3 4 にはコンデンサの一方の電極となるメタラィズ 1 4 1が仮想的に形成 されており、 誘電体基板 1 3 5にはコンデンサの他方の電極となるメ タラィズ 1 4 2が仮想的に形成されており、 誘電体基板 1 3 6にはコ ンデンサの一方の電極となるメタラィズ 1 4 3が仮想的に形成されて いる。 さらに、 誘電体基板 1 3 6の上の誘電体基板 1 3 7、 1 3 8は 配線層であり、 誘電体基板 1 3 7の表面には入出力端の引き出し電極 となるメタライズ 1 4 4、 1 4 5が仮想的に形成されている。
ここで、 図 1 1に示されるように、 誘電体基板 1 3 4上に形成され たメタライズ 1 4 1 と誘電体基板 1 3 6上に形成されたメタライズ 1 4 3とは、 誘電体基板 1 3 5、 1 3 6に仮想的に形成されたスルーホ ール配線を介して短絡されており、 誘電体基板 1 3 6上に形成された メタライズ 1 4 3と誘電体基板 1 3 7上に形成されたメタライズ 1 4 4 とは、 誘電体基板 1 3 7に仮想的に形成されたスルーホール配線を 介して短絡されており、 誘電体基板 1 3 5上に形成されたメタライズ 1 4 2 と誘電体基板 1 3 7上に形成されたメタラィズ 1 4 5 とは、 誘 電体基板 1 3 6、 1 3 7に仮想的に形成されたスルーホール配線を介 して短絡されている。 そして、 誘電体基板 1 3 8の上の誘電体基板 1 3 9はキャップ層であり、 いかなるメタライズも形成されていない。 図 1 1に示されるコンデンサパターン 1 3 0においても、 コンデン サ電極となるメタライズ 1 4 1〜 1 4 3のうち、 G N D電極となるメ タラィズ 1 4 0に最も近いメタラィズ 1 4 1の面積が最も小さく、 メ タラィズ 1 4 0に最も遠いメタラィズ 1 4 3の面積が最も大きく設定 されている。 すなわち、 メタライズ 1 4 2はメタライズ 1 4 3によつ てその一表面の全体が実質的に覆われており、 メタライズ 1 4 1はメ タラィズ 1 4 2によってその一表面の全体が実質的に覆われている。 これにより、 コンデンサパターン 1 3 0においても上述したコンデン サパターン 1 0 と同様、 コンデンサ電極のェッジにおいて発生する電 界が内側に向けられ、 電界の横方向 （水平方向） への漏れが効果的に 低減されるとともに、 実際の製品においてメタライズ 1 4 1〜 1 4 3 にズレが生じた場合であっても、 これに起因する容量値の変動が抑制 される。 さらに、 G N D電極となるメタライズ 1 4 0と各メタライズ 1 4 1〜 1 4 3 との間の容量値を実質的に均一とすることができるの で、 2つの入出力端 1 4 4、 1 4 5のインピーダンスを実質的に同一 とすることもできる。
図 1 2は、 本実施態様におけるステップ S 1 0において決定された コイルパターン 1 5 0の一例を示す略分解斜視図である。
図 1 2に示されるように、 コイルパターン 1 5 0は、 コンデンサパ ターン 1 3 0と同様、 平面形状が正方形であり、 一辺の長さがコンデ ンサパターン l 3 0と等しい 9枚の誘電体基板 1 5 1〜 1 5 9及び所 定の誘電体基板上に形成されたメタラィズによって構成される。 誘電 体基板 1 5 1〜 1 5 9のうち、 最下層の誘電体基板 1 5 1は GND層 であり、 その上面にはほぼ全面に GND電極となるメタライズ 1 6 0 が仮想的に形成されている。 また、誘電体基板 1 5 1〜 1 5 9のうち、 誘電体基板 1 5 1の上の誘電体基板 1 5 2、 1 5 3はスぺーサ一層で あり、 いかなるメタライズも形成されていない。 さらに、 誘電体基板 1 5 3の上の誘電体基板 1 5 4〜 1 5 6は素子形成層であり、 これら 誘電体基板 1 5 4〜 1 5 6にはメタライズ 1 6 1〜 1 6 3がそれぞれ 仮想的に形成されている。 さらに、 誘電体基板 1 5 6の上の誘電体基 板 1 5 7、 1 5 8は配線層であり、 誘電体基板 1 5 7の表面には入出 力端の引き出し電極となるメタラィズ 1 6 4、 1 6 5が仮想的に形成 されている。
ここで、 図 1 2に示されるように、 誘電体基板 1 5 4上に形成され たメタライズ 1 6 1の一端 1 6 1 a と誘電体基板 1 5 5上に形成され たメタライズ 1 6 2の一端 1 6 2 a とは、 誘電体基板 1 5 5に仮想的 に形成されたスルーホール配線を介して短絡されており、 誘電体基板 1 5 5上に形成されたメタライズ 1 6 2の他端 1 6 2 bと誘電体基板 1 5 6上に形成されたメタライズ 1 6 3の一端 1 6 3 a とは、 誘電体 基板 1 5 6に仮想的に形成されたスルーホール配線を介して短絡され ており、 誘電体基板 1 5 6上に形成されたメタライズ 1 6 3の他端 1 6 3 bと誘電体基板 1 5 7上に形成されたメタラィズ 1 64とは、 誘 電体基板 1 5 7に仮想的に形成されたスルーホール配線を介して短絡 されており、 誘電体基板 1 5 4上に形成されたメタラィズ 1 6 1の他 端 1 6 1 bと誘電体基板 1 5 7上に形成されたメタライズ 1 6 5とは、 誘電体基板 1 5 5〜 1 5 7に仮想的に形成されたスルーホール配線を 介して短絡されている。 そして、 誘電体基板 1 5 8の上の誘電体基板 1 5 9はキャップ層であり、いかなるメタラィズも形成されていない。 図 1 2に示されるコイルパターン 1 5 0においても、 コイルを構成 するメタライズ 1 6 1〜 1 6 3により囲まれる領域 S 1の面積と、 そ の外側の領域 S 2 (誘電体基板の端部まで） の面積との関係が、 S 2 ≥ S 1 となるように設定されている。 これにより、 コイルパターン 1 5 0においても上述したコイルパターン 3 0と同様、磁界の横方向（水 平方向） への漏れが効果的に低減される。
尚、 図 1 2に示したコィノレパターン 1 5 0においては、 コイルを構 成するメタライズ 1 6 1〜 1 6 3により囲まれる領域 S 1が矩形とな つているが、 図 6及び図 7に示したコイルパターン 3 0， のように、 コイルを構成するメタライズの形状を円弧形とし、 これにより領域 S 1を円形としても構わない。 コイルを構成するメタラィズ 1 6 1〜 1 6 3の形状を円弧形とすることによる効果は上述のとおりである。 以上のように、 本実施態様においては、 ステップ S 1 0において、 1層の G N D層、 2層のスぺーサ一層、 3層の素子形成層、 2層の配 線層、 1層のキャップ層からなる所定の受動素子の構造が決定される。
このよ うな構造を有する受動素子についても、上記実施態様と同様、 電磁界シミュレーショ ン （ステップ S 1 1 ) が行われ、 これにより、 種々の受動素子につき、 回路定数 （パラメータ） とこれに対応する構 造 （パターン） からなるデータベースが作成される （ステップ S 1 2 )。 また、 回路設計 （P h a s e— 2 ) については、 上記実施態様と同 様であり、 上述した方法により、 作製しょうとする高周波電子部品の 回路素子構成 （回路網） の決定を行なう。 回路設計 （p h a S e _ 2 ) が終了すると、 続いてパターン設計 （p h a s e— 3 ) が行われるが、 本実施態様においても、 まず、 データベース作成 （ p h a s e— 1 ) において作成されたデータベースに登録されている受動素子の中から、 回路設計 （p h a s e— 2 ) において使用が決定された各受動素子を 選択し、 そのパターンを横方向 （水平方向） に仮想的に配置する （ス テツプ S 3 0 )。
例えば、 図 8に示したローパスフィルタ回路を構成する各受動素子 C 0〜C 2及び L 0を配置する場合、 図 9に示されるように、 用いら れる各受動素子が互いに横方向 （水平方向） に配置される。 また、 本 実施態様においては、 データベースに登録されている各受動素子の層 構成は、 いずれも、 1層の G N D層、 2層のスぺーサ一層、 3層の素 子形成層、 2層の配線層、 1層のキャップ層からなる同じ層構成を有 していることから、 図 9に示されるように各受動素子が互いに横方向 (水平方向） に配置されると、 各受動素子を構成する G N D層、 スぺ サ一層、 素子形成層、 配線層、 キャップ層は、 いずれも同一平面に 位置することになる。
このようにして各受動素子の仮想的な配置が完了すると、 次に、 こ れら各受動素子間の仮想的な配線が行われる （ステップ S 3 1 )。 図 1 3は、 配線が施された状態における図 8及び図 9に示したロー パスフィルタ回路の構造を示す分解斜視図である。
図 1 3に示されるように、 本実施態様では、 各受動素子間の配線が 配線層を利用して行われるとともに、 G N D配線がスぺーサ一層に設 けられたスルーホール配線によって構成され、 素子形成層に配線は施 されない。 これにより、 各受動素子のパラメータの変動を実質的に考 慮することなく、 各受動素子間の配線を行うことができる。 以上によ り、 作製すべき高周波電子部品全体の構造が決定する。
作製すべき高周波電子部品全体の構造が決定すると、 これに基づい て実際にマスクの製作が行われ（ステップ S 3 2 )、 かかるマスクを用 いて実際に高周波電子部品が試作される （ステップ S 3 3 )。
本実施態様による方法で試作された高周波電子部品も、 いずれも横 方向 （水平方向） における相互作用の小さい受動素子が互いに横方向 (水平方向） に配置されていることから、 各受動素子間の相互作用は 非常に少なく、 上記実施態様と同様の効果を得ることができる。
しかも、 本実施態様においては、 キャップ層と素子形成層との間に 位置する配線層を用いて各受動素子間の配線が行っていることから、 図 1 4に示されるように、 高周波電子部品の表面 （キャップ層） に P I Nダイォード等の能動素子や、 ディスクリート部品としてのコンデ ンサ、 コイル、 抵抗等の電子部品 1 6 5を搭載する場合に、 これら電 子部品 1 6 5と素子形成層に形成されている受動素子との配線を容易 に行うことが可能となる。 また、 高周波電子部品の表面 （キャップ層） に電子部品 1 6 5を搭載する場合、 高周波電子部品の表面 （キャップ 層） には、 かかる部品用のパッド電極 1 6 6が必要となるが、 本実施 態様においては、 キャップ層と素子形成層との間に配線層が介在して いることから、 素子形成層に形成されている受動素子に対するパッド 電極 1 6 6の影響を低減することができる。
尚、 図 1 1に示したコンデンサパターン 1 3 0においては、 コンデ ンサ電極となるメタラィズ （ 1 4 1〜 1 4 3 ) を、 素子形成層である 3枚の誘電体基板 1 34〜 1 3 6の全てに形成しているが、 回路定数 が小さいコンデンサパターンにおいては、 素子形成層である 3枚の誘 電体基板 1 34〜 1 3 6の全てを使用する必要はなく、 上層側の 2層 の誘電体基板 1 3 5、 1 3 6にのみメタライズを形成すればよい。 同 様に、 図 1 2に示したコイルパターン 1 5 0においては、 コイル電極 となるメタライズ （ 1 6 1〜 1 6 3) を、 素子形成層である 3枚の誘 電体基板 1 54〜 1 5 6の全てに形成しているが、 回路定数が小さい コイルパターンにおいては、 素子形成層である 3枚の誘電体基板 1 5 4〜 1 5 6の全てを使用する必要はなく、 最上層の誘電体基板 1 5 6 のみ、 若しくは、 上層側の 2層の誘電体基板 1 5 5、 1 5 6にのみメ タラィズを形成すればよい。 このよ うな場合、本実施態様においては、 素子形成層の上方に配線層が設けられ、 ここにコンデンサやコイルの —方及び他方の電極となるメタライズ （ 1 4 4、 1 4 5、 1 6 4、 1 6 5) が形成されていることから、 これら電極まで引き出すために必 要となるスルーホール数を減らすことができる。
また、 図 1 3に示したローパスフィルタ回路においては、 スルーホ ールからなる GND配線がスぺーサ一層に設けられているが、 回路構 成上、 GND配線が不要なものについては、 スぺーサ一層にこのよ う なスルーホールを設ける必要はない。
尚、 上記各実施態様においては、 いずれも 4つの受動素子からなる ローパスフィルタを設計する例について説明したが、 用いられる受動 素子の数により、 全体として四辺形に配置することができない場合に は、 以下のように処理すればよい。 図 1 5は、 3つの受動素子 5 1〜 5 3からなる高周波電子部品 5 0 の配置例である。
図 1 5に示されるように、 高周波電子部品が 3つの受動素子 5 1〜
5 3からなる場合には、 ダミー領域 5 4を付加することにより、 高周 波電子部品 5 0全体の平面形状を四辺形とすることができる。ここで、 ダミー領域 5 4は、 最下層の誘電体基板に G N D電極が設けられてい る他、 その他の誘電体基板にはメタライズが形成されていない構造を 有する。
図 1 6は、 5つの受動素子 6 1〜 6 5からなる高周波電子部品 6 0 の配置例である。
図 1 6に示されるように、 高周波電子部品が 5つの受動素子 6 1〜
6 5からなる場合には、 ダミー領域 6 6を付加することにより、 高周 波電子部品 6 0全体の平面形状を四辺形とすることができる。
また、 用いられる受動素子の数により、 全体として四辺形に配置す ることができる場合であっても、 ダミー領域を付加しても構わない。 図 1 7は、 8つの受動素子 7 1〜 7 8からなる高周波電子部品 7 0 の配置例である。
高周波電子部品 7 0は、 8つの受動素子 7 ；!〜 7 8からなるため、 ダミー領域を付加しなくても全体として四辺形に配置することができ るが、 図 1 7に示されるように、 ダミー領域 7 9を付加することによ り、 高周波電子部品 7 0全体の平面形状をより取り扱い易い形状とす ることができる。 この場合、 ダミー領域 7 9が高周波電子部品 7 0の 中心部に配置されていることから、 各受動素子間の相互作用が一層低 減されるという効果も得られる。
さらに、 上記各実施態様においては、 いずれもデータベースに登録 された受動素子の一辺の長さが互いに等しい場合を例に説明したが、 受動素子の一辺の長さを全て等しくする必要はなく、 例えば、 一辺の 長さカ 1 . O m m、 0 . 8 m m、 0 . 5 m m、 0 . 3 m mのように、 一辺の長さが異なる複数のシリーズを登録し、 作製すべき高周波電子 部品に要求される電気特性に応じて、 適切なシリーズに属する受動素 子を用いても構わない。 この場合、 一つの高周波電子部品につき、 用 いられる受動素子を一つのシリーズのみから選択することは必須でな く、 2以上のシリーズから選択し、 これらを配置することによって高 周波電子部品を構成しても構わない。
図 1 8は、 一辺の長さが 1 . O m mであるシリーズから選択された 受動素子 8 1及び一辺の長さが 0 . 5 m mであるシリーズから選択さ れた受動素子 8 2、 8 3からなる高周波電子部品 8 0の配置例である。 図 1 8に示されるように、 2以上のシリーズから受動素子を選択す る場合であっても、 高周波電子部品全体の平面形状を四辺形とするこ とが可能である。
また、 2以上のシリーズから受動素子を選択することにより、 全体 として四辺形に配置することができない場合には、 ダミー領域を付加 することによって高周波電子部品全体の平面形状を四辺形とすること ができる。
図 1 9は、 一辺の長さが 0 . 5 m mであるシリーズから選択された 受動素子 9 1〜 9 3及ぴ一辺の長さが 0 . 3 m mであるシリーズから 選択された受動素子 9 4からなる高周波電子部品 9 0の配置例である。 図 1 9に示されるように、 一辺の長さが他の受動素子 9 1〜 9 3よ りも小さい受動素子 9 4が用いられることにより、 全体として四辺形 に配置することができない場合、 ダミー領域 9 5を付加することによ つて、 高周波電子部品 9 0全体の平面形状を四辺形とすることができ る。 この場合、 図 1 9に示されるように、 一辺の長さが 0 . 3 m mで ある受動素子 9 4をコーナー部分に配置し、 残余の部分をダミー領域 9 5とすることにより、 各受動素子間の相互作用を一層低減すること ができる。
図 2 0は、 一辺の長さが 0 . 5 m mであるシリーズから選択された 受動素子 1 0 1〜 1 0 3及び一辺の長さが 0 . 8 m mであるシリーズ から選択された受動素子 1 0 4からなる高周波電子部品 1 0 0の配置 例である。
図 2 0に示されるように、 一辺の長さが他の受動素子 1 0 1〜 1 0 3よりも大きい受動素子 1 0 4が用いられることにより、 全体として 四辺形に配置することができない場合、 ダミー領域 1 0 5、 1 0 6を 付加することによって、 高周波電子部品 1 0 0全体の平面形状を四辺 形とすることができる。
さらに、 上記各実施態様においては、 いずれもデータベースに登録 された受動素子の平面形状がいずれも正方形である場合を例に説明し たが、 全ての受動素子の平面形状を正方形とする必要はなく、 平面形 状が長方形である受動素子をデータベースに登録しても構わない。 図 2 1は、 平面形状がいずれも長方形である 6つの受動素子 1 1 1 〜 1 1 6からなる高周波電子部品 1 1 0の配置例である。
図, 2 1に示されるように、 用いられる受動素子 1 1 1〜 1 1 6が長 方形である場合にも、 これらを横方向 （水平方向） に配置することに より、 高周波電子部品 1 1 0全体の平面形状を四辺形とすることがで きる。 この場合、 用いられる受動素子の数により、 全体として四辺形 に配置することができない場合には、図 1 5や図 1 6に示したように、 ダミー領域を付加することによつて高周波電子部品全体の平面形状を 四辺形にすることができる。 また、 用いられる受動素子の数により、 全体として四辺形に配置することができる場合であっても、 図 1 7に 示したように、 ダミー領域を付加しても構わない。
さらに、 平面形状が長方形である受動素子を用いる場合、 高周波電 子部品を構成する全ての受動素子を平面形状が長方形であるタイプか ら選択することは必須でなく、 一つの高周波電子部品につき、 平面形 状が正方形であるタィプ及ぴ平面形状が長方形であるタィプの両方か ら受動素子を選択し、 これらを配置することによつて高周波電子部品 を構成しても構わない。 この場合、 高周波電子部品全体の平面形状を 四辺形とするためには、 平面形状が長方形である受動素子の各辺の長 さを、平面形状が正方形である受動素子の一辺の長さと一致させるか、 その整数倍若しくは整数倍分の 1に設定することが好ましい。例えば、 平面形状が正方形であるタイプの受動素子として、 それぞれ一辺の長 さ力 1 . O m m、 0 . 8 m m , 0 . 5 m m、 0 . 3 m mである複数の シリーズがデータベースに登録されている場合、 平面形状が長方形で あるタイプの受動素子としては、 各辺の長さを 0. 8mmX O . 5 m mや、 1. OmmX O . 5mmのように、 両辺の長さを平面形状が正 方形であるタイプの受動素子の一辺の長さと一致させたり、 各辺の長 さを 0. 4mmX 0. 5 mmや 0. 4 mm X 0. 6 mmのように、 少 なく とも一方の辺の長さを平面形状が正方形であるタイプの受動素子 の一辺の長さの整数倍若しくは整数倍分の 1に一致させることが好ま しい。
図 2 2は、 一辺の長さが 0. 5 mmであるシリーズから選択された 受動素子 1 2 1 (正方形タイプ）、 一辺の長さが 0. 3mmであるシリ ーズから選択された受動素子 1 2 2 (正方形タイプ）、各辺の長さが 0. 5 mm X 0. 3 mmである長方开$タイプの受動素子 1 2 3、 1 2 4力、 らなる高周波電子部品 1 2 0の配置例である。
図 2 2に示されるように、 用いられる受動素子として、 正方形タイ プの受動素子 1 2 1、 1 2 2と、 長方形タイプの受動素子 1 2 3、 1 24が混在している場合であっても、 平面形状が長方形である受動素 子の各辺の長さを、 平面形状が正方形である受動素子の一辺の長さと 一致させるか、 その整数倍若しくは整数倍分の 1に設定しておけば、 高周波電子部品 1 2 0全体の平面形状を四辺形とすることができる。 この場合、 用いられる受動素子の数やサイズにより、 全体として四辺 形に配置することができない場合には、 ダミー領域を付加することに よって高周波電子部品全体の平面形状を四辺形をすることができる。 また、 用いられる受動素子の数やサイズにより、 全体として四辺形に 配置することができる場合であっても、 ダミー領域を付加しても構わ ない。
本発明は、 以上の実施態様に限定されることなく、 特許請求の範囲 に記載された発明の範囲内で種々の変更が可能であり、 それらも本発 明の範囲内に包含されるものであることはいうまでもない。
例えば、 上記実施態様では、 データベースの作成 （p h a s e— 1 ) において、 受動素子の仮想的な構造の決定 （ステップ S 1 0) 及び電 磁界シミユレーシヨン （ステップ S 1 1 ) によって、 各受動素子の特 性 （パラメータ） とこれに対応する構造 （パターン） を得ているが、 実際に受動素子を試作し、 その電気特性を実測することによって、 各 受動素子の特性 （パラメータ） とこれに対応する構造 （パターン） を 得ても構わない。 この場合、 各受動素子の特性 （パラメータ） とこれ に対応する構造 （パターン） についてのより正確なデータを得ること ができる一方、 ひとつのデータを生成するのに多くの時間が必要とな る。 このため、 上記実施態様のように、 仮想的な構造の決定 （ステツ プ S 1 0 ) 及び電磁界シミュレーション （ステップ S 1 1 ) によって データを生成し、 必要に応じて試作及び実測を行うことによってこれ を補完することが最も好ましい。
また、 上記実施態様において、 ローパスフィルタを設計する例につ いて説明したが、 本発明により設計可能な高周波電子部品としては、 ローパスフィルタに限定されず、 他の回路、 例えば、 フィルタ、 カプ ラ、 P I Nスィッチを設計することも可能である。 この場合、 必要に 応じて、 高周波電子部品の表面 （キャップ層） に P I Nダイオード等 の半導体素子や、 ディスクリート部品としてのコンデンサ、 コイル、 抵抗等の電子部品を搭載しても構わない。 尚、 前者の実施態様のよう に、 高周波電子部品の表面 （キャップ層） と素子形成層との間に配線 層が設けられていない高周波電子部品の表面にこれら電子部品を実装 する場合、 多層基板に内蔵される受動素子と上記電子部品とを接続す る配線を、 ダミー領域に形成することが好ましい。 このよ う にかかる 配線をダミー領域に形成すれば、 各受動素子の素子形成層におけるメ タラィズのパターンを変更する必要がないという利点がある。
また、 上述したコンデンサパターン 1 0、 1 3 0においては、 いず れも、 コンデンサ電極となるメタラィズ （ 2 3〜 2 6、 1 4 1〜 1 4 3 ) が 3層に亘つて形成されており、 上述したコイルパターン 3 0、 1 5 0においては、 いずれも、 コイル電極となるメタライズ （4 3〜 4 6、 1 6 1〜 1 6 3 ) が 3層に亘つて形成されているが、 より大き な定数値が必要な場合には、 素子形成層として 4層以上割り当てても よい。 この場合、 コンデンサ電極となる各メタライズの面積は、 以下 のように設定することが好ましい。
図 2 3は、 5層の素子形成層を用いたコンデンサパターン 1 7 0を 示す略断面図である。
図 2 3に示されるように、 コンデンサパターン 1 70においては、 コンデンサ電極となるメタライズ 1 7 1 - 1 7 5のうち、 GND電極 となるメタライズ 1 7 6に最も遠いメタライズ 1 7 5からメタライズ
1 7 6に最も近いメタラィズ 1 7 1の順で、 面積が小さくなるよ うに 設定されている。 すなわち、 最上層となるメタライズ 1 7 5が最も広 い面積を有し、 その他のメタラィズ 1 7 1〜 1 74は、 隣接する上方 のメタライズによってそれぞれの一表面の全体が実質的に覆われてい る。 これにより上述したコンデンサパターン 1 0、 1 3 0 と同様の効 果を得ることができる。
図 2 4は、 5層の素子形成層を用いたコンデンサパターン 1 8 0を 示す略断面図である。
図 2 4に示されるように、 コンデンサパターン 1 8 0においては、 コンデンサ電極となるメタラィズ 1 8 1〜 1 8 5のうち、 GND電極 となるメタライズ 1 8 6に最も遠いメタラィズ 1 8 5の面積がその直 下のメタラィズ 1 8 4より も大きく設定され、 メタライズ 1 8 4の面 積がその直下のメタライズ 1 8 3よりも大きく設定され、 メタライズ
1 8 3の面積がその直下のメタラィズ 1 8 2よりも小さく設定され、 メタライズ 1 8 2の面積がその直下のメタラィズ 1 8 1より も大きく 設定されている。 すなわち、 コンデンサ電極となる複数のメタライズ のうち、 GND電極となるメタラィズから遠くに位置する 3つのメタ ライズについては、 上述したコンデンサパターン 1 0、 1 3 0と同様、 GND電極となるメタラィズに近くなるにつれてその面積が小さくな るように設定され、 コンデンサ電極となる複数のメタラィズのうちそ れ以外のメタラィズについては、 隣接するメタラィズと異なる面積を 有し、 且つ、 GND電極となるメタライズから最も遠いメタライズの 面積より も小さい面積に設定されている。 このような構造においても、 メタライズ 1 8 1〜 1 8 5からなるコ ンデンサ電極のェッジにおいて発生する電界が内側に向けられ、 電界 の横方向 （水平方向） への漏れが効果的に低減される。 また、 このよ うな構造によれば、 図 2 3に示されるコンデンサパターン 1 7 0より も大きな容量値を得ることが可能となる。
さらに、 上述したコイルパターン 3 0においては、 コイルを構成す るメタライズ 4 3〜4 5により囲まれる領域 S 1の面積と、 その外側 の領域 S 2 (誘電体基板の端部まで） の面積との関係が、 S 2≥ S 1 となるように設定されているが、 S 1 > S 2であっても、 受動素子の 配置ステツプ （ステップ S 3 0 ) において、付加されるダミー領域や、 隣り合う受動素子内の空白領域 （素子形成層においてメタライズが形 成されていない部分） によって結果的に S 2≥ S 1 となるように配置 可能であれば、 このよ うなコイルパターンをデータベースに登録し、 これを利用しても構わない。 すなわち、 受動素子の仮想的な配置 （ス テツプ S 3 0) が完了した時点における領域 S 2とは、 コイルを構成 するメタラィズから誘電体基板の端部若しくは隣り合う受動素子内の メタラィズまでの領域によって定義することができる。
また、 上述したコイルパターン 3 0 ' においては、 メタライズ 4 3 ' 〜4 5 ' からなるコイル形状が正円形であるが、 誘電体基板の平面形 状に応じ、 コイル形状を楕円形としても構わない。
さらに、 上記各実施態様においては、 パターン設計 （P h a s e - 3) において受動素子の仮想的な配置 （ステップ S 3 0) を行った後、 これら配置された受動素子間の配線を行っているが（ステップ S 3 1 )、 ステップ S 30が完了した後、 GND層よりもさらに下層に、 対地容 量電極が形成された誘電体基板及ぴ他の GND層を付加することによ り、 対地容量を付加しても構わない。
図 2 5は、 このような対地容量を付加した例による高周波電子部品 1 90を示す分解斜視図である。
図 2 5に示されるように、 高周波電子部品 1 9 0においては、 本来 最下層となる GND層の下方に第 1及び第 2の付加層が設けられてな る。 第 1の付加層は、 誘電体基板 1 9 1上に対地容量電極となるメタ ライズ 1 9 2が形成されてなり、 第 2の付加層は、 誘電体基板 1 9 3 上のほぼ全面に G N D電極となるメタラィズ 1 9 4が形成されてなる t また、本来最下層となる G N D層に設けられたメタライズ 1 9 5には、 切り欠き部 1 9 6が設けられ、 対地容量電極となるメタライズ 1 9 2 は、 かかる切り欠き部 1 9 6に設けられたスルーホールを介してスぺ ーサ一層に形成されている配線に接続されている。
このような構成からなる高周波電子部品 1 9 0によれば、 比較的容 量の大きい対地容量を容易に形成することができる。 この場合、 第 1 及び第 2の付加層が G N D層よりも下方に設けられていることから、 素子形成層に設けられている受動素子に対する影響はほとんどない。 また、 上記各実施態様において受動素子を構成する誘電体基板の積 層数は一例であり、 本発明による高周波電子部品の積層数が上記実施 態様において示したものに限定されることはない。 したがって、 例え ば、 素子形成層として 4層以上の誘電体基板を用いてもよく、 スぺー サ一層として 4層以上の誘電体基板を用いてもよい。 また、 配線層に ついても、 2層に限定されることはなく、 1層のみであってもよいし、 3層以上であってもよい。
さらに、 後者の実施態様においては、 キャップ層と素子形成層との 間に設けられた配線層において各受動素子間の配線を行っているが、 かかる配線層とスぺーサ一層の両方において各受動素子間の配線を行 つても構わない。
以上説明したように、 本発明によれば、 各受動素子間の相互作用が 低減された高周波電子部品を提供することができる。 また、 本発明に よれば、 多層基板内に複数の受動素子が内蔵された高周波電子部品を 容易に設計することが可能となる。

Claims

請求の範囲 '
1 . 作製すべき高周波電子部品の回路網に含まれる各受動素子が必要 とするパラメータを各受動素子ごとに特定する第 1のステップと、 複 数の受動素子のパラメータ及ぴこれに対応するパターンが登録された データベースの中から、 前記特定された各パラメータに対応するパタ ーンをそれぞれ選択する第 2のステップと、 前記選択されたパターン を互いに横方向に仮想的に配置する第 3のステップと、 前記配置され たパターン間を仮想的に配線する第 4のステップとを備える高周波電 子部品の設計方法。
2 . 前記第 2のステップにおいて選択された各パターンがいずれも多 層基板からなり、 前記多層基板は、 G N D電極となるメタライズが設 けられた G N D層と、 受動素子の本体となるメタラィズが設けられた 素子形成層と、 前記 G N D層と前記素子形成層との間に設けられたス ぺーサ一層とを含むことを特徴とする請求項 1に記載の高周波電子部 品の設計方法。
3 . 前記第 3のステップにおいて各パターンが互いに横方向に配置さ れると、 これら各パターンに含まれる前記 G N D層、 前記素子形成層 及び前記スぺーサ 層が互いに同一平面を構成することを特徴とする 請求項 2に記載の高周波電子部品の設計方法。
4 . 前記第 4のステップが、 少なく とも前記各パターンに含まれる前 記スぺーサ一層において行われることを特徴とする請求項 2に記載の 高周波電子部品の設計方法。
5 . 前記多層基板が、 前記素子形成層からみて前記スぺーサ一層とは 反対側に設けられたキャップ層と、 前記キヤップ層と前記素子形成層 との間に設けられた配線層とをさらに含むことを特徴とする請求項 2 に記載の高周波電子部品の設計方法。
6 . 前記第 4のステップが、 少なく とも前記各パターンに含まれる前 記配線層において行われることを特徴とする請求項 5に記載の高周波 電子部品の設計方法。
7 . 前記キャップ層に電子部品を搭載する第 5のステップをさらに備 えることを特徴とする請求項 5に記載の高周波電子部品の設計方法。
8 . 前記第 2のステップにおいて選択されたパターンのうちコンデン サを構成するパターンが、 いずれも前記素子形成層に形成された少な く とも第 1乃至第 3のメタライズを含み、 前記第 2のメタライズは前 記第 1のメタライズと前記第 3のメタライズとの間に設けられ、 前記 第 1のメタラィズは前記第 2のメタラィズによってその一表面の全体 が実質的に覆われており、 前記第 2のメタライズは前記第 3のメタラ ィズによってその一表面の全体が実質的に覆われていることを特徴と する請求項 2に記載の高周波電子部品の設計方法。
9 . 前記第 1乃至第 3のメタライズのうち、 前記第 1のメタライズが 前記 G N D電極となるメタラィズに最も近いことを特徴とする請求項 8に記載の高周波電子部品の設計方法。
1 0 . 前記コンデンサを構成するパターンが、 前記第 1のメタライズ と前記 G N D電極となるメタライズとの間に設けられた第 4のメタラ ィズをさらに含み、 前記第 4のメタライズが、 前記第 1のメタライズ とは異なる面積を有していることを特徴とする請求項 9に記載の高周 波電子部品の設計方法。
1 1 . 前記第 2のステップにおいて選択されたパターンのうちコイル を構成するパターンが、 前記素子形成層のうち、 コイルの本体となる メタライズの内側となる領域 S 1の面積と、 その外側の領域 S 2の面 積との関係が、 S 2≥ S 1 となるように設定されていることを特徴と する請求項 2に記載の高周波電子部品の設計方法。
1 2. 前記コイルの本体となるメタライズが円弧形であることを特徴 とする請求項 1 1に記載の高周波電子部品の設計方法。
1 3. 前記第 2のステップにおいて選択された各パターンの平面形状 が互いに等しいことを特徴とする請求項 1に記載の高周波電子部品の 設計方法。
1 4. 前記第 2のステップにおいて選択された各パターンの平面形状 がいずれも正方形であることを特徴とする請求項 1に記載の高周波電 子部品の設計方法。
1 5. 前記第 3のステップにおいて、 ダミー領域が各パターンに対し て横方向に付加されることを特徴とする請求項 1に記載の高周波電子 部品の設計方法。
1 6. 前記第 3のステップが行われた後、 容量電極となるメタライズ が設けられた付加層を、 各パターンが備える前記 GND層に隣接して 付加する第 6のステップをさらに備えることを特徴とする請求項 2に 記載の高周波電子部品の設計方法。
1 7. 複数の受動素子が内蔵された多層基板からなる高周波電子部品 であって、 前記複数の受動素子が前記多層基板内において互いに横方 向に配置されていることを特徴とする高周波電子部品。
1 8. 前記多層基板が、 GND電極が形成された GND層と、 前記複 数の受動素子が形成された素子形成層と、 前記 GND層と前記素子形 成層との間に設けられたスぺーサ一層とを含み、 前記複数の受動素子 の入出力端はいずれも前記スぺーサ一層に引き出され、 前記スぺーサ 一層において配線されていることを特徴とする請求項 1 7に記載の高 周波電子部品。
1 9 . 前記多層基板が、 G N D電極が形成された G N D層と、 前記複 数の受動素子が形成された素子形成層と、 前記素子形成層から見て前 記 G N D層とは反対側に設けられた配線層とを含み、 前記複数の受動 素子の入出力端はいずれも前記配線層に引き出され、 前記配線層にお いて配線されていることを特徴とする請求項 1 7に記載の高周波電子 部叩 0
2 0 . 前記複数の受動素子にはコンデンサが含まれており、 前記コン デンサはいずれも前記素子形成層に形成された少なく とも第 1乃至第
3のメタラィズを含み、 前記第 2のメタラィズは前記第 1のメタライ ズと前記第 3のメタライズとの間に設けられ、 前記第 1のメタライズ は前記第 2のメタラィズによってその一表面の全体が実質的に覆われ ており、 前記第 2のメタライズは前記第 3のメタライズによってその 一表面の全体が実質的に覆われていることを特徴とする請求項 1 8に 記載の高周波電子部品。
2 1 . 前記第 1乃至第 3のメタライズのうち、 前記第 1のメタライズ が前記 G N D電極に最も近いことを特徴とする請求項 2 0に記載の高 周波電子部品。
2 2 . 前記コンデンサが、 前記第 1のメタライズと前記 G N D電極と の間に設けられた第 4のメタラィズをさらに含み、 前記第 4のメタラ ィズが、 前記第 1のメタライズとは異なる面積を有していることを特 徴とする請求項 2 1に記載の高周波電子部品。
2 3 . 前記複数の受動素子にはコイルが含まれており、 前記コイルは 前記素子形成層のうち、 コイルの本体となるメタラィズの内側の領域
S 1の面積と、 前記コイルの本体となるメタライズから多層基板の端 部若しくは隣り合う受動素子を構成するメタラィズまでの領域 S 2の 面積との関係が、 S 2≥ S 1であることを特徴とする請求項 1 8乃至
2 2のいずれか 1項に記載の高周波電子部品。
2 4 . 前記コイルを構成するメタラィズが円弧形であることを特徴と する請求項 2 3に記載の高周波電子部品。
2 5 . 前記多層基板の表面に電子部品が搭載されていることを特徴と する請求項 1 7に記載の高周波電子部品。
2 6 . 前記多層基板が、 前記 G N D層に隣接し前記 G N D電極を対向 電極とする容量電極が設けられた付加層をさらに含むことを特徴とす る請求項 1 8に記載の高周波電子部品。
2 7 . 複数の受動素子が内蔵された多層基板からなる高周波電子部品 であって、 前記複数の受動素子にはコンデンサが含まれており、 前記 コンデンサは少なく とも第 1乃至第 3のメタライズを含み、 前記第 2 のメタライズは前記第 1のメタライズと前記第 3のメタライズとの間 に設けられ、 前記第 1のメタラィズは前記第 2のメタライズによって その一表面の全体が実質的に覆われており、 前記第 2のメタラィズは 前記第 3のメタライズによってその一表面の全体が実質的に覆われて いることを特徴とする高周波電子部品。
2 8 . 前記多層基板には、 ほぼ全面に G N D電極が形成された G N D 層が含まれており、 前記第 1乃至第 3のメタライズのうち、 前記第 1 のメタラィズが前記 G N D電極に最も近いことを特徴とする請求項 2 7に記載の高周波電子部品。
2 9 . 前記コンデンサが、 前記第 1 のメタライズと前記 G N D電極と の間に設けられた第 4のメタラィズをさらに含み、 前記第 4のメタラ ィズが、 前記第 1のメタライズとは異なる面積を有していることを特 徴とする請求項 2 8に記載の高周波電子部品。
3 0 . 複数の受動素子が内蔵された多層基板からなる高周波電子部品 であって、 前記複数の受動素子にはコイルが含まれており、 前記コィ ルは本体となるメタライズの内側の領域 S 1の面積と、 前記本体とな るメタライズから多層基板の端部若しくは隣り合う受動素子を構成す るメタラィズまでの領域 S 2の面積との関係が、 S 2≥ S 1であるこ とを特徴とする高周波電子部品。
3 1 . 前記コイルの本体となるメタラィズが円弧形であることを特徴 とする請求項 3 0に記載の高周波電子部品。
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