WO2001037475A1 - Frequenzvergleich zwischen der datenrate eines empfangenen datensignals und der taksignalfrequenz eines lokalen oszillators - Google Patents

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WO2001037475A1
WO2001037475A1 PCT/EP2000/011255 EP0011255W WO0137475A1 WO 2001037475 A1 WO2001037475 A1 WO 2001037475A1 EP 0011255 W EP0011255 W EP 0011255W WO 0137475 A1 WO0137475 A1 WO 0137475A1
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data stream
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detector
edge change
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PCT/EP2000/011255
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Reinhold Unterricker
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Infineon Technologies Ag
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • the invention relates to a method for the data rate determination of a binary data stream with a plurality of edge changes which have a mean edge change rate with a known one
  • Edge change likely to have eit and a data rate detector to carry out the method.
  • the invention relates to a method for regulating the control signal of a local oscillator for a phase control loop and a phase control loop with an input, an output, a phase detector, a loop filter and a local oscillator.
  • a clock regenerator which extracts the associated clock from an incoming data signal. This is usually realized with a phase-locked loop in which an oscillator whose frequency can be adjusted is controlled in such a way that the phase position of its output signal matches the phase of the data signal. A phase detector compares the phases. Since a phase locked loop does not engage if the control signal of the local oscillator deviates too much from the data rate of the incoming data signal, it should also be possible to correctly recognize and correct a frequency difference.
  • Frequency-sensitive phase detectors for example as rotation frequency detectors, are often used for this purpose. It is problematic, however, that the frequency-sensitive phase detector can only detect the data rate in the aforementioned type of modulation in a limited frequency range, since it cannot a distinction can be made between a single bit of a data rate and two identical consecutive bits of twice the data rate.
  • this problem can be solved by generating a sufficiently precise reference frequency, for example with a crystal oscillator, which is closely related to the data rate.
  • the receive oscillator can then be tuned to the data rate so precisely by a frequency control circuit that it can lock onto the data rate in the phase-locked loop.
  • a disadvantage of this method for example from the essay by Sam Yinshang Sun: "A High Speed High Jitter Tolerant Clock and Data Recovery Circuit Using Crystal Based Dual PLL" in "IEEE 1991 Bipolar Circuits and Technology Meeting", pp. 293-296 that a reference signal must be supplied or generated with a quartz.
  • the data rate is not known a priori. To determine this data rate, some methods are now based on determining the data rate by trial and error. Features in the data stream, such as the occurrence of a synchronization word, are checked here. The data rate is changed until the expected feature is found. However, this process is very complex and takes a lot of time.
  • the inventor has recognized that the data rate of a binary data stream can be determined on the basis of knowledge of its statistical properties, namely its edge change probability and its average edge change rate.
  • a special case can occur with original data streams with known statistics, such as audio data for which scrambling is not absolutely necessary and nevertheless which, based on the known statistics, also knows the edge change probability.
  • the inventor proposes to improve a method for data rate detection of a binary data stream with a plurality of edge changes, which have an average edge change rate with a known edge change probability, in such a way that the average edge change rate of the data stream D with an average edge change rate of another Data stream TD is compared and a signal Sl is generated from the difference between the two mean values.
  • an absolute value is obtained instead of an absolute value, similar to the way in which a phase detector does not indicate an absolute value of a phase difference, but rather supplies a voltage which has a specific connection with the phase difference.
  • Both an electronic and an optical data stream can preferably be detected with the method according to the invention.
  • An advantageous embodiment of the method according to the invention can consist in that the signal S1 is generated from the average edge change rate in a data rate detector.
  • a first pulse train F1 is generated from the data stream D
  • a data stream TD and a second pulse train F2 are generated from a clock stream T.
  • the data stream D is a sequence of data signals
  • the clock stream T is a sequence of clock signals.
  • Both pulse sequences are compared in a subtractor. After smoothing the difference of the pulse sequences F1-F2 determined in the subtractor, the pulse difference generates the signal Sl.
  • This signal S1 is therefore proportional to the frequency difference between an instantaneous frequency of the local oscillator (clock current T) and the data rate of the incoming data stream.
  • the frequency of the clock current T in a data generator is advantageously divided by a factor.
  • the edge change rate is half the data rate, that is to say, for example, if the incoming data stream is scrambled, the value of this factor is 4.
  • edge changes of the data streams D and TD are advantageously detected with at least one separate edge change detector each.
  • An edge change of the data stream D causes a pulse train Fl, an edge change of the data stream TD a pulse train F2.
  • the two pulse sequences are subtracted from one another, so that the pulse difference F1-F2 is obtained.
  • the pulse difference F1-F2 is advantageously smoothed by a low-pass filter.
  • This filter removes short-term maxima and minima of the edge change rate of the incoming signal, thus averaging and smoothing the signal.
  • the average edge change frequency can deviate from half the data rate depending on the code used, but it has a fixed, known relationship with it when the original data is scrambled.
  • the code used is now simulated in the data generator.
  • counters in the data path and in the clock path can also set the relationship between the edge alternation density applicable to the code and the edge alternation density of the clock signal.
  • An advantageous further development of the invention consists in that, especially at high data rates, preferably at data rates greater than one gigabaud, the frequency of the incoming data stream D and the clock stream T is given with counters before the clock and data stream are supplied to the edge change detectors. The requirements for the edge change detectors are then less stringent.
  • the data generator divides the clock current by a factor of 4, a pattern with the bit sequence 0011 is formed. At high data rates, it may also be advisable to deviate from this pattern 0011 in order to take into account not only the same bits (00 or 11) in pairs, but also individual bits that also occur in the data stream.
  • the method according to the invention is applied to a phase locked loop for controlling an actuating signal S2 of a local oscillator.
  • the signal S1 generated in the data rate detector is fed to the phase locked loop.
  • This signal S1 can be used for coarse tuning of the oscillator, fine tuning is effected by a phase detector of the phase locked loop.
  • the determined signal S1 is supplied to the phase-locked loop in the case of a non-latched phase lock and is switched off in the event that the phase-locked loop locks into place. Furthermore, the determined signal S1 can be added in an adder to an actuating signal S2 generated by a phase detector in the phase-locked loop. With this addition, the signals generated by the data rate detector and the signals from the phase detector can be weighted differently in order to optimize the latching process of the phase locked loop.
  • the generated signal S1 is weighted less than the signal of the phase detector.
  • the signal S1 generated in the data rate detector can preferably be weighted with a factor between 1/1 and ⁇ 1/30 weaker than the actuating signal S2 of the phase detector.
  • An advantageous value is 1/10, for example.
  • the inventor suggests that the output signal of the adder be passed through a loop filter to the local oscillator for smoothing.
  • the control signal of the oscillator can hereby be changed until its oscillation frequency has adjusted to the data rate of the incoming data stream.
  • a latching signal is derived when the phase locked loop is latched in, which switches off the addition of the signal S1 to the actuating signal S2 of the phase detector.
  • the inventor furthermore proposes a data rate detector for carrying out the method with an input for a binary data stream D, another input for a clock stream T, the streams having a large number of edge changes with an average edge change rate, an output for a generated signal Sl and a means for sales equal to the average edge change rate of the data stream D with the edge change rate of a further data stream TD.
  • Edge change rate of the data stream D with the edge change rate of the further data stream TD a first edge change detector with an input for the data stream D and an output for a pulse train Fl, a second edge change detector with an input for the data stream TD and an output for a pulse train F2 and at least one subtractor, which compares the pulse trains F1 and F2 and determines the pulse difference F1-F2.
  • the at least two edge change detectors have an RC element and a means for edge change detection.
  • This means for edge change detection is preferably an exclusive-OR gate.
  • At least one data generator can be provided with an input for the clock current T and an output for the data stream TD, which precedes the means for comparing the average edge change rate of the data stream D with the edge change rate of the further data stream TD.
  • the inventor also proposes that the data generator have a means for dividing the frequency of the clock current by a factor, preferably a factor of 4.
  • the division factor can apply in the event that the average edge change rate is equal to half the data rate.
  • the data generator preferably has a means which simulates the code used.
  • the data rate detector can have at least one means that compares the average edge change rate of the data stream. mes D is adjusted with the edge change rate of the further data stream TD.
  • the means for compensating for short-term fluctuations has a low-pass filter.
  • counters are provided in the data path and in the clock path, which set the edge alternation density applicable to the code in the case of a coded data stream. For example, in the case of a code with an edge change density of 0.375, a counter in the clock path divides the clock stream T by 16 and a counter in the data path divides the data stream D by 3.
  • the inventor furthermore proposes that a means is provided which weights the pulse sequences F1 and F2 at the input of the subtractor in the case of a coded data signal in accordance with the alternating edge density of the code.
  • counters are provided which, at high data rates, preferably data rates above one gigabaud, benefit the frequency of the data stream and the clock stream before they are processed further in the data rate detector.
  • the inventor further proposes a phase-locked loop known per se, with an input, an output, a phase detector, and one
  • the means for supplying the generated signal S1 advantageously has an adder.
  • the adder which is connected to the output of the low-pass filter of the data rate detector according to the invention, is provided between the phase detector and the loop filter.
  • the adder can generate the signal S1 generated according to the invention add to the control signal S2 generated by the phase detector.
  • this addition is weighted.
  • the adder weights the determined signal S1 weaker than the control signal S2 of the phase detector in order to prevent fluctuations in the edge alternating frequency of the data stream from interfering with the phase-locked loop.
  • Signals Sl a switch on, which switches on the signal Sl in the case of a non-locked phase locked loop and switches it off in the case of locking the phase locked loop.
  • a lock-in signal can be provided which switches off the addition of the signal S1 generated according to the invention.
  • a circuit can also be provided which monitors the output signal of the phase detector, detects a disengagement of the phase-locked loop and derives a disengagement signal which switches on the addition of the signal S1 again.
  • Figure 1A Data rate detector according to the invention in a phase locked loop
  • Figure 1B Data rate detector according to the invention in a phase locked loop with switch
  • Figure 2 Embodiment of the edge change detector
  • Figure 3 Pulse diagram
  • FIG. 1A shows a preferred exemplary embodiment of the data rate detector 11 according to the invention in a phase control loop.
  • the data rate detector 11 contains one
  • Data generator 6 two edge change detectors 7, a subtractor 5 and a low-pass filter 8.
  • the output of the local oscillator 10 of the phase locked loop is connected to the input of the phase detector 12 and to an input of the data generator 6.
  • an input of the phase detector 12 is connected to the input of the edge change detector 7.
  • a clock stream T generates a data stream TD with a known data rate in the data generator 6. In the simplest case, this is a frequency divider by 4, which generates a data stream TD of the form 00110011 etc. with a bit rate that corresponds to the frequency of the clock current T.
  • the edge changes of the data stream TD and of the incoming data stream D are detected in the edge change detectors 7. An edge change causes an impulse from a certain one
  • the data stream D generates a pulse train F1, the data stream TD a pulse train F2.
  • These pulse sequences F1 and F2 of the two edge change detectors 7 are subtracted from one another in a subtractor 5 (F1-F2) and then smoothed in a low-pass filter 8.
  • This signal S1 generated in the data rate detector 11 is used for coarse tuning of the local oscillator 10 of the phase locked loop.
  • the signal S1 determined in the data rate detector 11 is expediently provided in addition to the output signal S2 of the phase detector 12 as a control signal of the oscillator 10.
  • the link between the data rate detector 11 and the phase locked loop is the adder 13. It adds the determined signal S1 to the actuating signal S2 determined by the phase detector 12. During the addition, the determined output signal of the data rate detector 11 should be weighted weaker than the signal S2 of the phase detector 12 in order to be locked State of the phase locked loop to avoid fluctuations in the edge change frequency of the data stream D disturbing the control loop.
  • the output signal of the adder 13 is then passed through a loop filter 14 for smoothing.
  • the phase locked loop engages.
  • FIG. 1B shows a further example of the data rate detector 11 according to the invention in a phase locked loop.
  • the signal S1 determined by the data rate detector 11 is used for the rough tuning of the local oscillator 10 of the phase locked loop. This is realized with the help of a switch 17 by switching on in the case of a non-locked loop control loop. The switch 17 is closed here.
  • phase locked loop locks in, a lock signal is generated which switches off an addition of the signal S1 to the output signal of the phase detector by opening the switch 17.
  • FIG. 2 shows an exemplary embodiment of the edge change detector 7.
  • An RC element 15 and an exclusive-OR gate 16 are arranged between input E and output A.
  • the edge change detector 7 detects the edge changes of the incoming data streams.
  • An output pulse of fixed duration is generated from each edge change at input E.
  • FIG. 3 shows a pulse diagram with the relevant signals that occur.
  • the data stream D consists of the sequence 1 0 0 0 1 1 0.
  • the output signal of the edge change detector 7 is the pulse sequence generated by a change in the data stream D.
  • the clock signal T here corresponds to the data rate.
  • the data stream TD is generated therefrom, which in this case consists of the sequence 1 1 0 0 etc.
  • the pulse sequence F2 is derived from the data changes in this data stream. Obviously, the same number of data changes are contained in both pulse sequences F1 and F2. The mean of the difference F1-F2 is therefore zero.
  • the local oscillator generating the clock current T oscillates with a frequency that is too low, fewer pulses occur per time in the pulse train F2 than in the pulse train Fl.
  • the mean value of the difference F1-F2 then becomes positive.
  • the oscillator frequency is too high, a negative mean value arises.
  • the clock frequency of the oscillator can be adjusted on the basis of this data. If the mean is positive, the oscillator is caused to oscillate more quickly if the mean is negative.

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Abstract

Die Erfindung beschreibt ein Verfahren und einen Datenratendetektor (11) zur Datenratendetektion eines binären Datenstroms mit einer Vielzahl von Flankenwechseln, die eine mittlere Flankenwechselrate mit bekannter Flankenwechselwahrscheinlichkeit aufweisen. Die Erfindung zeichnet sich dadurch aus, daß die mittlere Flankenwechselrate des Datenstromes (D) mit einer mittleren Flankenwechselrate eines weiteren Datenstromes (TD) verglichen wird und aus der Differenz beider Mittelwerte ein Signal (S1) erzeugt wird. Das Signal (S1) wird zur Grobabstimmung des Oszillators (10) einer Phasenregelschleife zugeführt.

Description

Beschreibung
FREQUENZVERGLEICH ZWISCHEN DER DATENRATE EINES EMPFANGENEN DATENSIGNALS UND DER TAKTSIGNALFREQUENZ EINES LOKALEN OSZILLATORS
Die Erfindung betrifft ein Verfahren zur Datenratendete tion eines binaren Datenstroms mit einer Vielzahl von Flankenwech- sein, die eine mittlere Flankenwechselrate mit bekannter
Flankenwechselwahrscheinlich eit aufweisen sowie einen Daten- ratendetektor zur Durchfuhrung des Verfahrens.
Darüber hinaus betrifft die Erfindung ein Verfahren zur Rege- lung des Stellsignals eines lokalen Oszillators für eine Pha- senregelschleife sowie eine Phasenregelschleife mit einem Eingang, einem Ausgang, einem Phasendetektor, einem Schleifenfilter und einem lokalen Oszillator.
Eine wichtige Komponente in der Tele- und Datenkommunikation ist ein Taktregenerator, der aus einem eintreffenden Datensignal den zugehörigen Takt extrahiert. Dies wird üblicherweise mit einer Phasenregelschleife realisiert, in der ein in seiner Frequenz abstimmbarer Oszillator so geregelt wird, daß die Phasenlage seines Ausgangssignals mit der Phase des Da- tensignals übereinstimmt. Den Vergleich der Phasen nimmt ein Phasendetektor vor. Da eine Phasenregelschleife nicht einrastet, wenn das Stellsignal des lokalen Oszillators zu stark von der Datenrate des eintreffenden Datensignals abweicht, sollte auch eine Frequenzdifferenz richtig erkannt und ausgeregelt werden können.
Hierzu werden häufig frequenzsensitive Phasendetektoren, beispielsweise als Rotationsfrequenzdetektor, eingesetzt. Prob- lematisch ist allerdings, daß der frequenzsensitive Phasendetektor die Datenrate bei der genannten Modulationsart nur in einem eingeschränkten Frequenzbereich erkennen kann, da nicht zwischen einem einzigen Bit einer Datenrate und zwei gleichen aufeinanderfolgenden Bits der doppelten Datenrate unterschieden werden kann.
Dieses Problem kann in Übertragungssystemen, in denen die Datenrate a priori bekannt ist, dadurch gelöst werden, daß eine hinreichend genaue Referenzfrequenz, zum Beispiel mit einem Quarzoszillator, erzeugt wird, die mit der Datenrate in einem festen Zusammenhang steht. Der Empfangs-Oszillator kann dann durch eine Frequenzregelschaltung so genau auf die Datenrate abgestimmt werden, daß er in der Phasenregelschleife auf die Datenrate einrasten kann. Nachteilig dieser beispielsweise aus dem Aufsatz vom Sam Yinshang Sun: „A High Speed High Jit- ter Tolerant Clock and Data Recovery Circuit Using Crystal Based Dual PLL" in „IEEE 1991 Bipolar Circuits and Technology Meeting", S. 293-296 bekannten Methode ist, daß ein Referenzsignal zugeführt beziehungsweise mit einem Quarz erzeugt werden muß .
Allerdings ist in manchen Übertragungssystemen, wie beispielsweise in optischen Ringen, die Datenrate a priori nicht bekannt. Zur Bestimmung dieser Datenrate basieren nun manche Verfahren darauf, die Datenrate durch Versuch und Irrtum zu ermitteln. Hierbei werden Merkmale im Datenstrom, wie zum Beispiel das Auftreten eines Synchronisationswortes, überprüft. Die Datenrate wird so lange verändert, bis das zu erwartende Merkmal vorgefunden wird. Dieses Verfahren ist allerdings sehr aufwendig und benötigt viel Zeit.
Es ist daher Aufgabe der Erfindung, ein einfaches Verfahren und einen Datenratendetektor dahingehend zu beschreiben, daß die Detektion einer Abweichung zwischen einer Datenrate von einem eingehenden Datensignal und einem eingehenden Referenzsignal ermöglicht wird, ohne den Nachteil eines quarzgenauen Referenzsignals in Kauf nehmen zu müssen. Weiterhin ist es Aufgabe der Erfindung, eine Phasenregel- schleife zu entwickeln, die ein sehr schnelles Einrasten einer Oszillatorfrequenz auf eine eingehende Frequenz eines Datensignals ermöglicht.
Die Aufgabe der Erfindung wird durch die Merkmale der jeweils unabhängigen Vorrichtungs- und Verfahrensanspruche gelost.
Der Erfinder hat erkannt, daß sich die Datenrate eines bina- ren Datenstromes aufgrund der Kenntnis seiner statistischen Eigenschaften, nämlich seiner Flankenwechselwahrscheinlich- keit und seiner mittleren Flankenwechselrate ermitteln laßt.
Im Regelfall werden Daten zur Vermeidung von langen Gleich- folgen von 0 oder 1 nach einem auch dem Empfanger bekannten Schema verwurfelt, wodurch im übertragenen Datenstrom eine bekannte Flankenwechselwahrscheinlichkeit entsteht. Hierdurch wird erreicht, daß zum Beispiel hohe Gleichstromanteile, die keinerlei Taktinformation enthalten und zu Ubertragungsfeh- lern fuhren, vermieden werden. Solche Datenstrome verfugen per se über eine bekannte Statistik mit bekannter Flanken- wechselwahrscheinlichkeit , unabhängig von der Art der übertragenen Daten.
Zu beachten ist hierbei, daß bei der in der Praxis häufig verwendeten sogenannten NRZ—Codierung (NRZ = non-return to zero) nach der Verwϋrfelung der Information des Datenstromes die mittlere Flankenwechselrate gleich der halben Datenrate ist. Wird jedoch ein sogenannter RZ-Code (RZ = return to ze- ro) verwendet, so kann das Verhältnis zwischen Flankenwechselrate und Datenrate in dann allerdings bekannter Weise abweichen, wodurch weiterhin aus der Flankenwechselrate auf die Datenrate geschlossen werden kann.
Ein Spezialfall kann bei originären Datenstromen mit bekannter Statistik auftreten, wie beispielsweise Audiodaten, bei denen eine Verwurfelung nicht unbedingt notig ist und trotz- dem aufgrund der bekannten Statistik auch die Flankenwechsel- wahrscheinlichkeit bekannt ist.
Insgesamt errechnet sich also die Datenrate DR aus dem Quo- tienten der mittleren Flankenwechselrate mFWR und der Flan- kenwechselwahrscheinlichkeit FWW mit DR= mFWR/FWW.
Aufgrund dieser Erkenntnis schlägt der Erfinder vor, ein Verfahren zur Datenratendetektion eines binären Datenstroms mit einer Vielzahl von Flankenwechseln, die eine mittlere Flankenwechselrate mit einer bekannten Flankenwechselwahrschein- lichkeit aufweisen, dahingehend zu verbessern, daß die mittlere Flankenwechselrate des Datenstromes D mit einer mittleren Flankenwechselrate eines weiteren Datenstromes TD verglichen wird und aus der Differenz beider Mittelwerte ein Signal Sl erzeugt wird.
Hierbei wird bei der Bestimmung des Signals Sl kein Absolutwert sondern ein Differenzwert erhalten, ähnlich wie ein Pha- sendetektor keinen Absolutwert einer Phasendifferenz angibt, sondern eine Spannung liefert, die in einem bestimmten Zusammenhang mit der Phasendifferenz steht.
Vorzugsweise kann mit dem erfindungsgemäßen Verfahren sowohl ein elektronischer als auch ein optischer Datenstrom detek- tiert werden.
Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens kann darin bestehen, daß das Signal Sl aus der mittleren Flankenwechselrate in einem Datenratendetektor erzeugt wird. Aus dem Datenstrom D wird eine erste Impulsfolge Fl erzeugt, aus einem Taktstrom T wird ein Datenstrom TD und daraus eine zweite Impulsfolge F2 erzeugt. Der Datenstrom D ist dabei eine Folge von Datensignalen, der Taktstrom T eine Folge von Taktsignalen. Beide Impulsfolgen werden in einem Subtrahierer verglichen. Aus der in dem Subtrahierer ermittelten Differenz der Impulsfolgen F1-F2 wird nach Glättung der Impuls- differenz das Signal Sl erzeugt. Dieses Signal Sl ist also proportional der Frequenzdifferenz zwischen einer momentanen Frequenz des lokalen Oszillators (Taktstrom T) und der Datenrate des eintreffenden Datenstroms.
In vorteilhafter Weise wird die Frequenz des Taktstromes T in einem Datengenerator durch einen Faktor geteilt. Für den Fall, daß die Flankenwechselrate gleich der halben Datenrate ist, das heißt beispielsweise, wenn der eingehende Datenstrom verwürfelt ist, beträgt der Wert dieses Faktors 4.
Weiterhin werden die Flankenwechsel der Datenströme D und TD in vorteilhafter Weise mit jeweils mindestens einem eigenen Flankenwechseldetektor detektiert. Ein Flankenwechsel des Da- tenstromes D verursacht eine Impulsfolge Fl, ein Flankenwechsel des Datenstromes TD eine Impulsfolge F2. Im erfindungsgemäßen Verfahren werden beide Impulsfolgen voneinander subtrahiert, so daß die Impulsdifferenz F1-F2 erhalten wird.
Vorteilhaft erfolgt die Glättung der Impulsdifferenz F1-F2 durch ein Tiefpaßfilter. Dieses Filter entfernt kurzzeitige Maxima und Minima der Flankenwechselrate des eingehenden Signals und bewirkt so eine Mittelung und Glättung des Signals.
Ist der eingehende Datenstrom codiert, zum Beispiel mit einem 4b/5b- oder einem 8b/10b-Code, wie sie durch den IEEE Standard 802.3, 1998 ed., Kap. 36, S. 923-969 bekannt sind, kann die mittlere Flankenwechselfrequenz je nach verwendetem Code von der halben Datenrate abweichen, steht mit ihr aber in ei- nem festen, bekannten Verhältnis, wenn die Ursprungsdaten verwürfelt sind. Im erfindungsgemäßen Verfahren wird der verwendete Code nun im Datengenerator nachgebildet.
Statt den Code mit dem Datengenerator nachzubilden, können auch Zähler im Daten- und im Taktpfad das Verhältnis zwischen der für den Code zutreffenden Flankenwechseldichte und der Flankenwechseldichte des Taktsignals einstellen. In einer weiteren Ausgestaltung werden beispielsweise bei einem codiert eingehenden Datenstrom die Impulsfolgen Fl und F2 am Eingang des Subtrahierers entsprechend der Flankenwechseldichte des Codes gewichtet. Weist zum Beispiel der verwendete Code eine Flankenwechseldichte von 0,375 auf, so ist die Impulsfolge Fl im Verhältnis zur Impulsfolge F2 mit dem Wert 0,5:0,375 = 4/3 zu wichten, damit der Subtrahierer das der Datenrate proportionale Signal Sl abgibt.
Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß besonders bei hohen Datenraten, vorzugsweise bei Datenraten größer als ein Gigabaud, die Frequenz des eintreffenden Datenstroms D und des Taktstroms T mit Zählern vorgeteilt wird, ehe Takt- und Datenstrom den Flankenwechseldetektoren zugeführt werden. Die Anforderungen an die Flankenwechseldetektoren sind dann weniger hoch.
Teilt der Datengenerator den Taktstrom durch einen Faktor 4, so wird ein Muster mit der Bitfolge 0011 gebildet. Bei hohen Datenraten kann es weiterhin zweckmäßig sein, von diesem Muster 0011 abzuweichen, um nicht nur paarweise gleiche Bits (00 beziehungsweise 11), sondern auch Einzelbits zu berücksichtigen, die ja auch im Datenstrom auftreten.
In einer Weiterbildung wird das erfindungsgemäße Verfahren auf eine Phasenregelschleife zur Regelung eines Stellsignals S2 eines lokalen Oszillators angewendet. Hierbei wird das im Datenratendetektor erzeugte Signal Sl der Phasenregelschleife zugeführt. Dieses Signal Sl kann zur Grobabstimmung des Oszillators benutzt werden, eine Feinabstimmung bewirkt ein Phasendetektor der Phasenregelschleife .
Eine vorteilhafte Weiterbildung dieses Verfahrens besteht darin, daß das ermittelte Signal Sl im Fall einer nicht eingerasteten Phasenregelschleife dieser zugeführt und im Fall des Einrastens der Phasenregelschleife abgeschaltet wird. Weiterhin kann das ermittelte Signal Sl in einem Addierer zu einem von einem Phasendetektor erzeugten Stellsignal S2 in der Phasenregelschleife addiert werden. Bei dieser Addition können die vom Datenratendetektor und die vom Phasendetektor erzeugten Signale unterschiedlich gewichtet werden, um den Einrastvorgang der Phasenregelschleife zu optimieren.
In einer vorteilhaften Ausgestaltung wird das erzeugte Signal Sl schwacher gewichtet als das Signal des Phasendetektors.
Hierdurch soll verhindert werden, daß Schwankungen der Flan- kenwechselfrequenz des Datenstroms die Phasenregelschleife stören. Vorzugsweise kann das im Datenratendetektor erzeugte Signal Sl mit einem Faktor zwischen 1/1 unα 1/30 schwacher gegenüber dem Stellsignal S2 des Phasendetektors gewichtet werden. Ein vorteilhafter Wert ist zum Beispiel 1/10.
Im weiteren Verlauf schlagt der Erfinder vor, daß das Ausgangssignal des Addierers zur Glattung durch ein Schleifen- filter zum lokalen Oszillator geleitet wird. Das Stellsignal des Oszillators kann hierdurch so lange geändert werden, bis sich seine Schwingfrequenz der Datenrate des eintreffenden Datenstroms angeglichen hat.
In einer vorteilhaften Ausfuhrung wird ein Einrastsignal beim Einrasten der Phasenregelschleife abgeleitet, das die Addition des Signals Sl zum Stellsignal S2 des Phasendetektors ausschaltet. Hierdurch können Störungen durch Datensequenzen vermieden werden, die längere Zeit vom zu erwartenden Mittel- wert der Flankenwechselfrequenz abweichen.
Weiterhin schlagt der Erfinder vor, einen Datenratendetektor zur Durchfuhrung des Verfahrens mit einem Eingang für einen binaren Datenstrom D, einem weiterer Eingang für einen Takt- ström T, wobei die Strome eine Vielzahl von Flankenwechseln mit einer mittleren Flankenwechselrate aufweisen, einem Ausgang für ein erzeugtes Signal Sl und einem Mittel zum Ver- gleich der mittleren Flankenwechselrate des Datenstromes D mit der Flankenwechselrate eines weiteren Datenstromes TD vorzusehen .
Vorzugsweise weist das Mittel zum Vergleich der mittleren
Flankenwechselrate des Datenstromes D mit der Flankenwechselrate des weiteren Datenstroms TD einen ersten Flankenwechsel- detektor mit einem Eingang für den Datenstrom D und einem Ausgang für eine Impulsfolge Fl, einen zweiten Flankenwech- seldetektor mit einem Eingang für den Datenstrom TD und einem Ausgang für eine Impulsfolge F2 sowie mindestens einen Subtrahierer, der die Impulsfolgen Fl und F2 vergleicht und die Impulsdifferenz F1-F2 ermittelt, auf.
In einer möglichen Ausfuhrungsform weisen die mindestens zwei Flankenwechseldetektoren ein RC-Glied und ein Mittel zur Flankenwechseldetektion auf. Vorzugsweise ist dieses Mittel zur Flankenwechseldetektion ein Exklusiv-Oder-Gatter .
Weiterhin kann mindestens ein Datengenerator mit einem Eingang für den Taktstrom T und einem Ausgang für den Datenstrom TD vorgesehen sein, der dem Mittel zum Vergleich der mittleren Flankenwechselrate des Datenstromes D mit der Flankenwechselrate des weiteren Datenstroms TD vorangestellt ist.
Der Erfinder schlagt darüber hinaus vor, daß der Datengenerator ein Mittel zur Teilung der Frequenz des Taktstroms durch einen Faktor, vorzugsweise den Faktor 4, aufweist. Der Teilungsfaktor kann für den Fall gelten, daß die mittlere Flankenwechselrate gleich der halben Datenrate ist.
Ist der Datenstrom codiert, weist der Datengenerator vorzugsweise ein Mittel auf, das den verwendeten Code nachbildet.
Zum Ausgleich kurzfristiger Schwankungen kann der Datenratendetektor über mindestens ein Mittel verfugen, das dem Mittel zum Vergleich der mittleren Flankenwechselrate des Datenstro- mes D mit der Flankenwechselrate des weiteren Datenstroms TD nachgestellt ist. So weist beispielsweise das Mittel zum Ausgleich kurzfristiger Schwankungen einen Tiefpaßfilter auf.
In einer Variante des erfindungsgemäßen Datenratendetektors sind Zähler im Datenpfad und im Taktpfad vorgesehen, die bei einem codierten Datenstrom die für den Code zutreffende Flankenwechseldichte einstellen. Beispielsweise teilt bei einem Code mit der Flankenwechseldichte 0,375 ein Zähler im Takt- pfad den Taktstrom T durch 16 und ein Zähler im Datenpfad den Datenstrom D durch 3.
Der Erfinder schlägt weiterhin vor, daß ein Mittel vorgesehen ist, das die Impulsfolgen Fl und F2 am Eingang des Subtrahie- rers bei einem codierten Datensignal entsprechend der Flankenwechseldichte des Codes wichtet.
In einer weiteren Variante sind Zähler vorgesehen, die bei hohen Datenraten, vorzugsweise Datenraten über ein Gigabaud, die Frequenz des Datenstroms und des Taktstroms vorteilen, ehe sie im Datenratendetektor weiterverarbeitet werden.
Entsprechend dem Erfindungsgedanken schlägt der Erfinder weiterhin vor, eine an sich bekannte Phasenregelschleife, mit einem Eingang, einem Ausgang, einem Phasendetektor, einem
Schleifenfilter und einem lokalen Oszillator dahingehend wei- terzuentwickeln, daß zur Grobabstimmung der Frequenz des Taktsignals des lokalen Oszillators der erfindungsgemäße Datenratendetektor die bekannte Phasenregelschleife und ein Mittel zur Zuführung des erzeugten Signals Sl vorgesehen ist.
Vorteilhaft weist das Mittel zur Zuführung des erzeugten Signals Sl einen Addierer auf. In einer bevorzugten Ausführung ist der Addierer, der mit dem Ausgang des Tiefpaßfilters des erfindungsgemäßen Datenratendetektors verbunden ist, zwischen dem Phasendetektor und dem Schleifenfilter vorgesehen. Hierbei kann der Addierer das erfindungsgemäß erzeugte Signal Sl zu dem von dem Phasendetektor erzeugten Stellsignal S2 addieren. Diese Addition ist in einer vorteilhaften Weiterbildung gewichtet. Beispielsweise wichtet der Addierer das ermittelte Signal Sl schwächer als das Stellsignal S2 des Phasendetek- tors, um zu verhindern, daß Schwankungen der Flankenwechsel- frequenz des Datenstroms die Phasenregelschleife stören.
In einer anderen Ausführung weist das Mittel zur Zuführung des erzeugter. Signals Sl einen Schalter auf, der das Signal Sl im Fall einer nicht eingerasteten Phasenregelschleife zuschaltet und im Fall des Einrastens der Phasenregelschleife abschaltet .
Wenn die Phasenregelschleife einrastet, kann ein Einrastsignal vorgesehen sein, das die Addition des erfindungsgemäß erzeugten Signals Sl ausschaltet. Ebenso kann eine Schaltung vorgesehen werden, die das Ausgangssignal des Phasendetektors überwacht, ein Ausrasten der Phasenregel- schleife erkennt und ein Ausrastsignal ableitet, das die Ad- dition des Signals Sl wieder zuschaltet.
Weitere Merkmale der Erfindung ergeben sich aus der nachfolgenden Beschreibung eines bevorzugten Ausführungsbeispieles unter Bezugnahme auf die Zeichnungen. Es zeigen:
Figur 1A: Erfindungsgemäßer Datenratendetektor in einer Pha- senregelschleife Figur 1B: Erfindungsgemäßer Datenratendetektor in einer Phasenregelschleife mit Schalter Figur 2: Ausführungsbeispiel des Flankenwechseldetektors Figur 3: Impulsdiagramm
Die Figur 1A zeigt ein bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Datenratendetektors 11 in einer Phasenrege- schleife. Hierbei enthält der Datenratendetektor 11 einen
Datengenerator 6, zwei Flankenwechseldetektoren 7, einen Subtrahierer 5 sowie ein Tiefpaßfilter 8. Der Ausgang des lokalen Oszillators 10 der Phasenregelschlei- fe ist mit dem Eingang des Phasendetektors 12 und mit einem Eingang des Datengenerators 6 verbunden. Darüber hinaus ist ein Eingang des Phasendetektors 12 mit dem Eingang des Flan- kenwechseldetektors 7 verbunden.
Ein Taktstrom T erzeugt im Datengenerator 6 einen Datenstrom TD mit bekannter Datenrate. Im einfachsten Fall handelt es sich dabei um einen Frequenzteiler durch 4, der einen Datenstrom TD der Form 00110011 usw. mit einer Bitrate erzeugt, die der Frequenz des Taktstroms T entspricht. Die Flankenwechsel des Datenstroms TD sowie des eingehenden Datenstroms D werden in den Flankenwechseldetektoren 7 detektiert. Ein Flankenwechsel verursacht einen Impuls von einer bestimmten
Dauer, die kleiner oder gleich der kleinst möglichen Bitdauer sowohl des eintreffenden Datenstroms D als auch des im Datengenerator 6 erzeugten Datenstroms TD ist. Der Datenstrom D erzeugt eine Impulsfolge Fl, der Datenstrom TD eine Impuls- folge F2. Diese Impulsfolgen Fl und F2 der beiden Flankenwechseldetektoren 7 werden in einem Subtrahierer 5 voneinander abgezogen (F1-F2) und anschließend in einem Tiefpaßfilter 8 geglättet.
Dieses im Datenratendetektor 11 erzeugte Signal Sl wird zur Grobabstimmung des lokalen Oszillators 10 der Phasenregelschleife benutzt. Zweckmäßigerweise wird das im Datenratendetektor 11 ermittelte Signal Sl zusätzlich zum Ausgangssignal S2 des Phasendetektors 12 als Stellsignal des Oszillators 10 vorgesehen.
Das Bindeglied zwischen Datenratendetektor 11 und Phasenregelschleife ist der Addierer 13. Er addiert das ermittelte Signal Sl zu dem von dem Phasendetektor 12 ermittelten Stell- signal S2. Bei der Addition sollte das ermittelte Ausgangssignal des Datenratendetektors 11 schwächer als das Signal S2 des Phasendetektors 12 gewichtet werden, um im eingerasteten Zustand der Phasenregelschleife zu vermeiden, daß Schwankungen der Flankenwechselfrequenz des Datenstroms D die Regelschleife stören.
Anschließend wird das Ausgangssignal des Addierers 13 zur Glättung durch ein Schleifenfilter 14 geleitet.
Hat die Frequenz des Oszillators 10 die Datenrate des eingehenden Datenstroms D bis zu einer bestimmten Genauigkeit er- reicht, so rastet die Phasenregelschleife ein.
Die Figur 1B zeigt ein weiteres Beispiel des erfindungsgemäßen Datenratendetektors 11 in einer Phasenregelschleife . Das vom Datenratendetektor 11 ermittelte Signal Sl wird zur Grob- abstimmung des lokalen Oszillators 10 der Phasenregelschleife benutzt. Dies wird mit Hilfe eines Schalters 17 durch Zuschalten im Fall einer nicht eingerasteten P asenregelschlei- fe realisiert. Der Schalter 17 ist hierbei geschlossen.
Im Fall des Einrastens der Phasenregelschleife wird ein Einrastsignal generiert, das eine Addition des Signals Sl zum Ausgangssignal des Phasendetektors ausschaltet, indem der Schalter 17 geöffnet wird.
Die Figur 2 zeigt ein Ausführungsbeispiel des Flankenwechsel- detektors 7. Zwischen Eingang E und Ausgang A sind ein RC- Glied 15 und ein Exklusiv-Oder-Gatter 16 angeordnet. Der Flankenwechseldetektor 7 detektiert die Flankenwechsel der eintreffenden Datenströme. Aus jedem Flankenwechsel am Ein- gang E entsteht ein Ausgangsimpuls fester Dauer.
Die Figur 3 zeigt ein Impulsdiagramm mit den relevanten auftretenden Signalen.
Der Datenstrom D besteht in diesem Beispiel aus der Folge 1 0 0 0 1 1 0. Das Ausgangssignal des Flankenwechseldetektors 7 ist die durch Wechsel im Datenstrom D erzeugte Impulsfolge Fl. Das Taktsignal T entspricht hier gerade der Datenrate. Durch Frequenzteilung durch 4, beispielsweise in dem Datengenerator oder einem Zähler wird hieraus der Datenstrom TD generiert, der in diesem Fall aus der Folge 1 1 0 0 usw. be- steht. Aus den Datenwechseln dieses Datenstroms wird die Impulsfolge F2 abgeleitet. In beiden Impulsfolgen Fl und F2 sind offensichtlich gleich viele Datenwechsel enthalten. Der Mittelwert der Differenz F1-F2 ist folglich null.
Schwingt der den Taktstrom T erzeugende lokale Oszillator mit zu niedriger Frequenz, so fallen in der Impulsfolge F2 weniger Impulse pro Zeit an, als in der Impulsfolge Fl . Der Mittelwert der Differenz F1-F2 wird dann positiv. Ist die Oszillatorfrequenz dagegen zu hoch, so entsteht ein negativer Mittelwert. Anhand dieser Daten läßt sich die Taktfrequenz des Oszillators einregulieren. Bei einem positiven Mittelwert wird der Oszillator veranlaßt schneller, bei einem negativen Mittelwert langsamer zu schwingen.
Es versteht sich, daß die vorstehend genannten Merkmale der Erfindung nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der Erfindung zu verlassen.
Insgesamt wird durch die Erfindung erreicht, daß sich auf einfache Weise, ohne eine quarzgenaue Referenzfrequenz zuzuführen, die Detektion einer Abweichung zwischen einer Datenrate von einem eingehenden Datensignal und einem eingehenden Referenzsignal ermöglicht wird und sich eine Phasenregel- schleife sicher und störungsfrei einregulieren läßt.

Claims

Patentansprüche
1. Verfanren zur Datenratendetektion eines binaren Daten- Stroms mit einer Vielzahl von Flankenwechseln, die eine mittlere Flankenwechselrate mit bekannter Flankenwech- selwahrschemlichkeit aufweisen, dadurch gekennzeichnet, daß die mittlere Flankenwechselrate des Datenstromes (D) mit einer mittleren Flankenwechselrate eines weiteren Datenstromes (TD) verglichen wird und aus der Differenz beider Mittelwerte ein Signal (Sl) erzeugt wird.
2. Verfahren gemäß dem voranstehenden Anspruch 1, dadurch gekennzeichnet, daß m einem Datenratendetektor (11)
- aus dem binaren Datenstrom (D) eine erste Impulsfolge (Fl) erzeugt wird,
- aus einem Taktstrom (T) der Datenstrom (TD) und daraus eine zweite Impulsfolge (F2) erzeugt wird, - beide Impulsfolgen (Fl) und (F2) in einem Subtrahierer (5) verglichen werden und
- aus der in dem Subtrahierer (5) ermittelten Impulsdifferenz (F1)-(F2) nach Glattung der Impulsdifferenz das Signal (Sl) erzeugt wird.
3. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis
2, dadurch gekennzeichnet, daß die Frequenz des Taktstromes (T) in einem Datengenerator (6) durch einen Faktor, vorzugsweise den Faktor 4, geteilt wird.
4. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis
3, dadurch gekennzeichnet, daß die Flankenwechsel der Datenstrome (D) und (TD) mit jeweils mindestens einem Flankenwechseldetektor (7) detektiert werden.
5. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis
4, dadurch geke nze chnet, daß die Glattung der Impulsdifferenz (F1)-(F2) durch ein Tiefpaßfilter (8) erfolg .
6. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 5, dadurch gekennzeichnet, daß bei einem codierten
Datenstrom (D) der verwendete Code im Datengenerator (6) nachgebildet wird.
7. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 6, dadurch gekennzeichnet, daß bei einem codierten
Datenstrom (D) Zahler die für den Code zutreffende Flankenwechseldichte einstellen.
8. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 7, dadurch gekennzeichnet, daß bei einem codierten
Datenstrom (D) die Impulsfolgen (Fl) und (F2) am Eingang des Subtrahierers (5) entsprechend der Flankenwechseldichte des Codes gewichtet werden.
9. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 8, dadurch gekennzeichnet, daß bei hohen Datenraten, vorzugsweise Datenraten größer als ein Gigabaud, die Frequenz des eintreffenden Datenstroms (D) und des Taktstroms (T) mit Zahlern vorgeteilt werden, ehe Takt- und Datenstrom (T, D) den Flankenwechseldetektoren (7) zugeführt werden.
10. Verfahren zur Regelung eines Stellsignals (S2) eines lokalen Oszillators (10) für eine Phasenregelschleife, dadurch gekennzeichnet, daß das gemäß einem der voranstehenden Ansprüche 1 bis 9 erzeugte Signal (Sl) der Phasenregelschleife zugeführt wird.
11. Verfahren gemäß dem voranstehenden Anspruch 10, da- durch gekennzeichnet, daß das erzeugte Signal (Sl) im Fall einer nicht eingerasteten Phasenregelschleife zugeschaltet und im Fall des Emrastens der Phasenregel- scnleife abgeschaltet wirα.
12. Verfahren gemäß einem der voranstehenden Ansprüche 10 bis 11, dadurch gekennzeichnet, daß das erzeugte Signal (Sl) zu der von einem Phasendetektor (12) in der Phasenregelschleife ermittelten Datenrate in einem Addierer (13) gewichtet addiert wird.
13. Verfahren gemäß einem der voranstehenden Ansprüche 10 bis 12, dadurch gekennzeichnet, daß das erzeugte Signal (Sl) schwacher gewichtet wird als das Signal des Phasendetektors (12).
14. Verfahren gemäß einem der voranstehenden Ansprüche 10 bis 13, dadurch gekennzeichnet, daß das Ausgangssignal des Addierers (13) zur Glattung durch ein Schlei- fenfilter (14) zum lokalen Oszillator (10) geleitet wird, wodurch die Frequenz des Oszillators (10) geändert wird, bis sie sich der Datenrate des eintreffenden Datenstroms (D) angeglichen hat.
15. Verfahren gemäß einem der voranstehenden Ansprüche 10 bis 14, dadurch gekennzeichnet, daß bei Einrasten der Phasenregelschleife ein Emrastsignal (4) abgeleitet wird, das die Addition des erzeugten Signals (Sl) zum Ausgangssignal des Phasendetektors (12) ausschaltet.
16. Datenratendetektor (11) zur Durchfuhrung des Verfahrens nach einem der voranstehenden Ansprüche, dadurch gekennzeichnet, daß ein Eingang für einen binaren Datenstrom (D), ein weiterer Eingang für einen Taktstrom (T) , wobei die Strome eine Vielzahl von Flankenwechseln mit einer mittleren Flankenwechselrate aufweisen, ein Ausgang für ein erzeugte Signal (Sl) und ein Mittel zum Vergleich der mittleren Flankenwechselrate des Daten- Stromes (D) mit der Flankenwechselrate eines weiteren Datenstroms (TD) vorgesehen ist.
17. Datenratendetektor (11) gemäß dem voranstehenden An- spruch 16, dadurch gekennzeichnet, daß das Mittel zum Vergleich der mittleren Flankenwechselrate des Datenstromes (D) mit der Flankenwechselrate des weiteren Datenstroms (TD) einen ersten Flankenwechseldetektor (7) mit einem Eingang für den Datenstrom (D) und einem Aus- gang für eine Impulsfolge (Fl), einen zweiten Flankenwechseldetektor (7) mit einem Eingang für den Datenstrom (TD) und einem Ausgang für eine Impulsfolge (F2) sowie mindestens einen Subtrahierer, der die Impulsfolgen (Fl) und ( F2 ) vergleicht und die Impulsdifferenz (F1)-(F2) ermittelt, aufweist.
18. Datenratendetektor (11) gemäß dem voranstehenden Anspruch 17, dadurch gekennzeichnet, daß die mindestens zwei Flankenwechseldetektoren (7) ein RC-Glied (15) und ein Mittel zur Flankenwechseldetektion aufweisen.
19. Datenratendetektor (11) gemäß einem der voranstehenden Ansprüche 16 bis 18, dadurch gekennzeichnet, daß mindestens ein Datengenerator (6) mit einem Eingang für den Taktstrom (T) und einem Ausgang für den Datenstrom (TD) vorgesehen ist, der dem Mittel zum Vergleich der mittleren Flankenwechselrate des Datenstromes (D) mit der Flankenwechselrate des weiteren Datenstroms (TD) vorangestellt ist.
20. Datenratendetektor (11) gemäß dem voranstehenden Anspruch 19, dadurch gekennzeichnet, daß der Datengenerator (6) ein Mittel zur Teilung der Frequenz des Taktstroms (T) durch einen Faktor, vorzugsweise den Fak- tor 4, aufweist.
21. Datenratendetektor (11) gemäß einem der voranstehenden Ansprüche 16 bis 20, dadurch gekennzeichnet, daß der Datengenerator (6) ein Mittel aufweist, das bei einem codierten Datenstrom (D) den verwendeten Code nach- bildet.
22. Datenratendetektor (11) gemäß einem der voranstehenden Ansprüche 16 bis 21, dadurch gekennzeichnet, daß mindestens ein Mittel zum Ausgleich kurzfristiger Schwankungen vorgesehen ist, das dem Mittel zum Vergleich der mittleren Flankenwechselrate des Datenstromes (D) mit der Flankenwechselrate des weiteren Datenstroms (TD) nachgestellt ist.
23. Datenratendetektor (11) gemäß dem voranstehenden Anspruch 22, dadurch gekennzeichnet, daß das Mittel zum Ausgleich kurzfristiger Schwankungen ein Tiefpaßfilter (8) darstellt.
24. Datenratendetektor (11) gemäß einem der voranstehenden Ansprüche 16 bis 23, dadurch gekennzeichnet, daß Zähler vorgesehen sind, die bei einem codierten Datenstrom (D) die für den Code zutreffende Flankenwechseldichte einstellen.
25. Datenratendetektor (11) gemäß einem der voranstehenden Ansprüche 16 bis 24 dadurch gekennzeichnet, daß ein Mittel vorgesehen ist, das bei einem codierten Datensignal (D) die Impulsfolgen (Fl) und ( F2 ) am Eingang des Subtrahierers (5) entsprechend der Flankenwechseldichte des Codes wichtet.
26. Datenratendetektor (11) gemäß einem der voranstehenden Ansprüche 16 bis 25, dadurch gekennzeichnet, daß Zähler vorgesehen sind, die bei hohen Datenraten, vorzugsweise Datenraten über ein Gigabaud, die Frequenz des Datenstroms (D) und des Taktstroms (T) vorteilen.
27. Phasenregelschleife, mit einem Eingang, einem Ausgang, einem Pnasendetektor (12), einem Schleifenfilter (14) und einem lokalen Oszillator (10), dadurch gekennzeichnet, daß zur Grobabstimmung der Frequenz des Taktsignals des Oszillators (10) der Datenratendetektor
(11) gemäß einem der Ansprüche 17 bis 26 und ein Mittel zur Zufuhrung des vom Datenratendetektor (11) erzeugten Signals (Sl) vorgesehen ist.
28. Phasenregelschleife gemäß dem voranstehenden Anspruch 27, dadurch gekennzeichnet, daß das Mittel zur Zufuhrung αes erzeugten Signals (Sl) einen Addierer (13) aufweist .
29. Phasenregelschleife gemäß dem voranstehenden Anspruch
28, dadurch gekennzeichnet, daß der Addierer (13), der mit dem Ausgang des Tiefpaßfilters (8) des Datenratendetektors verbunden ist und der das erzeugte Signal (Sl) zu einem von einem Phasendetektor (12) ermittelten Stellsignal (S2) gewichtet addiert, zwischen dem Phasendetektor (12) und dem Mittel zum Ausgleich vorgesehen
30. Phasenregelschleife gemäß einem der voranstehenden Ansprüche 27 bis 29, dadurch gekennzeichnet, daß das Mittel zur Zufuhrung des erzeugten Signals (Sl) einen Schalter (17) aufweist, der das erzeugte Signal (Sl) im Fall einer nicht eingerasteten Phasenregelschleife zu- schaltet und im Fall des Einrastens der Phasenregelschleife abschaltet.
31. Phasenregelschleife gemäß einem der voranstehenden Ansprüche 27 bis 30, dadurch gekennzeichnet, daß ein Emrastsignal vorgesehen ist, das bei Einrasten der Phasenregelschleife die Addition des erzeugten Signals (Sl) ausschaltet .
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